TWI894877B - 互連結構的製造方法以及半導體結構 - Google Patents

Abstract

提供半導體結構及其形成方法。示例性方法包括在第一 導電特徵上方形成第一介電層，形成延伸穿過第一介電層並耦合到第一導電特徵的導電通孔，在導電通孔上方形成硬罩幕層，圖案化硬罩幕層以形成暴露第一介電層的第一開口；形成犧牲層以部分填充第一開口，在犧牲層上形成多孔介電層，在形成多孔介電層之後，選擇性去除犧牲層以形成空氣間隙，在多孔介電層上方形成第二介電層，並用第二導電功能取代直接設置在導電通孔上方的圖案化硬罩幕層的一部分。

Description

互連結構的製造方法以及半導體結構

本發明的實施例是有關於互連結構的製造方法以及半導體結構。

電子產業對更小、更快的電子裝置的需求不斷增長，這些電子裝置同時能夠支援大量日益複雜和精密的功能。因此，半導體產業持續存在製造低成本、高性能和低功耗的積體電路(integrated circuit，IC)的趨勢。迄今為止，這些目標在很大程度上是透過縮小半導體IC尺寸(例如，最小特徵尺寸)來實現的，並由此提高生產效率並降低相關成本。然而，這種尺寸縮放也增加了半導體製造程序的複雜性。因此，要實現半導體IC和裝置的持續進步，需要半導體製造程序和技術的類似進步。

隨著裝置尺寸不斷縮小，後段製程(back-end-of-line，BEOL)互連結構的性能需求變的更高。在一些範例中，當兩個鄰近導電特徵之間的距離減少以滿足較小技術節點(technology nodes)的設計要求時，高寄生電容可能導致較低的裝置速度(例如，電阻電容延遲(RC delay))。低介電常數(低 k)材料已併入互連結構以降低電容。雖然低k材料可以達到降低電容的目的，但其表現不佳的熱導率給前段製程(front-end-of-line，FEOL)裝置的散熱帶來了挑戰。

在一個示例性的方面中，本揭露涉及方法。方法包括形成第一介電層在第一導電特徵上方，形成延伸穿過第一介電層並耦合到第一導電特徵的導電通孔，形成硬罩幕層在導電通孔上方，圖案化硬罩幕層以形成暴露第一介電層的第一開口，形成犧牲層以部分填充第一開口，形成多孔的介電層在犧牲層上，在形成多孔的介電層之後，選擇性地去除犧牲層以形成空氣間隙，形成第二介電層在多孔的介電層上方，並用第二導電特徵替換在導電通孔正上方的圖案化硬罩幕層的部分。

在另一個示例性方面中，本揭露涉及方法。方法包括形成第一介電層在基底上方，圖案化第一介電層以形成將第一介電層分成第一部分和第二部分的溝槽，形成沿著第一介電層的第一部分和第二部分的側壁表面延伸的隔離襯層，形成頂蓋結構在第一介電層的第一部分和第二部分之間以密封溝槽以形成空氣間隙，其中頂蓋結構可以包括沿著介電填充物層的底部和側壁表面延伸的介電襯層，其中介電填充物層的熱導率高於第一介電層的熱導率，在形成頂蓋結構後，選擇性去除第一介電層的第一部分和第二部分以形成第一開口和第二開口，並分別形成第一導電特徵和第二導電特徵在第一開口和第二開口中。

在另一個示例性方面中，本揭露涉及半導體結構。半導 體結構包括延伸穿過第一介電層的導電通孔、在導電通孔上方且直接接觸導電通孔的第一導電特徵以及在第一介電層上方且與第一導電特徵通過介電結構隔開的第二導電特徵，其中介電結構的頂面與第一導電特徵的頂面共平面，且其中介電結構包括在第一和第二導電特徵之間延伸且直接接觸第一介電層的底部襯層，在第一和第二導電特徵之間延伸且直接底部襯層的頂部襯層，在頂部襯層上方的第二介電層，其中頂部襯層沿著第二介電層的底部和側壁表面延伸，以及由底部襯層和頂部襯層限制的空氣間隙。

60:基底

62:摻雜區

64:隔離特徵

66,206,246:介電結構

68:閘極結構

70:懸浮通道層

72:源極/汲極特徵

74:閘極

76:閘極介電層

78:閘極間隙壁

100,100’:方法

102,104,106,106’,108,108’,110,110’,112,112’,114,116,118,120,122,122’,124,126,128:方塊

200,200’:工件

202:介電層

204:導電特徵

208:第一導電特徵

208a:阻障層

208b,240b:金屬填充層

212:頂蓋層

214:第一蝕刻停止層/第一ESL

216:第二ESL

218,236’:低介電常數介電材料層

218’,236:高熱導率介電材料層

220,220’:通孔

224:硬罩幕

224A,224B,224C:部分

224a:第一層

224b:第二層

226,226a,226a’,226b,226b’,226’,238a,238a,238b,238c:開口

228:介電襯層

230:犧牲層

232:支撐層

234:空氣間隙

240a:導電阻障層

242a,242b,242c:第二導電特徵

250:阻擋層

CO:接觸互連層

DL:裝置層

FMLI:正面多層互連結構

M0:第零金屬互連層

M1:第一金屬互連層

M2:第二金屬互連層

M3:第三金屬互連層

MD:源極/汲極接觸件

T:電晶體

V0:第零通孔互連層

V1:第一通孔互連層

V2:第二通孔互連層

V3:第三通孔互連層

VD:源極/汲極接觸件通孔

VG:閘極通孔

X,Z:方向

結合附圖閱讀以下詳細描述會最好地理解本公開的各方面。應注意，根據業界中的標準慣例，各個特徵未按比例繪製。實際上，為了論述清楚起見，可任意增大或減小各個特徵的尺寸。

圖1是根據本揭露的一個或多個方面的示例性半導體結構的局部剖視圖。

圖2是根據本揭露的一個或多個方面的用於形成半導體結構的互連層的方法的流程圖。

圖3、4、5、6、7、8、9、10、11、12、13和14是根據本揭露的一個或多個方面的根據圖2中的方法的工件在製造的不同階段的局部剖視圖。

圖15是根據本揭露的一個或多個方面的圖14所示的工件的局部俯視圖。

圖16是根據本揭露的一個或多個方面的第一替代工件的局 部剖視圖。

圖17、18、19和20是根據本揭露的一個或多個方面的根據圖2中的方法的第二替代工件在製造的不同階段的局部剖視圖。

圖21是根據本揭露的一個或多個方面的用於形成半導體結構的互連層的另一方法的流程圖。

圖22、23、24、25、26、27、28、29、30和31是根據本揭露的一個或多個方面的根據圖21中的方法的第三工件在製造的不同階段的局部剖視圖。

圖32是根據本揭露的一個或多個方面的第四替代工件的局部剖視圖。

圖33是根據本揭露的一個或多個方面的第五替代工件的局部剖視圖。

以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件和佈置的具體實例以簡化本公開。當然，這些僅為實例且並不意圖為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複附圖標號及/或字母。此重複是出於簡化和清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。

另外，為易於描述，本文中可使用例如「在...下面」、 「在...下方」、「下部」、「在...上方」、「上部」等空間相對術語來描述如圖式中所示出的一個元件或特徵與另一(些)元件或特徵的關係。除圖式中所描繪的定向外，空間相對術語意圖涵蓋器件在使用或操作中的不同定向。裝置可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。

此外，當以「約」、「大約」等描述數字或數字範圍時，該術語旨在涵蓋考慮到製造期間固有地出現的變化而在合理範圍內的數字，如在本技術領域具有通常知識者所能理解的。舉例來說中，基於與製造具有與所述數字相關的特性的特徵相關的已知製造公差，數字或數字範圍涵蓋了包括所描述的數字的合理範圍，例如在所描述的數字的+/-10%之內。舉例來說，具有「約5nm」厚度的材料層可涵蓋從4.25nm至5.75nm的尺寸範圍，其中本技術領域具有通常知識者已知與沉積材料層相關的製造公差為+/-15%。取決於上下文，源極/汲極區域可以單獨或共同地指源極或汲極。

隨著前段製程(FEOL)裝置變得更小，後段製程(BEOL)互連結構在滿足功率、性能和面積需求方面扮演更重要的角色。BEOL互連結構可以包括低介電常數(low-k)介電材料以保持低寄生電容。一般來說，低介電常數介電材料具有比高介電常數(high-k)介電材料、金屬或半導體材料低的熱導率。低介電常數介電材料的低熱導率使它們無法有效散出FEOL裝置產生的熱。此外，將所有導電特徵封裝在基底的一側變得越來越困難。為了減輕封裝密度，佈線特徵可以部分地移動到基板的背 面。這樣的佈線特徵可以包括背面超級電源軌(Super power rail，SPR)及/或背面接觸件。由於裝置和散熱器之間的距離增加，引入SPR會進一步加劇熱累積。業界正在努力尋找一種解決方案以在保持低寄生電容的同時實現高熱導率。

本揭露提供方法，在兩個鄰近導電特徵之間形成介電結構設置，用於散熱和減少電容。在範例製程中，通孔形成在低k介電層中，並且硬罩幕層形成在低k介電層上方並被圖案化以形成開口。然後沉積犧牲聚合物層以填充開口的下部部分。在犧牲聚合物層上沉積支撐層，並且可以在支撐層上形成高熱導率(high-kappa)介電材料層以填充開口的上部部分。在形成支撐層之後，執行熱處理以選擇性地去除犧牲聚合物層，從而在圖案化的硬罩幕層的部分之間形成空氣間隙。圖案化的硬罩幕層可以由金屬線代替。高熱導率介電材料層由具有優秀熱導率的材料形成，有利於散熱。導電特徵之間的空氣間隙有助於保持低電容。

現在將通過參考圖式來更詳細地描述本揭露的各種方面。在此方面，圖1是根據本揭露的一個或多個方面的示例性半導體結構的局部剖視圖。圖2和21是根據本揭露的一個或多個方面的用於形成半導體結構的互連層的方法100和方法100’的流程圖。方法100和100’僅是範例且不旨在將本揭露限制為方法100或方法100’中明確示出的內容。可以在方法100或方法100’之前、期間和之後提供附加步驟，並且部分描述的步驟可以被替換、消除或移動，以適應方法100或方法100’的其他實施方式。為了簡單起見，本文並未詳細描述所有步驟。下面結合圖3至20描述方法100，圖3至20是根據方法100的實施例的工件200在 製造的不同階段的局部上視圖或剖視圖。下面結合圖22至33描述方法100’，圖22至33是根據方法100’的實施例的工件200’在製造的不同階段的局部剖視圖。由於製造製程結束後工件200/200’將被製造為半導體結構，因此根據上下文需要，工件200/200’可稱為半導體結構200/200’。另外，在本申請全文以及不同的實施例中，除非另有說明，相似的附圖標記表示具有類似的結構和組成的相似的特徵。取決於上下文源極/汲極區域可以單獨或共同地指源極或汲極。

圖1是根據本揭露的各種方面，可以在半導體基底(或晶圓)60上製造以形成半導體結構的部分的各種層(層級)的局部概略剖視圖。如圖1所示，各種層包括裝置層DL和設置於裝置層DL上方的正面多層互連結構FMLI。在各種實施例中，結構還可以包括設置於裝置層DL下方的背面多層互連結構BMLI。背面多層互連結構BMLI可以類似正面多層互連結構FMLI。

裝置層DL包括裝置(例如，電晶體、電阻器、電容器及/或電感器)及/或裝置組件(例如，摻雜井、閘極結構及/或源極/汲極特徵)。在圖1所示的實施例中，裝置層DL包括基底60、設置在基底60中的摻雜區62(例如，n阱及/或p阱)、隔離特徵64和電晶體T。在所示實施例中，電晶體T包括設置在源極/汲極特徵72之間的閘極結構68和懸浮通道層(suspended channel layer)70，其中閘極結構68包覆及/或圍繞懸浮通道層70。每個閘極結構68具有金屬閘極堆疊，所述金屬閘極堆疊由設置在閘極介電層76上方的閘極74形成，且閘極間隙壁78沿 著金屬閘極堆疊的側壁設置。

多層互連結構FMLI和BMLI電耦合各種裝置及/或裝置層DL的組件，使得各種裝置及/或組件可以按照設計需求指定的方式操作。多層互連結構FMLI和BMLI中的每一個可以包括一個或多個互連層。在所描繪的實施例中，正面多層互連結構FMLI包括接觸互連層(CO層級)、第零通孔互連層(V0層級)、第零金屬互連層(M0層級)、第一通孔互連層(V1層級)、第一金屬互連層(M1層級)、第二通孔互連層(V2層級)、第二金屬互連層(M2層級)、第三通孔互連層(V3層級)和第三金屬互連層(M3層級)。CO層級、V0層級、M0層級、V1層級、M1層級、V2層級、M2層級、V3層級和M3層級中的每一個可稱為金屬層級。在M0層級處形成的金屬線可以稱為M0金屬線。類似地，在V1層級、M1層級、V2層級、M2層級、V3層級和M3層級處形成的通孔或金屬線可以分別稱為V1通孔、M1金屬線、V2通孔、M2金屬線、V3通孔和M3金屬線。本揭露考慮多層互連結構FMLI具有更多或更少的互連層及/或層級，舉例來說，正面多層互連結構FMLI的總數為N的互連層(層級)，其中N為範圍從1到10的整數。正面多層互連結構FMLI的每個層級包括設置在一個或多個介電層(例如，層間介電(interlayer dielectric，ILD)層和蝕刻停止層(etch stop layer，ESL))中的導電特徵(例如，金屬線、金屬通孔及/或金屬接觸件)。正面多層互連結構FMLI的介電層統稱為介電結構66。在一些實施例中，多層互連結構FMLI的同一層級處的導電特徵同時形成，例如M0層級。在一些實施例中，多層互連結構 FMLI的同一層級處的導電特徵具有彼此實質上齊平的頂面及/或彼此成實質上齊平的底面。

在圖1所示的實施例中，CO層級包含設置在介電結構66中的源極/汲極接觸件MD。源極/汲極接觸件MD可以形成在直接設置在源極/汲極特徵72上的矽化物層上，並與其直接接觸。V0層級包括設置在閘極結構68上的閘極通孔VG以及設置在源極/汲極接觸件MD上的源極/汲極接觸件通孔VD，其中閘極通孔VG將閘極結構68連接到M0金屬線，源極/汲極通孔V0將源極/汲極接觸件MD連接到M0金屬線。在一些實施例中，V0層級還可以包括設置在介電結構66中的對接接觸件(butted contacts)。V1層級包括設置在介電結構66中的V1通孔，其中V1通孔將M0金屬線連接到M1金屬線。M1層級包括設置在介電結構66中的M1金屬線。V2層級包括設置在介電結構66中的V2通孔，其中V2通孔將M1金屬線連接到M2金屬線。M2層級包括設置在介電結構66中的M2金屬線。V3層級包括設置在介電結構66中的V3通孔，其中V3通孔將M2金屬線連接到M3金屬線。為了清楚起見，圖1已被簡化以更好地理解本揭露的發明構思。

參考圖2和圖3，方法100包括方塊102，其中接收工件200。工件200包括介電層202。介電層202可以包括低介電常數(low-k)介電材料，其具有比氧化矽更小的介電常數，氧化矽的介電常數約為3.9。舉例來說，介電層202可以包括多孔的有機矽酸鹽薄膜(例如，SiOCH)、四乙基矽酸酯(tetraethylorthosilicate，TEOS)氧化物、未摻雜矽酸鹽玻璃、 硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、氟摻雜二氧化矽、碳摻雜二氧化矽、多孔的二氧化矽、多孔的碳摻雜二氧化矽、矽氮碳氧化物(SiOCN)、碳氮化硼(boron carbonitride)、基於矽的旋轉塗佈聚合物介電質(spin-on silicon based polymeric dielectrics)或其組合。在一些實例中，介電層202可以被稱為層間介電(ILD)層或金屬間介電(intermetal dielectric，IMD)層。

工件200還包括延伸穿過介電層202的導電特徵(例如，通孔)204。導電特徵可以包括銅(Cu)、鎳(Ni)、鈷(Co)、釕(Ru)、銥(Ir)、鋁(Al)、鉑(Pt)、鈀(Pd)、金(Au)、銀(Ag)、鋨(Os)、鎢(W)或鉬(Mo)或其組合。在各種實施例中，導電特徵204可以是前側多層互連結構FMLI的通孔(例如，閘極通孔VG、源極/汲極接觸件通孔VD、V1通孔、V2通孔)之中的一者。在一實施例中，導電特徵204是源極/汲極接觸件通孔VD。

工件200還包括設置在介電層202上的介電結構206。在一實施例中，介電結構206是單層結構並且由可以包括低介電常數介電材料的介電材料層形成，低介電常數介電材料具有比氧化矽小的介電常數，氧化矽的介電常數約為3.9。舉例來說，介電材料層可以包括多孔的有機矽酸鹽薄膜(例如，SiOCH)、四乙基矽酸酯(TEOS)氧化物、未摻雜矽酸鹽玻璃、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、氟摻雜二氧化矽、碳摻雜二氧化矽、多孔的二氧化矽、多孔的碳 摻雜二氧化矽、矽氮碳氧化物(SiOCN)、碳氮化硼(boron carbonitride)、基於矽的旋轉塗佈聚合物介電質(spin-on silicon based polymeric dielectrics)或其組合。在一些其他實施例中，介電結構206可以是雙層結構，其包括形成在蝕刻停止層(ESL)之上的介電材料層。在一些實施例中，ESL包括氧化鋁、氮化鋁、氮化矽、碳氧化矽、氮碳化矽或其組合。

工件200還包括延伸穿過介電結構206且直接接觸導電特徵204的第一導電特徵208。第一導電特徵208包括沿著金屬填充層208b的底部和側壁表面延伸的阻障層208a。阻障層208a可以包括氮化鈦(TiN)、氮化鈷(CoN)、氮化錳(MnN)、氮化鎳(NiN)、氮化鎢(WN)或氮化鉭(TaN)。金屬填充層208b可以包括銅(Cu)、鎳(Ni)、鈷(Co)、釕(Ru)、銥(Ir)、鋁(Al)、鉑(Pt)、鈀(Pd)、金(Au)、銀(Ag)、鋨(Os)、鎢(W)或鉬(Mo)或其組合。在所示出的範例中，工件200代表了前側多層互連結構FMLI的兩個緊鄰的互連層(例如，CO層級和M0層級)的一部分。在一實施例中，第一導電特徵208代表了M0金屬線中的一者且導電特徵204代表了V0通孔中的一者。在其他實施例中，第一導電特徵208代表了M1金屬線中的一者，且導電特徵204代表了V1通孔中的一者。

繼續參考圖2和圖3，方法100包括方塊104，其中頂蓋層212選擇性地沉積在第一導電特徵208上方。頂蓋層212也可稱為金屬頂蓋212或導電頂蓋層212，並且由與形成阻障層208a和金屬填充層208b的金屬不同的金屬形成。在金屬填充層208b由銅形成的實施例中，頂蓋層212可以包括鈦(Ti)、鉭 (Ta)、鉬(Mo)、鎳(Ni)、鈷(Co)、釕(Ru)或鎢(W)。在一實施例中，頂蓋層212包括鈷(Co)。在一些實施中，在方塊104處，使用各自具有金屬離子和配位基(coordinating ligand)的金屬有機前驅物，透過金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)將頂蓋層212選擇性地沉積在第一導電特徵208的頂面上。如圖3所示，由於形成的選擇性，頂蓋層212僅沉積在金屬填充層208b的頂面上，而在介電結構206和阻障層208a的表面上則不存在。頂蓋層212抑制金屬填充層208b的電遷移(electromigration)或小丘(hillock)形成。除了用於減少電遷移之外，頂蓋層212還可以修復平坦化製程期間對金屬填充層208b造成的損壞。在一些其他實施例中，頂蓋層212可以沉積在金屬填充層208b和阻障層208a的頂面上，而在介電結構206的表面上則不存在。

參考圖2和圖4，方法100包括方塊106，其中第一蝕刻停止層(ESL)214、第二ESL 216和低介電常數(或low k)介電材料層218形成在介電結構206上方。在一些實施例中，第一和第二ESL可包括氧化鋁、氮化鋁、氮化矽、碳氧化矽、氮碳化矽或其組合，並可使用原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)或電漿增強CVD(plasma enhanced CVD，PECVD)來沉積。在示例性製程中，第一ESL 214共形地設置在工件200上方，包括在頂蓋層212的頂面和側壁表面上，然後，第二ESL 216共形地設置在第一ESL 214之上。在形成第二ESL 216之後，形成低介電常數介電材料 層218。低介電常數介電材料層218具有比氧化矽小的介電常數，氧化矽的介電常數約3.9。舉例來說，低介電常數介電材料層218可以包括多孔的有機矽酸鹽薄膜(例如，SiOCH)、四乙基矽酸酯(TEOS)氧化物、未摻雜矽酸鹽玻璃、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、氟摻雜二氧化矽、碳摻雜二氧化矽、多孔的二氧化矽、多孔的碳摻雜二氧化矽、矽氮碳氧化物(SiOCN)、碳氮化硼(boron carbonitride)、基於矽的旋轉塗佈聚合物介電質(spin-on silicon based polymeric dielectrics)或其組合。在一些其他實施例中，單層ESL設置在低介電常數介電材料層218和介電結構206之間，而不是形成兩個ESL 214和216。

參考圖2和圖5，方法100包括方塊108，其中通孔220形成為延伸穿過低介電常數介電材料層218以及第一ESL 214和第二ESL 216，以耦合到頂蓋層212。在示例性製程中，低介電常數介電材料層218以及第一ESL 214和第二ESL 216被圖案化，以形成暴露頂蓋層212的通孔開口(現已被通孔220填滿)。低介電常數介電材料層218以及第一ESL 214和第二ESL 216的圖案化可以包括微影製程和蝕刻製程，例如光阻層的沉積、光阻層的微影圖案化、使用圖案光阻層作為蝕刻罩幕的低介電常數介電材料層218以及第一ESL 214和第二ESL 216的蝕刻以及選擇性地去除光阻層。光阻層可以包括碳氫化合物並且可以使用旋轉塗佈來沉積。低介電常數介電材料層218以及第一ESL 214和第二ESL 216的蝕刻可以包括乾蝕刻、濕蝕刻、反應離子蝕刻(reactive ion etching，RIE)及/或其他合適的製程。在形成 通孔開口之後，可以通過灰化或選擇性蝕刻來去除光阻層。然後將金屬層沉積在工件200上方，包括在通孔開口中。在一些實施例中，金屬層(以及由其形成的通孔220)包括釕(Ru)、鎢(W)、鉬(Mo)其組合或不易出現擴散問題的其他合適的導電材料。可使用ALD、CVD、電漿體增強ALD(plasma enhanced ALD，PEALD)、PECVD、電鍍或化學鍍來沉積金屬層。在沉積金屬層之後，執行平坦化製程，例如化學機械拋光(chemical mechanical polishing，CMP)製程，以去除多餘的金屬層以暴露低介電常數介電材料層218的頂面。在平坦化製程之後，通孔開口中形成了通孔220。為了減少寄生電阻，通孔220由金屬形成且不包括與阻障層208a類似的阻障層。形成無阻障(barrier-free)通孔220有利於降低工件200的寄生電阻(例如接觸電阻)。

參考圖2和圖6，方法100包括方塊110，其中第三ESL 222和硬罩幕224形成在低介電常數介電材料層218上方。在形成通孔220之後，第三ESL 222和硬罩幕224沉積在工件200上方。第三ESL 222可類似於第一ESL 214和第二ESL 216中的一者。可以使用ALD、CVD、PEALD或PECVD將硬罩幕224沉積在第三ESL 222上。在該所示的範例中，硬罩幕224是雙層結構並且包括第一層224a和形成在第一層224a上的第二層224b。第一層224a和第二層224b具有不同的組成並且可以由氧化鋁、氧化矽、氮化矽、氮碳化矽、碳氧化矽、氮氧化矽、矽氮碳氧化物、其他合適的材料或其組合形成。

參考圖2和圖7，方法100包括方塊112，其中硬罩幕 224和第三ESL 222被圖案化以形成一個或多個開口(例如，開口226a和226b)。硬罩幕224和第三ESL 222的圖案化可以包括微影製程和蝕刻製程。在所述的實施例中，方塊112中的操作包括光阻層(未示出)的沉積、光阻層的微影圖案化、使用圖案化的光阻層作為蝕刻罩幕的硬罩幕224和第三ESL 222的蝕刻以形成開口以及在形成開口之後的選擇性地去除光阻層。在所描繪的範例中，硬罩幕224和第三ESL 222的圖案化形成開口226a和226b，且圖案化硬罩幕224包括被兩個開口226a和226b分開的三個部分224A、224B和224C。在本實施例中，由於介電材料層218是低介電常數介電材料層，在硬罩幕224和第三ESL 222的圖案化的期間使用的蝕刻劑也可以稍微蝕刻低介電常數介電材料層218。這導致開口(例如開口226a和226b)延伸進低介電常數介電材料層218中。開口226a和226b可以單獨或共同地稱為開口226。

參考圖2和圖8，方法100包括方塊114，其中介電襯層228形成在工件200上方。在一實施例中，介電襯層228是使用ALD、CVD、PECVD、PEALD或其他合適的方法共形地沉積在工件200之上，包括在兩個開口226a和226b中。術語「共形地」可在本文中使用以便於描述在不同區域上具有實質上均勻厚度的層。介電襯層228的沉積厚度可以在約15埃至約35埃之間。

在一實施例中，介電襯層228由介電常數為3.5至5且熱導率(kappa)小於5W/mK的材料形成。舉例來說，介電襯層228包含矽氮碳氧化物。在另一個替代實施例中，介電襯層228 由具有大於5W/mK的熱導率(kappa)的材料形成。舉例來說，介電襯層包括熱導率的範圍為5至400W/mK的氮化硼。在本揭露中，具有小於5W/mK的熱導率的介電材料可以被稱為低熱導率(low-kappa)介電材料，並且具有不小於5W/mK的熱導率的介電材料可以被稱為高熱導率(high-kappa)介電材料。

繼續參考圖2和圖8，方法100包括方塊116，其中犧牲層230形成在介電襯層228上方以部分填充開口226。在示例性製程中，聚合物層沉積在工件200之上，包括在開口226中。可以通過使用CVD、PECVD、可流動CVD(flowable CVD，FCVD)、ALD、PEALD或旋轉塗佈來沉積聚合物層。沉積的聚合物層可以被加熱以增加其流動性，從而具有更光滑的頂表面。然後可以執行固化製程以固化聚合物層。在一些情況下，固化製程可以包括烘烤製程、退火製程、乾燥製程或紫外線(ultraviolet，UV)輻射製程。然後將固化的聚合物層平坦化並選擇性地回蝕，從而在開口226的下部部分中形成犧牲層230。聚合物層的回蝕用來定義空氣間隙234的高度。

雖然犧牲層230將在後續步驟中被移除，但對其進行選擇以使其能夠承受平坦化製程和支撐層232(將在下面描述)的沉積，而不會在結構上受到損害。由於這些原因，犧牲層230需要易於去除，並且在支撐層的沉積溫度附近保持穩定。基於這些標準，犧牲層230可以包括聚乙烯醇(polyvinyl alcohol，PVA)、聚丙烯酸酯(polyacrylate)、聚碳酸酯(polycarbonate，PC)或其他合適的聚合物。

參考圖2和圖9，方法100包括方塊118，其中支撐層 232形成在工件200上方。在圖9所示的實施例中，低介電常數介電材料共形地沉積在工件200上，包括在犧牲層230和介電襯層228上，以形成具有鬆散結構並覆蓋犧牲層230的支撐層232。在一些實施例中，支撐層232具有多孔的結構。用於形成支撐層232的沉積可以透過PECVD、PEALD、ALD、CVD、其他合適的製程或其組合來實現。在實施例中，支撐層232包括氧化矽。

繼續參考圖2和圖9，方法100包括方塊120，其中選擇性地去除犧牲層230以在介電襯層228和支撐層232之間形成空氣間隙234。在一些實施例中，可以執行熱處理(例如，退火製程、烘烤製程)及/或紫外線製程，以將犧牲層230分解成可以擴散透過支撐層232的多孔的結構的揮發性化合物。犧牲層230的移除形成了空氣間隙234。如圖9所示，空氣間隙受到介電襯層228和支撐層232的限制。在示出的範例中，在圖案化硬罩幕224的部分224A和部分224B之間形成空氣間隙234，並且在圖案化硬罩幕224的部分224B和部分224C之間設置另一個空氣間隙234。因為空氣的介電常數接近1，所以空氣間隙234降低了第二導電特徵(例如，第二導電特徵242a至242c)之間的介電結構的有效介電常數。

參考圖2和圖10，方法100包括方塊122，其中使用ALD、CVD、電漿增強CVD(PECVD)或微波PECVD在支撐層232上方形成高熱導率(high-kappa)介電材料層236。在一些實施例中，高熱導率介電材料層236可包括鑽石、類鑽石碳(diamond-like carbon)或氮化鋁(AlN)。鑽石的熱導率可以在 約100W/mK和2000W/mK之間的範圍內。氮化鋁的熱導率可以在約5W/mK和300W/mK之間的範圍內。在一些實施例中，高熱導率介電材料層236可以包括具有大於5W/mK的熱導率的氮化矽。在一實施例中，高熱導率介電材料層236包括鑽石或類鑽石碳。對於高熱導率介電材料層236具有多孔的結構的實施例，可以在形成高熱導率介電材料層236之後選擇性地去除犧牲層230。

參考圖2和圖11，方法100包括方塊124，其中工件200被平坦化以暴露圖案化的硬罩幕224。在形成高熱導率介電材料層236之後，對工件200進行平坦化製程。在一實施例中，平坦化製程在暴露硬罩幕224的第一層224a的頂面之後停止。當平坦化製程完成時，支撐層232的最頂部表面、介電襯層228的最頂部表面和高熱導率介電材料層236的頂面是共平面的。支撐層232沿著高熱導率介電材料層236的底部和側壁表面延伸並且與介電襯層228直接接觸。

參考圖2和圖12，方法100包括方塊126，其中選擇性地去除圖案化的硬罩幕224和第三ESL 222以形成開口238a至238c。在執行平坦化製程以暴露出硬罩幕224的第一層224a的頂面之後，執行蝕刻製程以選擇性地蝕刻硬罩幕224的暴露的第一層224a及其下方的第三ESL 222，而實質上不蝕刻介電襯層228。在所示出的範例中，蝕刻製程去除了部分224A、224B和224C以及其下方的第三ESL 222，從而分別形成開口238a、238b和238c。開口的數量僅為範例，並不旨在限制。開口238a和238c暴露低介電常數介電材料層218的頂面，並且開口238b暴 露通孔220的頂面。

參考圖2、13、14以及15，方法100包括方塊128，其中第二導電特徵242a至242c分別形成在開口238a至238c中。參考圖13，導電阻障層240a是在共形地形成在工件200上方，包括在開口238a至238c中。阻障層208a可以包括氮化鈦(TiN)、氮化鈷(CoN)、氮化錳(MnN)、氮化鎳(NiN)、氮化鎢(WN)或氮化鉭(TaN)，且可以透過ALD、CVD、PEALD、PECVD或其他合適的製程形成。然後，將金屬填充層240b沉積在導電阻障層240a和開口238a至238c上。金屬填充層208b可以包括銅(Cu)、鎳(Ni)、鈷(Co)、釕(Ru)、銥(Ir)、鋁(Al)、鉑(Pt)、鈀(Pd)、金(Au)、銀(Ag)、鋨(Os)、鎢(W)或鉬(Mo)或其組合，且可以透過ALD、CVD、PEALD、PECVD、化學電鍍或其他合適的製程形成。

參照圖14，在形成金屬填充層208b之後，進行平坦化製程以去除金屬填充層208b和導電阻障層240b中多餘的部分，以分別在開口238a至238c中形成的第二導電特徵242a、242b和242c。第二導電特徵242a、242b和242c的頂面為平面並且與高熱導率介電材料層236的頂面共平面。第二導電特徵242b設置在通孔220上方並直接接觸通孔220。在本實施例中，第二導電特徵242b的金屬填充層240b透過導電阻障層240a與通孔實體隔離(physically isolated)。第二導電特徵242b與鄰近第二導電特徵242a和242c通過介電結構246隔開，所述介電結構246是由介電襯層228、支撐層232、由介電襯層228與支撐層232限制的空氣間隙234以及被支撐層232包圍的高熱導率介電材料 層236的組合。空氣間隙234的形成降低了兩個鄰近第二導電特徵(例如，242a和242b)之間的介電結構的有效介電常數，並且因此有利地減小了寄生電容。實施高熱導率介電材料層236將有利地改善散熱，從而提高可靠性。圖15描繪了圖14所示的工件的局部頂視圖。更具體地，圖15示出了第二導電特徵242b、通孔220和第一導電特徵208。在所示的範例中，第一導電特徵208沿著X方向縱向延伸，且第二導電特徵242b沿著Y方向縱向延伸，Y方向實質上垂直於X方向。在一些實施例中，第二導電特徵242a至242c可以為M2金屬線，第一導電特徵208可以為M1金屬線中的一者，且通孔220可以為V1通孔中的一者。

在形成第二導電特徵242a至242c之後，可以進一步進行製程。舉例來說，可以重複操作104至128以在第二導電特徵242a至242c上方形成互連層。這樣的進一步的製程可以包括在裝置層級DL下方形成背面多層互連結構BMLI。

在上述實施例中，空氣間隙234和介電襯層228延伸到低介電常數介電材料層218中，且介電襯層228的最底部底面實質上為平面。在一些其他實施例中，取決於低介電常數介電材料層218的成分、第三ESL 222的成分、在方塊112中在硬罩幕224的圖案化的期間使用的蝕刻劑以及開口226可以具有不同的外形，並且因此，介電襯層228可以具有不同的外形。圖16表示替代實施例，其中介電襯層228具有與圖14所示不同的外形。

在上述實施例中，第二導電特徵242b的金屬填充層240b透過導電阻障層240a而與通孔220實體分離。在替代實施 例中，為了進一步減少寄生電阻，第二導電特徵242b的金屬填充層240b可以與通孔220直接接觸。圖17至20描繪了根據此替代實施例，工件在形成第二導電特徵242a至242c的不同製造階段的期間的剖視圖，其中第二導電特徵242b的金屬填充層240b與通孔220直接接觸。

參考圖17和圖12，在形成開口238a至238c(如圖12所示)之後，選擇性地在金屬表面上形成阻擋層250，但不在介電表面上形成。在一個實施例中，阻擋層250選擇性地沉積在通孔220的暴露的頂面上，並且低介電常數介電材料層218的頂面沒有阻擋層250。阻擋層250可以透過使用化學氣相沉積(CVD)、旋轉塗佈或噴塗技術施加抑制劑來形成。抑制劑的分子可包括矽、碳基聚合物(例如苯並三唑(Benzotriazole，BTA)、碳層、石墨烯、石墨)或自對準分子(例如十八烷基磷酸(Octadecyl phosphonic acid)、硫醇(thiol))。

參考圖18，在形成阻擋層250之後，將導電阻障層240a沉積在工件200之上。參照圖13，導電阻障層240a的形成和組成已在上面描述，為了簡潔起見，省略重複描述。阻擋層250防止導電阻障層240a直接設置在其上。也就是說，完成導電阻障層240a的沉積後，如圖18所示，開口238b仍暴露阻擋層250的頂面。需要說明的是，由於阻擋層250的兩端分別設置為緊鄰介電襯層228，因此沿著介電襯層228的側壁表面延伸的導電阻障層240a的部分與阻擋層250直接接觸。

參照圖19，在形成導電阻障層240a之後，選擇性地移除阻擋層250。阻擋層250可以透過熱、電漿處理或濕化學方法 選擇性地去除。移除阻擋層250會暴露通孔220的整個頂面。

參照圖20，然後將金屬填充層240b沉積在工件200上方，包括在開口238a至238c中。執行平坦化製程以去除導電阻障層240a和金屬填充層240b中多餘的部分，從而定義出第二導電特徵242a、242b和242c的最終結構。在圖20表示的剖視圖中，第二導電特徵242b的金屬填充層240b與通孔220直接接觸。第二導電特徵242b的金屬填充層240b的一部分是設置在導電阻障層240a的正下方。第二導電特徵242a和242c的金屬填充層240b透過導電阻障層240a而與低介電常數介電材料層218隔離。由於通孔220和金屬填充層240b沒有設置直接位於其間的阻障層，可以有利地減少工件200的寄生電阻。

在參照圖2至20的上述實施例，方法100包括形成高熱導率介電材料層236在空氣間隙234上方以改善散熱。在圖21所示的替代方法100’中，高熱導率(high-kappa)材料層可以設置在空氣間隙234下方，以改善散熱。舉例來說，可以沉積高熱導率材料層來取代低介電常數介電材料層218。

參考圖21、圖2、圖3和圖22，方法100’包括接收工件200(圖3所示)的方塊102以及選擇性地形成頂蓋層212(圖3所示)的方塊104。為了方便描述，在描述替代的方法100’時，圖3所描繪的工件200被稱為工件200’。

繼續參考圖21和22，方法100’包括方塊106’，其中第一蝕刻停止層(ESL)214、第二ESL 216和高熱導率介電材料層218’形成在介電結構206上方。參照方法100的方塊106，第一ESL 214和第二ESL 216的形成和組成已在上面描述，為了簡潔 起見，省略重複描述。然後，使用ALD、PEALD、CVD、電漿增強CVD(PECVD)或微波PECVD在第二ESL 216上形成高熱導率介電材料層218’。在一些實施例中，高熱導率介電材料層218’可包括鑽石、類鑽石碳或氮化鋁(AlN)。鑽石的熱導率可以在約100W/mK和2000W/mK之間的範圍內。氮化鋁的熱導率可以在約5W/mK和300W/mK之間的範圍內。在一些實施例中，高熱導率介電材料層218’可以包括具有大於5W/mK的熱導率的氮化矽。

參考圖21和圖23，方法100’包括方塊108’，其中通孔220’形成為延伸穿過高熱導率介電材料層218’以及第一ESL 214和第二ESL 216，以耦合到頂蓋層212。通孔220’實質上類似於通孔220，且方塊108’處的操作類似於方塊108中的操作。因為這個理由，為了簡潔起見，省略了方塊108’處的操作的詳細描述。

參考圖21和圖24，方法100’包括方塊110’，其中第三ESL 222和硬罩幕224形成在高熱導率介電材料層218’上方。方塊110’處的操作類似於方塊110中的操作。因為這個理由，為了簡潔起見，省略了方塊110’處的操作的詳細描述。

參考圖21和圖25，方法100’包括方塊112’，其中硬罩幕224和第三ESL 222被圖案化以形成一個或多個開口(例如，開口226a’和226b’)。方塊112’處的操作類似於方塊112中的操作。因為這個理由，為了簡潔起見，省略了方塊112’處的操作的詳細描述。然而，在本實施例中，在圖案化硬罩幕224和第三ESL 222期間使用的蝕刻劑實質上不會損傷高熱導率介電材料 層218’。也就是說，在硬罩幕224和第三ESL 222的圖案化之後，開口226a’和226b’不延伸到高熱導率介電材料層218’中。開口226a’和226b’可以單獨或共同稱為開口226’。

參考圖21和圖26，方法100’包括方塊114，其中形成介電襯層228。參照圖8，方塊114處的操作已經在上面進行了描述，並且為了簡潔而省略重複的描述。

繼續參考圖21和圖26，方法100’包括方塊116，其中形成犧牲層230在介電襯層228上方以部分填充開口226’。參照圖8，方塊116處的操作已經在上面進行了描述，並且為了簡潔而省略重複的描述。

參考圖21和27，方法100’包括方塊118，其中形成支撐層232在工件200’上方。參照圖9，方塊118處的操作已經在上面進行了描述，並且為了簡潔而省略重複的描述。

繼續參考圖21和27，方法100’包括方塊120，其中選擇性地去除犧牲層230以在介電襯層228和支撐層232之間形成空氣間隙234。參照圖9，方塊120處的操作已經在上面進行了描述，並且為了簡潔而省略重複的描述。

參考圖21和圖28，方法100’包括方塊122’，其中使用ALD、CVD、電漿增強CVD(PECVD)或微波PECVD形成低介電常數介電材料層236’在支撐層232上方。低介電常數介電材料層236’具有比氧化矽小的介電常數，氧化矽的介電常數約3.9。舉例來說，低介電常數介電材料層236’可以包括多孔的有機矽酸鹽薄膜(例如，SiOCH)、四乙基矽酸酯(TEOS)氧化物、未摻雜矽酸鹽玻璃、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃 (FSG)、磷矽酸鹽玻璃(PSG)、氟摻雜二氧化矽、碳摻雜二氧化矽、多孔的二氧化矽、多孔的碳摻雜二氧化矽、矽氮碳氧化物(SiOCN)、碳氮化硼(boron carbonitride)、基於矽的旋轉塗佈聚合物介電質(spin-on silicon based polymeric dielectrics)或其組合。在一些實施例中，可以在形成低介電常數介電材料層236’之後選擇性地去除犧牲層230。在另一個替代實施例中，沒有形成低介電常數介電材料層236’在支撐層232上方，取而代之的是可以形成高熱導率介電材料層236在支撐層232上方以進一步增加散熱。

參考圖21和圖29，方法100’包括方塊124，其中平坦化工件200’以暴露圖案化的硬罩幕224。參照圖11，方塊124處的操作已經在上面進行了描述，並且為了簡潔而省略重複的描述。

參考圖21和圖30，方法100’包括方塊126，其中選擇性地去除圖案化的硬罩幕層224和第三ESL 222以形成開口238a至238c。參照圖12，方塊126處的操作已經在上面進行了描述，並且為了簡潔而省略重複的描述。

參考圖21和圖31，方法100’包括方塊128，其中第二導電特徵242a至242c分別形成在開口238a至238c中。參照圖13至15，方塊128處的操作已經在上面進行了描述，並且為了簡潔而省略重複的描述。在如圖32所示的一些其他替代實施例中，第二導電特徵242a至242c可以以圖17至20中所述的方式形成，並且為了簡潔而省略重複的描述。在圖32所示的局部剖視圖中，第二導電特徵242a和242c與高熱導率介電材料層218’ 直接接觸，第二導電特徵242b的金屬填充層240b與通孔220’直接接觸。

在上述實施例中，第一導電特徵208可以稱為沿X方向延伸的金屬線。在一些替代實施例中，如圖33所示，第一導電特徵208可以稱為通孔。舉例來說，第一導電特徵208可以是位於CO層級的通孔中的一者。

儘管不旨在限制，但是本揭露的一個或多個實施例為半導體結構及其形成提供了許多益處。舉例來說，本揭露提供設置在兩個鄰近導電特徵之間的介電結構在及其形成方法。介電結構包括高熱導率介電材料層以利於散熱。介電結構還包括空氣間隙，從而減少介電結構的有效介電常數和半導體結構的寄生電容。

本揭露提供了許多不同的實施例。本文公開了半導體結構及其製造方法。在一個示例性的方面中，本揭露涉及方法。方法包括形成第一介電層在第一導電特徵上方，形成延伸穿過第一介電層並耦合到第一導電特徵的導電通孔，形成硬罩幕層在導電通孔上方，圖案化硬罩幕層以形成暴露第一介電層的第一開口，形成犧牲層以部分填充第一開口，形成多孔的介電層在犧牲層上，在形成多孔的介電層之後，選擇性地去除犧牲層以形成空氣間隙，形成第二介電層在多孔的介電層上方，並用第二導電特徵替換在導電通孔正上方的圖案化硬罩幕層的部分。

在一些實施例中，方法還可以包括在形成犧牲層之前，共形地沉積介電襯層，其中空氣間隙可以在介電襯層和多孔的介電層之間。在一些實施例中，第一介電層可以包括低介電常數材 料層。在一些實施例中，第一開口可以穿進第一介電層中。在一些實施例中，第二介電層可以包括高熱導率介電材料層。在一些實施例中，導電通孔可以由Ru、Mo或W形成。在一些實施例中，犧牲層的形成可以包括沉積聚合物層在第一介電層上方、平坦化聚合物層以及回蝕聚合物層。在一些實施例中，方法還可以包括形成蝕刻停止層在第一介電層和硬罩幕層之間，其中硬罩幕層的圖案化進一步圖案化蝕刻停止層，並且其中用第二導電特徵替換圖案化的硬罩幕層的部分可以包括執行平坦化製程以暴露出圖案化的硬罩幕層，選擇性地去除圖案化的硬罩幕層的部分及其下方的蝕刻停止層的部分以形成第二開口，並在第二開口中形成第二導電特徵。在一些實施例中，第二導電特徵可以包括沿著金屬填充層的側壁和底表面延伸的阻障層。在一些實施例中，第一介電層可以包括高熱導率介電材料層，並且第二介電層可以包括低介電常數材料層。

在另一個示例性方面中，本揭露涉及方法。方法包括形成第一介電層在基底上方，圖案化第一介電層以形成將第一介電層分成第一部分和第二部分的溝槽，形成沿著第一介電層的第一部分和第二部分的側壁表面延伸的隔離襯層，形成頂蓋結構在第一介電層的第一部分和第二部分之間以密封溝槽以形成空氣間隙，其中頂蓋結構可以包括沿著介電填充物層的底部和側壁表面延伸的介電襯層，其中介電填充物層的熱導率高於第一介電層的熱導率，在形成頂蓋結構後，選擇性去除第一介電層的第一部分和第二部分以形成第一開口和第二開口，並分別形成第一導電特徵和第二導電特徵在第一開口和第二開口中。

在一些實施例中，頂蓋結構的形成可以包括形成聚合物層在隔離襯層上方以部分填充溝槽，共形地沉積第一介電材料層在聚合物層和隔離襯層上方，沉積第二介電材料層在第一介電材料層上方，在沉積第一介電材料層之後選擇性地去除聚合物層以形成空氣間隙，並且進行平坦化製程以去除圖案化的第一介電層、第一介電材料層以及第二介電材料層的部分以形成頂蓋結構。在一些實施例中，介電填充物層可以包括鑽石或氮化鋁。在一些實施例中，聚合物層的選擇性去除可以包括執行熱處理。在一些實施例中，方法還可以包括形成導電通孔嵌入在第二介電層中且在第一介電層下方，其中第二開口暴露導電通孔，且第一開口暴露第二介電層。在一些實施例中，第一導電特徵和第二導電特徵的形成可以包括在形成第一開口和第二開口之後，選擇性地形成阻擋層在導電通孔上，沉積導電阻障層在第一開口和第二開口中而不形成在阻擋層上，在沉積導電阻障層後，選擇性地去除阻擋層，形成金屬層在導電阻障層上，並去除頂蓋結構上方的金屬層和導電阻障層的部分。在一些實施例中，介電襯層可以包括鑽石或氮化鋁。

在另一個示例性方面中，本揭露涉及半導體結構。半導體結構包括延伸穿過第一介電層的導電通孔、在導電通孔上方且直接接觸導電通孔的第一導電特徵以及在第一介電層上方且與第一導電特徵通過介電結構隔開的第二導電特徵，其中介電結構的頂面與第一導電特徵的頂面共平面，且其中介電結構包括在第一和第二導電特徵之間延伸且直接接觸第一介電層的底部襯層，在第一和第二導電特徵之間延伸且直接底部襯層的頂部襯層，在頂 部襯層上方的第二介電層，其中頂部襯層沿著第二介電層的底部和側壁表面延伸，以及由底部襯層和頂部襯層限制的空氣間隙，其中底部襯層位於第一導電特徵與空氣間隙之間以及第二導電特徵與空氣間隙之間。

在一些實施例中，第二介電層可以包括鑽石或氮化鋁(AlN)，第一介電層可以包括低介電常數介電材料。在一些實施例中，半導體結構還可以包括嵌入第三介電層中且設置在第一介電層下方的第三導電特徵，以及設置在第三導電特徵上且直接接觸第三導電特徵和導電通孔兩者的金屬頂蓋，且底部襯層可以延伸進第一介電層中。

以上概述了幾個實施例特徵，以便於本領域技術人員更能理解本發明的方面。本領域技術人員應理解，他們可以輕鬆地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。本領域技術人員也應當認識到，這樣的等同構造並不脫離本揭露的精神和範圍，並且他們可以在不脫離本公開的精神和範圍的情況下做出各種變化、替換和改變。

200:工件

202:介電層

204:導電特徵

206,246:介電結構

208:第一導電特徵

240b:金屬填充層

212:頂蓋層

214:第一蝕刻停止層/第一ESL

216:第二ESL

218:低介電常數介電材料層

236:高熱導率介電材料層

220:通孔

228:介電襯層

232:支撐層

234:空氣間隙

240a:導電阻障層

242a,242b,242c:第二導電特徵

X,Z:方向

Claims (10)

1. 一種互連結構的製造方法，包括： 形成第一介電層在第一導電特徵上方； 形成延伸穿過所述第一介電層並耦合到所述第一導電特徵的導電通孔； 形成硬罩幕層在所述導電通孔上方； 圖案化所述硬罩幕層以形成暴露所述第一介電層的第一開口； 形成犧牲層以部分填充所述第一開口； 形成多孔的介電層在所述犧牲層上； 在形成所述多孔的介電層之後，選擇性地去除所述犧牲層以形成空氣間隙； 形成第二介電層在所述多孔的介電層上方；以及 用第二導電特徵替換在所述導電通孔正上方的圖案化的所述硬罩幕層的部分。
2. 如請求項1所述的互連結構的製造方法，還包括： 在形成所述犧牲層之前，共形地沉積介電襯層，其中所述空氣間隙在所數介電襯層和所述多孔的介電層之間。
3. 如請求項1所述的互連結構的製造方法，其中形成所述犧牲層包括： 沉積聚合物層在所述第一介電層上方； 平坦化所述聚合物層；以及 回蝕所述聚合物層。
4. 一種互連結構的製造方法，包括： 形成第一介電層在基底上方； 圖案化所述第一介電層以形成將所述第一介電層分成第一部分和第二部分的溝槽； 形成沿著所述第一介電層的所述第一部分和所述第二部分的側壁表面延伸的隔離襯層； 形成頂蓋結構在所述第一介電層的所述第一部分和所述第二部分之間以密封所述溝槽以形成空氣間隙，其中所述頂蓋結構包括沿著介電填充物層的底部和側壁表面延伸的介電襯層，其中所述介電填充物層的熱導率高於所述第一介電層的熱導率； 在形成所述頂蓋結構後，選擇性去除所述第一介電層的所述第一部分和所述第二部分以形成第一開口和第二開口；以及 分別形成第一導電特徵和第二導電特徵在所述第一開口和所述第二開口中。
5. 如請求項4所述的互連結構的製造方法，其中形成所述頂蓋結構包括： 形成聚合物層在所述隔離襯層上方以部分填充所述溝槽； 共形地沉積第一介電材料層在所述聚合物層和所述隔離襯層上方； 沉積第二介電材料層在所述第一介電材料層上方； 在沉積所述第一介電材料層之後選擇性地去除所述聚合物層以形成所述空氣間隙；以及 進行平坦化製程以去除圖案化的所述第一介電層、所述第一介電材料層以及所述第二介電材料層的部分以形成所述頂蓋結構。
6. 如請求項4所述的互連結構的製造方法，還包括： 形成導電通孔嵌入在第二介電層中且在所述第一介電層下方， 其中所述第二開口暴露所述導電通孔，且所述第一開口暴露所述第二介電層。
7. 如請求項6所述的互連結構的製造方法，其中形成所述第一導電特徵和所述第二導電特徵包括： 在形成所述第一開口和所述第二開口之後，選擇性地形成阻擋層在所述導電通孔上； 沉積導電阻障層在所述第一開口和所述第二開口中而不形成在所述阻擋層上； 在沉積所述導電阻障層後，選擇性地去除所述阻擋層； 形成金屬層在所述導電阻障層上；以及 去除所述頂蓋結構上方的所述金屬層和所述導電阻障層的部分。
8. 如請求項4所述的互連結構的製造方法，其中所述介電襯層包括鑽石或氮化鋁。
9. 一種半導體結構，包括： 導電通孔，延伸穿過第一介電層； 第一導電特徵，在所述導電通孔上方且直接接觸所述導電通孔；以及 第二導電特徵，在所述第一介電層上方且與所述第一導電特徵通過介電結構隔開， 其中所述介電結構的頂面與所述第一導電特徵的頂面共平面，且其中所述介電結構包括： 底部襯層，在所述第一導電特徵和所述第二導電特徵之間延伸且直接接觸所述第一介電層； 頂部襯層，在所述第一導電特徵和所述第二導電特徵之間延伸且直接所述底部襯層； 第二介電層，在所述頂部襯層上方，其中所述頂部襯層沿著所述第二介電層的底部和側壁表面延伸；以及 空氣間隙，由所述底部襯層和所述頂部襯層限制，其中所述底部襯層位於所述第一導電特徵與所述空氣間隙之間以及所述第二導電特徵與所述空氣間隙之間。
10. 如請求項9所述的半導體結構，還包括： 第三導電特徵，嵌入第三介電層中且設置在所述第一介電層下方；以及 金屬頂蓋，設置在所述第三導電特徵上且直接接觸所述第三導電特徵和所述導電通孔兩者， 其中所述底部襯層延伸進所述第一介電層中。