[go: up one dir, main page]

TWI898421B - 填充單元、半導體裝置及邏輯電路 - Google Patents

填充單元、半導體裝置及邏輯電路

Info

Publication number
TWI898421B
TWI898421B TW113104558A TW113104558A TWI898421B TW I898421 B TWI898421 B TW I898421B TW 113104558 A TW113104558 A TW 113104558A TW 113104558 A TW113104558 A TW 113104558A TW I898421 B TWI898421 B TW I898421B
Authority
TW
Taiwan
Prior art keywords
critical voltage
layer
voltage layer
layers
opposite sides
Prior art date
Application number
TW113104558A
Other languages
English (en)
Other versions
TW202533707A (zh
Inventor
張展源
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW113104558A priority Critical patent/TWI898421B/zh
Priority to US18/889,987 priority patent/US20250254991A1/en
Publication of TW202533707A publication Critical patent/TW202533707A/zh
Application granted granted Critical
Publication of TWI898421B publication Critical patent/TWI898421B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H10D84/968—Macro-architecture
    • H10D84/974—Layout specifications, i.e. inner core regions

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種填充單元、半導體裝置及邏輯電路是關於填充單元，其包含二虛設多晶矽層及一臨界電壓層。二虛設多晶矽層以第一方向間隔配置。臨界電壓層位於二虛設多晶矽層下。臨界電壓層在第一方向上相對的二側邊沿著第二方向延伸且分別對齊二虛設多晶矽層的中心點。臨界電壓層在第二方向上相對的二側邊分別對齊各虛設多晶矽層在第二方向上相對的二側邊。第一方向垂直於第二方向。半導體裝置包含複數填充單元、至少一電晶體單元及二另一臨界電壓層。邏輯電路包含複數個半導體裝置。

Description

填充單元、半導體裝置及邏輯電路
本案係有關於半導體製程及電晶體的佈局，特別是有關於一種填充單元、半導體裝置及邏輯電路。
隨著半導體製程技術的進步，電晶體已從二維結構的平面式電晶體發展至三維構造的立體式電晶體。舉例來說，場效電晶體（FET）係從過去二維的金氧半場效電晶體（MOSFET）發展至現今三維的鰭式場效電晶體（FinFET），並且FinFET所製成的低壓元件係具有不同的臨界電壓。然而，過去適用於MOSFET的邏輯共用技術已不適用於先進的FinFET，使得低壓元件所組成之邏輯電路的面積使用率較差，進而導致邏輯電路的成本較高。
有鑑於此，發明人提出一種填充單元、半導體裝置及邏輯電路，其中半導體裝置將面積較小的填充單元設置於相鄰的二個電晶體單元之間，以實現多個電晶體單元共用虛設多晶矽層，進而使邏輯電路的面積得以有效地下降（即面積使用率提升），以降低邏輯電路的製造成本。
在一些實施例中，一種填充單元，其包含二虛設多晶矽層以及一第一臨界電壓層。二虛設多晶矽層以一第一方向間隔配置。第一臨界電壓層位於二虛設多晶矽層下，其中第一臨界電壓層在第一方向上相對的二側邊沿著一第二方向延伸且分別對齊二虛設多晶矽層的中心點，並且第一臨界電壓層在第二方向上相對的二側邊分別對齊各虛設多晶矽層在第二方向上相對的二側邊。其中，第一方向垂直於第二方向。
在一些實施例中，填充單元更包含二第二臨界電壓層。二第二臨界電壓層以第二方向間隔配置，其中二第二臨界電壓層相鄰的二側邊沿著第一方向延伸且分別對齊第一臨界電壓層在第二方向上相對的二側邊，並且各第二臨界電壓層在第一方向上相對的二側邊分別對齊第一臨界電壓層在第一方向上相對的二側邊。
在一些實施例中，第一臨界電壓層具有單一濃度的摻雜物，並且第一臨界電壓層與各第二臨界電壓層各自具有不同極性的摻雜物。
在一些實施例中，第一臨界電壓層之摻雜物及各第二臨界電壓層之摻雜物為III族元素或V族元素。
在一些實施例中，各第二臨界電壓層之摻雜物的濃度高於第一臨界電壓層之摻雜物的濃度。
在一些實施例中，第一臨界電壓層沿著第二方向區分為二摻雜區塊，二摻雜區塊的區分邊界位在二虛設多晶矽層之間的一間隔區域上，並且二摻雜區塊具有不同濃度的摻雜物。
在一些實施例中，各摻雜區塊之摻雜物及各第二臨界電壓層之摻雜物為III族元素或V族元素。
在一些實施例中，各第二臨界電壓層之摻雜物的濃度高於二摻雜區塊之摻雜物的濃度。
在一些實施例中，一種半導體裝置，其包含複數填充單元、至少一電晶體單元以及二第五臨界電壓層。至少一電晶體單元位於複數填充單元中的相鄰二者之間，並且至少一電晶體單元包含一第三臨界電壓層、一氧化層、一多晶矽層以及二第四臨界電壓層。第三臨界電壓層在第一方向上相對的二側邊沿著第二方向延伸且分別對齊相鄰二者之一中第一臨界電壓層在第一方向上的第一側邊及相鄰二者之另一中第一臨界電壓層在第一方向上的第二側邊，並且第三臨界電壓層在第二方向上相對的二側邊分別對齊相鄰二者在第二方向上相對的二側邊。氧化層位於第三臨界電壓層上，其中氧化層的面積範圍小於第三臨界電壓層的面積範圍，並且氧化層的中心點對齊第三臨界電壓層的中心點。多晶矽層位於氧化層上，其中多晶矽層在第一方向上相對的二側邊之長度等於第三臨界電壓層在第一方向上相對的二側邊之長度，多晶矽層在第二方向上相對的二側邊分別對齊第三臨界電壓層在第二方向上相對的二側邊。二第四臨界電壓層以第二方向間隔配置，其中二第四臨界電壓層相鄰的二側邊沿著第一方向延伸且分別對齊第三臨界電壓層在第二方向上相對的二側邊，並且各第四臨界電壓層在第一方向上相對的二側邊分別對齊第三臨界電壓層在第一方向上相對的二側邊，其中第三臨界電壓層與各第四臨界電壓層各自具有不同極性的摻雜物。二第五臨界電壓層中之一在第一方向上的第一側邊對齊複數填充單元於第一方向中之第一個的第二側邊，並且二第五臨界電壓層中之另一在第一方向上的第二側邊對齊複數填充單元於第一方向中之最後一個的第一側邊。其中，第一方向垂直於第二方向，並且各填充單元中相鄰於至少一電晶體單元之虛設多晶矽層係位於至少一電晶體單元之第三臨界電壓層上。
在一些實施例中，第一臨界電壓層具有單一濃度的摻雜物，並且第一臨界電壓層之摻雜物的濃度與相鄰的第三臨界電壓層之摻雜物的濃度相等。
在一些實施例中，第一臨界電壓層之摻雜物、各第二臨界電壓層之摻雜物、第三臨界電壓層之摻雜物、各第四臨界電壓層之摻雜物及各第五臨界電壓層之摻雜物為III族元素或V族元素。
在一些實施例中，各第二臨界電壓層之摻雜物的濃度、各第四臨界電壓層之摻雜物的濃度及各第五臨界電壓層之摻雜物的濃度相等，並且各第二臨界電壓層之摻雜物的濃度、各第四臨界電壓層之摻雜物的濃度及各第五臨界電壓層之摻雜物的濃度高於第一臨界電壓層之摻雜物的濃度及第三臨界電壓層之摻雜物。
在一些實施例中，第一臨界電壓層沿著第二方向區分為二摻雜區塊，二摻雜區塊的區分邊界位在二虛設多晶矽層之間的一間隔區域上，以及二摻雜區塊具有不同濃度的摻雜物。其中，各二摻雜區塊之摻雜物的濃度分別與其各自相鄰的第三臨界電壓層之摻雜物的濃度相等。
在一些實施例中，各摻雜區塊之摻雜物、各第二臨界電壓層之摻雜物、第三臨界電壓層之摻雜物、各第四臨界電壓層之摻雜物及各第五臨界電壓層之摻雜物為III族元素或V族元素。
在一些實施例中，各第二臨界電壓層之摻雜物的濃度、各第四臨界電壓層之摻雜物的濃度及各第五臨界電壓層之摻雜物的濃度相等，並且各第二臨界電壓層之摻雜物的濃度、各第四臨界電壓層之摻雜物的濃度及各第五臨界電壓層之摻雜物的濃度高於各二摻雜區塊之摻雜物的濃度及第三臨界電壓層之摻雜物。
在一些實施例中，一種邏輯電路，其包含複數個任一實施例的半導體裝置，並且複數個半導體裝置以第二方向依序相鄰配置。其中，複數個半導體裝置中相鄰二者的第一臨界電壓層之摻雜物、各第二臨界電壓層之摻雜物、第三臨界電壓層之摻雜物、各第四臨界電壓層之摻雜物及各第五臨界電壓層之摻雜物互為相反極性的摻雜物。
綜上所述，根據任一實施例，半導體裝置係可透過面積較小的填充單元以耦接複數個電晶體單元，使得研發工程師可以較低成本及較高的面積使用率設計出具有特定功能的裝置。此外，研發工程師亦可將複數個半導體裝置耦接在一起以實現規模更大的邏輯電路（例如超大型積體電路），進而設計出具有複雜功能的電路。
請參照圖1至圖3。一種填充單元100包含二虛設多晶矽層110A、110B以及一臨界電壓層120（以下稱第一臨界電壓層120），其中虛設多晶矽層110A、110B係以一第一方向D1間隔配置。
第一臨界電壓層120位於虛設多晶矽層110A、110B下，其中第一臨界電壓層120在第一方向D1上相對的二側邊沿著一第二方向D2延伸且分別對齊虛設多晶矽層110A、110B的中心點，並且第一臨界電壓層120在第二方向D2上相對的二側邊分別對齊各虛設多晶矽層110A/110B在第二方向D2上相對的二側邊。換言之，在一些實施例中，第一臨界電壓層120在第一方向D1上相對的二側邊分別相鄰於虛設多晶矽層110A及虛設多晶矽層110B，並且第一臨界電壓層120在第一方向D1上相對的二側邊之長度等於虛設多晶矽層110A/110B在第一方向D1上相對的二側邊之長度。在一些實施例中，第一方向D1垂直於第二方向D2。
在一些實施例中，填充單元100更包含二個另一臨界電壓層130A、130B（以下稱第二臨界電壓層130A、130B）。如圖1及圖2所示，第二臨界電壓層130A、130B以第二方向D2間隔配置，其中各第二臨界電壓層130A/130B相鄰的二側邊沿著第一方向D1延伸且分別對齊第一臨界電壓層120在第二方向D2上相對的二側邊，並且各第二臨界電壓層130A/130B在第一方向D1上相對的二側邊分別對齊第一臨界電壓層120在第一方向D1上相對的二側邊。換言之，在一些實施例中，第二臨界電壓層130A、130B相鄰的二側邊之長度等於第一臨界電壓層120在第二方向D2上相對的二側邊之長度。
在一些實施例中，填充單元100更包含一基板層140。虛設多晶矽層110A、110B及第一臨界電壓層120（及第二臨界電壓層130A、130B）是以前述配置關係設置在基板層140上。
在一些實施例中，第一臨界電壓層120具有單一濃度的摻雜物（Dopant），並且第一臨界電壓層120與第二臨界電壓層130A、130B各自具有不同極性的摻雜物。其中，第一臨界電壓層120之摻雜物及第二臨界電壓層130A/130B之摻雜物為III族元素或V族元素。換言之，在一些實施例中，當第一臨界電壓層120之摻雜物為III族元素時，第二臨界電壓層130A/130B之摻雜物為V族元素；當第一臨界電壓層120之摻雜物為V族元素時，第二臨界電壓層130A/130B之摻雜物為III族元素。
在另一些實施例中，第一臨界電壓層120亦可設計成具有不同濃度的摻雜物。請參照圖4至圖6，填充單元100之第一臨界電壓層120沿著第二方向D2區分為二摻雜區塊120A、120B。摻雜區塊120A、120B的區分邊界位在虛設多晶矽層110A、110B之間的間隔區域150上，並且摻雜區塊120A、120B各自具有不同濃度的摻雜物。其中，間隔區域150係對應於基板層140。
在一些實施例中，摻雜區塊120A位於虛設多晶矽層110A及基板層140上，並且摻雜區塊120B位於虛設多晶矽層110B及基板層140上。
請參照圖1至圖11，在一些實施例中，前述任一實施例的填充單元100係可適用於一半導體裝置SD。換言之，半導體裝置SD至少包含前述任一實施例的填充單元100。在一些實施例中，半導體裝置SD包含複數填充單元100及至少一電晶體單元200，其中複數填充單元100以第一方向D1依序間隔配置，並且至少一電晶體單元200位於複數填充單元100中的相鄰二者之間。
以圖7為例，在本實施例中，半導體裝置SD包含二個填充單元101、102及一個電晶體單元200。其中，填充單元101、102以第一方向D1依序間隔配置，並且電晶體單元200位於填充單元101、102之間。又以圖8為例，在本實施例中，半導體裝置SD包含三個填充單元101~103及二個電晶體單元201、202。其中，填充單元101~103以第一方向D1依序間隔配置，電晶體單元201係位於填充單元101、102之間，並且電晶體單元202係位於填充單元102、103之間。
換言之，在一些實施例中，填充單元100係用以作為電晶體單元200耦接其他元件或單元的媒介。舉例來說，電晶體單元200係可透過填充單元100耦接另一個電晶體單元200。
如圖9所示，在一些實施例中，電晶體單元200包含一臨界電壓層210（以下稱第三臨界電壓層210）、一氧化層220、一多晶矽層230以及二個另一臨界電壓層240A、240B（以下稱第四臨界電壓層240A、240B）。其中，第三臨界電壓層210在第一方向D1上相對的二側邊沿著第二方向D2延伸且分別對齊相鄰二個填充單元101、102之一（例如填充單元101）中第一臨界電壓層121在第一方向D1上的的第一側邊及相鄰二個填充單元101、102之另一（例如填充單元102）中第一臨界電壓層122在第一方向D1上的第二側邊。並且，第三臨界電壓層210在第二方向D2上相對的二側邊分別對齊相鄰二個填充單元101、102在第二方向D2上相對的二側邊。換言之，在一些實施例中，第三臨界電壓層210在第一方向D1上相對的二側邊分別相鄰於相鄰二個填充單元101、102，並且第三臨界電壓層210在第一方向D1上相對的二側邊之長度等於填充單元101/102在第一方向D1上相對的二側邊之長度。
在一些實施例中，氧化層220位於第三臨界電壓層210上（如圖11所示），其中氧化層220的面積範圍小於第三臨界電壓層210的面積範圍，並且氧化層220的中心點對齊第三臨界電壓層210的中心點。換言之，氧化層220之任一側邊的長度小於第三臨界電壓層210之相對應之側邊的長度，使得氧化層220僅會覆蓋住部分的第三臨界電壓層210（如圖10所示）。
在一些實施例中，多晶矽層230位於氧化層220上（如圖11所示），其中，並且多晶矽層230在第一方向D1上相對的二側邊之長度等於第三臨界電壓層210在第一方向D1上相對的二側邊之長度，並且多晶矽層230在第二方向D2上的二側邊分別對齊第三臨界電壓層210在第二方向D2上相對的二側邊。需注意的是，在一些實施例中，多晶矽層230在第二方向D2上的二側邊之長度小於氧化層220在第二方向D2上的二側邊之長度（如圖10所示）。
在一些實施例中，第四臨界電壓層240A、240B以第二方向D2間隔配置，其中各第四臨界電壓層240A/240B相鄰的二側邊沿著第一方向D1延伸且分別對齊第三臨界電壓層210在第二方向D2上相對的二側邊，並且各第四臨界電壓層240A/240B在第一方向D1上相對的二側邊分別對齊第三臨界電壓層210在第一方向D1上相對的二側邊，其中第三臨界電壓層210與各第四臨界電壓層240A/240B各自具有不同極性的摻雜物。換言之，在一些實施例中，第四臨界電壓層240A、240B相鄰的二側邊之長度等於第三臨界電壓層210在第二方向D2上相對的二側邊之長度。
在一些實施例中，各填充單元100中相鄰於至少一電晶體單元200之虛設多晶矽層110A/110B係位於至少一電晶體單元200之第三臨界電壓層210上。以圖11為例，在本實施例中，填充單元101/102之虛設多晶矽層111A、111B/112A、112B皆位於電晶體單元200之第三臨界電壓層210上。
在一些實施例中，半導體裝置SD更包含二個臨界電壓層300A、300B（以下稱第五臨界電壓層300A、300B），其中第五臨界電壓層300A、300B中之一（例如第五臨界電壓層300A）在第一方向D1上的第一側邊對齊複數填充單元101、102於第一方向D1中之第一個填充單元101的第二側邊，並且第五臨界電壓層300A、300B中之另一（例如第五臨界電壓層300B）在第一方向D1上的第二側邊對齊複數填充單元101、102於第一方向D1中之最後一個填充單元102的第一側邊。換言之，在一些實施例中，電晶體單元200係透過填充單元101、102以分別耦接第五臨界電壓層300A、300B。
在一些實施例中，當填充單元100之第一臨界電壓層120僅具有單一濃度的摻雜物時，填充單元100僅能將二個具有相同濃度之摻雜物之第三臨界電壓層210的電晶體單元200耦接在一起。在另一些實施例中，當填充單元100之第一臨界電壓層120具有二個具有不同濃度之摻雜物的摻雜區塊120A、120B時，填充單元100係可將二個具有不同濃度之摻雜物之第三臨界電壓層210的電晶體單元200耦接在一起。換言之，在一些實施例中，填充單元100中第一臨界電壓層120之摻雜物的濃度與其相鄰的電晶體單元200中第三臨界電壓層210之摻雜物的濃度相等。或者，在一些實施例中，填充單元100中各摻雜區塊120A、120B/122A、122B之摻雜物的濃度分別與其各自相鄰的第三臨界電壓層210之摻雜物的濃度相等。
以圖8為例，在本實施例中，填充單元102之第一臨界電壓層122中摻雜區塊122A之摻雜物的濃度與電晶體單元201中第三臨界電壓層211之摻雜物的濃度相等，並且填充單元102之第一臨界電壓層122中摻雜區塊122B之摻雜物的濃度與電晶體單元202中第三臨界電壓層212之摻雜物的濃度相等。因此，填充單元102係可用以將電晶體單元201、202耦接在一起。需注意的是，在一些實施例中，不論填充單元100之第一臨界電壓層120係具有單一濃度的摻雜物（例如圖7所示之填充單元101、圖8所示之填充單元103）或不同濃度的摻雜物（例如圖7所示之填充單元102、圖8所示之填充單元101），填充單元100係可將電晶體單元200及第五臨界電壓層300A耦接在一起，或者將電晶體單元200及第五臨界電壓層300B耦接在一起（如圖7及圖8所示）。
如圖7、圖8及圖10所示，在一些實施例中，第五臨界電壓層300A、300B係呈現一ㄇ字型，並且各第五臨界電壓層300A/300B中ㄇ字型的空間係用以容置填充單元101/102，使得各填充單元101/102之二第二臨界電壓層130A、130B/131A、131B、電晶體單元200之二第四臨界電壓層240A、240B及二第五臨界電壓層300A、300B形成一保護環（Guard ring）40以圍繞複數填充單元101、102及電晶體單元200。其中，保護環40係用以保護電晶體單元200，以避免電晶體單元200受到其他訊號或元件的影響而出現問題。於此，保護環40係為其所屬技術領域中具有通常知識者所習知，故不贅述。
在一些實施例中，保護環40之摻雜物的濃度需要高於保護環所保護之元件中摻雜物的濃度，保護環40方能實現保護的效果。因此，在一些實施例中，各第二臨界電壓層130A/130B之摻雜物的濃度係高於第一臨界電壓層120之摻雜物的濃度。或者，在一些實施例中，第二臨界電壓層130A、130B之摻雜物的濃度係高於第一臨界電壓層120中摻雜區塊120A、120B之摻雜物的濃度。
此外，在一些實施例中，複數填充單元100之二第二臨界電壓層130A、130B之摻雜物的濃度、至少一電晶體單元200之二第四臨界電壓層240A、240B之摻雜物的濃度及二第五臨界電壓層300A、300B之摻雜物的濃度相等，以確保保護環40中所有區域的保護效果皆相同。
請參照圖1至圖12，在一些實施例中，前述任一實施例的半導體裝置SD係可適用於一邏輯電路10。換言之，邏輯電路10至少包含前述任一實施例的半導體裝置SD。在一些實施例中，邏輯電路10包含複數個半導體裝置SD，其中複數個半導體裝置SD以第二方向D2依序相鄰配置。以圖12為例，在本實施例中，邏輯電路10包含二個半導體裝置SD1、SD2，其中半導體裝置SD1包含二個填充單元101、102及一個電晶體單元201，並且半導體裝置SD2包含二個填充單元103、104及一個電晶體單元202。
在一些實施例中，複數個半導體裝置SD中相鄰二者的第一臨界電壓層120之摻雜物、第二臨界電壓層130A/130B之摻雜物、第三臨界電壓層210之摻雜物、第四臨界電壓層240A/240B之摻雜物及第五臨界電壓層300A/300B之摻雜物互為相反極性的摻雜物。換言之，在一些實施例中，半導體裝置SD1、SD2之間相對應單元之臨界電壓層中摻雜有相反極性的摻雜物。
舉例來說，在一些實施例中，圖12所示之邏輯電路10例如為但不限於一互補式金屬氧化物半導體（CMOS）元件，其中半導體裝置SD1為一P型金氧半電晶體（PMOS），半導體裝置SD2為一N型金氧半電晶體（NMOS）。於此，半導體裝置SD1中填充單元101/102之第一臨界電壓層121/122為III族元素，並且半導體裝置SD2中填充單元103/104之第一臨界電壓層123/124為V族元素；半導體裝置SD1中填充單元101/102之二第二臨界電壓層131A、131B/132A、132B為V族元素，並且半導體裝置SD2中填充單元103/104之二第二臨界電壓層133A、133B/134A、134B為V族元素；半導體裝置SD1中電晶體單元201之第三臨界電壓層211的摻雜物為III族元素，並且半導體裝置SD2中電晶體單元202之第三臨界電壓層212的摻雜物為V族元素；半導體裝置SD1中的第四臨界電壓層241A、241B為V族元素，並且半導體裝置SD2中的第四臨界電壓層242A、242B為III族元素；半導體裝置SD1中的第五臨界電壓層301A、301B為V族元素，並且半導體裝置SD2中的第五臨界電壓層302A、302B為III族元素。
在一些實施例中，III族元素可以是硼（B）、鋁（Al）、鎵（Ga）或銦（In），也可以是硼、鋁、鎵或鉈所組成之混合物。在一些實施例中，V族元素可以是磷（P）、砷（As）或銻（Te），也可以是磷、砷及/或銻所組成之混和物。
在一些實施例中，電晶體單元200可以是各種類型的半導體元件，例如但不限於雙極性電晶體（BJT）、金氧半場效電晶體（MOSFET）、鰭式場效電晶體（FinFET）或環繞式閘極電晶體（GAA-FET）。
在一些實施例中，氧化層220可以是由具有絕緣特性之材料所製成的介質層，其中具有絕緣特性之材料例如但不限於二氧化矽（SiO 2）、二氧化鉿（HfO 2）或二氧化鋯（ZrO 2）。
綜上所述，根據任一實施例，半導體裝置SD係可透過面積較小的填充單元100以耦接複數個電晶體單元200，使得研發工程師可以較低成本及較高的面積使用率設計出具有特定功能的裝置。此外，研發工程師亦可將複數個半導體裝置SD耦接在一起以實現規模更大的邏輯電路10（例如超大型積體電路），進而設計出具有複雜功能的電路。
雖然本案已以實施例揭露如上，然其並非用以限定本案之創作，任何所屬技術領域中具有通常知識者，在不脫離本揭露內容之精神和範圍內，當可作些許之修改與變化，惟該些許之修改與變化仍然在本案之申請專利範圍內。
10:邏輯電路 100~104:填充單元 110A,111A,112A,110B,111B,112B:虛設多晶矽層 120~124:臨界電壓層 120A,122A,120B,122B:摻雜區塊 130A,131A,132A,133A,134A:臨界電壓層 130B,131B,132B,133B,134B:臨界電壓層 140:基板層 150:間隔區域 200~202:電晶體單元 210~212:臨界電壓層 220:氧化層 230:多晶矽層 240A,241A,242A,240B,241B,242B:臨界電壓層 300A,301A,302A,300B,301B,302B:臨界電壓層 40:保護環 D1:第一方向 D2:第二方向 SD,SD1,SD2:半導體裝置
圖1是填充單元之第一實施例的佈局示意圖。 圖2是圖1中填充單元之一些實施例的立體示意圖。 圖3是圖2中填充單元沿著剖面線3-3的立體剖面示意圖。 圖4是填充單元之第二實施例的佈局示意圖。 圖5是圖4中填充單元之一些實施例的立體示意圖。 圖6是圖5中填充單元沿著剖面線6-6的立體剖面示意圖。 圖7是半導體裝置之第一實施例的佈局示意圖。 圖8是半導體裝置之第二實施例的佈局示意圖。 圖9是圖7及圖8中電晶體單元之一些實施例的佈局示意圖。 圖10是圖7中半導體裝置的立體示意圖。 圖11是圖10中半導體裝置沿著剖面線11-11的立體剖面示意圖。 圖12是邏輯電路之第三實施例的佈局示意圖。
100~102:填充單元
111A,112A,111B,112B:虛設多晶矽層
121,122:臨界電壓層
122A,122B:摻雜區塊
131A,132A,131B,132B:臨界電壓層
200:電晶體單元
210:臨界電壓層
220:氧化層
230:多晶矽層
240A,240B:臨界電壓層
300A,300B:臨界電壓層
40:保護環
D1:第一方向
D2:第二方向
SD:半導體裝置

Claims (9)

  1. 一種填充單元，包含： 二虛設多晶矽層，以一第一方向間隔配置； 一第一臨界電壓層，位於該二虛設多晶矽層下，其中該第一臨界電壓層在該第一方向上相對的二側邊沿著一第二方向延伸且分別對齊該二虛設多晶矽層的中心點，並且該第一臨界電壓層在該第二方向上相對的二側邊分別對齊各該虛設多晶矽層在該第二方向上相對的二側邊；以及 二第二臨界電壓層，以該第二方向間隔配置，其中各該第二臨界電壓層相鄰的二側邊沿著該第一方向延伸且分別對齊該第一臨界電壓層在該第二方向上相對的二側邊，並且各該第二臨界電壓層在該第一方向上相對的二側邊分別對齊該第一臨界電壓層在該第一方向上相對的二側邊； 其中，該第一方向垂直於該第二方向。
  2. 如請求項1所述之填充單元，其中該第一臨界電壓層具有單一濃度的摻雜物，並且該第一臨界電壓層與各該第二臨界電壓層各自具有不同極性的摻雜物。
  3. 如請求項2所述之填充單元，其中該第一臨界電壓層之摻雜物及各該第二臨界電壓層之摻雜物為III族元素或V族元素。
  4. 如請求項3所述之填充單元，其中各該第二臨界電壓層之摻雜物的濃度高於該第一臨界電壓層之摻雜物的濃度。
  5. 如請求項1所述之填充單元，其中該第一臨界電壓層沿著該第二方向區分為二摻雜區塊，該二摻雜區塊的區分邊界位在該二虛設多晶矽層之間的一間隔區域上，並且該二摻雜區塊具有不同濃度的摻雜物。
  6. 如請求項5所述之填充單元，其中各該摻雜區塊之摻雜物及各該第二臨界電壓層之摻雜物為III族元素或V族元素。
  7. 如請求項6所述之填充單元，其中各該第二臨界電壓層之摻雜物的濃度高於該二摻雜區塊之摻雜物的濃度。
  8. 一種半導體裝置，包含： 複數填充單元，以一第一方向依序間隔配置，各該填充單元包含： 二虛設多晶矽層，以該第一方向間隔配置； 一第一臨界電壓層，位於該二虛設多晶矽層下，其中該第一臨界電壓層在該第一方向上相對的二側邊沿著一第二方向延伸且分別對齊該二虛設多晶矽層的中心點，該第一臨界電壓層在該第二方向上相對的二側邊分別對齊各該虛設多晶矽層在該第二方向上相對的二側邊；以及 二第二臨界電壓層，以該第二方向間隔配置，其中該二第二臨界電壓層相鄰的二側邊分別對齊該第一臨界電壓層在該第二方向上相對的二側邊，各該第二臨界電壓層在該第一方向上相對的二側邊分別對齊該第一臨界電壓層在該第一方向上相對的二側邊，並且該第一臨界電壓層與各該第二臨界電壓層具有不同極性的摻雜物； 至少一電晶體單元，位於該複數填充單元中的相鄰二者之間，該至少一電晶體單元包含： 一第三臨界電壓層，其中該第三臨界電壓層在該第一方向上相對的二側邊沿著該第二方向延伸且分別對齊該相鄰二者之一中該第一臨界電壓層在該第一方向上的第一側邊及該相鄰二者中之另一中該第一臨界電壓層在該第一方向上的第二側邊，並且該第三臨界電壓層在該第二方向上相對的二側邊分別對齊該相鄰二者在該第二方向上相對的二側邊； 一氧化層，位於該第三臨界電壓層上，其中該氧化層的面積範圍小於該第三臨界電壓層的面積範圍，並且該氧化層的中心點對齊該第三臨界電壓層的中心點； 一多晶矽層，位於該氧化層上，其中該多晶矽層在該第一方向上相對的二側邊之長度等於該第三臨界電壓層在該第一方向上相對的二側邊之長度，並且該多晶矽層在該第二方向上相對的二側邊分別對齊該第三臨界電壓層在該第二方向上相對的二側邊；以及 二第四臨界電壓層，以該第二方向間隔配置，其中該二第四臨界電壓層相鄰的二側邊沿著該第一方向延伸且分別對齊該第三臨界電壓層在該第二方向上相對的二側邊，並且各該第四臨界電壓層在該第一方向上相對的二側邊分別對齊該第三臨界電壓層在該第一方向上相對的二側邊，其中該第三臨界電壓層與各該第四臨界電壓層各自具有不同極性的摻雜物；以及 二第五臨界電壓層，其中該二第五臨界電壓層中之一在該第一方向上的第一側邊對齊該複數填充單元於該第一方向中之第一個的第二側邊，並且該二第五臨界電壓層中之另一在該第一方向上的第二側邊對齊該複數填充單元於該第一方向中之最後一個的第一側邊； 其中，該第一方向垂直於該第二方向； 各該填充單元中相鄰於該至少一電晶體單元之該虛設多晶矽層係位於該至少一電晶體單元之該第三臨界電壓層上。
  9. 一種邏輯電路，包括： 複數個如請求項8所述之半導體裝置，以該第二方向依序相鄰配置； 其中，該複數個半導體裝置中相鄰二者的該第一臨界電壓層之摻雜物、各該第二臨界電壓層之摻雜物、該第三臨界電壓層之摻雜物、各該第四臨界電壓層之摻雜物及各該第五臨界電壓層之摻雜物互為相反極性的摻雜物。
TW113104558A 2024-02-05 2024-02-05 填充單元、半導體裝置及邏輯電路 TWI898421B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW113104558A TWI898421B (zh) 2024-02-05 2024-02-05 填充單元、半導體裝置及邏輯電路
US18/889,987 US20250254991A1 (en) 2024-02-05 2024-09-19 Filler cell, semiconductor device, and logic circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW113104558A TWI898421B (zh) 2024-02-05 2024-02-05 填充單元、半導體裝置及邏輯電路

Publications (2)

Publication Number Publication Date
TW202533707A TW202533707A (zh) 2025-08-16
TWI898421B true TWI898421B (zh) 2025-09-21

Family

ID=96586826

Family Applications (1)

Application Number Title Priority Date Filing Date
TW113104558A TWI898421B (zh) 2024-02-05 2024-02-05 填充單元、半導體裝置及邏輯電路

Country Status (2)

Country Link
US (1) US20250254991A1 (zh)
TW (1) TWI898421B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200943434A (en) * 2008-04-03 2009-10-16 United Microelectronics Corp Method for fabricating semiconductor structure and structure of static random access memory
TW201712864A (zh) * 2016-12-16 2017-04-01 台灣積體電路製造股份有限公司 鰭式場效電晶體的元件格結構

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200943434A (en) * 2008-04-03 2009-10-16 United Microelectronics Corp Method for fabricating semiconductor structure and structure of static random access memory
TW201712864A (zh) * 2016-12-16 2017-04-01 台灣積體電路製造股份有限公司 鰭式場效電晶體的元件格結構

Also Published As

Publication number Publication date
US20250254991A1 (en) 2025-08-07
TW202533707A (zh) 2025-08-16

Similar Documents

Publication Publication Date Title
US11955517B2 (en) Semiconductor devices including protruding insulation portions between active fins
TWI742626B (zh) 積體電路及形成半導體結構的方法
US9893186B2 (en) Methods of fabricating semiconductor devices
KR102158962B1 (ko) 반도체 장치 및 그 제조 방법
US11683925B2 (en) Semiconductor device
US20250089319A1 (en) Integrated circuit structure
KR102211638B1 (ko) 반도체 장치
CN104425493A (zh) 具有3d沟道的半导体器件及其制造方法
KR102595606B1 (ko) 반도체 장치
KR20160028242A (ko) 반도체 장치 및 이의 제조 방법
CN104009086A (zh) 具有压缩性应变沟道区域的半导体器件及其制作方法
KR20150015187A (ko) 반도체 장치 및 그 제조 방법
KR20150133012A (ko) 반도체 장치
TW200818469A (en) Partial finFET cell
KR102214018B1 (ko) 반도체 장치
US20180047734A1 (en) Transistor structure having n-type and p-type elongated regions intersecting under common gate
KR20160061023A (ko) 3차원 채널을 이용하는 반도체 장치
KR102697625B1 (ko) 필드 분리층을 포함하는 집적회로 소자 및 그 제조 방법
US20200381433A1 (en) Semiconductor cell structure and forming method thereof
TWI898421B (zh) 填充單元、半導體裝置及邏輯電路
KR102257419B1 (ko) 반도체 장치 및 그 제조 방법
TWI694600B (zh) 電晶體元件
US10879243B2 (en) Semiconductor device and method for manufacturing the same
JP7747252B2 (ja) 半導体装置およびその製造方法
KR20210074159A (ko) 정전기 방전 보호 소자 및 이를 포함하는 반도체 장치