TWI898281B - 測試記憶體的系統及方法 - Google Patents

Abstract

提供一種測試記憶體的系統。系統包含記憶體裝置及測試機。記憶體裝置包含虛設位元線、第一電壓端、第一開關、電壓供應電路及第二電壓端。第一開關耦接在虛設位元線及第一電壓端之間。電壓供應電路輸出第一電壓至第一電壓端以及透過資料線輸出第一電壓端的電壓位準。第二電壓端操作地耦接虛設位元線，並且接收不同於第一電壓的第二電壓。測試機操作地耦接記憶體裝置，並且執行:產生測試指令以控制電壓供應電路停止輸出第一電壓；導通第一開關；以及根據電壓位準產生測試結果。

Description

測試記憶體的系統及方法

本揭露是關於一種測試記憶體的系統及方法，特別是關於一種測試記憶體的電壓位準的系統及方法。

隨著記憶體的製程技術快速發展，記憶體的尺寸日益縮小，同時記憶體之電路的密度增加。較高密度的電路有益於記憶體的速度及效能，然而更高的錯誤率及製造上的困難應運而生。為確保產品的可靠度及良率，如何有效地測試記憶體至關重要。

本揭露提供一種測試記憶體的系統。系統包含記憶體裝置及測試機。記憶體裝置包含虛設位元線、第一電壓端、第一開關、電壓供應電路及第二電壓端。第一開關耦接在虛設位元線及第一電壓端之間。電壓供應電路輸出第一電壓至第一電壓端以及透過資料線輸出第一電壓端的電壓位準。第二電壓端操作地耦接虛設位元線，並且接收不同於第一電壓的第二電壓。測試機操作地耦接記憶體裝置，並且執行:產生測試指令以控制電壓供應電路停止輸出第一電壓；導通第一開關；以及根據電壓位準產生測試結果。

在一些實施例中，記憶體裝置更包含第二開關。第二開關耦接在虛設位元線及第二電壓端之間，並且響應於測試機的第一指令導通。

在一些實施例中，測試機在輸出第一指令後，比較第二電壓及量測電壓以判斷記憶體裝置是否通過測試。

在一些實施例中，記憶體裝置更包含第三電壓端及第三開關。第三電壓端接收第三電壓，第三電壓不同於第一電壓及第二電壓。第三開關耦接在虛設位元線及第三電壓端之間，並且響應於測試機的第二指令導通。第二開關響應於第二指令關斷。

在一些實施例中，第二電壓為記憶體裝置的操作電壓，第三電壓為接地電壓。

在一些實施例中，電壓供應電路包含位元線預充電電路，第一電壓為位元線預充電電壓，記憶體裝置響應於測試指令浮接位元線預充電電路的電壓供應端。

本揭露提供一種測試記憶體的方法。方法包含:施加第一電壓至記憶體裝置的第一電壓端；產生第一指令至記憶體裝置以導通第一開關，其中第一開關耦接在虛設位元線及第一電壓端之間；控制記憶體裝置的電壓供應電路停止輸出第二電壓至第二電壓端；導通第二開關，第二開關耦接在虛設位元線及第二電壓端之間；以及量測資料線以取得量測電壓，並且根據量測電壓產生測試結果，其中資料線耦接電壓供應電路。

在一些實施例中，方法更包含比較量測電壓及第一電壓以判斷記憶體裝置是否通過測試。

在一些實施例中，產生第一指令包含:產生第一指令至記憶體裝置以關斷第三開關。第三開關耦接在虛設位元線及第三電壓端之間。第三電壓端接收不同於第一電壓的第三電壓。

在一些實施例中，第一電壓等於記憶體裝置的記憶體單元儲存高邏輯值時具有的高邏輯電壓，第三電壓等於記憶體單元儲存低邏輯值時具有的低邏輯電壓。

以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或示例。以下描述元件及佈置的特定示例用以簡化本案的一實施例。當然，該些僅為示例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。此外，本揭示內容可以在各個示例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。

在本說明書中使用的術語通常具有本領域及在使用每一術語的特定上下文中的普通意義。在本說明書中使用示例，包括本文討論的任何術語的示例，僅為說明性的，絕不限制本案的一實施例或任何示例性術語的範圍及意義。同樣，本案的一實施例不限於本說明書中給定的各種實施例。

更進一步，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。如本文所使用，術語「及/或」包括一或多個相關聯的所列項目的任何及所有組合。

如本文所用，「大約」、「約」、「近似」或「基本上」應通常指給定值或範圍的任何近似值，其中其取決於所涉及的各種領域而變化，並且其範疇應與本領域技術人員所理解的最廣泛解釋相一致，以涵蓋所有該些修改及類似的結構。在一些實施例中，它通常應指給定值或範圍的百分之二十以內，優選地為百分之十以內，更優選地為百分之五以內。本文給定的數值為近似的，意味著若未明確說明，則可以推斷出術語「大約」、「約」、「近似」或「基本上」，或者意味著其他近似值。

參考第1圖。根據本揭露的一些實施例，第1圖是測試記憶體的系統100的一個示意圖。說明而言，系統100包含記憶體裝置110及測試機120。在一些實施例中，記憶體裝置110操作地耦接測試機120。

根據一些實施例，測試機120是記憶體測試機台，例如動態隨機存取記憶體(dynamic random-access memory，DRAM)或靜態隨機存取記憶體(static random-access memory，SRAM)的測試機台。在一些實施例中，測試機120是可編程的測試機台。如第1圖所示，在一些實施例中，測試機120包含處理器121。

根據不同的實施例，處理器121是中央處理單元(central processing unit，CPU)，或是其他可程式化之一般用途或特殊用途的微控制單元(micro control unit，MCU)、微處理器(microprocessor)、數位信號處理器(digital signal processor，DSP)、可程式化控制器、特殊應用積體電路(application specific integrated circuit，ASIC)、圖形處理器(graphics processing unit，GPU)、算數邏輯單元(arithmetic logic unit，ALU)、複雜可程式邏輯裝置(complex programmable logic device，CPLD)、現場可程式化邏輯閘陣列(field programmable gate array，FPGA)或其他類似元件或上述元件的組合。

在一些實施例中，記憶體裝置110是例如單列直插式記憶體模組（single in-line memory module， SIMM）、雙列直插式記憶體模組（dual in-line memory module， SIMM）、DRAM晶片或SRAM晶片等記憶體裝置。在一些實施例中，記憶體裝置110是第五代雙倍資料率同步動態隨機存取記憶體(double data rate fifth-generation synchronous dynamic random-access memory，DDR5 SDRAM)晶片。

如第1圖所示，在一些實施例中，記憶體裝置110包含記憶體陣列111及控制電路112。記憶體陣列111包含多個記憶體單元(儲存電路)113。多個記憶體單元113排列為一個二維的記憶體陣列。根據不同實施例，記憶體單元113包含揮發性記憶體單元、非揮發性記憶體單元及上述元件的組合。

實務上，記憶體陣列111更包含多個字元線WL及多個位元線BL。在一些實施例中，此些字元線WL及位元線BL包含導電結構，例如金屬導線。在一些實施例中，如第1圖所示，記憶體陣列111中的每一列耦接相應的一字元線WL，而記憶體陣列111中的每一行耦接相應的一位元線BL。

根據本揭露的一些實施例，控制電路112藉由控制及/或感測此些字元線WL及位元線BL上的訊號對記憶體陣列111執行操作，例如讀取(read)操作或寫入 (write)操作等。在一些實施例中，控制電路112根據指令(command)，例如測試機120產生的指令，對記憶體陣列111執行操作。舉例而言，測試機120產生對應一記憶體位址的讀取指令至記憶體裝置110，而控制電路112根據此記憶體位址自相應的記憶體單元113取出讀取資料。在一些實施例中，控制電路112包含列位址解碼器、行位址解碼器及感測放大器(sense amplifier)。

第1圖的組態係為了說明性目的而給出。第1圖的各種實施在本案的預料範疇內。舉例而言，在一些實施例中，記憶體陣列111是三維的記憶體陣列。

參考第2圖。根據本揭露的一些實施例，第2圖是對應第1圖的記憶體陣列111在一佈局視角的一個示意圖。相對於第1圖的實施例，為了易於理解，在第2圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第2圖中展示的構件的合作關係。

說明而言，在一佈局視角中，記憶體列111沿著方向x分為多個區段S0~SN。根據本揭示的一些實施例，記憶體列111的每一個位元線BL是設置在相鄰的兩個區段(例如，區段S0及區段S1)之間。換言之，在每兩個相鄰的區段之間配置一個位元線BL。在一些實施例中，每一位元線BL沿著垂直於方向x的方向y延伸，並且包含多個沿著方向x的分支。在一些實施例中，每一位元線BL的多個分支延伸至各自相鄰的兩個區段之中。

如第2圖所示，記憶體陣列111更包含不同於位元線BL的多個虛設位元線(dummy bit line)DBL。根據一些實施例，位元線BL用以傳輸資料以對記憶體陣列111執行操作，而虛設位元線DBL則不用於傳輸資料。具體而言，控制電路112用以藉由位元線BL傳輸資料訊號至記憶體單元113以改變記憶體單元113儲存的資料(邏輯狀態)而不使用虛設位元線DBL上的訊號。換句話說，記憶體單元113不會根據虛設位元線DBL上的訊號改變記憶體單元113儲存的資料。

在一些實施例中，虛設位元線DBL用以維持位元線BL的圖型一致性(pattern uniformity)。例如，在記憶體陣列111的外圍部分形成虛設位元線DBL(包圍位元線BL)，使得最外側的位元線BL與其他位元線BL具有相似的外部條件。

在一些實施例中，記憶體陣列111的多個虛設位元線DBL包含配置在記憶體陣列111兩端(例如方向x上的兩端)的兩個虛設位元線 DBL，例如，第2圖中區段S0左側的虛設位元線 DBL及區段SN右側的虛設位元線 DBL。根據本揭示一些實施例，上述位於記憶體陣列111兩端的虛設位元線 DBL沿方向y延伸，並且具有多個分支延伸至相鄰的區段(例如區段S0及區段SN)內。在一些實施例中，上述位於記憶體陣列111兩端的虛設位元線 DBL在方向y上最外側的分支是位於相鄰的區段(例如區段S0及區段SN)的邊緣上。此外，在方向y上，相鄰的位元線BL的分支是在上述方向y上最外側的分支之間。舉例而言，如第2圖所示，區段S0及區段S1之間的位元線BL在區段S0中的分支，是在區段S0左側的虛設位元線 DBL在方向y上最外側的兩個分支之內。

在一些實施例中，部分虛設位元線DBL是配置在記憶體陣列111的區段間。根據一些實施例，在記憶體陣列111中，每隔兩個區段會配置一個虛設位元線DBL。例如在第2圖所示的實施例中，沿著方向x，在區段S0及區段S1之後配置一個虛設位元線DBL，在區段S3及區段S4之後配置一個虛設位元線DBL，並以此類推。

如第2圖所示，區段間的虛設位元線DBL(例如區段S1及區段S2間的虛設位元線DBL)具有多個分支。在一些實施例中，區段間的虛設位元線DBL具有四個分支，位於記憶體陣列111的邊緣上並延伸至相鄰的區段中。根據一些實施例，虛設位元線DBL的分支是在位元線BL的分支的外側。舉例而言，在一區段(例如區段S0)中，虛設位元線DBL的分支在方向y上包圍所有位元線BL的分支。

第2圖的組態係為了說明性目的而給出。第2圖的各種實施在本案的預料範疇內。舉例而言，在一些實施例中，區段間的位元線BL及虛設位元線DBL(例如區段S1及區段S2間的位元線BL及虛設位元線DBL)沿方向y延伸的部分在佈局視角上重疊。

一併參考第3圖及第4圖，根據本揭露的一些實施例，第3圖是記憶體裝置110接收一指令之後，記憶體裝置110的一部份110a之範例的電路圖。而第4圖是記憶體裝置110接收不同於第3圖的指令之後，記憶體裝置110的一部份110a之範例的電路圖。相對於第1圖及第2圖的實施例，為了易於理解，在第3圖及的4圖中的相似構件用相同參考編號來標示。

說明而言，記憶體裝置110的部分110a包含電壓端301、電壓端302、電壓端304、開關sw1、開關sw2、開關sw3、資料線/墊DQ、電壓供應電路310及電壓供應電路320。在一些實施例中，記憶體裝置110包含多個部分110a。具體而言，根據一些實施例，每個虛設位元線DBL各自對應一個部分110a。

如第3圖所示，開關sw1耦接在虛設位元線DBL及電壓端301之間。開關sw2耦接在虛設位元線DBL及電壓端302之間。開關sw3耦接在虛設位元線DBL及電壓端303之間。電壓端301耦接電壓供應電路310。資料線/墊DQ耦接電壓供應電路310。在一些實施例中，資料線/墊DQ用以輸出節點N1的電壓。在一些實施例中，資料線/墊DQ用來傳輸輸入或輸出記憶體裝置110的資料。

在一些實施例中，電壓供應電路320耦接電壓端301及電壓供應電路310。電壓供應電路320用以提供電壓至電壓端301及電壓供應電路310。在一些實施例中，電壓供應電路320提供電壓VARY。

電壓供應電路310用以產生電壓VBLP至電壓端301。在一些實施例中，電壓供應電路310包含位元線預充電(bit line precharge)電路，而電壓VBLP是記憶體裝置110的位元線預充電(bit line precharge)電壓。在一些實施例中，電壓供應電路310更包含電壓調節器(regulator)。

根據本揭露的一些實施例，電壓端302用以接收電壓VARY，而電壓端303用以接收電壓VSS。在一些實施例中，電壓VARY是記憶體陣列111的操作電壓，電壓VSS是記憶體陣列111的參考電壓或接地電壓。在一些實施例中，電壓VARY具有對應記憶體單元的高邏輯狀態的高電壓位準(例如1.1伏特)，而電壓VSS具有對應記憶體單元的低邏輯狀態的低電壓位準(例如0伏特)。在一些實施例中，電壓VARY等於記憶體單元113儲存一高邏輯值時具有的一高邏輯電壓，電壓VSS等於該記憶體單元113儲存一低邏輯值時具有的一低邏輯電壓。

根據一些實施例，電壓VARY大於電壓VBLP，電壓VBLP大於電壓VSS。在一些實施例中，電壓VBLP的電壓位準為電壓VARY的一半。

操作上，記憶體裝置110藉由改變虛設位元線DBL上的電壓位準以避免或減少對位元線BL的干擾。舉例而言，記憶體裝置110將電壓VARY或電壓VSS施加至虛設位元線DBL以避免電容耦合效應對相鄰的位元線BL的干擾。在一些實施例中，電壓VARY、VSS由控制電路112提供至虛設位元線DBL。在一些實施例中，控制電路112控制開關sw2及開關sw3以將電壓VARY或電壓VSS施加至虛設位元線DBL上。

在一些實施例中，記憶體裝置110根據所接收的指令(例如接收自測試機120的指令)或當前對記憶體陣列執行的操作控制開關sw2及開關sw3。根據一些實施例，在操作中，記憶體裝置110僅導通開關sw2及開關sw3中的一者。說明而言，在第3圖所示的實施例中，記憶體裝置110響應於一指令導通開關sw2並關斷開關sw3。相反地，在第4圖所示的實施例中，記憶體裝置110響應於另一指令關斷開關sw2並導通開關sw3。

在一些應用中，測試機120用以量測虛設位元線DBL上的電壓位準。在一些實施例中，測試機120根據資料線/墊DQ上的電壓位準，判斷虛設位元線DBL上的電壓位準。在一些實施例中，為了量測虛設位元線DBL上的電壓位準，測試機120傳輸測試指令至記憶體裝置110，記憶體裝置110響應於測試指令浮接(floating)電壓供應電路310的輸入端IN或輸出端/電壓供應端。換句話說，電壓供應電路310響應於測試指令停止輸出電壓VBLP至電壓端301，節點N1具有浮接電位。

接著，記憶體裝置110響應於測試指令導通開關sw1。在一些實施例中，當電壓供應電路310停止輸出電壓至電壓端301(節點N1)且開關sw1導通時，節點N1的電壓位準等於虛設位元線DBL上的電壓位準。而記憶體裝置110藉由資料線/墊DQ輸出節點N1的電壓(此時資料線/墊DQ的電壓位準等於節點N1的電壓位準)。在一些實施例中，測試機120量測資料線/墊DQ的電壓位準以判斷節點N1的電壓位準，並進一步判斷虛設位元線DBL上的電壓位準。

第3圖及第4圖的組態係為了說明性目的而給出。第3圖及第4圖的各種實施在本案的預料範疇內。舉例而言，在一些實施例中，多個虛設位元線DBL共用一個電壓供應電路310及/或一個電壓供應電路320。

根據一些實施例，測試機120更用以對記憶體裝置110執行測試。在此測試中，測試機120首先產生一指令以控制記憶體裝置110施加電壓VARY或電壓VSS至虛設位元線DBL。接著，測試機120量測虛設位元線DBL上的電壓位準，並根據此電壓位準產生測試結果。測試結果指示記憶體裝置110是否正確地根據指令施加電壓VARY或電壓VSS至虛設位元線DBL。測試方式的細節將於下方段落中參考第5圖作說明。

現參考第5圖，根據本揭露的一些實施例，第5圖是測試記憶體的方法500的一個流程圖。方法500包含操作(或步驟)501~505。方法500中的至少一些操作可以用來測試記憶體裝置110。

一併參考第1圖至第4圖，在操作501中，記憶體裝置110施加電壓VARY至電壓端302及/或施加電壓VSS至電壓端303。

在操作502中，測試機120產生指令(例如寫入指令或讀取指令)至記憶體裝置110以控制記憶體裝置110導通開關sw2或開關sw3。

在一些實施例中，測試機120在操作502中產生所述指令至記憶體裝置110以控制記憶體裝置110導通開關sw2並關斷開關sw3。在不同實施例中，測試機120在操作502中產生所述指令至記憶體裝置110是為著控制記憶體裝置110導通開關sw3並關斷開關sw2。

在操作503中，測試機120控制電壓供應電路310停止輸出電壓VBLP至電壓端301。在一些實施例中，記憶體裝置110響應於操作502中所述的測試指令浮接電壓供應電路310的輸入端/電壓供應端。

在操作504中，測試機120產生測試指令至記憶體裝置110，而記憶體裝置110響應於測試指令導通開關sw1。

在操作505中，測試機120量測資料線/墊DQ上的電壓作為量測電壓，並根據此量測電壓產生記憶體裝置110的測試結果。

在一些實施例中，當測試機120在操作504中產生的指令是為著控制記憶體裝置110導通開關sw2時，處理器121比較量測電壓及電壓VARY以產生記憶體裝置110的測試結果。其中，當量測電壓等於電壓VARY時，處理器121判斷記憶體裝置110通過測試，換句話說記憶體裝置110正確地根據指令施加電壓VARY至虛設位元線DBL。反之，當量測電壓不等於電壓VARY時，處理器121判斷記憶體裝置110不通過測試。

相同地，當測試機120在操作504中產生的指令是為著控制記憶體裝置110導通開關sw3時，處理器121比較量測電壓及電壓VSS以產生記憶體裝置110的測試結果。其中，當量測電壓等於電壓VSS時，處理器121判斷記憶體裝置110通過測試，換句話說記憶體裝置110正確地根據指令施加電壓VSS至虛設位元線DBL。反之，當量測電壓不等於電壓VSS時，處理器121判斷記憶體裝置110不通過測試。

方法500僅是一個示例，並不意圖限制本揭露。因此應當理解在第5圖的方法500之前、之間和之後可提供更多操作。方法500中的一些操作可以被取代或是移除。並且可以預期方法500的操作可以替代地以第5圖所示之外的順序執行。例如，根據一些實施例，操作501是在操作504之後。

在一些實施例中，測試機120藉由量測一電壓供應電路320的耗電流判斷目前虛設位元線DBL上的電壓。舉例而言，在開關sw2導通、開關sw1及開關sw3關斷，電壓VARY被施加至虛設位元線DBL的情況下，電壓供應電路320的耗電流最高；在開關sw1導通、開關sw2及開關sw3關斷，電壓VBLP被施加至虛設位元線DBL的情況下，電壓供應電路320的耗電流為中；在開關sw3導通、開關sw1及開關sw2關斷，電壓VSS被施加至虛設位元線DBL的情況下，電壓供應電路320的耗電流最低。在一些實施例中，處理器121比較當記憶體裝置110接收目前的指令後電壓供應電路320的耗電流，以及先前記憶體裝置110接收其他指令後電壓供應電路320的耗電流來判斷虛設位元線DBL上的電壓位準。

在一些實施例中，測試機120 對記憶體裝置110執行一不完整資料測試以判斷虛設位元線DBL上的電壓位準。具體而言，測試機120 寫入不完整的低邏輯值至相鄰虛設位元線DBL的位元線BL，接著測試機120讀取位元線BL上的資料，當測試機120讀取的資料為高邏輯值時，測試機120判斷虛設位元線DBL上的電壓為電壓VARY。

例如，電壓VARY(完整的高邏輯值)的電壓位準為1.1伏特，電壓VSS(完整的低邏輯值)的電壓位準為0伏特。測試機120 寫入不完整的低邏輯值(電壓位準為0.45伏特)至相鄰虛設位元線DBL的位元線BL，接著測試機120讀取位元線BL上的資料。當讀取的資料為高邏輯值時，可以判斷此資料是因為虛設位元線DBL上的高電壓產生的電容耦合效應而翻轉為高邏輯值，測試機120判斷虛設位元線DBL上的電壓為電壓VARY。

同樣地，測試機120藉由 寫入不完整的高邏輯值至相鄰虛設位元線DBL的位元線BL，並讀取位元線BL上的資料以判斷虛設位元線DBL的電壓位準，當測試機120讀取的資料為低邏輯值時，測試機120判斷虛設位元線DBL上的電壓為電壓VSS。

例如，電壓VARY(完整的高邏輯值)的電壓位準為1.1伏特，電壓VSS(完整的低邏輯值)的電壓位準為0伏特。測試機120 寫入不完整的高邏輯值(電壓位準為0.55伏特)至相鄰虛設位元線DBL的位元線BL，接著測試機120讀取位元線BL上的資料。當讀取的資料為低邏輯值時，可以判斷此資料是因為虛設位元線DBL上的低電壓產生的電容耦合效應而翻轉為低邏輯值，測試機120判斷虛設位元線DBL上的電壓為電壓VSS。

在一些實施例中，藉由測試機120執行方法500，並搭配電壓供應電路320的耗電流量測及所述不完整資料測試以完整地檢驗虛設位元線DBL的電壓位準。

綜上所述，本揭露提供了一種測試記憶體的系統及方法。本揭露的系統及方法提供量測虛設位元線之電壓位準的測試模式。針對虛設位元線之電壓位準的量測有助於避免因虛設位元線的電壓與預期不同而造成偵測卡損壞。在本揭露的方法中，藉由橋接預充電電壓端至虛設位元線，可以直接由記憶體裝置的資料線/墊DQ量測虛設位元線之電壓位準。

前文概述了數個實施例的特徵，使得本領域通常知識者可更好地理解本案的一實施例的態樣。本領域通常知識者應瞭解，可易於使用本案的一實施例作為設計或修改其他製程及結構的基礎以便實施本案所介紹的實施例的相同目的及/或實現相同優勢。本領域通常知識者亦應認識到，此類等效結構並未脫離本案的一實施例的精神及範疇，並且可在不脫離本案的一實施例的精神及範疇的情況下在本案的一實施例中執行各種變化、取代及修改。

100:系統 110:記憶體裝置 110a:部分 111:記憶體陣列 112:控制電路 113:記憶體單元 120:測試機 121:處理器 301:電壓端 302:電壓端 303:電壓端 310:電壓供應電路 320:電壓供應電路 500:方法 501:操作 502:操作 503:操作 504:操作 505:操作 BL:位元線 DBL:虛設位元線 IN:輸入端 N1:節點 DQ:資料線/墊 S0:區段 S1:區段 S2:區段 S3:區段 S4:區段 SN:區段 sw1:開關 sw2:開關 sw3:開關 VBLP:電壓 VARY:電壓 VSS:電壓 WL:字元線 x:方向 y:方向

當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本案的一實施例的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸。 第1圖根據一些實施例繪示測試記憶體的系統的一個示意圖； 第2圖根據一些實施例繪示對應第1圖的記憶體陣列在一佈局視角的一個示意圖； 第3圖根據一些實施例繪示接收一指令之後，記憶體裝置的一部份的範例的電路圖； 第4圖根據一些實施例繪示收不同於第3圖的指令之後，記憶體裝置的一部份的範例的電路圖；以及 第5圖根據一些實施例繪示測試記憶體的方法的一個流程圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

110a:部分

301:電壓端

302:電壓端

303:電壓端

310:電壓供應電路

320:電壓供應電路

DBL:虛設位元線

IN:輸入端

N1:節點

DQ:資料線/墊

sw1:開關

sw2:開關

sw3:開關

VBLP:電壓

VARY:電壓

VSS:電壓

Claims (9)

1. 一種測試記憶體的系統，包含: 一記憶體裝置，包含: 一虛設位元線； 一第一開關，耦接該虛設位元線； 一第一電壓端，其中該第一開關耦接在該虛設位元線及該第一電壓端之間； 一電壓供應電路，用以輸出一第一電壓至該第一電壓端；以及 一第二電壓端，操作地耦接該虛設位元線，並且用以接收不同於該第一電壓的一第二電壓；以及 一測試機，操作地耦接該記憶體裝置，並且用以執行: 產生一測試指令以控制該電壓供應電路停止輸出任何電壓至該第一電壓端；以及 在該電壓供應電路停止輸出任何電壓至該第一電壓端時，導通該第一開關並根據該電壓供應電路透過一資料線輸出該第一電壓端的一電壓位準來產生一測試結果。
2. 如請求項1所述的系統，其中該記憶體裝置更包含: 一第二開關，耦接在該虛設位元線及該第二電壓端之間，並且用以響應於該測試機的一第一指令導通。
3. 如請求項2所述的系統，其中該測試機更用以在輸出該第一指令後，比較該第二電壓及該電壓位準以判斷該記憶體裝置是否通過一測試。
4. 如請求項2所述的系統，其中該記憶體裝置更包含: 一第三電壓端，用以接收一第三電壓，該第三電壓不同於該第一電壓及該第二電壓；以及 一第三開關，耦接在該虛設位元線及該第三電壓端之間，並且用以響應於該測試機的一第二指令導通， 其中該第二開關響應於該第二指令關斷。
5. 如請求項4所述的系統，其中該第二電壓為該記憶體裝置的一操作電壓，該第三電壓為一接地電壓。
6. 如請求項1所述的系統，其中該電壓供應電路包含一位元線預充電電路，該第一電壓為一位元線預充電電壓， 其中該記憶體裝置響應於該測試指令浮接該位元線預充電電路的一電壓供應端。
7. 一種測試記憶體的方法，包含: 施加一第一電壓至一記憶體裝置的一第一電壓端； 產生一第一指令至該記憶體裝置以導通一第一開關，其中該第一開關耦接在一虛設位元線及該第一電壓端之間； 控制該記憶體裝置的一電壓供應電路停止輸出任何電壓至一第二電壓端； 在該電壓供應電路停止輸出任何電壓至該第二電壓端時，導通一第二開關並量測一資料線以取得一量測電壓， 其中該第二開關耦接在該虛設位元線及該第二電壓端之間，該資料線耦接該電壓供應電路；以及 根據該量測電壓與該第一電壓相等，判斷該記憶體裝置通過一測試。
8. 如請求項7所述的方法，其中產生該第一指令包含: 產生該第一指令至該記憶體裝置以關斷一第三開關，其中該第三開關耦接在該虛設位元線及一第三電壓端之間， 其中該第三電壓端接收不同於該第一電壓的一第三電壓。
9. 如請求項8所述的方法，其中該第一電壓等於該記憶體裝置的一記憶體單元儲存一高邏輯值時具有的一高邏輯電壓，該第三電壓等於該記憶體單元儲存一低邏輯值時具有的一低邏輯電壓。