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TWI897435B - 動態隨機存取記憶體結構 - Google Patents

動態隨機存取記憶體結構

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Publication number
TWI897435B
TWI897435B TW113119025A TW113119025A TWI897435B TW I897435 B TWI897435 B TW I897435B TW 113119025 A TW113119025 A TW 113119025A TW 113119025 A TW113119025 A TW 113119025A TW I897435 B TWI897435 B TW I897435B
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TW
Taiwan
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dram
substrate
electrode
word line
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TW113119025A
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張守仁
呂俊麟
何建廷
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力晶積成電子製造股份有限公司
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Publication date
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Priority to CN202410722916.1A priority patent/CN121013327A/zh
Priority to US18/749,554 priority patent/US20250365930A1/en
Priority to KR1020240093192A priority patent/KR20250168022A/ko
Priority to JP2024113752A priority patent/JP7755007B1/ja
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  • Manufacturing & Machinery (AREA)
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  • Semiconductor Memories (AREA)

Abstract

一種動態隨機存取記憶體結構，包括基底、字元線結構、第一摻雜區、第二摻雜區、電容器結構、通孔、第一介電層與位元線。基底包括彼此相對的第一面與第二面。字元線結構鄰近於第一面設置。第一摻雜區與第二摻雜區位於基底中且彼此分離。電容器結構位於第一面上。電容器結構電性連接於第一摻雜區。通孔位於基底中。通孔電性連接於第二摻雜區。第一介電層位於通孔與基底之間。位元線位於第二面上。位元線電性連接於通孔。

Description

動態隨機存取記憶體結構
本發明是有關於一種記憶體結構，且特別是有關於一種動態隨機存取記憶體(dynamic random access memory，DRAM)結構。
目前發展出一種動態隨機存取記憶體。動態隨機存取記憶體包括電晶體與電容器。在動態隨機存取記憶體中，使用電容器作為儲存節點(storage node)。然而，如何進一步地提升動態隨機存取記憶體的設計彈性與電性表現為持續努力的目標。
本發明提供一種動態隨機存取記憶體結構，其可具有較高的設計彈性以及較佳的電性表現。
本發明提出一種動態隨機存取記憶體結構，包括基底、字元線結構、第一摻雜區、第二摻雜區、電容器結構、通孔、第一介電層與位元線。基底包括彼此相對的第一面與第二面。字元線結構鄰近於第一面設置。第一摻雜區與第二摻雜區位於基底中且彼此分離。電容器結構位於第一面上。電容器結構電性連接於第一摻雜區。通孔位於基底中。通孔電性連接於第二摻雜區。第一介電層位於通孔與基底之間。位元線位於第二面上。位元線電性連接於通孔。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，字元線結構可位於基底的第一面上。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，字元線結構可位於基底中。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，更可包括硬罩幕層。硬罩幕層位於基底中且位於字元線結構上。硬罩幕層可比字元線結構更靠近第一面。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，字元線結構可包括字元線與第二介電層。第二介電層位於字元線與基底之間。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，第一摻雜區與第二摻雜區可位於字元線結構的兩側的基底中。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，第一摻雜區與第二摻雜區可位於字元線結構的同一側的基底中。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，第一摻雜區可比第二摻雜區更靠近第一面。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，更可包括內連線結構。內連線結構位於電容器結構與第一摻雜區之間。內連線結構可電性連接於電容器結構與第一摻雜區。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，電容器結構可直接接觸第一摻雜區。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，電容器結構可包括第一電極、第二電極與第二介電層。第一電極電性連接於第一摻雜區。第二電極位於第一電極上。第二介電層位於第一電極與第二電極之間。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，更可包括內連線結構。內連線結構位於第一電極與第一摻雜區之間。內連線結構可電性連接於第一電極與第一摻雜區。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，第一電極可直接接觸所述第一摻雜區。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，第一電極的剖面形狀可為U形。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，第一電極的剖面形狀可為柱狀。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，通孔可貫穿第二摻雜區。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，通孔可不貫穿第二摻雜區。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，通孔可為基底穿孔(through-substrate via，TSV)。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，更可包括第二介電層。第二介電層位於位元線與第二面之間。
依照本發明的一實施例所述，在上述動態隨機存取記憶體結構中，通孔可貫穿第二介電層。
基於上述，在本發明所提出的動態隨機存取記憶體結構中，由於位元線位於第二面上，因此可使得第一面上的構件在設計上更有彈性，藉此動態隨機存取記憶體結構可具有較高的設計彈性。此外，由於位元線位於第二面上，因此可大幅地降低位元線引起的寄生電容。另外，由於位元線位於第二面上，因此可彈性地選擇位元線的材料以及位元線之間的介電層的材料(如，低介電常數材料或氣隙)，藉此可降低位元線的阻值且可降低位元線之間的寄生電容。如此一來，可提升動態隨機存取記憶體結構的電性表現。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1為根據本發明的一些實施例的動態隨機存取記憶體結構的剖面圖。
請參照圖1，動態隨機存取記憶體結構10包括基底100、字元線結構102、摻雜區104、摻雜區106、電容器結構108、通孔110、介電層112與位元線114。基底100包括彼此相對的第一面S1與第二面S2。在一些實施例中，第一面S1可為基底100的正面，且第二面S2可為基底100的背面。在一些實施例中，基底100可為半導體基底，如矽基底。
字元線結構102鄰近於第一面S1設置。在本實施例中，字元線結構102可位於基底100的第一面S1上，但本發明並不以此為限。字元線結構102可包括字元線116與介電層118。在一些實施例中，字元線116的材料例如是摻雜多晶矽、金屬或其組合。介電層118位於字元線116與基底100之間。在一些實施例中，介電層118的材料例如是氧化矽。
摻雜區104與摻雜區106位於基底100中且彼此分離。摻雜區104與摻雜區106可分別作為源極區與汲極區中的一者與另一者。在本實施例中，摻雜區104與摻雜區106可位於字元線結構102的兩側的基底100中，但本發明並不以此為限。
電容器結構108位於第一面S1上。電容器結構108電性連接於摻雜區104。在一些實施例中，動態隨機存取記憶體結構10更可包括內連線結構120。內連線結構120位於電容器結構108與摻雜區104之間。內連線結構120可電性連接於電容器結構108與摻雜區104。在一些實施例中，內連線結構120可包括接觸窗(contact)122、接觸窗124與接墊(pad)126，但本發明並不以此為限。所屬技術領域中具有通常知識者可依據需求來調整內連線結構120中的構件。接觸窗122位於摻雜區104上。接觸窗124位於位於接觸窗122上。接墊126位於電容器結構108與接觸窗124之間。在一些實施例中，內連線結構120的材料例如是鎢、鋁、銅、鈦、氮化鈦、鉭、氮化鉭或其組合。
電容器結構108可包括電極128、電極130與介電層132。電極128電性連接於摻雜區104。內連線結構120位於電極128與摻雜區104之間。內連線結構120可電性連接於電極128與摻雜區104。在本實施例中，電極128的剖面形狀可為U形，但本發明並不以此為限。在一些實施例中，電極128的材料例如是氮化鈦、矽或其組合。電極130位於電極128上。在一些實施例中，電極130的材料例如是氮化鈦、矽、鍺、鎢或其組合。介電層132位於電極128與電極130之間。在一些實施例中，介電層132的材料例如是高介電常數(high-k)材料。
通孔110位於基底100中。通孔110電性連接於摻雜區106。在本實施例中，通孔110可貫穿摻雜區106，但本發明並不以此為限。只要通孔110電性連接於摻雜區106，即屬於本發明所涵蓋的範圍。在一些實施例中，通孔110可為基底穿孔(TSV)。在一些實施例中，通孔110的材料例如是銅、鎢、鈦、氮化鈦、鉭、氮化鉭、鈷、矽、其複合物或其組合。
介電層112位於通孔110與基底100之間。在一些實施例中，介電層112的材料例如是氧化矽。
位元線114位於第二面S2上。位元線114電性連接於通孔110，藉此位元線114可電性連接於摻雜區106。在一些實施例中，位元線114的材料例如是鎢、鋁、銅、鈦、氮化鈦、鉭、氮化鉭、鈷、矽、其複合物或其組合。
在一些實施例中，動態隨機存取記憶體結構10更可包括介電層134。介電層134位於基底100、字元線結構102、電容器結構108與內連線結構120上。在一些實施例中，介電層134可為多層結構。在一些實施例中，介電層134的材料例如是氧化矽。
在一些實施例中，動態隨機存取記憶體結構10更可包括介電層136。介電層136位於位元線114與第二面S2之間。通孔110可貫穿介電層136而直接連接於位元線114。在另一些實施例中，通孔110可透過其他通孔(未示出)而電性連接於位元線114。在一些實施例中，位元線114的材料例如是氧化矽。
基於上述實施例可知，在動態隨機存取記憶體結構10中，由於位元線114位於第二面S2上，因此可使得第一面S1上的構件在設計上更有彈性，藉此動態隨機存取記憶體結構10可具有較高的設計彈性。此外，由於位元線114位於第二面S2上，因此可大幅地降低位元線114引起的寄生電容。另外，由於位元線114位於第二面S2上，因此可彈性地選擇位元線114的材料以及位元線114之間的介電層(未示出)的材料(如，低介電常數材料或氣隙)，藉此可降低位元線114的阻值且可降低位元線114之間的寄生電容。如此一來，可提升動態隨機存取記憶體結構10的電性表現。
圖2為根據本發明的另一些實施例的動態隨機存取記憶體結構的剖面圖。
請參照圖1與圖2，圖2的動態隨機存取記憶體結構20與圖1的動態隨機存取記憶體結構10的差異如下。在動態隨機存取記憶體結構20中，字元線結構102可位於基底100中。在動態隨機存取記憶體結構20中，通孔110可不貫穿摻雜區106，但本發明並不以此為限。只要通孔110電性連接於摻雜區106，即屬於本發明所涵蓋的範圍。
此外，動態隨機存取記憶體結構20更可包括硬罩幕層138。硬罩幕層138位於基底100中且位於字元線結構102上。硬罩幕層138可比字元線結構102更靠近第一面S1。在一些實施例中，硬罩幕層138的材料例如是氮化矽。在動態隨機存取記憶體結構20中，內連線結構120可不包括接觸窗122與接觸窗124，但本發明並不以此為限。所屬技術領域中具有通常知識者可依據需求來調整內連線結構120中的構件。另外，動態隨機存取記憶體結構20更可包括介電層140。介電層140位於介電層134與基底100之間。接墊126可位於介電層140中。在一些實施例中，介電層140的材料例如是氧化矽、氮化矽、氮碳化矽或其組合。此外，在圖1與圖2中，相同或相似的構件以相同的符號表示，且省略其說明。
圖3為根據本發明的另一些實施例的動態隨機存取記憶體結構的剖面圖。
請參照圖2與圖3，圖3的動態隨機存取記憶體結構30與圖2的動態隨機存取記憶體結構20的差異如下。在動態隨機存取記憶體結構30中，電極128的剖面形狀可為柱狀。此外，在圖2與圖3中，相同或相似的構件以相同的符號表示，且省略其說明。
圖4為根據本發明的另一些實施例的動態隨機存取記憶體結構的剖面圖。
請參照圖3與圖4，圖4的動態隨機存取記憶體結構40與圖3的動態隨機存取記憶體結構30的差異如下。動態隨機存取記憶體結構40可不包括圖3中的內連線結構120。亦即，電容器結構108可直接接觸摻雜區104。舉例來說，電極128可直接接觸所述摻雜區104。此外，在圖3與圖4中，相同或相似的構件以相同的符號表示，且省略其說明。
圖5為根據本發明的另一些實施例的動態隨機存取記憶體結構的剖面圖。
請參照圖3與圖5，圖5的動態隨機存取記憶體結構50與圖3的動態隨機存取記憶體結構30的差異如下。在動態隨機存取記憶體結構50中，摻雜區104與摻雜區106可位於字元線結構102的同一側的基底100中。摻雜區104可比摻雜區106更靠近第一面S1。因此，可有效地縮小動態隨機存取記憶體結構50的面積。在一些實施例中，若將組件間的最小間距的二分之一設為F，則動態隨機存取記憶體結構50可應用於記憶胞的位元尺寸(bit size)為4F 2的布局。此外，在圖3與圖5中，相同或相似的構件以相同的符號表示，且省略其說明。
圖6為根據本發明的另一些實施例的動態隨機存取記憶體結構的剖面圖。
請參照圖5與圖6，圖6的動態隨機存取記憶體結構60與圖5的動態隨機存取記憶體結構50的差異如下。動態隨機存取記憶體結構60可不包括圖5中的內連線結構120。亦即，電容器結構108可直接接觸摻雜區104。舉例來說，電極128可直接接觸所述摻雜區104。此外，在圖5與圖6中，相同或相似的構件以相同的符號表示，且省略其說明。
綜上所述，在上述實施例的動態隨機存取記憶體結構中，基底包括彼此相對的第一面與第二面。電容器結構位於第一面上，且位元線位於第二面上。由於位元線位於第二面上，因此可使得第一面上的構件在設計上更有彈性，藉此動態隨機存取記憶體結構可具有較高的設計彈性。此外，由於位元線位於第二面上，因此可大幅地降低位元線引起的寄生電容。另外，由於位元線位於第二面上，因此可彈性地選擇位元線的材料以及位元線之間的介電層的材料(如，低介電常數材料或氣隙)，藉此可降低位元線的阻值且可降低位元線之間的寄生電容。如此一來，可提升動態隨機存取記憶體結構的電性表現。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,20,30,40,50,60:動態隨機存取記憶體結構 100:基底 102:字元線結構 104,106:摻雜區 108:電容器結構 110:通孔 112,118,132,134,136,140:介電層 114:位元線 116:字元線 120:內連線結構 122,124:接觸窗 126:接墊 128,130:電極 138:硬罩幕層 S1:第一面 S2:第二面
圖1為根據本發明的一些實施例的動態隨機存取記憶體結構的剖面圖。 圖2為根據本發明的另一些實施例的動態隨機存取記憶體結構的剖面圖。 圖3為根據本發明的另一些實施例的動態隨機存取記憶體結構的剖面圖。 圖4為根據本發明的另一些實施例的動態隨機存取記憶體結構的剖面圖。 圖5為根據本發明的另一些實施例的動態隨機存取記憶體結構的剖面圖。 圖6為根據本發明的另一些實施例的動態隨機存取記憶體結構的剖面圖。
10:動態隨機存取記憶體結構
100:基底
102:字元線結構
104,106:摻雜區
108:電容器結構
110:通孔
112,118,132,134,136:介電層
114:位元線
116:字元線
120:內連線結構
122,124:接觸窗
126:接墊
128,130:電極
S1:第一面
S2:第二面

Claims (20)

  1. 一種動態隨機存取記憶體結構，包括：基底，包括彼此相對的第一面與第二面；字元線結構，鄰近於所述第一面設置；第一摻雜區與第二摻雜區，位於所述基底中且彼此分離，其中所述第一摻雜區與所述第二摻雜區鄰近於所述字元線結構；電容器結構，位於所述第一面上，且電性連接於所述第一摻雜區；通孔，位於所述基底中，且電性連接於所述第二摻雜區；第一介電層，位於所述通孔與所述基底之間；以及位元線，位於所述第二面上，且電性連接於所述通孔。
  2. 如請求項1所述的動態隨機存取記憶體結構，其中所述字元線結構位於所述基底的所述第一面上。
  3. 如請求項1所述的動態隨機存取記憶體結構，其中所述字元線結構位於所述基底中。
  4. 如請求項3所述的動態隨機存取記憶體結構，更包括：硬罩幕層，位於所述基底中且位於所述字元線結構上，其中所述硬罩幕層比所述字元線結構更靠近所述第一面。
  5. 如請求項1所述的動態隨機存取記憶體結構，其中所述字元線結構包括：字元線；以及第二介電層，位於所述字元線與所述基底之間。
  6. 如請求項1所述的動態隨機存取記憶體結構，其中所述第一摻雜區與所述第二摻雜區位於所述字元線結構的兩側的所述基底中。
  7. 如請求項1所述的動態隨機存取記憶體結構，其中所述第一摻雜區與所述第二摻雜區位於所述字元線結構的同一側的所述基底中。
  8. 如請求項7所述的動態隨機存取記憶體結構，其中所述第一摻雜區比所述第二摻雜區更靠近所述第一面。
  9. 如請求項1所述的動態隨機存取記憶體結構，更包括：內連線結構，位於所述電容器結構與所述第一摻雜區之間，且電性連接於所述電容器結構與所述第一摻雜區。
  10. 如請求項1所述的動態隨機存取記憶體結構，其中所述電容器結構直接接觸所述第一摻雜區。
  11. 如請求項1所述的動態隨機存取記憶體結構，其中所述電容器結構包括：第一電極，電性連接於所述第一摻雜區；第二電極，位於所述第一電極上；以及第二介電層，位於所述第一電極與所述第二電極之間。
  12. 如請求項11所述的動態隨機存取記憶體結構，更包括：內連線結構，位於所述第一電極與所述第一摻雜區之間，且電性連接於所述第一電極與所述第一摻雜區。
  13. 如請求項11所述的動態隨機存取記憶體結構，其中所述第一電極直接接觸所述第一摻雜區。
  14. 如請求項11所述的動態隨機存取記憶體結構，其中所述第一電極的剖面形狀包括U形。
  15. 如請求項11所述的動態隨機存取記憶體結構，其中所述第一電極的剖面形狀包括柱狀。
  16. 如請求項1所述的動態隨機存取記憶體結構，其中所述通孔貫穿所述第二摻雜區。
  17. 如請求項1所述的動態隨機存取記憶體結構，其中所述通孔不貫穿所述第二摻雜區。
  18. 如請求項1所述的動態隨機存取記憶體結構，其中所述通孔包括基底穿孔。
  19. 如請求項1所述的動態隨機存取記憶體結構，更包括：第二介電層，位於所述位元線與所述第二面之間。
  20. 如請求項19所述的動態隨機存取記憶體結構，其中所述通孔貫穿所述第二介電層。
TW113119025A 2024-05-23 2024-05-23 動態隨機存取記憶體結構 TWI897435B (zh)

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