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TWI897389B - 形成半導體元件的方法以及半導體元件 - Google Patents

形成半導體元件的方法以及半導體元件

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TWI897389B
TWI897389B TW113116587A TW113116587A TWI897389B TW I897389 B TWI897389 B TW I897389B TW 113116587 A TW113116587 A TW 113116587A TW 113116587 A TW113116587 A TW 113116587A TW I897389 B TWI897389 B TW I897389B
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opening
nanostructure
gate electrode
flowing
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楊愷潔
胡寬侃
溫偉源
楊固峰
思雅 廖
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台灣積體電路製造股份有限公司
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Abstract

形成半導體元件的方法包括在開口中沉積目標金屬層。沉 積所述目標金屬層包括執行多次沉積循環。所述多次沉積循環中的初始沉積循環包括：在所述開口中流入第一前驅物，在流入所述第一前驅物後在所述開口中流入第二前驅物，且在所述開口中流入反應物。所述第一前驅物附著於所述開口中的上表面，且所述第二前驅物附著於所述開口中的其餘表面。所述第一前驅物不與所述第二前驅物反應，且所述反應物與所述第二前驅物的反應速率大於所述反應物與所述第一前驅物的反應速率。

Description

形成半導體元件的方法以及半導體元件
本發明實施例是有關於一種形成半導體元件的方法以及半導體元件，且特別是有關於一種對應於堆疊電晶體中的閘極電極沉積(gate electrode deposition in stacking transistors)的半導體元件的方法以及半導體元件。
半導體元件被用於各種電子應用中，如個人電腦、手機、數位相機和其他電子設備。半導體元件通常藉由依次在半導體基板上方沉積絕緣或介電層、導電層和半導體層，並使用微影技術對各種材料層進行圖案化以在其上形成電路組件和元件來製造。
半導體行業通過不斷減小最小特徵尺寸來提高各種電子元件(例如，電晶體、二極體、電阻、電容等)的整合密度，從而允許在給定區域內整合更多元件。隨著半導體行業進一步朝著更高元件密度、更高性能和更低成本的方向發展，來自製造和設計的挑戰導致了堆疊元件配置，例如堆疊電晶體，其中包括互補場效電晶體(complementary field effect transistors，CFETs)。然而，隨著 最小特徵尺寸的減小，額外的特徵被引入。
根據一些實施例，一種形成半導體元件的方法包括在半導體元件中形成開口以及在開口中沉積目標金屬層，其中沉積目標金屬層包括執行多個沉積循環。多個沉積循環中的初始沉積循環包括使第一前驅物流入開口中，其中第一前驅物附著在開口中的上表面；在使第一前驅物流入之後，使第二前驅物流入開口中，其中第二前驅物附著在開口中的剩餘表面，且第一前驅物不與第二前驅物反應；以及使反應物流入開口中，其中反應物與第二前驅物反應較反應物與第一前驅物反應有更快的速率。
根據一些實施例，一種方法包括在基板上的多個奈米結構周圍形成虛設閘極堆疊，其中多個奈米結構與多個虛設奈米結構交替堆疊；在基板上方形成下源極/汲極區，其中多個奈米結構的下奈米結構在下源極/汲極區之間延伸；在下源極/汲極區上方形成上源極/汲極區，其中多個奈米結構的上奈米結構在上源極/汲極區之間延伸；移除虛設閘極堆疊和多個虛設奈米結構以定義開口；以及執行第一沉積製程以在開口中形成圍繞多個奈米結構的下功函數金屬(WFM)層。第一沉積製程的初始沉積循環包括：使第一前驅物流入開口中，其中第一前驅物附著在開口中的上表面；在使第一前驅物流入之後，使第二前驅物流入開口中，其中第二前驅物附著於開口中的下表面，且其中第一前驅物具有比第二前驅物 更高的黏附係數；以及使第三前驅物流入開口中，其中第三前驅物與第二前驅物反應較第三前驅物與第一前驅物反應有更快的速率。
根據一些實施例，一種半導體元件包括延伸於下源極/汲極區之間的下奈米結構；延伸於上源極/汲極區之間的上奈米結構，其中上奈米結構位於下奈米結構上方，且其中上源極/汲極區位於下源極/汲極區上方；圍繞下奈米結構的下閘極電極，其中下閘極電極包含鹵化物殘留，且其中下閘極電極中鹵化物殘留的濃度在朝向下閘極電極的底表面的方向上減少；以及圍繞上奈米結構的上閘極電極，其中上閘極電極位於下閘極電極上方。
10:堆疊電晶體(stacking transistor)
10U、10L:場效電晶體(field effect transistor(FET))
20:基板(substrate)
20’:半導體帶材(semiconductor strips)、半導體鰭片(semiconductor fins)、鰭片(fins)
22:多層堆疊(multi-layer stack)
24、24A、24B:虛設奈米結構(dummy nanostructure)、虛設半導體奈米結構(dummy semiconductor nanostructure)、虛設半導體層(dummy semiconductor layer)
26:半導體奈米結構(semiconductor nanostructure)
26A:虛設奈米結構(dummy nanostructure)
26L:下半導體奈米結構(lower semiconductor nanostructure)
26U:上半導體奈米結構(upper semiconductor nanostructure)
28:半導體帶材(semiconductor strip)
32:STI區(STI region)
36:虛設介電層(dummy dielectric layer)
38:虛設閘極層(dummy gate layer)
38:虛設閘極(dummy gate)
40:遮罩層(mask layer)、遮罩(mask)
42:虛設閘極堆疊(dummy gate stack)
44:閘極間隔物(gate spacers)
46:源極/汲極凹槽(source/drain recesses)
54:內間隔物(inner spacer)
56:介電隔離層(dielectric isolation layer)
62:源極/汲極區(source/drain regions)
62L:下源極/汲極區(lower source/drain regions)
62U:上源極/汲極區(upper source/drain regions)
66:第一接觸蝕刻停止層(first contact etch stop layer(CESL))、第一CESL(first CESL)
68:第一ILD(first ILD)
70:第二CESL(second CESL)
72:第二ILD(second ILD)
74:閘極開口(gate opening)
76:箭號(arrow)
78:閘極介電質(gate dielectric)
78’:表面(surface)
80:閘極電極(gate electrode)
80L:下閘極電極(lower gate electrode)
80U:上閘極電極(upper gate electrode)
82:第一前驅物(first precursor)
84:第二前驅物(second precursor)
86:第一反應物(first reactant)
90:閘極堆疊(gate stacks)、閘極結構(gate structure)
90L:下閘極結構(lower gate structure)
90U:上閘極結構(upper gate structure)
92:閘極遮罩(gate mask)
94:金屬-半導體合金區(metal-semiconductor alloy region)
96:源極/汲極接觸(source/drain contacts)
104:蝕刻停止層(etch stop layer)、ESL
106:層間介電質(interlayer dielectric)、ILD
108:閘極接觸(gate contacts)
110:源極/汲極通孔(source/drain vias)
112:元件層(device layer)
114:正側內連線結構(front-side interconnect structure)
116:介電層(dielectric layer)
118:導電特徵(conductive feature)
200:流程圖(flow diagram)
202、204、206、208、210、212、214、216、202A、202B、202C、210A、210B、210C:步驟(step)
300:圖形(graph)
302、304:線(line)
T1、T2、T3:時間(time)
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1說明了根據一些實施例的堆疊電晶體(例如，CFET)的透視圖。
圖2、圖3、圖4、圖5A、圖5B、圖6、圖7、圖8、圖9、圖10和圖11是根據一些實施例在製造堆疊電晶體過程中的中間階段的視圖。
圖12A、12B、12C、12D和12E是根據某些實施例形成堆疊電晶體的閘極電極的示例製程的流程圖。
圖13說明了根據一些實施例，不同沉積前驅物的黏附係數差異。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露實施例敘述了第一特徵部件形成於第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。此外，本揭露實施例可在各範例重複使用標號及/或文字。這種重複是出於簡潔及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。
此外，為便於說明起見，本文中可使用例如「在...底下(underlying)」、「在...下方(below)」、「覆蓋在...上(overlying)」、「在...上方(above)」、「上部(upper)」等空間相對用語來闡述一個元件或特徵與另外的元件或特徵之間的關係，如圖中所說明。除了圖中所繪示的定向之外，所述空間相對用語還旨在囊括裝置在使用或操作中的不同定向。可以其他方式對設備進行定向(旋轉90度或處於其他定向)，且同樣地可據此對本文中所使用的空間相對描述符加以解釋。
提供了一種堆疊電晶體結構及其形成方法。在各種實施例中，堆疊電晶體包括具有一個或多個功函數金屬(work function metal，WFM)層的閘極電極。這些WFM層可以藉由執行若干次沉積循環的化學氣相沉積(chemical vapor deposition，CVD)和/或原子層沉積(atomic layer deposition，ALD)製程來沉積。
初始沉積循環包括將第一前驅物和第二前驅物流入閘極開口以沉積WFM層。第一前驅物例如可以是具有相對較高黏附係數(sticking coefficient)的鹵化金屬(metal halide)，而第二前驅物例如可以是具有相對較低黏附係數的羰基金屬(metal carbonyl)。由於不同的黏附係數，並藉由控制一個或多個沉積參數(例如流率(flow rate)和/或流動時間(flow time))，第一前驅物可能主要附著在閘極開口內的上表面，而第二前驅物則附著在閘極開口內的剩餘表面(例如主要是下表面)。在第一前驅物和第二前驅物流入閘極開口後，反應物(有時稱為第三前驅物)隨後流入閘極開口。相較於與第一前驅物反應(例如沿著閘極開口的頂部)，反應物可能會與第二前驅物反應(例如沿著閘極開口的底部)具有更高的速率反應。例如，可以控制一個或多個製程參數以增加與第二前驅物的反應和/或減少與第一前驅物的反應。以這種方式，第一前驅物可以作為自抑制試劑(self-inhibition reagent)，其減少在閘極開口頂部表面的WFM形成，而使WFM在開口底部形成。
沉積循環可以持續進行，直到沉積到所需厚度的WFM。每一個後續的沉積循環包括至少流動第二前驅物和反應物。某些 沉積循環(例如，每隔一個循環、每三個循環，或如此類推)也可以包括流動第一前驅物，以減少在閘極開口頂部的生長。因此，WFM層可以從閘極開口的底部到閘極開口的頂部，主要以自下而上的無縫沉積製程(bottom-up,seam-less deposition process)生長。
實施例可能實現一個或多個優點。例如，各種實施例提供了一種方法來在複雜幾何結構(例如，閘極開口內)中實現無縫隙填充。所產生的無縫隙結構(例如，閘極堆疊)可能提供較低的電阻，從而提高元件性能。此外，在堆疊電晶體中，下閘極堆疊的功函數金屬層可能被回蝕，而無縫隙閘極堆疊在回蝕製程中提供了更好的控制。例如，蝕刻無縫隙閘極堆疊可能提供改進的蝕刻輪廓和改進的深度均勻性。因此，實施例允許增加製程的容易性、改進製程控制和改進電性能。
根據一些實施例，圖1說明了一個堆疊電晶體10(包括FETs(電晶體)10U和10L)的實例。圖1是一個三維視圖，為了說明清晰省略了一些堆疊電晶體的特徵。
堆疊電晶體包括多個垂直堆疊的FET。例如，堆疊電晶體可能包括第一元件類型(例如，n型/p型)的下奈米結構FET 10L和第二元件類型(例如，p型/n型)的上奈米結構FET 10U。當堆疊電晶體是互補場效電晶體(CFET)時，上奈米結構FET 10U的第二元件類型與下奈米結構FET 10L的第一元件類型相反。奈米結構FET 10U和10L包括半導體奈米結構26(包括下半導體奈米結構26L和上半導體奈米結構26U)，其中半導體奈米結構26作 為奈米結構FET的通道區。下半導體奈米結構26L用於下奈米結構FET 10L，而上半導體奈米結構26U用於上奈米結構FET 10U。在其他實施例中，堆疊電晶體也可應用於其他類型的電晶體(例如，鰭片場效電晶體(finFET)等)。
閘極介電質78環繞各自的半導體奈米結構26。閘極電極80(包括下閘極電極80L和上閘極電極80U)位於閘極介電質78之上。源極/汲極區62(包括下源極/汲極區62L和上源極/汲極區62U)設置在閘極介電質78和各自的閘極電極80的相對兩側。每一個源極/汲極區62可根據上下文分別或集體地指代源極或汲極。隔離特徵(未繪示)可以形成來分隔所需的源極/汲極區62和/或所需的閘極電極80。
圖1進一步說明了在後續圖中使用的參考剖面。剖面A-A’是一個垂直剖面，平行於堆疊電晶體的半導體奈米結構26的縱軸方向，例如在源極/汲極區62之間的電流流動方向。剖面B-B’是一個垂直剖面，垂直於剖面A-A’，並沿著堆疊電晶體的閘極電極80的縱軸。後續圖可能會參考這些參考剖面以增加清晰度。
圖2至圖11說明了根據一些實施例形成堆疊電晶體的中間階段的剖面圖(如圖1中示意表示的)。圖2提供了與圖1類似的透視圖。圖3、圖4、圖5A和圖11說明了沿著與圖1中的垂直參考剖面A-A’相似的垂直剖面圖。圖5B、圖6、圖7、圖8、圖9和圖10說明了沿著與圖1中的垂直參考剖面B-B'相似的剖面圖。
以下描述了各種實施例在特定情境中的應用，即在具有 堆疊奈米結構-FET的堆疊電晶體中沉積閘極材料(例如，WFM)。在其他實施例中，堆疊電晶體可能具有不同類型的電晶體(例如，finFETs)。在其他實施例中，所描述的間隙填充方法可以應用於填充任何溝槽或開口，而不限於形成閘極結構。例如，實施例間隙填充方法可以應用於形成內連線結構、接觸結構或類似結構，包括填充導電通孔開口、導電線溝槽開口、片間距、孔或類似結構。實施例間隙填充方法沉積金屬層的表面材料(例如，基板)可以是任何合適的材料，如介電材料(例如，HfO2、ZrO2、TiO2、SiO2、SiN)或非導電材料(例如，矽、鍺、矽鍺、摻雜矽或類似材料)。實施例可用於如以下所述的閘極堆疊中沉積閘極材料(例如，功函數金屬(WFM)層)，但實施例也可用於沉積任何類型的目標金屬。例如，實施例可應用於形成純金屬(例如，W、Mo、Pt、Pd、Co、Ru、Rh、Ag、Au、Cu、Ni、Fe、Ti或類似材料)、合金(例如，TiN、NiB、NiP、CoNiP、CoNiB、CoMnP、CoNiMnP、CoWP、CoWB、CoNiReP、CoB.CoP、CoFeB、CoNiFeB、FeP或類似材料)、其組合或類似材料。因此，應理解，各種實施例不限於以下描述的特定情境。
在圖2中，提供了包含基板20的晶圓。基板20可以是半導體基板，例如塊狀半導體(bulk semiconductor)，可以被摻雜(例如，使用p型或n型摻雜劑)或未摻雜。也可以使用其他基板，例如多層或梯度基板。在一些實施例中，基板20的半導體材料可以包括矽、鍺、碳摻雜矽、III-V族化合物半導體；或類似物， 或其組合。
半導體帶材28自半導體基板20向上延伸形成。每個半導體帶材28包括半導體帶材20’(半導體基板20的圖案化部分，也稱為半導體鰭片20')和多層堆疊22。多層堆疊22的堆疊組件在此後稱為奈米結構。具體而言，多層堆疊22包括虛設奈米結構24A、虛設奈米結構24B、下半導體奈米結構26L和上半導體奈米結構26U。虛設奈米結構24A和虛設奈米結構24B可以進一步統稱為虛設奈米結構24，而下半導體奈米結構26L和上半導體奈米結構26U可以進一步統稱為半導體奈米結構26。
虛設奈米結構24A由第一半導體材料形成，而虛設奈米結構24B由與第一半導體材料不同的第二半導體材料形成。第一和第二半導體材料可以從基板20的候選半導體材料中選擇。第一和第二半導體材料對彼此具有高蝕刻選擇性。因此，在後續製程中，虛設半導體層24B的移除速度可能比虛設半導體層24A更快。
半導體奈米結構26(包括下半導體奈米結構26L和上半導體奈米結構26U)由一種或多種第三半導體材料形成。第三半導體材料可以從基板20的候選半導體材料中選擇。下半導體奈米結構26L和上半導體奈米結構26U可以由相同的半導體材料形成，也可以由不同的半導體材料形成。此外，虛設奈米結構24的第一半導體材料和第二半導體材料對於半導體奈米結構26的第三半導體材料具有高蝕刻選擇性。因此，虛設奈米結構24可以在後續製程步驟中被選擇性移除，而不會顯著移除半導體奈米結構26。作 為具體例子，虛設半導體奈米結構24A由矽鍺形成，半導體層26由矽形成，而虛設半導體奈米結構24B可以由鍺或具有比半導體奈米結構24A更高鍺原子百分比的矽鍺形成。對於虛設半導體奈米結構24A、虛設半導體奈米結構24B和半導體奈米結構26，也可能有其他組合的半導體材料。
下半導體奈米結構26L將為堆疊電晶體的下奈米結構-FET提供通道區。上半導體奈米結構26U將為堆疊電晶體的上奈米結構-FET提供通道區。緊鄰虛設奈米結構24B上方/下方(例如，接觸)的半導體奈米結構26可能用於隔離，並且可能會或可能不會作為堆疊電晶體的通道區。虛設奈米結構24B隨後將被隔離結構取代，以定義下奈米結構-FET和上奈米結構-FET的邊界。
為了形成半導體帶材28，第一半導體材料、第二半導體材料和第三半導體材料的層(如上所示和描述)可以沉積在半導體基板20上。第一半導體材料、第二半導體材料和第三半導體材料的層可以藉由氣相磊晶(Vapor Phase Epitaxy，VPE)或分子束磊晶(Molecular Beam Epitaxy，MBE)等製程生長，或者藉由化學氣相沉積(CVD)製程或原子層沉積(ALD)製程等沉積。然後，可以對第一半導體材料、第二半導體材料和第三半導體材料的層以及半導體基板20進行圖案化製程，以定義半導體帶材28，其中包括半導體帶材20’、虛設奈米結構24和半導體奈米結構26。
半導體鰭片和奈米結構可以藉由任何合適的方法進行圖案化。例如，圖案化製程可以包括一個或多個微影製程，包括雙重 圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合了微影和自對準製程，允許創建具有例如比單一直接微影製程所能獲得的間距更小的圖案。例如，在一個實施例中，在基板上形成犧牲層並使用微影製程進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，剩餘的間隔物可以用作圖案化製程的蝕刻遮罩，以蝕刻第一半導體材料層、第二半導體材料層和第三半導體材料層以及半導體基板20。蝕刻可以藉由任何可接受的蝕刻製程進行，例如反應離子蝕刻(Reactive Ion Etch，RIE)、中性束蝕刻(Neutral Beam Etch，NBE)等，或它們的組合。蝕刻可以是非等向性(anisotropic)的。
如圖2所示，STI區32形成於基板20之上並位於相鄰的半導體帶材28之間。STI區32可能包含介電襯(dielectric liner)和於介電襯之上的介電材料。每一個介電襯和介電材料可能包含氧化物如氧化矽、氮化物如氮化矽、類似物或其組合。STI區32的形成可能包括沉積介電層，並執行如化學機械拋光(Chemical Mechanical Polish，CMP)製程、機械拋光製程或類似製程以移除多餘的介電材料部分。沉積製程可能包括ALD、高密度電漿CVD(High-Density Plasma CVD，HDP-CVD)、流動CVD(Flowable CVD，FCVD)、類似製程或其組合。在一些實施例中，STI區32包括由FCVD製程形成的氧化矽，隨後進行退火製程。然後，介電層被凹陷以定義STI區32。介電層可能被凹陷，使得半導體帶材28(包括多層堆疊22)的上部部分高於剩餘的STI區32。
在形成STI區32之後，虛設閘極堆疊42可以形成於半導體帶材28的上部側壁(高於STI區32的部分)。形成虛設閘極堆疊42可能包括在半導體帶材28上形成虛設介電層36。虛設介電層36可以由例如氧化矽、氮化矽、它們的組合或類似材料構成，並且可以根據可接受的技術進行沉積或熱生長。在虛設介電層36上形成虛設閘極層38。虛設閘極層38可以藉由物理氣相沉積(PVD)、化學氣相沉積(CVD)或其他技術進行沉積，然後進行平坦化，例如藉由CMP製程。虛設閘極層38的材料可以是導電或非導電的，並且可以從包括非晶矽、多晶矽(多晶矽)、多晶矽鍺(多晶-SiGe)或類似材料的組中選擇。在平坦化的虛設閘極層38上形成遮罩層40，其可以包括例如氮化矽、氧氮化矽或類似材料。接下來，可以藉由微影製程和蝕刻製程對遮罩層40進行圖案化以形成遮罩，然後使用該遮罩對虛設閘極層38和可能的虛設介電層36進行蝕刻和圖案化。剩餘部分的遮罩層40、虛設閘極層38和虛設介電層36形成虛設閘極堆疊42。
在圖3中，形成了閘極間隔物44和源極/汲極凹槽46。首先，閘極間隔物44形成於多層堆疊22之上及虛設閘極堆疊42的暴露側壁上。閘極間隔物44可以藉由共形地形成(conformally forming)一層或多層介電層並隨後非等向性地蝕刻這些介電層來形成。適用的介電材料可能包括二氧化矽、氮化矽、氧氮化矽、氧碳氮化矽或類似材料，這些材料可以藉由如CVD、ALD等沉積製程來形成。
隨後，在半導體帶材28中形成源極/汲極凹槽46。源極/汲極凹槽46藉由蝕刻形成，並且可能延伸穿過多層堆疊22並進入半導體帶材20’。源極/汲極凹槽46的底表面可能位於STI區32的頂表面之上、之下或與之平齊。在蝕刻製程中，閘極間隔物44和虛設閘極堆疊42遮罩了半導體帶材28的某些部分。蝕刻可能包括單一蝕刻製程或多重蝕刻製程。定時蝕刻製程可用於在源極/汲極凹槽46達到所需深度時停止源極/汲極凹槽46的蝕刻。
在圖4中，內間隔物54和介電隔離層56已形成。形成內間隔物54和介電隔離層56可能包括橫向蝕刻虛設奈米結構24A並移除虛設奈米結構24B的蝕刻製程。該蝕刻製程可能是等向性(isotropic)的，並且對虛設奈米結構24的材料具有選擇性，因此虛設奈米結構24的蝕刻速率比半導體奈米結構26快。該蝕刻製程也可能對虛設奈米結構24B的材料具有選擇性，因此虛設奈米結構24B的蝕刻速率比虛設奈米結構24A快。這樣，虛設奈米結構24B可以在不完全移除虛設奈米結構24A的情況下，從下半導體奈米結構26L(集體)和上半導體奈米結構26U(集體)之間完全移除。在一些實施例中，當虛設奈米結構24B由鍺或高鍺原子百分比的矽鍺形成時，虛設奈米結構24A由低鍺原子百分比的矽鍺形成，而半導體奈米結構26由不含鍺的矽形成，該蝕刻製程可能包括使用氯氣進行的乾蝕刻製程，有或沒有電漿。由於虛設閘極堆疊42環繞半導體奈米結構26的側壁(見圖2)，虛設閘極堆疊42可以支撐上半導體奈米結構26U，使得在移除虛設奈米結構 24B後，上半導體奈米結構26U不會塌陷。此外，儘管在蝕刻後虛設奈米結構24A的側壁被繪示為直線，但側壁也可能是凹面或凸面的。
內間隔物54形成於凹陷的虛設奈米結構24A的側壁上，介電隔離層56則形成於上半導體奈米結構26U(統稱)與下半導體奈米結構26L(統稱)之間。如後續詳細描述，源極/汲極區將隨後在源極/汲極凹槽46中形成，並且虛設奈米結構24A將被相應的閘極結構取代。內間隔物54作為隨後形成的源極/汲極區與隨後形成的閘極結構之間的隔離特徵。此外，內間隔物54可用於防止隨後形成的源極/汲極區受到隨後蝕刻製程(例如用於形成閘極結構的蝕刻製程)的損害。另一方面，介電隔離層56用於隔離上半導體奈米結構26U(統稱)與下半導體奈米結構26L(統稱)。此外，中間半導體奈米結構(接觸介電隔離層56的半導體奈米結構之一)和介電隔離層56可以定義下奈米結構-FET和上奈米結構-FET的邊界。
內間隔物54和介電隔離層56可以藉由在源極/汲極凹槽46中、虛設奈米結構24的側壁上以及上半導體奈米結構26U和下半導體奈米結構26L之間共形地沉積絕緣材料，然後蝕刻該絕緣材料來形成。該絕緣材料可以是硬介電材料，例如含碳介電材料(carbon-containing dielectric material)，如矽氧碳氮化物(silicon oxycarbonitride)、矽氧碳化物(silicon oxycarbide)、矽氧氮化物(silicon oxynitride)或類似材料。其他具有低於約3.5的k值的 低介電常數(low-k)材料也可以使用。該絕緣材料可以藉由沉積製程形成，例如ALD、CVD或類似方法。該絕緣材料的蝕刻可以是非等向性的或等向性的。蝕刻後的絕緣材料在虛設奈米結構26A的側壁上保留部分(從而形成內間隔物54)，並在上半導體奈米結構26U和下半導體奈米結構26L之間保留部分(從而形成介電隔離層56)。
如圖4所示，形成了下磊晶源極/汲極區62L和上磊晶源極/汲極區62U。下磊晶源極/汲極區62L形成於源極/汲極凹槽46的下部。下磊晶源極/汲極區62L與下半導體奈米結構26L接觸，且不與上半導體奈米結構26U接觸。內間隔物54將下磊晶源極/汲極區62L與虛設奈米結構24A電性絕緣，這些虛設奈米結構在隨後的製程中將被替換為替換閘極。
下磊晶源極/汲極區62L是藉由磊晶生長的，並且具有適合於下奈米結構-FET元件類型(p型或n型)的導電類型。當下磊晶源極/汲極區62L為n型源極/汲極區時，相應材料可以包括摻雜有磷、砷或類似物的n型摻雜劑的矽或碳摻雜矽。當下磊晶源極/汲極區62L為p型源極/汲極區時，相應材料可以包括摻雜有硼、銦或類似物的p型摻雜劑的矽或矽鍺。下磊晶源極/汲極區62L可以原位摻雜(in-situ doped)，也可以植入或可以不植入相應的p型或n型摻雜劑。在下磊晶源極/汲極區62L的磊晶過程中，上半導體奈米結構26U(例如側壁)的暴露表面可能會被遮罩，以防止在上半導體奈米結構26U上進行不期望的磊晶生長。在下磊晶源 極/汲極區62L生長後，上半導體奈米結構26U上的遮罩可以被移除。
由於用於形成下磊晶源極/汲極區62L的磊晶製程，下磊晶源極/汲極區62L的上表面具有橫向向外擴展超過多層堆疊22側壁的刻面(facet)。在一些實施例中，相鄰的下磊晶源極/汲極區62L在磊晶製程完成後仍然分開。在其他實施例中，這些刻面導致同一場效電晶體的相鄰下磊晶源極/汲極區62L合併。
第一接觸蝕刻停止層(contact etch stop layer，CESL)66和第一ILD 68形成於下磊晶源極/汲極區62L之上。第一CESL 66可以由具有高蝕刻選擇性的介電材料製成，如氮化矽、氧化矽、氮氧化矽或類似材料，可以藉由任何合適的沉積製程形成，例如CVD、ALD或類似方法。第一ILD 68可以由介電材料製成，可以藉由任何合適的方法沉積，例如CVD、電漿增強CVD(plasma-enhanced，PECVD)或FCVD。適用於第一ILD 68的介電材料可能包括磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、摻硼磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、氧化矽或類似材料。
形成製程可能包括沉積共形CESL層、沉積第一ILD 68的材料，隨後進行平坦化製程，然後是回蝕製程。在一些實施例中，首先蝕刻第一ILD 68，保留未蝕刻的第一CESL 66。接著進行非等向性蝕刻製程，以移除高於凹陷的第一ILD 68的部分第一CESL 66。凹陷之後，上半導體奈米結構26U的側壁被暴露出來。
上磊晶源極/汲極區62U然後被形成在源極/汲極凹槽46的上部。上磊晶源極/汲極區62U可以從上半導體奈米結構26U的暴露表面磊晶生長。上磊晶源極/汲極區62U的材料可以從用於形成下源極/汲極區62L的相同候選材料組中選擇，這取決於所需的上磊晶源極/汲極區62U的導電類型。在堆疊電晶體為互補場效電晶體(CFET)的實施例中，上磊晶源極/汲極區62U的導電類型可能與下磊晶源極/汲極區62L的導電類型相反。例如，上磊晶源極/汲極區62U可能與下磊晶源極/汲極區62L具有相反的摻雜。此外，上磊晶源極/汲極區62U和下磊晶源極/汲極區62L的導電類型也可以相同。上磊晶源極/汲極區62U可以原位摻雜，和/或可以藉由n型或p型摻雜物進行離子注入。相鄰的上源極/汲極區62U在磊晶製程後可能保持分離，也可能合併。
在形成磊晶源極/汲極區62U之後，第二CESL 70和第二ILD 72被形成。這些材料和形成方法可能與第一CESL 66和第一ILD 68的材料和形成方法相似，因此在此不詳述。形成製程可能包括沉積CESL 70和ILD 72的層，並執行平坦化製程以移除相應層的多餘部分。在平坦化製程之後，第二ILD 72、閘極間隔物44和遮罩40(如果存在)或虛設閘極38的上表面實質上共面(在製程變異範圍內)。因此，遮罩40(如果存在)或虛設閘極38的上表面通過第二ILD 72暴露。在所示實施例中，遮罩40在移除製程後仍然存在。在其他實施例中，遮罩40被移除，使得虛設閘極 38的上表面通過第二ILD 72暴露。
圖5A至圖10說明了替換閘極製程，用於將虛設閘極堆疊42和虛設奈米結構24A替換為閘極堆疊90。首先參考圖5A和圖5B，替換閘極製程包括首先移除虛設閘極堆疊42和虛設奈米結構24A的剩餘部分，以定義閘極開口74。圖5A繪示了沿著圖1的剖面A-A’的剖面圖，而圖5B繪示了沿著圖1的剖面B-B’的剖面圖。虛設閘極堆疊42藉由一個或多個蝕刻製程移除，使得閘極開口74在閘極間隔物44之間被定義，並且半導體帶材28的上部部分暴露出來。然後藉由蝕刻移除虛設奈米結構24A的剩餘部分，使得閘極開口74延伸到半導體奈米結構26之間。在蝕刻製程中，虛設奈米結構24A的蝕刻速率比半導體奈米結構26、介電隔離層56和內間隔物54快。蝕刻可以是等向性的。例如，當虛設奈米結構24A由矽鍺形成，而半導體奈米結構26由矽形成時，蝕刻製程可以包括使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(NH4OH)或類似物的濕蝕刻製程。
然後，在圖6中，閘極介電質78被沉積在閘極間隔物44之間的凹槽中(見圖11)以及暴露的半導體奈米結構26上。閘極介電質78共形地形成在包括半導體奈米結構26和閘極間隔物44在內的閘極開口74的暴露表面上。在某些實施例中，閘極介電質78包覆半導體奈米結構26的所有(例如四個)側面。具體而言，閘極介電質78可以形成在鰭片20’的頂部表面上；在半導體奈米結構26的頂部表面、側壁和底部表面上。閘極介電質78還可以 形成在閘極間隔物44的側壁上(見圖11)。閘極介電質78可以包括氧化物，如氧化矽或金屬氧化物，矽酸鹽如金屬矽酸鹽，其組合，多層或類似材料。閘極介電質78可以包括具有大於約7.0的k值的高介電常數(high-k)材料，金屬(例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛或其組合)的氧化物或矽酸鹽。閘極介電質78的形成方法可以包括分子束沉積(MBD)、原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)等，隨後進行平坦化製程(例如化學機械拋光(CMP))以移除第二ILD 72上方的部分閘極介電質78。儘管示出了單層的閘極介電質78，但閘極介電質78可以包括多層，例如界面層和覆蓋在其上的高k介電層。
在圖7至圖10中，下閘極電極80L和上閘極電極80U分別形成於下半導體奈米結構26L和上奈米結構26U周圍。圖12A至圖12E提供了根據各種實施例形成下閘極電極80L和上閘極電極80U的流程圖。
下閘極電極80L可以由含金屬材料製成，例如鎢、鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鋁、釕、鈷、它們的組合、多層或類似物。雖然圖示為單層閘極電極，但下閘極電極80L可以包括任意數量的功函數調整層(work function tuning layer)、任意數量的阻擋層(barrier layer)、任意數量的膠層(glue layer)和填充材料(fill material)。下閘極電極80L是由適合於下奈米結構-FETs元件類型的材料製成。例如，下閘極電極80L可以包括一個或多個由適合於下奈米結構-FETs元件類型的材料製成的功函數金屬 (WFM)層。在一些實施例中，下閘極電極80L包括n型WFM層，其可以由鋁鈦、鋁鈦碳化物、鋁鉭、碳化鉭、它們的組合或類似物製成。在一些實施例中，下閘極電極80L包括p型WFM層，其可以由氮化鈦、氮化鉭、它們的組合或類似物製成。此外或替代地，下閘極電極80L可以包括適合於下奈米結構-FETs元件類型的偶極誘導元素(dipole-inducing element)。可接受的偶極誘導元素包括鑭、鋁、鈧、釕、鋯、鉺、鎂、鍶或其組合。
可以藉由共形地沉積使閘極電極層凹陷的一層或多層閘極電極層來形成下閘極電極80L。例如，下閘極電極80L的下功函數金屬層可以根據圖12A的步驟202和204在半導體奈米結構26周圍形成。沉積下功函數金屬層可能包括共形沉積製程，例如CVD、ALD、其組合或類似方法。如圖12A的步驟202和204所示，共形沉積製程可以包括執行N次沉積循環，直到達到所需的下功函數金屬層厚度，其中N是任何正整數。共形沉積可能是如下文更詳細描述的自下而上沉積製程。在一些實施例中，可以形成可選的抑制劑(例如，自組裝單層(self assembled monolayer，SAM)或小分子抑制劑(small molecule inhibitor，SMI))來覆蓋閘極介電質78的頂表面(例如，圖7中的表面78’)，以進一步促進共形沉積製程的自下而上方向性。在完成共形沉積製程後，可以執行可選的退火製程。例如，下功函數金屬層可以在200℃到600℃範圍內的惰性氣體(例如Ar、He、N2或類似環境)中進行退火。
現在將參考圖7至圖9、圖12B和圖12C描述N次沉積 循環。圖12B說明了共形沉積製程的初始沉積循環流程，用於沉積下閘極電極80L(例如，沉積下閘極電極80L的下WFM層)。首先參考圖12B的步驟202A和圖7，第一前驅物82流入閘極介電質78上的閘極開口74中。第一前驅物82可以從金屬有機化合物(metal organic compound)、鹵化金屬(metal halide)、羰基金屬(metal carbonyl)、金屬錯合物(metal complex)或具有相對較高黏附係數的類似物中選擇。例如，第一前驅物82可以是鹵化金屬。在目標金屬層(例如，下WFM層)為氮化鈦層的實施例中，第一前驅物82可以是TiCl4。由於第一前驅物82具有相對較高的黏附係數，第一前驅物可能會在閘極開口74中的上表面和上側壁(例如，閘極介電質78的上表面和上側壁)累積並附著。第一前驅物82的表面濃度(surface concentration)可能沿著箭號76的方向朝向閘極開口74/基板20的底部減少。例如，第一前驅物82可能完全飽和(fully saturate)閘極介電質78的上表面和上側壁，而在閘極開口74的底部表面的飽和百分比(saturation percentage)可能實質上降至零。可以藉由控制一個或多個製程參數(processing parameter；例如，前驅物劑量(precursor dosage)、前驅物流動時間(precursor flow time)等)來控制第一前驅物82的深度和覆蓋輪廓。在將第一前驅物82流入腔室後，可以使用惰性氣體(例如Ar、He、N2等)進行氣體吹淨，以去除加工腔室中多餘(例如，未附著)的第一前驅物82。
接下來，參考圖12B的步驟202B和圖8，第二前驅物84 流入閘極開口74，例如在閘極介電質78上方。第二前驅物84可以從有機金屬化合物、鹵化金屬、羰基金屬、金屬錯合物或類似物中選擇，這些物質具有相對較低的黏附係數。在一些實施例中，第一前驅物82和第二前驅物84均從候選前驅物中選擇，用於形成相同的目標金屬(例如，下WFM層的材料)，且第一前驅物82和第二前驅物84不會相互反應。例如，第二前驅物84可以是羰基金屬。在目標金屬層(例如，下WFM層)為氮化鈦層的實施例中，第二前驅物84可以是四(二甲氨基)鈦(tetrakis(dimethylamino)titanium，TDMAT)。由於閘極開口74中的頂部表面實質上被第一前驅物82佔據，第二前驅物84可能會流向閘極開口74的底部並附著在閘極開口74的下表面和下側壁(例如，閘極介電質78的下表面和下側壁)。第二前驅物84的相對較低黏附係數可能進一步促進第二前驅物84流向閘極開口74的底部，因為第二前驅物84不會傾向於在閘極開口74的上表面積累。第二前驅物84的表面濃度可能沿著箭號76指向閘極開口74/基板20底部的方向增加。例如，第二前驅物84可能完全飽和閘極開口74的下表面和下側壁，而第二前驅物84的飽和百分比可能在閘極開口74頂部實質上降至零。
第一前驅物82可能具有比第二前驅物84更高的黏附係數。圖13展示了根據各種實施例，第一前驅物82與第二前驅物84之間黏附係數的差異。具體而言，圖13展示了圖形300，其中顯示了在空白基板(blanket substrate)上通過流動前驅物隨時間變 化的表面覆蓋率百分比。線302對應於第一前驅物82的覆蓋率，線304對應於第二前驅物84的覆蓋率。如圖形300所示，在時間T1，無論是第一前驅物82(由線302指示)還是第二前驅物84(由線304指示)都不能達到100%的表面覆蓋率(有時稱為飽和鍵合(saturated bonding))。然而，在時間T1，第一前驅物82的表面覆蓋率可能高於第二前驅物84的表面覆蓋率。隨後在時間T2，第一前驅物82可能在空白基板上達到飽和，而第二前驅物84尚未在空白基板上達到飽和。在時間T2之後的時間T3，第一前驅物82和第二前驅物84都已經在空白基板上達到飽和。如圖13所示，相對於第二前驅物84較低的黏附係數，第一前驅物82較高的黏附係數使得第一前驅物82能夠以更快的速度附著在表面並比第二前驅物84更快地達到表面飽和。因此，第一前驅物82更有可能黏附在閘極開口74的上表面，而第二前驅物84可以隨後流入閘極開口74以覆蓋剩餘表面(下表面)。在一些實施例中，第一前驅物流動的時間可能少於T2，因此第一前驅物82僅部分地飽和閘極開口74的表面，而第二前驅物流動的時間可能大於T3，因此剩餘的閘極開口74表面被第二前驅物84完全飽和。例如，第二前驅物84可能在閘極開口74中過量使用，以便閘極開口74的表面被第一前驅物82和第二前驅物84完全飽和。
在第二前驅物84流入腔室達到所需時間以實現所需表面覆蓋後，可以使用惰性氣體(例如，Ar、He、N2等)進行氣體吹淨，以從製程腔室中移除多餘的(例如，未附著的)第一前驅物82。 因此，閘極開口74的表面可能會有來自第一前驅物82(在開口74的頂部)和第二前驅物84(在開口74的底部)的單層前驅物覆蓋。
接下來，參考圖12B中的步驟202C和圖9，將第一反應物86(有時稱為第三前驅物)流入閘極開口74，例如在第一前驅物82和第二前驅物84的單層上。該反應物可從與第一前驅物82和第二前驅物84反應以形成目標金屬層80’(例如下功函數金屬層)的部分(例如單層)的材料中選擇。例如，當目標金屬層是氮化鈦層時，第一前驅物82是TiCl4，第二前驅物84是TDMAT，而第一反應物86可以是氨氣(NH3)或肼(N2H4)。流動第一反應物86的製程條件可以被控制，使得第一反應物86與第二前驅物84的反應速率大於與第一前驅物82的反應速率。例如，在流動第一反應物86時，可以控制處理腔室的溫度以促進第二前驅物84與第一反應物86之間的反應，同時限制第一前驅物82與第一反應物86之間的反應。在一些實施例中，在流動第一反應物86時，處理腔室的溫度可以在300℃到350℃範圍內，以促進第二前驅物84與第一反應物86之間的反應，同時限制第一前驅物82與第一反應物86之間的反應。其他可以控制的製程條件包括電漿的存在或不存在、離子束的存在或不存在、以及選擇性對第一前驅物82的試劑在流動第一反應物86時的存在。在各種實施例中，還可以選擇第一前驅物82和第二前驅物84的材料，以便藉由控制上述一個或多個製程參數，在流動第一反應物86時實現選擇性反應。因此，目標金屬層80’的一部分可以實質上在閘極開口74’的底部 形成，而目標金層80’可能不會在閘極開口74’的頂部形成或僅有限地形成。在閘極開口74’頂表面的第一前驅物82可以作為自抑制試劑，減少目標金屬層80’在閘極開口74’頂部的形成。例如，第一前驅物82可以限制目標金屬層80’在閘極開口74’頂部的生長，使得目標金屬層80’主要在閘極開口74’的底部形成。隨後，可以使用惰性氣體(例如Ar、He、N2等)進行氣體吹淨，以去除處理腔室中多餘(例如未反應)的第一反應物86。
因此，形成下閘極電極80L層的初始沉積循環完成。形成下閘極電極80L的製程可藉由執行額外的下WFM層沉積循環(圖12A中的步驟202和204)繼續進行，直到達到所需的下WFM層厚度。每個沉積循環可至少根據圖12C的製程流程，其中第二前驅物84流經目標金屬層80’(步驟202B)，然後第一反應物86流動以與第二前驅物84反應並形成目標金屬層80’的附加部分(例如單分子層)。在某些實施例中，可能會在不同沉積循環中形成的目標金屬層80’部分之間觀察到晶界(grain boundary)。在初始沉積循環之後，第二前驅物84可能會附著並飽和先前沉積循環中形成的目標金屬層80’的暴露表面。以這種方式，下閘極電極的目標金屬層80’(例如，下WFM層)可以在自底向上的無縫製程中沉積。第一反應物86也可能以較慢的速度與第一前驅物82緩慢反應。例如，第一反應物86可能會在多個沉積循環中與第一前驅物82反應，以形成單一個沉積循環量(single deposition cycle’s amount)(例如單分子層)的目標金屬層80’。以這種方式，在多個 循環過程中，自底向上的沉積製程可以從閘極開口74的底部到閘極開口74的頂部生長目標金屬層80’(例如，下閘極電極80L的下WFM層)。
在一些實施例中，第一前驅物82也可以在隨後的一個或多個沉積循環中流動，以減少目標金屬層80’在閘極開口74頂部的生長速率。例如，每個下WFM層的沉積循環可以根據圖12B的製程流程，其中第一前驅物82、第二前驅物84和第一反應物86依次流動，或者根據圖12C的製程流程，其中省略了第一前驅物82，僅流動第二前驅物84和第一反應物86。第一前驅物82可以每隔一個沉積循環、每隔三個沉積循環或類似情況下流動。
在某些實施例中，下閘極電極80L可以沉積以完全填滿或過度填滿閘極開口74。在某些實施例中，下閘極電極80L可以沉積以部分填滿閘極開口74，但下閘極電極80L可能會被沉積到不可接受的高水平。例如，下閘極電極80L可以沉積在上半導體奈米結構26U以及下半導體奈米結構26L周圍。因此，在沉積一層或多層下閘極電極80L之後，可以在圖12A的步驟206中執行回蝕製程，以將下閘極電極80L凹陷至低於上半導體奈米結構26U的水平。可以執行任何可接受的蝕刻製程，例如乾蝕刻、濕蝕刻、類似的製程或其組合，以凹陷下閘極電極80L的閘極電極層。蝕刻可以是等向性或非等向性。由於用於形成下閘極電極80L的無縫自底向上沉積製程(seam-less bottom-up deposition process)，回蝕製程可以被用於改進控制，例如改進深度控制。如此一來，回蝕 後的下閘極電極80L的輪廓可能會得到改善。蝕刻下閘極電極80L可能會去除圍繞上半導體奈米結構26U的部分下閘極電極80L並暴露出上半導體奈米結構26U。在下閘極電極80L被沉積以過度填滿閘極開口74的實施例中，可以在蝕刻製程之前執行平坦化製程(例如CMP)。在這些實施例中，平坦化製程會去除沉積在閘極開口74上的部分下閘極電極80L。
在一些實施例中，如圖12A的步驟208所示，隔離層(isolation layer；未明確繪示)可以選擇性地形成在下閘極電極80L上。隔離層作為下閘極電極80L與隨後形成的上閘極電極80U之間的隔離特徵。隔離層可以藉由共形地沉積介電材料(例如，氧化矽、氮化矽、氧氮化矽、氧碳氮化矽、它們的組合或類似物)來形成，隨後將介電材料凹陷以暴露上半導體奈米結構26U。由此產生的結構如圖10所示。
然後，上閘極電極80U形成於上述的隔離層(如果存在)或下閘極電極80L上(圖12A的步驟210和212)。上閘極電極80U位於上半導體奈米結構26U之間。在一些實施例中，上閘極電極80U包覆上半導體奈米結構26U。上閘極電極80U可以由相同的候選材料和候選製程來形成下閘極電極80L。例如，上閘極電極80U可以包括一個或多個功函數調整層(例如，n型功函數調整層和/或p型功函數調整層)，這些層由適合於上奈米結構FET元件類型的材料組成。在堆疊電晶體為CFET元件的實施例中，上閘極電極80U的元件類型可能與下閘極電極80L的元件類型相反。 例如，上閘極電極80U可以是n型而下閘極電極80L是p型，或者上閘極電極80U可以是p型而下閘極電極80L是n型。雖然圖中繪示的是單層的閘極電極80U，但上閘極電極80U可以包括任意數量的WFM層和/或任意數量的阻擋層。
在各種實施例中，上閘極電極80U的層可能使用類似於上述下閘極電極80L的自下而上沉積製程進行沉積。例如，閘極電極80U的上WFM層可以藉由共形沉積製程(如ALD、CVD或其組合)進行沉積。共形沉積製程可能包括執行M次沉積循環，直到達到所需的下WFM層厚度，其中M為任何正整數(圖12A中的步驟210和212)。該共形沉積可以是類似於上述關於下閘極電極80L沉積的自下而上沉積製程。在一些實施例中，可以形成可選的抑制劑(例如，自組裝單層(SAM)或小分子抑制劑(SMI))以覆蓋閘極介電質78的頂表面，以進一步促進共形沉積製程的自下而上方向性。在完成共形沉積製程後，可以進行可選的退火製程。例如，上WFM層可以在200℃至600℃範圍內的惰性氣體(例如Ar、He、N2或類似氣體)環境中進行退火。
形成上閘極電極80U的上WFM層的M次沉積循環中的初始沉積可以按照圖12D所描述的製程進行。例如，初始沉積製程可以包括依次流動第四前驅物(類似於上述的第一前驅物82)具有相對較高的黏附係數，第五前驅物(類似於上述的第二前驅物84)具有相對較低的黏附係數，以及第二反應物(類似於上述的第一反應物86，在某些實施例中也稱為第六前驅物)。在特定實施例 中，第四前驅物是鹵化金屬，第五前驅物是羰基金屬。第四前驅物附著在閘極開口74的上表面，而第五前驅物附著在閘極開口74的下表面(例如，下閘極電極80L的上表面)，根據圖7和圖8所描述的機制。然後，根據圖9所描述的機制，第二反應物流動進來並以比第四前驅物更快的速率與第五前驅物反應。在初始沉積循環之後，每個後續沉積循環可以按照圖12D的製程流程，其中依次流動第四前驅物、第五前驅物和第二反應物，或者按照圖12E的製程流程，其中省略第四前驅物，僅流動第五前驅物和第二反應物。第四前驅物可以每隔一次沉積循環、每隔三次沉積循環或類似方式流動。以這種方式，上閘極電極80U的層可以藉由自下而上的無縫沉積製程成長，以改善電性能(例如，降低電阻)。
在一些實施例中，僅使用上述製程沉積下閘極電極80L和上閘極電極80U的WFM層。隨後，在上WFM層和下WFM層上沉積可選的膠層(圖12A中的步驟214)和填充金屬(步驟216)。膠層和填充金屬可以藉由任何共形沉積製程來形成，例如CVD、ALD、其組合或類似方法。形成膠層和填充金屬的沉積製程可以是或可以不是根據上述自底向上的無縫製程進行的。
此外，進行移除製程以平整上閘極電極80U和第二ILD 72的頂表面。形成閘極介電質78的移除製程可能與形成上閘極電極80U的移除製程相同。在一些實施例中，可以使用如化學機械拋光(CMP)、回蝕製程、其組合或類似的平坦化製程。在平坦化製程包括回蝕製程的實施例中，可以執行任何可接受的蝕刻製程， 如乾蝕刻、濕蝕刻、類似的或其組合，以凹陷上閘極電極80U的閘極電極層。蝕刻可以是等向性或非等向性。由於用於形成上閘極電極80U的無縫自下而上的沉積製程，回蝕製程可以具有改進的控制，例如改進的深度控制。因此，回蝕後的上閘極電極80U的輪廓可能得到改善。經過平坦化製程後，上閘極電極80U、閘極介電質78、第二ILD 72和閘極間隔物44的頂表面實質上共面(在製程變異範圍內)。每個分別成對的閘極介電質78和閘極電極80(包括上閘極電極80U和/或下閘極電極80L)可以統稱為「閘極結構」90(包括上閘極結構90U和下閘極結構90L)。每個閘極結構90沿著半導體奈米結構26的通道區(channel region)的三個側面(例如，上表面、側壁和下表面)延伸(見圖1)。下閘極結構90L也可以沿著半導體鰭片20’的側壁和/或上表面延伸。
由於第一前驅物和第二前驅物被用來形成至少下閘極電極80L的功函數金屬層和/或第四前驅物和第五前驅物被用來形成至少上閘極電極80U的功函數金屬層，來自每個第一前驅物82(以及類似的第四前驅物)和第二前驅物84(以及類似的第五前驅物)的前驅物殘留可能會留在下閘極電極80L和上閘極電極80U中。前驅物殘留可能包括鹵素(例如氯)、碳、氧、氮或類似物，前驅物殘留的濃度可能會變化並沿著箭號76有梯度。例如，當鹵化金屬被用作第一前驅物82(或第四前驅物)時，下閘極電極80L(和/或上閘極電極80U)中的鹵化物殘留(例如Cl)的濃度可能會沿著箭號76朝向基板20的方向減少。再例如，當羰基金屬被用作 第二前驅物84(或第五前驅物)時，下閘極電極80L(和/或上閘極電極80U)中的羰基物殘留(例如碳和/或氧)的濃度可能會沿著箭號76朝向基板20的方向增加。
接下來參考圖11，閘極遮罩92形成於閘極堆疊90上。形成製程可能包括凹陷閘極堆疊90，用介電材料(如氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽等)填充所產生的凹槽，並執行平坦化製程以移除第二ILD 72上方多餘的介電材料部分。
然後通過第二ILD 72形成金屬-半導體合金區94和源極/汲極接觸96，以電性連接至上磊晶源極/汲極區62U和/或下磊晶源極/汲極區62L。作為形成源極/汲極接觸96的示例，使用可接受的微影製程和蝕刻技術在第二ILD 72和第二CESL 70中形成開口。在開口中形成襯(未單獨繪示)，如擴散阻擋層(diffusion barrier layer)、黏合層(adhesion layer)等，以及導電材料。襯可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是鈷、鎢、銅、銅合金、銀、金、鋁、鎳等。可以執行移除製程來去除閘極間隔物44和第二ILD 72的頂表面上的多餘材料。剩餘的襯和導電材料在開口中形成源極/汲極接觸96。在一些實施例中，使用平坦化製程，如CMP、回蝕製程、它們的組合等。在平坦化製程之後，閘極間隔物44、第二ILD 72和源極/汲極接觸96的頂表面實質上共面(在製程變異範圍內)。
選擇性地，金屬-半導體合金區94可在源極/汲極區62與源極/汲極接觸96之間的界面處形成。金屬-半導體合金區94可以 是由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區，由金屬鍺化物(例如，鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區，由金屬矽化物和金屬鍺化物共同形成的矽-鍺化物區，或類似結構。金屬-半導體合金區94可以在源極/汲極接觸96的材料形成之前通過在源極/汲極接觸96的開口中沉積金屬然後進行熱退火製程來形成。該金屬可以是任何能夠與源極/汲極區62的半導體材料(例如，矽、矽鍺、鍺等)反應以形成低電阻金屬-半導體合金的金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金。該金屬可以藉由沉積製程如ALD、CVD、PVD或類似方法來沉積。在熱退火製程後，可以進行清洗製程，如濕式清洗，以去除源極/汲極接觸96開口中的任何殘留金屬，例如從金屬-半導體合金區94的表面去除殘留金屬。然後可以在金屬-半導體合金區94上形成源極/汲極接觸96的材料。
然後形成ESL 104和第三ILD 106。在一些實施例中，ESL 104可能包括具有從第三ILD 106的蝕刻中具有高蝕刻選擇性的介電材料，例如氧化鋁、氮化鋁、氧碳化矽等。第三ILD 106可以使用流動CVD、ALD等方法形成，材料可以包括PSG、BSG、BPSG、USG等，可以藉由任何合適的方法沉積，例如CVD、PECVD等。
隨後，閘極接觸108和源極/汲極通孔110分別形成以接觸上閘極電極80U和源極/汲極接觸96。例如，為了形成閘極接觸108和源極/汲極通孔110，通過第三ILD 106和ESL 104形成閘極 接觸108和源極/汲極通孔110的開口。這些開口可以使用可接受的微影製程和蝕刻技術來形成。在開口中形成襯(未單獨示出)，例如擴散阻擋層、黏合層或類似物，以及導電材料。襯可能包括鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可能是鈷、鎢、銅、銅合金、銀、金、鋁、鎳或類似物。可以執行平坦化製程，例如CMP，以去除第三ILD 106頂部表面的多餘材料。在開口中剩餘的襯和導電材料形成閘極接觸108和源極/汲極通孔110。閘極接觸108和源極/汲極通孔110可以在不同的製程中形成，也可以在同一製程中形成。儘管繪示為在相同的剖面中形成，但應理解，閘極接觸108和源極/汲極通孔110中的每一個可以在不同的剖面中形成，這可能避免接觸的短路。
在元件層112上形成正側內連線結構114。正側內連線結構114包括介電層116以及介電層116中的導電特徵層118。介電層116可以包括由低k介電材料形成的低k介電層。介電層116還可以包括鈍化層，這些鈍化層由非低k且致密的介電材料(如未摻雜矽酸鹽玻璃(USG)、氧化矽、氮化矽或類似材料或其組合)形成於低k介電材料之上。介電層116還可以包括聚合物層(polymer layer)。
導電特徵118可能包括導電線和通孔，這些可以使用鑲嵌製程(damascene process)形成。導電特徵118可能包括金屬線和金屬通孔，其中包括擴散阻擋(diffusion barrier)和在擴散阻擋上的含銅材料。在某些實施例中，鋁墊可能位於金屬線和通孔之上 並與其電性連接。在一些實施例中，對下閘極堆疊90L和下源極/汲極區62L的接觸可以通過元件層112的背面(例如，與正側內連線結構114相對的一側)進行。
在某些實施例中，一種形成半導體元件的方法包括在半導體元件中形成開口以及在開口中沉積目標金屬層，其中沉積目標金屬層包括執行多個沉積循環。多個沉積循環中的初始沉積循環包括使第一前驅物流入開口中，其中第一前驅物附著在開口中的上表面；在使第一前驅物流入之後，使第二前驅物流入開口中，其中第二前驅物附著在開口中的剩餘表面，且第一前驅物不與第二前驅物反應；以及使反應物流入開口中，其中反應物與第二前驅物反應較反應物與第一前驅物反應有更快的速率。可選地，在某些實施例中，第一前驅物具有比第二前驅物更高的黏附係數。可選地，在某些實施例中，第一前驅物是鹵化金屬，且第二前驅物是羰基金屬。可選地，在某些實施例中，在使第一前驅物流入之後，第一前驅物的濃度沿著朝向開口的底部的方向減少。可選地，在某些實施例中，在使第二前驅物流入之後，第二前驅物的濃度沿著朝向開口的底部的方向增加。可選地，在某些實施例中，該方法更使反應物流入時控制製程參數，以使反應物與第二前驅物反應較反應物與第一前驅物反應有更快的速率。可選地，在某些實施例中，製程參數包括製程溫度、電漿的存在或不存在、離子束的存在或不存在、對第一前驅物有選擇性的試劑的存在或上述之組合。可選地，在某些實施例中，在初始沉積循環之後的多個沉積循環中的每個 後續沉積循環包括：使第二前驅物流入開口中；以及使反應物流入開口中。可選地，在某些實施例中，多個沉積循環中的一個後續沉積循環包括：在開口中流動第二前驅物之前，在開口中流動第一前驅物。可選地，在某些實施例中，初始沉積循環更包括：在流入第一前驅物與流入第二前驅物之間執行第一惰性氣體吹淨；在流入第二前驅物與流入反應物之間執行第二惰性氣體吹淨；在流入反應物之後執行第三惰性氣體吹淨。
在某些實施例中，一種方法包括在基板上的多個奈米結構周圍形成虛設閘極堆疊，其中多個奈米結構與多個虛設奈米結構交替堆疊；在基板上方形成下源極/汲極區，其中多個奈米結構的下奈米結構在下源極/汲極區之間延伸；在下源極/汲極區上方形成上源極/汲極區，其中多個奈米結構的上奈米結構在上源極/汲極區之間延伸；移除虛設閘極堆疊和多個虛設奈米結構以定義開口；以及執行第一沉積製程以在開口中形成圍繞多個奈米結構的下功函數金屬(WFM)層。第一沉積製程的初始沉積循環包括：使第一前驅物流入開口中，其中第一前驅物附著在開口中的上表面；在使第一前驅物流入之後，使第二前驅物流入開口中，其中第二前驅物附著於開口中的下表面，且其中第一前驅物具有比第二前驅物更高的黏附係數；以及使第三前驅物流入開口中，其中第三前驅物與第二前驅物反應較第三前驅物與第一前驅物反應有更快的速率。可選地，在某些實施例中，該方法更包括在開口中凹陷下WFM層；以及執行第二沉積製程以在開口中形成圍繞上奈米結構且在下 WFM層上方的上WFM層。可選地，在某些實施例中，第二沉積製程的初始沉積循環包括：使第四前驅物流入開口中，其中第四前驅物附著於開口中的上表面；在流入第四前驅物之後，使第五前驅物流入開口中，其中第五前驅物附著在開口中的剩餘表面，且其中第四前驅物具有比第五前驅物更高的黏附係數；以及使第六前驅物流入開口中，其中第六前驅物與第五前驅物反應較第六前驅物與第四前驅物反應有更快的速率。可選地，在某些實施例中，該方法更包括在上WFM層上方沉積膠層；以及在膠層上方沉積填充金屬。可選地，在某些實施例中，第一前驅物是鹵化金屬，而第二前驅物是羰基金屬。可選地，在某些實施例中，下WFM層包含氮化鈦，其中第一前驅物是TiCl4，而第二前驅物是四(二甲氨基)鈦(TDMAT)，且第三前驅物是NH3或N2H4。可選地，在某些實施例中，第一沉積製程的初始沉積循環之後的第一沉積製程中的每個後續沉積循環包括：使第二前驅物流入開口中；以及使第三前驅物流入開口中。
在某些實施例中，一種半導體元件包括延伸於下源極/汲極區之間的下奈米結構；延伸於上源極/汲極區之間的上奈米結構，其中上奈米結構位於下奈米結構上方，且其中上源極/汲極區位於下源極/汲極區上方；圍繞下奈米結構的下閘極電極，其中下閘極電極包含鹵化物殘留，且其中下閘極電極中鹵化物殘留的濃度在朝向下閘極電極的底表面的方向上減少；以及圍繞上奈米結構的上閘極電極，其中上閘極電極位於下閘極電極上方。可選地，在某 些實施例中，下閘極電極更包括羰基物殘留，且其中羰基物殘留的濃度在朝向下閘極電極的底表面的方向上增加。可選地，在某些實施例中，鹵化物殘留為氯，且羰基物殘留為碳或氧。
前述概述了幾個實施例的特徵，以便相關技術人員更好地理解本揭露的各個方面。相關技術人員應該明白，他們可以輕易地使用本揭露作為設計或修改其他過程和結構的基礎，以實現相同目的和/或獲得此處介紹的實施例的相同優點。相關技術人員還應該意識到，這種等效結構並不偏離本揭露的精神和範疇，他們可以在此範疇內進行各種變更、替換和修改，而不偏離本揭露的精神和範疇。
200:流程圖
202、204、206、208、210、212、214、216:步驟

Claims (10)

  1. 一種形成半導體元件的方法，所述方法包括：在半導體元件中形成開口；以及在所述開口中沉積目標金屬層，其中沉積所述目標金屬層包括執行多個沉積循環，且其中所述多個沉積循環中的初始沉積循環包括：使第一前驅物流入所述開口中，其中所述第一前驅物附著在所述開口中的上表面；在使所述第一前驅物流入之後，使第二前驅物流入所述開口中，其中所述第二前驅物附著在所述開口中的剩餘表面，且其中所述第一前驅物不與所述第二前驅物反應；以及使反應物流入所述開口中，其中所述反應物與所述第二前驅物反應較所述反應物與所述第一前驅物反應有更快的速率。
  2. 如請求項1所述的形成半導體元件的方法，其中所述第一前驅物具有比所述第二前驅物更高的黏附係數。
  3. 如請求項1所述的形成半導體元件的方法，其中在使所述第一前驅物流入之後，所述第一前驅物的濃度沿著朝向所述開口的底部的方向減少。
  4. 如請求項1所述的形成半導體元件的方法，其中在使所述第二前驅物流入之後，所述第二前驅物的濃度沿著朝向所述開口的底部的方向增加。
  5. 如請求項1所述的形成半導體元件的方法，更包括在使所述反應物流入時控制製程參數，以使所述反應物與所述第二前驅物反應較所述反應物與所述第一前驅物反應有更快的速率。
  6. 如請求項1所述的形成半導體元件的方法，其中在所述初始沉積循環之後的所述多個沉積循環中的每個後續沉積循環包括：使所述第二前驅物流入所述開口中；以及使所述反應物流入所述開口中。
  7. 如請求項1所述的形成半導體元件的方法，其中所述初始沉積循環更包括：在流入所述第一前驅物與流入所述第二前驅物之間執行第一惰性氣體吹淨；在流入所述第二前驅物與流入所述反應物之間執行第二惰性氣體吹淨；以及在流入所述反應物之後執行第三惰性氣體吹淨。
  8. 一種形成半導體元件的方法，包括：在基板上的多個奈米結構周圍形成虛設閘極堆疊，其中所述多個奈米結構與所述多個虛設奈米結構交替堆疊；在所述基板上方形成下源極/汲極區，其中所述多個奈米結構的下奈米結構在所述下源極/汲極區之間延伸；在所述下源極/汲極區上方形成上源極/汲極區，其中所述多 個奈米結構的上奈米結構在所述上源極/汲極區之間延伸；移除所述虛設閘極堆疊和所述多個虛設奈米結構以定義開口；以及執行第一沉積製程以在所述開口中形成圍繞所述多個奈米結構的下功函數金屬(WFM)層，其中所述第一沉積製程的初始沉積循環包括：使第一前驅物流入所述開口中，其中所述第一前驅物附著在所述開口中的上表面；在使所述第一前驅物流入之後，使第二前驅物流入所述開口中，其中所述第二前驅物附著於所述開口中的下表面，且其中所述第一前驅物具有比所述第二前驅物更高的黏附係數；以及使第三前驅物流入所述開口中，其中所述第三前驅物與所述第二前驅物反應較所述第三前驅物與所述第一前驅物反應有更快的速率。
  9. 一種半導體元件，包括：延伸於下源極/汲極區之間的下奈米結構；延伸於上源極/汲極區之間的上奈米結構，其中所述上奈米結構位於所述下奈米結構上方，且其中所述上源極/汲極區位於所述下源極/汲極區上方；圍繞所述下奈米結構的下閘極電極，其中所述下閘極電極包括鹵化物殘留，且其中所述下閘極電極中所述鹵化物殘留的濃度在朝向所述下閘極電極的底表面的方向上減少；以及 圍繞所述上奈米結構的上閘極電極，其中所述上閘極電極位於所述下閘極電極上方。
  10. 如請求項9所述的半導體元件，其中所述下閘極電極更包括羰基物殘留，且其中所述羰基物殘留的濃度在朝向所述下閘極電極的所述底表面的方向上增加。
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