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TWI896749B - 半導體裝置與其製造方法 - Google Patents

半導體裝置與其製造方法

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TWI896749B
TWI896749B TW110132539A TW110132539A TWI896749B TW I896749 B TWI896749 B TW I896749B TW 110132539 A TW110132539 A TW 110132539A TW 110132539 A TW110132539 A TW 110132539A TW I896749 B TWI896749 B TW I896749B
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TW
Taiwan
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substrate
height
gate structure
fin
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TW110132539A
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林士堯
李筱雯
鄭宇珊
張銘慶
Original Assignee
台灣積體電路製造股份有限公司
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半導體裝置包括多個第一堆疊結構形成於基板的第一區中，其中第一堆疊結構設置以形成在第一電壓等級下操作的多個第一電晶體。半導體裝置包括多個第二堆疊結構形成於基板的第二區中，其中第二堆疊設置以形成在第二電壓等級下操作的多個第二電晶體，且第二電壓等級大於第一電壓等級。半導體裝置包括第一隔離結構位於相鄰的第一堆疊結構之間並具有第一高度。半導體裝置包括第二隔離結構位於相鄰的第二堆疊結構之間並具有第二高度。第一高度大於第二高度。

Description

半導體裝置與其製造方法
本發明實施例一般關於半導體裝置，更特別關於製造非平面電晶體裝置的方法。
由於多種電子構件(如電晶體、二極體、電阻、電容器、或類似物)的積體密度持續改善，半導體產業已經歷快速成長。積體密度的主要改善來自於重複減少最小結構尺寸，其可整合更多構件於給定面積中。
本發明一實施例揭露半導體裝置。半導體裝置包括基板，包括第一區與第二區。第一區中的半導體裝置包括：第一隔離結構；多個第一通道層，形成於第一隔離結構上並沿著第一方向延伸；以及第一閘極結構，包覆每一第一通道層並沿著第二方向延伸，且第二方向垂直於第一方向。第一閘極結構具有自第一隔離結構的上表面延伸至第一閘極結構的上表面的第一高度。第二區中的半導體裝置包括：第二隔離結構；多個第二通道層，形成於第二隔離結構上並沿著第一方向延伸；以及第二閘極結構，包覆每一第二通道層並沿著第二方向延伸。第二閘極結構具有自第二隔離結構的上表面延伸至第二閘極結構的上表面的第二高度。第二高度大於第一高度。
本發明另一實施例揭露半導體裝置。半導體裝置包括多個第一堆 疊結構，形成於基板的第一區中，其中第一堆疊結構設置以形成在第一電壓等級下操作的多個第一電晶體。半導體裝置包括多個第二堆疊結構，形成於基板的第二區中，其中第二堆疊設置以形成在第二電壓等級下操作的多個第二電晶體，且第二電壓等級大於第一電壓等級。半導體裝置包括第一隔離結構，位於相鄰的第一堆疊結構之間並具有第一高度。半導體裝置包括第二隔離結構，位於相鄰的第二堆疊結構之間並具有第二高度。第一高度大於第二高度。
本發明又一實施例揭露半導體裝置的製造方法。方法包括形成第一鰭狀結構於基板的第一區中，與第二鰭狀結構於基板的第二區中，其中形成於第一區中的電晶體的第一密度大於形成於第二區中的電晶體的第二密度。方法包括形成隔離結構，其包括第一部分於第一區中與第二部分於第二區中，其中第一部分埋置具有第一高度的第一鰭狀結構的下側部分，而第二部分埋置具有第二高度的第二鰭狀結構的下側部分。第一高度大於第二高度。
A-A,B-B,C-C:剖面
D1,D2,H1,H2,H3,H4,H5,H6:高度
D3,D4,D5,D6:深度
100,300:全繞式閘極場效電晶體裝置
102,302:基板
104,401,402:半導體層
106,510,550:隔離結構
108:閘極結構
109:間隔物
110,810,850:源極/汲極結構
112,910,950:層間介電層
200:方法
202,204,206,208,210,212,214,216:步驟
303:分隔物
310,350:區域
410,450:鰭狀結構
412:基板的凸起部分
610,650:虛置閘極結構
612,652:閘極間隔物
710,750:凹陷
812,852:內側間隔物
1010,1050:主動閘極結構
圖1係一些實施例中，全繞式閘極場效電晶體的透視圖。
圖2係一些實施例中，製造非平面電晶體裝置的方法的流程圖。
圖3、4A、4B、4C、5A、5B、5C、6A、6B、6C、7A、7B、7C、8A、8B、8C、9A、9B、9C、10A、10B、及10C係一些實施例中，圖2的方法的多種製作階段時的全繞式閘極場效電晶體裝置或其部分的剖視圖。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為 了清楚說明，可任意增加或減少各種結構的尺寸。
應理解的是，下述揭露內容提供許多不同實施例或實例以實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
一般而言，積體電路包含多種電路形成於基板上。一些電路設置為在較高電壓或電流下操作，而一些電路設置為在較低電壓或電流下操作。為了達到此目標，現有技術可在電路層級中設置不同電路的個別功能。可在裝置層級或電晶體層級中設置一些特性。舉例來說，雖然電晶體可形成不同功能的個別電路，主要的固有特徵(如金屬閘極結構的個別高度、源極/汲極結構的個別高度、或類似特徵)可相同，這會增加積體電路的設計複雜度。因此製作積體電路的現有技術無法符合所有方面的需求。
本發明實施例關於全繞式閘極場效電晶體裝置，更特別關於形成數個全繞式閘極電晶，其特徵在於個別結構的尺寸不同。舉例來說，第一組全繞式閘極電晶體可具有較高的金屬閘極結構及/或較高的源極/汲極結構，而第二組全繞式閘極電晶體可具有較短的金屬閘極結構及/或較短的源極/汲極結構。如此一來，第一組電晶體與第二組電晶體可在不同條件(如電壓等級或電流等級) 下操作。在一些實施例中，這些不同尺寸的電晶體結構的形成方法，可為至少調整第一組電晶體之間與第二組電晶體之間的隔離結構的個別高度。
圖1係多種實施例中，全繞式閘極場效電晶體裝置100的透視圖。全繞式閘極場效電晶體裝置100包括基板102與多個半導體層104(如奈米片、奈米線、或其他奈米結構)於基板102上。半導體層104可彼此垂直分開，其可一起作為全繞式閘極場效電晶體裝置100的導電通道。隔離結構106可形成於基板102的凸起部分的兩側上，而半導體層104位於凸起部分上。閘極結構108包覆每一半導體層104(如每一半導體層104的所有周長)。間隔物109沿著閘極結構108的每一側壁延伸。源極/汲極結構(如圖1所示的源極/汲極結構110)位於閘極結構108的兩側上，且間隔物位於源極/汲極結構與閘極結構之間。層間介電層112位於源極/汲極結構110上。
已簡化圖1所示的全繞式閘極場效電晶體裝置，因此應理解完整的全繞式閘極場效電晶體裝置的一或多個結構可能未圖示於圖1中。舉例來說，圖1未圖示相對於源極/汲極結構110位於閘極結構108的另一側的其他源極/極極結構，以及位於此源極/極極結構上的層間介電層。此外，圖1提供後續圖式所用的多個參考剖面。如圖所示，剖面A-A沿著閘極結構108的縱軸，剖面B-B平行於剖面B-B且穿過源極/汲極結構，而剖面C-C沿著半導體層104的縱軸，且在流動於源極/汲極結構之間的電流方向中。後續圖式將參考這些參考剖面以求圖式清楚。
圖2係本發明一或多個實施例中，形成非平面電晶體裝置的方法200的流程圖。舉例來說，方法200的至少一些步驟可用於形成鰭狀場效電晶體裝置、全繞式閘極場效電晶體裝置(如全繞式閘極場效電晶體裝置100)、奈米片電晶體裝置、奈米線電晶體裝置、垂直電晶體裝置、全繞式閘極電晶體裝置、或類似物。值得注意的是，方法200僅為舉例而非侷限本發明實施例。綜上所述， 應理解在圖2的方法200之前、之中、與之後可提供額外步驟，且一些其他步驟僅簡述於此。在一些實施例中，方法200的步驟可與全繞式閘極場效電晶體裝置在多種製作階段的剖視圖相關，分別如圖3、4A、4B、4C、5A、5B、5C、6A、6B、6C、7A、7B、7C、8A、8B、8C、9A、9B、9C、10A、10B、及10C所示，其將詳述於下。
簡而言之，方法200一開始的步驟202提供基板。方法200的步驟204接著形成第一鰭狀結構於高密度的區域中以及第二鰭狀結構於低密度的區域中，且第一鰭狀結構與第二鰭狀結構各自具有多個第一半導體層與第二半導體層。方法200的步驟206接著形成第一隔離結構於高密度的區域中，以及第二隔離結構於低密度的區域中。方法200的步驟208接著形成第一虛置閘極結構於高密度的區域中，以及第二虛置閘極結構於低密度的區域中。方法200的步驟210接著分別形成源極/汲極凹陷於高密度的區域與低密度的區域中。方法200的步驟212接著分別形成源極/汲極結構於高密度的區域與低密度的區域中。方法200的步驟214接著分別形成第一層間介電層與第二層間介電層於高密度的區域與低密度的區域中。方法200的步驟216接著分別形成第一主動閘極結構與第二主動閘極結構於高密度的區域與低密度的區域中。
如上所述，圖3至10C各自顯示全繞式閘極場效電晶體裝置300的一部分在圖2的方法200知多種製作階段的剖視圖。全繞式閘極場效電晶體裝置300與圖1所示的全繞式閘極場效電晶體裝置100類似，但不顯示特定的結構極/或區域以簡化圖式。舉例來說，全繞式閘極場效電晶體裝置300的後續圖式不含源極/汲極結構(如圖1的源極/汲極結構110)。應理解的是，全繞式閘極場效電晶體裝置300可進一步包含數個其他裝置(未圖示於後續圖式中)如電感、熔絲、電容器、線圈、或類似物，其仍屬本發明實施例的範疇。
圖3對應圖2的步驟202，係全繞式閘極場效電晶體裝置300在多種 製作階段之一的剖視圖，其包括基板302。圖3的剖視圖沿著全繞式閘極場效電晶體裝置300的主動或虛置閘極結構的長度方向，比如圖1所示的剖面A-A。
基板302可為半導體基板如基體半導體、絕緣層上半導體基板、或類似物，其可摻雜(比如摻雜p型或n型摻質)或未摻雜。基板302可為晶圓如矽晶圓。一般而言，絕緣層上矽基板包含半導體材料層形成於絕緣層上。舉例來說，絕緣層可為埋置氧化物層如氧化矽層或類似物。絕緣層可提供於基板上，而基板通常是矽基板或玻璃基板。亦可採用其他基板如多層基板或組成漸變基板。在一些實施例中，基板302的半導體材料可包含矽、鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。
在一些實施例中，基板302可包含區域310及350。區域310可設置為形成較高閘極密度的數個電晶體(因此有時視作高密度的區域310)，而區域350可設置為形成較低閘極密度的數個電晶體(因此有時視作低密度的區域350)。綜上所述，與形成於高密度的區域310中的電晶體的結構(如鰭狀物)相較，低密度的區域350中的電晶體的結構(如鰭狀物)可較疏鬆。在多種實施例中，形成於高密度的區域310中的電晶體可作為邏輯電路、靜態隨機存取記憶體電路、及/或環形震盪器。形成於區域310中的這些電晶體有時可視作核心電晶體。舉例來說，形成於低密度的區域350中的電晶體可作為輸入/輸出電路，及/或串行器/解串器。形成於區域350中的這些電晶體有時可視作輸入/輸出電晶體。
如圖3與後續圖式所示，高密度的區域310與低密度的區域350彼此隔有分隔物303，其可包含額為的結構、構件、或裝置，但省略於此以簡化說明。應理解的是，可對區域310及350同時進行方法200的一些步驟。為了說明目的，形成於區域310及350中的結構可圖示於相同圖式中，其可對應方法200的步驟之 一。
一般而言，此處所述的用語「輸入/輸出電晶體」與「核心電晶體」一般可分別視作設置為操作較高電壓(如較高閘源電壓)的電晶體與設置為操作較低電壓(如較低閘源電壓)的電晶體。因此應理解輸入/輸出電晶體可包含操作電壓較高的任何其他多種電晶體，而核心電晶體可包含操作電壓較低的任何其他多種電晶體，其仍屬於本發明實施例的範疇。在多種實施例中，可適當設置輸入/輸出電晶體，其至少一特徵為較高的金屬閘極結構、較高的源極/汲極結構、與較厚的閘極介電層。可適當設置核心電晶體，其至少一特徵為較短的金屬閘極結構、較短的源極/汲極結構、或較薄的閘極介電層。上述設置將詳述如下。
圖4A對應圖2的步驟204，係全繞式閘極場效電晶體裝置300在多種製作階段之一的剖視圖，其分別包含鰭狀結構410於區域310中以及鰭狀結構450於區域350中。圖4A的剖視圖沿著全繞式閘極場效電晶體裝置300的主動或虛置閘極結構的長度方向，比如圖1所示的剖面A-A。圖4B及4C分別對應相同步驟的全繞式閘極場效電晶體裝置300沿著圖1所示的剖面B-B及剖面C-C的剖視圖。
為了形成鰭狀結構410及450，數個半導體層401與數個半導體層402可彼此交錯以形成堆疊。舉例來說，半導體層402之一位於半導體層401之一上，而另一半導體層401位於半導體層402上，以此類推。堆疊可包含交錯的任何數目的半導體層401及402。以圖4A至4C(與後續圖式)為例，堆疊可包含彼此交錯的三個半導體層401與三個半導體層402，且最頂部的半導體層為半導體層402。應理解的是，全繞式閘極場效電晶體裝置300可包含任何數目的半導體層401與半導體層402，且最頂層的半導體層可為半導體層401或半導體層402，其亦屬於本發明實施例的範疇。
半導體層401及402可具有個別的不同厚度。此外，半導體層401 可具有彼此不同的厚度。半導體層402可具有彼此不同的厚度。每一半導體層401及402的厚度可為幾奈米至幾十奈米。堆疊的第一層可比其他半導體層401及402厚。在一實施例中，每一半導體層401的厚度可為約5nm至約20nm，而每一半導體層402的厚度可為約5nm至約20nm。
半導體層401及402可具有不同組成。在多種實施例中，兩個半導體層401及402的組成可提供彼此之間不同的氧化速率及/或蝕刻選擇性。在一實施例中，半導體層401可各自包含矽鍺Si1-xGex，而半導體層402可各自包含矽。在一實施例中，每一半導體層402為未摻雜或實質上無摻質的矽，其外加摻質濃度可為約0cm-3至約1x1017cm-3。舉例來說，在形成半導體層402(如矽)時不刻意進行摻雜。
在多種實施例中，可刻意摻雜半導體層402。舉例來說，當全繞式閘極場效電晶體裝置300設置為n型電晶體(並以增強模式操作)，每一半導體層402可為摻雜p型摻質如硼、鋁、銦、或鎵的矽。當全繞式閘極場效電晶體裝置300設置為p型電晶體(並以增強模式操作)，每一半導體層402可為摻雜n型摻質如磷、砷、或銻的矽。在另一例中，全繞式閘極場效電晶體裝置300設置為n型電晶體(並以空乏模式操作)，每一半導體層402可為摻雜n型摻質的矽。當全繞式閘極場效電晶體裝置300設置為p型電晶體(並以空乏模式操作)，每一半導體層402可為摻雜p型摻質的矽。
在一些實施例中，每一半導體層401為矽鍺Si1-xGex，其鍺莫耳比例x小於50%。舉例來說，半導體層401的矽鍺Si1-xGex的鍺莫耳比例x可為約15%至35%。此外，半導體層401可包含這些材料中的不同組成，而半導體層402可包含這些材料中的不同組成。半導體層401及402亦可包含其他材料，比如半導體化合物(碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、 或上述之組合。半導體層401及402的材料選擇，可提供不同的氧化速率及/或蝕刻選擇性。
半導體層401及402可自半導體基板302磊晶成長。舉例來說，每一半導體層401及402的成長方法可為分子束磊晶製程、化學氣相沉積製程如有機金屬化學氣相沉積製程、及/或其他合適的磊晶成長製程。在磊晶成長時，半導體基板302的磊晶結構向上延伸，造成半導體層401與402的結晶方向與半導體基板302的結晶方向相同。
一旦成長半導體層401及402於半導體基板302上以作為堆疊，可圖案化堆疊以形成鰭狀結構410與鰭狀結構450，如圖4A至4C所示。每一鰭狀結構可沿著橫向方向伸長，且可包含彼此交錯的圖案化的半導體層401及402的堆疊。鰭狀結構410及450的形成方法可為圖案化半導體層401及402的堆疊與半導體基板302，且圖案化方法可為光微影與蝕刻技術。
舉例來說，可形成遮罩層(其可包含多層如墊氧化物層與上方的硬遮罩層)於堆疊最頂部的半導體層(如圖4A至4C中的半導體層402)上。舉例來說，墊氧化物層可為含氧化矽的薄膜，其形成方法可採用熱氧化製程。墊氧化物層可作為最頂部的半導體層402與硬遮罩層之間的黏著層。在一些實施例中，硬遮罩層可包含氮化矽、氮氧化矽、碳氮化矽、類似物、或上述之組合。在一些其他實施例中，硬遮罩層包含的材料可與半導體層401或402的材料類似，比如矽鍺Si1-yGey或鍺，其中莫耳比例y可與半導體層401的莫耳比例x不同或類似。舉例來說，硬遮罩層可形成於堆疊上(比如在圖案化堆疊之前)，且形成方法可採用低壓化學氣相沉積或電漿輔助化學氣相沉積。
遮罩層的圖案化方法可採用光微影技術。一般而言，光微影技術沉積、曝光、與顯影光阻材料(未圖示)，以移除光阻材料的一部分。保留的光阻材料可保護下方材料(如此例中的遮罩層)免於後續製程步驟如蝕刻的影響。舉例 來說，光阻材料用於圖案化墊氧化物層與墊氮化物層，以形成圖案化的遮罩。
圖案化的遮罩之後可用於圖案化基板302與半導體層401及402的露出部分，以分別形成鰭狀結構410於區域310中以及鰭狀結構450於區域350中，進而定義溝槽(或開口)於鰭狀結構之間。當形成多個鰭狀結構時，此溝槽可謂於任何相鄰的鰭狀結構之間。在一些實施例中，鰭狀結構410及450的形成方法可為蝕刻溝槽於半導體層401及402與基板302中，且蝕刻方法可為反應性離子蝕刻、中性束蝕刻、類似方法、或上述之組合。蝕刻可為非等向。在一些實施例中，溝槽可為彼此平行的帶狀物(在上視圖中)，且彼此緊密排列。在一些實施例中，溝槽可連續地圍繞個別鰭狀結構。
圖5A對應圖2的步驟206，係全繞式閘極場效電晶體裝置300在多種製作階段之一的剖視圖，其包含一或多個隔離結構510於區域310中，以及一或多個隔離結構550於區域350中。圖5A的剖視圖沿著全繞式閘極場效電晶體裝置300的主動或虛置閘極結構的長度方向，比如圖1所示的剖面A-A。圖5B及5C分別對應相同步驟的全繞式閘極場效電晶體裝置300沿著圖1所示的剖面B-B及剖面C-C的剖視圖。
為了形成隔離結構510及550，可全面沉積絕緣材料於工件(含鰭狀結構410及450)上。舉例來說，絕緣材料可沿著鰭狀結構410及450的個別側壁與上表面，覆蓋鰭狀結構410及450。在一些實施例中，絕緣材料可為氧化物如氧化矽、氮化物、類似物、或上述之組合，且其形成方法可為高密度電漿化學氣相沉積、可流動的化學氣相沉積(比如在遠端電漿系統中沉積化學氣相沉積為主的材料，之後固化材料使其轉換成另一材料如氧化物)、類似方法、或上述之組合。可採用其他絕緣材料及/或其他形成製程。在一例中，絕緣材料為可流動的化學氣相沉積製程所形成的氧化矽。一旦形成絕緣材料，即可進行退火製程。平坦化製程如化學機械研磨製程，可移除任何多餘的絕緣材料，並形成絕緣材 料的上表面與圖案化遮罩(未圖示)的上表面以定義鰭狀結構410及450。在多種實施例中，平坦化製程亦可移除圖案化遮罩。
接著可使絕緣材料凹陷，以形成隔離結構510於區域310中，以及隔離結構550於區域350中，如圖5A及5B所示。隔離結構510及550有時可分別視作淺溝槽隔離結構510及550。使隔離結構510及550凹陷，使鰭狀結構410及450自隔離結構510及550的相鄰部分之間凸起。隔離結構510及550的上表面可具有平坦表面(如圖示)、凸起表面、凹陷表面(如碟化)、或上述之組合。藉由合適蝕刻，隔離結構510及550的上表面可平坦、凸起、及/或凹陷。可採用可接受的蝕刻製程使隔離結構510及550凹陷，比如對隔離結構510及550的絕緣材料具有選擇性的蝕刻製程。舉例來說，可進行乾蝕刻或採用稀釋氫氟酸的濕蝕刻，以形成隔離結構510及550。
在多種實施例中，隔離結構510形成於高密度的區域310中，其高度可大於低密度的區域350中的隔離結構550的高度。如圖5A所示，隔離結構510的高度H1係基板302的上表面至隔離結構510的上表面之距離。隔離結構550的高度H2係基板302的上表面至隔離結構550的上表面之距離。高度H1大於高度H2。如此一來，鰭狀結構410的基板的凸起部分412的高度D1，與鰭狀結構450的基板的凸起部分的高度D2不同。在一些實施例中，高度D1係隔離結構510的上表面至鰭狀結構410的最底部的半導體層(如半導體層401)的下表面之距離。高度D2係隔離結構550的上表面至鰭狀結構450的最底部的半導體層(如半導體層401)的下表面之距離。在非限制性的例子中，高度D1及D2可各自介於約0.3nm至約100nm之間。
圖6A對應圖2的步驟208，係全繞式閘極場效電晶體裝置300在多種製作階段之一的剖視圖，其包含虛置閘極結構610於區域310中以及虛置閘極結構650於區域350中。圖6A的剖視圖沿著全繞式閘極場效電晶體裝置300的主動 或虛置閘極結構的長度方向，比如圖1所示的剖面A-A。圖6B及6C分別對應相同步驟的全繞式閘極場效電晶體裝置300沿著圖1所示的剖面B-B及剖面C-C的剖視圖。
虛置閘極結構610及650的長度方向(如沿著圖1中的剖面A-A)垂直於鰭狀結構的長度方向(如沿著圖1中的剖面C-C)。如此一來，虛置閘極結構610可覆蓋(如跨過)區域310中的鰭狀結構410的一部分。在形成虛置閘極結構610於區域310中的步驟之前、之中、或之後，可形成虛置閘極結構650於區域350中以覆蓋(如跨過)鰭狀結構450的一部分。舉例來說，虛置閘極結構610及650可分別跨過鰭狀結構410及450的中心部分，使鰭狀結構410及450的個別末端或側部露出，如圖6A及6B所示。圖6A及6B分別穿過虛置閘極結構與鰭狀結構的部分(設置以形成源極/汲極結構)。
如圖6A所示，虛置閘極結構610的下表面可接觸隔離結構510的上表面，而虛置閘極結構650的下表面可接觸隔離結構550的上表面。由於虛置閘極結構610及650可具有共平面的上表面，且隔離結構510及550的高度不同(比如隔離結構510比隔離結構550高)，虛置閘極結構610的下表面可高於虛置閘極結構650的下表面。換言之，虛置閘極結構610的高度H3小於虛置閘極結構650的高度H4。
虛置閘極結構610及650可各自包含虛置閘極介電層與虛置閘極，其未圖示以求圖式清楚。為了形成虛置閘極結構610及650，可分別形成介電層於鰭狀結構410及450上。舉例來說，介電層可為氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、上述之多層、或類似物，且其形成方法可為沉積或熱成長。
形成閘極層於介電層上，並形成遮罩層於閘極層上。可沉積閘極層於介電層上，接著以化學機械研磨等方法平坦化閘極層。可沉積遮罩層於閘 極層上。閘極層的組成可為多晶矽，但亦可採用其他材料。舉例來說，遮罩層的組成可為氮化矽或類似物。
在形成層狀物(如介電層、閘極層、與遮罩層)之後，可採用合適的微影與蝕刻技術圖案化遮罩層。接著可由合適的蝕刻技術將遮罩層的圖案轉移至閘極層與介電層，以分別形成虛置閘極結構610及650。
一旦形成虛置閘極結構610及650，即可形成閘極間隔物612於虛置閘極結構610的兩側側壁上，且可形成閘極間隔物652於虛置閘極結構650的兩側側壁上，如圖6C所示。閘極間隔物612及652可各自為低介電常數的間隔物，且組成可為合適的介電材料如氧化矽、碳氮氧化矽、或類似物。可採用任何合適的沉積法如熱氧化、化學氣相沉積、或類似方法，以形成閘極間隔物612及652。圖6C所示的閘極間隔物612及652的形狀與形成方法僅為非限制性的例子，而其他形狀與形成方法亦屬可能。這些變化與其他變化完全包含於本發明實施例的範疇中。
圖7A對應圖2的步驟210，係全繞式閘極場效電晶體裝置300在多種製作階段之一的剖視圖，其移除虛置閘極結構610未覆蓋的區域310中的鰭狀結構410的末端部分，以及虛置閘極結構650未覆蓋的區域350中的鰭狀結構450的末端部分。圖7A的剖視圖沿著全繞式閘極場效電晶體裝置300的主動或虛置閘極結構的長度方向，比如圖1所示的剖面A-A。圖7B及7C分別對應相同步驟的全繞式閘極場效電晶體裝置300沿著圖1所示的剖面B-B及剖面C-C的剖視圖。
如圖7B及7C所示，虛置閘極結構610(與閘極間隔物612)可視作遮罩，並使未覆蓋的鰭狀結構410的部分凹陷(如採用蝕刻)，因此保留的鰭狀結構410所具有的個別保留部分具有彼此交錯堆疊的半導體層401及402。虛置閘極結構650(與閘極間隔物652)可視作遮罩，並使未覆蓋的鰭狀結構410的部分凹陷(如採用蝕刻)，因此保留的鰭狀結構450所具有的個別保留部分具有彼此交錯堆疊的 半導體層401及402。如此一來，凹陷710可形成於保留的鰭狀結構410的兩側上，而凹陷750可形成於保留的鰭狀結構450的兩側上。
在多種實施例中，凹陷710延伸至基板302中的深度D3小於凹陷750延伸至基板302中的深度D4，如圖7B所示。在一些實施例中，深度D3及D4可為凹陷710及750的最底端至隔離結構510及550的上表面之距離。在非限制性的例子中，深度D3及D4可各自介於約0.3nm至約100nm之間。沿著圖7C中的另一剖面中，凹陷710及750延伸至基板302中的深度分別為深度D5及D6。在一些實施例中，深度D5及D6可為凹陷710及750的最底端至鰭狀結構410及450的半導體層401的下表面之距離。在非限制性的例子中，深度D5及D6可各自介於約0.3nm至約100nm之間。
形成凹陷710及750的凹陷步驟可設置為具有至少一些非等向特性。舉例來說，凹陷步驟可包含電漿蝕刻製程，其可具有一定程度的非等向特性。在此電漿蝕刻製程中(包括自由基電漿蝕刻、遠端電漿蝕刻、或其他合適的電漿蝕刻製程)，可採用氣體源(如氯氣、溴化氫、四氟化碳、氟仿、二氟甲烷、氟化甲烷、六氟-1,3-丁二烯、三氯化硼、六氟化硫、氫氣、三氟化氮、其他合適氣體源、或上述之組合)與鈍氣(如氮氣、氧氣、二氧化碳、二氧化硫、一氧化碳、甲烷、四氯化矽、其他合適的鈍氣、或上述之組合)。此外為了凹陷步驟，可由氣體如氬氣、氦氣、氖氣、其他合適的稀釋氣體、或上述之組合稀釋氣體源及/或鈍氣，以控制上述的蝕刻速率。
對鰭狀結構450的蝕刻量可大於對鰭狀結構410的蝕刻量(比如較長的蝕刻時間、較高的源功率及/或偏功率、或類似參數)，使凹陷深度的差異介於約1nm至約50nm之間。舉例來說，在施加蝕刻於鰭狀結構450上時，可遮罩鰭狀結構410。在施加蝕刻於鰭狀結構410上時，可遮罩鰭狀結構450。此外，為了控制凹陷深度的差異不會超出臨界值(比如約50nm)，一些實施例形成凹陷750 於低密度的區域350中所採用的上述鈍氣量，大於形成凹陷710於高密度的區域310中所採用的上述鈍氣量。
圖8A對應圖2的步驟212，係全繞式閘極場效電晶體裝置300在多種製作階段之一的剖視圖，其包括源極/汲極結構810於區域310中，以及源極/汲極結構850於區域350中。圖8A的剖視圖沿著全繞式閘極場效電晶體裝置300的主動或虛置閘極結構的長度方向，比如圖1所示的剖面A-A。圖8B及8C分別對應相同步驟的全繞式閘極場效電晶體裝置300沿著圖1所示的剖面B-B及剖面C-C的剖視圖。
如圖8B及8C所示，源極/汲極結構810位於凹陷710中，並自隔離結構510的上表面凸起。源極/汲極結構850位於凹陷750中，並自隔離結構550的上表面凸起。如此一來，源極/汲極結構810的下側部分可繼承凹陷710的尺寸與輪廓(比如延伸至基板302中的深度為D3及/或D5)，而源極/汲極結構850的下側部分可繼承凹陷750的尺寸與輪廓(比如延伸至基板302中的深度為D4及/或D6)。源極/汲極結構810及850的形成方法可為分別磊晶成長半導體材料於凹陷710及750中，其可採用合適的方法如有機金屬化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、選擇性磊晶成長、類似方法、或上述之組合。
在形成源極/汲極結構810及850之前，可採用拉回製程以移除半導體層的末端部分，使鰭狀結構410及450的半導體層401拉回一段距離。在半導體層402包含矽且半導體層401包含矽鍺的例子中，拉回製程可包含氯化氫氣體等向蝕刻製程，其可蝕刻矽鍺而不攻擊矽。因此在此製程時，矽層(奈米結構)如半導體層402可維持完整。如此一來，相對於相鄰的半導體層402，可形成一對凹陷於每一半導體層401的末端上。接著可將介電材料填入沿著半導體層401的末端的這些凹陷，以形成內側間隔物812及852，如圖8C所示。內側間隔物所用的介電材料可包含氮化矽、碳氮硼化矽、碳氮化矽、碳氮氧化矽、或適於形成電 晶體的絕緣閘極側壁間隔物的任何其他種類的介電材料(如介電常數小於約5的介電材料)。
如圖8C所示，源極/汲極結構810位於鰭狀結構410的兩側上以耦接至鰭狀結構410的半導體層402，並與鰭狀結構410的半導體層401隔有內側間隔物812。源極/汲極結構850位於鰭狀結構450的兩側上以耦接至鰭狀結構450的半導體層402，並與鰭狀結構450的半導體401隔有內側間隔物852。此外，源極/汲極結構810與虛置閘極結構610隔有閘極間隔物612(或至少其部分)，而源極/汲極結構850與虛置閘極結構650隔有閘極間隔物652(或至少其部分)。
在本發明多種實施例中，每一鰭狀結構中的半導體層402可一起作為電晶體的導電通道。綜上所述，半導體層402之後可視作通道層。每一鰭狀結構中保留的半導體層401之後可置換為閘極結構的一部分，其可設置以包覆對應的通道層。綜上所述，半導體層401之後可視作犧牲層。
藉由使基板302的低密度的區域350凹陷的程度大於使基板302的高密度的區域310凹陷的程度，區域350中的源極/汲極結構850的高度H6大於區域310中的源極/汲極結構810的高度H5，如圖8B所示。由於耦接至鰭狀結構450的通道層如半導體層402的源極/汲極結構具有較大尺寸(圖8C)，採用源極/汲極結構850的電晶體的驅動電流，可大於採用源極/汲極結構810的電晶體的驅動電流。然而為了控制(如關閉)此高驅動電流，區域350中的電晶體的主動閘極結構可具有較大尺寸，如下詳述。
圖9A對應圖2的步驟214，係全繞式閘極場效電晶體裝置300在多種製作階段之一的剖視圖，其包括層間介電層910於區域310中，以及層間介電層950於區域350中。圖9A的剖視圖沿著全繞式閘極場效電晶體裝置300的主動或虛置閘極結構的長度方向，比如圖1所示的剖面A-A。圖9B及9C分別對應相同步驟的全繞式閘極場效電晶體裝置300沿著圖1所示的剖面B-B及剖面C-C的剖視 圖。
在一些實施例中，可同時形成層間介電層910及950以覆蓋區域310中的源極/汲極結構810與區域350中的源極/汲極結構850。層間介電層910及950的組成可為介電材料如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物，且其沉積方法可為任何合適方法如化學氣相沉積、電漿輔助化學氣相沉積、或可流動的化學氣相沉積。在形成層間介電層之後，可視情況形成介電層(未圖示)於層間介電層上。介電層可作為保護層，以在後續的蝕刻製程中避免層間介電層損失。介電層的組成可為合適材料如氮化矽、碳氮化矽、或類似物，且其形成方法可為合適方法如化學氣相沉積、電漿輔助化學氣相沉積、或可流動的化學氣相沉積。在形成介電層之後，可進行平坦化製程如化學機械研磨製程，使介電層具有齊平的上表面。一些實施例在平坦化製程之後，介電層的上表面可與虛置閘極結構610及650的上表面齊平。
圖10A對應圖2的步驟216，係全繞式閘極場效電晶體裝置300在多種製作階段之一的剖視圖，其包括主動閘極結構1010(如金屬閘極結構)於區域310中，以及主動閘極結構1050(如金屬閘極結構)於區域350中。圖10A的剖視圖沿著全繞式閘極場效電晶體裝置300的主動或虛置閘極結構的長度方向，比如圖1所示的剖面A-A。圖10B及10C分別對應相同步驟的全繞式閘極場效電晶體裝置300沿著圖1所示的剖面B-B及剖面C-C的剖視圖。
在形成層間介電層910及950之後，可同時移除虛置閘極結構610及650與保留的犧牲層如半導體層401。在多種實施例中，虛置閘極結構610及650與犧牲層如半導體層401的移除方法可為選擇性蝕刻(如氯化氫)，而通道層如半導體層402維持實質上完整。在移除虛置閘極結構610及650之後，可形成閘極溝槽以露出每一通道層如半導體層402的個別側壁。在移除犧牲層如半導體層401以進一步延伸閘極溝槽之後，可露出通道層如每一半導體層402的個別上表面及 /或個別下表面。如此一來，可露出每一通道層如半導體層402的所有周長。接著形成主動閘極結構1010以包覆鰭狀結構410(或堆疊)的每一通道層如半導體層402，並形成主動閘極結構1050以包覆鰭狀結構450(或堆疊)的每一通道層如半導體層402。
在一些實施例中，主動閘極結構1010及1050各自包含閘極介電層與閘極金屬。閘極介電層可包覆每一通道層如半導體層402，比如包覆其上表面、下表面、與側壁。閘極介電層的組成可為不同的高介電常數的介電材料或類似的高介電常數的介電材料。高介電常數的介電材料可包含鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛、或上述之組合的金屬氧化物或矽酸鹽。閘極介電層可包含多個高介電常數的介電材料的堆疊。閘極介電層的沉積方法可採用任何合適方法，比如分子束沉積、原子層沉積、電漿輔助化學氣相沉積、或類似方法。在一些實施例中，閘極介電層可視情況包括實質上薄的氧化物層(如氧化矽層)，其可為形成於每一通道層如半導體層402的表面上的原生氧化物層。
閘極金屬可包含多個金屬材料的堆疊。舉例來說，閘極金屬可為p型功函數層、n型功函數層、上述之多層、或上述之組合。功函數層亦可視作功函數金屬。p型功函數金屬的例子可包含氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、鋯矽化物、鉬矽化物、鉭矽化物、鎳矽化物、其他合適的p型功函數材料、或上述之組合。n型功函數金屬的例子可包含鈦、銀、鉭鋁、碳化鉭鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、其他n型的功函數材料、或上述之組合。功函數層的材料組成與功函數值相關，因此可選擇功函數層的材料以調整其功函數，以達裝置中的目標臨界電壓。功函數層的沉積方法可為化學氣相沉積、物理氣相沉積、原子層沉積、及/或其他合適製程。
一旦形成主動閘極結構1010及1050，可分別定義或形成數個電晶體於區域310與區域350中。舉例來說，第一電晶體採用主動閘極結構1010與源 極/汲極結構810分別作為其閘極、源極、與汲極，其可形成於區域310中。第二電晶體採用主動閘極結構1050與源極/汲極結構850分別作為其閘極、源極、與汲極，其可形成於區域350中。在一些實施例中，第一電晶體有時可視作核心電晶體，而第二電晶體有時可視作輸入/輸出電晶體。如上所述，輸入/輸出電晶體的源極/汲極結構尺寸大於核心電晶體的源極/汲極結構尺寸，使輸入/輸出電晶體可傳導較高等級的驅動電流。為了導通較高等級的電流，輸入/輸出電晶體的主動閘極結構之尺寸(如高度)大於核心電晶體的主動閘極結構之尺寸，以控制較高電流。如圖10A所示，主動閘極結構1010及1050可繼承虛置閘極結構的尺寸與輪廓，因此主動閘極結構1010及1050可分別具有高度H3及H4。
本發明一實施例揭露半導體裝置。半導體裝置包括基板，包括第一區與第二區。第一區中的半導體裝置包括：第一隔離結構；多個第一通道層，形成於第一隔離結構上並沿著第一方向延伸；以及第一閘極結構，包覆每一第一通道層並沿著第二方向延伸，且第二方向垂直於第一方向。第一閘極結構具有自第一隔離結構的上表面延伸至第一閘極結構的上表面的第一高度。第二區中的半導體裝置包括：第二隔離結構；多個第二通道層，形成於第二隔離結構上並沿著第一方向延伸；以及第二閘極結構，包覆每一第二通道層並沿著第二方向延伸。第二閘極結構具有自第二隔離結構的上表面延伸至第二閘極結構的上表面的第二高度。第二高度大於第一高度。
在一些實施例中，形成於第一區中的電晶體的第一密度大於形成於第二區中的電晶體的第二密度。
在一些實施例中，第一區中的半導體裝置更包括自基板凸起的第一基板凸起部分，而第二區中的半導體裝置更包括自基板凸起的第二基板凸起部分。
在一些實施例中，第一基板凸起部分位於最底部的第一通道層之 下並沿著第一方向延伸，而第二基板凸起部分位於最底部的第二通道層之下並沿著第一方向延伸。
在一些實施例中，第二隔離結構的上表面與第二基板凸起部分的上表面之間的高度差異，大於第一隔離結構的上表面與第一基板凸起部分的上表面之間的高度差異。
在一些實施例中，第一區中的半導體裝置包括第一源極/汲極結構耦接至每一第一通道層，而第二區中的半導體裝置包括第二源極/汲極結構耦接至每一第二通道層。
在一些實施例中，第二源極/汲極結構的下表面與第二隔離結構的上表面之間的高度差異，大於第一源極/汲極結構的下表面與第一隔離結構的上表面之間的高度差異。
在一些實施例中，第二源極/汲極結構延伸至基板中的距離大於第一源極/汲極結構延伸至基板中的距離。
在一些實施例中，第二源極/汲極結構的高度大於第一源極/汲極結構的高度。
本發明另一實施例揭露半導體裝置。半導體裝置包括多個第一堆疊結構，形成於基板的第一區中，其中第一堆疊結構設置以形成在第一電壓等級下操作的多個第一電晶體。半導體裝置包括多個第二堆疊結構，形成於基板的第二區中，其中第二堆疊設置以形成在第二電壓等級下操作的多個第二電晶體，且第二電壓等級大於第一電壓等級。半導體裝置包括第一隔離結構，位於相鄰的第一堆疊結構之間並具有第一高度。半導體裝置包括第二隔離結構，位於相鄰的第二堆疊結構之間並具有第二高度。第一高度大於第二高度。
在一些實施例中，每一第一堆疊結構包括自基板凸出的第一基板凸出部分以及一或多個第一通道層，而第一基板凸出部分與一或多個第一通道 層彼此垂直分開；以及其中每一第二堆疊結構包括自基板凸出的第二基板凸出部分以及一或多個第二通道層，而第二基板凸出部分與一或多個第二通道層彼此垂直分開。
在一些實施例中，第二隔離結構的上表面與第二基板凸起部分的上表面之間的高度差異，大於第一隔離結構的上表面與第一基板凸起部分的上表面之間的高度差異。
在一些實施例中，第一電晶體各自包括第一高度的第一金屬閘極結構，且第二電晶體各自包括第二高度的第二金屬閘極結構，其中第二高度大於第一高度。
在一些實施例中，第一電晶體各自包含第一高度的一對第一源極/汲極結構，且第二電晶體各自包含第二高度的一對第二源極/汲極結構，且第二高度大於第一高度。
在一些實施例中，第二源極/汲極結構延伸至基板中的距離大於第一源極/汲極結構延伸至基板中的距離。
在一些實施例中，第一區中的第一電晶體的第一密度大於第二區中的第二電晶體的第二密度。
在一些實施例中，每一第一電晶體包括核心電晶體，而每一第二電晶體包括輸入/輸出電晶體。
在一些實施例中，第一鰭狀結構與第二鰭狀結構各自包括彼此垂直分開的多個通道層。
在一些實施例中，方法更包括：形成第一虛置閘極結構以跨過第一鰭狀結構，其中第一虛置閘極結構的下表面的一部分接觸隔離結構的第一部分的上表面；形成第二虛置閘極結構以跨過第二鰭狀結構，其中第二虛置閘極結構的下表面的一部分接觸隔離結構的第二部分的上表面；移除自第一虛置閘 極結構橫向凸出的第一鰭狀結構的上側部分，以形成第一凹陷於第一虛置閘極結構的兩側上，其中第一凹陷比隔離結構的第一部分的上表面垂直地低了第一深度；移除自第二虛置閘極結構橫向凸出的第二鰭狀結構的上側部分，以形成第二凹陷於第二虛置閘極結構的兩側上，其中第二凹陷比隔離結構的第二部分的上表面垂直地低了第二深度，且第二深度大於第一深度；形成一對第一磊晶結構於第一凹陷上；形成一對第二磊晶結構於第二凹陷上；以及將第一虛置閘極結構與第二虛置閘極結構分別置換為第一主動閘極結構與第二主動閘極結構。
本發明又一實施例揭露半導體裝置的製造方法。方法包括形成第一鰭狀結構於基板的第一區中，與第二鰭狀結構於基板的第二區中，其中形成於第一區中的電晶體的第一密度大於形成於第二區中的電晶體的第二密度。方法包括形成隔離結構，其包括第一部分於第一區中與第二部分於第二區中，其中第一部分埋置具有第一高度的第一鰭狀結構的下側部分，而第二部分埋置具有第二高度的第二鰭狀結構的下側部分。第一高度大於第二高度。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
H 3,H 4:高度 300:全繞式閘極場效電晶體裝置 302:基板 303:分隔物 310,350:區域 402:半導體層 410,450:鰭狀結構 510,550:隔離結構 1010,1050:主動閘極結構

Claims (9)

  1. 一種半導體裝置，包括： 一基板，包括一第一區與一第二區，其中形成於該第一區中的電晶體的一第一密度大於形成於該第二區中的電晶體的一第二密度，其中該第一區中的該半導體裝置包括自該基板凸起的一第一基板凸起部分，而該第二區中的該半導體裝置包括自該基板凸起的一第二基板凸起部分； 其中該第一區中的該半導體裝置包括： 一第一隔離結構； 多個第一通道層，形成於該第一隔離結構上並沿著一第一方向延伸；以及 一第一閘極結構，包覆每一該些第一通道層並沿著一第二方向延伸，且該第二方向垂直於該第一方向； 其中該些第一通道層的最頂層與最底層隔有一第一距離；以及 其中該第一閘極結構具有自該第一隔離結構的上表面延伸至該第一閘極結構的上表面的一第一高度； 其中該第二區中的該半導體裝置包括： 一第二隔離結構，其中該第二隔離結構的上表面與該第二基板凸起部分的上表面之間的高度差異大於該第一隔離結構的上表面與該第一基板凸起部分的上表面之間的高度差異； 多個第二通道層，形成於該第二隔離結構上並沿著該第一方向延伸；以及 一第二閘極結構，包覆每一該些第二通道層並沿著該第二方向延伸； 其中該些第二通道層的最頂層與最底層隔有一第二距離；以及 其中該第二閘極結構具有自該第二隔離結構的上表面延伸至該第二閘極結構的上表面的一第二高度；以及 其中該第二高度大於該第一高度；以及 其中該第一距離與該第二距離相同。
  2. 一種半導體裝置，包括： 多個第一堆疊結構，形成於一基板的一第一區中，其中該些第一堆疊結構設置以形成多個第一電晶體，且該些第一電晶體各自包括一第一高度的一對第一源極/汲極結構； 多個第二堆疊結構，形成於該基板的一第二區中，其中該些第二堆疊結構設置以形成多個第二電晶體，該第一區中的該些第一電晶體的一第一密度大於該第二區中的該些第二電晶體的一第二密度，且該些第二電晶體各自包括一第二高度的一對第二源極/汲極結構； 一第一隔離結構，位於相鄰的該些第一堆疊結構之間並具有一第三高度；以及 一第二隔離結構，位於相鄰的該些第二堆疊結構之間並具有一第四高度； 其中該些第一源極/汲極結構的上表面與該第二源極/汲極結構的上表面水平地齊平； 其中該第一高度小於該第二高度；以及 其中該第三高度大於該第四高度。
  3. 如請求項2所述之半導體裝置，其中每一該些第一堆疊結構包括自該基板凸出的一第一基板凸出部分以及一或多個第一通道層，而該第一基板凸出部分與該或該些第一通道層彼此垂直分開；以及其中每一該些第二堆疊結構包括自該基板凸出的一第二基板凸出部分以及一或多個第二通道層，而該第二基板凸出部分與該或該些第二通道層彼此垂直分開。
  4. 一種半導體裝置，包括： 一基板，包括一第一區與一第二區，其中形成於該第一區中的電晶體的一第一密度大於形成於該第二區中的電晶體的一第二密度； 其中該第一區中的該半導體裝置包括： 一第一隔離結構； 多個第一通道層，形成於該第一隔離結構上並沿著一第一方向延伸； 一第一基板凸起部分，自該基板凸起；以及 一第一閘極結構，包覆每一該些第一通道層並沿著一第二方向延伸，且該第二方向垂直於該第一方向； 其中該些第一通道層的最頂層與最底層隔有一第一距離；以及 其中該第一閘極結構具有自該第一隔離結構的上表面延伸至該第一閘極結構的上表面的一第一高度； 其中該第二區中的該半導體裝置包括： 一第二隔離結構； 多個第二通道層，形成於該第二隔離結構上並沿著該第一方向延伸； 一第二基板凸起部分，自該基板凸起；以及 一第二閘極結構，包覆每一該些第二通道層並沿著該第二方向延伸； 其中該些第二通道層的最頂層與最底層隔有一第二距離；以及 其中該第二閘極結構具有自該第二隔離結構的上表面延伸至該第二閘極結構的上表面的一第二高度； 其中該第一距離與該第二距離相同； 其中該第二高度大於該第一高度；以及 其中該第二隔離結構的上表面與該第二基板凸起部分的上表面之間的高度差異，大於該第一隔離結構的上表面與該第一基板凸起部分的上表面之間的高度差異。
  5. 如請求項4所述之半導體裝置，其中該第一區中的該半導體裝置更包括一第一源極/汲極結構耦接至每一該些第一通道層，而該第二區中的該半導體裝置更包括一第二源極/汲極結構耦接至每一該些第二通道層。
  6. 一種半導體裝置的製造方法，包括： 形成一第一鰭狀結構於一基板的一第一區中以及一第二鰭狀結構於該基板的一第二區中，其中形成於該第一區中的電晶體的一第一密度大於形成於該第二區中的電晶體的一第二密度，其中該第一鰭狀結構包括自該基板凸起的一第一基板凸起部分，而該第二鰭狀結構包括自該基板凸起的一第二基板凸起部分；以及 形成一隔離結構，該隔離結構包括一第一部分於該第一區中以及一第二部分於該第二區中，其中該第一部分埋置具有一第一高度的該第一鰭狀結構的下側部分，該第二部分埋置具有一第二高度的該第二鰭狀結構的下側部分，且該第一高度大於該第二高度，其中該隔離結構的該第二部分的上表面與該第二基板凸起部分的上表面之間的高度差異大於該隔離結構的該第一部分的上表面與該第一基板凸起部分的上表面之間的高度差異。
  7. 如請求項6之半導體裝置的製造方法，其中形成該第一鰭狀結構與該第二鰭狀結構的步驟包括： 形成多個犧牲層與多個通道層交錯的一堆疊於該基板上，且該些犧牲層與該些通道層的組成不同；以及 圖案化該堆疊以形成該第一鰭狀結構與該第二鰭狀結構。
  8. 一種半導體裝置的製造方法，包括： 形成一第一鰭狀結構於一基板的一第一區中以及一第二鰭狀結構於該基板的一第二區中，其中形成於該第一區中的電晶體的一第一密度大於形成於該第二區中的電晶體的一第二密度，其中該第一鰭狀結構包括自該基板凸起的一第一基板凸起部分，而該第二鰭狀結構包括自該基板凸起的一第二基板凸起部分； 形成一隔離結構，該隔離結構包括一第一部分於該第一區中以及一第二部分於該第二區中，其中該第一部分埋置具有一第一高度的該第一鰭狀結構的下側部分，該第二部分埋置具有一第二高度的該第二鰭狀結構的下側部分，且該第一高度大於該第二高度，其中該隔離結構的該第二部分的上表面與該第二基板凸起部分的上表面之間的高度差異大於該隔離結構的該第一部分的上表面與該第一基板凸起部分的上表面之間的高度差異； 形成一第一虛置閘極結構於該第一鰭狀結構上； 形成一第二虛置閘極結構於該第二鰭狀結構上； 形成一第一源極/汲極結構於與該第一虛置閘極結構的每一側壁相鄰的該第一鰭狀結構中，且該第一源極/汲極結構具有一第一下表面；以及 形成一第二源極/汲極結構於與該第二虛置閘極結構的每一側壁相鄰的該第二鰭狀結構中，該第二源極/汲極結構具有一第二下表面，且該第二下表面低於該第一下表面。
  9. 一種半導體裝置的製造方法，包括： 形成一第一鰭狀結構於一基板的一第一區中以及一第二鰭狀結構於該基板的一第二區中，其中形成於該第一區中的電晶體的一第一密度大於形成於該第二區中的電晶體的一第二密度； 形成一隔離結構，該隔離結構包括一第一部分於該第一區中以及一第二部分於該第二區中，其中該第一部分埋置具有一第一高度的該第一鰭狀結構的下側部分，該第二部分埋置具有一第二高度的該第二鰭狀結構的下側部分，且該第一高度大於該第二高度； 形成一第一虛置閘極結構於該第一鰭狀結構上； 形成一第二虛置閘極結構於該第二鰭狀結構上； 形成一第一源極/汲極結構於與該第一虛置閘極結構的每一側壁相鄰的該第一鰭狀結構中； 形成一第二源極/汲極結構於與該第二虛置閘極結構的每一側壁相鄰的該第二鰭狀結構中；以及 分別置換該第一虛置閘極結構與該第二虛置閘極結構為一第一金屬閘極結構與一第二金屬閘極結構，其中該第一金屬閘極結構具有自該第一部分的上表面延伸至該第一金屬閘極結構的上表面的一第三高度，該第二金屬閘極結構具有自該第二部分的上表面延伸至該第二金屬閘極結構的一第四高度，且該第三高度小於該第四高度。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220169536A (ko) * 2021-06-21 2022-12-28 삼성전자주식회사 반도체 장치
US20240088223A1 (en) * 2022-09-14 2024-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices
TWI880669B (zh) * 2024-03-13 2025-04-11 友達光電股份有限公司 半導體裝置及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170365522A1 (en) * 2016-06-20 2017-12-21 Samsung Electronics Co., Ltd. Integrated circuit device and method of fabricating the same
US20200006333A1 (en) * 2018-06-29 2020-01-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US10825736B1 (en) * 2019-07-22 2020-11-03 International Business Machines Corporation Nanosheet with selective dipole diffusion into high-k

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8603893B1 (en) * 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US9570551B1 (en) * 2016-02-05 2017-02-14 International Business Machines Corporation Replacement III-V or germanium nanowires by unilateral confined epitaxial growth
KR102340313B1 (ko) * 2016-03-02 2021-12-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10439039B2 (en) * 2016-03-25 2019-10-08 Qualcomm Incorporated Integrated circuits including a FinFET and a nanostructure FET
US10354997B2 (en) * 2017-04-28 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor device with replacement gates
US10515952B2 (en) * 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170365522A1 (en) * 2016-06-20 2017-12-21 Samsung Electronics Co., Ltd. Integrated circuit device and method of fabricating the same
US20200006333A1 (en) * 2018-06-29 2020-01-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US10825736B1 (en) * 2019-07-22 2020-11-03 International Business Machines Corporation Nanosheet with selective dipole diffusion into high-k

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