TWI895775B

TWI895775B - 半導體裝置及其形成方法

Info

Publication number: TWI895775B
Application number: TW112129252A
Authority: TW
Inventors: 陳祈銘; 陳奎銘
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-02-03
Filing date: 2023-08-04
Publication date: 2025-09-01
Also published as: TW202433747A; US20250318229A1; US20240266403A1

Abstract

本揭露的各種實施例針對的是一種積體晶片，是一種半導體裝置，包含設置在基板之上的複數個超晶格層。複數個超晶格層包含覆蓋在第二超晶格層上的第一超晶格層。通道層覆蓋在複數個超晶格層上。主動層覆蓋在通道層上。第一層間緩衝層直接設置在第一超晶格層和第二超晶格層之間。第一層間緩衝層包含的第一差排密度大於第一超晶格層中的第二差排密度。

Description

半導體裝置及其形成方法

本揭露有關一種半導體裝置及其形成方法。

現代積體晶片包含數以百萬計或數十億計的半導體裝置，形成在半導體基板(例如矽)上。積體晶片(IC)可使用多種不同類型的電晶體裝置，取決於IC的應用。近年來，隨著車用高壓裝置的市場的擴大，高壓電晶體裝置的使用也大幅增加。與矽基半導體裝置相比，高電子遷移率電晶體(high electron mobility transistor；HEMT)裝置有高電子遷移率和寬能帶隙(band gap)，因此越來越受到關注。這種高電子遷移率和寬能帶隙可提高性能(如快速開關速度、低雜訊)和高溫應用。

本揭露涉及一種包含：複數個超晶格層，設置在一基板之上，其中該複數個超晶格層包含一第一超晶格層，覆蓋在一第二超晶格層上；一通道層，覆蓋在該複數個超晶格層上；一主動層，覆蓋在該通道層上；以及一第一層間緩衝層，直接設置在該第一超晶格層和該第二超晶格層之間，其中該第一層間緩衝層包含一第一差排密度，大於該第一超晶格層中的一第二差排密度。

本揭露還涉及一種半導體裝置，包含：一種晶層，覆蓋在一基板上且包含氮化鋁(AlN)；一通道層，覆蓋在該種晶層上且包含氮化鎵(GaN)；一主動層，覆蓋在該通道層上且包含氮化鋁鎵(AlGaN)；以及一緩衝結構，設置在該通道層和該種晶層之間，其中該緩衝結構包含複數個超晶格層，和該複數個層間緩衝層交替堆疊，其中該複數個超晶格層分別包含一第一半導體層，與一第二半導體層交替堆疊，其中該第二半導體層包含AlN，其中該複數個層間緩衝層包含AlN及/或AlGaN，以及其中該複數個層間緩衝層包含一或更多摻雜物。

本揭露另外涉及一種形成一半導體裝置的方法，包含：形成一種晶層在一基板之上；形成複數個超晶格層和複數個層間緩衝層在該種晶層之上，其中該層間緩衝層與該超晶格層交替堆疊，其中該超晶格層在一第一溫度下形成，該層間緩衝層在小於該第一溫度的一第二溫度下形成；形成一通道層在該複數個超晶格層之上；以及形成一主動層在該通道層之上。

100:剖面圖

101:磊晶堆疊

102:基板

103:緩衝結構

104:種晶層

106:梯度緩衝層

107:二維電子氣/2-DEG

108:超晶格層

108a:第一超晶格層

110:層間緩衝層

110a:第一層間緩衝層

110l:下層間緩衝層

110u:上層間緩衝層

112:高電阻率緩衝層

114:通道層

116:間隔層

118:主動層

120:摻雜的半導體結構

122:鈍化層

124:源極/汲極電極

126:源極/汲極電極

128:閘極電極

130:介電結構

200:剖面圖

202:第一梯度緩衝層

204:第二梯度緩衝層

206:第三梯度緩衝層

208:第一半導體層/半導體層

208l:下第一半導體層

208u:上第一半導體層

210:第二半導體層/半導體層

300:剖面圖

302:第一摻雜的層

304:第二摻雜的層

306:矽化物層

308:第一源極/汲極電極層/第一源極/汲極層

310:第二源極/汲極電極層/第二源極/汲極層

312:第一閘極電極層

314:第二閘極電極層

400:剖面圖

402:第一緩衝層

404:第二緩衝層

500:剖面圖

600:剖面圖

700:剖面圖

800:剖面圖

900:剖面圖

1000:剖面圖

1100:剖面圖

1200:剖面圖

1300:剖面圖

1400:剖面圖

1500:剖面圖

1600:剖面圖

1700:剖面圖

1800:剖面圖

1900:剖面圖

2000:剖面圖

2002:開口

2100:剖面圖

2200:剖面圖

2202:第一介電層

2300:剖面圖

2400:剖面圖

2402:第二介電層

2500:方法

2502:操作

2504:操作

2506:操作

2508:操作

2510:操作

2512:操作

2514:操作

2516:操作

2518:操作

結合所附圖式閱讀下面的詳細描述，可以更佳地理解本揭露的各態樣。應注意的是，根據業界標準實務，各種特徵未按比例繪製。事實上，為便於討論，可任意增減各種特徵的尺寸。

圖1說明高壓裝置的一些實施例的剖面圖，包含與複數個超晶格層(superlattice layers)交替堆疊的複數個層間緩衝層。

圖2說明高壓裝置的其他實施例的剖面圖，包含與複數個超晶格層交替堆疊的複數個層間緩衝層。

圖3說明高壓裝置的其他實施例的剖面圖，包含與複數個超晶格層交替堆疊的複數個層間緩衝層。

圖4說明圖3的高壓裝置的一些其他實施例的剖面圖，其中層間緩衝層分別包含與第二緩衝層垂直堆疊的第一緩衝層。

圖5說明圖3的高壓裝置的一些其他實施例的剖面圖，其中複數個層間緩衝層包含與梯度緩衝層(graded buffer layer)相接(abutting)的下層間緩衝層以及與高電阻率緩衝層相接的上層間緩衝層。

圖6說明圖3的高壓裝置的其他實施例的剖面圖。

圖7為圖3的高壓裝置的進一步實施例的剖面圖。

圖8-24說明形成高壓裝置的方法的一些實施例的剖面圖，包含與複數個超晶格層交替堆疊的複數個層間緩衝層。

圖25說明用於形成高壓裝置的方法的一些實施例的流程圖，包含與複數個超晶格層交替堆疊的複數個層間緩衝層。

本案主張2023年2月3日提交的美國臨時申請第63/483,023號的優先權，該案的內容全文併入本文。

本揭露提供許多不同的實施例或示例，用於實現本揭露的不同特徵。下文描述了部件和配置的具體示例，以簡化本揭露內容。當然，這些僅是示例，並不具有限制性。例如，在以下的描述中，第一特徵在第二特徵之上或上的形成可以包含第一和第二特徵直接接觸形成的實施例，也可以包含在第一和第二特徵之間形成附加特徵的實施例，使得第一和第二特徵可以不直接接觸。此外，本揭露可在各種實施例中重複元件符號及/或字母。這種重複是為了簡單明瞭，其本身並不決定所討論的各種實施例及/或組構之間的關係。

此外，為便於描述，本文還可使用空間相對用詞，如「在...下面」、「在...下方」、「下」、「在...上方」、「上」及類似用詞，來描述一個元件或特徵與圖式中所示的另一個元件或特徵的關係。除了圖式中描述的定向外，空間相對用詞還包含裝置在使用或操作中的不同定向。設備可以以其它方式定向(旋轉90度或其它定向)，此處使用的空間相對描述符也可以相應地進行解釋。

高電子遷移率電晶體(HEMT)裝置(例如氮化鎵電晶體)可包含配置在一基板(例如矽基板)上的磊晶堆疊(epitaxial stack)。磊晶堆疊可包含基板之上的氮化鋁(AlN)種晶層(seed layer)、氮化鋁種晶層之上的緩衝結構、緩衝結構上的通道層(例如包含氮化鎵)以及通道層上的主動層(例如包含鋁鎵氮化物(Al_xGa_1-xN))。通道層和主動層之間界定異質接面(heterojunction)，從而在通道層中形成二維電子氣(two-dimensional electron gas；2-DEG)。緩衝結構係組構用於補償基板和通道層之間的晶格失配(lattice mismatch)。例如，緩衝結構包含梯度(graded)下緩衝層、複數個超晶格層和依此順序堆疊的高電阻率緩衝層。

前述HEMT裝置面臨的一個挑戰是在該磊晶堆疊中的一或更多層誘導(induce)及/或產生的拉伸應力。例如，高電阻率緩衝層包含一或更多摻雜物(例如碳摻雜物)，以實現高電阻率。然而，一或更多摻雜物可能會誘導拉伸應力，從而導致通道層及/或高電阻率緩衝層出現缺陷(例如開裂、差排等)。此外，複數個超晶格層分別包含一對晶格失配的半導體層。例如，該對半導體層包含與AlGaN層(或GaN層)堆疊在一起的AlN層。複數個超晶格層可組構為可減少上覆通道層中的拉伸應力(例如由高電阻率緩衝層誘導的拉伸應力)。然而，隨著磊晶堆疊中的磊晶層數量的增加及/或磊晶堆疊的整體厚度的增加，通道層中可能會出現開裂及/或差排。出現這種情況的部分原因可能是在製造期間的穿過(across)磊晶堆疊中不同層之間累積的拉伸應力。為了限制通道層出現開裂及/或晶體品質不佳，磊晶堆疊的總厚度可限制在5微米以下。由於受限的磊晶堆疊的厚度，HEMT裝置的軟崩潰電壓(soft breakdown voltage)可能會受到限制或降低。

此外，磊晶堆疊可在相對較高的溫度下形成。在製造該磊晶堆疊之後，可執行冷卻製程，將磊晶堆疊所設置在其中的腔室的溫度從高溫降至低溫(例如室溫)。由於通道層和基板之間的晶格失配及/或溫度膨脹係數(a coefficient of temperature expansion；CTE)失配，通道層及/或磊晶堆疊的其他層上的拉伸應力可能會在冷卻製程中增加。這可能會在冷卻製程期間及/或冷卻後導致通道層出現開裂及/或差排，從而減緩HEMT裝置的可靠性和整體性能。

本揭露的各種實施例針對一種高壓裝置，包含層間緩衝層，其組構為減小高壓裝置的磊晶堆疊中以及相應的製造方法中的拉伸應力。高壓裝置包含覆蓋在基板上的磊晶堆疊。磊晶堆疊包含在基板之上的複數個超晶格層、在複數個超晶格層之上的通道層以及在通道層之上的主動層。此外，複數個層間緩衝層設置在相鄰的超晶格層之間。層間緩衝層的形成溫度低於超晶格層，且組構為減少超晶格層及/或通道層中的一或多者的非期望應力(例如高拉伸應力)。非期望應力的降低可減少通道層中的開裂及/或差排，並有利於增加磊晶堆疊的整體厚度。因此，可增加高壓裝置的整體性能和可靠性。

圖1說明高壓裝置的一些實施例的剖面圖100，包含設置在相鄰超晶格層之間的層間緩衝層。

高壓裝置包含設置在基板102上的磊晶堆疊101。例如，基板102可以是或包含碳化矽、矽、藍寶石或類似材料。此外，基板102的結晶定向(crystalline orientation)為(111)，但也可採用其他定向。在一些實施例中，基板102包含矽且結晶定向為(111)。在各種實施例中，磊晶堆疊101包含依順序堆疊的種晶層104、緩衝結構103、通道層114、間隔層116、主動層118和摻雜的半導體結構120。種晶層104配置在基板102之上，組構用於促進緩衝結構103 的一或多者生長。例如，種晶層104可以是或包含III-V材料，如氮化鋁或其他合適的材料。高壓裝置可組構為高電子遷移率電晶體(HEMT)。

在各種實施例中，緩衝結構103包含梯度緩衝層106、複數個超晶格層108、複數個層間緩衝層110和高電阻率緩衝層112。梯度緩衝層106覆蓋在種晶層104上。在不同的實施例中，梯度緩衝層106包含多層(未顯示)，各層共有的元素數量增加或減少，其中元素的相對數量隨著與基板102的距離增加而變化，以減少多層的晶格接觸。例如，多層可各自包含III-V材料，如鋁鎵氮化物(Al_xGa_1-xN，其中x在約0.1-0.8的範圍內)。

複數個超晶格層108覆蓋在梯度緩衝層106上。在各種實施例中，複數個超晶格層108分別包含一或更多對半導體層，其中各對半導體層至少包含與第二半導體層堆疊的第一半導體層。第一和第二半導體層的晶格常數(Lattice constant)是不匹配的，例如，使這對半導體層共同產生壓縮力。在各種實施例中，第一半導體層包含氮化鎵(GaN)或Al_yGaN_1-y(其中y約為0-0.5)，第二半導體層包含氮化鋁(AlN)。在一些實施例中，第一半導體層的晶格常數大於第二半導體層的晶格常數，其中第一半導體層產生的壓縮力大於第二半導體層產生的拉伸力。因此，第一和第二半導體層共同產生壓縮力。此外，超晶格層108各包含一或更多摻雜物(例如碳)，其增加超晶格層108的電阻率。在各種實施例中，複數個超晶格層108在相對較高的溫度下形成(例如在約950至1,200攝氏度的範圍內)，從而使超晶格層108具有較高的結晶品質和較低的差排密度(例如，邊緣差排、螺旋差排等)。

高電阻率緩衝層112覆蓋在複數個超晶格層108上。高電阻率緩衝層112包含III-V材料，例如摻雜一或更多摻雜物(例如碳)的氮化鎵。一或更多摻雜物可增加高電阻率緩衝層112的電阻率、可增加高電阻率緩衝層112產生的壓縮力、及/或可減少高電阻率緩衝層112中的洩漏。

磊晶堆疊101的通道層114覆蓋在高電阻率緩衝層112上。在一些實施例中，通道層114包含III-V材料，如GaN、未摻雜的GaN或類似材料。間隔層116覆蓋在通道層114上，包含III-V材料，如AlN。主動層118覆蓋在間隔層116上。在一些實施例中，主動層118包含III-V材料，如AlGaN，其能帶隙不同於通道層114的能帶隙。在各種實施例中，由於間隔層116及/或主動層118與通道層114之間的能帶隙不同，通道層114與主動層118之間形成異質接面。在一些實施例中，通道層114包含接近異質接面的二維電子氣(2-DEG)107。在各種實施例中，2-DEG 107包含可在通道層114內自由移動的高遷移率電子。

摻雜的半導體結構120覆蓋在主動層118上。在各種實施例中，摻雜半的導體結構120包含具有第一摻雜類型(例如p型)的GaN。鈍化層122覆蓋在磊晶堆疊101上。介電結構130覆蓋在鈍化層122上。閘極電極128覆蓋在摻雜的半導體結構120上，源極/汲極電極124、126設置於閘極電極128的相對側。在一些實施例中，源極/汲極電極124、126延伸穿過間隔層116和主動層118以接觸該通道層114。在各種實施例中，通過適當地偏壓(biasing)閘極電極128及/或源極/汲極電極124、126，主動層118選擇性地向2-DEG107提供電子或從2-DEG107中移除電子。

在各種實施例中，磊晶堆疊101中的一或更多層(例如，包含GaN的層，如超晶格層108、高電阻率緩衝層112、通道層114等)可產生及/或包含在磊晶堆疊101的製造期間增加及/或累積的拉伸應力。例如，在磊晶堆疊101的製造期間，磊晶堆疊101中的一或更多層(如超晶格層108、高電阻率緩衝層112、通道層114等)可分別在相對較高的溫度(如高於900攝氏度)下沉積及/或生長，以具有相對較低的初始拉伸應力。在沉積及/或生長該磊晶堆疊101之後，執行冷卻製程，將磊晶堆疊101的溫度從高溫降至低溫(例如約20攝氏度)。由於磊晶堆疊101的一或更多層(例如包含GaN的層)與基板102(例如包含矽)之間的晶格失配及/或熱膨脹係數(CTE)失配，一或更多層中的各者的初始拉伸應力係易於在冷卻製程期間及/或之後增加。

在各種實施例中，層間緩衝層110係組構為降低超晶格層108、高電阻率緩衝層及/或通道層114中的拉伸應力。例如，層間緩衝層110係組構為在超晶格層108、高電阻率緩衝層及/或通道層114中誘導及/或保持相對較低的初始拉伸力，初始拉伸力的累積及/或增加在製造製程期間得到減緩(例如在冷卻製程期間減緩)。出現這種情況的部分原因是，層間緩衝層110是在相對較低的形成溫度下形成的(例如在約600至950攝氏度的範圍內)，並且在穿過(across)層間緩衝層110的晶體結構可能包含高差排密度(例如邊緣差排、螺旋差排等)。例如，層間緩衝層110的差排的密度高於複數個超晶格層108。在一些實施例中，層間緩衝層110的差排的高密度、厚度、材料及/或位置可誘導及/或保持超晶格層108、高電阻率緩衝層及/或通道層114中的初始的弱拉伸力，同時在製造期間減少磊晶堆疊101中拉伸應力的累積。因此，緩衝結構103的整體拉伸應力減小，而通道層114上的壓縮力受到的影響或保持的影響最小，從而使通道層114有利地受到應變。因此，磊晶堆疊101的整體厚度可以增加(例如，增加到5um以上)，同時減緩磊晶堆疊101的各層中的開裂，從而提高該高壓裝置的整體性能和可靠性。

圖2說明高壓裝置的一些其他實施例的剖面圖200，包含設置在相鄰的超晶格層之間的層間緩衝層。

在各種實施例中，高壓裝置包含設置在基板102上的磊晶堆疊101。在一些實施例中，基板102包含矽且具有(111)的結晶定向。在其他實施例中，基板102的厚度約為1毫米(mm)或其他合適的值。磊晶堆疊101包含順序堆疊的種晶層104、緩衝結構103、通道層114、間隔層116、主動層118和摻雜的半導體結構120。種晶層104覆蓋在基板102上且組構為促進緩衝結構103中的一或更多層的生長。此外，種晶層104還可組構為將基板102與高壓裝置的上覆主動區域隔離。例如，種晶層104可以是或包含AlN或其他合適的材料。在各種實施例中，種晶層104的厚度在約100至300奈米(nm)或其他合適值的範圍內。

緩衝結構103包含梯度緩衝層106、複數個超晶格層108、複數個層間緩衝層110和高電阻率緩衝層112。梯度緩衝層106覆蓋在種晶層104上。在各種實施例中，梯度緩衝層106包含第一梯度緩衝層202、第二梯度緩衝層204和第三梯度緩衝層206。第一梯度緩衝層202、第二梯度緩衝層204和第三梯度緩衝層206可各包含鋁鎵氮化物(Al_xGa_1-xN，其中x在約0.1-0.8的範圍內)，其中第一梯度緩衝層202、第二梯度緩衝層204和第三梯度緩衝層206中的鋁濃度從第一梯度緩衝層202到第三梯度緩衝層206降低。例如，第一梯度緩衝層202可包含Al_0.75Ga_0.25N、第二梯度緩衝層204可包含Al_0.5Ga_0.5N、第三梯度緩衝層206可包含Al_0.25Ga_0.75N。應理解的是，包含其他元素濃度的第一梯度緩衝層202、第二梯度緩衝層204和第三梯度緩衝層206也在本揭露的範圍之內。在進一步的實施例中，梯度緩衝層106的厚度在約100至500nm的範圍內或其他合適的值。

複數個超晶格層108與複數個層間緩衝層110交替堆疊，並覆蓋在梯度緩衝層106上。在一些實施例中，複數個超晶格層108分別包含一或更多對的半導體層208、210，它們分別包含與第二半導體層210疊加的第一半導體層208。在各種實施例中，各超晶格層108可包含約10至500對的第一半導體層208和第二半導體層210(未顯示)。在這些實施例中，可以在相鄰對的第一半導體層208和第二半導體層210之間設置單獨的層間緩衝層110。例如，第一半導體層208可以是或包含GaN、Al_yGaN_1-y(其中y約為0-0.5)或其他合適的III-V材料。例如，第二半導體層210可以是或包含AlN或其他合適的III-V材料。在其他實施例中，第一半導體層208可設置在第二半導體層210的頂部(未顯示)。在各種實施例中，第一半導體層208的厚度在約10到50nm或其他合適值的範圍內。在其他實施例中，第二半導體層210的厚度在約1到10nm的範圍內或其他合適的值。在更進一步的實施例中，第一半導體層208的厚度大於第二半導體層210的厚度。例如，各超晶格層108的厚度可以是約1.5nm，在約0.5至10nm的範圍內，或其它合適的值。

超晶格層108各包含一或更多摻雜物，例如，增加超晶格層108的電阻率及/或增加藉由超晶格層108產生的共同壓縮力的碳。在一些實施例中，超晶格層108中的一或更多摻雜物(例如碳)的濃度大於約1e19cm^-3，在約1e19cm^-3至4e19cm^-3的範圍內，約為3e19cm^-3，或其他一些合適的值。在各種實施例中，第一半導體層208和第二半導體層210都包含上述濃度的一或更多摻雜物(例如碳)。超晶格層108在相對較高的溫度下生長(例如高於950℃或類似溫度)，因此超晶格層108具有高品質的晶體結構，具有相對較低的差排密度(例如，邊緣差排、螺旋差排等)。因此，超晶格層108係組構為具有高品質晶體結構的緩衝層，可減緩因通道層114與基板102之間的晶格及/或CTE不匹配而產生的負面影響(如開裂)。

高電阻率緩衝層112設置於複數個超晶格層108和通道層114之間。高電阻率緩衝層112包含摻雜一或更多摻雜物(例如碳)的GaN。例如，高電阻率緩衝層112中一或更多摻雜物(例如碳)的濃度大於約8e18cm^-3或其他合適的值。在一些實施例中，高電阻率緩衝層112內一或更多摻雜物的濃度小於超晶格層108內一或更多摻雜物的濃度。在各種實施例中，高電阻率緩衝層112的厚度在約0.5至1.5um或其他合適值的範圍內。通道層114覆蓋在高電阻率緩衝層112上。例如，通道層114可以是或包含氮化鎵、未摻雜的氮化鎵等。在一些實施例中，通道層114的厚度在約0.2至1um或其他合適值的範圍內。間隔層116覆蓋在通道層114上。例如，間隔層116可以是或包含氮化鋁或類似材料。在一些實施例中，間隔層116的厚度約為1nm，在約0.5至1.5nm的範圍內，或其它合適的值。主動層118覆蓋在間隔層116上。在一些實施例中，主動層118包含Al_zGa_1-zN(其中z在約0.1-0.5的範圍內)或其他合適的材料。在各種實施例中，主動層118的厚度在約15-30nm或其他合適值的範圍內。

摻雜的半導體結構120覆蓋在主動層118上。在各種實施例中，摻雜的半導體結構120包含GaN，其包含具有第一摻雜類型(例如p型)的第一摻雜物(例如鎂)。在這樣的實施例中，摻雜的半導體結構120中第一摻雜物的濃度可在約1e19cm^-3至5e19cm^-3的範圍內，或其他一些合適的值。在更進一步的實施例中，摻雜的半導體結構120包含二或更多層(未顯示)。例如，摻雜的半導體結構120可包含第一III-V材料層(例如包含GaN)，其包含第一摻雜物(例如鎂)，其具有第一摻雜類型(例如p型)；以及包含第二III-V材料層(例如包含GaN)，其包含第二摻雜物(例如矽)，其具有第二摻雜類型(例如n型)，其中第二III-V材料層覆蓋在第一III-V材料層上(未顯示)。在這些實施例中，第一III-V材料層中的第一摻雜物(例如鎂)的濃度在約1e19cm^-3至5e19cm^-3的範圍內，及/或第二III-V材料層中的第二摻雜物(例如矽)的濃度在約1e15cm^-3至1e17cm^-3的範圍內。在各種實施例中，摻雜的半導體結構120的厚度在約30至100nm、約60至200nm或其他合適值的範圍內。

鈍化層122覆蓋在磊晶堆疊101上。例如，鈍化層122可以是或包含氮化矽或其他合適的材料。在一些實施例中，鈍化層122的厚度在約100至500埃(angstroms)或其他合適值的範圍內。介電結構130覆蓋在鈍化層122上。例如，介電結構130可以是或包含二氧化矽或其他合適的材料。閘極電極128覆蓋在摻雜的半導體結構120上。例如，閘極電極128可以是或包含氮化鈦、氮化鉭、鋁、其他導電材料或前述材料的任意組合。源極/汲極電極124、126設置在閘極電極128的相對側。在一些實施例中，源極/汲極電極124、126延伸穿過間隔層116 和主動層118以接觸該通道層114。例如，源極/汲極電極124、126可以是或包含鈦、鉭、矽化物(例如矽化鈦)、鋁、其他導電材料或前述材料的任意組合。

層間緩衝層110堆疊在複數個超晶格層108中的相鄰超晶格層之間。在各種實施例中，層間緩衝層110包含AlN、AlGaN、其他III-V材料或前述材料的任意組合。在一些實施例中，層間緩衝層110包含與種晶層104、第二半導體層210及/或間隔層116相同的第一材料(例如AlN)。在更進一步的實施例中，層間緩衝層110包含與梯度緩衝層106、第一半導體層208及/或主動層118相同的第二材料(例如AlGaN)。層間緩衝層110的厚度例如在約5至50nm或其他合適值的範圍內。在一些實施例中，層間緩衝層110包含一或更多摻雜物(例如碳)，其濃度約為3e19cm^-3、大於約1e19cm^-3、在約2e19cm^-3至4e19cm^-3的範圍內，或其他合適的值。在一些實施例中，層間緩衝層110可稱為拉伸應力釋放層(tensile stress relief layers)。

層間緩衝層110在相對較低的溫度下形成(例如在約600至950攝氏度的範圍內)。在一些實施例中，由於在相對較低的溫度下形成，層間緩衝層110具有較高的差排密度。例如，與超晶格層108每單位面積或單位體積的差排數量相比，層間緩衝層110每單位面積或單位體積的差排數量更多。由於層間緩衝層110是在相對較低的溫度下形成的(並包含高差排密度)，超晶格層108、高電阻率緩衝層112、通道層114及/或摻雜的半導體結構120中的非期望應力(如拉伸應力)會減小。這在一定程度上減緩了磊晶堆疊101的開裂，從而提高了高壓裝置的整體性能。在各種實施例中，包含一或更多摻雜物的層間緩衝層110可減緩在相對低溫下形成的層間緩衝層110的負面影響(例如由於懸鍵(dangling bonds))。例如，一或更多摻雜物會增加各層間緩衝層110的電阻率，從而減少高壓裝置中的洩漏。

圖3說明圖2的高壓裝置的一些其他實施例的剖面圖300，其中摻雜的半導體結構120包含與第二摻雜的層304堆疊的第一摻雜的層302。在一些實施例中，第一摻雜的層302包含GaN，其包含具有第一摻雜類型(例如p型)的第一摻雜物(例如鎂)，且第二摻雜的層304包含GaN，其具有第二摻雜類型(例如n型)的第二摻雜物(例如矽)。在各種實施例中，第一摻雜的層302內的第一摻雜物(例如鎂)的濃度在約1e19cm^-3至5e19cm^-3的範圍內。在一些實施例中，第二摻雜的層304內的第二摻雜物(例如矽)的濃度在約1e15cm^-3至1e17cm^-3的範圍內。在一些實施例中，第一摻雜的層302、第二摻雜的層304的厚度分別在約30至100nm的範圍內或其他合適的值。

此外，源極/汲極電極124、126分別包含矽化物層306、第一源極/汲極電極層308和第二源極/汲極電極層310。此外，閘極電極128包含第一閘極電極層312和第二閘極電極層314。例如，矽化物層306可以是或包含矽化鈦、矽化鉭、矽化鎳、其他導電材料或前述材料的任意組合。例如，第一源極/汲極電極層308可以是或包含鈦、鉭、鎳、其他金屬或前述材料的任意組合。在一些實施例中，第一源極/汲極電極層308的厚度在約50至300埃或其他合適值的範圍內。例如，第二源極/汲極電極層310可以是或包含鋁、鎢、其他金屬或前述金屬的任意組合。在各種實施例中，第二源極/汲極電極層310的厚度在約1,000至2,000埃或其他合適值的範圍內。例如，第一閘極電極層312可以是或包含氮化鈦、氮化鉭、另一種導電材料或前述材料的任意組合。在各種實施例中，第一閘極電極層312的厚度在約50至2,000埃或其他合適值的範圍內。例如，第二閘極電極層314可以是或包含鋁、鎢、其他金屬或前述金屬的任意組合。在一些實施例中，第二閘極電極層314的厚度在約2,000至5,000埃或其他合適值的範圍內。

圖4說明圖3的高壓裝置的一些其他實施例的剖面圖400，其中層間緩衝層110分別包含與第二緩衝層404垂直堆疊的第一緩衝層402。例如，第一緩衝層402可以是或包含AlN，第二緩衝層404可以是或包含AlGaN。在各種實施例中，第一緩衝層402和第二緩衝層404各在相對較低的溫度下生長(例如低於約950攝氏度)，從而使第一緩衝層402和第二緩衝層404分別包含高濃度的差排及/或高濃度的懸鍵。在一些實施例中，第一緩衝層402和第二緩衝層404分別包含一或更多摻雜物(例如碳)，其濃度約為3e19cm^-3、大於約1e19cm^-3、在約2e19cm^-3至4e19cm^-3的範圍內，或其他一些合適的值。在進一步的實施例中，第一緩衝層402和第二緩衝層404的厚度分別在約5至50nm的範圍內或其他合適的值。

圖5說明圖3的高壓裝置的一些其它實施例的剖面圖500，其中複數個層間緩衝層110包含設置在梯度緩衝層106的頂部表面上的下層間緩衝層110l，以及設置在高電阻率緩衝層112的底部表面上的上層間緩衝層110u。

圖6說明圖3的高壓裝置的進一步實施例的剖面圖600，其中省略了間隔層(圖3中的116)。在這種實施例中，主動層118直接接觸通道層114。

圖7說明圖3的高壓裝置的進一步實施例的剖面圖700，其中緩衝結構103包含任意數量的超晶格層108及/或層間緩衝層110。

在各種實施例中，各超晶格層108包含約10至500對的第一半導體層208和第二半導體層210(未顯示)。在這些實施例中，在各相鄰的第一半導體層208和第二半導體層210之間設置有單獨的層間緩衝層110。在各種實施例中，層間緩衝層110中的各者的形成溫度隨著與基板102的距離增加而增加。在這些實施例中，層間緩衝層110中的差排密度隨著與基板102的距離增加而降低。例如，下層間緩衝層110l可在約600攝氏度下形成，而上間層緩衝層110u可在約950攝氏度下形成，使得下層間緩衝層110l的差排密度高於上間層緩衝層110u。這部分地減緩層間緩衝層110中更接近通道層114的洩漏，從而提高了高壓裝置的整體性能。在各種實施例中，各超晶格層的第一半導體層208中的鋁濃度隨著與基板102的距離增加而降低。例如，下第一半導體層208l包含Al_0.2GaN_0.8，上第一半導體層208u包含GaN(即不含鋁)。

圖8-24說明形成高壓裝置的方法的一些實施例的剖面圖800-2400，包含設置在相鄰的超晶格層之間的層間緩衝層。雖然圖8-24中所示的剖面圖800-2400是參照一種方法描述的，但可以理解的是，圖8-24中所示的結構並不局限於該方法，而是可以獨立於該方法之外。雖然圖8-24被描述為一系列操作，但可以理解的是，這些操作並不受限制，因為在其他實施例中，操作的順序可以改變，所揭露的方法也適用於其他結構。在其他實施例中，圖式所示及/或描述的某些操作可以全部或部分省略。

如圖8的剖面圖800所示，提供基板102並在基板102之上形成種晶層104。例如，基板102可以是或包含碳化矽、矽、藍寶石、AlN或類似材料。在各種實施例中，基板102的結晶定向為(111)，但也可採用其他定向。在一些實施例中，基板102包含的矽的結晶定向為(111)。種晶層104可以藉由金屬有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)、另一種磊晶生長製程、其他合適的生長或沉積製程或前述製程的任意組合而在基板102之上形成或生長。在不同的實施例中，種晶層104可以在約850至1,150攝氏度範圍內的溫度和約30至100毫巴(mbar)範圍內的壓力下在基板102之上形成。在各種實施例中，種晶層104是或包含AlN或另一種合適的III-V材料，及/或形成的厚度在約100至300nm或其他合適值的範圍內。

如圖9的剖面圖900所示，在種晶層104之上形成梯度緩衝層106。在各種實施例中，梯度緩衝層106包含多個層(例如如圖2顯示及/或所述)，各包含III-V材料，例如Al_xGa_1-xN，其中x在約0.1-0.8的範圍內。多層中的各層共有的元素量或增加或減少，其中元素的相對量隨著與基板102的距離增加而變化。形成梯度緩衝層106的製程包含執行一或更多生長製程，以按順序形成堆疊在彼此之上的多層。一或更多生長製程包含MOCVD製程、MBE製程、其他合適的生長或沉積製程或前述製程的任意組合。在各種實施例中，梯度緩衝層106是在約1,000至1,150攝氏度範圍內的溫度和約30至100mbar範圍內的壓力下形成的。在一些實施例中，梯度緩衝層106的厚度在約100至500nm或其他合適值的範圍內形成。

如圖10的剖面圖1000所示，在梯度緩衝層106之上形成第一超晶格層108a。在各種實施例中，第一超晶格層108a包含一或更多對半導體層208、210，它們分別包含與第二半導體層210堆疊的第一半導體層208。例如，第一半導體層208可以是或包含GaN、Al_yGaN_1-y(其中y約為0-0.5、約為0-0.2或類似值)或其他一些合適的III-V材料。例如，第二半導體層210可以是或包含AlN或其他合適的III-V材料。在各種實施例中，第一半導體層208所形成的厚度約為10至50nm或其他合適的值。在更多的實施例中，第二半導體層210所形成的厚度約為1到10nm或其他合適的值。在更進一步的實施例中，第一半導體層208的厚度大於第二半導體層210的厚度。

在一些實施例中，形成第一超晶格層108a的製程包含：執行第一生長製程(例如MOCVD、MBE等)以形成第一半導體層208，以及執行第二生長製程(例如MOCVD、MBE等)以形成第二半導體層210。在各種實施例中，第一和第二生長製程是在約950至1,200攝氏度範圍內的相對高溫和約30至100mbar範圍內的壓力下所執行。在各種實施例中，第一和第二生長製程包含執行摻雜製程，使得第一半導體層208和第二半導體層210包含一或更多摻雜物(例如碳)，其摻雜濃度大於約1e19cm^-3、在約1e19cm^-3至4e19cm^-3的範圍內、約3e19cm^-3或其他合適的值。在進一步的實施例中，第一生長製程包含流動(flowing)鋁前驅體(例如三甲基鋁(TMAl))、鎵前驅體(例如三甲基鎵(TMGa))和摻雜物前驅體(例如C₆H₁₂、CH₄、C₂H₂、C₂H₄、C₃H₈等)在基板102之上形成第一半導體層208，其包含摻雜有一或更多摻雜物(例如碳)的AlyGaN1-y(其中y約為0-0.5、約為0-0.2或類似值)。在替代實施例中，第一生長製程包含在基板102之上流動鎵前驅體(例如三甲基鎵(TMGa))、氮化物前驅體(例如氨(NH₃))和摻雜物前驅體(例如C₆H₁₂、CH₄、C₂H₂、C₂H₄、C₃H₈等)，以形成包含摻雜一或更多摻雜物(例如碳)的GaN的第一半導體層208。在一些實施例中，第二生長製程包含在基板102之上流動鋁前驅體(例如三甲基鋁(TMAl))、氮化物前驅體(例如氨(NH₃))和摻雜物前驅體(例如C₆H₁₂、CH₄、C₂H₂、C₂H₄、C₃H₈等)，以形成包含摻雜一或更多摻雜物(碳)的AlN的第二半導體層210。在不同的實施例中，上述第一和第二生長製程可根據需要重複多次，以在基板102之上形成任意數量的第一半導體層208和第二半導體層210對。例如，前述第一和第二生長製程可重複10至500次，從而使第一超晶格層108a包含10至500對的第一半導體層208和第二半導體層210。

由於第一超晶格層108a是在相對較高的溫度下(例如在約950至1200攝氏度的範圍內)形成的，因此第一半導體層208和第二半導體層210分別具有相對較低的差排密度(例如邊差排、螺旋差排等)及/或相對較低的懸鍵濃度的高品質晶體結構。因此，第一超晶格層108a可減緩由於基板102與隨後形成的通道層(如圖15中的114)之間的晶格及/或CTE不匹配而產生的負面影響(例如開裂)。

如圖11的剖面圖1100所示，在第一超晶格層108a之上形成第一層間緩衝層110a。在各種實施例中，在第一超晶格層108a中的各對半導體層之間形成及/或設置有單獨的層間緩衝層(例如組構及/或形成為第一層間緩衝層110a)。在各種實施例中，第一層間緩衝層110a包含AlN、AlGaN、其他III-V材料或前述材料的任意組合。在各種實施例中，第一層間緩衝層110a所形成的厚度在約5至50nm或其他合適值的範圍內。進一步地，對第一層間緩衝層110a進行摻雜製程(例如原位摻雜)，使得第一層間緩衝層110a包含一或更多摻雜物(例如碳)，其濃度約為3e19cm^-3、大於約1e19cm^-3、在約2e19cm^-3至4e19cm^-3的範圍內或一些其它合適的值。

在一些實施例中，形成第一層間緩衝層110a的製程包含在相對較低的溫度下執行生長製程，例如，MOCVD、MBE或類似製程。例如，相對較低的溫度可在約600至950攝氏度的範圍內。此外，生長製程可在約30至100mbar或其他合適值範圍內的壓力下進行。在各種實施例中，生長製程包含在基板102之上流動鋁前驅體(如三甲基鋁(TMAl))、鎵前驅體(如三甲基鎵(TMGa))和摻雜物前驅體(如C₆H₁₂、CH₄、C₂H₂、C₂H₄、C₃H₈等)。在另一個實施例中，生長製程包含在基板102之上流動鋁前驅體(如三甲基鋁(TMAl))、氮化物前驅體(如氨(NH₃))和摻雜物前驅體(如C₆H₁₂、CH₄、C₂H₂、C₂H₄、C₃H₈等)。在更進一步的實施例中，第一層間緩衝層110a包含第一緩衝層(如圖4中的402)，其包含AlN，並與包含AlGaN的第二緩衝層(如圖4中的404)堆疊。在這種實施例中，形成第一層間緩衝層110a包含藉由前述生長製程形成第一緩衝層，隨後再次執行生長製程以在第一緩衝層之上形成第二緩衝層。

由於第一層間緩衝層110a是在相對較低的溫度下(例如在約600至950攝氏度的範圍內)形成的，第一層間緩衝層110a具有相對較高的差排密度。因此，在高壓裝置的製造期間，第一層間緩衝層110a可減緩或降低第一超晶格層108a及/或後續形成的層(如圖15中的通道層114)中的意外應力(如高拉伸應力)。這在一定程度上減緩了後續形成的層的開裂，提高了高壓裝置的整體性能。

如圖12的剖面圖1200所示，在基板102之上形成複數個超晶格層108中的附加超晶格層，並且在基板102上與複數個超晶格層108交替形成複數個層間緩衝層110中的一或更多附加層間緩衝層。複數個超晶格層108包含第一超晶格層108a，複數個層間緩衝層110包含第一層間緩衝層110a。在不同的實施例中，複數個超晶格層108中的各附加超晶格層可形成為如圖10所示及/或描述。在更多實施例中，複數個層間緩衝層110中的各附加層間緩衝層可如圖11所示及/或所述地形成。在一些實施例中，圖10及/或圖11的製程至少重複1至10次。

如圖13的剖面圖1300所示，在複數個超晶格層108之上形成高電阻率緩衝層112，從而在種晶層104之上形成緩衝結構103。例如，高電阻率緩衝層112可以是或包含摻雜一或更多摻雜物(例如碳)的氮化鎵或其他合適的III-V材料。在各種實施例中，高電阻率緩衝層112內的一或更多摻雜物(例如碳)的濃度大於約8e18cm^-3或其他合適的值。在進一步的實施例中，高電阻率緩衝層112的形成厚度在約0.5至1.5um或其他合適值的範圍內。

高電阻率緩衝層112可以藉由例如MOCVD、MBE、另一種磊晶生長製程、一些其它合適的生長或沉積製程或前述製程的任意組合在複數個超晶格層108之上形成或生長。在各種實施例中，高電阻率緩衝層112可在約1,000至1,150攝氏度範圍內的溫度和約50至500mbar範圍內的壓力下形成。在更進一步的實施例中，高電阻率緩衝層112係以摻雜物前驅體(例如C₆H₁₂、CH₄、C₂H₂、C₂H₄、C₃H₈等)在複數個超晶格層108之上形成，使得高電阻率緩衝層112包含一或更多摻雜物(例如碳)。

如圖14的剖面圖1400所示，在高電阻率緩衝層112之上形成通道層114。例如，通道層114可以是或包含氮化鎵、未摻雜的氮化鎵或類似物。通道層114可以藉由例如MOCVD、MBE或其他合適的生長或沉積製程在高電阻率緩衝層112之上形成或生長。在不同的實施例中，通道層114的形成溫度在約1,000至1,150攝氏度範圍內，壓力在約200至600mbar範圍內。在一些實施例中，通道層114的厚度在約0.2至1um或其他合適值的範圍內形成。

如圖15的剖面圖1500所示，在通道層114之上形成間隔層116。例如，間隔層116可以是或包含AlN或其他合適的材料。間隔層116可以藉由MOCVD、MBE或其他合適的生長或沉積製程在通道層114之上形成或生長。在一些實施例中，間隔層116在約1,050至1,200攝氏度範圍內的溫度和約50至200mbar範圍內的壓力下形成。在各種實施例中，間隔層116的厚度約為1nm、在約0.5至1.5nm的範圍內或其他合適的值。

如圖16剖面圖1600所示，在間隔層116之上形成主動層118。例如，主動層118可以是或包含Al_zGa_1-zN(其中z在約0.1-0.5的範圍內)或其他合適的材料。主動層118可以藉由MOCVD、MBE或其他合適的生長或沉積製程在間隔層116之上形成或生長。在各種實施例中，主動層118在約1,050至1,200攝氏度範圍內的溫度和約50至200mbar範圍內的壓力下形成。在一些實施例中，主動層118所形成的厚度在約15至30nm或其他合適值的範圍內。

如圖17的剖面圖1700所示，在主動層118之上形成第一摻雜的層302和第二摻雜的層304，從而界定磊晶堆疊101。例如，第一摻雜的層302可以是或包含GaN，其具有第一摻雜類型(例如p型)或其他合適材料的第一摻雜物(例如鎂)。例如，第二摻雜的層304可以是或包含氮化鎵，其具有第二摻雜類型(例如n型)或其他合適材料的第二摻雜物(例如矽)。在各種實施例中，第一摻雜類型與第二摻雜類型相反。在一些實施例中，第一摻雜的層302和第二摻雜的層304分別藉由MOCVD、MBE或其它合適的生長或沉積製程形成。在進一步的實施例中，第一摻雜的層302和第二摻雜的層304分別在約950至1,100攝氏度範圍內的溫度和約100至500mbar範圍內的壓力下形成。

在更進一步的實施例中，第一摻雜的層302和第二摻雜的層304分別形成為約30至100nm範圍內的厚度或其他合適的值。在一些實施例中，第一摻雜的層302用第一摻雜物前驅體(例如，雙(環戊二烯基)鎂(II)(Cp₂Mg)) 在主動層118之上形成，使得第一摻雜的層302包含第一摻雜物(例如鎂)，其第一摻雜濃度在約1e19cm^-3至5e19cm^-3或一些其它合適值的範圍內。在各種實施例中，第二摻雜的層304用第二摻雜物前驅體(例如矽烷(SiH₄))在第一摻雜的層302之上形成，使得第二摻雜的層304包含第二摻雜物(例如矽)，其第二摻雜濃度在約1e15cm^-3至1e17cm^-3或一些其它合適值的範圍內。

在各種實施例中，在形成磊晶堆疊101之後，對磊晶堆疊101執行冷卻製程。在一些實施例中，冷卻製程包含將磊晶堆疊101所設置於其中的腔室的溫度從高溫(例如600攝氏度或更高)降至室溫(例如約20攝氏度)。在冷卻製程期間，超晶格層108、高電阻率緩衝層112及/或通道層114中各層的拉伸應力可能會因晶格及/或CTE與基板102不匹配而增加。然而，由於層間緩衝層110是在相對較低的溫度下形成的，冷卻製程(以及其他製造製程及/或操作期間)期間拉伸應力的增加可能會減緩。因此，磊晶堆疊101中的拉伸應力減小，從而減緩磊晶堆疊101的開裂，提高了高壓裝置的整體性能和可靠性。

如圖18的剖面圖1800所示，在第一摻雜的層302和第二摻雜的層304上執行圖案化製程，從而在主動層118之上界定摻雜的半導體結構120。在一些實施例中，圖案化製程包含：在第二摻雜的層304之上形成遮罩層(未顯示)；在遮罩層就位的情況下，在第一摻雜的層302和第二摻雜的層304之上執行蝕刻製程(例如乾式蝕刻製程)；以及執行移除製程以移除遮罩層。在更進一步的實施例中，在圖案化製程之後進一步包含在蝕刻製程之後執行濕式蝕刻製程。

如圖19剖面圖1900所示，在摻雜的半導體結構120和主動層118之上形成鈍化層122。例如，鈍化層122可以是或包含氮化矽、碳化矽、另一種介電材料或類似材料。在各種實施例中，鈍化層122藉由物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)製程或其他合適的生長或沉積製程在主動層118之上形成。在一些實施例中，鈍化層122的厚度在約100至500埃的範圍內或其他合適的值。

如圖20的剖面圖2000所示，在鈍化層122和主動層118上執行圖案化製程，以在摻雜的半導體結構120的相對側形成複數個開口2002。在一些實施例中，圖案化製程包含在鈍化層122之上形成遮罩層(未顯示)，並在遮罩層就位的情況下在鈍化層122上執行蝕刻製程(例如乾式蝕刻製程)。在各種實施例中，遮罩層在蝕刻製程期間及/或蝕刻製程之後被移除。

如圖21的剖面圖2100所示，第一源極/汲極層308和第二源極/汲極層310形成於開口(圖20的2002)內。在一些實施例中，形成第一源極/汲極層308和第二源極/汲極層310的製程包含：在主動層118之上沉積(例如藉由PVD、CVD、濺射、電鍍等)第一源極/汲極層308；沉積(例如藉由PVD、CVD、濺射、電鍍等)第二源極/汲極層310在第一源極/汲極層308之上；在第二源極/汲極層310之上形成遮罩層(未顯示)；以及在遮罩層就位的情況下對第一源極/汲極層308和第二源極/汲極層310執行蝕刻製程(例如乾式蝕刻製程)。例如，第一源極/汲極層308可以是或包含鈦、鉭、鎳、其他金屬或前述金屬的任意組合。例如，第二源極/汲極層310可以是或包含鋁、鎢、其他金屬或前述金屬的任意組合。

如圖22的剖面圖2200所示，在第一源極/汲極層308之下形成矽化物層306，從而界定設置在摻雜的半導體結構120的相對側上的源極/汲極電極124、126。在各種實施例中，形成矽化物層306的製程包含執行退火製程，使第一源極/汲極層308的至少一部分轉化為矽化物層306。在一些實施例中，退火製程是在約600至950攝氏度或其他合適值範圍內的溫度下進行的。例如，矽化物層306可以是或包含矽化鈦、矽化鉭、矽化鎳、其他導電材料或前述材料的任意組合。此外，如圖22所示，在鈍化層122之上形成第一介電層2202。在一些實施例中，第一介電層2202藉由例如CVD製程、PVD製程、ALD製程或其他合適的生長或沉積製程在鈍化層122之上形成。例如，第一介電層2202可以是或包含二氧化矽或其他介電材料，及/或其厚度可以在約5,000至20,0000埃或其他合適值的範圍內。此外，在鈍化層122之上沉積第一介電層2202之後，可在第一介電層2202上執行平面化製程(例如化學機械平面化(CMP)製程)。

如圖23的剖面圖2300所示，在摻雜的半導體結構120之上形成閘極電極128。在一些實施例中，閘極電極128包含與第二閘極電極層314堆疊的第一閘極電極層312。在不同的實施例中，形成閘極電極128的製程包含：圖案化該第一介電層2202和鈍化層122，以在摻雜的半導體結構120之上形成閘極電極開口；沉積(例如藉由PVD、CVD、濺射、電鍍等)第一閘極電極層312在第一介電層2202之上並在閘極電極開口內沉積第一閘極電極層312；在第一閘極電極層312之上沉積(例如藉由PVD、CVD、濺射、電鍍等)第二閘極電極層314；以及在第一閘極電極層312和第二閘極電極層314上執行圖案化製程。例如，第一閘極電極層312可以是或包含氮化鈦、氮化鉭、另一種導電材料或前述材料的任意組合。例如，第二閘極電極層314可以是或包含鋁、鎢、其他金屬或前述材料的任意組合。

如圖24的剖面圖2400所示，在第一介電層2202之上形成第二介電層2402。在一些實施例中，第二介電層2402藉由例如CVD製程、PVD製程、ALD製程或其他合適的生長或沉積製程而形成在第一介電層2202之上。例如，第二介電層2402可以是或包含二氧化矽或其他合適的介電材料。

圖25說明用於形成高壓裝置的方法2500的一些實施例的流程圖，包含設置在相鄰超晶格層之間的層間緩衝層。雖然該方法2500用圖式所示及/或描述為一系列操作或事件，應理解的是，該方法並不限於圖式所示的順序或操作。因此，在一些實施例中，操作可以以不同於圖式所示的順序進行，及/或可以同時進行。此外，在一些實施例中，圖式所示的操作或事件可細分為多個操作或事件，這些操作或事件可在不同時間執行，也可與其他操作或子操作同時執行。在一些實施例中，可以省略一些圖式的操作或事件，而包含其他未以圖式所示的操作或事件。

在操作2502中，在基板之上沉積種晶層。圖8說明與操作2502的一些實施例相對應的剖面圖800。

在操作2504中，在種晶層之上沉積梯度緩衝層。圖9說明與操作2504的一些實施例相對應的剖面圖900。

在操作2506中，在梯度緩衝層之上形成複數個超晶格層和複數個層間緩衝層，其中該層間緩衝層與超晶格層交替堆疊。超晶格層在第一溫度下形成，層間緩衝層在低於第一溫度的第二溫度下形成。圖10-12說明對應於操作2506的一些實施例的剖面圖1000-1200。

在操作2508中，在複數個超晶格層之上沉積高電阻率緩衝層。圖13示出與操作2508的一些實施例相對應的剖面圖1300。

在操作2510中，在高電阻率緩衝層之上沉積通道層。圖14示出與操作2510的一些實施例相對應的剖面圖1400。

在操作2512中，在通道層之上沉積主動層。圖16說明與操作2512的一些實施例相對應的剖面圖1600。

在操作2514中，在主動層之上形成摻雜的半導體結構。圖17和18說明與操作2514的一些實施例相對應的剖面圖1700和1800。

在操作2516中，在摻雜的半導體結構的相對側的通道層之上形成一對源極/汲極電極。圖20-22說明與操作2516的一些實施例相對應的各種剖面圖。

在操作2518中，在摻雜的半導體結構之上形成閘極電極。圖23說明與操作2518的一些實施例相對應的剖面圖2300。

因此，在一些實施例中，本揭露涉及一種半導體裝置，其包含與複數個超晶格層交替堆疊的複數個層間緩衝層。

在一些實施例中，本揭露提供了一種半導體裝置，包括：複數個超晶格層，設置在一基板之上，其中該複數個超晶格層包含一第一超晶格層，覆蓋在一第二超晶格層上；一通道層，覆蓋在該複數個超晶格層上；一主動層，覆蓋在該通道層上；以及一第一層間緩衝層，直接設置在該第一超晶格層和該第二超晶格層之間，其中該第一層間緩衝層包含一第一差排密度，大於該第一超晶格層中的一第二差排密度。在一實施例中，該第一層間緩衝層係組構為減少該複數個超晶格層及/或該通道層上的拉伸應力。在一實施例中，該複數個超晶格層分別包含一或更多對半導體層，其中該一或更多對半導體層包含與一第二半導體層堆疊的一第一半導體層，其中該第一半導體層和該第二半導體層的晶格常數不匹配。在一實施例中，該第一層間緩衝層和該第二半導體層包含一第一半導體材料。在一實施例中，其中該第一半導體材料是氮化鋁。在一實施例中，該第一層間緩衝層的一厚度大於該第一半導體層的一厚度，其中該第二半導體層的一厚度大於該第一層間緩衝層的一厚度。在一實施例中，該半導體裝置，進一步包括：一種晶層，設置在該基板之上，其中該種晶層包含一第一III-V材料；一梯度緩衝層，設置在該種晶層和該複數個超晶格層之間，其中該梯度緩衝層包含不同於該第一III-V材料的一第二III-V材料；一高電阻率緩衝層，設置在該複數個超晶格層和該通道層之間，其中該高電阻率緩衝層包含一第三III-V材料；以及一摻雜的半導體結構，在該主動層上，其中該摻雜的半導體結構包含該第三III-V材料。在一實施例中，該第一層間緩衝層包含該第一III-V材料，其中該第一層間緩衝層的一厚度小於該種晶層的一厚度和該梯度緩衝層的一厚度。

在各種實施例中，本揭露提供了一種半導體裝置，包括一種晶層，覆蓋在一基板上且包含氮化鋁(AlN)；一通道層，覆蓋在該種晶層上且包含氮化鎵(GaN)；一主動層，覆蓋在該通道層上且包含氮化鋁鎵(AlGaN)；以及一緩衝結構，設置在該通道層和該種晶層之間，其中該緩衝結構包含複數個超晶格層，和該複數個層間緩衝層交替堆疊，其中該複數個超晶格層分別包含一第一半導體層，與一第二半導體層交替堆疊，其中該第二半導體層包含AlN，其中該複數個層間緩衝層包含AlN及/或AlGaN，以及其中該複數個層間緩衝層包含一或更多摻雜物。在一實施例中，該複數個超晶格層包含該一或更多摻雜物，並且其中該一或更多摻雜物在該複數個層間緩衝層和該複數個超晶格層中的一濃度大於約1e19cm^-3。在一實施例中，該複數個層間緩衝層分別包含一第一緩衝層，與一第二緩衝層堆疊，其中該第一緩衝層包含AlN，該第二緩衝層包含AlGaN。在一實施例中，該半導體裝置，進一步包括：一摻雜的半導體結構，覆蓋在該主動層上，其中該摻雜的半導體結構包含氮化鎵；一閘極電極，覆蓋在該摻雜的半導體結構上；以及一對源極/汲極電極，覆蓋在該通道層上且設置在該閘極電極相對側，其中該對源極/汲極電極穿過該主動層延伸至該通道層。在一實施例中，該緩衝結構進一步包含設置在該種晶層上的一梯度緩衝層和設置在該通道層上的一高電阻率緩衝層，其中該複數個層間緩衝層包含一下層間緩衝層和一上層間緩衝層，其中該下層間緩衝層設置在該梯度緩衝層和該複數個超晶格層中的一最底部超晶格層之間，且其中該上層間緩衝層設置在該高電阻率緩衝層和該複數個超晶格層中的一最頂部超晶格層之間。在一實施例中，該超晶格層分別包含約10至500對的該第一半導體層和該第二半導體層，其中該複數個層間緩衝層中的一單獨層間緩衝層係設置在該第一半導體層和該第二半導體層中的各相鄰對之間。在一實施例中，該複數個層間緩衝層中的一差排密度隨著與基板的一距離增加而減小。

在一些實施例中，本揭露提供了一種用於形成半導體裝置的方法，該方法包括形成一種晶層在一基板之上；形成複數個超晶格層和複數個層間緩衝層在該種晶層之上，其中該層間緩衝層與該超晶格層交替堆疊，其中該超晶格層在一第一溫度下形成，該層間緩衝層在小於該第一溫度的一第二溫度下形成；形成一通道層在該複數個超晶格層之上；以及形成一主動層在該通道層之上。在一實施例中，該超晶格層分別具有一第一差排密度，該層間緩衝層分別具有大於該第一差排密度的一第二差排密度。在一實施例中，該方法進一步包括：形成該主動層之後執行一冷卻製程，其中該冷卻製程包含將該基板所設置於其中的一腔室的一溫度從一高溫降低到一低溫，其中該層間緩衝層係組構為在冷卻製程期間減少該通道層及/或該複數個超晶格層上的拉伸應力。在一實施例中，該第一溫度在約950至1200攝氏度的一範圍內，其中該第二溫度在約600至950攝氏度的一範圍內。在一實施例中，該複數個層間緩衝層包含一第一層間緩衝層和覆蓋在該第一層間緩衝層上的一第二層間緩衝層，其中該第一層間緩衝層是在比該第二層間緩衝層低的一溫度下形成的。

以上概述了幾個實施例的特徵，以便本技術領域中具有通常知識者更好地理解本揭露的各態樣。本技術領域中具有通常知識者應該明白，他們可以很容易地將本揭露作為設計或修改其他製程和結構的基礎，以實現相同的目的及/或達到本文所介紹的實施例的相同優點。本技術領域中具有通常知識者還應認識到，這種等效結構並不背離本揭露的精神和範圍，他們可以在不背離本揭露的精神和範圍的情況下，對本文進行各種更改、替換和改動。