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TWI895613B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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Publication number
TWI895613B
TWI895613B TW111119012A TW111119012A TWI895613B TW I895613 B TWI895613 B TW I895613B TW 111119012 A TW111119012 A TW 111119012A TW 111119012 A TW111119012 A TW 111119012A TW I895613 B TWI895613 B TW I895613B
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TW
Taiwan
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region
semiconductor layer
type
channel
insulating film
Prior art date
Application number
TW111119012A
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English (en)
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TW202301679A (zh
Inventor
岡本光央
八尾惇
佐藤弘
原田信介
Original Assignee
國立研究開發法人產業技術總合研究所
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Filing date
Publication date
Application filed by 國立研究開發法人產業技術總合研究所 filed Critical 國立研究開發法人產業技術總合研究所
Publication of TW202301679A publication Critical patent/TW202301679A/zh
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Abstract

一種半導體裝置，在疊層半導體基板SB上具備功率電晶體UMOS、n型電晶體NMOS和p型電晶體PMOS，該疊層半導體基板SB是在n型半導體基板SUB上疊層n型的漂移層DL、p型的埋置基極層BBL和p型的基極層BL而形成，功率電晶體UMOS具有貫通基極層BL的通道閘電極EGU，p型電晶體PMOS在基極層BL內所形成的n型井區域NW內形成，n型電晶體NMOS在基極層BL內或n型井區域內所進一步形成的p型井區域內形成，p型電晶體PMOS的埋置通道區域EBC的p型雜質濃度與基極層BL的p型雜質濃度相等。

Description

半導體裝置及其製造方法
本發明涉及一種半導體裝置及其製造方法，例如涉及一種適用於使用SiC基板的半導體裝置及其製造方法的有效的技術。
背景技術
在控制高電壓、大電流的功率半導體裝置的領域中，與矽半導體相比，低導通電阻、高速動作、高溫特性優異的碳化矽(SiC)半導體受到關注。
專利文獻1的圖6和圖7公開了在SiC基板上搭載有具有平面型閘極結構的縱向功率MOSFET和驅動該縱向功率MOSFET的CMOS閘極驅動器的半導體裝置。CMOS閘極驅動器是將n型MOSFET與p型MOSFET串聯連接的結構。
專利文獻2的圖1公開了具有使用磊晶生長和離子植入法形成的n層15b、n-層15a及p型通道區域16的通道型MOSFET，藉由使n層15b與n-層15a的雜質濃度比處於所期望的範圍來抑制短通道效應。
專利文獻3主要記載了在矽基半導體中單片積體CMOS閘極驅動器與通道閘極結構的縱向p型功率MOS的半導體裝置。
非專利文獻1的圖2公開了SiC的p型MOSFET結構，並記載了能夠藉由設置於p型磊晶生長層的埋置式通道結構(EBC：Epitaxial Burried Channel)來調整閾值電壓、移動度。
現有技術文獻 專利文獻
專利文獻1：美國專利第9184237號說明書
專利文獻2：日本特開2018-22852號公報
專利文獻3：日本特開2002-359294號公報
非專利文獻
非專利文獻1：M. Okamoto et al, Materials Science Forum Vols. 717-720, (2012), pp.781-784
為了對SiC功率電晶體進行高速開關，需要降低驅動電路(閘極驅動器)與功率電晶體之間的寄生電感，其終極的方法是驅動電路與功率電晶體的積體。專利文獻1以相同目的公開了CMOS閘極驅動器與功率電晶體的積體，但是，並未充分地考慮功率電晶體與閘極驅動器之間的結構性的匹配，在低成本化方面存在課題。
其他課題及新的特徵根據本說明書的記載及圖式而變得清楚。
一個實施方式的半導體裝置，在n型半導體基板上層疊了n型的漂移層、p型的埋置基極層和p型的基極層而成的疊層半導體基板上形成有功率電晶體、n型電晶體和p型電晶體，其中，功率電晶體具有貫通基極層的通道閘電極，p型電晶體在基極層內所形成的n型井區域內形成，n型電晶體在基極層內或n型井區域內所進一步形成的p型井區域內形成，p型電晶體的埋置通道區域的p型雜質濃度與基極層的p型雜質濃度相等。
一個實施方式的半導體裝置的製造方法，具備如下步驟：準備具備第一主面和與第一主面相對的第二主面的半導體基板，該第一主面具備功率電晶體區域和CMOS區域；使用磊晶生長法在半導體基板的第一主面上形成n型的漂移層；使用離子植入法在漂移層上選擇性地形成p型的埋置基極層；使用磊晶生長法在埋置基極層上形成p型的基極層；使用離子植入法在CMOS區域中形成n型的井區域；在功率電晶體區域中形成具有貫通基極區域的深度的通道；以及，在功率電晶體區域中，藉由在基極層設置功率源極區域並且在通道內設置通道閘極絕緣膜及通道閘電極來形成功率電晶體，在CMOS區域中，藉由在井區域內設置第一源極區域、埋置通道區域及第一汲極區域並且在埋置通道區域上設置第一閘極絕緣膜及第一閘電極來形成p型MOSFET，在CMOS區域中，藉由在基極層內設置第二源極區域、通道區域及第二汲極區域並且在通道區域上設置第二閘極絕緣膜及第二閘電極來形成n型MOSFET，在井區域形成步驟中，在比埋置通道區域更深的位置離子植入n型的雜質，以使得在基極層的表面殘留具有期望厚度的p型的埋置通道區域。
根據一個實施方式，能夠實現半導體裝置的低成本化。
100:半導體裝置
200:半導體裝置
300:半導體裝置
400:半導體裝置
500:半導體裝置
ARC:CMOS區域
ARN:NMOS區域
ARP:PMOS區域
ARU:功率電晶體區域
BBL:埋置基極層
BBL1:基極層1
BBL2:基極層2
BL:基極層
DL:漂移層
DLD1:JFET層1
DLD2:JFET層2
DLS1:JFET層1
DLS2:JFET層2
DNW:n型井區域
DNW1:n型井層1
DNW2:n型井層2
DNW3:n型井層3
EBC:埋置通道區域
ED:汲電極
EDN:汲電極
EDP:汲電極
EGD:閘電極
EGN:閘電極
EGP:閘電極
EGU:閘電極
ESN:源電極
ESP:源電極
ESU:源電極
GID:閘極絕緣膜
GIN:閘極絕緣膜
GIP:閘極絕緣膜
GIU:閘極絕緣膜
GIU1:閘極絕緣膜
GIU2:閘極絕緣膜
IL:層間絕緣膜
ISO:分離區域
NMOS:n型電晶體
NW:n型井區域
NW1:n型井層1
NW2:n型井層2
NW3:n型井層3
PMOS:p型電晶體
PW:p型井區域
RCN:通道區域
RDN:汲極區域
RDP:汲極區域
RNC:n型區域
RPC:p型區域
RPU:p型區域
RSN:源極區域
RSP:源極區域
RSU:源極區域
SB:疊層半導體基板
SBa:第一主面
SBb:第二主面
SUB:半導體基板
SUBa:第一主面
SUBb:第二主面
TG:通道
TGD:通道
TPR:通道保護區域
TPRD:通道保護區域
TVDD:CMOS電源電位端子
TVin:輸入訊號端子
TVs:功率源極端子
TVSS:CMOS基準電位端子
UMOS:功率電晶體
Vd:功率汲極
VDD:CMOS電源電位
Vg:輸入訊號
Vin:輸入訊號
Vout:輸出
Vs:功率源極
VSS:CMOS基準電位
圖1是本實施方式的半導體裝置的截面圖。
圖2是本實施方式的半導體裝置的俯視圖。
圖3是本實施方式的半導體裝置的等效電路圖。
圖4是表示本實施方式的n型電晶體及p型電晶體的閘極電壓與汲極電流之間的關係的圖。
圖5是表示本實施方式的CMOS反相器的輸入電壓與輸出電壓之間的關係的圖。
圖6是表示本實施方式的半導體裝置的製造步驟的截面圖。
圖7是表示緊接著圖6的半導體裝置的製造步驟的截面圖。
圖8是表示緊接著圖7的半導體裝置的製造步驟的截面圖。
圖9是表示緊接著圖8的半導體裝置的製造步驟的截面圖。
圖10是表示緊接著圖9的半導體裝置的製造步驟的截面圖。
圖11是表示緊接著圖10的半導體裝置的製造步驟的截面圖。
圖12是表示緊接著圖10的半導體裝置的製造步驟的截面圖。
圖13是表示作為圖11的變化例的半導體裝置的製造步驟的截面圖。
圖14是變化例1的半導體裝置的截面圖。
圖15是表示應對誤點燃的一例的等效電路圖。
圖16是變化例2的半導體裝置的截面圖。
圖17是變化例3的半導體裝置的俯視圖。
圖18是對變化例3的半導體裝置的效果進行說明的俯視圖。
圖19是變化例4的半導體裝置的俯視圖。
以下，基於圖式對實施方式詳細地進行說明。此外，在用於說明實施方式的全部圖式中，對具有相同功能的元件標注相同的元件符號，並省略重複的說明。即使是俯視圖，有時為了容易理解也標注陰影線。另外，在雜質濃度的表述中，例如2e17cm-3是指2×1017cm-3。
(實施方式)
<關於本實施方式的半導體裝置>
圖1是本實施方式的半導體裝置的截面圖，圖2是本實施方式的半導體裝置的俯視圖，圖3是本實施方式的半導體裝置的等效電路圖。圖4是表示本實施方式的n型電晶體及p型電晶體的閘極電壓與汲極電流之間的關係的圖，圖5是表示本實施方式的CMOS反相器的輸入電壓與輸出電壓之間的關係的圖。此外，圖1是圖2的A-A′、B-B′及C-C′的截面圖，但連續地表示各個區域中的單位電晶體的剖面結構。
如圖3所示，半導體裝置100具備功率電晶體(功率MOSFET)UMOS和構成功率電晶體UMOS的閘極驅動電路的p型電晶體(p型MOSFET)PMOS及n型電晶體(n型MOSFET)NMOS。閘極驅動電路為CMOS反相器，p型電晶體PMOS與n型電晶體NMOS串聯連接，p型電晶體PMOS的源極連接於CMOS電源電位VDD，n型電晶體NMOS的源極連接於CMOS基準電位VSS。功率電晶體UMOS的源極連接於功率源極Vs，且汲極連接於功率汲極Vd。而且， p型電晶體PMOS的閘極及n型電晶體NMOS的閘極連接於輸入訊號Vin，p型電晶體PMOS的汲極及n型電晶體NMOS的汲極連接於功率電晶體UMOS的閘極。CMOS反相器結構的驅動電路的輸出Vout作為功率電晶體UMOS的輸入訊號Vg輸入到功率電晶體UMOS的閘極。
如圖2所示，半導體裝置100包括輸入訊號端子TVin、CMOS基準電位端子TVSS、CMOS電源電位端子TVDD、功率源極端子TVs、CMOS區域ARC及功率電晶體區域ARU。
在圖2的X方向上，在中央部配置有CMOS區域ARC，在CMOS區域ARC的一側(左側)配置有輸入訊號端子TVin、CMOS基準電位端子TVSS及CMOS電源電位端子TVDD，在CMOS區域ARC的另一側(右側)配置有功率電晶體區域ARU。此外，功率源極端子TVs配置在功率電晶體區域ARU內且在圖1所示的功率電晶體UMOS的上方。
接著，參照圖1對圖2所示的CMOS區域ARC及功率電晶體區域ARU進行說明。CMOS區域(驅動電路區域)ARC包括複數個PMOS區域ARP和複數個NMOS區域ARN。沿X方向在PMOS區域ARP並排配置有複數個p型電晶體PMOS。即，沿X方向排列有多根在與X方向正交的Y方向上例如延伸100μm的閘電極EGP，且以夾著各個閘電極EGP的方式配置有圖1所示的汲極區域RDP及源極區域RSP。X方向為p型電晶體PMOS的閘極長方向，Y方向為閘極寬方向，複數個p型電晶體PMOS並聯連接，因此能夠視為一個p型電晶體PMOS。由於說明重複而進行省略，配置在NMOS區域ARN中的複數個n型電晶體NMOS也形成為與上述p型電晶體PMOS相同的結構。另外，如圖2所示，複數個PMOS區域ARP和複數個NMOS區域ARN在Y方向上交替配置。而且，各段的p型電晶體PMOS 彼此並聯連接，因此在CMOS區域ARC中形成的複數個p型電晶體PMOS整體上構成具有較高的放大增益的一個p型電晶體PMOS。此外，在CMOS區域ARC中形成的複數個n型電晶體NMOS也同樣構成具有較高的放大增益的一個n型電晶體NMOS。
PMOS區域ARP和NMOS區域ARN在Y方向上交替地多段配置，但不限定於此，也可以將複數個PMOS區域ARP和複數個NMOS區域ARN分別集中配置。另外，也可以藉由調整PMOS區域ARP與NMOS區域ARN的段數比例來調整放大增益的比例。
在功率電晶體區域ARU配置有複數個功率電晶體UMOS，如圖1所示，功率電晶體UMOS的閘電極EGU設置在通道TG內，且在通道TG的兩側設置有源極區域RSU。如圖2所示，複數個通道TG(換言之，閘電極EGU)在X方向上延伸，在Y方向上，在各個通道TG的兩側配置有源極區域RSU。即，源極區域RSU也沿通道TG在X方向上延伸。在X方向上延伸的複數個源極區域RSU彼此藉由金屬配線(圖1的源電極ESU)連接，在X方向上延伸的複數個閘電極EGU也彼此藉由與源電極ESU不同的金屬配線連接。由此，在功率電晶體區域ARU中形成的複數個功率電晶體UMOS構成為一個低導通電阻的功率電晶體UMOS。此外，雖然將通道TG的延伸方向設定為X方向(換言之，與n型電晶體NMOS的閘電極EGN及p型電晶體PMOS的閘電極EGP的延伸方向正交的方向)，但不限定於此，也可以是Y方向(換言之，與n型電晶體NMOS的閘電極EGN及p型電晶體PMOS的閘電極EGP的延伸方向平行的方向)。
如圖1所示，半導體裝置100具備功率電晶體區域ARU和CMOS區域(驅動電路區域)ARC，在功率電晶體區域ARU形成有功率電晶體UMOS，在 CMOS區域ARC形成有n型電晶體NMOS和p型電晶體PMOS。功率電晶體UMOS是具有閘極、源極及汲極的通道閘極型功率MOSFET，n型電晶體NMOS是具有閘極、源極及汲極的表面通道型MOSFET，p型電晶體PMOS是具有閘極、源極及汲極的埋置通道型MOSFET。功率電晶體UMOS、n型電晶體NMOS及p型電晶體PMOS形成於疊層半導體基板SB。
疊層半導體基板SB由具有彼此相對的第一主面(主面)SUBa和第二主面(背面)SUBb的半導體基板SUB、形成在半導體基板SUB的第一主面上的漂移層(n型半導體層)DL、形成在漂移層DL上的埋置基極層(p型半導體層)BBL及形成在埋置基極層BBL上的基極層(p型半導體層)BL構成。疊層半導體基板SB具有彼此相對的第一主面(主面)SBa及第二主面(背面)SBb，第一主面SBa與基極層BL的表面(上表面)一致，第二主面(背面)SBb與半導體基板SUB的第二主面SUBb一致。在疊層半導體基板SB(或半導體基板SUB)的第一主面SBa(或第一主面SUBa)設置有功率電晶體區域ARU和CMOS區域ARC。
半導體基板SUB為n型的碳化矽基板，其多型為4H。即，半導體基板SUB是n型的4H-SiC。半導體基板SUB的第一主面SUBa例如是在結晶的偏離方向即<11-20>方向上相對(0001)面設置有4°偏離角的面，該面稱為4°偏離(0001)面。漂移層DL是具有1e16cm-3左右的n型雜質濃度的n型半導體層，並且是使用磊晶生長法在半導體基板SUB的第一主面SUBa上形成的具有9.5μm左右的膜厚的磊晶層。埋置基極層BBL是使用磊晶生長法及離子植入法在漂移層DL上形成的具有1e18cm-3左右的p型雜質濃度的p型半導體層。埋置基極層BBL的膜厚為1μm左右。埋置基極層BBL由埋置基極層BBL1與埋置基極層BBL2的疊層結構構成，埋置基極層BBL1及BBL2的膜厚分別為0.5μm左右。基極層BL是具有 1.3e17cm-3左右的p型雜質濃度的p型半導體層，並且是使用磊晶生長法在埋置基極層BBL上形成的具有1.8μm左右的膜厚的磊晶層。基極層BL的膜厚比埋置基極層BBL的膜厚更厚。而且，基極層BL的p型雜質濃度比埋置基極層BBL的p型雜質濃度低。在基極層BL中，在功率電晶體區域ARU中形成有功率電晶體UMOS的通道形成區域，在CMOS區域ARC中形成有n型電晶體NMOS和p型電晶體PMOS。藉由將基極層BL形成為以磊晶生長法形成的磊晶層，無需使用能夠輸出MeV級的離子植入能量的特別離子植入裝置就能夠形成相對較厚的基極層BL。由此，提升CMOS區域ARC的耐壓設計等的自由度。
半導體基板SUB、漂移層DL和基極層BL設置在功率電晶體區域ARU和CMOS區域ARC的整個區域範圍。埋置基極層BBL在CMOS區域ARC中設置於整個區域，而在功率電晶體區域ARU中選擇性設置。在通道TG的底部設置有通道保護區域(p型半導體區域)TPR，在通道TG和通道保護區域TPR的周圍設置有JFET層1(n型半導體層)DLS1及JFET層2(n型半導體層)DLS2。在功率電晶體區域ARU中，埋置基極層BBL配置在設置有通道保護區域TPR、JFET層1DLS1及JFET層2DLS2的區域以外的區域。另外，在半導體基板SUB的第二主面SUBb上，在功率電晶體區域ARU和CMOS區域ARC的整個區域範圍形成有汲電極ED。
在功率電晶體區域ARU形成有從疊層半導體基板SB的第一主面SBa貫通源極區域RSU和基極層BL的通道TG，在通道TG內形成閘極絕緣膜(通道閘極絕緣膜)GIU和閘電極(通道閘電極)EGU。閘極絕緣膜GIU是使用CVD法沉積的氧化矽膜，具有50~150nm的膜厚。閘電極EGU由含有n型雜質的多結晶矽膜形成。在疊層半導體基板SB的第一主面SBa側的基極層BL形成有源極區域(n型半導體區域)RSU和p型區域(p型半導體區域)RPU。源極區域RSU以夾著通道TG的 方式配置在通道TG的兩側。p型區域(p型半導體區域)RPU相對於源極區域RSU配置在通道TG或閘電極EGU的相對側。換言之，p型區域RPU也可以說配置在相鄰的單位電晶體的源極區域RSU之間。源極區域RSU和p型區域RPU連接於源電極ESU。
設置在通道TG底部的通道保護區域(p型半導體區域)TPR的p型雜質濃度與埋置基極層BBL(特別是埋置基極區域BBL1)的p型雜質濃度相等，並且比基極層BL的p型雜質濃度高。通道保護區域(p型半導體區域)TPR是電場緩和層，為了緩和電場集中於通道TG的底部的閘極絕緣膜GIU，在通道TG的底部形成通道TG嵌入通道保護區域TPR的結構。即，關鍵的是，通道TG的深度比基極層BL與埋置基極層BBL2的合計膜厚大，並且比基極層BL與埋置基極層BBL的合計膜厚小。如果考慮上述各層的膜厚，則2.5~2.6μm左右是適當的。在漂移層DL與基極層BL之間的區域中，通道保護區域TPR被JFET層1(n型半導體層)DLS1夾在中間，通道TG被JFET層2(n型半導體層)DLS2夾在中間。在通道TG的底部，閘極絕緣膜GIU被通道保護區域TPR覆蓋，因此能夠防止閘極絕緣膜GIU的絕緣被破壞。另外，藉由使JFET層1DLS1及JFET層2DLS2的n型雜質濃度最佳化，不增加JFET電阻就能夠防止閘極絕緣膜GIU的絕緣被破壞。
進而，藉由在漂移層DL與基極層BL之間設置p型雜質濃度比基極層BL的p型雜質濃度高的埋置基極層BBL，能夠提高功率電晶體UMOS的汲、源間的耐壓。進而，藉由將形成有功率電晶體UMOS的通道的基極層BL以低雜質濃度的磊晶層來形成，能夠確保較高的通道移動度，能夠降低功率電晶體UMOS的導通電阻。即，藉由設置p型雜質濃度不同的埋置基極層BBL和基極層BL，能夠在互不影響的情況下實現提高汲、源間的耐壓和降低導通電阻。
此外，作為一個實施方式示出了具有通道保護區域(p型半導體區域)TPR的結構，但在實現本發明的效果方面，通道保護區域TPR不是必須的。另外，在不脫離本發明主旨的範圍內也能夠將其他電場緩和結構適用於功率電晶體UMOS。
接著，對形成在CMOS區域ARC中的n型電晶體NMOS和p型電晶體PMOS進行說明。如圖1所示，n型電晶體NMOS和p型電晶體PMOS形成在基極層BL內。n型電晶體NMOS形成於CMOS區域ARC內的NMOS區域ARN，p型電晶體PMOS形成於CMOS區域ARC內的PMOS區域ARP。
n型電晶體NMOS具有形成在基極層BL內的源極區域(n型半導體區域)RSN和汲極區域(n型半導體區域)RDN、設置在源極區域RSN與汲極區域RDN之間的通道區域RCN、以及在通道區域RCN上隔著閘極絕緣膜GIN形成的閘電極EGN。n型電晶體NMOS是表面通道型MOSFET，在閘電極EGN施加所期望的電壓時，在基極層BL與閘極絕緣膜GIN之間的界面正下方的通道區域RCN形成有通道。設置在n型電晶體NMOS的源極區域RSN與汲極區域RDN之間的通道區域RCN是p型基極層BL的一部分，由於沒有在通道區域RCN進行用於調整閾值電壓的雜質的離子植入，通道區域RCN的p型雜質濃度與基極層BL的p型雜質濃度相等。在此，「相等」包含「幾乎相等」。這意味著，沒有在通道區域RCN有意識地離子植入p型雜質或n型雜質等，而是殘留著未進行離子植入的磊晶層即基極層BL。即使在半導體裝置的製造步驟中無意地在兩者的p型雜質濃度間產生誤差，該差也包含在本實施方式的「相等」中。此外，基極層BL的p型雜質濃度是指例如功率電晶體UMOS的通道形成區域中的p型雜質濃度。在此說明了表面通道型的n型電晶體NMOS的例子，但是，例如也可以是對通道區域RCN離子 植入了n型離子的埋置通道型的n型電晶體NMOS。n型離子植入對結晶的損傷較小，不會發生後述鋁離子植入時那樣的通道移動度降低，因此能夠進行埋置通道的特性控制。
p型電晶體PMOS形成於在基極層BL內所形成的n型井區域(n型半導體區域)NW內。p型電晶體PMOS具有在n型井區域NW內所形成的源極區域(p型半導體區域)RSP和汲極區域(p型半導體區域)RDP、以及在疊層半導體基板SB的第一主面SBa上隔著閘極絕緣膜GIP形成的閘電極EGP。p型電晶體PMOS是埋置通道型MOSFET，且具有從疊層半導體基板SB的第一主面SBa開始厚度0.2μm左右的埋置通道區域EBC。埋置通道區域EBC是p型半導體區域且處於n型井區域NW內，但是未實質性離子植入n型雜質的區域。在閘電極EGP施加所期望的電壓時，沒有在埋置通道區域EBC和閘極絕緣膜GIP之間的界面正下方，而是在比界面深的位置形成通道。n型井區域NW由n型井層1(n型半導體層)NW1、n型井層2(n型半導體層)NW2和n型井層3(n型半導體層)NW3構成。n型井層1NW1設置在從疊層半導體基板SB的第一主面SBa起相對較深的位置，且在n型井層1NW1的上方設置有n型井層2NW2。n型井層1NW1和n型井層2NW2例如向基極層BL離子植入氮離子來形成。n型井層1NW1形成在從第一主面SBa開始的深度0.7~0.5μm的範圍內，n型井層2NW2形成在從第一主面SBa開始的深度0.5~0.2μm的範圍內，在從第一主面SBa開始深度0.2μm的範圍內殘留有未進行離子植入的磊晶層即基極層BL，該部分成為埋置通道區域EBC。因此，埋置通道區域EBC的p型雜質濃度與基極層BL的p型雜質濃度相等。此外，基極層BL的p型雜質濃度是指例如功率電晶體UMOS的通道形成區域中的p型雜質濃度。在此，「相等」包含「幾乎相等」。重要的是，沒有對埋置通道區域EBC有意識地離子植入p型 雜質或n型雜質等。即使在半導體裝置的製造步驟中無意地在兩者的p型雜質濃度間產生誤差，該差也包含在本實施方式的「相等」中。因此，誤差範圍為±50%以下(0.65~1.95e17cm-3的範圍)是妥當的。另外，由於重要的是沒有對埋置通道區域EBC有意識地離子植入p型雜質或n型雜質等，也可以說埋置通道區域EBC與基極層BL的缺陷密度相等。此外，基極層BL的缺陷密度是指例如功率電晶體UMOS的通道形成區域中的缺陷密度。n型井層2NW2的n型雜質濃度為2e17cm-3~5e17cm-3，n型井層1NW1的n型雜質濃度為5e17cm-3~1e19cm-3，n型井層1NW1的n型雜質濃度設為n型井層2NW2的n型雜質濃度以上。另外，n型井層3NW3配置在源極區域RSP和汲極區域RDP的外側，以包圍源極區域RSP和汲極區域RDP。較佳的是，使n型井層2NW2的n型雜質濃度比n型井層1NW1的n型雜質濃度低。n型井層3NW3具有與n型井層1NW1相等的n型雜質濃度，並且以從疊層半導體基板SB的第一主面SBa到達n型井層1NW1的方式連續地形成。
藉由使與埋置通道區域EBC相鄰接的n型井層2NW2的n型雜質濃度相對較低，能夠提高埋置通道區域EBC的p型雜質濃度的控制性和設計自由度，能夠提高p型電晶體PMOS的閾值電壓控制性。另外，藉由使n型井層1NW1的n型雜質濃度相對較高，能夠防止來自汲極區域RDP的耗盡層藉由汲極電壓擊穿n型井區域NW。另外，能夠防止由源極區域RSP/n型井區域NW/基極層BL構成的寄生Bip電晶體導通。
接著，對藉由磊晶層形成p型電晶體PMOS的埋置通道區域EBC的效果進行說明。一直以來，在SiC基板上形成的MOSFET由於在MOS界面上高密度地存在界面能級，因此存在通道遷移度降低、導通電阻升高這樣的課題。該界面能級例如在閘極氧化膜形成時的熱處理步驟中產生，特別是，PMOS的閾值 電壓增大這樣的問題更為嚴峻。根據研究結果，在帶隙的中央附近存在類似施體的陷阱(電洞陷阱)，一旦電洞陷阱化則由於SiC的較大帶隙，熱能就不會去陷阱。被捕獲的電洞作為有效的正固定電荷來動作，使PMOS的閾值電壓向負值偏移。即，PMOS的閾值電壓增大。在NMOS也存在該電洞陷阱，在施加負向閘極偏壓時產生有效的正固定電荷。但是，在施加正向閘極偏壓而使通道感應反轉電子時，反轉電子與電洞陷阱的電洞再結合從而電氣性恢復到中性，對電氣特性不帶來影響。本申請發明人在PMOS的情況下為了避免上述的正固定電荷的影響而研究了使用離子植入法來形成埋置通道。但是，在對SiC基板離子植入鋁離子等p型雜質時，發現了產生植入缺陷而通道遷移度降低的副作用。在本實施方式中，藉由磊晶層形成p型電晶體PMOS的埋置通道區域EBC，並且不利用離子植入來植入雜質，因此能夠減少p型電晶體PMOS的導通電阻和閾值電壓。
圖4是表示本實施方式的n型電晶體NMOS和p型電晶體PMOS的閘極電壓與汲極電流之間的關係的圖。INV-PMOS和INV-NMOS是表面通道型的p型電晶體PMOS及n型電晶體NMOS，EBC-PMOS1和EBC-PMOS2是埋置通道型的p型電晶體PMOS。EBC-PMOS1是埋置通道區域EBC的厚度設為0.15μm的結構，EBC-PMOS2是埋置通道區域EBC的厚度設為0.2μm的結構。此外，作為電氣特性測定用，使用閘極長：100μm、閘極寬：150μm的MOSFET。如圖4所示，在本實施方式的埋置通道型的p型電晶體PMOS中，與表面通道型的p型電晶體PMOS相比，能夠確認到汲極電流的增加(換言之，導通電阻的減少)及閾值電壓的減少。
圖5是表示本實施方式的CMOS反相器的輸入電壓與輸出電壓之間的關係的圖。藉由使用本實施方式的埋置通道型的p型電晶體PMOS，與使用 表面通道型的p型電晶體PMOS的情況相比，CMOS反相器的開關電壓幾乎是CMOS電源電壓的一半，可以看出低電位噪音容限和高電位噪音容限的平衡得到了提高。
<關於本實施方式的半導體裝置的製造方法>
圖6~圖12是表示本實施方式的半導體裝置100的製造步驟的截面圖。
如圖6所示，實施漂移層DL和埋置基極層BBL的製造步驟。埋置基極層BBL是埋置基極層1BBL1與埋置基極層2BBL2的疊層結構。首先，準備具有彼此相對的第一主面(主面)SUBa和第二主面(背面)SUBb的半導體基板SUB。半導體基板SUB是n型的碳化矽(4H-SiC)基板，第一主面SUBa是上述的4°偏離(0001)面。
使用磊晶生長法在半導體基板SUB的第一主面SUBa上形成n型的漂移層DL。漂移層DL是添加有氮(N)或磷(P)等的n型磊晶層，其n型雜質濃度為1e16cm-3，其膜厚大致為10μm。
接著，在漂移層DL的表面選擇性地形成埋置基極層BBL1和通道保護區域TPR。埋置基極層BBL1和通道保護區域TPR在漂移層DL上選擇性地設置遮蔽層，且在從遮蔽層露出的區域離子植入p型雜質(Al離子)而形成p型半導體層。如圖6所示，在功率電晶體區域ARU形成埋置基極層BBL1和通道保護區域TPR，在CMOS區域ARC形成埋置基極層BBL1。關於埋置基極層BBL1和通道保護區域TPR，其p型雜質濃度為1e18cm-3，其膜厚大致為0.5μm。在功率電晶體區域ARU中，在被遮蔽層覆蓋的區域殘留有漂移層DL的一部分，在通道保護區域TPR的兩側形成有JFET層1DLS1。JEET層1DLS1的n型雜質濃度為1e16cm-3。
接著，在埋置基極層1BBL1上形成埋置基極層2BBL2，在通道保護區域TPR和JFET層1DLS1上形成JFET層2DLS2。首先，使用磊晶生長法在埋置基極層1BBL1、通道保護區域TPR和JFET層1DLS1上形成n型的磊晶層。該磊晶層的n型雜質濃度為1e16cm-3，其膜厚大致為0.5μm。在該磊晶層選擇性地設置遮蔽層，並在從遮蔽層露出的區域離子植入p型雜質(Al離子)來形成p型半導體層。這樣一來，在從遮蔽層露出的區域形成有埋置基極層2BBL2，在被遮蔽層覆蓋的區域形成有JFET層2DLS2。與埋置基極層1BBL1重疊的埋置基極層2BBL2的p型雜質濃度為1e18cm-3，其膜厚為大致0.5μm且與基極層1BBL1連接，與通道保護區域TPR及JFET層1DLS1重疊的JFET層2DLS2的n型雜質濃度為1e16cm-3，其膜厚大致為0.5μm。此外，漂移層DL、JFET層1DLS1、JFET層2DLS2形成為相同的雜質濃度，但也可以如專利文獻2(日本特開2018-22852號公報)的圖1、圖10所記載的那樣單獨地設定各層的n型雜質濃度。
接著，如圖7所示，實施基極層BL的製造步驟。使用磊晶生長法在埋置基極層BBL和JFET層2DLS2上形成p型的基極層BL。基極層BL是添加有鋁(Al)等p型雜質的p型磊晶層，其p型雜質濃度為1.3e17cm-3，其膜厚大致為1.8μm。基極層BL形成在功率電晶體區域ARU及CMOS區域ARC的整個區域。
接著，如圖8所示，實施n型井區域NW和埋置通道區域EBC的製造步驟。n型井區域NW由n型井層1NW1、n型井層2NW2及n型井層3NW3構成。使用離子植入法在基極層BL離子植入氮(N)離子來形成n型井層1NW1及n型井層2NW2。在從基極層BL的表面(換言之，疊層半導體基板SB的第一主面SBa)開始深度為0.7~0.5μm的範圍內形成厚度0.2μm的n型井層1NW1，在深度為0.5~0.2μm的範圍內形成厚度0.3μm的n型井層2NW2。然後，在從基極層BL的表面開始深 度為0.2μm的範圍內形成厚度0.2μm的埋置通道區域EBC。此外，藉由埋置通道區域EBC的濃度和厚度與n型井層2NW2的濃度和厚度之間的平衡而使p型電晶體PMOS的閾值電壓發生變化。能夠調整這些條件以獲得所期望的特性。埋置通道區域EBC是在不對基極層BL離子植入n型雜質的情況下殘留有磊晶層即p型半導體層的區域。進而，形成從基極層BL的表面到達n型井層1NW1的n型井層3NW3。即，n型井層3NW3在從基極層BL的表面開始深度0.5μm以上的範圍內連續地形成。n型井層3NW3是離子植入氮(N)離子而形成的，但例如也可以利用改變植入能量的多次離子植入步驟形成。n型井層3NW3在俯視視角下呈環狀，以與n型井層2NW2和埋置通道區域EBC接觸且將其包圍。n型井層2NW2的n型雜質濃度為2e17cm-3~5e17cm-3，n型井層1NW1及n型井層3NW3的n型雜質濃度為5e17cm-3~1e19cm-3，n型井層1NW1及n型井層3NW3的n型雜質濃度形成為n型井層2NW2的n型雜質濃度以上。較佳的是，使n型井層2NW2的n型雜質濃度比n型井層1NW1的n型雜質濃度低。
接著，如圖9所示，實施功率電晶體UMOS的源極區域RSU、n型電晶體NMOS的源極區域RSN和汲極區域RDN以及p型電晶體PMOS的源極區域RSP和汲極區域RDP的製造步驟。在疊層半導體基板SB的第一主面SBa中，使用離子植入法在基極層BL的表面選擇性地形成n型半導體區域及p型半導體區域。n型半導體區域的n型雜質濃度為1e20cm-3，且在從第一主面SBa開始深度0.25μm的範圍內連續地形成。此外，n型雜質濃度為1e19~1e22cm-3的範圍且深度為0.1~0.4μm的範圍即可。n型雜質區域在功率電晶體區域ARU中、在功率電晶體UMOS的源極區域RSU、NMOS區域ARN中、在n型電晶體NMOS的源極區域RSN及汲極區域RDN、PMOS區域ARP中構成n型區域RNC。而且，p型半導體區域的 p型雜質濃度為1e21cm-3，且在從第一主面SBa開始深度0.25μm的範圍內連續地形成。此外，p型雜質濃度為1e19~1e22cm-3的範圍且深度為0.1~0.4μm的範圍即可。p型半導體區域在功率電晶體區域ARU中、在功率電晶體UMOS的p型區域RPU、PMOS區域ARP中、在p型電晶體PMOS的源極區域RSP及汲極區域RDP、NMOS區域ARN中構成p型區域RPC。此外，功率電晶體區域ARU和CMOS區域ARC的n型半導體區域及p型半導體區域可以利用同一步驟形成，也可以利用分開的步驟形成。另外，上述的n型井區域NW的形成步驟、n型半導體區域形成步驟及p型半導體區域形成步驟是不同順序的。
接著，如圖10所示，實施通道TG的製造步驟。使用反應性乾式蝕刻法在功率電晶體區域ARU形成複數個通道TG。通道TG具有寬度為0.8μm、深度為2.5~2.6μm、長度(紙面的垂直方向)為1500~2000μm的尺寸，且貫通源極區域RSU、基極層BL及JFET層DLS2，並嵌入通道保護區域TPR。也可以在形成通道TG之後實施退火處理來進行邊角部的圓角等形狀的修正。接著，作為使用上述的離子植入法導入的雜質的活化處理，例如，在氬(Ar)氛圍氣中以1800℃、5分鐘的條件進行活化退火。該活化退火也有助於埋置通道區域EBC的結晶損傷的恢復。在圖8的說明中如上所述，埋置通道區域EBC當在p型的基極層BL形成n型井層1NW1、n型井層2NW2時在離子植入步驟中使氮離子無殘留地通過，因此產生一定程度的結晶缺陷等結晶損傷。可知在氮離子植入時產生的SiC半導體的結晶損傷藉由上述的活化退火來恢復。
接著，如圖11所示，實施閘極絕緣膜GIU、GIN和GIP以及閘電極EGU、EGN和EGP的製造步驟。在功率電晶體區域ARU中，在通道TG的側壁上及底部形成閘極絕緣膜GIU，在CMOS區域ARC中，在第一主面SBa上形成閘極 絕緣膜GIP及GIN。閘極絕緣膜GIU、GIP及GIN由使用CVD沉積法來形成的氧化矽膜構成，其膜厚在50~150nm的範圍內、例如形成為90nm。在形成閘極絕緣膜GIU、GIP及GIN之後，為了界面能級減少而在一氧化氮氣體中實施退火處理。
接著，在功率電晶體區域ARU中，在閘極絕緣膜GIU上形成閘電極EGU，在CMOS區域ARC中，在閘極絕緣膜GIP上形成閘電極EGP，且在閘極絕緣膜GIN上形成閘電極EGN。閘電極EGU、EGP及EGN的膜厚為0.3~1μm的範圍內，例如由膜厚為0.5μm的n型多晶矽膜形成。n型多晶矽膜的膜厚關鍵是形成為填滿通道TG的膜厚。圖12示出在PMOS區域ARP中形成閘極絕緣膜GIP及閘電極EGP階段的p型電晶體PMOS的閘極寬度方向的剖面結構。在閘極寬度方向上，埋置通道區域EBC其兩端與n型井層NW3接觸而終止，閘極絕緣膜GIP及閘電極EGP它們的兩端在n型井層NW3上延伸。雖然未圖示，在閘極寬度方向上延伸的源極區域RSP及汲極區域RDP的兩端也與n型井層NW3接觸而終止。藉由形成這樣的結構，在閘極寬度方向上的閘電極EGP的端部能夠藉由比閾值電壓低的閘極電壓防止在源極與汲極之間流過電流。
此外，圖13是表示作為圖11變化例的半導體裝置的製造步驟的截面圖，並且是對功率電晶體UMOS的閘極絕緣膜GIU和p型電晶體PMOS的閘極絕緣膜GIP的製造步驟進行說明的截面圖。功率電晶體UMOS的閘極絕緣膜GIU是閘極絕緣膜GIU1與在其上形成的閘極絕緣膜GIU2的疊層膜。閘極絕緣膜GIU2是使用CVD法在通道TG的側壁上形成的CVD氧化膜，閘極絕緣膜GIU1是藉由熱氧化法在通道TG的側壁與閘極絕緣膜GIU2之間形成的熱氧化膜。另外，p型電晶體PMOS的閘極絕緣膜GIP是閘極絕緣膜GIP1與在其上形成的閘極絕緣膜GIP2的疊層膜。閘極絕緣膜GIP2是使用CVD法在第一主面SBa上形成的CVD氧 化膜，閘極絕緣膜GIP1是藉由熱氧化法在第一主面SBa與閘極絕緣膜GIU2之間形成的熱氧化膜。在此，作為CVD氧化膜的閘極絕緣膜GIU2與閘極絕緣膜GIP2的膜厚彼此相等。而且，作為熱氧化膜的閘極絕緣膜GIU1的側壁部分的膜厚比作為熱氧化膜的閘極絕緣膜GIP1的膜厚更厚。因此，功率電晶體UMOS的側壁部分的閘極絕緣膜GIU的膜厚比p型電晶體PMOS的閘極絕緣膜GIP的膜厚更厚。與p型電晶體PMOS的閘極絕緣膜GIP相比，在功率電晶體UMOS的閘極絕緣膜GIU施加有更高的電場，因此形成這樣的膜厚關係是有效的。即，能夠實現功率電晶體UMOS的閘極絕緣膜GIU的高耐壓化和p型電晶體PMOS的高速化。此外，功率電晶體UMOS的閘極絕緣膜GIU1的底面部分與p型電晶體PMOS的閘極絕緣膜GIP1同樣地變薄，但藉由通道保護區域TPR充分地緩和電場，從而確保可靠性。
另外，閘極絕緣膜GIU1和閘極絕緣膜GIP1以利用CVD法形成閘極絕緣膜GIU2和GIP2之後的熱氧化步驟形成。由SiC構成的疊層半導體基板SB，在其第一主面SBa和通道TG的側壁、熱氧化膜的生長速度大不相同。熱氧化膜的生長速度依賴於結晶面，因此通道TG的側壁的熱氧化膜的生長速度是第一主面SBa的熱氧化膜的生長速度的大約10倍。利用該特徵，無需增加光刻、刻蝕等製造步驟就自生性地形成不同膜厚的閘極絕緣膜GIU1和GIP1。另外，也能夠組合形成閘極絕緣膜GIU2之後進行的退火處理(高溫焙燒、一氧化氮退火)而一次性實施熱處理步驟。此外，CMOS區域ARC的n型電晶體NMOS的閘極絕緣膜GIN也可以與上述p型電晶體PMOS的閘極絕緣膜GIP同樣地形成為疊層膜。
接著，如圖1所示，實施源電極ESU、ESP及ESN、汲電極ED、EDP及EDN的製造步驟。在第一主面SBa上形成層間絕緣膜IL。層間絕緣膜IL例 如由使用CVD法沉積的膜厚為1.0μm的氧化矽膜構成。在層間絕緣膜IL形成複數個開口之後沉積金屬膜並進行圖案化，以形成包括源電極ESU、ESP及ESN、汲電極EDP及EDN在內的第一配線層。金屬膜例如是鈦(Ti)膜和鈦膜上的鋁(Al)膜的疊層膜。例如，鈦膜的膜厚形成為0.1μm，鋁膜的膜厚形成為2μm。在功率電晶體區域ARU中，源電極ESU與源極區域RSU和p型區域RPU連接。在PMOS區域ARP中，源電極ESP與源極區域RSP及n型區域RNC連接，汲電極EDP與汲極區域RDP連接。在NMOS區域ARN中，源電極ESN與源極區域RSN及p型區域RPC連接，汲電極EDN與汲極區域RDN連接。雖然未圖示，但也利用第一配線層的上層所形成的第二配線層，構成圖3所示的連接關係和圖2所示的功率源極端子TVs、CMOS電源電位端子TVDD、CMOS基準電位端子TVSS及輸入訊號端子TVin。另外，在半導體基板SUB的第二主面SUBb上形成汲電極ED。經過以上的步驟來完成本實施方式的半導體裝置100。
<本實施方式的半導體裝置的試製結果>
對具有圖1結構的半導體裝置的初期試製設備的開關特性進行了評價。評價是在圖3所示的等效電路圖的Vd端子連接續流二極管與電感器(5mH)並聯連接的負載的一端，並且對負載的另一端施加600V。VSS端子及Vs端子接地，並且對VDD端子施加20V。在對Vin端子施加約20V振幅的脈衝的情況下，Vd端子觀察到的開關特性為振幅600V、汲極電流10A，上升時間24ns、下降時間28ns。
<本實施方式的半導體裝置及其製造方法的特徵>
本實施方式的半導體裝置在半導體基板SUB上內置功率電晶體UMOS和構成其CMOS驅動電路的p型電晶體PMOS及n型電晶體NMOS。而且， 藉由在功率電晶體UMOS的通道形成區域即基極層BL形成n型電晶體NMOS和具備埋置通道區域EBC的p型電晶體PMOS，實現了半導體裝置的低成本化。
進而，藉由使在磊晶層形成的基極層BL的一部分作為埋置通道區域EBC，p型電晶體PMOS能夠實現低閾值電壓化及低導通電阻化，實現了CMOS驅動電路的驅動電流增大和高/低噪音容限平衡的改善。
在漂移層DL上設置相對高濃度且相對薄的埋置基極層BBL，在其上設置相對低濃度且相對厚的基極層BL，並使基極層BL作為功率電晶體UMOS的通道形成區域，並且，在基極層BL形成有n型電晶體NMOS和配置在n型井區域NW內的p型電晶體PMOS。藉由在漂移層DL上設置相對高濃度的埋置基極層BBL，能夠提高功率電晶體UMOS的汲、源間的耐壓。藉由使相對低濃度的基極層BL形成為功率電晶體UMOS的通道形成區域，能夠減少功率電晶體UMOS的導通電阻。藉由在相對厚的基極層BL形成n型電晶體NMOS和配置在n型井區域NW內的p型電晶體PMOS，能夠提升n型電晶體NMOS及p型電晶體PMOS的PN結逆偏壓耐壓等的設計自由度。
n型井區域NW由相對高濃度的n型井層1NW1和配置在其上的相對低濃度的n型井層2NW2構成。由於與埋置通道區域EBC相鄰接的n型井層2NW2是相對低濃度，能夠提升埋置通道區域EBC的雜質濃度的控制性和設計自由度，能夠提升p型電晶體PMOS的閾值電壓控制性。另外，藉由設置相對高濃度的n型井層1NW1，能夠防止在PMOS區域ARP中來自汲極區域RDP的耗盡層藉由汲極電壓擊穿n型井區域NW。另外，能夠防止由源極區域RSP/n型井區域NW/基極層BL構成的寄生Bip電晶體導通。
另外，藉由將功率電晶體UMOS的閘極絕緣膜GIU、p型電晶體PMOS的閘極絕緣膜GIP及n型電晶體NMOS的閘極絕緣膜GIN各自形成為熱氧化膜與CVD氧化膜的疊層結構，無需增加光刻、刻蝕等製造步驟就能夠自生性地形成具有比閘極絕緣膜GIN及GIP的膜厚更厚的膜厚的閘極絕緣膜GIU。
<變化例1>
圖14是變化例1的半導體裝置200的截面圖。變化例1與上述實施方式的不同點是，在CMOS區域ARC中，n型電晶體NMOS及p型電晶體PMOS設置在n型井區域DNW內。n型電晶體NMOS在n型井區域DNW內所設置的p型井區域(p型半導體區域)PW內形成。n型井區域DNW由n型井層1DNW1、n型井層2DNW2及n型井層3DNW3構成。n型井層1DNW1、n型井層2DNW2及n型井層3DNW3的n型雜質濃度與上述實施方式的n型井層1NW1、n型井層2NW2及n型井層3NW3相同。不過，n型井層1DNW1、n型井層2DNW2及n型井層3DNW3的深度足以包圍p型井區域PW。另外，n型井層3DNW3在俯視視角下呈環狀配置，以連續地包圍NMOS區域ARN及PMOS區域ARP的周圍。即，功率電晶體UMOS的源電極ESU和CMOS區域ARC的源電極ESN在疊層半導體基板SB的內部形成經由n型井區域DNW的PNP結，且電氣性分離。因此，即使在源電極ESU與源電極ESN之間產生電位差，也能夠防止經由疊層半導體基板SB的內部在兩者之間流過電流。
在上述實施方式的半導體裝置100中，如圖1和圖3所示，功率電晶體UMOS的源電極ESU與CMOS區域ARC的源電極ESN藉由p型區域RPU/基極層(p型半導體區域)BL及埋置基極層(p型半導體區域)BBL/p型區域RPC的路徑、如圖3的虛線所示電氣性地連接。因此，在功率電晶體UMOS的源電極ESU與 CMOS區域ARC的源電極ESN之間產生電位差的情況下，在該路徑中電流持續流動，以導致損失的增大、元件(功率電晶體UMOS、n型電晶體NMOS或p型電晶體PMOS)的破壞。
圖15是表示應對誤點燃的一例的等效電路圖。在以橋式結構使用功率電晶體UMOS時存在如下現象：與開關側的功率電晶體UMOS的動作相配合在非開關側的功率電晶體UMOS的汲極、源極之間產生較高的電壓變動dV/dt，由此產生的電流藉由汲極、閘極間電容而流入到閘極，藉由閘極電阻RG所導致的電壓下降而提高閘極電壓，儘管閘極出現斷開訊號，但非開關側的功率電晶體UMOS也會接通。這被稱為誤點燃(自導通)。如圖15所示，如果功率電晶體UMOS的斷開電壓是負電壓(VG_N)，則即使發生了作為誤點燃的契機的閘極電壓的升高，也可以不超過功率電晶體UMOS的閾值電壓。但是，在上述實施方式的半導體裝置100的情況下，由於在功率電晶體UMOS的源電極ESU與CMOS區域ARC的源電極ESN之間產生電位差，因此存在電流在上述路徑中持續流動的課題。
根據變化例1的半導體裝置200，如上所述，因此，即使在源電極ESU和源電極ESN之間產生電位差，也能夠經由疊層半導體基板SB的內部來切斷在兩者之間流動的電流。
<變化例2>
圖16是變化例2的半導體裝置300的截面圖。變化例2與上述實施方式的不同點是，在功率電晶體區域ARU與CMOS區域ARC之間設置有分離區域ISO。在分離區域ISO設置有通道TGD、JFET層1DLD1、JFET層2DLD2及通道保護區域TPRD，藉由貫通基極層BL的通道TGD使功率電晶體區域ARU與CMOS 區域ARC的基極層BL電氣性地分離。進而，藉由JFET層1DLD1及JFET層2DLD2使功率電晶體區域ARU與CMOS區域ARC的埋置基極層BBL電氣性地分離。分離區域ISO的通道TGD、閘極絕緣膜GID、閘電極EGD、通道保護區域TPRD、JFET層1DLD1及JFET層2DLD2的結構與功率電晶體區域ARU的通道TG、閘極絕緣膜GIU、閘電極EGU、通道保護區域TPR、JFET層1DLS1及JFET層2DLS2的結構相同，製造步驟也相同。另外，分離區域ISO在俯視視角下呈環狀配置，以連續地包圍功率電晶體區域ARU或CMOS區域ARC。
因此，即使與上述變化例1同樣地在源電極ESU與源電極ESN之間產生電位差，也能夠經由疊層半導體基板SB的內部切斷兩者之間流動的電流。另外，由於使用功率電晶體UMOS的製造步驟來形成分離區域ISO的結構，因此未增加製造步驟。
<變化例3>
圖17是變化例3的半導體裝置400的俯視圖，圖18是說明變化例3的半導體裝置400的效果的俯視圖。變化例3與上述實施方式的不同點是功率電晶體區域ARU、CMOS區域ARC之外的佈局。在疊層半導體基板SB的第一主面SBa上，在其中央部配置有CMOS區域ARC，且圍繞其配置有CMOS電源電位端子TVDD、輸入訊號端子TVin及CMOS基準電位端子TVSS，功率電晶體區域ARU呈環狀配置，以圍繞CMOS區域ARC、CMOS電源電位端子TVDD、輸入訊號端子TVin及CMOS基準電位端子TVSS。
對功率電晶體UMOS施加大電流、高電壓時，在開關動作時其急劇地接通或斷開，從而產生電磁噪音。有可能由於該電磁噪音而使CMOS區域ARC的驅動電路的動作受到不良影響。藉由形成為圖17所示的佈局，如圖18所 示，能夠減少在第一主面SBa的中央部配置的CMOS電路區域ARC的n型電晶體NMOS及p型電晶體PMOS受到的電磁噪音的影響。這是由於，在配置有功率電晶體UMOS的功率電晶體區域ARU中，電流從第二主面SBb流向第一主面SBa，因此，如圖18所示，產生逆時針的磁場。然而，在藉由配置於左右或上下的功率電晶體區域ARU所產生的磁場在中央部彼此抵消，其結果是，電磁噪音減少。
除了功率電晶體UMOS的閘極驅動電路之外，在CMOS電路區域ARC也可以設置驅動電路的控制電路、保護電路、傳感器電路等。另外，根據變化例3的佈局，功率電晶體區域ARU在第一主面SBa上分散配置，因此，與圖2所示的佈局相比，有減少來自功率電晶體UMOS的發熱密度的效果。
<變化例4>
圖19是變化例4的半導體裝置500的俯視圖。變化例4與上述實施方式的不同點是CMOS基準電位端子TVSS、CMOS電源電位端子TVDD及輸入訊號端子TVin的配置。CMOS基準電位端子TVSS、CMOS電源電位端子TVDD及輸入訊號端子TVin配置在CMOS區域ARC內且在PMOS區域ARP或NMOS區域ARN上。藉由這樣的配置能夠實現半導體裝置500的小型化。
另外，變化例4的半導體基板SUB是n型的4H-SiC。半導體基板SUB的第一主面SUBa例如是在結晶的偏離方向即<11-20>方向上相對(0001)面設置有θ°的偏離角的面，該面稱為θ°偏離(0001)面。在此，θ°設為0<θ≦8°。
例如，假設半導體基板SUB的第一主面SUBa為4°偏離(0001)面。在形成有功率電晶體UMOS的閘電極(EGU)的通道TG的延伸方向設為與結晶的偏離方向平行的情況下，通道TG的通道形成面成為(1-100)面和(-1100)面從而不受偏離角的影響。另一方面，在通道TG的延伸方向設為與偏離方向即<11-20> 方向垂直的情況下，通道TG的通道形成面成為使(11-20)面在<0001>方向上傾斜4°的4°偏離(11-20)面和使(-1-120)面在<0001>方向上傾斜4°的4°偏離(-1-120)面。在通道形成面是與<0001>方向平行的任意面的情況下，功率電晶體UMOS的特性良好。該特性是指通道電阻較低且閾值電壓較低。另外，在通道形成面相對與<0001>方向平行的面向<0001>方向帶有偏離角的情況下，功率電晶體UMOS的特性發生劣化。
因此，在功率電晶體區域ARU中，形成有功率電晶體UMOS的閘電極(EGU)的通道TG的延伸方向較佳地與結晶的偏離方向平行。此外，偏離方向不限定於<11-20>方向，也可以是<01-10>方向、<11-20>方向與<01-10>方向之間。
以上，基於實施方式具體說明了本申請發明人所實現的發明，但本發明不限定於所述實施方式，當然能夠在不脫離其主旨的範圍內進行各種變更。各變化例1~4能夠在無矛盾的範圍內進行組合。此外，在本說明書中以「…層」這樣的表述示出的部分，不僅是如磊晶半導體生長層這樣在半導體基板的主面整體上擴展的層，而且也包括利用遮蔽和離子植入在該磊晶半導體生長層的一部分上形成的導電型不同的部分或區域。另外，「在~的上方(on)」、「在~層上(on the layer)」這樣的表述並不僅僅指直接與該層相鄰接的結構，也包括在保持實施方式的作用效果的狀態下夾設一個或複數個其他層的結構。在例如使漂移層在半導體基板上磊晶生長的情況下，有時也夾設緩衝層。另外有時也採用使雜質濃度在層方向上階段性變化的結構。
100:半導體裝置 ARC:CMOS區域 ARN:NMOS區域 ARP:PMOS區域 ARU:功率電晶體區域 BBL:埋置基極層 BBL1:基極層1 BBL2:基極層2 BL:基極層 DL:漂移層 DLS1:JFET層1 DLS2:JFET層2 EBC:埋置通道區域 EDN:汲電極 EDP:汲電極 EGU:閘電極 EGN:閘電極 ESN:源電極 ESP:源電極 ESU:源電極 GIN:閘極絕緣膜 GIP:閘極絕緣膜 GIU:閘極絕緣膜 IL:層間絕緣膜 NMOS:n型電晶體 NW:n型井區域 NW1:n型井層1 NW2:n型井層2 NW3:n型井層3 PMOS:p型電晶體 RCN:通道區域 RDN:汲極區域 RDP:汲極區域 RPC:p型區域 RPU:p型區域 RSN:源極區域 RSP:源極區域 RSU:源極區域 SB:疊層半導體基板 SBa:第一主面 SBb:第二主面 SUB:半導體基板 SUBa:第一主面 SUBb:第二主面 TG:通道 TPR:通道保護區域 UMOS:功率電晶體

Claims (15)

  1. 一種半導體裝置，其包括： 一半導體基板，具有一第一主面和與該第一主面相對的一第二主面； 一第一導電型的一第一半導體層，設置在該半導體基板的該第一主面上； 一第二半導體層，設置在該第一半導體層上，並且具有該第一導電型的一第一部分和一第二導電型的一第二部分； 該第二導電型的一第三半導體層，設置在該第二半導體層上； 一功率電晶體，設置於一功率電晶體區域，該功率電晶體區域是該半導體基板的該第一主面上的俯視佈局的一部分；以及 該功率電晶體的一驅動電路，設置於一CMOS區域，並且由一p型MOSFET和一n型MOSFET構成，該CMOS區域是該半導體基板的俯視佈局的另外一部分， 該功率電晶體具有： 該第一導電型的一功率源極區域，選擇性地設置於該第三半導體層的一部分； 一通道，具有貫通該功率源極區域和該第三半導體層並到達該第二半導體層的深度； 一通道閘電極，隔著一通道閘極絕緣膜而設置在該通道內； 一第一源電極，與該功率源極區域連接；以及 一第一汲電極，設置於該第二主面， 該p型MOSFET具有： 該第二導電型的一第一源極區域和該第二導電型的一第一汲極區域，形成在設置於該第三半導體層的一部分的該第一導電型的一第一井區域內； 該第二導電型的一埋置通道區域，設置在該第一源極區域與該第一汲極區域之間；以及 一第一閘電極，隔著一第一閘極絕緣膜而設置在該埋置通道區域的上面， 該n型MOSFET具有： 該第一導電型的一第二源極區域及該第一導電型的一第二汲極區域，設置於該第三半導體層的一部分； 一通道區域，設置在該第二源極區域與該第二汲極區域之間；以及 一第二閘電極，隔著一第二閘極絕緣膜而設置在該通道區域上， 該埋置通道區域的該第二導電型的雜質濃度與該第三半導體層的該第二導電型的雜質濃度相等。
  2. 如請求項1所述的半導體裝置，其中， 該通道區域具有該第二導電型， 該埋置通道區域的該第二導電型的雜質濃度與該通道區域的該第二導電型的雜質濃度相等。
  3. 如請求項2所述的半導體裝置，其中， 該第三半導體層是磊晶層，該第三半導體層的厚度比該第一井區域的深度大。
  4. 如請求項3所述的半導體裝置，其中， 該第三半導體層的雜質濃度比該第二半導體層的該第二部分的雜質濃度低， 該第三半導體層的厚度比該第二半導體層的厚度厚。
  5. 如請求項1所述的半導體裝置，其中， 該第一井區域包括該第一導電型的一第四半導體層和設置在該第四半導體層上面的該第一導電型的一第五半導體層， 該第四半導體層的雜質濃度比該第五半導體層的雜質濃度高。
  6. 如請求項5所述的半導體裝置，其中， 該第一井區域還包括一第六半導體層，該第六半導體層是該第一導電型並且雜質濃度比該第五半導體層的雜質濃度高， 該第六半導體層在俯視視角下包圍該第一源極區域、該第一汲極區域和該埋置通道區域，並且在深度方向上從該第三半導體層的表面到達該第四半導體層。
  7. 如請求項6所述的半導體裝置，其中， 在該p型MOSFET的閘極寬度方向上的該第一閘電極的端部處，該埋置通道區域與該第六半導體層相鄰接。
  8. 如請求項1至7中的任一項所述的半導體裝置，其中， 還具有在該第一井區域內形成的該第二導電型的一第二井區域， 該n型MOSFET的該第二源極區域、該通道區域和該第二汲極區域形成在該第二井區域內。
  9. 如請求項1至7中的任一項所述的半導體裝置，其中， 還具有在俯視視角下設置在該功率電晶體區域和該CMOS區域之間的一分離區域， 在該分離區域中設置有在深度方向上貫通該第三半導體層的進一步的通道，該功率電晶體區域的該第三半導體層與該CMOS區域的該第三半導體層電氣性地分離。
  10. 如請求項1至7中的任一項所述的半導體裝置，其中， 在俯視視角下，該CMOS區域被環狀的該功率電晶體區域包圍。
  11. 如請求項1至7中的任一項所述的半導體裝置，其中， 該通道閘極絕緣膜的側壁部分的膜厚比該第一閘極絕緣膜和該第二閘極絕緣膜的膜厚更厚。
  12. 如請求項1至7中的任一項所述的半導體裝置，其中， 該半導體基板的該第一主面是在一偏離方向即結晶軸方向上設置預定偏離角的結晶面， 在該功率電晶體區域中彼此平行地配置複數個該通道，在俯視視角下，複數個該通道在該偏離方向即結晶軸方向上延伸。
  13. 如請求項1至7中的任一項所述的半導體裝置，其中， 該半導體基板由碳化矽半導體構成。
  14. 一種半導體裝置的製造方法，具備如下步驟： 步驟(a)，準備具有一第一主面和與該第一主面相對的一第二主面的一半導體基板，該第一主面具備一功率電晶體區域和一CMOS區域； 步驟(b)，使用磊晶生長法在該半導體基板的該第一主面上形成一第一導電型的一第一半導體層； 步驟(c)，使用磊晶生長法在該第一半導體層上形成一第二半導體層，使用第一離子植入法在該第二半導體層上形成該第一導電型的一第一部分和一第二導電型的一第二部分； 步驟(d)，使用磊晶生長法在該第二半導體層上形成該第二導電型的一第三半導體層； 步驟(e)，使用第二離子植入法在該CMOS區域中形成該第一導電型的一井區域； 步驟(f)，在該功率電晶體區域中形成一通道，該通道具有貫通該第三半導體層並且到達該第二半導體層的深度；以及 步驟(g)，在該功率電晶體區域中，藉由在該第三半導體層上設置一功率源極區域並且在該通道內設置一通道閘極絕緣膜和一通道閘電極來形成一功率電晶體，在該CMOS區域中，藉由在該井區域內設置一第一源極區域、一埋置通道區域和一第一汲極區域並且在該埋置通道區域上設置一第一閘極絕緣膜和一第一閘電極來形成一p型MOSFET，在該CMOS區域中，藉由在該第三半導體層內設置一第二源極區域、一通道區域和一第二汲極區域並且在該通道區域上設置一第二閘極絕緣膜和一第二閘電極來形成一n型MOSFET， 在該步驟(e)中，在比該埋置通道區域更深的位置離子植入該第一導電型的雜質，以使得在該第三半導體層的表面殘留具有期望厚度的該第二導電型的該埋置通道區域。
  15. 如請求項14所述的半導體裝置的製造方法，其中， 該通道閘極絕緣膜由一第一絕緣膜和該第一絕緣膜上的一第二絕緣膜所形成的一第一疊層膜構成，該第一閘極絕緣膜由第三絕緣膜和該第三絕緣膜上的第四絕緣膜所形成的一第二疊層膜構成， 該通道閘極絕緣膜和該第一閘極絕緣膜的形成步驟包括如下步驟： 步驟(g1)，使用CVD法，在該功率電晶體區域的該通道的側壁上形成該第二絕緣膜，在該CMOS區域的該第三半導體層上形成該第四絕緣膜；以及 步驟(g2)，使用熱氧化法，在該功率電晶體區域的該通道的側壁和該第二絕緣膜之間形成該第一絕緣膜，在該CMOS區域的該第三半導體層的表面和該第四絕緣膜之間形成該第三絕緣膜， 該第一疊層膜的膜厚比該第二疊層膜的膜厚更厚。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024017784A (ja) * 2022-07-28 2024-02-08 ルネサスエレクトロニクス株式会社 半導体装置
DE102024201914A1 (de) * 2024-03-01 2025-09-04 Robert Bosch Gesellschaft mit beschränkter Haftung Transistorchip und Verfahren zur Herstellung
FR3160051A1 (fr) * 2024-03-05 2025-09-12 Stmicroelectronics International N.V. Procédé de fabrication d’un dispositif électronique

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022140A (ja) * 1998-06-26 2000-01-21 Nissan Motor Co Ltd 半導体装置及びその製造方法
TW201403829A (zh) * 2012-07-10 2014-01-16 台灣積體電路製造股份有限公司 半導體裝置、功率金屬氧化物半導體場效電晶體裝置及其製作方法
US9184237B2 (en) * 2013-06-25 2015-11-10 Cree, Inc. Vertical power transistor with built-in gate buffer
CN106206581A (zh) * 2015-05-26 2016-12-07 恩智浦有限公司 具有主体下拉的场效应晶体管
US20180366577A1 (en) * 2017-06-19 2018-12-20 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US20200335490A1 (en) * 2015-03-17 2020-10-22 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4236848B2 (ja) 2001-03-28 2009-03-11 セイコーインスツル株式会社 半導体集積回路装置の製造方法
JP4570806B2 (ja) 2001-04-11 2010-10-27 セイコーインスツル株式会社 半導体集積回路装置の製造方法
US6800904B2 (en) * 2002-10-17 2004-10-05 Fuji Electric Co., Ltd. Semiconductor integrated circuit device and method of manufacturing the same
JP3739376B2 (ja) * 2003-12-08 2006-01-25 株式会社ルネサステクノロジ 半導体装置
JP5390760B2 (ja) * 2007-09-28 2014-01-15 ローム株式会社 半導体装置の製造方法および半導体装置
JP6802454B2 (ja) 2016-08-05 2020-12-16 富士電機株式会社 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022140A (ja) * 1998-06-26 2000-01-21 Nissan Motor Co Ltd 半導体装置及びその製造方法
TW201403829A (zh) * 2012-07-10 2014-01-16 台灣積體電路製造股份有限公司 半導體裝置、功率金屬氧化物半導體場效電晶體裝置及其製作方法
US9184237B2 (en) * 2013-06-25 2015-11-10 Cree, Inc. Vertical power transistor with built-in gate buffer
US20200335490A1 (en) * 2015-03-17 2020-10-22 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN106206581A (zh) * 2015-05-26 2016-12-07 恩智浦有限公司 具有主体下拉的场效应晶体管
US20180366577A1 (en) * 2017-06-19 2018-12-20 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

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