TWI895699B - 快取裝置及其操作方法 - Google Patents
快取裝置及其操作方法Info
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- TWI895699B TWI895699B TW112108409A TW112108409A TWI895699B TW I895699 B TWI895699 B TW I895699B TW 112108409 A TW112108409 A TW 112108409A TW 112108409 A TW112108409 A TW 112108409A TW I895699 B TWI895699 B TW I895699B
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Abstract
本發明為一種快取裝置，其包括：第一電晶體，具有控制端、第一端與第二端，其中第一電晶體的第一端耦接到輸入電壓，第一電晶體的第二端耦接到儲存節點；反相器，具有輸入端與輸出端，其中輸入端耦接到儲存節點；及第二電晶體，具有控制端、第一端與第二端，其中第二電晶體的第一端耦接反相器的所述輸出端，第二電晶體的第二端用以輸出讀取電壓。
Description
本發明是有關於一種記憶體裝置，且特別是有關於一種快取裝置。
動態隨機存取記憶體(DRAM)對於電腦階層架構是一重要的記憶體裝置，其具有可以提供快速存取速度、隨機存取特徵、高密度等等的特性。但是，在大數據領域，DRAM和處理器之間的頻寬、資料流通率(data throughput)、延遲(latency)可能會成為計算效能的瓶頸。
DRAM元件的獨立性特徵(standalone feature)帶來高密度與低成本的好處，但是DRAM元件與處理器之間的距離也造成效能瓶頸。
因此，在此技術領域會有快速、低延遲和高密度記憶體的需求。但是，DRAM元件的製程與先進邏輯製成並不相容。此外，以SRAM來提供大記憶體容量也是相當昂貴。嵌入式DRAM或新穎的L3/L4快取在此領域一直是關注的焦點。
基於上述說明，根據本發明實施方式，提供一種快取裝置，其包括第一電晶體、反相器與第二電晶體。第一電晶體具有控制端、第一端與第二端，其中第一電晶體的第一端耦接到輸入電壓，第一電晶體的所述第二端耦接到儲存節點。反相器具有輸入端與輸出端，其中輸入端耦接到儲存節點。第二電晶體具有控制端、第一端與第二端，其中第二電晶體的第一端耦接反相器的輸出端，第二電晶體的第二端用以輸出讀取電壓。
根據本發明另一實施方式，提供一種快取裝置的操作方法。快取裝置包括第一電晶體、反相器與第二電晶體。第一電晶體具有控制端、第一端與第二端，其中第一端耦接到輸入電壓，第二端耦接到儲存節點。反相器具有輸入端與輸出端，其中輸入端耦接到儲存節點。第二電晶體具有控制端、第一端與第二端，其中第一端耦接反相器的輸出端，第二端用以輸出讀取電壓。快取裝置的操作方法包括：在寫入期間，將第一電晶體導通，且將第二電晶體關閉，使輸入電壓儲存於儲存節點；在讀取期間，將第一電晶體關閉，且將第二電晶體導通，經由第二電晶體的第二端將反相器的輸出端的電壓輸出作為輸出電壓。
圖1是根據本發明實施例所例示的一種快取陣列架構是意圖。如圖1所示，快取陣列10包括多個排成陣列架構的快取裝置100。快取陣列10包括多條寫入字元線WWL0~WWLi、多條寫入位元線WBL0~WBLj、多條讀取字元線RWL0~RWLi、多條讀取位元線RBL0~RBLj。在此，寫入與讀取字元線以3條(i=3)為例，寫入與讀取位元線以2條(j=2)為例，但在實施上不以此為限。
此外，每個快取裝置100是設置在各寫入字元線WWLi與寫入位元線WBLj之交叉位置，以及各讀取字元線RWLi與讀取位元線RBLj之交叉位置。換句話說，在對各快取裝置100進行資料寫入時，是將對應的寫入字元線WWLi與寫入位元線WBLj施加寫入偏壓，而相應的讀取字元線RWLi與讀取位元線RBLj則不選取(禁能)。還有，在對各快取裝置100進行資料讀取時，是將對應的讀取字元線WWLi與讀取位元線WBLj施加讀取偏壓，而相應的寫入字元線WWLi與寫入位元線RBLj則不選取(禁能)。
根據本發明實施例，快取裝置100是由電晶體所構成且不使用電容器，例如以4T0C的架構來設置快取裝置100。快取裝置100的具體架構以下會進一步說明。在此架構下，快取裝置100例如是一個6端元件，其中2端耦接到寫入操作用的寫入字元線WWLi和寫入位元線WBLj，2端耦接至讀取操作用的讀取字元線RWLi和讀取位元線RBLj，2端則是耦接到電壓源V
DD’和V
SS’ (後述，提供電壓給快取裝置100中的反相器)。
在一個實施例中，快取陣列10的字元線WLi (包括寫入字元線WWLi與讀取字元線RWLi)與位元線BLi (包括寫入位元線WBLi與讀取位元線RBLj)可以設置成彼此正交的方式來進行陣列布局設計。
接著說明快取裝置100的架構。圖2是根據本發明實施例所例示的一種快取裝置。如圖2所示，本發明的快取裝置100是由第一電晶體M1、反相器INV與第二電晶體M2所構成。快取裝置100最少可由4個電晶體所構成，並且不需要電容器來作為儲存單元。
如圖2所示，第一電晶體M1，具有控制端(如圖2所示之第一電晶體M1的閘極)、第一端與第二端(如源極/汲極端)。第一電晶體M1的第一端耦接到輸入電壓。第一電晶體M1的第二端耦接到儲存節點SN。根據本發明一實施例，第一電晶體M1是以低漏電流電晶體來實施。利用低漏電流電晶體M1，可以增加儲存節點SN保持資料的保持時間。低漏電流電晶體M1可以採用低漏電流CMOS電晶體、低漏電流IGZO(銦鎵鋅氧)電晶體或者其他同等的電晶體。低漏電流電晶體M1的基底則耦接到第二電源電壓V
SS’。
反相器INV可作為緩衝器，用以對快取裝置100之輸入電壓VDD或GND進行緩衝。反相器INV具有輸入端IN與輸出端OUT。反相器INV的輸入端IN耦接到儲存節點SN。作為一個反相器INV的例子，如圖2所示，反相器INV可以由第三電晶體M3和第四電晶體M4彼此串接而構成。第三電晶體M3例如是PMOS電晶體，其控制端(如圖2所示之第三電晶體M3的閘極)耦接到反相器INV的輸入端IN(或儲存節點SN)，第一端耦接第一電源電壓V
DD’，第二端耦接到反相器INV的輸出端OUT。第三電晶體M3的基底則耦接到第一電源電壓V
DD’。第四電晶體M4例如是NMOS電晶體，其控制端(如圖2所示之第四電晶體M4的閘極)耦接到反相器INV的輸入端IN(或儲存節點SN)，第一端耦接到反相器INV的輸出端OUT，第二端耦接到第二電源電壓V
SS’。第四電晶體M4的基底則耦接到第二電源電壓V
SS’。
在此，第一電源電壓V
DD’是大於第二電源電壓V
SS’。第一電源電壓V
DD’則是略小於第一系統電源電壓V
DD，而第二電源電壓V
SS’則可以大致與第二系統電源電壓V
SS(接地)相等。
第二電晶體M2例如是NMOS電晶體。第二電晶體M2具有控制端(如圖2所示的第二電晶體M2的閘極)、第一端與第二端(如源極/汲極端)。第二電晶體M2的第一端耦接反相器INV的輸出端OUT。第二電晶體M2的第二端用以輸出讀取電壓。此外，第一電晶體M1與第二電晶體M2的基底則耦接到第二電源電壓V
SS’。
根據本發明實施例，第一電晶體M1是作為寫入電晶體。第一電晶體M1的閘極耦接至寫入字元線WWL，且第一電晶體M1的第一端耦接至寫入位元線WBL，以施加輸入電壓。此外，第二電晶體M2作為讀取(存取)電晶體。第二電晶體M2的閘極耦接至讀取字元線RWL，且第二電晶體M2的第二端耦接至讀取位元線RBL，由此輸出讀取電壓。根據本發明實施例，相較於一般6個電晶體的SRAM快取，本實施例只需要4個電晶體，而且不需要電容器，故可以進一步減少面積成本。此外，本發明的快取裝置100例如是4T0C之類DRAM架構，因此快取裝置100可以滿足相容於CMOS邏輯操作以及速度要求。
此外，本發明的快取裝置100可以用來取代處理器或控制器中的L3/L4 SRAM快取記憶體。
接著，進一步說明快取裝置100的操作。以下的說明是針對如圖1所示的快取陣列10的某一個快取裝置100進行說明。
首先，針對快取裝置100的寫入操作進行說明。如圖2所示，在寫入操作時，對選取的快取裝置100的讀取字元線RWL和讀取位元線RBL施加不選取偏壓，由此使與讀取字元線RWL和讀取位元線RBL耦接的讀取電晶體(即，第二電晶體)M2為關閉。此外，對選取的快取裝置100的寫入字元線WWL和寫入位元線WBL施加寫入偏壓，由此使與寫入字元線WWL和寫入位元線WBL耦接的寫入電晶體(即，第一電晶體)M1為導通(ON)。例如，在寫入字元線WWL施加寫入電壓使寫入電晶體M1導通，並且在寫入位元線WBL施加系統電源電壓VDD或接地電壓GND (或V
SS)。此時，因為寫入電晶體M1為導通，通過在寫入位元線WBL施加系統電源電壓V
DD或接地電壓GND (或V
SS)，儲存節點SN的電壓成為V
DD或GND。
之後，將寫入電晶體M1關閉(OFF)。此時，儲存節點SN的電壓可以保持在VDD或GND。
接著說明快取裝置100的讀取操作。圖3例示根據本發明實施例之快取裝置的儲存電壓與輸出電壓的關係圖。在快取裝置100的資料保持時間(retention time)內，可以對快取裝置100所儲存的資料進行讀取。在讀取操作時，將讀取電晶體M2導通，如在讀取字元線RWL施加選取電壓。另外，在讀取操作，寫入電晶體M1為關閉。當讀取電晶體M2導通，讀取位元線RBL的電壓可以被拉升到V
DD’或V
SS’ (GND)，其端視儲存節點SN所保持的電壓為何。
同時參考圖2與圖3，假設第三電晶體M3和第四電晶體M4之臨界電壓分別為Vtp和Vtn。對於反相器INV之第三電晶體M3，如果施加在其閘極的電壓(儲存節點SN的電壓)小於VDD’+Vtp (其中臨界電壓Vtp為負值)，則第三電晶體M3會導通。例如，對寫入位元線WBL施加第二電源電壓V
SS’ (GND)，使儲存節點SN的電壓變成電壓V
SS’ (GND，V
SS)，儲存節點SN的電壓小於V
DD’+Vtp。在此情況下，反相器INV的輸出端OUT會成為第一電源電壓V
DD’。故在讀取期間，當讀取電晶體M2導通，讀取位元線RBL的電壓會被拉升到電壓V
DD’。由此，可以從快取裝置100讀出電壓V
DD’。換句話說，當輸入電壓(儲存節點SN的電壓)小於V
DD’+Vtp，可以輸出電壓V
DD’。
此外，對於反相器INV之第四電晶體M4，如果施加在其閘極的電壓(儲存節點SN的電壓)大於Vtn，則第四電晶體M4會導通。例如，對寫入位元線WBL施加第一電源電壓V
DD’，使儲存節點SN的電壓變成電壓V
DD’，儲存節點SN的電壓V
DD’大於Vtn。在此情況下，反相器INV的輸出端OUT會成為第二電源電壓V
SS’(GND)。故在讀取期間，當讀取電晶體M2導通，讀取位元線RBL的電壓會被拉降到電壓V
SS’。由此，可以從快取裝置100讀出電壓V
SS’。換句話說，當輸入電壓(儲存節點SN的電壓)大於Vtn，可以輸出電壓V
SS’。
此外，當輸入電壓(儲存節點SN的電壓)在電壓V
DD’+Vtp與電壓Vtn之間，則快取裝置100的輸出為浮置狀態。此外，施加在反相器INV之第三電晶體M3的第一電源電壓V
DD’需要小於電壓|Vtp|+Vtn，以使從第一電源電壓V
DD’經電晶體M3、M4到第二電源電壓V
SS’的電流路徑被關閉。此外，第一電源電壓V
DD’可以小於第一系統電源電壓VDD，以確保可以滿足V
DD’ ＜ |Vtp|+Vtn的關係可以成立。此外，儲存節點SN的電壓可以大於第一電源電壓V
DD’，例如第一系統電源電壓V
DD，以獲得更長的保持時間。
圖4繪示根據本發明實施例之快取裝置的儲存節點電壓與時間的示意圖。如圖4所示，縱座標代表儲存節點SN的電壓，橫坐標代表時間，t0表示快取裝置100之資料寫入結束的時間點，te表示快取裝置100之儲存資料的保持時間結束的時間點。
當在儲存節點SN上所保持的電壓一開始為第一系統電源電壓V
DD，亦即在快取裝置100之寫入期間，對寫入位元線WBL施加第一系統電源電壓V
DD。在時間點t0，當資料寫入結束後，儲存節點SN上所保持的電壓V
DD便開始從電壓V
DD放電到電壓V
SS’。在放電期間，當儲存節點SN的電壓到達臨界電壓Vtn時，反相器INV的第四電晶體M4會被關閉，則輸出電壓變成電壓V
SS’ (GND)。當儲存節點SN的電壓小於臨界電壓Vtn時，此將導致快取裝置100的保持失效，輸出電壓變成浮置。
此外，當在儲存節點SN上所保持的電壓一開始為第二系統電源電壓V
SS’ (GND)，儲存節點SN的電壓會保持在GND，而且反相器INV的第三電晶體M3會被導通，第四電晶體M4會被關閉。此時的輸出電壓會變成電壓V
DD’。
圖5繪示根據本發明實施例的快取裝置的布局示意圖。圖5是採用鰭狀式場效電晶體(FinFET)的布局示意圖。圖5的(a)例示出快取記憶體之單位記憶胞20(即相應於圖2之快取裝置100)的3個電晶體M2、M3與M4 (參考圖2)。此外，圖5的(b)例示出快取裝置100的低漏電流電晶體M1可以在後段製程(back end of line，BEOL)採用IGZO電晶體(即電晶體M1)。IGZO電晶體可以通過另一個介層窗(via)結構來與儲存節點SN連接。在此例子中，本發明的快取裝置100的布局面積僅需要3個電晶體，而另外一個是在BEOL製程完成。因此，與6T的SRAM快取記憶體相比，單位記憶胞20的面積大小可以進一步減少。
圖6繪示根據本發明另一實施例的快取裝置的布局示意圖。圖6所示的布局架構是採用平面電晶體的架構。在此架構下，可以將快取裝置100的4個電晶體(M1~M4)全部形成在一平面上。此外，也可以在平面上形成3個電晶體(M2~M4)，另外一個低漏電流電晶體M1 (如使用IGZO電晶體)以BEOL製程完成。在此情況下，飄移層比SRAM記憶體小20%。因此，與6T的SRAM快取記憶體相比，單位記憶胞22的面積大小可以進一步減少。
基於上述說明，根據本發明實施例之快取裝置，其此用4個電晶體且無電容器(4T0C)之類DRAM架構來建構快取裝置。快取裝置可以相容於DRAM製程、邏輯操作與速度需求。此外，快取裝置更可以減少布局面積，進而可以增加記憶容量，並且減少成本。
10:快取陣列
20、22:單位記憶胞20
100:快取裝置
M1:第一電晶體
M2:第二電晶體
M3:第三電晶體
M4:第四電晶體
INV:反相器
WWL:寫入字元線
WBL:寫入位元線
RWL:讀取字元線
RBL:讀取位元線
SN:儲存節點
IN:輸入端
OUT:輸出端
V
DD’:第一電源電壓
V
SS’:第二電源電壓
V
DD:第一系統電源電壓
GND:接地
圖1是根據本發明實施例所例示的一種快取陣列架構是意圖。
圖2是根據本發明實施例所例示的一種快取裝置。
圖3例示根據本發明實施例之快取裝置的儲存電壓與輸出電壓的關係圖。
圖4繪示根據本發明實施例之快取裝置的儲存節點電壓與時間的示意圖。
圖5繪示根據本發明實施例的快取裝置的布局示意圖。
圖6繪示根據本發明另一實施例的快取裝置的布局示意圖。
100:快取裝置
M1:第一電晶體
M2:第二電晶體
M3:第三電晶體
M4:第四電晶體
INV:反相器
WWL:寫入字元線
WBL:寫入位元線
RWL:讀取字元線
RBL:讀取位元線
SN:儲存節點
IN:輸入端
OUT:輸出端
VDD’:第一電源電壓
VSS’:第二電源電壓
Claims (12)
- 一種快取裝置，包括：第一電晶體，具有控制端、第一端與第二端，其中所述第一電晶體的所述第一端耦接到輸入電壓，所述第一電晶體的所述第二端耦接到儲存節點，其中所述第一電晶體為低漏電流電晶體；反相器，具有輸入端與輸出端，其中所述輸入端耦接到所述儲存節點；以及第二電晶體，具有控制端、第一端與第二端，其中所述第二電晶體的所述第一端耦接所述反相器的所述輸出端，所述第二電晶體的所述第二端用以輸出讀取電壓，其中所述反相器包括：第三電晶體，具有控制端、第一端與第二端，其中所述第三電晶體的所述控制端耦接到所述反相器的所述輸入端，所述第三電晶體的所述第一端耦接第一電源電壓，所述第三電晶體的所述第二端耦接到所述反相器的所述輸出端；第四電晶體，具有控制端、第一端與第二端，其中所述第四電晶體的所述控制端耦接到所述反相器的所述輸入端，所述第四電晶體的所述第一端耦接到所述反相器的所述輸出端，所述第四電晶體的所述第二端耦接到第二電源電壓，其中所述第一電源電壓大於所述第二電源電壓，其中所述第一電源電壓小於所述第三電晶體之臨界電壓的絕對值與所述第四電晶體之臨界電壓的和，其中所述輸入電壓大於所述第一電源電壓。
- 如請求項1所述的快取裝置，其中所述第一電晶體作為寫入電晶體，所述第一電晶體的所述控制端耦接至寫入字元線，所述第一電晶體的所述第一端耦接至寫入位元線，以施加所述輸入電壓， 所述第二電晶體作為讀取電晶體，所述第二電晶體的所述控制端耦接至讀取字元線，所述第二電晶體的所述第二端耦接至讀取位元線，以輸出所述讀取電壓。
- 如請求項1所述的快取裝置，其中所述第三電晶體為PMOS電晶體，所述第四電晶體為NMOS電晶體。
- 如請求項1所述的快取裝置，其中所述第二電晶體為NMOS電晶體。
- 如請求項1所述的快取裝置，其中所述低漏電流電晶體為低漏電流CMOS電晶體。
- 如請求項1所述的快取裝置，其中所述低漏電流電晶體為低漏電流IGZO電晶體。
- 一種快取裝置的操作方式，所述快取裝置包括：第一電晶體，具有控制端、第一端與第二端，其中所述第一端耦接到輸入電壓，所述第二端耦接到儲存節點，其中所述第一電晶體為低漏電流電晶體；反相器，具有輸入端與輸出端，其中所述輸入端耦接到所述儲存節點；以及第二電晶體，具有控制端、第一端與第二端，其中所述第一端耦接所述反相器的所述輸出端，所述第二端用以輸出讀取電壓，所述操作方式包括：在寫入期間，將所述第一電晶體導通，且將所述第二電晶體關閉，使所述輸入電壓儲存於所述儲存節點；以及在讀取期間，將所述第一電晶體關閉，且將所述第二電晶體導通，經由所述第二電晶體的所述第二端將所述反相器的所述輸出端的電壓輸出作為所述輸出電壓，其中反相器包括：第三電晶體，具有控制端、第一端與第二端，其中所述第三電晶體的所述控制端耦接到所述反相器的所述輸入端，所述第三電晶體的所述第一端耦接第一電源電壓，所述第三電晶體的所述第二端耦接到所述反相器的所述輸出端；第四電晶體，具有控制端、第一端與第二端，其中所述第四電晶體的所述控制端耦接到所述反相器的所述輸入端，所述第四電晶體的所述第一端耦接到所述反相器的所述輸出端，所述第四電晶體的所述第二端耦接到第二電源電壓，其中所述第一電源電壓大於所述第二電源電壓，其中在所述反相器中，將所述第一電源電壓施加於所述第三電晶體的所述第一端，其中所述第一電源電壓小於所述第三電晶體之臨界電壓的絕對值與所述第四電晶體之臨界電壓的和，其中所述輸入電壓大於所述第一電源電壓。
- 如請求項7所述的快取裝置的操作方式，其中所述第一電晶體作為寫入電晶體，所述第一電晶體的所述控制端耦接至寫入字元線，所述第一電晶體的所述第一端耦接至寫入位元線，於所述寫入期間，於所述第一電晶體的所述控制端施加偏壓以導通所述第一電晶體，並經由所述寫入位元線施加所述輸入電壓，所述第二電晶體作為讀取電晶體，所述第二電晶體的所述控制端耦接至讀取字元線，所述第二電晶體的所述第二端耦接至讀取位元線，於所述讀取期間，於所述第二電晶體的所述控制端施加偏壓以導通所述第二電晶體，並經由所述讀取位元線輸出所述讀取電壓。
- 如請求項7所述的快取裝置的操作方式，其中所述第三電晶體為PMOS電晶體，所述第四電晶體為NMOS電晶體。
- 如請求項7所述的快取裝置的操作方式，其中所述第二電晶體為NMOS電晶體。
- 如請求項7所述的快取裝置的操作方式，其中所述低漏電流電晶體為低漏電流CMOS電晶體。
- 如請求項7所述的快取裝置的操作方式，其中所述低漏電流電晶體為低漏電流IGZO電晶體。
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