TWI895021B - 三維記憶體元件 - Google Patents

Abstract

一種三維記憶體元件包括介電基底、堆疊結構以及保護層。堆疊結構設置在介電基底上。堆疊結構包括交替堆疊的多個介電層與多個導體層。保護層連續覆蓋在多個導體層中的最上導體層的頂表面、第一側壁及底表面上。保護層的材料包括氮化矽。

Description

三維記憶體元件

本發明是有關於一種半導體元件，且特別是有關於一種三維記憶體元件。

非揮發性記憶體（例如快閃記憶體）由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體。

目前業界較常使用的三維快閃記憶體包括反或式（NOR）快閃記憶體以及反及式（NAND）快閃記憶體。此外，另一種三維快閃記憶體為及式（AND）快閃記憶體，其可應用在多維度的快閃記憶體陣列中而具有高積集度與高面積利用率，且具有操作速度快的優點。因此，三維快閃記憶體的發展已逐漸成為目前的趨勢。

本發明提供一種三維記憶體元件，其利用保護結構包圍最上導體層的表面及側壁，以避免橋接的問題發生，進而提升元件的可靠度。

本發明提供一種三維記憶體元件，包括介電基底、堆疊結構以及保護層。堆疊結構設置在介電基底上，其中堆疊結構包括交替堆疊的多個介電層與多個導體層。保護層連續覆蓋在多個導體層中的最上導體層的頂表面、第一側壁及底表面上，其中保護層的材料包括氮化矽。

在本發明的一實施例中，上述的三維記憶體元件更包括緩衝層。緩衝層連續覆蓋在多個導體層中除最上導體層之外的導體層的頂表面、第一側壁及底表面上。

在本發明的一實施例中，上述的所述緩衝層設置在最上導體層的部分的頂表面以及部分的底表面上且與保護層連接。

在本發明的一實施例中，上述的上述的三維記憶體元件更包括垂直通道柱。垂直通道柱貫穿堆疊結構且與最上導體層的第一側壁相鄰，且保護層接觸垂直通道柱。

在本發明的一實施例中，上述的垂直通道柱包括第一源極/汲極柱、第二源極/汲極柱、介電材料、通道層以及電荷儲存結構。第一源極/汲極柱及第二源極/汲極柱貫穿堆疊結構且延伸至介電基底中。介電材料設置在第一源極/汲極柱與第二源極/汲極柱之間，以分隔第一源極/汲極柱與所述第二源極/汲極柱。通道層環繞介電材料、第一源極/汲極柱以及第二源極/汲極柱，且通道層與第一源極/汲極柱以及第二源極/汲極柱接觸。電荷儲存結構環繞通道層。

在本發明的一實施例中，上述的第一源極/汲極柱及第二源極/汲極柱中的至少一者與保護層接觸。

在本發明的一實施例中，上述的最上導體層作為虛擬字元線。

在本發明的一實施例中，上述的三維記憶體元件包括三維及式（AND）快閃記憶體、三維反及式（NAND）快閃記憶體、三維反或式（NOR）快閃記憶體或其組合。

在本發明的一實施例中，上述的保護層的厚度介於10Å至100Å之間。

在本發明的一實施例中，上述的緩衝層的厚度小於所述保護層的厚度。

基於上述，本發明利用額外的具有高介電的保護層覆蓋最上導體層的表面及側壁，以有效地防止源極/汲極柱（或導電插塞）與字元線的橋接（bridge）問題，進而提升三維記憶體元件的可靠度。此外，本發明之保護結構的形成步驟相容於現行的三維記憶體元件的製程中，進而可應用在各種三維記憶體元件中。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之元件標號表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接（例如有線連接）及物理斷接（例如無線連接）。

本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1是依照本發明一實施例的一種三維記憶體元件的剖面示意圖。

請參照圖1，本發明實施例的三維記憶體元件可包括介電基底100、停止層102、堆疊結構110、頂蓋層116以及垂直通道柱130。在一些實施例中，介電基底100例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator, SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。介電介電基底可包括形成在矽基板上的介電層，例如是氧化矽層。也就是說，介電基底100的下方可具有周邊電路。另外，介電基底100可包括陣列區R，陣列區R可包括第一區R1與第二區R2。在一實施例中，第一區R1可以是通道柱區，而第二區R2可以是狹縫（slit）區。也就是說，鄰近通道柱區R1處可具有一或多個狹縫（slit）。

停止層102可形成在介電基底100上。在一實施例中，停止層102的材料包括導體材料，例如是多晶矽、III-V族化合物半導體或其組合。當該三維記憶體元件為三維反及式（NAND）快閃記憶體的實施例時，此停止層102可用以當作源極線（source line）。當該三維記憶體元件為三維反或式（NOR）快閃記憶體的實施例時，此停止層102可用以當作虛擬字元線（dummy word line）。雖然圖1所繪示的停止層102為單層結構，但本發明不以此為限。在替代實施例中，停止層102亦可以是多層結構。此多層結構可包括交替堆疊的多個介電層（例如氧化矽層）與多個導體層（例如多晶矽層）。

堆疊結構110可形成在停止層102上，以使停止層102設置在介電基底100與堆疊結構110之間。在一實施例中，堆疊結構110可包括交替堆疊的多個介電層112與多個犧牲層114。在一實施例中，介電層112與犧牲層114可以是不同材料，或是具有不同蝕刻速率的材料。舉例來說，介電層112可以是氧化矽層；犧牲層114可以是氮化矽層、多晶矽層或金屬鎢層。介電層112與犧牲層114的數量可以依據需求來調整，本發明不以此為限。

頂蓋層116可形成在堆疊結構110及垂直通道柱130上，以使堆疊結構110設置在停止層102與頂蓋層116之間。在一實施例中，頂蓋層116的材料可包括介電材料，例如是氧化矽。

垂直通道柱130可形成在第一區R1中的堆疊結構110與停止層102中。如圖1所示，垂直通道柱130可貫穿堆疊結構110、停止層102且部分延伸至介電基底100中。值得注意的是，在形成可容納垂直通道柱130的開口115時，停止層102不僅可用以當作蝕刻停止層，還可用以防止在電漿蝕刻時所產生的電弧效應（arcing effect），進而改善元件的可靠度。在此實施例中，停止層102可視為放電層（discharging layer），其通常會接地至矽基板，以降低上述電漿蝕刻所累積的電荷，進而避免元件的損壞。因此，在進行高深寬比的蝕刻製程時，通常會將停止層102接地至矽基板，以避免電弧放電發生。

基本上，根據三維記憶體元件的不同形式，垂直通道柱130可具有不同態樣，詳細說明如下所述。

圖2A、圖3A以及圖4A繪示出依照本發明各種實施例的垂直通道柱的剖面示意圖。圖2B、圖3B以及圖4B分別是圖2A、圖3A以及圖4A的平面示意圖。

請參照圖2A與圖2B，當該三維記憶體元件為三維及式（AND）快閃記憶體，垂直通道柱130A可包括電荷儲存結構132、通道層134、介電柱136、第一源極/汲極柱133以及第二源極/汲極柱135。如圖2A所示，第一源極/汲極柱133與第二源極/汲極柱135可貫穿堆疊結構110以及停止層102，並部分延伸至介電基底100中。在一實施例中，第一源極/汲極柱133與第二源極/汲極柱135可具有相同的導體材料，例如是N型摻雜（N+）多晶矽材料。介電柱136可設置在第一源極/汲極柱133與第二源極/汲極柱135之間，以分隔第一源極/汲極柱133與第二源極/汲極柱135。另外，如圖2B所示，通道層134可橫向環繞介電柱136、第一源極/汲極柱133以及第二源極/汲極柱135。第一源極/汲極柱133與第二源極/汲極柱135分別物理接觸通道層134的一部分。電荷儲存結構132可橫向環繞通道層134。在一實施例中，電荷儲存結構132可以是由穿隧層、電荷儲存層以及阻擋層所構成的複合層。穿隧層、電荷儲存層以及阻擋層可分別被視為氧化物/氮化物/氧化物（ONO）。在另一實施例中，穿隧層可以是氧化物/氮化物/氧化物（ONO）的複合層或是其他合適的材料。在替代實施例中，電荷儲存層可以是氧化物/氮化物/氧化物（ONO）的複合層或是其他合適的材料。在其他實施例中，阻擋層可以是氧化物/氮化物/氧化物（ONO）的複合層或是其他合適的材料。通道層134可包括摻雜多晶矽層或是未摻雜多晶矽層。介電柱136可包括氧化矽、氮化矽、氮氧化矽或其組合。

請參照圖3A與圖3B，當該三維記憶體元件為第一類型的三維反及式（NAND）快閃記憶體，垂直通道柱130B可包括電荷儲存結構132、通道結構234以及介電柱236。如圖3A所示，介電柱236可貫穿堆疊結構110以及停止層102。通道結構234可包括襯層234A與插塞234B。襯層234A可覆蓋介電柱236的側壁與底表面，而插塞234B可密封介電柱236的頂表面。在此情況下，通道結構234可完整包覆介電柱236的所有表面。電荷儲存結構132可設置在通道結構234與堆疊結構110之間。通道結構234與停止層102之間的電荷儲存結構132則是被移除，以使通道結構234直接接觸停止層102。從平面圖3B的角度來看，電荷儲存結構132可橫向環繞通道結構234與介電柱236。電荷儲存結構132、通道結構234以及介電柱236的材料分別與電荷儲存結構132、通道層134以及介電柱136的材料相同，且已在上述段落詳述過，於此便不再贅述。

請參照圖4A與圖4B，當該三維記憶體元件為第二類型的三維反及式（NAND）快閃記憶體，垂直通道柱130C可包括電荷儲存結構132以及通道柱334。如圖4A所示，通道柱334可貫穿堆疊結構110以及停止層102。電荷儲存結構132可設置在通道柱334與堆疊結構110之間。通道柱334與停止層102之間的電荷儲存結構132則是被移除，以使通道柱334直接接觸停止層102。從平面圖4B的角度來看，電荷儲存結構132可橫向環繞通道柱334。電荷儲存結構132與通道柱334的材料分別與電荷儲存結構132與通道層134的材料相同，且已在上述段落詳述過，於此便不再贅述。

請再次參照圖2A，在形成垂直通道柱130A之後，可進行閘極替換製程，以將堆疊結構110中的犧牲層114替換成導體層154，如圖5至圖12所示。

圖5至圖12是依照本發明一實施例的一種三維記憶體元件的製造流程的剖面示意圖，其中圖5至圖12為圖2A的區域10的放大圖。

首先，如圖5所示，進行第一蝕刻製程，以在第二區R2的堆疊結構110中形成第一開口15。第一開口15貫穿頂蓋層116與最上犧牲層114T，並暴露出最上犧牲層114T下方的介電層112的頂表面。在一實施例中，第一蝕刻製程可以是非等向性蝕刻製程。

接著，請參照圖6，通過第一開口15進行第二蝕刻製程，移除最上犧牲層114T，以在介電層112之間形成第一水平開口14，其中第一水平開口14橫向暴露出垂直通道柱130A的側壁。也就是說，第一水平開口14是由介電層112與垂直通道柱130A所定義的。在一實施例中，上述的第二蝕刻製程可以是濕式蝕刻製程。舉例來說，當犧牲層為氮化矽時，所述第二蝕刻製程可以是使用含有磷酸的蝕刻液，並將所述蝕刻液倒入第一開口15中，從而移除最上犧牲層114T。由於所述蝕刻液對於最上犧牲層114T具有高蝕刻選擇性，因此，最上犧牲層114T可被完全移除，而介電層112未被移除或僅少量移除。

請參照圖6及圖7，在第一水平開口14中形成保護材料層118a。具體來說，保護材料層118a共形地覆蓋頂蓋層116的頂表面及側壁、垂直通道柱130A的側壁以及介電層112的暴露的表面及側壁。在一實施例中，保護材料層118a的材料包括氮化矽。

請參照圖7及圖8，進行回蝕刻製程，以移除頂蓋層116的頂表面及側壁上、介電層112側壁上、以及介電層的部分頂表面上的保護材料層118a，以在第一水平開口14中形成保護層118。在一實施例中，回蝕刻製程可移除由第一開口15所對準的介電層112的頂表面上的保護材料層118a，以暴露介電層112的頂表面。在本實施例中，由於保護材料層118a（即氮化物）的抗蝕刻性與頂蓋層116和介電層112（即氧化物）的抗蝕刻性不同，因此可在回蝕刻製程中在不傷害頂蓋層116和介電層112的表面的情況下，移除多餘的保護材料層。

請參照圖8及圖9，於第一水平開口14中填入第一導體層124A。在一些實施例中，第一導體層124A的材料可包括多晶矽、非晶矽、鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSi _x）或矽化鈷（CoSi _x）。在一實施例中，第一導體層124A的材料為多晶矽。第一導體層124A的形成方法例如是於堆疊結構110上、第一開口15與第一水平開口14中形成第一導體材料層。然後，再進行回蝕刻，以移除堆疊結構110上方以及第一開口15中的第一導體材料層。

如圖9所示，保護層118連續覆蓋在第一導體層124A的頂表面、第一側壁124As1及底表面上。在一實施例中，保護層118的厚度介於10Å至100Å之間。可依據記憶體元件的種類而調整保護層118的厚度。第一開口15暴露第一導體層124A的與第一側壁124As1相對的第二側壁124As2。也就是說，第一開口15與第一導體層124A的相對於第一側壁124As1的第二側壁124As2相鄰。在一實施例中，第一導體層124A可作為虛擬字元線。在本實施例中，最上導體層（即第一導體層124A）可作為虛擬字元線，且此虛擬字元線與元件的操作無關。可藉由對此虛擬字元線施加偏壓以控制上層閘極區域，進而達到抑制通道漏電流的功效。

在形成第一導體層124A之後，可進行閘極替換製程，以將多個犧牲層114替換為多個第二導體層124B（如圖12所示）。請參照圖9及圖10，通過第一開口15進行第三蝕刻製程，以在堆疊結構110中形成第二開口17。第二開口17貫穿堆疊結構110以及停止層102。在本實施例中，雖然圖10所繪示的第二開口17貫穿停止層102，但本發明不以此為限。在其他實施例中，第二開口17可暴露出停止層102的一部分。

請參照圖10及圖11，通過第二開口17進行第四蝕刻製程，移除多個犧牲層114以在多個介電層112之間形成多個第二水平開口18。第二水平開口18橫向暴露出垂直通道柱130A的側壁。也就是說，第二水平開口18是由介電層112與垂直通道柱130A所定義的。在一實施例中，上述的第四蝕刻製程可以是濕式蝕刻製程。舉例來說，當犧牲層114為氮化矽時，所述第四蝕刻製程可以是使用含有磷酸的蝕刻液，並將蝕刻液倒入第二開口17中，從而移除犧牲層114。由於蝕刻液對於犧牲層114具有高蝕刻選擇性，因此，犧牲層114可被完全移除，而介電層112未被移除或僅少量移除。

在一實施例中，第四蝕刻製程亦蝕刻保護層118的一部分。具體來說，在進行第四蝕刻製程之後，保護層118的側壁內凹於介電層112的側壁及第一導體層124A的第二側壁124As2，以形成間隙19。也就是說，間隙19是由介電層112、保護層118及第一導體層124A所定義的。

請參照圖11及圖12，依序在第二水平開口18中形成緩衝層120以及第二導體層124B。具體來說，在依序在第二水平開口18依序填入緩衝材料層及第二導體材料層。緩衝材料層可共形地覆蓋圖11所示結構的表面並填入第二水平開口18及間隙19中。具體來說，緩衝材料層共形地覆蓋頂蓋層116的頂表面及側壁、垂直通道柱130A的側壁以及介電層112的暴露的表面及側壁，並填入間隙19中。第二導體材料層則可填滿第二水平開口18並橫向延伸至第二開口17中。在一實施例中，緩衝材料層的材料可包括介電常數大於7的高介電常數材料，例如氧化鋁（Al ₂O ₃）、氧化鉿（HfO ₂）、氧化鑭（La ₂O ₅）、過渡金屬氧化物、鑭系元素氧化物或其組合。第二導體材料層的材料可包括多晶矽、非晶矽、鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSi _x）或矽化鈷（CoSi _x）。在一實施例中，第二導體材料層的材料與第一導體材料層的材料相同。在另一實施例中，第二導體材料層的材料與第一導體材料層的材料不同。

接著，進行回蝕刻製程，移除堆疊結構110上方以及第二開口17中的緩衝材料層及第二導體材料層，以在第二水平開口18中形成緩衝層120及第二導體層124B以及在間隙19中形成緩衝層120。在一實施例中，緩衝層120的厚度為45Å以下。在一實施例中，形成在第二導體層124B上的緩衝層120的厚度小於在間隙19中的緩衝層120的厚度。更具體來說，包覆第一導體層124A的保護層118及緩衝層120的厚度大於包覆第二導體層124B的緩衝層120的厚度。

其後，可以再進行後續的相關製程（例如進一步在第二開口17中形成狹縫填充結構），以完成三維記憶體元件的製作。

圖13為圖12的一實施例的局部放大圖。

請參照圖13，三維記憶體元件包括設置在堆疊結構110的多個導體層中的最上導體層（即第一導體層124A）上的保護層118。保護層118連續覆蓋在第一導體層124A的頂表面、第一側壁124As1及底表面上。緩衝層120連續覆蓋在第二導體層124B的頂表面、第一側壁124Bs1及底表面上。在本實施例中，緩衝層120亦設置在第一導體層124A的部分的頂表面以及部分的底表面上且與保護層118連接。具體來說，緩衝層120設置在由介電層112、保護層118及第一導體層124A所定義的間隙19中。在本實施例中，保護層118的材料與緩衝層120的材料不同。保護層118的材料包括氮化矽。垂直通道柱130A貫穿堆疊結構110且與第一導體層124A及第二導體層124B的第一側壁124As1及124Bs1相鄰，且保護層118接觸垂直通道柱130A的電荷儲存結構132。

圖14為圖12的另一實施例的局部放大圖。

圖14的三維記憶體元件與圖13的三維記憶體元件相似，相同或相似的構件則以相同或相似的元件標號來表示，於此便不再贅述。上述兩者主要不同之處在於：圖14的三維記憶體元件的第二源極/汲極柱135與保護層118接觸。

在形成垂直通道柱的過程中，源極/汲極柱（或導電插塞）可能會遇到因不均勻應力引起的移位問題，且可能會蝕刻到原始的垂直通道柱的區域之外。因此源極/汲極柱（或導電插塞）則會移位到原始的垂直通道柱的區域之外並與保護層118接觸。

對於傳統製作三維記憶體元件的方法，如果源極/汲極柱（或導電插塞）移位到原始的垂直通道柱的區域之外，源極/汲極柱（或導電插塞）則會與緩衝層接觸。記憶體單元需要通過最上導體層（即字元線）來控制，因此緩衝層的厚度會很薄。源極/汲極柱（或導電插塞）與最上導體層（即字元線）之間僅會存在薄介電（例如氧化鋁）的緩衝層，此無法承受操作電壓偏壓（operation voltage bias），因此很容易因界面區域之間的電介質擊穿而導致源極/汲極柱（或導電插塞）與字元線的橋接（bridge）問題。也就是說，形成在最上導體層（即字元線）上的緩衝層並不足以克服橋接問題。

然而，在本實施例中，採用兩次閘極體換的流程，以將最上導體層上的緩衝層替換為具有高介電常數和保護功能的氮化矽層。具體來說，在最上導體層的表面及側壁上形成薄的氮化矽層（即保護層）。氮化矽的介電常數比氧化物高得多，因此保護層有助於承受移位的源極/汲極柱（或導電插塞）與字元線之間的操作電壓偏壓，進而避免橋接問題。在本實施例中，最上導體層可作為虛擬字元線，其目的是控制閘極以防止漏電流。

圖15A與圖15B以及圖15C分別是依照本發明一實施例的一種三維及式（AND）快閃記憶體1的立體示意圖、平面示意圖以及電路示意圖。

請參照圖15A，本實施例之3D AND快閃記憶體1具有多個記憶胞150。詳細地說，如圖15A所示，多個閘極層154沿著垂直方向交替排列，且分別環繞垂直通道柱130。被閘極層154環繞的垂直通道柱130的一部分可構成一個記憶胞150。在本實施例中，單一個垂直通道柱130可定義有彼此堆疊的3個記憶胞150。但本發明不以此為限，在其他實施例中，記憶胞150的數量可隨著堆疊結構210中的閘極層154的數量來調整。更進一步地說，記憶胞150形成在閘極層154與垂直通道柱130的交叉點處。因此，垂直堆疊的閘極層154的數量愈多，則記憶串中的記憶胞150的數量也愈多。另外，雖然圖15A僅繪示出兩個垂直通道柱130，但本發明不以此為限。在替代實施例中，3D AND快閃記憶體1可包括多個垂直通道柱130，且這些垂直通道柱130可在上視角度中以陣列的方式排列。

為了對3D AND快閃記憶體1進行操作，在製造3D AND快閃記憶體1之後，會在3D AND快閃記憶體1上方形成導電線以電性連接至3D AND快閃記憶體1。在本實施例中，如圖15A所示，在作為源極的第一源極/汲極柱133上方形成一些導電線以作為源極線SL，在作為汲極的第二源極/汲極柱135上方形成其他導電線以作為位元線BL，且這些源極線SL與位元線BL彼此平行排列而彼此不接觸。

以下對3D AND快閃記憶體1中的記憶胞150的操作進行說明。

如圖15B所示，對於3D AND快閃記憶體1來說，可個別地對每一個記憶胞150進行操作。可對記憶胞150的第一源極/汲極柱133、第二源極/汲極柱135與對應的閘極層154（可視為閘極或字元線）施加操作電壓，來進行寫入（程式化）操作、讀取操作或抹除操作。在對第一源極/汲極柱133與第二源極/汲極柱135施加寫入電壓時，由於第一源極/汲極柱133與第二源極/汲極柱135與通道層134連接，因此電子可沿著第一電路徑E1與第二電路徑E2（例如是雙面（double sides）電路徑）傳送並儲存在整個電荷儲存結構132中。

另外，請參照圖15C，本實施例之記憶胞150可排列成多個行與多個列，以形成3D AND快閃記憶體陣列。每一個記憶胞150可包括電性連接至字元線WL（即WLm、WLm+1）的閘極G、電性連接至源極線SL（即SLn、SLn+1）的源極S以及電性連接至位元線BL（即BLn、BLn+1）的汲極D。值得注意的是，在本實施例之3D AND快閃記憶體陣列中，沿著源極/汲極柱133、135的延伸方向D1的多個記憶胞150可彼此並聯連接。具體來說，如圖15C所示，上記憶胞150a與下記憶胞150b通過共同源極/汲極柱133、135以共享同一源極線SLn+1以及同一位元線BLn+1，上記憶胞150a的閘極電性連接至上字元線WLm+1，且下記憶胞150b的閘極電性連接至下字元線WLm。在此情況下，本實施例之3D AND快閃記憶體陣列的架構與操作方法是不同於習知的三維反及式（3D NAND）快閃記憶體陣列的架構與操作方法，其中習知的3D NAND快閃記憶體陣列包括彼此串聯連接的多個記憶胞。

綜上所述，本發明利用額外的具有高介電的保護層覆蓋最上導體層的表面及側壁，以有效地防止源極/汲極柱（或導電插塞）與字元線的橋接（bridge）問題，進而提升三維記憶體元件的可靠度。此外，本發明之保護結構的形成步驟相容於現行的三維記憶體元件的製程中，進而可應用在各種三維記憶體元件中。

1：三維及式（AND）快閃記憶體 10：區域 14：第一水平開口 15：第一開口 17：第二開口 18：第二水平開口 19：間隙 100：介電基底 102：停止層 110、210：堆疊結構 112：介電層 114：犧牲層 114T：最上犧牲層 115：開口 116：頂蓋層 118：保護層 118a：保護材料層 120：緩衝層 124A：第一導體層 124B：第二導體層 124As1、124Bs1：第一側壁 124As2：第二側壁 130、130A、130B、130C：垂直通道柱 132：電荷儲存結構 133：第一源極/汲極柱 134：通道層 135：第二源極/汲極柱 136：介電材料 150、150a、150b：記憶胞 154：導體層 234：通道結構 234A：襯層 234B：插塞 236：介電柱 334：通道柱 BL、BLn、BLn+1：位元線 D：汲極 E1：第一電路徑 E2：第二電路徑 G：閘極 S：源極 SL、SLn、SLn+1：源極線 WL、WLm、WLm+1：字元線 R：陣列區 R1：第一區 R2：第二區

圖1是依照本發明一實施例的一種三維記憶體元件的剖面示意圖。 圖2A、圖3A以及圖4A繪示出依照本發明各種實施例的垂直通道柱的剖面示意圖。 圖2B、圖3B以及圖4B分別是圖2A、圖3A以及圖4A的平面示意圖。 圖5至圖12是依照本發明一實施例的一種三維記憶體元件的製造流程的剖面示意圖。 圖13為圖12的一實施例的局部放大圖。 圖14為圖12的另一實施例的局部放大圖。 圖15A與圖15B以及圖15C分別是依照本發明一實施例的一種三維及式（AND）快閃記憶體1的立體示意圖、平面示意圖以及電路示意圖。

112:介電層

116:頂蓋層

118:保護層

120:緩衝層

124A:第一導體層

124B:第二導體層

124As1、124Bs1:第一側壁

130A:垂直通道柱

132:電荷儲存結構

133:第一源極/汲極柱

134:通道層

135:第二源極/汲極柱

136:介電材料

Claims (8)

1. 一種三維記憶體元件，包括：介電基底；堆疊結構，設置在所述介電基底上，其中所述堆疊結構包括交替堆疊的多個介電層與多個導體層；保護層，連續覆蓋在所述多個導體層中的最上導體層的頂表面、第一側壁及底表面上，其中所述保護層的材料包括氮化矽；垂直通道柱，貫穿所述堆疊結構且與所述最上導體層的所述第一側壁相鄰，且所述保護層接觸所述垂直通道柱，其中所述垂直通道柱包括：第一源極/汲極柱及第二源極/汲極柱，貫穿所述堆疊結構且延伸至所述介電基底中；介電材料，設置在所述第一源極/汲極柱與所述第二源極/汲極柱之間，以分隔所述第一源極/汲極柱與所述第二源極/汲極柱；通道層，環繞所述介電材料、所述第一源極/汲極柱以及所述第二源極/汲極柱，且所述通道層與所述第一源極/汲極柱以及所述第二源極/汲極柱接觸；以及電荷儲存結構，環繞所述通道層。
2. 如請求項1所述的三維記憶體元件，更包括：緩衝層，連續覆蓋在所述多個導體層中除所述最上導體層之外的導體層的頂表面、第一側壁及底表面上。
3. 如請求項2所述的三維記憶體元件，其中所述緩衝層更設置在所述最上導體層的部分的所述頂表面以及部分的所述底表面上且與所述保護層連接。
4. 如請求項1所述的三維記憶體元件，其中所述第一源極/汲極柱及所述第二源極/汲極柱中的至少一者與所述保護層接觸。
5. 如請求項4所述的三維記憶體元件，其中所述最上導體層作為虛擬字元線。
6. 如請求項1所述的三維記憶體元件，其中所述三維記憶體元件包括三維及式（AND）快閃記憶體、三維反及式（NAND）快閃記憶體、三維反或式（NOR）快閃記憶體或其組合。
7. 如請求項1所述的三維記憶體元件，其中所述保護層的厚度介於10Å至100Å之間。
8. 如請求項2所述的三維記憶體元件，其中所述緩衝層的厚度小於所述保護層的厚度。