TWI895001B

TWI895001B - 半導體記憶裝置

Info

Publication number: TWI895001B
Application number: TW113121490A
Authority: TW
Inventors: 前川裕昭
Original assignee: 日商鎧俠股份有限公司
Priority date: 2023-09-20
Filing date: 2024-06-11
Publication date: 2025-08-21
Also published as: TW202514607A; JP2025044635A; US20250095706A1; CN119673250A

Abstract

實施形態提供一種提高寫入至記憶胞之資料之可靠性的半導體記憶裝置。實施形態之半導體記憶裝置包含記憶胞與控制電路。控制電路於讀出動作中，執行第1讀出而產生對應於第1資料之第1電壓，對記憶胞寫入第2資料，執行第2讀出而產生對應於第2資料之第2電壓，並基於第1電壓與第2電壓判定第1資料。控制電路於第1資料與第2資料不同之情形時，執行包含寫入第1資料之第2寫入、與驗證讀出之第1動作。控制電路藉由驗證讀出而產生對應於第3資料之第3電壓，基於第3電壓、與第1電壓或第2電壓判定第3資料，於第1資料與第3資料相同之情形時結束讀出動作，於第1資料與第3資料不同之情形時再次執行第1動作。

Description

半導體記憶裝置

實施形態係關於一種半導體記憶裝置。

已知有一種使用電阻變化元件作為記憶元件之半導體記憶裝置。

本發明所欲解決之問題在於提供一種提高寫入至記憶胞之資料之可靠性之半導體記憶裝置。

實施形態之半導體記憶裝置包含記憶胞與控制電路。記憶胞包含開關元件及電阻變化元件。控制電路構成為，於讀出動作中，對記憶胞執行第1讀出而產生對應於第1資料之第1電壓，於第1讀出後執行第1寫入而對記憶胞寫入第2資料，於第1寫入後對記憶胞執行第2讀出而產生對應於第2資料之第2電壓，並基於第1電壓與第2電壓判定第1資料。於讀出動作中，控制電路於第1資料與第2資料不同之情形時，執行包含對記憶胞寫入第1資料之第2寫入、與對於記憶胞之驗證讀出之第1動作。控制電路藉由驗證讀出而產生對應於第3資料之第3電壓，基於第3電壓，與第1電壓或第2電壓判定第3資料，於第1資料與第3資料相同之情形時結束讀出動作，於第1資料與第2資料不同之情形時再次執行第1動作。

以下，參考圖式對各實施形態進行說明。以下參考之圖式係模式性或概念性者。各圖式之尺寸及比率等未必與現實者相同。於以下之說明中，對具有大致相同之功能及構成之構成要件標註相同之符號。構成參考符號之文字後之數字等藉由包含相同之文字之參考符號參考，且用於區分具有同樣之構成之要件彼此。於無需互相區分包含相同之文字之參考符號所示之要件之情形時，該等要件藉由僅包含文字之參考符號參考。

另，於本說明書中，“連接”表示電性連接，不排除中間經由其他元件。成為接通狀態之電晶體或開關電路於一端與另一端之間成為導通狀態。電晶體或開關電路之斷開狀態不排除如洩漏電流般之微小之電流流動。“H”位準係對閘極端施加該電壓之N型電晶體成為接通狀態，且對閘極端施加該電壓之P型電晶體成為斷開狀態之電壓位準。“L”位準係對閘極端施加該電壓之N型電晶體成為斷開狀態，且對閘極端施加該電壓之P型電晶體成為接通狀態之電壓位準。

＜1＞第1實施形態第1實施形態係關於一種執行自參考式讀出動作之半導體記憶裝置1。第1實施形態之半導體記憶裝置1於自參考式讀出動作中，於回寫寫入後執行驗證讀出。以下，對第1實施形態之半導體記憶裝置1之詳細進行說明。

＜1-1＞構成首先，對第1實施形態之半導體記憶裝置1之構成進行說明。

＜1-1-1＞記憶體系統MS之全體構成圖1係顯示具備第1實施形態之半導體記憶裝置1之記憶體系統MS之全體構成之一例之方塊圖。如圖1所示，記憶體系統MS包含半導體記憶裝置1及記憶體控制器2。半導體記憶裝置1基於記憶體控制器2之控制進行動作。記憶體控制器2可響應來自外部之主機機器之請求(命令)，命令半導體記憶裝置1進行讀出動作、寫入動作等。

半導體記憶裝置1例如為MRAM(Magnetoresistive Random Access Memory：磁性隨機存取記憶體)。MRAM為將MTJ(Magnetic Tunnel Junction：磁性隧道接面)元件使用於記憶胞之記憶裝置，為電阻變化型記憶體之一種。MTJ元件利用磁性隧道接面之磁阻效應(Magnetoresistance effect)。MTJ元件亦被稱為磁阻效應元件(Magnetoresistance effect element)。半導體記憶裝置1例如包含記憶胞陣列11、輸入輸出電路12、控制電路13、列選擇電路14、行選擇電路15、寫入電路16、及讀出電路17。

記憶胞陣列11包含複數個記憶胞MC、複數個字元線WL、及複數個位元線BL。圖1中顯示出複數個記憶胞MC、複數個字元線、及複數個位元線中之1組記憶胞MC、字元線WL、及位元線BL。記憶胞MC可非揮發性地記憶資料。記憶胞MC連接於1個字元線WL與1個位元線BL之間，並與列(row)、及行(column)之組建立對應。對字元線WL分配列位址。對位元線BL分配行位址。1個或複數個記憶胞MC可藉由選擇1列、及選擇1行或複數行而特定。

輸入輸出電路12連接於記憶體控制器2，負責半導體記憶裝置1與記憶體控制器2之間之通信。輸入輸出電路12將自記憶體控制器2接收到之控制信號CNT及指令CMD傳送至控制電路13。輸入輸出電路12將自記憶體控制器2接收到之位址信號ADD所包含之列位址及行位址分別傳送至列選擇電路14及行選擇電路15。輸入輸出電路12將自記憶體控制器2接收到之資料DAT(寫入資料)傳送至寫入電路16。輸入輸出電路12將自讀出電路17接收到之資料DAT(讀出資料)傳送至記憶體控制器2。

控制電路13控制半導體記憶裝置1之全體動作。控制電路13例如基於由控制信號CNT指示之控制與指令CMD，執行讀出動作或寫入動作等。控制電路13於寫入動作中，將用於寫入資料之電壓供給至寫入電路16。控制電路13於讀出動作中，將用於讀出資料之電壓供給至讀出電路17。

列選擇電路14連接於複數個字元線WL。且，列選擇電路14選擇由列位址特定出之1個字元線WL。所選擇之字元線WL例如與省略圖示之驅動器電路電性連接。

行選擇電路15連接於複數個位元線BL。且，行選擇電路15選擇由行位址特定出之1個或複數個位元線BL。所選擇之位元線BL例如與省略圖示之驅動器電路電性連接。

寫入電路16基於控制電路13之控制、與自輸入輸出電路12接收到之資料DAT(寫入資料)，將用於寫入資料之電壓供給至行選擇電路15。當基於寫入資料之電流經由記憶胞MC流動時，對記憶胞MC寫入期望之資料。

讀出電路17包含複數個感測放大器。讀出電路17基於控制電路13之控制，將用於讀出資料之電壓供給至行選擇電路15。且，各感測放大器基於所選擇之位元線BL之電壓或電流，判定記憶於記憶胞MC中之資料。接著，讀出電路17將與判定結果對應之資料DAT(讀出資料)傳送至輸入輸出電路12。

＜1-1-2＞記憶胞陣列11之構成以下，對記憶胞陣列11之構成進行說明。另，於以下說明中，對半導體記憶裝置1為MRAM之情形進行說明。

(1：記憶胞陣列11之電路構成) 圖2係顯示第1實施形態之半導體記憶裝置1具備之記憶胞陣列11之電路構成之一例之電路圖。圖2擷取並顯示出複數個字元線WL中之2個字元線WL0及WL1，與複數個位元線BL中之2個位元線BL0及BL1。如圖2所示，於記憶胞陣列11內，複數個位元線BL與複數個字元線WL交叉。且，於位元線BL與字元線WL之交叉部分，配置記憶胞MC。即，複數個記憶胞MC矩陣狀配置。具體而言，1個記憶胞MC連接於WL0及BL0間，WL0及BL1間，WL1及BL0間，以及WL1及BL1間之各者。

各記憶胞MC包含電阻變化元件VR及開關元件SE。開關元件SE為二端子型開關元件。二端子型開關元件與電晶體等三端子型開關元件之不同點在於不包含第三個端子。電阻變化元件VR及開關元件SE串聯連接於建立關聯之位元線BL及字元線WL間。例如，電阻變化元件VR之一端連接於建立關聯之位元線BL。電阻變化元件VR之另一端連接於開關元件SE之一端。開關元件SE之另一端連接於建立關聯之字元線WL。

電阻變化元件VR之電阻狀態可根據經由電阻變化元件VR流動之電流而變化。且，電阻變化元件VR基於電阻狀態(電阻值)，非揮發性地記憶資料。例如，包含高電阻狀態之電阻變化元件VR之記憶胞MC記憶“1”資料。包含低電阻狀態之電阻變化元件VR之記憶胞MC記憶“0”資料。另，與電阻變化元件VR之電阻值建立關聯之資料之分配亦可為其他設定。於半導體記憶裝置1為MRAM之情形時，使用磁阻效應元件，作為電阻變化元件VR。

開關元件SE控制向電阻變化元件VR之電流之供給。具體而言，開關元件SE於對記憶胞MC施加未達開關元件SE之閾值電壓之電壓之情形時成為斷開狀態，於對記憶胞MC施加開關元件SE之閾值電壓以上之電壓之情形時成為接通狀態。斷開狀態之開關元件SE作為電阻值較大之絕緣體發揮功能。斷開狀態之開關元件SE抑制電流流至電阻變化元件VR。接通狀態之開關元件SE作為電阻值較小之導電體發揮功能。於與接通狀態之開關元件SE串聯連接之電阻變化元件VR中流動電流。作為開關元件SE，例如使用雙向二極體。作為開關元件SE，亦可使用電晶體等其他元件。

(2：記憶胞陣列11之構造) 以下，對第1實施形態中之記憶胞陣列11之構造之一例進行說明。於以下說明中，使用XYZ正交座標系。X方向對應於字元線WL之延伸方向。Y方向對應於位元線BL之延伸方向。Z方向為與X方向及Y方向各者交叉之方向，對應於相對於半導體記憶裝置1具有之基板之正面之鉛直方向。“下”之記述及其之派生詞以及關聯語表示Z軸上更小之座標之位置。“上”之記述及其之派生詞以及關聯語表示Z軸上更大之座標之位置。於立體圖中，適當附加有陰影線。附加於立體圖之陰影線與附加有陰影線之構成要件之素材或特性無關。於立體圖及剖視圖中，省略了層間絕緣膜等構成之圖示。

圖3係顯示第1實施形態之半導體記憶裝置1具備之記憶胞陣列11之構造之一例之立體圖。如圖3所示，記憶胞陣列11包含複數個導電體層20與複數個導電體層21。

複數個導電體層20各自具有於X方向延伸之部分，且互相分開。複數個導電體層20之於X方向延伸之部分於Y方向上排列。各導電體層20作為字元線WL使用。複數個導電體層21設置於設置有複數個導電體層20之配線層之上方。複數個導電體層21各自具有於Y方向延伸之部分，且互相分開。複數個導電體層21之於Y方向延伸之部分於X方向上排列。各導電體層21作為位元線BL使用。

於俯視圖3時，於複數個導電體層20與複數個導電體層21交叉之部分各者，配置1個記憶胞MC。各記憶胞MC設置成於Z方向延伸之柱狀。於本例中，記憶胞MC之底面與導電體層20相接，記憶胞MC上表面與導電體層21相接。具體而言，於本例中，於導電體層20上設置有開關元件SE。於開關元件SE上，設置有電阻變化元件VR。於電阻變化元件VR上，設置有導電體層21。

另，雖已對電阻變化元件VR設置於開關元件SE之上方之情形進行例示，但並非限定於此。亦可根據記憶胞陣列11之電路構成，電阻變化元件VR設置於開關元件SE之下方。另，可於記憶胞MC與導電體層20之間，插入其他元件或導電體層。同樣地，可於記憶胞MC與導電體層21之間，插入其他元件或導電體層。導電體層20及21各者亦可稱為“配線”。

(3：記憶胞MC之構造) 圖4係顯示第1實施形態之半導體記憶裝置1具備之記憶胞陣列11所包含之記憶胞MC之剖面構造之一例之剖視圖。如圖4所示，記憶胞MC例如具有自下方起依序將下部電極30、選擇器材料層31、上部電極32、鐵磁性層40、非磁性層41、及鐵磁性層42積層之構造。下部電極30、選擇器材料層31、及上部電極32之組對應於開關元件SE。鐵磁性層40、非磁性層41、及鐵磁性層42之組對應於電阻變化元件VR。

鐵磁性層40及42各者由鐵磁性體構成，具有相對於膜面垂直之磁化方向。於MRAM中，例如，將鐵磁性層40之磁化方向設為固定，將鐵磁性層42之磁化方向設為可變。於該情形時，鐵磁性層40作為MTJ元件之參考層(Reference layer)發揮功能，鐵磁性層42作為MTJ元件之記憶層(storage layer)發揮功能。非磁性層41由MgO等絕緣體構成，作為隧道障壁層(Tunnel barrier layer)發揮功能。鐵磁性層40及42與非磁性層41一起形成磁性隧道接面。此種電阻變化元件VR作為利用TMR(tunneling magnetoresistive：隧道磁阻)效應之垂直磁化型MTJ元件發揮功能。

電阻變化元件VR可根據鐵磁性層40及42各者之磁化方向之相對關係，取得低電阻狀態與高電阻狀態之任一者。且，電阻變化元件VR根據鐵磁性層42(記憶層)之磁化方向記憶資料。例如，參考層與記憶層之磁化方向為反向平行狀態(AP(Antiparallel)狀態)之電阻變化元件VR成為高電阻狀態(“1”資料)。另一方面，參考層與記憶層之磁化方向為平行狀態(P(Parallel)狀態)之電阻變化元件VR成為低電阻狀態(“0”資料)。

於本例中，電阻變化元件VR於自鐵磁性層40朝向鐵磁性層42之方向流動寫入電流之情形時成為AP狀態，於自鐵磁性層42朝向鐵磁性層40之方向流動寫入電流之情形時成為P狀態。將藉由如此相對於電阻變化元件VR流動寫入電流而對記憶層及參考層注入自旋磁矩，控制記憶層之磁化方向之寫入方法稱為自旋注入寫入方式。電阻變化元件VR構成為，於可使鐵磁性層42之磁化方向反轉之大小之電流流動至電阻變化元件VR之情形時，鐵磁性層40之磁化方向不變化。

另，於本說明書中，「磁化方向可變」表示磁化方向因寫入電流而變。「磁化方向固定」表示磁化方向不因寫入電流而變。於電阻變化元件VR中，可替換記憶層與參考層之配置。電阻變化元件VR可具有其他層。例如，電阻變化元件VR亦可具有抑制參考層之洩漏磁場之影響之移位消除層、或SAF(Synthetic Anti-Ferromagnetic：合成反鐵磁體)構造等。以下，將包含AP狀態之電阻變化元件VR之記憶胞MC稱為AP狀態之記憶胞MC。將包含P狀態之電阻變化元件VR之記憶胞MC稱為P狀態之記憶胞MC。

(4：記憶胞MC之特性) 圖5係顯示第1實施形態之半導體記憶裝置1具備之記憶胞陣列11所包含之記憶胞MC之特性之一例之圖表。圖5所示之圖表之橫軸表示記憶胞MC之端子電壓之大小。圖5所示之圖表之縱軸以對數標尺表示流過記憶胞MC之電流之大小。另，圖5中，由實線表示記憶胞MC之電阻變化元件VR處於低電阻狀態時之特性與處於高電阻狀態時之特性，由虛線表示實際中未出現之假想特性。

另，以下，亦將記憶胞MC之端子電壓，即施加於記憶胞MC之兩端之電壓之差稱為“胞電壓”。另，亦將流過記憶胞MC之電流稱為“胞電流”。以下之記述亦適用於記憶胞MC之電阻變化元件VR處於低電阻狀態之情形與處於高電阻狀態之情形中之任一者。

當控制電路13以自0 V變大之方式控制胞電壓時，胞電流持續增加直至達到開關元件SE之閾值電壓Vth為止。記憶胞MC之開關元件SE斷開直至胞電壓達到閾值電壓Vth為止。且，當胞電壓達到閾值電壓Vth時，記憶胞MC之開關元件SE接通，胞電壓與胞電流之關係顯示不連續之變化。具體而言，當胞電壓自0 V達到A點時，胞電流之大小根據記憶胞MC之電阻變化元件VR之電阻狀態，變化為點B1及點B2中之任一者。更具體而言，胞電壓與胞電流之關係為，於電阻變化元件VR為低電阻狀態之情形時，顯示點B1所示之特性，於電阻變化元件VR為高電阻狀態之情形時，顯示點B2所示之特性。點B1及點B2處之胞電流之大小遠大於點A處之胞電流之大小。

當自胞電壓與胞電流顯示點B1或點B2所示之關係之狀態，以胞電壓變小之方式進行控制時，胞電流減少。且，當胞電壓被控制得更小而達到某個大小時，記憶胞MC之開關元件SE斷開，胞電壓與胞電流之關係顯示不連續之變化。此時，胞電壓與胞電流之關係開始顯示不連續性時之胞電壓依存於記憶胞MC之電阻變化元件VR之端子電壓。即，依存於電阻變化元件VR處於高電阻狀態，還是處於低電阻狀態。具體而言，於電阻變化元件VR為低電阻狀態之情形時，胞電壓與胞電流之關自點C1起顯示不連續性。於電阻變化元件VR為高電阻狀態之情形時，胞電壓與胞電流之關係自點C2起顯示不連續性。

胞電壓與胞電流之關係為，於自點B1達至點C1之情形時顯示點D1所示之特性，自點B2達到點C2之情形時顯示點D2所示之特性。點D1處之胞電流之大小遠小於點C1處之胞電流之大小。同樣地，點D2處之胞電流之大小遠小於點C2處之胞電流之大小。將包含低電阻狀態之電阻變化元件VR之記憶胞MC之點D1處之端子電壓稱為低保持電壓VhdL。將包含高電阻狀態之電阻變化元件VR之記憶胞MC之點D2處之端子電壓稱為高保持電壓VhdH。複數個記憶胞MC各者之高保持電壓VhdH之大小可能因記憶胞MC之特性之意外偏差而不同。複數個記憶胞MC各者之低保持電壓VhdL之大小可能因記憶胞MC之特性之意外偏差而不同。

＜1-1-3＞讀出電路17之構成圖6係顯示第1實施形態之半導體記憶裝置1具備之讀出電路17之構成之一例方塊圖。如圖6所示，讀出電路17例如包含前置放大器171及感測放大器172之組。前置放大器171及感測放大器172之組與1個位元線BL建立關聯。

前置放大器171連接於建立關聯之位元線BL、與節點NV1st及NV2nd各者。前置放大器171構成為，可對記憶胞MC供給電流(胞電流)，並使基於胞電流之電壓獨立地反應於節點NV1st及NV2nd各者。以下，將節點NV1st之電壓稱為“V1st”。將節點NV2nd之電壓稱為“V2nd”。

感測放大器172連接於節點NV1st及NV2nd、與節點DQ及DQS各者。感測放大器172構成為，可基於節點NV1st及NV2nd之電壓差判定記憶於記憶胞MC之資料，並將判定結果輸出至節點DQ及DQS。感測放大器172判定資料時之節點DQS之電壓成為相對於節點DQ之反邏輯位準之電壓。

另，讀出電路17可具有複數組前置放大器171及感測放大器172。前置放大器171及感測放大器172之組可針對每個位元線BL設置，亦可由2個以上之位元線BL共用。於前置放大器171及感測放大器172之組由2個以上之位元線BL共用之情形時，前置放大器171連接於全域位元線。且，全域位元線以可選擇性導通之方式，經由開關元件連接於2個以上之位元線BL。

(1：前置放大器171之電路構成) 圖7係顯示第1實施形態之半導體記憶裝置具備之讀出電路所包含之前置放大器之電路構成之一例之電路圖。圖7一併顯示出與1個前置放大器171建立對應之感測放大器172與記憶胞MC。如圖7所示，前置放大器171例如包含電晶體PM1～PM3、電晶體NM1及NM2、以及電容器CP1及CP2。於本說明書中，電晶體PM為PMOS(P-type Metal Oxide Semiconductor：P型金屬氧化物半導體)電晶體。電晶體NM為NMOS(N-type Metal Oxide Semiconductor：N型金屬氧化物半導體)電晶體。

電晶體PM1及NM1於位元線BL與節點NV1st之間並聯連接。具體而言，電晶體PM1及NM1各者之一端連接於位元線BL。電晶體PM1及NM1各者之另一端連接於節點NV1st。對電晶體PM1之閘極端，供給控制信號SW1B。對電晶體NM1之閘極端，供給控制信號SW1P。控制信號SW1B為控制信號SW1P之反邏輯位準之信號。電晶體PM1及NM1之組作為控制是否對節點NV1st傳送基於胞電流之電壓之1個開關元件(選擇器)發揮功能。

電容器CP1之一電極連接於節點NV1st。電容器CP1之另一電極連接於接地節點。對接地節點，施加接地電壓。於電晶體PM1及NM1之組為接通狀態之情形時，對電容器CP1充電基於胞電流之電壓。於電晶體PM1及NM1之組為斷開狀態之情形時，電容器CP1以維持節點NV1st之電壓之方式發揮功能。且，節點NV1st之電壓(V1st)被供給至感測放大器172。

電晶體PM2及NM2於位元線BL與節點NV2nd之間並聯連接。具體而言，電晶體PM2及NM2各者之一端連接於位元線BL。電晶體PM2及NM2各者之另一端連接於節點NV2nd。對電晶體PM2之閘極端，供給控制信號SW2B。對電晶體NM2之閘極端，供給控制信號SW2P。控制信號SW2B為控制信號SW2P之反邏輯位準之信號。電晶體PM2及NM2之組作為控制是否對節點NV2nd傳送基於胞電流之電壓之1個開關元件(選擇器)發揮功能。

電容器CP2之一電極連接於節點NV2nd。電容器CP2之另一電極連接於接地節點。於電晶體PM2及NM2之組為接通狀態之情形時，對電容器CP2充電基於胞電流之電壓。於電晶體PM2及NM2之組為斷開狀態之情形時，電容器CP2以維持節點NV2nd之電壓之方式發揮功能。且，節點NV2nd之電壓(V2nd)被供給至感測放大器172。

電晶體PM3為用於對位元線BL施加電壓之驅動器電路。電晶體PM3之一端連接於電源節點。對與電晶體PM3連接之電源節點施加例如電源電壓VDD。電晶體PM3之另一端連接於位元線BL。對電晶體PM3之閘極端，供給控制信號DR。控制信號DR例如於對位元線BL施加電壓之情形時設為“L”位準，於不對位元線BL施加電壓之情形時設為“H”位準。

另，前置放大器171之電路構成可為其它電路構成。例如，電容器CP1及CP2各者可由寄生電容構成。只要可使節點NV1st與位元線BL之間、及節點NV2nd與位元線BL之間之各者選擇性導通，則亦可為其它開關元件。電晶體PM3可置換為其他元件或電路。即，可使用PMOS電晶體以外之元件，對位元線BL施加電壓。

另，前置放大器171之控制所使用之控制信號SW1P、SW1B、SW2P、SW2B及DR之各者例如由控制電路13產生。圖7所示之記憶胞陣列11內之記憶胞MC對應於讀出動作時之狀態。於該情形時，記憶胞MC經由字元線WL連接於接地節點。於對記憶胞MC施加反方向之電壓之情形時，例如經由未圖示之驅動器電路對字元線WL施加電壓，並將位元線BL連接於接地節點。

(2：感測放大器172之電路構成) 圖8係顯示第1實施形態之半導體記憶裝置1具備之讀出電路17所包含之感測放大器172之電路構成之一例之電路圖。如圖8所示，感測放大器172例如包含電晶體PM4～PM9、電晶體NM3～NM9、及節點N1～N3。

電晶體PM4具有連接於電源節點之一端、連接於節點N1之另一端、及被供給控制信號LATP之閘極端。電晶體PM5具有連接於節點N1之一端、連接於節點DQS之另一端、及連接於節點DQ之閘極端。電晶體PM6具有連接於節點N1之一端、連接於節點DQ之另一端、及連接於節點DQS之閘極端。

電晶體PM7具有連接於電源節點之一端、連接於節點DQS之另一端、及被供給控制信號SEN1之閘極端。電晶體PM8具有連接於電源節點之一端、連接於節點DQ之另一端、及被供給控制信號SEN1之閘極端。電晶體PM9具有連接於節點DQ之一端、連接於節點DQS之另一端、及被供給控制信號SEN1之閘極端。

電晶體NM3具有連接於節點DQS之一端、與連接於節點N2之另一端。電晶體NM4具有連接於節點DQ之一端、與連接於節點N3之另一端。電晶體NM5具有連接於節點N2之一端、連接於接地節點之另一端、及被輸入控制信號SEN2之閘極端。電晶體NM6具有連接於節點N3之一端、連接於接地節點之另一端、及被輸入控制信號SEN2之閘極端。

電晶體NM7具有連接於節點N2之一端、連接於接地節點之另一端、及連接於節點NV1st之閘極端。即，對電晶體NM7之閘極端施加電壓V1st。電晶體NM8具有連接於節點N3之一端、連接於接地節點之另一端、及連接於節點NV2nd之閘極端。即，對電晶體NM8之閘極端施加電壓V2nd。電晶體NM9具有連接於節點N3之一端、連接於接地節點之另一端、及被供給控制信號VSHIFT之閘極端。

電晶體PM5、PM6、NM3及NM4之組作為記憶感測放大器172之資料判定結果之鎖存電路發揮功能。例如，於控制信號SEN1及LATP各者為“L”位準，且控制信號SEN2為“H”位準之情形時，節點DQ及DQS各者之電壓為相同程度，將感測放大器172之輸出(節點DQ及DQS之電壓)重設。之後，當控制信號SEN1被控制為“H”位準，控制信號SEN2被控制為“L”位準時，鎖存電路根據流過節點N2及N3之電流之大小判定資料。流過節點N2及N3之電流之大小可根據流過電晶體NM7及NM8各者之電流之大小，即電壓V1st及V2nd各者之大小而變化。

以下，將流過電晶體NM7之電流稱為“INM7”。將流過電晶體NM8之電流稱為“INM8”。將流過電晶體NM9之電流稱為“IOFST”。電晶體NM7及NM8各者於對閘極端施加基於對應於“0”資料之胞電流之電壓之情形時流動電流I0，於對閘極端施加基於對應於“1”資料之胞電流之電壓之情形時流動電流I1。於第1實施形態中之自參考式讀出動作中，INM7可能成為I0或I1，INM8可能成為I0。流過電晶體NM7之電流I0、與流過電晶體NM8之電流I0大致相同。

另，感測放大器172之控制所使用之控制信號LATP、SEN1及SEN2各者例如由控制電路13產生。於感測放大器172中，對與電晶體PM4、PM7及PM8連接之電源節點施加例如電源電壓VDD。於感測放大器172中，對與電晶體NM5～NM9連接之接地節點施加例如接地電壓VSS。感測放大器172之電路構成可根據自參考式讀出動作之方法適當變更。例如，電晶體NM9之一端可連接於節點N2，亦可對節點N2及N3各者連接與電晶體NM9同樣使用之電晶體。

＜1-2＞動作接著，對第1實施形態之半導體記憶裝置1之動作進行說明。以下，對由第1實施形態之半導體記憶裝置1執行之自參考式讀出動作之順序、資料之判定方法、及具體例依序進行說明。

＜1-2-1＞讀出動作之順序圖9係顯示第1實施形態之半導體記憶裝置1之讀出動作之順序之一例之流程圖。以下，參考圖9，對第1實施形態之半導體記憶裝置1之讀出動作之順序進行說明。

半導體記憶裝置1之控制電路13例如於自記憶體控制器2接收到讀出動作之指示與讀出對象之記憶胞MC之位址資訊時，開始圖9之一連串處理(開始)。以下說明之動作對應於對於讀出對象之記憶胞MC之處理。

首先，控制電路13執行第1讀出(S10)。第1讀出為使基於流過記憶胞MC之胞電流之電壓反應於前置放大器171之節點NV1st之動作。於第1讀出中，控制電路13將控制信號DR、SW1B及SW2P各者控制為“L”位準，將控制信號SW1P及SW2B各者控制為“H”位準，將字元線WL與接地節點電性連接。於是，電晶體PM3、PM1及NM1成為接通狀態，電晶體PM2及NM2成為斷開狀態。藉此，經由電晶體PM3對位元線BL施加電壓，流動經由記憶胞MC之胞電流。且，基於胞電流之電壓經由電晶體PM1及NM1之組反應於節點NV1st。之後，將電晶體PM1及NM1之組控制為斷開狀態。

接著，控制電路13執行參考寫入(S11)。參考寫入為對記憶胞MC寫入“0”資料之動作。於參考寫入中，控制電路13例如對位元線BL施加寫入電壓，對字元線WL施加接地電壓。藉此，流動自字元線WL朝向位元線BL經由記憶胞MC之寫入電流，對記憶胞MC寫入“0”資料。

接著，控制電路13執行第2讀出(S12)。第2讀出為使基於流過記憶胞MC之胞電流之電壓反應於前置放大器171之節點NV2nd之動作。第2讀出相當於讀出“0”資料。於第2讀出中，控制電路13將控制信號DR、SW1P及SW2B各者控制為“L”位準，將控制信號SW1B及SW2P各者控制為“H”位準，將字元線WL與接地節點電性連接。於是，電晶體PM3、PM2及NM2成為接通狀態，電晶體PM1及NM1成為斷開狀態。藉此，經由電晶體PM3對位元線BL施加電壓，流動經由記憶胞MC之胞電流。且，基於胞電流之電壓經由電晶體PM2及NM2之組反應於節點NV2nd。之後，將電晶體PM2及NM2之組控制為斷開狀態。

接著，控制電路13執行資料判定(S13)。於資料判定中，控制電路13使感測放大器172之鎖存電路，判定基於流過節點N2及N3各者之電流之大小之資料。本例中之資料之判定結果對應於節點DQ之輸出電壓。

接著，控制電路13確認S13之處理中之判定結果是否為“1”資料(S14)。於確認判定結果並非“1”資料之情形時(S14：否(NO)，由於在記憶胞MC中記憶有讀出動作前記憶之資料，故控制電路13結束圖9之一連串處理(結束)。於確認判定結果為“1”資料之情形時(S14：是(YES))，由於在記憶胞MC中記憶有與讀出動作前記憶之資料不同之資料，故控制電路13進行至S15之處理。

於S15之處理中，控制電路13執行回寫寫入。回寫寫入為對記憶胞MC寫入“1”資料之動作。於回寫寫入中，控制電路13例如對字元線WL施加寫入電壓，對位元線BL施加接地電壓。藉此，流動自位元線BL朝向字元線WL經由記憶胞MC之寫入電流，對記憶胞MC寫入“1”資料。但，根據記憶胞MC之特性，於1次回寫動作中，有記憶於記憶胞MC之資料未成為“1”資料之情形。

接著，控制電路13執行驗證讀出(S16)。驗證讀出為讀出執行回寫寫入後之記憶胞MC所記憶之資料之動作。於驗證讀出中，控制電路13例如執行與第1讀出同樣之動作，使基於胞電流之電壓反映於節點NV1st。

接著，控制電路13確認於前一刻之S16之處理之驗證讀出中是否讀出“1”資料(S17)。於S17之處理中，控制電路13執行與S13之處理同樣之資料判定。於確認未讀出“1”資料之情形時(S17:否)，控制電路13進入S15之處理，再次依序執行S15～S17之處理。於確認讀出“1”資料之情形時(S17：是)，控制電路13結束圖9之一連串處理(結束)。

另，於以上說明中，已對如下情形進行例示：藉由S16及S17之處理，將驗證讀出之結果、與第2讀出之結果進行比較，由此判定記憶於記憶胞MC之資料。並非限定於此。於驗證讀出中，控制電路13可執行與第2讀出同樣之動作，使基於胞電流之電壓反應於節點NV2nd。於該情形時，藉由將驗證讀出之結果、與第1讀出之結果進行比較，判定記憶於記憶胞MC之資料。

＜1-2-2＞資料之判定方法圖10係顯示第1實施形態之半導體記憶裝置1之讀出動作中之資料之判定方法之概要之概略圖。圖10顯示出讀出動作相關之電流之大小。如圖10所示，與“1”資料建立對應之電流I1之大小較與“0”資料建立對應之電流I0大。其理由在於，基於記憶“1”資料之AP狀態之記憶胞MC之胞電流之節點NV1st或NV2nd之電壓，較基於記憶“0”資料之P狀態之記憶胞MC之胞電流之節點NV1st或NV2nd之電壓高。

於自參考式讀出動作中，藉由將讀出記憶於記憶胞MC之資料之第1讀出之結果、與讀出藉由執行參考寫入而記憶於相同之記憶胞MC之固定資料之第2讀出之結果進行比較，判定記憶於記憶胞MC之資料。但，於第1讀出與第2讀出中讀出相同之資料之情形時，由於流過圖8所示之感測放大器172之節點N2及N3之電流差變小，故有成為錯誤判定之虞。

因此，感測放大器172具有如下構成：藉由偏移電流IOFST，於由第1讀出與第2讀出之兩者讀出“0”資料之情形時，可增大流過節點N2及N3之電流差。於本例中，由於在節點N3連接有流動偏移電流IOFST之電晶體NM9，故流過節點N3之電流為對I0加上IOFST之大小。藉此，感測放大器172可將由第1讀出與第2讀出之兩者讀出相同資料情形時之記憶胞MC之資料判定為“0”資料。

另，以上說明之資料之判定方法對應於如下情形之動作：P狀態之記憶胞MC之胞電流較AP狀態之記憶胞MC大，且於回寫寫入中將記憶胞MC寫入成P狀態(“1”資料)。感測放大器172之資料之判定方法可根據記憶胞MC之特性、或於回寫寫入中寫入到記憶胞MC之資料、或前置放大器171及感測放大器172之電路構成適當變更。第1實施形態之半導體記憶裝置1只要如下構成即可：於自參考式讀出動作中，於回寫寫入中寫入至記憶胞MC之資料與讀出動作前記憶於記憶胞MC之資料不同之情形時，執行至少一次回寫寫入及驗證讀出之組。

＜1-2-3＞讀出動作之具體例圖11係顯示於第1實施形態之半導體記憶裝置1之讀出動作中產生回寫寫入之情形時施加於記憶胞MC之電壓之變化之一例的模式圖。於圖11之上部中，顯示出讀出對象之記憶胞MC所記憶之資料之變化。圖11所示之圖表之橫軸表示時間，圖表之縱軸表示記憶胞MC之端子間電壓(胞電壓Vmtj)。以下，於位元線BL之電壓高於字元線WL之電壓之情形時，對記憶胞MC施加正的胞電壓Vmtj。如圖11所示，於本例中，於開始讀出動作時，記憶胞MC記憶有“1”資料。

於讀出動作中，首先，執行第1讀出(1stRead)。於第1讀出中，對記憶胞MC施加讀出電壓VREAD。VREAD為可使記憶胞MC中流動讀出電流之正的電壓。

接著，執行參考寫入(RW)。於參考寫入中，對記憶胞MC施加編程電壓VPGM0。VPGM0為可對記憶胞MC寫入“0”資料之負的電壓。藉此，對記憶胞MC寫入“0”資料。

接著，執行第2讀出(2ndRead)。於第2讀出中，對記憶胞MC施加讀出電壓VREAD。

接著，執行第1次回寫寫入(WB1)。於回寫寫入中，對記憶胞MC施加編程電壓VPGM1。VPGM1為可對記憶胞MC寫入“1”資料之正的電壓。即，與參考寫入反方向地對記憶胞MC施加電流及電壓。第1實施形態中之VPGM1之脈衝寬度為與“0”資料之寫入動作中使用之編程電壓同樣之脈衝寬度W1。本例中，於執行第1次回寫寫入後，記憶胞MC亦記憶有“0”資料。

且，與第1次回寫寫入連續地執行第1次驗證讀出(VR1)。於驗證讀出中，對記憶胞MC施加讀出電壓VREAD。於本例中，由於在第1次驗證讀出中讀出“0”資料，故控制電路13連續執行第2次回寫寫入與驗證讀出。

於本例中，當執行第2次回寫寫入時，對記憶胞MC寫入“1”資料。且，由於在第2次驗證讀出中讀出“1”資料，故控制電路13結束讀出動作。

如上所述，於第1讀出與第2讀出之兩者中，於相同之方向對記憶胞MC施加電流及電壓。將該方向定義為“1”方向。然後，於參考寫入中，於“1”方向之反方向對記憶胞MC施加電流及電壓。將該方向定義為“0”方向。藉由如此設定施加電流及電壓之方向，可抑制讀出時之錯誤寫入。另，於參考寫入時可以低電流寫入資料。

＜1-3＞第1實施形態之效果依據以上說明之第1實施形態之半導體記憶裝置1，可提高寫入至記憶胞MC之資料之可靠性。以下，對第1實施形態之效果之詳細進行說明。

MRAM作為可以高速且低電壓進行動作之非揮發性記憶體為人所知。將MTJ元件(電阻變化元件VR)與開關元件SE積層之1S1M型胞構造之記憶胞MC可藉由高集成化與三維積層化，而實現大容量。但，記憶胞MC之特性可能因意外之偏差而不同。

因此，作為於考慮到記憶胞MC之特性偏差之基礎上來抑制錯誤讀出之方法，自參考式讀出動作不斷探討中。自參考式讀出動作暫時破壞記憶於記憶胞MC之資料。且，為將被破壞之資料回寫至記憶胞MC，而於資料判定後執行回寫寫入。

圖12係顯示於比較例之讀出動作中產生回寫之情形時施加於記憶胞MC之電壓之變化之一例之模式圖。於比較例中之讀出動作中，不執行回寫寫入後之驗證讀出。於該情形時，如圖12所示，當回寫時產生寫入不良時，會於下一個讀出動作中產生讀出不良。作為減少寫入不良之方法，考慮使用較高之編程電壓VPGM較強地進行寫入。但，較高之編程電壓VPGM之使用會使記憶胞MC之耐用性惡化，而有產生TDDB(Time Dependent Dielectric Breakdown：經時擊穿)不良之慮。

另一方面，第1實施形態之半導體記憶裝置1於自參考式讀出動作中，與回寫寫入連續地執行驗證讀出。半導體記憶裝置1可藉由驗證讀出檢測寫入不良之產生，並可再次執行回寫寫入。其結果，第1實施形態之半導體記憶裝置1可減少下一次讀出動作中之讀出不良之產生，且可減少TDDB不良。因此，第1實施形態之半導體記憶裝置1可提高寫入至記憶胞MC之資料之可靠性。

＜1-4＞第1實施形態之變化例第1實施形態之半導體記憶裝置1之讀出動作可進行各種變化。以下，作為第1實施形態之變化例，對第1變化例～第6變化例依序進行說明。

(1：第1變化例) 圖13係顯示於第1變化例中之讀出動作中產生回寫之情形時施加於記憶胞MC之電壓之變化之一例之模式圖。如圖13所示，於第1變化例中，控制電路13使施加於記憶胞MC之電壓及電流於每次實施回寫寫入時逐漸變化。例如，每當回寫寫入之次數增加時，將對上一次回寫寫入中使用之編程電壓加上DVPGM之電壓施加至記憶胞MC。具體而言，對於記憶胞MC，於第1次回寫寫入(WB1)中施加編程電壓VPGM1，於第2次回寫寫入(WB2)中施加VPGM1+DVPGM。其結果，第1變化例可抑制對於記憶胞MC之應力，且對記憶胞MC寫入“1”資料。另，回寫寫入中使用之編程電壓VPGM1之脈衝寬度例如與通常之寫入動作同樣為“W1”。

(2：第2變化例) 圖14係顯示於第2變化例中之讀出動作中產生回寫之情形時施加於記憶胞MC之電壓之變化之一例之模式圖。如圖14所示，於第2變化例中，控制電路13使於回寫寫入中施加於記憶胞MC之電壓之脈衝寬度相對於通常之寫入動作變化。例如，回寫寫入中使用之編程電壓VPGM1之脈衝寬度設定為較通常之寫入動作窄之“W2”。並非限定於此，回寫寫入中使用之編程電壓VPGM1之脈衝寬度可設定得比通常之寫入動作寬，亦可於每次實施回寫寫入時變更。其結果，第2變化例可抑制對於記憶胞MC之應力，且對記憶胞MC寫入“1”資料。

(3：第3變化例) 圖15係顯示於第3變化例之讀出動作中產生回寫之情形時施加於記憶胞MC之電壓之變化之一例之模式圖。如圖15所示，於第3變化例中，控制電路13連續執行驗證讀出與下一個回寫寫入。具體而言，控制電路13於第1次驗證讀出(VR1)中對記憶胞MC施加讀出電壓VREAD後，不使記憶胞MC之電壓轉變為0 V，而使它連續地轉變為編程電壓VPGM1。藉此，第3變化例可縮短執行複數次回寫寫入及驗證寫入之組之情形時之讀出動作之時間。

(4：第4變化例) 圖16係顯示於第4變化例中之讀出動作中產生回寫之情形時施加於記憶胞MC之電壓之變化之一例之模式圖。如圖16所示，於第4變化例中，控制電路13連續執行第2讀出與第1次回寫寫入。具體而言，控制電路13於第2讀出中對記憶胞MC施加讀出電壓VREAD後，不使記憶胞MC之電壓轉變為0 V，而使它連續地轉變為編程電壓VPGM1。藉此，第4變化例可縮短第1實施形態之讀出動作之時間。另，於圖16中例示出將第4變化例與第3變化例組合之情形。

(5：第5變化例) 圖17係顯示於第5變化例中之讀出動作中產生回寫之情形時施加於記憶胞MC之電壓之變化之一例之模式圖。於第5變化例中，作為開關元件SE，使用急變返回型選擇器。且，於第5變化例中，如圖17所示，控制電路13例如執行將第3變化例與第4變化例組合之讀出動作。於使用急變返回型選擇器之情形時，於選擇器接通時可能會產生尖峰電流SC。有尖峰電流SC之產生使得記憶胞MC之耐用性惡化之虞。對此，第5變化例可藉由第3變化例與第4變化例之組合減少選擇器之接通斷開之次數，能減少尖峰電流SC之產生次數。其結果，第5變化例可進一步抑制記憶胞MC之耐用性劣化。

(6：第6變化例) 圖18係顯示於第6變化例中之讀出動作中產生回寫之情形時施加於記憶胞MC之電壓之變化之一例之模式圖。如圖18所示，第6變化例中，於讀出動作中，使用相對於第1實施形態為反方向之電壓。具體而言，於第1讀出、第2讀出及驗證讀出各者中，對記憶胞MC施加負的讀出電壓VREADm。於參考寫入中，對記憶胞MC施加編程電壓VPGM2。VPGM2為可對記憶胞MC寫入“1”資料之正的電壓。於回寫寫入中，對記憶胞MC施加編程電壓VPGM3。VPGM3為可對記憶胞MC寫入“0”資料之負的電壓。於該情形時，於驗證讀出中，控制電路13執行與第2讀出同樣之動作，使基於胞電流之電壓反應於節點NV2nd，並將驗證讀出之結果與第1讀出之結果進行比較。第6變化例可獲得與第1實施形態同樣之效果。

＜2＞第2實施形態第2實施形態之半導體存儲裝置1限制讀出動作中之回寫寫入與驗證讀出之組之最大執行次數。以下，以與第1實施形態不同之點為主，對第2實施形態之半導體記憶裝置1進行說明。

＜2-1＞構成第2實施形態之半導體記憶裝置1之構成與第1實施形態同樣。

＜2-2＞動作第2實施形態之半導體記憶裝置1之動作除讀出動作之順序之一部分外，與第1實施形態同樣。

圖19係顯示第2實施形態之半導體記憶裝置1之讀出動作之順序之一例之流程圖。如圖19所示，以下，參考圖19，對第2實施形態之半導體記憶裝置1之讀出動作之順序進行說明。另，以下說明中使用之“N”為由控制電路13使用之變量，對應於回寫寫入及驗證讀出之組之執行次數。“M”為讀出動作前預先決定之固定數，用於決定執行回寫寫入及驗證讀出之組之最大數。

半導體記憶裝置1之控制電路13例如於自記憶體控制器2接收到讀出動作之指示與讀出對象之記憶胞MC之位址資訊時，開始圖19之一連串處理(開始)。

首先，控制電路13執行“N=1”之處理(S20)。即，控制電路13於開始讀出動作時，將回寫寫入及驗證讀出之組之執行次數之計數重設。

接著，與第1實施形態同樣，控制電路13執行第1讀出(S10)。

接著，與第1實施形態同樣，控制電路13執行參考寫入(S11)。

接著，與第1實施形態同樣，控制電路13執行第2讀出(S12)。

接著，與第1實施形態同樣，控制電路13執行資料判定(S13)。

接著，與第1實施形態同樣，控制電路13確認S13之處理中之判定結果是否為“1”資料(S14)。於確認判定結果並非“1”資料之情形時(S14：否)，控制電路13結束圖19之一連串處理(結束)。於確認判定結果為“1”資料之情形時(S14：是)，控制電路13進入S15之處理。

於S15之處理中，與第1實施形態同樣，控制電路13執行回寫寫入。

接著，與第1實施形態同樣，控制電路13執行驗證讀出(S16)。

接著，與第1實施形態同樣，控制電路13確認於前一刻之S16之處理之驗證讀出中是否讀出“1”資料(S17)。於確認未讀出“1”資料之情形時(S17：否)，控制電路13進入S21之處理。於確認讀出“1”資料之情形時(S17：是)，控制電路13結束圖19之一連串處理(結束)。

於S21之處理中，控制電路13確認是否滿足“N＞M”。於確認不滿足“N＞M”之情形時(S21：否)，控制電路13將N增量(S22)，並進入S15之處理。即，控制電路13增加回寫寫入及驗證讀出之執行次數之計數數，並再次依序執行S15～S17之處理。於確認滿足“N＞M”之情形時(S21：是)，控制電路13結束圖19之一連串處理(結束)。

＜2-3＞第2實施形態之效果於讀出動作中無限制地執行回寫寫入之情形時，有產生TDDB之虞。另，於對產生TDDB不良之記憶胞MC進行存取之情形時，由於無法進行回寫，故有無限制地執行回寫之順序之虞。於無限制地執行回寫之順序之情形時，會阻礙對其他記憶胞MC之存取。

對此，第2實施形態之半導體記憶裝置1預先決定執行回寫寫入及驗證讀出之組之最大次數。其結果，第2實施形態之半導體記憶裝置1即使於對產生TDDB不良之記憶胞MC進行存取之情形時，亦能進行對其他記憶胞MC之存取。回寫寫入之最大執行次數可根據記憶胞MC之設計適當變更。

圖20為顯示第2實施形態之半導體記憶裝置中之寫入電流與寫入錯誤率之關係性之一例之圖表。圖20所示之圖表之橫軸表示寫入電流之大小。圖20所示之圖表之縱軸表示寫入錯誤率(WER：Write Error Rate)。Ic對應於對於中位之寫入概率為0.5之寫入電流。Iw對應於實際之寫入電流。另，中位(Median)對應於寫入特性相當於中央值之記憶胞MC。最差位(Worst)對應於寫入特性最差之記憶胞MC。

通常，為保證最差位之WER可以10 ^-6左右寫入，需要將相對於Ic為1.5倍至2倍左右之Iw施加於記憶胞MC。於該情形時，對中位元過度地施加應力。對此，藉由執行第1實施形態中說明之回寫寫入及驗證讀出之組，而於應力較通常之寫入低之條件下執行回寫。其結果，可減少對於最差位之TDDB不良之產生。例如，如圖20所示，於將對於最差位元之記憶胞MC之一次回寫寫入中之WER設計為0.1以下之情形時，為達成1 ppm之WER，最多執行6次左右之回寫寫入即可。於該情形時，藉由實施6次回寫寫入，實現最差位中之WER=10 ^-6。

＜3＞其他第1實施形態中說明之第1變化例～第6變化例可適當組合。例如，控制電路13於將第1變化例與第2變化例組合之情形時，可於每次執行回寫寫入及驗證讀出之組時，變更編程電壓之脈衝寬度、或編程電壓之大小。於所述實施形態中，已對於第1及第2讀出與參考寫入之間施加於記憶胞MC之電壓之方向相反之情形進行例示，但施加於記憶胞MC之電壓之方向於第1及第2讀出與參考寫入中亦可為相同之方向。

於上述實施形態中，作為半導體記憶裝置1，已例示使用磁化方向相對於膜面朝向垂直方向之垂直磁化型MTJ元件之MRAM，但並非限定於此。半導體記憶裝置1可為使用磁化方向朝向面內方向之面內磁化型MTJ元件之MRAM。半導體記憶裝置1可為MRAM以外之電阻變化型記憶體。即使為MRAM以外之電阻變化型記憶體，亦可藉由應用上述實施形態，獲得同樣之效果。另，MRAM具有低電阻狀態與高電阻狀態之間之特性差較其他電阻變化型記憶體小之傾向。因此，上述實施形態於應用於MRAM之情形時，可發揮特別大之效果。

於上述實施形態中，位元線BL與字元線WL具有對稱關係。即，於上述實施形態中，可將位元線BL置換為字元線WL，將字元線WL置換為位元線BL。由於記憶胞MC自AP狀態變為P狀態，故“0”方向亦可稱為APtoP方向。由於記憶胞MC自P狀態改變為AP狀態，故“1”方向亦可稱為PtoAP方向。

於上述實施形態中，“脈衝寬度”例如表示自脈衝(電壓)之上升至峰值之半值全寬之時刻、與自脈衝(電壓)之峰值至下降之半值全寬之時刻之間之時間間隔。於上述實施形態中，電晶體之一端對應於電晶體之源極端及漏極端之一者。且，電晶體之另一端對應於電晶體之源極端及漏極端之另一者。一端及另一端與源極端及漏極端之對應關係可根據電晶體之類別(例如，電晶體為NMOS電晶體還是PMOS電晶體)而替換。

雖已說明本發明之若干實施形態，但上述實施形態係作為例提示，並未意圖限定發明之範圍。該等新穎之實施形態可以其它各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。

[相關申請之參考] 本申請案享受以日本專利申請2023-152329號(申請日：2023年9月20日)為基礎申請之優先權。本申請藉由參考該基礎申請而包含基礎申請之所有內容。

1:半導體記憶裝置 1stRead:第1讀出 2ndRead:第2讀出 2:記憶體控制器 11:記憶胞陣列 12:輸入輸出電路 13:控制電路 14:列選擇電路 15:行選擇電路 16:寫入電路 17:讀出電路 20,21:導電體層 30:下部電極 31:選擇器材料層 32:上部電極 40,42:鐵磁性層 41:非磁性層 171:前置放大器 172:感測放大器 A,B1,B2,C1,C2,D1,D2:點 ADD:位址信號 BL,BL0,BL1:位元線 CMD:指令 CNT,DR,LATP,VSHIFT,SEN1,SEN2,SW1B,SW1P,SW2B,SW2P:控制信號 CP1,CP2:電容器 DAT:資料 DQ,DQS,N1~N3,NV1st,NV2nd:節點 DVPGM:電壓 I0,I1,INM7,INM8:電流 IOFST:偏移電流 MC:記憶胞 MS:記憶體系統 NM1~NM9:電晶體 PM1~PM9:電晶體 RW:參考寫入 S10~S17:步驟 S20~S22:步驟 SC:尖峰電流 SE:開關元件 V1st:電壓 V2nd:電壓 VDD:電源電壓 VhdL:低保持電壓 VhdH:高保持電壓 Vmtj:胞電壓 VPGM0,VPGM1,VPGM2,VPGM3:編程電壓 VR:電阻變化元件 VR1:第1次驗證讀出 VR2:第2次驗證讀出 VREAD,VREADm:讀出電壓 Vth:閾值電壓 W1,W2:脈衝寬度 WER:錯誤率 WB:回寫寫入 WB1:第1次回寫寫入 WB2:第2次回寫寫入 WL,WL0,WL1:字元線

圖1係顯示具備第1實施形態之半導體記憶裝置之記憶體系統之全體構成之一例之方塊圖。圖2係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之電路構成之一例之電路圖。圖3係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之構造之一例之立體圖。圖4係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列所包含之記憶胞之剖面構造之一例之剖視圖。圖5係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列所包含之記憶胞之特性之一例之圖表。圖6係顯示第1實施形態之半導體記憶裝置具備之讀出電路之構成之一例之方塊圖。圖7係顯示第1實施形態之半導體記憶裝置具備之讀出電路所包含之前置放大器之電路構成之一例之電路圖。圖8係顯示第1實施形態之半導體記憶裝置具備之讀出電路所包含之感測放大器之電路構成之一例之電路圖。圖9係顯示第1實施形態之半導體記憶裝置之讀出動作之順序之一例之流程圖。圖10係顯示第1實施形態之半導體記憶裝置之讀出動作中之資料之判定方法之概要之概略圖。圖11係顯示於第1實施形態之半導體記憶裝置之讀出動作中施加於記憶胞之電壓之變化之一例之模式圖。圖12係顯示於比較例之讀出動作中產生回寫之情形時施加於記憶胞之電壓之變化之一例之模式圖。圖13係顯示於第1變化例之讀出動作中產生回寫之情形時施加於記憶胞之電壓之變化之一例之模式圖。圖14係顯示於第2變化例之讀出動作中產生回寫之情形時施加於記憶胞之電壓之變化之一例之模式圖。圖15係顯示於第3變化例之讀出動作中產生回寫之情形時施加於記憶胞之電壓之變化之一例之模式圖。圖16係顯示於第4變化例之讀出動作中產生回寫之情形時施加於記憶胞之電壓之變化之一例之模式圖。圖17係顯示於第5變化例之讀出動作中產生回寫之情形時施加於記憶胞之電壓之變化之一例之模式圖。圖18係顯示於第6變化例之讀出動作中產生回寫之情形時施加於記憶胞之電壓之變化之一例之模式圖。圖19係顯示第2實施形態之半導體記憶裝置之讀出動作之順序之一例之流程圖。圖20係顯示第2實施形態之半導體記憶裝置中之寫入電流與寫入錯誤率之關係性之一例之圖表。

S10~S17:步驟

Claims

一種半導體記憶裝置，其具備：記憶胞，其包含開關元件及電阻變化元件；及控制電路，其構成為，於讀出動作中，對上述記憶胞執行第1讀出而產生對應於第1資料之第1電壓，於上述第1讀出後執行第1寫入而對所述記憶胞寫入第2資料，於上述第1寫入後對上述記憶胞執行第2讀出而產生對應於上述第2資料之第2電壓，並基於上述第1電壓與上述第2電壓判定上述第1資料；且於上述讀出動作中，上述控制電路於上述第1資料與上述第2資料不同之情形時，執行包含對上述記憶胞寫入上述第1資料之第2寫入、及對於上述記憶胞之驗證讀出之第1動作；藉由上述驗證讀出產生對應於第3資料之第3電壓，基於上述第3電壓、與上述第1電壓或上述第2電壓判定上述第3資料；且於上述第1資料與上述第3資料相同之情形時結束上述讀出動作，於上述第1資料與上述第3資料不同之情形時再次執行上述第1動作。
如請求項1之半導體記憶裝置，其中上述控制電路構成為，根據執行上述第1動作之次數，於上述第2寫入中，使施加於上述記憶胞之編程電壓變化。
如請求項1之半導體記憶裝置，其中上述控制電路構成為，根據執行上述第1動作之次數，於上述第2寫入中，使流到上述記憶胞之電流量變化。
如請求項1之半導體記憶裝置，其中上述控制電路構成為，根據執行上述第1動作之次數，於上述第2寫入中，使施加於上述記憶胞之編程電壓之脈衝寬度變化。
如請求項1之半導體記憶裝置，其中上述控制電路構成為，連續執行第n次(n為1以上之整數)上述第1動作之上述驗證讀出、與第(n+1)次上述第1動作之上述第2寫入。
如請求項1之半導體記憶裝置，其中上述控制電路構成為，連續執行上述第2讀出、與第1次上述第1動作之上述第2寫入。
如請求項5或6之半導體記憶裝置，其中上述開關元件為急變返回型選擇器。
如請求項1之半導體記憶裝置，其中上述控制電路於上述第1讀出、上述第2讀出、及上述驗證讀出各者，將電壓施加於上述記憶胞之方向為上述控制電路於上述第1寫入中將電壓施加於上述記憶胞之方向的反方向。
如請求項1之半導體記憶裝置，其中上述控制電路構成為，基於已執行第m次(m為2以上之整數)上述第1動作，結束上述讀出動作。
如請求項1之半導體記憶裝置，其中上述電阻變化元件包含第1鐵磁性層、第2鐵磁性層、上述第1鐵磁性層與上述第2鐵磁性層之間之絕緣層。
如請求項1之半導體記憶裝置，其中上述開關元件為二端子型開關元件。