TWI890320B

TWI890320B - 磁性記憶裝置

Info

Publication number: TWI890320B
Application number: TW113105567A
Authority: TW
Inventors: 杉浦邦晃; 小林洋介; 松下直輝; 岩山昌由
Original assignee: 日商鎧俠股份有限公司
Priority date: 2023-03-24
Filing date: 2024-02-16
Publication date: 2025-07-11
Also published as: TW202446236A; CN118695615A; JP2024137039A; US20240321335A1

Abstract

本發明之課題在於改善記憶胞之讀出性能。本發明之實施形態之磁性記憶裝置包含：第1及第2配線、記憶胞、電晶體、感測放大器、及控制電路。記憶胞MC包含串聯連接於第1及第2配線間之磁阻效應元件VR。電晶體60連接於第2配線與接地節點之間。感測放大器SA2基於第1及第2配線之電壓差而判定記憶於記憶胞之資料。於讀出動作中，控制電路將第1配線充電為第1電壓。控制電路於將第1配線充電後，藉由對電晶體之閘極端施加第2電壓，而經由在一端與另一端間流通之電流被限制為第1電流之電晶體，將第1配線放電。控制電路基於經由電晶體放電之第1配線之電壓，使感測放大器SA2判定記憶於記憶胞之資料。

Description

磁性記憶裝置

實施形態係關於一種磁性記憶裝置。

業已知悉使用磁阻效應元件作為記憶元件之記憶裝置(MRAM：Magnetoresistive Random Access Memory，磁性隨機存取記憶體)。

[先前技術文獻]

[專利文獻]

[專利文獻1]日本特開2021-47950號公報

[非專利文獻]

[非專利文獻1]C.Park et al.,'"Low RA Magnetic Tunnel JunctionArrays in Conjunction with Low Switching Current and High Breakdown Voltage for STT-MRAM at 10 nm and Beyond," 2018 IEEE Symposium on VLSI Technology, 2018, pp. 185-186

本發明改善記憶胞之讀出性能。

實施形態之磁性記憶裝置包含：第1配線、第2配線、記憶胞、電晶體、第1及第2感測放大器、及控制電路。記憶胞包含串聯連接於第1配線與第2配線之間之磁阻效應元件及選擇器元件。電晶體連接於第2配線與接地節點之間。第1感測放大器構成為將第1配線與第2配線之電壓差放大。第2感測放大器構成為基於第1感測放大器之輸出電壓與參考電壓之比較結果而判定記憶於記憶胞之資料。控制電路構成為執行讀出動作。於讀出動作中，控制電路將第1配線充電為第1電壓。控制電路於將第1配線充電後，藉由對電晶體之閘極端施加第2電壓，而經由在一端與另一端間流通之電流被限制為第1電流之電晶體，將第1配線放電。控制電路使第1感測放大器放大經由電晶體放電之第1配線及第2配線之電壓差，使第2感測放大器判定記憶於記憶胞之資料。

1:磁性記憶裝置

2:記憶體控制器

11:記憶胞陣列

12:輸入輸出電路

13:控制電路

14:列選擇電路

15:行選擇電路

16:寫入電路

17,17A,17B:讀出電路

20,21:導電體層

30:下部電極

31:選擇器材料層

32:上部電極

40,42:鐵磁性層

41:非磁性層

60,60A:電流限制電晶體

61:吸入型電晶體

62:開關電路

70,72:絕緣體層

71:導電體層

73:絕緣膜

74:下部電極

75:半導體層

76:上部電極

ADD:位址信號

AP,P:狀態

BL,BL0,BL1:位元線

CS,SINK:控制信號

CMD:指令

CNT:控制信號

DAT:資料

Ibd:發生崩潰之讀出電流之值

Icell,Ird_max:電流

Idisturb:發生讀取干擾之讀出電流之值

Ids:汲極電流

MC:記憶胞

MS:記憶體系統

SA,SA1,SA2:感測放大器

SE:選擇器元件

t0~t4:時刻

V:電壓差

VCS:電壓值

Vds:汲極-源極間電壓

VholdH,VholdL,VLIMIT,VPASS:電壓

VPCH,VPCL:預充電電壓

Vp:夾止電壓

VR:可變電阻元件/磁阻效應元件

VREF:參考電壓

WL:字元線

WL0,WL1:字元線

X,Y:方向

Z:方向/軸

△R,△R_MTJ:電阻差

△V:電壓差

(1),(2),(3):動作點

圖1係顯示具備第1實施形態之磁性記憶裝置之記憶體系統之整體構成之一例之方塊圖。

圖2係顯示第1實施形態之磁性記憶裝置所具備之記憶胞陣列之電路構成之一例之電路圖。

圖3係顯示第1實施形態之磁性記憶裝置所具備之記憶胞陣列之構造之一例之立體圖。

圖4係顯示第1實施形態之磁性記憶裝置所具備之記憶胞陣列中所含之記憶胞之剖面構造之一例之剖視圖。

圖5係顯示第1實施形態之磁性記憶裝置所具備之讀出電路之電路構成之一例之電路圖。

圖6係顯示第1實施形態之磁性記憶裝置中之電流限制電晶體之靜態特性之一例之圖表。

圖7係顯示第1實施形態之磁性記憶裝置之讀出動作之預充電期間內之動作狀態之一例之示意圖。

圖8係顯示第1實施形態之磁性記憶裝置之讀出動作之放電期間內之動作狀態之一例之示意圖。

圖9係顯示第1實施形態之磁性記憶裝置之讀出動作中之位元線及字元線之電壓差之變化之一例之時間圖。

圖10係顯示平行狀態之記憶胞之兩端之電壓與反平行狀態之記憶胞之兩端之電壓之差、和讀出電流之關係性之一例之圖表。

圖11係顯示第1實施形態之磁性記憶裝置之讀出動作中之平行狀態之記憶胞之兩端之電壓與反平行狀態之記憶胞之兩端之電壓之差、和讀出電流之關係性之一例之圖表。

圖12係顯示第2實施形態之磁性記憶裝置之讀出動作中之電流限制電晶體之控制方法之一例之時間圖。

圖13係顯示第2實施形態之磁性記憶裝置之讀出動作中之位元線及字元線WL之電壓差之變化之一例之時間圖。

圖14係顯示第3實施形態之磁性記憶裝置所具備之讀出電路之電路構成之一例之電路圖。

圖15係顯示第3實施形態之磁性記憶裝置之讀出動作之非感測期間內之動作狀態之一例之示意圖。

圖16係顯示第3實施形態之磁性記憶裝置之讀出動作之感測期間內之動作狀態之一例之示意圖。

圖17係顯示第4實施形態之磁性記憶裝置所具備之讀出電路之電路構成之一例之電路圖。

圖18係顯示第4實施形態之磁性記憶裝置所具備之記憶胞陣列之剖面構造之一例之剖視圖。

圖19係顯示第4實施形態之磁性記憶裝置之讀出動作之放電期間內之動作狀態之一例之示意圖。

圖20係顯示第4實施形態之磁性記憶裝置之讀出動作中之位元線及字元線WL之電壓差之變化之一例之時間圖。

以下，針對各實施形態參照圖式進行說明。以下所參照之圖式係示意性或概念性圖式。各圖式之尺寸及比率等未必限定為與實物相同。於以下之說明中，針對具有大致同一功能及構成之構成要素附註同一符號。構成參考符號之文字之後之數字等係用於由包含相同文字之參考符號參考，且區別具有同樣構成之諸個要素。當無須相互區別由包含相同文字之參考符號表示之要素時，該等要素由僅包含文字之參考符號參考。

此外，於本說明書中，“連接”表示電性連接，不排除在其間經由其他之元件。成為導通狀態之電晶體及開關電路於一端及另一端間成為導通狀態。電晶體及開關電路之關斷狀態不排除流通如洩漏電流之微少之電流。“H”位準係於閘極端被施加該電壓之N型之電晶體成為導通狀態、於閘極端被施加該電壓之P型之電晶體成為關斷狀態的電壓位準。“L”位準係於閘極端被施加該電壓之N型之電晶體成為關斷狀態、於閘極端被施加該電壓之P型之電晶體成為導通狀態的電壓位準。

<1>第1實施形態

以下，針對第1實施形態之磁性記憶裝置1進行說明。

<1-1>構成

<1-1-1>記憶體系統MS之整體構成

圖1係顯示具備第1實施形態之磁性記憶裝置1之記憶體系統MS之整體構成之一例之方塊圖。如圖1所示，記憶體系統MS包含磁性記憶裝置1及記憶體控制器2。磁性記憶裝置1基於記憶體控制器2之控制而動作。記憶體控制器2可向來自外部之主機器之請求(命令)應答，對磁性記憶裝置1命令讀出動作、寫入動作等。

磁性記憶裝置1係MRAM(Magnetoresistive Random AccessMemory，磁性隨機存取記憶體)之一種。MRAM係將MTJ(MagneticTunnel Junction，磁性穿隧接面)元件使用於記憶胞之記憶裝置，係電阻轉換型記憶體之一種。MTJ元件利用由磁性穿隧接面形成之磁阻效應(Magnetoresistance effect)。MTJ元件亦被稱為磁阻效應元件(Magnetoresistance effect element)。磁性記憶裝置1例如包含：記憶胞陣列11、輸入輸出電路12、控制電路13、列選擇電路14、行選擇電路15、寫入電路16、及讀出電路17。

記憶胞陣列11包含：複數個記憶胞MC、複數條字元線WL、及複數條位元線BL。於圖1中，顯示複數個記憶胞MC、複數條字元線、及複數條位元線中之1組記憶胞MC、字元線WL、及位元線BL。記憶胞MC可非揮發地記憶資料。記憶胞MC連接於1條字元線WL與1條位元線BL之間，與列(row)、及行(column)之組建立對應關係。對字元線WL分配列位址。對位元線BL分配行位址。1個或複數個記憶胞MC可藉由1個列之選擇、及1個或複數個行之選擇而特定出。

輸入輸出電路12連接於記憶體控制器2，管理磁性記憶裝置1與記憶體控制器2之間之通訊。輸入輸出電路12將自記憶體控制器2接收到之控制信號CNT及指令CMD傳送至控制電路13。輸入輸出電路12將自記憶體控制器2接收到之位址信號ADD中所含之列位址及行位址分別傳送至列選擇電路14及行選擇電路15。輸入輸出電路12將自記憶體控制器2接收到之資料DAT(寫入資料)傳送至寫入電路16。輸入輸出電路12將自讀出電路17接收到之資料DAT(讀出資料)傳送至記憶體控制器2。

控制電路13控制磁性記憶裝置1之整體之動作。控制電路13例如基於由控制信號CNT指示之控制與指令CMD，執行讀出動作及寫入動作等。控制電路13於寫入動作中，將資料之寫入所使用之電壓供給至寫入電路16。控制電路13於讀出動作中，將資料之讀出所使用之電壓供給至讀出電路17。

列選擇電路14連接於複數條字元線WL。而且，列選擇電路14選擇藉由列位址特定出之1條字元線WL。所選擇之字元線WL例如與省略圖示之驅動器電路電性連接。

行選擇電路15連接於複數條位元線BL。而且，行選擇電路15選擇藉由行位址特定出之1條或複數條位元線BL。所選擇之位元線BL例如與省略圖示之驅動器電路電性連接。

寫入電路16基於控制電路13之控制、及自輸入輸出電路12接收到之資料DAT(寫入資料)，將資料之寫入所使用之電壓供給至行選擇電路15。當基於寫入資料之電流經由記憶胞MC流通時，朝記憶胞MC寫入所期望之資料。

讀出電路17包含複數個感測放大器。讀出電路17基於控制電路13之控制，將資料之讀出所使用之電壓供給至行選擇電路15。而且，各感測放大器基於所選擇之位元線BL之電壓或電流，判定記憶於記憶胞MC之資料。然後，讀出電路17將與判定結果對應之資料DAT(讀出資料)傳送至輸入輸出電路12。

<1-1-2>記憶胞陣列11之電路構成

圖2係顯示第1實施形態之磁性記憶裝置1所具備之記憶胞陣列11之電路構成之一例之電路圖。圖2擷取複數條字元線WL中之2條字元線WL0及 WL1、及複數條位元線BL中之2條位元線BL0及BL1而顯示。如圖2所示，於記憶胞陣列11內，複數條位元線BL與複數條字元線WL交叉。而且，於位元線BL與字元線WL之交叉部分配置記憶胞MC。即，複數個記憶胞MC配置成矩陣狀。具體而言，1個記憶胞MC分別連接於WL0及BL0間、WL0及BL1間、WL1及BL0間、及WL1及BL1間。

各記憶胞MC包含可變電阻元件VR及選擇器元件SE。可變電阻元件VR及選擇器元件SE串聯連接於建立關聯之位元線BL及字元線WL間。例如，可變電阻元件VR之一端連接於建立關聯之位元線BL。可變電阻元件VR之另一端連接於選擇器元件SE之一端。選擇器元件SE之另一端連接於建立關聯之字元線WL。位元線BL及字元線WL之間之可變電阻元件VR與選擇器元件SE之連接關係可相反。

於以下之說明中，作為可變電阻元件VR，以磁阻效應元件VR為例進行說明。磁阻效應元件VR之電阻狀態可能根據經由磁阻效應元件VR流通之電流而變化。而且，磁阻效應元件VR基於電阻狀態(電阻值)而非揮發地記憶資料。例如，包含高電阻狀態之磁阻效應元件VR之記憶胞MC記憶“1”資料。包含低電阻狀態之磁阻效應元件VR之記憶胞MC記憶“0”資料。與磁阻效應元件VR之電阻值建立關聯之資料之分配可為其他設定。

選擇器元件SE控制電流向磁阻效應元件VR之供給。具體而言，選擇器元件SE當對記憶胞MC施加未達選擇器元件SE之臨限值電壓之電壓時成為關斷狀態，當對記憶胞MC施加選擇器元件SE之臨限值電壓以上之電壓時成為導通狀態。關斷狀態之選擇器元件SE作為電阻值大之絕緣體發揮功能。關斷狀態之選擇器元件SE抑制磁阻效應元件VR中流通電流。導通狀態之選擇器元件SE作為電阻值小之導電體發揮功能。於串聯連接於導通狀態之選擇器元件SE之磁阻效應元件VR中流通電流。作為選擇器元件SE，例如使用雙向二極體。作為選擇器元件SE，可使用電晶體等其他元件。

<1-1-3>記憶胞陣列11之構造

以下，針對第1實施形態之記憶體單元陣列11之構造之一例進行說明。於以下之說明中，使用XYZ正交座標系。X方向對應於字元線WL之延伸方向。Y方向對應於位元線BL之延伸方向。Z方向係與X方向及Y方向之各方向交叉之方向，對應於相對於磁性記憶裝置1所具有之基板之表面之鉛直方向。“下”之記述及其派生詞以及關聯用語表示Z軸上之更小之座標之位置。“上”之記述及其派生詞以及關聯用語表示Z軸上之更大之座標之位置。於立體圖中適當附加陰影線。附加於立體圖之陰影線不與附加有陰影線之構成要素之素材及特性相關聯。於立體圖及剖視圖中適當省略層間絕緣膜等之構成之圖示。

圖3係顯示第1實施形態之磁性記憶裝置1所具備之記憶胞陣列11之構造之一例之立體圖。如圖3所示，記憶胞陣列11包含複數個導電體層20與複數個導電體層21。

複數個導電體層20各者具有沿X方向延伸之部分，且相互離開。複數個導電體層20之沿X方向延伸之部分排列於Y方向。各導電體層20作為字元線WL而使用。複數個導電體層21設置於設置有複數個導電體層20之配線層之上方。複數個導電體層21各者具有沿Y方向延伸之部分，且相互離開。複數個導電體層21之沿Y方向延伸之部分排列於X方向。各導電體層21作為位元線BL而使用。

於圖3之俯視下，在複數個導電體層20與複數個導電體層21交叉之部分各者配置1個記憶胞MC。各記憶胞MC設置為沿Z方向延伸之柱狀。於本例中，記憶胞MC之底面與導電體層20相接，記憶胞MC上表面與導電體層21相接。具體而言，於本例中，在導電體層20上設置有選擇器元件SE。於選擇器元件SE上設置有磁阻效應元件VR。於磁阻效應元件VR上設置有導電體層21。

此外，例示了將磁阻效應元件VR設置於選擇器元件SE之上方之情形，但不限定於此。根據記憶胞陣列11之電路構成，可將磁阻效應元件VR設置於選擇器元件SE之下方。又，可於記憶胞MC與導電體層20之間插入其他元件或導電體層。同樣，可於記憶胞MC與導電體層21之間插入其他元件或導電體層。導電體層20及21各者可被稱為“配線”

圖4係顯示第1實施形態之磁性記憶裝置1所具備之記憶胞陣列11中所含之記憶胞MC之剖面構造之一例之剖視圖。如圖4所示，記憶胞MC例如具有自下方依序積層有下部電極30、選擇器材料層31、上部電極32、鐵磁性層40、非磁性層41、及鐵磁性層42之構造。下部電極30、選擇器材料層31、及上部電極32之組對應於選擇器元件SE。鐵磁性層40、非磁性層41、及鐵磁性層42之組對應於磁阻效應元件VR。

鐵磁性層40及42各者由鐵磁性體構成，具有相對於膜面垂直之磁化方向。於磁性記憶裝置1中，例如，將鐵磁性層40之磁化方向固定，將鐵磁性層42之磁化方向設為可變。該情形下，鐵磁性層40作為MTJ元件之參考層(Reference layer)發揮功能，鐵磁性層42作為MTJ元件之記憶層(storage layer)發揮功能。非磁性層41係由MgO等絕緣體構成，作為穿隧障壁層(Tunnel barrier layer)發揮功能。鐵磁性層40及42與非磁性層41一起形成磁性穿隧接面。此磁阻效應元件VR作為利用TMR(tunneling magnetoresistive，穿隧磁阻)效應之垂直磁化型之MTJ元件發揮功能。

磁阻效應元件VR可根據鐵磁性層40及42各者之磁化方向之相對關係，採用低電阻狀態與高電阻狀態之任一者。而且，磁阻效應元件VR根據鐵磁性層42(記憶層)之磁化方向而記憶資料。例如，參考層與記憶層之磁化方向為反平行狀態(AP狀態)之磁阻效應元件VR成為高電阻狀態(“1”資料)。另一方面，參考層與記憶層之磁化方向為平行狀態(P狀態)之磁阻效應元件VR成為低電阻狀態(“0”資料)。

於本例中，磁阻效應元件VR當沿自鐵磁性層40朝向鐵磁性層42之方向流通寫入電流時成為AP狀態，當沿自鐵磁性層42朝向鐵磁性層40之方向流通寫入電流時成為P狀態。藉由如此般對於磁阻效應元件VR流通寫入電流而朝記憶層及參考層注入自旋轉矩、從而控制記憶層之磁化方向的寫入方法，被稱為自旋注入寫入方式。磁阻效應元件VR構成為當可使鐵磁性層42之磁化方向反轉之大小之電流流經磁阻效應元件VR時，鐵磁性層40之磁化方向不變化。

此外，於本說明書中，「磁化方向可變」表示磁化方向根據寫入電流而改變。「磁化方向固定」表示磁化方向不會根據寫入電流而改變。於磁阻效應元件VR中，可調換記憶層與參考層之配置。又，磁阻效應元件VR可具備其他層。例如，磁阻效應元件VR可具備抑制參考層之漏磁場之影響之移位消除層、及SAF(Synthetic Anti-Ferromagnetic，合成反鐵磁體)構造等。以下，將包含AP狀態之磁阻效應元件VR之記憶胞MC稱為AP狀態之記憶胞MC，將包含P狀態之磁阻效應元件VR之記憶胞MC稱為P狀態之記憶胞MC。

<1-1-4>讀出電路17之電路構成

圖5係顯示第1實施形態之磁性記憶裝置1所具備之讀出電路17之電路構成之一例之電路圖。圖5一併顯示第1實施形態之記憶胞陣列11中所含之1對位元線BL及字元線WL、與連接於1對位元線BL及字元線WL之間之1個記憶胞MC。如圖5所示，讀出電路17包含感測放大器SA1及SA2、電流限制電晶體60、以及吸入型電晶體61。

感測放大器SA1連接於1對位元線BL及字元線WL。感測放大器SA1係將與所連接之位元線BL及字元線WL之電壓之電壓差放大之差動放大器。感測放大器SA1之增益只要為1以上即可，較佳為在可能之範圍內較大。感測放大器SA2構成為將感測放大器SA1之輸出電壓與參考電壓VREF進行比較，基於比較結果而判定記憶於記憶胞MC之資料。參考電壓VREF係作為“0”資料與“1”資料之臨限值而使用之電壓。例如，感測放大器SA2當感測放大器SA1之輸出電壓為VREF以上時，輸出與“1”資料對應之電壓，當感測放大器SA2之輸出電壓未達VREF時，輸出與“0”資料對應之電壓。此外，連接於感測放大器SA1之1對位元線BL及字元線WL之組合可能根據列選擇電路14及行選擇電路15而變更。又，感測放大器SA1及SA2之組可就每一位元線BL設置，亦可就每一字元線WL設置。

電流限制電晶體60與吸入型電晶體61各者為例如N型之MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半導體場效電晶體)。電流限制電晶體60之汲極端連接於字元線WL。電流限制電晶體60之源極端連接於吸入型電晶體61之汲極端。吸入型電晶體61之源極端連接於接地節點。於接地節點例如施加接地電壓VSS。接地電壓VSS例如為0V。

於電流限制電晶體60之閘極端輸入控制信號CS。於吸入型電晶體61之閘極端輸入控制信號SINK。控制信號CS及SINK各者由控制電路13產生。控制信號CS可設定為“H”位準與“L”位準之間之電壓。於讀出動作中，控制電路13能夠以藉由控制信號CS使電流限制電晶體60進行定電流動作之方式進行控制。

此外，於第1實施形態中，電流限制電晶體60就每一字元線WL設置。吸入型電晶體61可就每一字元線WL設置，亦可於複數條字元線WL間共有。亦可將電流限制電晶體60與吸入型電晶體61整合。該情形下，由1個電晶體實現電流限制電晶體60之功能與吸入型電晶體61之功能。

圖6係顯示第1實施形態之磁性記憶裝置1中之電流限制電晶體60之靜態特性之一例之圖表。橫軸表示電流限制電晶體60之汲極-源極間電壓Vds。縱軸表示電流限制電晶體60之汲極電流Ids。如圖6所示，當於電流限制電晶體60之閘極端施加VLIMIT時，電流限制電晶體60進行定電流動作。

VLIMIT係“H”位準與“L”位準之間之電壓。VLIMIT設定為當施加於電流限制電晶體60之閘極端且Vds超過夾止電壓Vp時，將電流限制電晶體60之輸出電流限制為Ird_max。換言之，電流限制電晶體60可作為當閘極端被施加VLIMIT且於飽和區域中動作時，流通恆定之電流Ird_max之定電流源發揮功能。針對Ird_max之細節於後文敘述。

此外，電流限制電晶體60當閘極端被施加VPASS時，在線形區域中動作。VPASS係較VLIMIT高之電壓，例如相當於“H”位準之電壓。於本說明書中，閘極端被施加VPASS之電流限制電晶體60可視為低電阻之配線。

<1-2>動作

以下，針對第1實施形態之磁性記憶裝置1之讀出動作進行說明。於讀出動作中，首先，將位元線BL與字元線WL各者預充電。以下，於讀出動作中，將執行預充電之期間稱為“預充電期間”。

圖7係顯示第1實施形態之磁性記憶裝置1之讀出動作之預充電期間內之動作狀態之一例之示意圖。如圖7所示，控制電路13於預充電期間內，將控制信號CS及SINK各者設為“L”位準。如是，截斷字元線WL與接地節點之間之電流路徑。又，控制電路13於預充電期間內，對位元線BL施加預充電電壓VPCH，對字元線WL施加較VPCH低之預充電電壓VPCL。此時，控制電路13於位元線BL及字元線WL各者連接供給建立對應關係之預充電電壓之驅動器電路。預充電電壓VPCL例如為選擇器元件SE之臨限值電壓之一半之電壓。

當位元線BL及字元線WL之預充電完成時，控制電路13停止對於位元線BL及字元線WL各者之電壓之施加。換言之，控制電路13截斷預充電所使用之驅動器電路、與位元線BL及字元線WL之間之電流路徑。如是，位元線BL成為浮動狀態。然後，控制電路13開始經由讀出對象之記憶胞MC(亦即，所選擇之記憶胞MC)之位元線BL之放電。以下，於讀出動作中，將經由所選擇之記憶胞MC將經預充電之位元線BL放電之期間稱為“放電期間”。

圖8係顯示第1實施形態之磁性記憶裝置1之讀出動作之放電期間內之動作狀態之一例之示意圖。如圖8所示，控制電路13於放電期間內，控制電路13將控制信號CS之電壓設定為VLIMIT，亦即對電流限制電晶體60之閘極端施加VLIMIT。又，控制電路13將控制信號SINK設為“H”位準，將吸入型電晶體61設為導通狀態。其結果，形成經由位元線BL及字元線WL間之記憶胞MC之電流路徑、與字元線WL及接地節點間之電流路徑各者。以下，將經由記憶胞MC自位元線BL向字元線WL流通之電流稱為Icell。於放電期間內，電流限制電晶體60進行定電流動作，將流經電流限制電晶體60之電流限制為Ird_max。當電流限制電晶體60進行定電流動作時，Icell與Ird_max相等。

之後，當位元線BL及字元線WL之電壓差伴隨著位元線BL之放電變小時，所選擇之記憶胞MC之選擇器元件SE成為關斷狀態，位元線BL之電壓被固定。選擇器元件SE成為關斷狀態時之位元線BL之電壓之高低根據記憶於記憶胞MC之資料之種別(亦即磁阻效應元件VR之電阻狀態)而不同。以下，將選擇器元件SE成為關斷狀態時之磁阻效應元件VR為高電阻狀態時之位元線BL之電壓之高低稱為“VholdH”。將選擇器元件SE成為關斷狀態時之磁阻效應元件VR為低電阻狀態時之位元線BL之電壓之高低稱為“VholdL”。VholdH係較VholdL高之電壓。感測放大器SA1及SA2利用經由放電期間產生之電壓差，判定記憶於記憶胞MC之資料為“0”及“1”資料之哪一者。以下，於讀出動作中，將記憶於記憶胞MC之資料之判定所使用之期間稱為“感測期間”。

圖9係顯示第1實施形態之磁性記憶裝置1之讀出動作中之位元線BL及字元線WL之電壓差之變化之一例之時間圖。縱軸表示位元線BL與字元線WL之電壓差V(BL至WL)。實線表示將AP狀態之記憶胞MC設為讀出對象之情形之V(BL至WL)之變化。虛線表示將P狀態之記憶胞MC設為讀出對象之情形之V(BL至WL)之變化。以下，參照圖9，針對讀出動作中之V(BL至WL)之變化，在將AP狀態之記憶胞MC設為讀出對象之情形與將P狀態之記憶胞MC設為讀出對象之情形之間進行比較且進行說明。

於時刻t0，控制電路13將位元線BL及字元線WL各者預充電。藉此，位元線BL之電壓上升至預充電電壓VPCH，字元線WL之電壓上升至預充電電壓VPCL。亦即，V(BL至WL)為VPCH-VPCL。於預充電完成之後，V(BL至WL)維持為VPCH-VPCL。

於時刻t1，控制電路13開始位元線BL之放電。亦即，控制電路13停止位元線BL及字元線WL之預充電，將控制信號CS之電壓設定為VLIMIT，將控制信號SINK設為“H”位準。如是，充電至字元線WL之電荷向接地節點放電。字元線WL之電壓下降，記憶胞MC之兩端之電壓差(亦即V(BL至WL))變大。當V(BL至WL)超過選擇器元件SE之臨限值電壓時，記憶胞MC之選擇器元件SE成為導通狀態。藉此，位元線BL之電荷經由記憶胞MC向字元線WL放電，字元線WL之電荷經由電流限制電晶體60向接地節點放電。

於時刻t2，V(BL至WL)根據電流限制電晶體60之定電流動作開始而成為一定。此時之V(BL至WL)相應於P狀態之磁阻效應元件VR與AP狀態之磁阻效應元件VR之電阻差(△R_MTJ)而變化。而且，磁阻效應元件VR 為P狀態時之V(BL至WL)、與磁阻效應元件VR為AP狀態時之V(BL至WL)之電壓差△V為Ird_max＊△R_MTJ。當到達時刻t3時，預充電至位元線BL之電荷減少，電流限制電晶體60無法維持定電流動作，相應於其，V(BL至WL)減小。最後於時刻t4，選擇器元件SE成為關斷狀態(圖9之“SE關斷”)。此時，當磁阻效應元件VR為P狀態時，V(BL至WL)=VholdL。另一方面，當磁阻效應元件VR為AP狀態時，V(BL至WL)=VholdH。

於第1實施形態之讀出動作中，時刻t2至時刻t3之期間對應於讀出動作之感測期間。亦即，於第1實施形態中，感測放大器SA1及SA2於時刻t2與時刻t3之間之期間內之規定之時刻，判定記憶於記憶胞MC之資料。之後，控制電路13完成讀出動作。此外，控制電路13可在藉由感測放大器SA1及SA2進行之資料之判定完成後，立即開始讀出動作之完成處理。於第1實施形態之磁性記憶裝置1中，感測放大器SA1及SA2更佳為於時刻t2至時刻t3之期間內判定資料。

<1-3>第1實施形態之效果

根據以上所說明之第1實施形態之磁性記憶裝置1，可改善讀出性能。以下，針對第1實施形態之效果之細節進行說明。

磁性隨機存取記憶體(MRAM)作為能夠以高速且低電壓動作之非揮發性記憶體被知悉。積層有MTJ元件(磁阻效應元件VR)與選擇器元件SE之1S1M型胞構造之記憶胞MC藉由高積體化與三維積層化，可實現大電容。於1S1M型胞構造之記憶胞MC中，作為讀出記憶於MTJ元件之資訊(資料)之方法，業已知悉將記憶胞MC之兩端於預充電之後放電，讀出放電中或放電後之殘留電壓之方法。該情形下，感測放大器SA基於P狀態之記憶胞MC之兩端之電壓與AP狀態之記憶胞MC之兩端之電壓之電壓差(△V)，而判定記憶於記憶胞MC之資料。因而，於MRAM中，藉由儘量增大△V，能夠進行穩定之資料之讀出。

圖10係顯示平行狀態之記憶胞MC之兩端之電壓與反平行狀態之記憶胞MC之兩端之電壓之差△V、和讀出電流Icell之關係性之一例之圖表。縱軸表示△V。橫軸表示Icell。如圖10所示，△V具有在某個讀出電流處取得最大值，在其以外之電流值處降低之傾向。具體而言，△V可藉由△R＊Icell而算出。△R對應於P狀態之記憶胞MC與AP狀態之記憶胞MC之電阻差。當Icell過小時，△V以Icell降低之份額降低(Icell衰減)。當Icell衰減且降低至Ihold時，選擇器元件SE向關斷狀態轉變。另一方面，當Icell過大時，根據磁阻比(MR比)之偏壓依存性，△R降低，△V降低(△R衰減)。

換言之，於讀出動作中之位元線BL及字元線WL之放電開始之後之某一時刻，記憶胞MC中所含之磁阻效應元件VR為平行狀態時之位元線BL及字元線WL之電壓差為第1判定電壓。又，記憶胞MC中所含之磁阻效應元件為反平行狀態時之位元線BL及字元線WL之電壓差為較第1判定電壓高之第2判定電壓。而且，第1判定電壓與第2判定電壓之電壓差(亦即△V)相較於記憶胞MC中流通較Ird_max小之電流之情形、與記憶胞MC中流通較Ird_max大之電流之情形之各情形，於記憶胞MC中流通Ird_max之情形下為大。

又，當Icell過大時，有發生讀出中之誤寫入(讀取干擾)、或MTJ元件之穿隧障壁破壞(崩潰)之虞。於圖10中，發生讀取干擾之讀出電流之值藉由“Idisturb”表示。又，發生崩潰之讀出電流之值藉由“Ibd”表示。

如此，△V根據Icell之大小而變化。即，為了將△V最大化，較佳為將Icell最佳化。另一方面，連接於記憶胞MC之配線之電阻根據記憶胞MC之位址、亦即記憶胞陣列11內之記憶胞MC之位置而不同。而且，Icell之值由於可能根據配線之電阻而變動，故難以於所有位址之記憶胞MC中保持為一定。

為此，第1實施形態之磁性記憶裝置1藉由電流限制電晶體60之定電流動作來抑制記憶胞MC間之讀出電流Icell之變動。具體而言，讀出電路17具有連接於字元線WL與接地節點之間之電流限制電晶體60。電流限制電晶體60位於連接於感測放大器SA1之位元線BL及字元線WL之外側。感測放大器SA1設置為根據位元線BL與字元線WL之間之電壓差而檢測記憶胞MC之兩端之電壓。即，第1實施形態之感測放大器SA1構成為檢測1S1M型胞構造之記憶胞MC之電壓但施加於電流限制電晶體60之電壓除外。而且，對電流限制電晶體60之閘極端施加如電晶體之飽和電流成為Ird_max之閘極電壓(VLIMIT)。

圖11係顯示第1實施形態之磁性記憶裝置1之平行狀態之記憶胞MC之兩端之電壓與反平行狀態之記憶胞MC之兩端之電壓之差△V、和讀出電流Icell之關係性之一例之圖表。如圖11所示，於第1實施形態之磁性記憶裝置1中，在Icell=Ird_max時△V成為最大值。Ird_max較引起讀取干擾之Idisturb及引起崩潰之Ibd小，且較Ihold大。

於讀出動作中，將位元線BL及字元線WL各者預充電，將字元線WL連接於接地節點，當對電流限制電晶體60施加VLIMIT時，將充電至字元線WL之電荷向接地節點放電。此時，為藉由動作點(1)表示之△V。而且，充電至位元線BL之電荷亦經由記憶胞MC向接地節點放電。由於此時向接地節點放電之電流受電流限制電晶體60限制，故將Icell被限制為Ird_max。如是，為藉由動作點(2)表示之△V。Ird_max由於設定為較Idisturb及Ibd小，故防止放電中之讀取干擾及崩潰。之後，當充電至位元線BL之電荷減少，電流限制電晶體60之輸出電流無法維持Ird_max時，Icell下降至Ihold。如是，選擇器元件SE轉變為關斷狀態。此時，為藉由動作點(3)表示之△V。於第1實施形態中，當藉由感測放大器SA1及SA2讀出記憶於記憶胞MC之資料時，在動作點(2)或動作點(3)感測電壓。此外，於第1實施形態中，在動作點(2)感測由於讀出電流成為Ird_max、△V成為最大，故為更佳。

如以上般，第1實施形態之磁性記憶裝置1藉由使用電流限制電晶體60來限制讀出動作時之Icell，可抑制將過量之Icell供給至記憶胞MC。因此，第1實施形態之磁性記憶裝置1可抑制讀取干擾及崩潰之發生。又，第 1實施形態之磁性記憶裝置1藉由電流限制電晶體60將感測時之讀出電流限制為Ird_max，藉此可將△V最大化。該情形下，第1實施形態之磁性記憶裝置1可擴大讀出容限，可提高資料之判定精度(減少讀出錯誤)。如此，第1實施形態之磁性記憶裝置1可改善讀出性能。

<2>第2實施形態

第2實施形態之磁性記憶裝置1根據讀出動作之進行而切換在讀出動作中施加於電流限制電晶體60之電壓。以下，針對第2實施形態之磁性記憶裝置1，主要說明與第1實施形態不同之點。

<2-1>構成

第2實施形態之磁性記憶裝置1之構成與第1實施形態同樣。

<2-2>動作

圖12係顯示第2實施形態之磁性記憶裝置1之讀出動作中之電流限制電晶體60之控制方法之一例之時間圖。縱軸表示控制信號CS之電壓值VCS。圖12所示之時刻t0~時刻t4分別對應於之後所參照之圖13所示之時刻t0~時刻t4。

如圖12所示，控制電路13於時刻t0~時刻t1間，將控制信號CS之電壓值VCS設定為VPASS。控制電路13於時刻t1及時刻t3間，將控制信號CS之電壓值VCS設定為VLIMIT。控制電路13於時刻t3及時刻t4間，將控制信號CS之電壓值VCS設定為VPASS。時刻t2至時刻t3之期間對應於第2 實施形態之感測期間。

亦即，於第2實施形態之讀出動作中，控制電路13於感測期間內對電流限制電晶體60之閘極端施加VLIMIT，將讀出電流Icell限制為Ird_max。又，控制電路13於預充電期間後之感測期間以外之期間內對電流限制電晶體60之閘極端施加VPASS，使讀出電流Icell較Ird_max增加。以下，將預充電期間後之感測期間以外之期間稱為“非感測期間”。

圖13係顯示第2實施形態之磁性記憶裝置1之讀出動作中之位元線BL及字元線WL之電壓差之變化之一例之時間圖。縱軸表示位元線BL與字元線WL之電壓差V(BL至WL)。以下，參照圖13，針對第2實施形態之讀出動作中之V(BL至WL)之變化，於將AP狀態之記憶胞MC設為讀出對象之情形、與將P狀態之記憶胞MC設為讀出對象之情形之間進行比較且進行說明。

於時刻t1，控制電路13開始位元線BL之放電。亦即，控制電路13停止位元線BL及字元線WL之預充電，將控制信號SINK設為“H”位準。又，於時刻t1，控制電路13將電流限制電晶體60之閘極電壓設定為 VLIMIT。此時，充電至字元線WL之電荷向接地節點之放電速度與第1實施形態同樣。而後，字元線WL之電壓下降，記憶胞MC之兩端之電壓差(亦即V(BL至WL))變大。當V(BL至WL)超過選擇器元件SE之臨限值電壓時，記憶胞MC之選擇器元件SE成為導通狀態。藉此，位元線BL之電荷經由記憶胞MC向字元線WL放電，字元線WL之電荷經由電流限制電晶體60向接地節點放電。

於時刻t2，電流限制電晶體60之閘極電壓維持為VLIMIT，電流限制電晶體60開始定電流動作。如是，V(BL至WL)相應於電流限制電晶體60之定電流動作開始而成為一定。此時之V(BL至WL)根據P狀態之磁阻效應元件VR與AP狀態之磁阻效應元件VR之電阻差(△R_MTJ)而變化。而且，磁阻效應元件VR為P狀態時之V(BL至WL)、與磁阻效應元件VR為AP狀態時之V(BL至WL)之電壓差△V為Ird_max＊△R_MTJ。於第2實施形態之讀出動作中，感測放大器SA1及SA2於時刻t2至時刻t3之期間(感測期間)內之規定之時刻，判定記憶於記憶胞MC之資料。

於時刻t3，控制電路13將電流限制電晶體60之閘極電壓自VLIMIT變更成VPASS，結束電流限制電晶體60之定電流動作。即，電流限制電晶體60成為導通狀態。如是，字元線WL之電荷經由導通狀態之電流限制電晶體60向接地節點放電。此時，由於流經記憶胞MC之電流量較Ird_max暫時增加，故V(BL至WL)暫時變大。然後，位元線BL之電荷經由包含導通狀態之選擇器元件SE之記憶胞MC向字元線WL放電，字元線WL之電荷經由電流限制電晶體60向接地節點放電。其結果，V(BL至WL)減小。

之後，當充電至位元線BL之電荷減少時，於時刻t4，選擇器元件SE成為關斷狀態(圖13之“SE關斷”)。此時，當磁阻效應元件VR為P狀態時，V(BL至WL)=VholdL。另一方面，當磁阻效應元件VR為AP狀態時，V(BL至WL)=VholdH。之後，控制電路13完成讀出動作。此外，控制電路13可在藉由感測放大器SA1及SA2進行之資料之判定完成後，立即開始讀出動作之完成處理。

<2-3>第2實施形態之效果

如以上般，於第2實施形態之磁性記憶裝置1中，僅於判定施加於記憶胞MC之電壓之期間(感測期間)使電流限制電晶體60進行定電流動作，於其以外之期間(非感測期間)中將藉由電流限制電晶體60進行之電流限制無效化。具體而言，控制電路13於感測期間內對電流限制電晶體60施加VLIMIT，於非感測期間內對電流限制電晶體60施加VPASS。經施加VPASS之電流限制電晶體60之電阻變得極小，成為導通狀態。藉此，非感測期間內之位元線BL及字元線WL之放電速度較感測期間內之位元線BL及字元線WL之放電速度快。

其結果，第2實施形態之磁性記憶裝置1與第1實施形態同樣，可抑制讀取干擾及崩潰之發生，且提高資料之判定精度，進而可縮短讀出動作所需之週期時間。如此，第2實施形態之磁性記憶裝置1可提高讀出性能。

<3>第3實施形態

第3實施形態之磁性記憶裝置1藉由與第2實施形態不同之讀出電路17之構成來實現與第2實施形態同樣之動作。以下，針對第3實施形態之磁性記憶裝置1，主要說明與第1及第2實施形態不同之點。

<3-1>構成

第3實施形態之磁性記憶裝置1具有在第1實施形態之磁性記憶裝置1中將讀出電路17置換成讀出電路17A之構成。

圖14係顯示第3實施形態之磁性記憶裝置1所具備之讀出電路17A之電路構成之一例之電路圖。圖14一併顯示第3實施形態之記憶胞陣列11中所含之1對位元線BL及字元線WL、與連接於1對位元線BL及字元線WL之間之1個記憶胞MC。如圖14所示，讀出電路17A具有對於第1實施形態之讀出電路17追加開關電路62之構成。

開關電路62連接於字元線WL與電流限制電晶體60之源極之間。開關電路62由控制電路13控制為導通狀態或關斷狀態。開關電路62之導通狀態為形成經由字元線WL與電流限制電晶體60之源極之間之開關電路62之電流路徑之低電阻之狀態(導通狀態)。開關電路62之關斷狀態為截斷經由字元線WL與電流限制電晶體60之源極之間之開關電路62之電流路徑之狀態(非導通狀態)。開關電路62例如為MOSFET。開關電路62可就每一字元線WL設置，亦可於複數條字元線WL間共有。又，於字元線WL與接地節點之間，開關電路62可不經由吸入型電晶體61地連接。

第3實施形態之磁性記憶裝置1之其他構成與第1實施形態同樣。

<3-2>動作

表示第3實施形態之磁性記憶裝置1之讀出動作中之位元線BL之電壓之變化之時間圖，與圖13所示之第2實施形態之磁性記憶裝置1之讀出動作之時間圖同樣。以下，適當參照圖13，主要說明第3實施形態之讀出動作與第2實施形態之讀出動作之間不同之點。

於第3實施形態之讀出動作之時刻t0，控制電路13將電流限制電晶體60、吸入型電晶體61、及開關電路62各者控制為關斷狀態。藉此，截斷字元線WL及接地節點間之電流路徑，於預充電期間內將位元線BL及字元線WL各者預充電成規定之電壓。其結果，V(BL至WL)為VPCH-VPCL。

圖15係顯示第3實施形態之磁性記憶裝置1之讀出動作之非感測期間內之動作狀態之一例之示意圖。於第3實施形態之讀出動作之時刻t1，控制電路13如圖15所示，將控制信號SINK設定為“H”位準，將開關電路62控制為導通狀態。藉此，於字元線WL與接地節點之間形成經由開關電路62之電流路徑。其結果，Icell藉由經由開關電路62之放電，而較Ird_max大。此外，於圖15中例示控制信號CS之電壓為“L”位準之情形。不限定於此，於時刻t1，可將控制信號CS之電壓設定為VLIMIT。亦即，於時刻t1，可經由並聯連接之電流限制電晶體60與開關電路62將位元線BL及字元線WL放電。

圖16係顯示第3實施形態之磁性記憶裝置1之讀出動作之感測期間內之動作狀態之一例之示意圖。於第3實施形態之讀出動作之時刻t2與時刻t3之間之期間內，控制電路13如圖16所示，將控制信號CS之電壓設定為VLIMIT，將開關電路62控制為關斷狀態。藉此，字元線WL與接地節點之間之電流路徑限定為經由電流限制電晶體60之路徑。其結果，於感測期間內，自字元線WL向接地節點流通之電流由電流限制電晶體60限制為Ird_max。此時之V(BL至WL)與第2實施形態同樣，根據P狀態之磁阻效應元件VR與AP狀態之磁阻效應元件VR之電阻差(△R_MTJ)而變化。具體而言，磁阻效應元件VR為P狀態時之V(BL至WL)、與磁阻效應元件VR為AP狀態時之V(BL至WL)之電壓差△V為Ird_max＊△R_MTJ。於第3實施形態之讀出動作中，感測放大器SA1及SA2與第2實施形態同樣，在時刻t2至時刻t3之期間(感測期間)內之規定之時刻，判定記憶於記憶胞MC之資料。

於時刻t3，控制電路13將開關電路62控制為導通狀態，結束藉由電流限制電晶體60進行之定電流動作。具體而言，字元線WL及接地節點之間經由開關電路62成為導通狀態。而後，字元線WL之電荷經由導通狀態之開關元件62向接地節點放電。此時，由於流經記憶胞MC之電流量較Ird_max暫時增加，故V(BL至WL)暫時變大。然後，位元線BL之電荷經由包含導通狀態之選擇器元件SE之記憶胞MC向字元線WL放電，字元線WL之電荷經由導通狀態之開關元件62向接地節點放電。其結果，V(BL至WL)減小。

<3-3>第3實施形態之效果

如以上般，第3實施形態之磁性記憶裝置1具有對於第2實施形態追加與電流限制電晶體60並聯連接之開關電路62之構成。而且，第3實施形態之磁性記憶裝置1僅於判定施加於記憶胞MC之電壓之期間(感測期間)將開關電路62設為關斷狀態，且使電流限制電晶體60進行定電流動作，於其以外之期間(非感測期間)中將開關電路62設為導通狀態，形成字元線WL與接地節點之間之電流路徑。

其結果，第3實施形態之磁性記憶裝置1與第3實施形態同樣，可將感測期間內之Icell設定為基於藉由電流限制電晶體60進行之限制之Ird_max，可使非感測期間內之Icell較Ird_max多。因此，第3實施形態之磁性記憶裝置1與第1實施形態同樣，可抑制讀取干擾及崩潰之發生，且提高資料之判定精度，進而，與第2實施形態同樣，可縮短讀出動作所需之週期時間。如此，第3實施形態之磁性記憶裝置1可提高讀出性能。

<4>第4實施形態

第4實施形態之磁性記憶裝置1藉由就每一記憶胞MC設置有電流限制電晶體60之構成，而改善讀出性能。以下，針對第4實施形態之磁性記憶裝置1，主要說明與第1~第3實施形態不同之點。

<4-1>構成

第4實施形態之磁性記憶裝置1具有於第1實施形態之磁性記憶裝置1中將讀出電路17轉換成讀出電路17B之構成。

<4-1-1>讀出電路17B之構成

圖17係顯示第4實施形態之磁性記憶裝置1所具備之讀出電路17B之電路構成之一例之電路圖。圖17一併顯示第4實施形態之記憶胞陣列11中所含之1對位元線BL及字元線WL、與連接於1對位元線BL及字元線WL之間之1個記憶胞MC。如圖17所示，讀出電路17B具有對於第1實施形態之讀出電路17省略感測放大器SA1，電流限制電晶體60之配置不同的構成。以下，將第4實施形態之電流限制電晶體60稱為電流限制電晶體60A。

於讀出電路17B中，感測放大器SA2連接於位元線BL。而且，感測放大器SA2將位元線BL之輸出電壓與參考電壓VREF之差放大。然後，感測放大器SA2基於放大之電壓，判定記憶於所選擇之記憶胞MC之資料。例如，讀出電路17B之感測放大器SA2當位元線BL之電壓為VREF以上時，輸出與“1”資料對應之電壓，當位元線BL之電壓未達VREF時，輸出與“0”資料對應之電壓。

電流限制電晶體60A就每一記憶胞MC設置。亦即，電流限制電晶體60A與記憶胞MC一起串聯連接於建立關聯之位元線BL及字元線WL之間。具體而言，於第4實施形態中，記憶胞MC之一端(例如磁阻效應元件VR)連接於位元線BL。記憶胞MC之另一端(例如，選擇器元件SE)連接於電流限制電晶體60A之汲極端。電流限制電晶體60A之源極端連接於字元線WL。於電流限制電晶體60A之閘極端輸入控制信號CS。第4實施形態之吸入型電晶體61連接於字元線WL與接地節點之間。

<4-1-2>記憶胞陣列之構造

圖18係顯示第4實施形態之磁性記憶裝置1所具備之記憶胞陣列11之剖面構造之一例之剖視圖。圖18顯示和與排列於Y方向之3個記憶胞MC建立對應關係之位元線BL、3條字元線WL、及3個電流限制電晶體60A相關之構造。以下，關注1對導電體層20(字元線WL)及導電體層21(位元線BL)，針對與電流限制電晶體60A相關之構造進行說明。如圖18所示，第4實施形態之磁性記憶裝置1例如包含絕緣體層70、導電體層71、絕緣體層72、絕緣膜73、下部電極74、半導體層75、及上部電極76。

絕緣體層70、導電體層71、及絕緣體層72依序積層。絕緣體層70、導電體層71、及絕緣體層72之組例如設置為沿著XY平面擴展之平板狀，位於複數個導電體層20與複數個導電體層21之間之層。於本例中，絕緣體層70之底面之高度與複數個導電體層20(字元線WL)之上表面之高度一致。又，絕緣體層72之上表面之高度與記憶胞MC(選擇器元件SE)之底面之高度一致。絕緣體層70及72各者可被稱為“間隔絕緣膜”。

絕緣膜73、下部電極74、半導體層75、及上部電極76之組設置於沿著Z方向貫通絕緣體層70、導電體層71、及絕緣體層72之組而設置之孔內。亦即，絕緣膜73、下部電極74、半導體層75、及上部電極76之組設置成沿著Z方向延伸之柱狀。絕緣膜73設置成沿著Z方向延伸之圓筒形狀。此外，絕緣膜73之平面形狀只要為筒狀即可，不限定為圓形狀。下部電極74設置於建立對應關係之導電體層20上。半導體層75設置於下部電極74上。上部電極76設置於半導體層75上。上部電極76之上表面例如與記憶胞MC之底面(選擇器元件SE之底面)相接。下部電極74、半導體層75、及上部電極76各者之側面由絕緣膜73包圍。絕緣膜73可被稱為“間隔絕緣膜”。

與以上所說明之絕緣膜73、下部電極74、半導體層75、及上部電極76之組對應之構造就每一記憶胞MC設置。又，導電體層71對應於電流限制電晶體60A之閘極電極。絕緣膜73對應於電流限制電晶體60A之閘極絕緣膜。半導體層75對應於電流限制電晶體60A之通道。控制電路13藉由對導電體層71施加與控制信號CS對應之電壓，可於記憶胞MC及導電體層20間流通經由半導體層75之電流(經由電流限制電晶體60A之電流)。

<4-2>動作

以下，針對第4實施形態之磁性記憶裝置1之讀出動作進行說明。

第4實施形態之讀出動作與第1實施形態同樣，包含預充電期間、放電期間、及藉由選擇器元件SE之關斷狀態轉變實現之放電停止期間。具體而言，首先，與第1實施形態同樣，將位元線BL與字元線WL各者預充電。當位元線BL及字元線WL之預充電完成時，控制電路13將位元線BL設為浮動狀態，開始經由讀出對象之記憶胞MC之位元線BL之放電與字元線WL之放電。

圖19係顯示第4實施形態之磁性記憶裝置1之讀出動作之放電期間內之動作狀態之一例之示意圖。如圖19所示，控制電路13於放電期間內，與第1實施形態同樣，將控制信號CS之電壓設定為VLIMIT，將控制信號SINK設為“H”位準。如是，形成經由位元線BL及字元線WL間之記憶胞MC及電流限制電晶體60A之電流路徑、與字元線WL及接地節點間之電流路徑各者。於放電期間內，電流限制電晶體60A進行定電流動作，將流經電流限制電晶體60A之電流限制為Ird_max。之後，當位元線BL及字元線WL之電壓差伴隨著位元線BL及字元線WL之放電變小時，記憶胞MC之選擇器元件SE成為關斷狀態。於第4實施形態之讀出動作中，在選擇器元件SE成為關斷狀態之後，判定資料。

圖20係顯示第4實施形態之磁性記憶裝置1之讀出動作中之位元線BL及字元線WL之電壓差之變化之一例之時間圖。縱軸表示位元線BL與字元線WL之電壓差V(BL至WL)。以下，參照圖20，針對第4實施形態之讀出動作中之V(BL至WL)之變化，於將AP狀態之記憶胞MC設為讀出對象之情形、與將P狀態之記憶胞MC設為讀出對象之情形之間進行比較且進行說明。

於時刻t0，控制電路13與第1實施形態同樣，將字元線WL及位元線BL各者預充電。如是，V(BL至WL)為VPCH-VPL。於時刻t1，控制電路13停止位元線BL及字元線WL之預充電，將控制信號CS之電壓設定為VLIMIT，將控制信號SINK設為“H”位準。如是，V(BL至WL)相應於由電流限制電晶體60A限制之電流而下降。於第4實施形態中，由於檢測記憶胞MC與電流限制電晶體60A之串聯電壓，故於位元線BL之放電中途，在記憶胞MC為AP狀態時之V(BL至WL)、與記憶胞MC為P狀態時之V(BL至WL)之間不產生電壓差。

當V(BL至WL)伴隨著位元線BL之放電而下降至規定之電壓時，選擇器元件SE成為關斷狀態(SE關斷)。如是，於記憶胞MC為AP狀態時之V(BL至WL)、與記憶胞MC為P狀態時之V(BL至WL)之間產生電壓差。與電壓差成為一定時之AP狀態之記憶胞MC對應之位元線BL之電壓值為VholdH。與電壓差成為一定時之P狀態之記憶胞MC對應之位元線BL之電壓值為VholdL。

而且，於第4實施形態中，在選擇器元件SE成為關斷狀態之後，執行感測動作。具體而言，於產生電壓差之後，設定表示感測期間之時刻t2及時刻t3。於時刻t2及時刻t3之間之期間(感測期間)中，感測放大器SA2在規定之時刻判定記憶胞MC之資料。之後，控制電路13完成讀出動作。此外，控制電路13可在藉由感測放大器SA2進行之資料之判定後，立即開始讀出動作之完成處理。

<4-3>第4實施形態之效果

如以上般，第4實施形態之磁性記憶裝置1具有於1S1M型胞構造之正下方配置有電流限制電晶體60A之構成。於電路圖上，為於字元線WL與1S1M型胞構造之記憶胞MC之間插入電流限制電晶體60A之構成。於讀出動作中，電流限制電晶體60A之閘極電位可於所有記憶胞MC中共通。因而，電流限制電晶體60A之閘極電極能夠形成為板狀，而非線狀。亦即，於形成電流限制電晶體60A之工序中，無須要有加工成線狀之工序。因此，第4實施形態之磁性記憶裝置1之構造相較於不利用選擇器元件SE之1T1M型之MRAM，容易高密度化。

又，第4實施形態之磁性記憶裝置1藉由施加於電流限制電晶體60A之閘極端之VLIMIT，將1S1M型胞構造之記憶胞MC中流通之電流限制為Ird_max。亦即，於第4實施形態之磁性記憶裝置1中，藉由將Ird_max設定為較Idisturb及Ibd低，可抑制讀出動作中之讀取干擾及崩潰。因此，第4實施形態之磁性記憶裝置1可提高讀出性能。

<5>其他

於上述實施形態中，位元線BL與字元線WL具有對稱關係。亦即，於上述實施形態中，可將位元線BL替換為字元線WL，將字元線WL替換為位元線BL。又，於上述實施形態中，例示了電流限制電晶體60為源極接地之MOSFET之情形，但不限定於此。作為電流限制電晶體60，可使用結型場效電晶體(JFET)、或發射極接地之雙極結型電晶體(BJT)。於使用雙極結型電晶體作為電流限制電晶體60之情形下，將閘極電壓替換為基極電流，將閘極端替換為基極端，將汲極端替換為集電極端，將源極端替換為發射極端。電流限制電晶體60與吸入型電晶體61各者可被簡稱為“電晶體”。

於上述實施形態中，Idisturb相當於寫入電流。當寫入電流流經磁阻效應元件VR時，基於寫入電流流通之方向，磁阻效應元件VR轉變為平行狀態或反平行狀態。Idisturb例如為40~80uA。該Idisturb之數值基於MTJ元件之元件電阻RA為5Ω um²時之寫入電流之值。Ibd例如為250~315uA。該Ibd之數值基於當RA=5Ω um²，MTJ元件之電阻值R為4~5k Ω，崩潰電壓Vbd=1．26V時基於Ω定律(Ibd=Vbd/R)而算出之值。

雖然說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化，包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。

17:讀出電路

60:電流限制電晶體