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TWI894055B - 記憶體裝置 - Google Patents

記憶體裝置

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TWI894055B
TWI894055B TW113145305A TW113145305A TWI894055B TW I894055 B TWI894055 B TW I894055B TW 113145305 A TW113145305 A TW 113145305A TW 113145305 A TW113145305 A TW 113145305A TW I894055 B TWI894055 B TW I894055B
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stair
memory device
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Inventor
井澤友策
Original Assignee
日商鎧俠股份有限公司
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Publication date
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Abstract

根據一個實施例，一種記憶體裝置包含：第一及第二記憶體區域，其等各包含在一第一方向上堆疊之導電層；一連接部分，其在一第二方向上介於第一與第二記憶體區域之間，該連接部分包含平台；及互連件，其等與該等平台對應地提供於該連接部分上方。該連接部分之第一至第四子階梯在自該第一記憶體區域向該第二記憶體區域之一方向上依該第一子階梯、該第二子階梯、該第三子階梯及該第四子階梯之順序配置，且該第一至第四子階梯在自該等互連件向該等平台之一方向上依該第一子階梯、該第二子階梯、該第四子階梯及該第三子階梯之順序配置。

Description

記憶體裝置
本文中描述之實施例大體上係關於一種記憶體裝置。
一NAND快閃記憶體能夠以一非揮發性方式儲存資料係熟知的。
一般而言，根據一個實施例，一種記憶體裝置包含：第一及第二記憶體區域，其等各包含在一第一方向上堆疊之複數個導電層且配置在垂直於該第一方向之一第二方向上；一橋接部分，其在該第二方向上提供於該第一記憶體區域與該第二記憶體區域之間，該橋接部分使該第一記憶體區域之該複數個導電層與該第二記憶體區域之該複數個導電層彼此耦合；一連接部分，其在該第二方向上提供於該第一記憶體區域與該第二記憶體區域之間，該連接部分包含經由該橋接部分耦合至該複數個導電層之複數個平台；複數個互連件，其與該複數個平台對應地提供於該連接部分上方；及複數個接觸件，其使該複數個平台與該複數個互連件彼此電耦合，其中該連接部分包含各包含該複數個平台之對應者之一第一子階梯、一第二子階梯、一第三子階梯及一第四子階梯，該第一至第四子階梯在自該第一記憶體區域之一側向該第二記憶體區域之一側之一方向上依該第一子階梯、該第二子階梯、該第三子階梯及該第四子階梯之順序配置，且該第一至第四子階梯在自該複數個互連件之一側向該複數個平台之一側之一方向上依該第一子階梯、該第二子階梯、該第四子階梯及該第三子階梯之順序配置。
實施例之記憶體裝置有助於降低記憶體裝置之成本。
[實施例]
在下文中，將參考附圖描述實施例。圖式係示意性或概念性的。圖式之尺寸及比例不一定相同於實際產品之尺寸及比例。在下文描述中，具有相同功能及組態之結構元件將由相同參考符號標示。參考符號字母之後之數位由含有相同字母之參考符號引用且用於區分具有類似組態之元件。當由包含相同符號之參考符號標示之元件無需彼此區分時，其等將由僅包含字母之參考符號標示。 (1) 第一實施例
第一實施例之一記憶體裝置將參考圖1至圖24描述。 [a] 組態實例 [a-1] 記憶體裝置1之組態
圖1係展示一實施例之一記憶體裝置1之整體組態之一實例之一方塊圖。記憶體裝置1可由一外部記憶體控制器2控制。記憶體裝置1係半導體記憶體；例如，其係能夠以一非揮發性方式儲存資料之一NAND快閃記憶體。當記憶體裝置1係NAND快閃記憶體時，記憶體裝置1藉由交換各種控制信號及基於NAND快閃記憶體之介面標準執行資料傳送來與記憶體控制器2通信。
如圖1中展示，記憶體裝置1包含例如一記憶體胞元陣列10、一命令暫存器11、一位址暫存器12、一定序器13、一驅動器模組14、一列解碼器模組15及一感測放大器模組16。
記憶體胞元陣列10包含複數個區塊BLK0至BLKn (n係1或一更大整數)。各區塊BLK包含能夠以一非揮發性方式儲存資料之複數個記憶體胞元之一聚合。在NAND快閃記憶體中，區塊BLK用作例如一資料擦除單元。記憶體胞元陣列10被提供複數個位元線及複數個字線。例如，各記憶體胞元與一個位元線及一個字線相關聯。記憶體胞元陣列10之詳細組態稍後將描述。
命令暫存器11保持記憶體裝置1自記憶體控制器2接收之一命令CMD。命令CMD包含例如用於致使定序器13執行一讀取操作、一寫入操作、一擦除操作等之一指令。
位址暫存器12保持記憶體裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD包含例如一區塊位址BA、一頁位址PA及一行地址CA。例如，區塊位址BA、頁位址PA及行位址CA分別用於選擇一區塊BLK、一字線及一位元線。
定序器13控制記憶體裝置1之整體操作。例如，定序器13基於保持於命令暫存器11中之命令CMD控制驅動器模組14、列解碼器模組15、感測放大器模組16等執行一讀取操作、一寫入操作、一擦除操作等。
驅動器模組14產生用於讀取操作、寫入操作、擦除操作等中之電壓。驅動器模組14例如基於保持於位址暫存器12中之頁位址PA將所產生電壓施加至對應於一選定字線之互連件。
列解碼器模組15基於保持於位址暫存器12中之區塊位址BA選擇對應記憶體胞元陣列10中之區塊BLK中之一者。列解碼器模組15將例如施加至對應於選定字線之互連件之電壓傳送至選定區塊BLK中之選定字線。
在寫入操作中，感測放大器模組16根據自記憶體控制器2接收之寫入資料DAT將一所要電壓施加至各位元線。在讀取操作中，感測放大器模組16基於位元線之電壓(或存在/不存在流過位元線之一電流)判定儲存於記憶體胞元中之資料且將一判定結果傳送至記憶體控制器2作為讀取資料DAT。
上述記憶體裝置1及記憶體控制器2可藉由將其等組合在一起來構成一個裝置(或一個系統)。此一裝置之實例包含一記憶體卡(例如SD TM卡)、USB (通用序列匯流排)記憶體、一UFS (通用快閃儲存)裝置及一SSD (固態硬碟)。 [a-2] 記憶體胞元陣列10之電路組態
圖2係展示包含於本實施例之記憶體裝置1中之記憶體胞元陣列10之電路組態之一實例之一電路圖。圖2展示包含於記憶體胞元陣列10中之複數個區塊BLK中之一個區塊BLK。如圖2中展示，區塊BLK包含例如五個串單元SU0至SU4。
各串單元SU包含分別與位元線BL0至BLm-1 (m係1或一更大整數)相關聯之複數個NAND串NS。各NAND串NS包含例如記憶體胞元電晶體(下文亦簡稱為記憶體胞元) MT0至MTn-1及選擇電晶體STD及STS。各記憶體胞元電晶體MT包含一控制閘極及電荷儲存層。各記憶體胞元電晶體MT可實質上以一非揮發性方式儲存資料。選擇電晶體STD及STS之各者用於在各種操作期間選擇一串單元SU。
在各NAND串NS中，記憶體胞元電晶體MT0至MTn-1串聯耦合。選擇電晶體STD之汲極耦合至複數個位元線BL0至BLm-1中之一個相關聯位元線BL。選擇電晶體STD之源極耦合至串聯耦合之記憶體胞元電晶體MT0至MTn-1之一端。選擇電晶體STS之汲極耦合至串聯耦合之記憶體胞元電晶體MT0至MTn-1之另一端。選擇電晶體STS之源極耦合至源極線SL。
記憶體胞元電晶體MT0至MTn-1之控制閘極之各者耦合至複數個字線WL0至WLn-1中之一個相關聯字線WL。
複數個選擇電晶體STS之閘極耦合至選擇閘極線SGS。
串單元SU0中之複數個選擇電晶體STD之閘極耦合至選擇閘極線SGD0。串單元SU1中之複數個選擇電晶體STD之閘極耦合至選擇閘極線SGD1。串單元SU2中之複數個選擇電晶體STD之閘極耦合至選擇閘極線SGD2。串單元SU3中之複數個選擇電晶體STD之閘極耦合至選擇閘極線SGD3。串單元SU4中之複數個選擇電晶體STD之閘極耦合至選擇閘極線SGD4。
不同行位址指派給位元線BL0至BLm-1。各位元線BL由在複數個區塊BLK中被指派相同行位址之NAND串NS共用。選擇閘極線SGD0至SGD4及SGS及字線WL0至WLn-1提供給各區塊BLK。源極線SL例如由複數個區塊BLK共用。
耦合至一個串單元SU中之一共同字線WL之一組記憶體胞元電晶體MT稱為例如一胞元單元CU。例如，包含用於儲存1位元資料之記憶體胞元電晶體MT之胞元單元CU之儲存容量定義為「1頁」。根據儲存於記憶體胞元電晶體MT中之資料位元之數目，胞元單元CU可具有兩頁或更多之一儲存容量。
實施例之記憶體裝置1之記憶體胞元陣列10之電路組態不限於上述組態。包含於各區塊BLK中之串單元SU之數目及包含於各NAND串NS中之記憶體胞元電晶體MT及選擇電晶體STD及STS之數目可根據記憶體胞元陣列10之電路組態適當改變。 [a-3] 記憶體胞元陣列10之結構
將給出本實施例之記憶體裝置1之記憶體胞元陣列10之結構之一實例之一描述。在下文參考之圖式中，X方向對應於字線WL延伸之方向，Y方向對應於位元線BL延伸之方向，且Z方向對應於垂直於用於形成記憶體裝置1之半導體基板20之表面之方向。在平面圖中，視情況添加陰影以使視圖易於查看。添加至平面圖之陰影不一定與陰影組件之材料或特性相關。在截面圖中，視情況省略一組態(構件)之圖解以便使視圖易於查看。各圖式中之組態視情況以一簡化方式展示。 ＜記憶體胞元陣列10之平面佈局＞
圖3係展示本實施例之記憶體裝置1之記憶體胞元陣列10之一平面佈局之一實例之一平面圖。圖3展示對應於八個區塊BLK0至BLK7之區域。
如圖3中展示，例如，記憶體胞元陣列10之平面佈局在X方向上分割成兩個記憶體區域MA1及MA2及一連接區域HA。記憶體區域MA1及MA2之各者係用於儲存資料之區域。記憶體區域MA1及MA2之各者包含複數個NAND串NS。連接區域HA位於配置在X方向上之記憶體區域MA1與MA2之間。連接區域HA係其中提供記憶體胞元陣列10之互連堆疊之接觸件或類似物之一區域。
記憶體胞元陣列10包含複數個狹縫SLT及複數個狹縫SHE。
複數個狹縫SLT之各者具有在X方向上延伸之一部分。複數個狹縫SLT配置在Y方向上。複數個狹縫SLT之各者在X方向上穿越記憶體區域MA1及MA2及連接區域HA。各狹縫SLT具有例如其中一絕緣體及/或一板形接觸件嵌入於內部(在互連堆疊之凹槽中)之一結構。各狹縫SLT分割彼此相鄰之複數個互連件(例如字線WL0至WLn-1、選擇閘極線SGD及SGS)，其中介入狹縫SLT。在此實例中，由複數個狹縫SLT分區之區之各者對應於一個區塊BLK。在下文給出之描述中，在配置在Y方向上之複數個狹縫SLT中，配置於奇數位置處之狹縫SLT將稱為「SLTo」，且配置於偶數位置處之狹縫SLT將稱為「SLTe」。
複數個狹縫SHE配置於記憶體區域MA1及MA2中。對應於記憶體區域MA1之複數個狹縫SHE之各者跨記憶體區域MA1提供。在記憶體區域MA1中，複數個狹縫SHE配置在Y方向上。對應於記憶體區域MA2之複數個狹縫SHE之各者跨記憶體區域MA2提供。在記憶體區域MA2中，複數個狹縫SHE配置在Y方向上。在此實例中，四個狹縫SHE配置於相鄰狹縫SLT之間。狹縫SHE具有其中一絕緣體嵌入於內部(在互連堆疊之凹槽中)之一結構。狹縫SHE分割彼此相鄰之互連件，其中介入狹縫SHE。狹縫SHE僅分割選擇閘極線SGD。在此實例中，由狹縫SLT及狹縫SHE (或由兩個狹縫SHE)分區之區之各者對應於一個串單元SU。
連接區域HA包含複數個連接部分HP及複數個橋接部分BRG。
連接部分HP包含包括複數個字線WL等之互連堆疊之複數個接觸件(其亦可稱為接觸部分)。連接部分HP係包含稍後描述之複數個子階梯(及複數個球場形階梯區段)之一結構(下文中稱為一階梯結構)。連接部分HP經配置用於每兩個區塊BLK。換言之，連接部分HP配置於相鄰狹縫SLTo之間。各連接部分HP由一個狹縫SLTe分割。在下文給出之描述中，在配置在Y方向上之複數個連接部分HP中，位於奇數位置處之連接部分HP將稱為「HPo」，且位於偶數位置處之連接部分HP將稱為「HPe」。
橋接部分BRG經由記憶體胞元陣列10之互連堆疊電耦合記憶體區域MA1及MA2及連接部分HP。橋接部分BRG係與兩個記憶體區域MA1及MA2之互連堆疊連續之一結構。橋接部分BRG (為了區別，其亦可稱為橋接層)之複數個導電層之各者電耦合至第一記憶體區域MA1及第二記憶體區域MA2中之對應導電層。橋接部分BRG經配置用於各區塊。各橋接部分BRG配置於相鄰狹縫SLTo與SLTe之間。在狹縫SLTo與SLTe之間，橋接部分BRG在Y方向上相鄰於連接部分HP。例如，橋接部分BRG提供於狹縫SLTo與連接部分HP之間。在Y方向上彼此相鄰、其等之間具有狹縫SLTo之橋接部分BRG由狹縫SLTo分離及絕緣。
以此方式，記憶體胞元陣列10之互連堆疊中之導電層(及絕緣層)自記憶體區域MA1及MA2延伸至橋接部分BRG，且進一步自橋接部分BRG延伸至連接部分HP。配置在X方向上之兩個記憶體區域MA1及MA2經由在X方向上延伸之橋接部分BRG電耦合。與連接部分HP中之記憶體區域MA連續之部分之各導電層可具有無需橋接部分BRG直接耦合至記憶體區域MA之各導電層之區。
連接區域HA可進一步包含一接觸區域(未展示)。複數個接觸區域經配置例如用於各區塊BLK。接觸區域包含複數個接觸件(未展示)。連接部分HP之複數個接觸件耦合至接觸區域中之接觸件。接觸區域中之接觸件將連接部分HP之接觸件及記憶體胞元陣列10上方之互連件耦合至在記憶體胞元陣列10下方之互連件。接觸區域可在X方向上提供於連接部分HP與記憶體區域MA之間，或可沿著連接部分HP中之狹縫SLTe提供。
在記憶體胞元陣列10中，圖3中展示之佈局重複配置在Y方向上。本實施例之記憶體裝置1之記憶體胞元陣列10可具有在結構上不同於圖3中展示之平面佈局之一平面佈局。配置於相鄰狹縫SLT之間的狹縫SHE之數目可經設計為任何數。形成於相鄰狹縫SLT之間的串單元SU之數目可基於配置於相鄰狹縫SLT之間的狹縫SHE之數目改變。 ＜記憶體胞元陣列10之記憶體區域MA之結構＞ (記憶體胞元陣列10之記憶體區域MA之平面佈局)
圖4係展示本實施例之記憶體裝置1之記憶體胞元陣列10中之記憶體區域MA之一平面佈局之一實例之一平面圖。圖4顯示一個區塊BLK。如圖4中展示，在記憶體區域MA中，記憶體胞元陣列10包含複數個記憶體支柱MP、複數個接觸件CV及複數個位元線BL。各狹縫SLT包含一接觸件LI及一間隔件SP。
記憶體支柱MP之各者用作例如一個NAND串NS。在兩個相鄰狹縫SLT之間的區中，複數個記憶體支柱MP配置成例如24列及一交錯圖案。狹縫SHE以一預定間隔(間距)與記憶體支柱MP重疊。與狹縫SHE重疊之記憶體支柱MP與兩個不同選擇閘極線SGD接觸。
複數個位元線BL配置在X方向上。複數個位元線BL之各者具有在Y方向上延伸之一部分。各位元線BL經配置使得其在各串單元SU中在Z方向上與至少一個記憶體支柱MP重疊。在此實例中，兩個位元線BL經配置以與一個記憶體支柱MP重疊。與記憶體支柱MP重疊之兩個位元線BL中之一者經由接觸件CV電耦合至記憶體支柱MP。
例如，省略與狹縫SHE接觸之記憶體支柱MP與位元線BL之間的接觸件CV。因此，與狹縫SHE接觸之記憶體支柱MP與位元線BL電分離。
相鄰狹縫SLT之間的例如記憶體支柱MP及狹縫SHE之組件之數目及組件之配置不限於參考圖4描述之組態，而是可視情況改變。與各記憶體支柱MP重疊之位元線BL之數目可設計為任何數。
接觸件LI係具有在X方向上延伸之一部分之一導體。間隔件SP是提供於接觸件LI之側面上之一絕緣體。接觸件LI由間隔件SP夾置。接觸件LI藉由間隔件SP與在Y方向上相鄰於接觸件LI之導體(例如字線WL0至WLn-1及選擇閘極線SGD及SGS)分離及絕緣。 (記憶體胞元陣列10之記憶體區域MA之截面結構)
圖5係沿著圖4之線V-V截取且展示本實施例之記憶體裝置1之記憶體胞元陣列10之記憶體區域MA之一截面結構之一實例之一截面圖。如圖5中展示，記憶體胞元陣列10進一步包含一半導體基板(其在下文中可簡稱為一基板) 20、導電層21、22及25及絕緣層32a、32、34及38。記憶體胞元陣列10具有其中複數個導電層22 (22a、22b、22c)在Z方向上堆疊之一結構(互連堆疊300)。
絕緣層38提供於半導體基板20之上表面上。絕緣層38覆蓋對應於例如半導體基板20上之列解碼器模組15及/或感測放大器模組16之電路(未展示)。
導電層21提供於絕緣層38之上表面上。導電層21係例如沿著XY平面延伸之一板形層。導電層21用作源極線SL。導電層21包含例如摻雜有磷之矽。
絕緣層32a提供於導電層21之上表面上。導電層22a提供於絕緣層32a之上表面上。導電層22a係例如在一X-Y平面中擴展之一板形層。導電層22a用作一選擇閘極線SGS。導電層22a包含例如鎢。
絕緣層32及導電層22b在Z方向上交替堆疊於導電層22a之上表面上。各導電層22b係例如在一X-Y平面中擴展之一板形層。複數個堆疊導電層22b自半導體基板20之側依序分別用作字線WL0至WLn-1。導電層22b包含例如鎢。
導電層22c提供於最上導電層22b上方，其中介入一絕緣層32。導電層22c係例如沿著XY平面延伸之一板狀層。導電層22c用作選擇閘極線SGD。導電層22c包含例如鎢。
絕緣層34提供於導電層22c之上表面上。絕緣層34可由複數個層組成。導電層25提供於絕緣層34之上表面上。導電層25係例如在Y方向延伸之一線性層。導電層25用作位元線BL。在未展示之一區中，複數個導電層25配置在X方向上。導電層25包含例如銅。
記憶體支柱MP之各者經提供以在互連堆疊300中在Z方向上延伸，且穿透絕緣層32及導電層22。各記憶體支柱MP之底部與導電層21接觸。記憶體支柱MP與導電層22a之間的相交處用作一選擇電晶體STS。記憶體支柱MP與各導電層22b之間的相交處用作一個記憶體胞元電晶體MT。記憶體支柱MP與導電層22c之間的相交處用作一選擇電晶體STD。
記憶體支柱MP之各者包含例如一芯構件40、一半導體層41及一堆疊膜42。芯構件40經提供以在Z方向上延伸。例如，芯構件40之上端包含於比導電層22c靠上之一層中，且芯構件40之下端到達導電層21。半導體層41覆蓋芯構件40之周邊。在記憶體支柱MP之底部處，半導體層41之部分與導電層21接觸。除其中半導體層41及互連層21彼此接觸之部分之外，堆疊膜42覆蓋半導體層41之側面及底面。芯構件40包含例如氧化矽之一絕緣體。半導體層41包含例如矽。
一柱狀接觸件CV提供於記憶體支柱MP中之半導體層41之上表面上。在所繪示區中，描繪對應於六個記憶體支柱MP中之兩者之兩個接觸件CV。在記憶體區域MA中，一接觸件CV在未展示之一區(例如圖紙之深度方向或前方向上之一區)中耦合至未與狹縫SHE重疊且未耦合至接觸件CV之記憶體支柱MP。
一個導電層25 (即，一個位元線BL)與接觸件CV之上表面接觸。一個接觸件CV耦合至由狹縫SLT及SHE分區之空間之各者中之一個導電層25。即，提供於相鄰狹縫SLT與SHE之間的記憶體支柱MP及提供於兩個相鄰狹縫SHE之間的記憶體支柱MP電耦合至導電層25之各者。
狹縫SLT具有例如沿著X-Z平面提供之一部分且分割導電層22。狹縫SLT中之接觸件LI沿著狹縫SLT提供。接觸件LI之上端之部分與絕緣層34接觸。接觸件LI之下端與導電層21接觸。接觸件LI用作例如源極線SL之部分。一間隔件SP至少提供於接觸件LI與導電層22a、22b及22c之間。接觸件LI及導電層22a、22b及22c由間隔件SP分離及絕緣。
狹縫SHE具有例如沿著X-Z平面提供之一部分且分割至少導電層22c。狹縫SHE之上端與絕緣層34接觸。狹縫SHE之下端與最上導電層22b與導電層22c之間的絕緣層32接觸。狹縫SHE包含例如氧化矽之一絕緣體。狹縫SHE之上端及狹縫SLT之上端可對準或可不對準。狹縫SHE之上端及記憶體支柱MP之上端可對準或可不對準。
圖6係沿著圖5之線VI-VI截取且展示本實施例之記憶體裝置1中之記憶體支柱MP之截面結構之一實例之一截面圖。圖6展示平行於半導體基板20之表面且包含導電層22之一層中之記憶體支柱MP之截面結構。
如圖6中展示，堆疊膜42包含例如一隧穿絕緣膜43、一電荷捕獲膜44及一區塊絕緣膜45。
在包含導電層22之截面中，一芯構件40提供於記憶體支柱MP之中心部分中。一半導體層41包圍芯構件40之側面。隧穿絕緣膜43包圍半導體層41之側面。電荷捕獲膜44包圍隧穿絕緣膜43之側面。區塊絕緣膜45包圍電荷捕獲膜44之側面。導電層22包圍區塊絕緣膜45之側面。隧穿絕緣膜43包含例如氧化矽。電荷捕獲膜44包含例如氮化矽。區塊絕緣膜45包含例如氧化矽或氧化鋁。
在上述記憶體支柱MP之各者中，半導體層41用作記憶體胞元電晶體MT0至MTn-1及選擇電晶體STD及STS之通道區(電流路徑)。電荷捕獲膜44用作記憶體胞元電晶體MT之一電荷儲存層。記憶體裝置1藉由接通記憶體胞元電晶體MT0至MTn-1及選擇電晶體STD及STS來容許一電流經由記憶體支柱MP流動於位元線Bl與接觸件LI (源極線SL)之間。 ＜記憶體胞元陣列10之連接部分HP之結構＞
將參考圖7至圖12給出本實施例之記憶體裝置1中之連接部分HP之結構之描述。
圖7係展示本實施例之記憶體裝置1中之記憶體胞元陣列10之連接部分HP之平面佈局之一實例之一平面圖。圖8係展示本實施例之記憶體裝置1中之記憶體胞元陣列10之連接部分HP之截面結構之一實例之一截面圖。為了清楚繪示，連接部分HP之一些組件未在圖8中展示或以一簡化方式展示。
如圖7及圖8中展示，各連接部分HP包含形成部分(在下文中稱為子階梯) 311及312之複數個階梯。複數個子階梯311及複數個子階梯312提供於各連接部分HP中，使得當其在Z方向上看時，其等交替配置在X方向上。當複數個子階梯311及312在Y方向上看時，其等在Z方向上提供於不同位置(高度、分層區域)處。例如，在連接部分HP中，複數個子階梯311及312經佈局使得複數個子階梯311及312之配置自記憶體區域MA之端側向連接部分HP之中心部分逐步下降。
各子階梯311、312包含複數個導電層22及複數個絕緣層32。導電層22及絕緣層32之各者係經由橋接部分BRG自記憶體區域MA之互連堆疊300延伸或直接自記憶體區域MA延伸之層。各子階梯311、312包含k個導電層22。在各子階梯311、312中，一個導電層22及一個絕緣層32形成一個梯級80。各子階梯311、312包含配置在Z方向上之複數個梯級80 (例如k個梯級)。期望「k」係由2之一冪表示之一值(例如2、4、8及16…)。
在各子階梯311、312中，複數個導電層22之各者包含在Z方向上不與上層(導電層22及絕緣層32)重疊之複數個部分700 (在下文中稱為平台或平台部分)。在各子階梯311、312中，複數個平台(例如k個平台) 700之各者提供於包含於子階梯311及312中之複數個梯級80之各者上。因為形成平台700，因此一台階形成於子階梯311及312之複數個梯級80之間。在下文給出之描述中，各子階梯311、312之其上形成平台700之側(具有一台階之側)將稱為一台階形成表面(或一階梯形成表面、一台階配置區域或一平台配置區域)。在平行於半導體基板20之表面之方向上之台階形成表面之相對側上之子階梯311及312之表面將稱為背面。
子階梯311之各者在自第一記憶體區域MA1至第二記憶體區域MA2之方向上下降。換言之，子階梯311之各者在自第二記憶體區域MA2至第一記憶體區域MA1之方向上上升。在各子階梯311中，複數個平台700提供於面向第二記憶體區域MA2之側上。
子階梯312之各者在自第一記憶體區域MA1至第二記憶體區域MA2之方向上上升。換言之，子階梯312之各者在自第二記憶體區域MA2至第一記憶體區域MA1之方向上下降。在各子階梯312中，複數個平台700提供於面向第一記憶體區域MA1之側上。
在下文描述中，為了區分，子階梯311可方便地稱為向下子階梯311且子階梯312可方便地稱為向上子階梯312。
在本實施例中，一個子階梯311及一個子階梯312形成一個球場形階梯區段SS (SS1、SS2、SS3、…、SS7、SS8)。複數個球場形階梯區段(其等可簡稱為階梯區段或一主階梯及一球場狀結構) SS在X方向上配置於各連接部分HP中。在複數個球場形階梯區段SS中，複數個子階梯311及312經配置使得當在Z方向上看時，子階梯311之台階形成表面面向子階梯312之台階形成表面。
連接區域HP包含複數個中間部分IP (IP1、IP2、IP3、IP4)。各中間部分IP提供於在X方向上彼此相鄰之子階梯311與312之間的區域中。在下文描述中，中間部分IP可稱為一邊界部分(或一斜坡部分、一懸崖部分或一邊界區)。
複數個中間部分IP之各者由各由一個導電層22及一個絕緣層32組成之複數個組(複數個梯級80)之側面形成。各中間部分IP具有自記憶體區域MA1向記憶體區域MA2或自記憶體區域MA2向記憶體區域MA1傾斜之一表面(在下文中稱為一傾斜表面)。
中間部分IP藉由在記憶體裝置1之製造程序中對連接部分HP執行之一蝕刻程序形成。複數個中間部分IP1指示其等由相同製造程序共同處理。複數個中間部分IP2指示其等由相同製造程序共同處理。複數個中間部分IP3指示其等由相同製造程序共同處理。
各中間部分IP1提供於各球場形階梯區段SS中之子階梯311與子階梯312之間。各中間部分IP2提供於球場形階梯區段SS之間。各中間部分IP3提供於各包含複數個球場形階梯區段SS之兩個群組GP之間。中間部分IP4提供於連接部分HP中之第一區R1與第二區R2之間。
例如，在圖8中展示之連接部分HP中，第一區R1之複數個子階梯311及312之複數個導電層22對應於記憶體胞元陣列10之複數個導電層22中之上半導電層22 (即，字線WLi至WLn-1及選擇閘極線SGD)。第二區R2之複數個子階梯311及312之複數個導電層22對應於記憶體胞元陣列10之複數個導電層22中之下半導電層22 (即，選擇閘極線SGS及字線WL0至WLi-1)。
連接部分HP包含複數個接觸件(接觸部分) CC。
複數個接觸件CC之各者提供於各子階梯311、312之複數個平台700之對應一個平台700之上表面上。各接觸件CC經由平台700及橋接部分BRG之橋接層(導電層22)電耦合至記憶體區域MA1及MA2中之複數個導電層22中之一者。
複數個互連件(例如包含金屬之導電層) 26在Z方向上提供於連接區域HA上方。複數個互連件26之各者電耦合至複數個接觸件CC之對應者。因此，各互連件26經由接觸件CC及平台700電耦合至對應導電層22 (字線WL或選擇閘極線SGS、SGD)。複數個互連件26之各者經由提供於接觸區域(未展示)中之另一接觸件(未展示)電耦合至例如列解碼器模組15之一電路。
取決於連接部分HP之結構及其製造程序，可存在其中平台700提供於連接部分HP之一特定層(在Z方向上之一特定位置之導電層22)中之兩個或更多個子階梯311及312之各者上之一情況。在此情況中，可提供不與接觸件CC直接接觸之一平台。
本實施例之記憶體裝置1在連接部分HP之子階梯311及312 (或中間部分IP)上不包含在Z方向上延伸之一梁狀結構。梁狀結構係不用作記憶體裝置1之一構成元件之一多餘構件(虛設圖案)。梁狀結構係包含在Z方向上堆疊之一或多個導電層(或絕緣層)及一或多個絕緣層之一結構。例如，此梁狀結構在製造程序期間產生以便保證記憶體裝置1之構成構件與遮罩層之間的對準之一尺寸裕度。
提供於連接部分HP中之子階梯311及312之數目根據互連堆疊300中之導電層22之數目及指派給各子階梯311、312之導電層22之數目適當設計。例如，若導電層22之數目係圖8中展示之實例之數目之一半，則提供於區R1中之球場形階梯區段SS及子階梯311及312之數目定義連接部分HP。在此情況中，區R1中之球場形階梯區段SS1及SS2之複數個子階梯311及312 (平台700)與互連堆疊300之上半導電層22相關聯，且區R1中之球場形階梯區段SS3及SS4之複數個子階梯311及312與互連堆疊300之下半導電層22相關聯。 (子階梯311及312之結構實例)
將參考圖9給出本實施例之記憶體裝置1中之連接部分HP中之子階梯311及312之結構之一更特定描述。圖9係示意性展示提供於圖8之連接部分HP之區R1中之複數個球場形階梯區段SS及複數個子階梯311及312之結構之一截面圖。
如圖9中展示，各子階梯311、312提供於球場形階梯區段SS中。在各球場形階梯區段SS中，兩個子階梯311及312之台階形成表面面向球場形階梯區段SS之中心側。在各球場形階梯區段SS之兩個子階梯311及312中，一個子階梯在Z方向上之位置位於另一子階梯在Z方向上之位置上方。
如上文描述，各子階梯311、312包含提供於各梯級80之導電層22上之一平台700。因此，一台階799形成於配置在Z方向上之梯級80之間。
在各球場形階梯區段SS中，一中間部分IP1提供於兩個子階梯311與312之間。中間部分IP1用作球場形階梯區段SS之兩個子階梯311與312之間的一邊界部分。
更明確言之，圖9中展示之各球場形階梯區段SS1、SS2、SS3、SS4具有下文描述之組態。
第一球場形階梯區段SS1包含一子階梯(向下子階梯) 311-1、一子階梯(向上子階梯) 312-1及一中間部分IP1-1。子階梯311-1提供於記憶體區域MA1之側上，且子階梯312-1提供於記憶體區域MA2之側上。子階梯311-1在Z方向上之位置H1高於子階梯312-1在Z方向上之位置H2。在此應注意，各子階梯311、312之頂部在Z方向上之位置用作用於比較子階梯311及312在Z方向上之位置之一參考。連接部分HP中之構件(例如子階梯311及312)在Z方向上之位置表示為自半導體基板20之表面量測之位置。
當在Z方向上看時，中間部分IP1-1在X方向上提供於子階梯311-1與子階梯312-1之間。當在Y方向上看時，中間部分IP1-1在X方向上面向下子階梯312-1之台階形成表面。當在Y方向上看時，中間部分IP1-1在Z方向上提供於上子階梯311-1之最下梯級(底部)與下子階梯312-1之最下梯級之間。中間部分IP1-1之傾斜表面從上子階梯311-1之最下梯級延伸至下子階梯312-1之最下梯級。中間部分IP1之傾斜表面可為實質上垂直於半導體基板20之表面之一表面。
中間部分IP1在Z方向上具有一尺寸D1 (參閱圖12)。
當在Z方向上看時，第二球場形階梯區段SS2在X方向上經由中間部分IP2-1相鄰於球場形階梯區段SS1。球場形階梯區段SS2在Z方向上之位置低於球場形階梯區段SS1在Z方向上之位置。
球場形階梯區段SS2包含一子階梯311-2、一子階梯312-2及一中間部分IP1-2。子階梯311-2提供於記憶體區域MA1之側上，且子階梯312-2提供於記憶體區域MA2之側上。當在Z方向上看時，子階梯311-2在X方向上與子階梯312-1對準，其等之間具有中間部分IP2-1。子階梯311-2在X方向上配置於子階梯312-1與子階梯312-2之間。子階梯311-2在Z方向上之位置H3低於子階梯312-2在Z方向上之位置H4。
在X方向上彼此相鄰之兩個球場形階梯區段SS1及SS2中，子階梯311在Z方向上之位置與子階梯312在Z方向上之位置之間的關係在各球場形階梯區段SS中不同。
中間部分IP1-2在X方向上提供於子階梯311-2與子階梯312-2之間。中間部分IP1-2在Z方向上提供於子階梯312-2下方。中間部分IP1-2在X方向上面向子階梯311-2之台階形成表面。中間部分IP1-2之傾斜表面自子階梯312-2之最下梯級延伸至子階梯311-2之最下梯級。中間部分IP1-2在Z方向上具有一尺寸D1。
中間部分IP2-1配置於第一球場形階梯區段SS1與第二球場形階梯區段SS2之間的一區(邊界區)中。中間部分IP2-1提供於子階梯312-1之最上梯級(頂部)與子階梯311-2之最上梯級之間。中間部分IP2-1之傾斜表面從上子階梯312-1之最上梯級延伸至下子階梯311-2之最上梯級。中間部分IP2-1在Z方向上具有一尺寸D2 (參閱圖12)。例如，中間部分IP2-1之尺寸D2大於中間部分IP1之尺寸D1。
當在Z方向上看時，第三球場形階梯區段SS3在X方向上經由中間部分IP3相鄰於第二球場形階梯區段SS2。球場形階梯區段SS3在Z方向上之位置低於球場形階梯區段SS2在Z方向上之位置。
球場形階梯區段SS3包含一子階梯311-3、一子階梯312-3及一中間部分IP1-3。在球場形階梯區段SS3中，子階梯311-3及312-3之組態類似於球場形階梯區段SS1之子階梯311-1及312-1之組態。
在子階梯311-3及312-3在X方向上之配置中，子階梯311-3提供於記憶體區域MA1之側上，且子階梯312-3提供於記憶體區域MA2之側上。子階梯311-3在Z方向上之位置H5高於子階梯312-3在Z方向上之位置H6。子階梯311-3及312-3在Z方向上之位置H5及H6低於上述子階梯311-2在Z方向上之位置H3。
在球場形階梯區段SS3中，中間部分IP1-3提供於子階梯311-3與子階梯312-3之間。中間部分IP1-3在Z方向上提供於子階梯311-3下方。中間部分IP1-3之傾斜表面在X方向上面向子階梯312-3之台階形成表面。中間部分IP1-3在Z方向上具有一尺寸D1。
中間部分IP3配置於第二球場形階梯區段SS2與第三球場形階梯區段SS3之間的一區(邊界區)中。中間部分IP3提供於子階梯312-2之最上梯級與子階梯311-3之最上梯級之間。中間部分IP3之傾斜表面自子階梯312-2之頂部延伸至子階梯311-3之頂部。中間部分IP3在Z方向上具有一尺寸D3 (參閱圖12)。例如，中間部分IP3之尺寸D3大於中間部分IP2之尺寸D2。
第四球場形階梯區段SS4在X方向上相鄰於第三球場形階梯區段SS3，其等之間定位有中間部分IP2-2。上述球場形階梯區段SS3在X方向上配置於球場形階梯區段SS2與球場形階梯區段SS4之間。球場形階梯區段SS4在Z方向上之位置高於球場形階梯區段SS3在Z方向上之位置。
球場形階梯區段SS4包含一子階梯311-4、一子階梯312-4及一中間部分IP1-4。在球場形階梯區段SS4中，子階梯311-4及312-4之組態類似於球場形階梯區段SS2之子階梯311-2及312-2之組態。
在子階梯311-4及312-4在X方向上之配置中，子階梯311-4提供於記憶體區域MA1之側上，且子階梯312-4提供於記憶體區域MA2之側上。子階梯311-4在Z方向上之位置H7低於子階梯312-4在Z方向上之位置H8。子階梯311-4及312-4在Z方向上之位置H7及H8低於上述子階梯311-2在Z方向上之位置H3。子階梯311-4及312-4在Z方向上之位置H7及H8高於上述子階梯311-3在Z方向上之位置H5。
在球場形階梯區段SS4中，中間部分IP1-4提供於子階梯311-4與子階梯312-4之間。中間部分IP1-4在Z方向上提供於子階梯312-4下方。中間部分IP1-4之傾斜表面在X方向上面向子階梯311-4之台階形成表面。中間部分IP1-4在Z方向上具有一尺寸D1。
如上文描述，各接觸件CC提供於子階梯311及312之各者之導電層22之平台700上。各接觸件CC耦合至一上層之互連件26。
如上文描述，在各球場形階梯區段SS中，子階梯311及子階梯312在X方向及Z方向上彼此傾斜相鄰。
在下文描述中，由在X方向上彼此相鄰之兩個球場形階梯區段SS (其等之間定位有中間部分IP2)之四個子階梯311及312組成之組GP將稱為階梯群組GP (GP1、GP2、…)。當形成階梯群組GP之四個子階梯311及312描述於球場形階梯區段SS之單元中時，配置在X方向上之兩個球場形階梯區段SS (其等之間定位有中間部分IP2)將稱為一球場群組SX (SX1、SX2、…)。 (階梯群組GP之子階梯311及312之佈局)
參考圖10，將給出關於連接部分HP之階梯群組GP1及GP2之各者如何構造於本實施例之記憶體裝置1中之一更特定描述(即，複數個子階梯311及312在X方向上之配置圖案及在Z方向上之此等位置)。
圖10之(a)係繪示階梯群組GP1 (球場群組SX1)之複數個子階梯311及312之配置之一示意性截面圖。圖10之(b)係繪示階梯群組GP2 (球場群組SX2)之複數個子階梯311及312之配置之一示意性截面圖。
在圖10之(a)及(b)中展示之實例中，配置各階梯群組GP1、GP2之複數個子階梯311及312之定向係自第一記憶體區域MA1至第二記憶體區域MA2之方向(自圖紙右側至左側之方向)，且此方向被認為是用於描述本實施例之參考方向。在此配置方向上，子階梯(向下子階梯) 311及子階梯(向上子階梯) 312交替配置於各階梯群組GP中。
如上文描述，當複數個子階梯311及312提供於不同高度處時，複數個子階梯311及312之複數個台階形成表面在X方向上不排列於相同高度(層)處。即，複數個平台700在X方向上不存在於相同直線(相同高度)上。
如圖10之(a)中展示，在屬於階梯群組GP1之四個子階梯311-1、312-1、311-2及312-2中，子階梯311-1之頂部在Z方向上之位置H1高於子階梯312-1、311-2及312-2之頂部在Z方向上之位置H2、H3及H4中之任何者。子階梯311-2之頂部在Z方向上之位置H3低於子階梯311-1、312-1及312-2之頂部在Z方向上之位置H1、H2及H4中之任何者。
子階梯312-1之頂部在Z方向上之位置H2低於子階梯311-1之頂部在Z方向上之位置H1且高於子階梯312-2之頂部在Z方向上之位置H4。子階梯312-2之頂部在Z方向上之位置H4低於子階梯312-1之頂部在Z方向上之位置H2且高於子階梯311-2之頂部在Z方向上之位置H3。
如上文描述，在本實施例中，在由兩個相鄰球場形階梯區段SS1及SS2組成之階梯群組GP1中，四個子階梯311-1、312-1、311-2及312-2在X方向上(例如，在自第一記憶體區域MA1至第二記憶體區域MA2之一方向上)依子階梯311-1、子階梯312-1、子階梯311-2及子階梯312-2之順序配置。
另外，此四個子階梯311-1、312-1、311-2、312-2在Z方向上依子階梯311-1、子階梯312-2、子階梯312-2及子階梯311-2之順序(即，依子階梯311及312在Z方向上之高度降冪)配置。
如圖10之(b)中展示，在屬於階梯群組GP2之四個子階梯311-3、312-3、311-4及312-4中，子階梯312-4之頂部在Z方向上之位置H8高於子階梯311-3、312-3及311-4之頂部在Z方向上之位置H5、H6及H7中之任何者。子階梯312-3之頂部在Z方向上之位置H6低於子階梯311-3、311-4及312-4之頂部在Z方向上之位置H5、H7及H8中之任何者。
子階梯311-4之頂部在Z方向上之位置H7低於子階梯312-4之頂部在Z方向上之位置H8且高於子階梯311-3之頂部在Z方向上之位置H5。
子階梯311-3之頂部在Z方向上之位置H5低於子階梯311-4之頂部在Z方向上之位置H7且高於子階梯312-3之頂部在Z方向上之位置H6。
如上文描述，在本實施例中，在由X方向上之兩個相鄰球場形階梯區段SS3及SS4組成之階梯群組GP2中，四個子階梯311-3、312-3、311-4及312-4在X方向上依子階梯311-3、子階梯312-3、子階梯311-4及子階梯312-4之順序自第一記憶體區域MA1配置至第二記憶體區域MA2。
此四個子階梯311-3、312-3、311-4及312-4在Z方向上依子階梯312-4、子階梯311-4、子階梯311-3及子階梯312-3之順序(即，依子階梯311及312在Z方向上之高度降冪)配置。
在階梯群組GP1之複數個子階梯311-1、312-1、311-2及312-2中，自第一記憶體區域MA1至第二記憶體區域MA2計數之第三子階梯311-2在Z方向上存在於最低位置處。
另一方面，在階梯群組GP2之複數個子階梯311-3、312-3、311-4及312-4中，自第一記憶體區域MA1至第二記憶體區域MA2計數之第二子階梯312-3在Z方向上存在於最低位置處。
當複數個子階梯311-3、312-3、311-4及312-4之高度順序依自第二記憶體區域MA2至第一記憶體區域MA1之順序計數時，具有高度H6之子階梯312-3係自第二記憶體區域MA2之側計數之第三子階梯。
當相對於階梯群組GP2之複數個子階梯311-3、312-3、311-4及312-4之台階形成表面之配置定向在自第二記憶體區域MA2之側至第一記憶體區域MA1之側之方向上看複數個子階梯311-3、312-3、311-4及312-4時，子階梯311-3及311-4可被視作向上子階梯且子階梯312-3及312-4可被視作向下子階梯。
如自上文可見，階梯群組GP2之子階梯311-3、312-3、311-4及312-4之結構與階梯群組GP1之子階梯311-1、312-1、311-2及312-2之結構對稱。
即，在本實施例中，階梯群組GP2 (球場群組SX2)之複數個子階梯311-3、312-3、311-4及312-4之高度位置之分佈與階梯群組GP1 (球場群組SX1)之複數個子階梯311-1、312-1、311-2及312-2之高度位置之分佈具有一鏡像關係(關於X方向對稱)，其中中間部分IP3作為一邊界(對稱軸)。
在階梯群組GP1中，第二球場形階梯區段SS2之子階梯311-2及312-2之高度位置之分佈與第一球場形階梯區段SS1之階梯311-1及312-1之高度位置之分佈具有一鏡像關係，其中中間部分IP2-1作為一邊界。同樣，在階梯群組GP2中，第四球場形階梯區段SS4之子階梯311-4及312-4之高度位置之分佈與球場形階梯區段SS3之子階梯311-3及312-3之高度位置之分佈具有一鏡像關係，其中中間部分IP2-2作為一邊界。
在本實施例中，具有一鏡像關係之兩個結構之對稱軸係與各中間部分IP之傾斜表面相交且沿著Z方向之一軸(該軸在下文中可稱為Z軸)。
在連接部分HP中，區R2中之複數個子階梯311及312之高度位置之分佈與區R1中之複數個子階梯311及312之高度位置之分佈具有一鏡像關係，其中與中間部分IP4相交之Z軸作為一對稱軸。然而，區R2中之複數個子階梯311及312提供於在Z方向上低於區R1中之複數個子階梯311及312之區(層)中。 (屬於不同階梯群組GP之子階梯311及312之結構)
參考圖11，將給出屬於不同階梯群組GP之複數個子階梯311及312之結構之一描述(X方向上之配置圖案及Z方向上之位置)。
圖11係繪示複數個子階梯311及312之結構之一示意性截面圖，其中經由中間部分IP3配置在X方向上之兩個球場形階梯區段SS2及SS3從本實施例之記憶體裝置1之連接部分HP擷取出來。
如圖11中展示，在其等之間配置有中間部分IP3之兩個球場形階梯區段SS2及SS3中，複數個子階梯311-2、312-2、311-3及312-3依子階梯311-2、子階梯312-2、子階梯311-3及子階梯312-3之順序自第一記憶體區域MA1之側配置至第二記憶體區域MA2之側。
如上文描述，子階梯311-2在Z方向上具有高度H3，且子階梯312-2在Z方向上具有高度H4。子階梯311-3在Z方向上具有高度H5，且子階梯311-4在Z方向上具有高度H6。
子階梯311-2在Z方向上之位置H3低於子階梯312-2在Z方向上之位置H4且高於子階梯311-3在Z方向上之位置H5。
子階梯311-3在Z方向上之位置H5低於子階梯311-2在Z方向上之位置H3且高於子階梯312-3在Z方向上之位置H6。
此四個子階梯311-2、312-2、311-3、312-3在Z方向上依子階梯312-2、子階梯311-2、子階梯311-3及子階梯312-3之順序(即，依子階梯311及312之頂部在Z方向上之高度降冪)配置。
由此可見，在球場形階梯區段SS2及SS3之複數個子階梯311-2、312-2、311-3及312-3中，子階梯311-2、312-2、311-3及312-3在Z方向上之高度降冪不同於子階梯311-2、312-2、311-3及312-3在X方向上之配置順序。
另外，球場形階梯區段SS2之子階梯311-2及312-2之高度位置之分佈與球場形階梯區段SS3之子階梯311-3及312-3之高度位置之分佈具有一鏡像關係，其中中間部分IP3作為一邊界。 (球場形階梯區段SS之結構)
如圖8至圖11中展示，區R1中之四個球場形階梯區段SS1、SS2、SS3及SS4沿著X方向依球場形階梯區段SS1、球場形階梯區段SS2、球場形階梯區段SS3及球場形階梯區段SS4之順序配置在自記憶體區域MA1至記憶體區域MA2之一方向上。
當球場形階梯區段SS1、SS2、SS3及SS4在Z方向上之位置(座標)在球場形階梯區段SS之單元中比較時，Z方向上之高度降冪是球場形階梯區段SS1、球場形階梯區段SS2、球場形階梯區段SS4及球場形階梯區段SS3之順序。
球場形階梯區段SS在Z方向上之位置被認為是作為包含於各球場形階梯區段SS中之兩個子階梯311及312中之一者且在Z方向上之位置更高之子階梯之頂部之位置。
將對此進行具體描述。
球場形階梯區段SS1在Z方向上提供於球場形階梯區段SS2、SS3及SS4上方。
球場形階梯區段SS2在Z方向上提供於球場形階梯區段SS1下方及球場形階梯區段SS4上方。
球場形階梯區段SS4在Z方向上提供於球場形階梯區段SS2下方及球場形階梯區段SS3上方。
球場形階梯區段SS3在Z方向上提供於球場形階梯區段SS1、SS2及SS4下方。
當區R2中之球場形階梯區段SS5、SS6、SS7及SS8之位置如同區R1中之球場形階梯區段SS1、SS2、SS3及SS4之位置般在Z方向上比較時，球場形階梯區段SS5、SS6、SS7及SS8在Z方向上之高度降冪是球場形階梯區段SS8、球場形階梯區段SS7、球場形階梯區段SS5及球場形階梯區段SS6之順序。
然而，如上文描述，球場形階梯區段SS5、SS6、SS7及SS8在Z方向上之位置低於球場形階梯區段SS3在Z方向上之位置。例如，球場形階梯區段SS5在Z方向上提供於區R1之球場形階梯區段SS3下方及球場形階梯區段SS6上方。球場形階梯區段SS7及SS8在Z方向上提供於區R1中之球場形階梯區段SS3下方及球場形階梯區段SS5上方。
如上文描述，複數個球場形階梯區段SS之高度位置之分佈具有類似於子階梯311及312之高度位置之分佈之一組態。 (中間部分IP之結構)
參考圖12，將給出本實施例之記憶體裝置1中之連接部分HP中之複數個中間部分IP之結構之一描述。
圖12係繪示本實施例之記憶體裝置1中之連接部分HP中之複數個中間部分(邊界部分、傾斜部分、懸崖部分) IP之結構之一示意性截面圖。
如上文描述，複數個中間部分IP1 (IP1-1、IP1-2、IP1-3及IP1-4)、IP2 (IP2-1、IP2-2)、IP3及IP4提供於連接部分HP中。各中間部分IP包含複數個導電層22及複數個絕緣層32。不同於子階梯311及312，中間部分IP沒有平台700。因此，一接觸件CC未提供於中間部分IP上。然而，應注意，一接觸件CC可與中間部分IP之最上導電層22接觸。
中間部分IP1-1提供於球場形階梯區段SS1中。中間部分IP1-1具有面向第二記憶體區域MA2之一傾斜表面F1-1。傾斜表面F1-1自第一記憶體區域MA1之側傾斜向第二記憶體區域MA2之側。
中間部分IP1-2提供於球場形階梯區段SS2中。中間部分IP1-2具有面向第一記憶體區域MA1之一傾斜表面F1-2。傾斜表面F1-2自第二記憶體區域MA2之側傾斜向第一記憶體區域MA1之側。
中間部分IP1-3提供於球場形階梯區段SS3中。中間部分IP1-3具有面向第二記憶體區域MA2之一傾斜表面F1-3。傾斜表面F1-3自第一記憶體區域MA1之側傾斜向第二記憶體區域MA2之側。
中間部分IP1-4提供於球場形階梯區段SS4中。中間部分IP1-4具有面向第一記憶體區域MA1之一傾斜表面F1-4。傾斜表面F1-4自第二記憶體區域MA2之側傾斜向第一記憶體區域MA1之側。
中間部分IP2-1提供於球場形階梯區段SS1與球場形階梯區段SS2之間的邊界區中。中間部分IP2-1在X方向上提供於中間部分IP1-1與中間部分IP1-2之間的一位置處。中間部分IP2-1具有面向第二記憶體區域MA2之一傾斜表面F2-1。傾斜表面F2-1自第一記憶體區域MA1之側傾斜向第二記憶體區域MA2之側。
中間部分IP2-2提供於球場形階梯區段SS3與球場形階梯區段SS4之間的邊界區中。中間部分IP2-2在X方向上提供於中間部分IP1-3與中間部分IP1-4之間的一位置處。中間部分IP2-2具有面向第一記憶體區域MA1之一傾斜表面F2-2。傾斜表面F2-2自第二記憶體區域MA2之側傾斜向第一記憶體區域MA1之側。
中間部分IP3提供於球場形階梯區段SS2與球場形階梯區段SS3之間的邊界區中。中間部分IP3在X方向上提供於中間部分IP1-2與中間部分IP1-3之間的一位置處。中間部分IP3具有面向第二記憶體區域MA2之一傾斜表面F3。傾斜表面F3自第一記憶體區域MA1之側傾斜向第二記憶體區域MA2之側。
例如，中間部分IP1之傾斜表面F1之傾斜角、中間部分IP2之傾斜表面F2之傾斜角及中間部分IP3之傾斜表面F3之傾斜角實質上相等。然而，應注意，中間部分IP1、IP2及IP3之傾斜角可取決於處理條件而不同。中間部分IP之傾斜角係由X方向(基板20或平台700之上表面)與傾斜表面形成之一角度。
傾斜表面F1、F2及F3不限於平坦表面，而是可具有不規則性。由於不規則性，傾斜表面F1、F2及F3上可產生台階。可在傾斜表面F1、F2及F3上產生台階之平台之大小遠小於子階梯311及312之平台700之大小。
各中間部分IP在Z方向上具有一尺寸，如下文描述。
例如，中間部分IP在Z方向上之尺寸(中間部分IP之高度)係在Z方向上自連接至一中間部分IP之上端(頂部)之平台表面至連接至該中間部分IP之下端(底部)之平台表面之一距離。中間部分IP之上端係互連件26之側上之中間部分IP之一端，且中間部分IP之下端係基板20之側上之中間部分IP之一端。
各中間部分IP1在Z方向上具有尺寸D1。尺寸D1實質上等於例如子階梯311 (或子階梯312)在Z方向上之尺寸D0。然而，應注意，尺寸D1可不同於尺寸D0且例如可比尺寸D0大一個梯級。各中間部分IP2在Z方向上具有尺寸D2。尺寸D2大於尺寸D1。例如，尺寸D2係尺寸D1之約1.5至2倍。中間部分IP3在Z方向上具有尺寸D3。尺寸D3大於尺寸D2且例如係尺寸D2之約1.5至2倍。
例如，關於中間部分IP在Z方向上之位置座標，中間部分IP1-1之上端在Z方向上之位置Ha位於中間部分IP2-1之上端在Z方向上之位置Hb1上方。中間部分IP2-1之上端在Z方向上之位置Hb1相同於子階梯312-1之最上梯級(頂部)上之平台700在Z方向上之位置H2。
中間部分IP1-2之上端在Z方向上之位置Hc低於中間部分IP2-1之上端在Z方向上之位置Hb1且高於中間部分IP2-1之下端在Z方向上之位置Hb2。中間部分IP2-1之下端在Z方向上之位置Hb2相同於子階梯311-2之最上平台700在Z方向上之位置H3。
中間部分IP1-3之上端在Z方向上之位置Hd高於中間部分IP2-2之下端在Z方向上之位置Hb3且低於中間部分IP2-2之上端在Z方向上之位置Hb4。中間部分IP2-2之下端在Z方向上之位置Hb3相同於子階梯312-3之最上平台700在Z方向上之位置H6。
中間部分IP1-4之上端在Z方向上之位置He高於中間部分IP2-2之上端在Z方向上之位置Hb4。中間部分IP2-2之上端在Z方向上之位置Hb4相同於子階梯311-4之最上平台700在Z方向上之位置H7。
中間部分IP3之上端在Z方向上之位置Hf低於中間部分IP1-1之上端在Z方向上之位置Ha且高於中間部分IP1-2之上端在Z方向上之位置Hc。中間部分IP3之下端在Z方向上之位置Hg低於中間部分IP1-4之上端在Z方向上之位置He且高於中間部分IP1-3之上端在Z方向上之位置Hd。
各中間部分IP1之上端連續連接至子階梯311及312之對應者之最下平台700。各中間部分IP1之上端之位置在Z方向上實質上相同於與中間部分IP1之上端連接之最下平台700之位置。各中間部分IP2之上端連續連接至子階梯311及312之對應者之最上平台700。各中間部分IP2之上端之位置在Z方向上實質上相同於與中間部分IP2之上端連接之最上平台700之位置。中間部分IP3之上端連續連接至子階梯312之最上平台700。中間部分IP3之上端之位置在Z方向上實質上相同於與中間部分IP3之上端連接之最上平台700之位置。
因此，中間部分IP之上端在Z方向上之位置實質上相同於連接至上端之平台700上之接觸件CC之底部在Z方向上之位置。
在X方向上配置之兩個階梯群組GP1及GP2中，類似於屬於兩個階梯群組GP1及GP2之子階梯311及312 (及球場形階梯區段SS)之高度位置之分佈，屬於階梯群組GP1之複數個中間部分IP1-1、IP1-2及IP2-1之高度位置之分佈與屬於階梯群組GP2之複數個中間部分IP1-3、IP1-4及IP2-2之高度位置之分佈具有一鏡像關係，其中中間部分IP3作為一邊界。
在圖8中展示之連接部分HP之區R2中之複數個子階梯311及312、複數個球場形階梯區段SS及複數個中間部分IP具有其中圖9至圖12中展示之組態被水準翻轉之一結構，且自第二記憶體區域MA2配置向第一記憶體區域MA1。區R2中之複數個中間部分IP之高度位置之分佈與圖12中展示之複數個中間部分IP之高度位置之分佈具有一鏡像關係，其中中間部分IP4作為一邊界部分。
中間部分IP4在X方向上相鄰於球場形階梯區段SS4。
中間部分IP4具有面向第二記憶體區域MA2之一傾斜表面F4。傾斜表面F4自第一記憶體區域MA1之側傾斜向第二記憶體區域MA2之側。中間部分IP4之上端在Z方向上之位置高於中間部分IP1-4之上端之位置He且低於中間部分IP1-2之上端之位置Hc。例如，中間部分IP4之上端在Z方向上之位置相同於子階梯312-4之最上平台700之位置H8。中間部分IP4在Z方向上具有一尺寸D4。尺寸D4大於尺寸D3且例如係尺寸D3之約1.5至2倍。
本實施例之記憶體裝置1之連接部分HP中之子階梯311及312及球場形階梯區段SS藉由稍後描述之製造程序形成以便具有上述週期性結構。
因此，在本實施例之記憶體裝置1中，彼此相鄰之結構(子階梯、球場形階梯區段、階梯群組等)(其中藉由在製造程序中批量蝕刻複數個層來產生之中間部分IP1、IP2、IP3及IP4作為邊界)彼此具有一鏡像關係。
在圖7至圖12中，子階梯311及312在Z方向上之位置(座標)展示為子階梯311及312之頂部(最上部分)在Z方向上之位置。然而，應注意，子階梯311及312在Z方向上之位置可由除子階梯311及312之頂部之外之一部分指示。例如，子階梯311及312在Z方向上之位置可由子階梯311及312之底部(最下部分)之位置或子階梯311及312之頂部與底部之間的中心位置指示。在圖7至圖12中，子階梯311及312在X方向上之位置係在第一記憶體區域M1之側上之子階梯311及312之端之位置。然而，應注意，子階梯311及312在X方向上之位置可由除在第一記憶體區域M1之側上之子階梯311及312之端之外之部分指示。例如，子階梯311及312在X方向上之位置可由在第二記憶體區域MA2之側上之子階梯311及312之端之位置或子階梯在X方向上之兩端之間的中心位置指示。
即使子階梯311及312之參考位置改變，複數個子階梯311及312在X方向及Z方向兩者上仍維持相同於參考圖7至圖12描述之位置關係。
此外，除半導體基板20之外之一結構可用於參考關於Z方向之「上」及「頂部」。例如，在其中移除半導體基板20之一晶片接合結構之情況中，平台700面向以便在其上提供接觸件CC之方向可與「上」及「頂部」相關聯。 [b] 製造方法
第一實施例之記憶體裝置之一製造方法將參考圖13至圖24描述。圖13、圖15、圖16、圖18、圖19、圖21、圖22及圖24之各者係繪示製造實施例之記憶體裝置1之方法中之一個步驟之一截面圖。圖14、圖17、圖20及圖23之各者係繪示製造實施例之記憶體裝置之方法中之一個步驟之一截面圖，連接部分HP之部分被擷取出來。
如圖13中展示，例如，藉由CVD (化學氣相沈積)，包含列解碼器模組15等之一電路(未展示)形成於半導體基板20上，且接著絕緣層38形成於半導體基板20上。半導體基板20上之電路覆蓋有絕緣層38。一導電層21例如藉由CVD形成於絕緣層38上。導電層21係用於記憶體胞元陣列10中之源極線SL之一層。
一絕緣層32a例如藉由CVD形成於導電層21上。複數個絕緣層32及複數個絕緣層39例如藉由CVD逐個交替形成於絕緣層32a上。
因此，在一記憶體區域MA及一連接區域HA中，一層堆疊300X在Z方向上形成於半導體基板20上方。層堆疊300X在Z方向上之最下層是絕緣層32a，且此最下絕緣層32a形成於導電層21之上表面上。絕緣層39形成於絕緣層32a之上表面上。
複數個絕緣層39係在稍後描述之步驟中用導電層22 (例如選擇閘極線SGS及SGD及字線WL)替換之層。在下文描述中，絕緣層39將稱為一犧牲層39。層堆疊300X中之犧牲層39之數目可取決於形成於記憶體胞元陣列10中之導電層22之數目來改變。
一遮罩層90藉由執行一微影程序在Z方向上形成於層堆疊300X上方。複數個開口OP0提供於遮罩層90中。
開口OP0經提供使得其等對應於其中球場形階梯區段將形成於連接區域HA中之位置。在X方向上配置於連接區域HA中之開口OP0之數目可根據提供於記憶體胞元陣列10中之導電層22之數目來改變。在圖13中展示之實例中，遮罩層90在一個區塊BLK之連接區域HA上方包括八個開口OP0。
藉由對層堆疊300X重複蝕刻處理及對遮罩層90重複瘦身處理，在Y方向上看之一山形結構(在下文中稱為一山部) 301形成於層堆疊300X中。山部301係包含複數個平台700之一結構。山部(亦稱為一雙側階梯) 301在第一記憶體區域MA1之側及第二記憶體區域MA2之側上包含複數個平台700。
在X方向上彼此相鄰之兩個山部301之間的部分(山側緣之間的區)稱為一谷部302。
更明確言之，複數個山部301及複數個谷部302藉由多次執行蝕刻處理及瘦身處理來形成，如下文描述。
藉由基於遮罩層90之圖案進行第一各向異性蝕刻，層堆疊300X以移除一個梯級80X之一蝕刻量透過開口OP0蝕刻。因此，一個犧牲層39及一個絕緣層32自對應於開口OP0之區移除。此後，遮罩層90藉由瘦身程序之各向同性蝕刻來選擇性收縮(瘦身)。因此，開口OP0各向同性加寬。
藉由使用遮罩層90進行第二各向異性蝕刻(其在第一瘦身處理之後執行)，層堆疊300X以蝕刻一個梯級80X之蝕刻量透過開口OP0蝕刻。此時，上平台700用作層堆疊300X之下層32及39之一遮罩。因此，一台階799形成於兩個堆疊犧牲層39 (兩個梯級80X)之間，且一階梯結構形成於層堆疊300X中。對遮罩層90執行一第二瘦身程序(各向同性蝕刻)。此進一步各向同性加寬開口OP0。
此後，執行多次蝕刻處理(例如k次蝕刻處理)及多次瘦身處理(例如k-1次瘦身處理)直至形成包含一預定數目(k)個平台700之複數個山部301。
圖14係展示圖13中展示之區XIV之組態之一實例之一圖。
例如，如圖14中展示，複數個山部301形成於層堆疊300X中。各山部301在山部301之各側上包含兩個平台700。在山部301之各梯級80X中，犧牲層39之上表面暴露且絕緣層32之上表面覆蓋有上層之犧牲層39。
在Z方向上形成於梯級80X之一第一位置中之平台700之尺寸(寬度) W1在X方向及Y方向兩者上實質上相等。在Z方向上形成於梯級80X之一第二位置中之平台700之尺寸W2在X方向及Y方向兩者上實質上相等。較佳地，梯級80X中之平台700之寬度實質上相同，然其等可不同。
由於形成平台700，因此連接部分HP側之側上之記憶體區域MA1及MA2之端部之經處理形狀像一階梯。因此，在連接部分HP中，包含複數個堆疊犧牲層39之子階梯311x及312x形成於記憶體區域MA1及MA2之終端部分處。
在形成山部301之後，移除遮罩層90。因此，在連接區域HA中，層堆疊300X具有各包含一個絕緣層39及一個絕緣層32之梯級80X。
如圖15中展示，一遮罩層91藉由微影程序在Z方向上形成於層堆疊300X上方。複數個開口OP1提供於遮罩層91中。複數個開口OP1形成於遮罩層91中，使得在X方向上配置於各連接部分HP中之山部301 (301a、301b)交替暴露。因此，在連接部分HP中，暴露於開口OP1中之山部301a及由遮罩層91覆蓋之山部301b交替配置在X方向上。
遮罩層91藉由一微影程序圖案化，使得開口OP1之邊緣Eg1 (亦稱為開口邊緣或遮罩邊緣)在X方向上之位置位於配置在X方向上之兩個山部301a及301b之側緣之間的區(谷部) 302中。
在此步驟中，關於遮罩層91之失準，遮罩層91之開口OP1之邊緣Eg1在X方向上之位置可經設計以確保關於將基於遮罩層91藉由一蝕刻程序形成於山部301a及301b之各者之最下梯級處之平台700之平台寬度之大小之一裕度。
在X方向上配置於各連接部分HP中之開口OP1之數目可根據提供於記憶體胞元陣列10中之導電層22之數目來改變。在圖15中展示之實例中，遮罩層91包含配置在X方向上且位於連接部分HP上方之四個開口OP1。當開口OP1之數目係4時，在沿著X方向之截面中出現之遮罩層91之遮罩邊緣Eg1之數目係8。
如圖16中展示，層堆疊300X藉由基於遮罩層91之圖案進行各向異性蝕刻來蝕刻。在此蝕刻中，山部301a之平台700及台階799之圖案轉印至下層之犧牲層39及絕緣層32。因此，一山部301c在Z方向上形成於山部301b (301a)下方之區(位置)中。山部301c具有實質上相同於山部301a之結構。
圖17係展示圖16中展示之區XVII之組態之一實例之一圖。
如圖17中展示，例如，在連接部分HP中，層堆疊300X以蝕刻對應於山部301之高度之複數個層32及39之一蝕刻量透過開口OP1蝕刻。所形成山部301c之最上梯級經定位成比山部301a之最下梯級低一個梯級。
藉由蝕刻山部301a及谷部302，複數個中間部分(懸崖部分) IP1形成於山部301b下方，使得其與山部301b之底部(最下平台700)連續。中間部分IP1在X方向上相鄰於山部301c。例如，各中間部分IP1在Z方向上包含一錐度且具有一特定傾斜角度。各中間部分IP1之傾斜表面面向山部301c。中間部分IP1在Z方向上之尺寸大於山部301c在Z方向上之尺寸。
在下文描述中，其中藉由一次性各向異性蝕刻(例如在本步驟中對山部301執行之蝕刻)來處理層堆疊300X中之複數個梯級80X之程序將稱為一多級蝕刻程序(或一多級蝕刻步驟)。
在山部301c及中間部分IP1藉由多級蝕刻程序形成之後，移除遮罩層91。
如圖18中展示，一遮罩層92藉由微影程序在Z方向上形成於層堆疊300X上方。複數個開口OP2提供於遮罩層92中。各開口OP2之遮罩邊緣Eg2配置於山部301c之頂部TPa (山部301c在Z方向上之上端)上。當開口OP2之數目係2時，在沿著X方向之截面中出現之遮罩層92之遮罩邊緣Eg2之數目係4。
複數個開口OP2暴露配置在X方向上之兩個山部301c之頂部TPa之間的一區，其等之間介入有山部301b (或山部301d)。因此，X方向上之山部301c之一側上之台階形成表面暴露於開口OP2中。另外，配置於在X方向上配置之兩個暴露台階形成表面之間的山部301d暴露於開口OP2中。
另一方面，覆蓋有遮罩層92之台階形成表面之間的山部301b覆蓋有遮罩層92。
如上文描述，在本步驟中，遮罩層92之開口OP2之邊緣Eg2在X方向上之位置不同於圖15至圖17中展示之步驟中之遮罩層91之開口之邊緣Eg1之位置。
在本步驟中，關於遮罩層92與山部301c之頂部TPa之間的失準，開口OP2之邊緣Eg2之位置可鑑於山部301c之頂部之平台寬度(平台在X方向上之尺寸)之一裕度來設計。
如圖19中展示，層堆疊300X藉由基於遮罩層92之圖案進行各向異性蝕刻來蝕刻。
圖20係展示圖19中展示之區XX之組態之一實例之一圖。
在本步驟中，層堆疊300X以對應於包含於山部301d及中間部分IP1中之複數個層32及39 (複數個梯級80X)之高度之一量蝕刻。
在此蝕刻中，暴露山部301d之平台700及台階799之圖案轉印至下層之犧牲層39及絕緣層32。
因此，一山部301e及一中間部分IP1形成於其中提供山部301d之位置下方之區中。山部301e具有實質上相同於山部301d之結構。
藉由對山部301c執行之蝕刻，山部301c之暴露側上之台階形成表面(複數個平台及台階)及谷部被蝕刻，其中遮罩邊緣Eg2作為一邊界，且複數個中間部分IP2形成。山部301c之蝕刻側上之台階形成表面之圖案轉印至中間部分IP2下方之複數個絕緣層32及複數個犧牲層39。因此，一子階梯311x或一子階梯312x形成於中間部分IP2下方。此外，山部301c之覆蓋有遮罩層92之部分不被蝕刻且留作子階梯311x及312x。以此方式，複數個子階梯311x及312x由一個山部301c形成。中間部分IP1在X方向上分別面向所形成之複數個子階梯311x及312x。
例如，山部301e之上端之位置在Z方向上位於覆蓋有遮罩層92之中間部分IP1之底面下方。
在本步驟中之多級蝕刻程序結束之後，移除遮罩層92。
如圖21中展示，一遮罩層93藉由微影程序在Z方向上形成於層堆疊300X上方。一開口OP3提供於遮罩層93中。遮罩層93之開口OP3之遮罩邊緣Eg3在X方向上之位置位於各自山部301e之頂部TPb (山部301e在Z方向上之上端)上。在沿著X方向之截面中出現之遮罩層93之遮罩邊緣Eg3之數目係2。
開口OP3部分暴露連接部分HP中之山部301e，其中山部301e之頂部TPb作為一邊界。開口OP3暴露配置在X方向上之兩個山部301e之頂部TPb之間的區。因此，除山部301e之部分之外，中間部分IP2上方之山部301b及分別具有頂部TPa之子階梯311x及312x也透過開口OP3暴露。
如上文描述，在本步驟中，遮罩層93之開口OP3之邊緣Eg3在X方向上之位置不同於圖18至圖20中展示之步驟中之遮罩層92之開口OP2之邊緣Eg2之位置。在本步驟中，關於遮罩層93與山部301e之頂部TPb之間的失準，開口OP3之邊緣Eg3之位置可鑑於山部301e之頂部TPb之平台寬度(平台在X方向上之尺寸)之一裕度來設計。
如圖22中展示，層堆疊300X藉由基於遮罩層93之圖案進行各向異性蝕刻來蝕刻。
圖23係展示圖22中展示之區XXIII之組態之一實例之一圖。
如圖23中展示，在本步驟中，層堆疊300X以對應於包含於山部301b (301f)及中間部分IP1及IP2中之複數個層32及39 (複數個梯級80X)之高度之一量蝕刻。在透過開口OP3執行之蝕刻中，圖21中展示之山部301b及子階梯311x及312x之圖案轉印至下層之犧牲層39及絕緣層32。
因此，一山部301f、子階梯311x及312x及中間部分IP1及IP2形成於覆蓋有遮罩層93之構件下方之區中。山部301f具有實質上相同於山部301b之結構。例如，山部301f之上端之位置係在Z方向上低於覆蓋有遮罩層93之最下層之平台700之一個梯級。
藉由此蝕刻，中間部分IP3形成於針對其等配置遮罩邊緣Eg3之子階梯311x及312x之背面上。各中間部分IP3自頂部TPb延伸至該頂部TPb下方之子階梯311x及312x之上端。
在本步驟中之多級蝕刻程序結束之後，移除遮罩層93。
如圖24中展示，一遮罩層94藉由微影程序在Z方向上形成於層堆疊300X上方。一開口OP4提供於遮罩層94中。遮罩層94之開口OP4之開口邊緣Eg4在X方向上之位置位於山部301f之頂部TPc上。開口OP4自連接部分HP中之山部301f之頂部TPc暴露第二記憶體區域MA2之側上之區R2。比山部301f之頂部TPc更靠近第一記憶體區域MA1之連接部分HP之區R1覆蓋有一遮罩層94。在沿著X方向之截面中出現之遮罩層94之遮罩邊緣Eg4之數目係2。
如上文描述，在本步驟中，遮罩層94之開口OP4之邊緣Eg4在X方向上之位置不同於圖18至圖20中展示之步驟中之遮罩層92之開口OP2之邊緣Eg2之位置且不同於圖21至圖23中展示之步驟中之遮罩層93之開口OP3之邊緣Eg3之位置。在本步驟中，關於遮罩層94與山部301f之頂部TPc之間的失準，開口OP4之邊緣Eg4之位置可鑑於山部301f之頂部TPc之平台寬度(平台700在X方向上之尺寸)之一裕度來設計。
即，在本實施例中，其中遮罩邊緣Eg (Eg1、Eg2、Eg3、Eg4)連續配置於多個多級蝕刻步驟中之部分不存在於連接部分HP中。因此，在Z方向上延伸之梁狀結構未形成於連接部分HP中。
此後，層堆疊300X藉由基於遮罩層94之圖案進行各向異性蝕刻來蝕刻。在本步驟中，層堆疊300X以對應於自層堆疊300X之最上端包含至最下層之中間部分IP1之底面之複數個梯級80之高度之一量蝕刻。
因此，如上述圖8中展示，在區R2內，各暴露組件之圖案轉印至位於下方之複數個犧牲層39及複數個絕緣層32。此外，在本步驟中，暴露作為層堆疊300X之最下層之犧牲層39之上表面。一中間部分IP4形成於區R1與區R2之間的邊界區中之遮罩邊緣Eg4下方。
在多級蝕刻程序結束之後，移除遮罩層94。
藉由包含上述多個多級蝕刻程序之製造程序，複數個子階梯311及312之一圖案及複數個球場形階梯區段SS之一圖案形成，其等彼此具有一鏡像關係，其等之間具有中間部分IP。根據上述製造程序，沒有梁形結構形成於連接部分HP中。
在階梯結構(包含複數個子階梯311及312之結構)形成於連接部分HP中之後，記憶體支柱MP形成於記憶體胞元陣列10中(參閱圖5及圖6)。形成記憶體支柱MP之程序概述如下。
首先，具有複數個開口之一遮罩層形成於層堆疊300X上。在本步驟中，遮罩層之開口形成於對應於其中形成複數個記憶體支柱MP之位置之區中。藉由使用此遮罩層進行各向異性蝕刻程序，複數個記憶體保留區形成於層堆疊300X之記憶體區域MA1及MA2中。上述區塊絕緣膜45、電荷捕獲膜44及隧穿絕緣膜43循序形成於複數個記憶體保留區之側面及底面上。移除提供於記憶體保留區之底部處之區塊絕緣膜45、電荷捕獲膜44及隧穿絕緣膜43之部分。此後，一半導體層41及一芯構件40形成於記憶體保留區中。移除提供於記憶體保留區之上區中之芯構件40之部分。一半導體層41形成於藉由移除產生之空隙中。
此後，一絕緣層34形成於記憶體胞元陣列10上。至此時，絕緣層34嵌入於連接區域HA中，且橋接部分BRG及連接部分HP覆蓋有絕緣層34。
在形成絕緣層34之後，一狹縫SLT形成於層堆疊300X之一預定區中。此後，執行犧牲層39之替換程序。因此，形成一互連堆疊300。明確言之，複數個犧牲層39藉由使用熱磷酸或類似物進行濕蝕刻來經由狹縫SLT選擇性移除。因此，氣隙產生於其中移除層堆疊300X之犧牲層39之區中。自其移除複數個犧牲層39之結構由複數個記憶體支柱MP、支撐柱(未展示)等維持。導體經由狹縫SLT嵌入於層堆疊300X中之氣隙中。例如，在此步驟中，CVD方法用於形成一導體。
形成於狹縫SLT內部之導體藉由回蝕處理來移除。因此，分離形成於相鄰互連層中之導體。因此，形成用作選擇閘極線SGS之一導電層22a、用作字線WL0至WLn-1之複數個導電層22b及用作選擇閘極線SGD之一導電層22c。
導電層22延伸至記憶體區域MA1及MA2、連接區域HA中之橋接部分BRG及連接部分HP。導電層22自連接部分HP之子階梯311及312處之上導電層暴露。因此，導電層22之暴露部分形成為子階梯311及312中之平台700。
在此步驟中形成之導電層22可包含一障壁金屬。在此情況中，在移除犧牲構件39之後執行之導體形成程序中，氮化鈦沈積為一障壁金屬且接著鎢形成於氮化鈦上。
在形成導電層22之後，對狹縫SLT執行嵌入程序。明確言之，一絕緣層(間隔件SP)以便於覆蓋狹縫SLT之側面及底面之一方式形成。接著，移除提供於狹縫SLT之底部處之間隔件SP之部分。此後，一接觸件LI形成於狹縫SLT中。
一狹縫SHE以便於在Y方向上分割導電層22c之一方式形成。
複數個接觸件CC藉由接觸形成步驟形成於連接部分HP之階梯311及312上。複數個接觸件CC之各者耦合至連接部分HP中之複數個子階梯(向下子階梯) 311及複數個子階梯(向上子階梯) 312之複數個平台700之對應者。
藉由一互連形成步驟，複數個互連件26形成於覆蓋記憶體區域MA及連接區域HA之絕緣層34上方。複數個互連件26之各者耦合至連接部分HP中之複數個接觸件CC之對應者。
如上文描述，本實施例之記憶體裝置1之製造程序形成用於將接觸件耦合至記憶體胞元陣列10中之互連堆疊300之一階梯結構。
本實施例之記憶體裝置1之連接部分HP之製造方法(製造程序)不限於圖13至圖24中展示之實例(例如提供於山部301中之層數、子階梯311及312之層數、各遮罩層中之開口數及/或執行一多級蝕刻程序之次數)，而是可取決於記憶體胞元陣列10中之導電層22之層數來適當改變。 [c] 結論
在製造一特定記憶體裝置之一連接區域中之一階梯結構之程序中，由於為連接區域與遮罩層之間的失準作保之裕度，在Z方向上延伸之一多餘構件(在下文中稱為一梁狀結構)可產生於連接區域中。
梁形結構增大連接區域之尺寸且可在塌陷時致使缺陷。
此外，若遮罩層之一遮罩邊緣(開口OP之一邊緣)配置於梁狀結構上或藉由多級蝕刻程序產生之中間部分IP上，則延伸至子階梯之複數個梯級之一狹縫將可能由於遮罩邊緣移位而形成於層堆疊中。若一導體在自一犧牲層替換成一導體期間留在此狹縫中，則在互連件之間發生一短路。
若保證遮罩層之遮罩邊緣之一大裕度以便避免此等缺陷，則連接區域之面積趨於增大。
本實施例之記憶體裝置1具有圖10至圖12中關於連接部分HP中之複數個子階梯311及312之X方向及Z方向展示之組態。
根據本實施例，如參考上述圖13至圖24描述，當形成具有圖10至圖12中展示之組態之連接部分HP時，形成於遮罩層91、92、93及94之各者中以蝕刻連接部分HP中之層堆疊300X之開口OP1、OP2、OP3及OP4之邊緣之位置不重複配置於連接部分HP中之特定位置處。在藉由此製造程序形成之本實施例之記憶體裝置1中，連接部分HP不包含一梁形結構。
因此，在本實施例中，用於連接區域HA與遮罩層91、92、93及94之間的對準之裕度無需在苛刻條件下設計。因此，用於保證裕度之空間減小。
因此，本實施例之記憶體裝置1可減小連接區域HA之面積。因此，本實施例之記憶體裝置1可減小晶片大小。
此外，根據本實施例，為保證一對準裕度而產生之上述梁狀結構未形成於連接區域HA中。
因此，本實施例之記憶體裝置1可抑制可由梁形結構產生於連接部分中之缺陷。
如上文描述，本實施例之記憶體裝置及其製造方法有助於降低記憶體裝置之成本。 (2) 第二實施例
第二實施例之記憶體裝置及其製造方法將參考圖25至圖31描述。 [a] 組態
本實施例之記憶體裝置1之組態將參考圖25及圖26描述。
圖25係示意性展示本實施例之記憶體裝置1之記憶體胞元陣列10之一連接部分之一結構實例之一截面圖。如圖25中展示，在本實施例中，包含四個子階梯311z及312z之階梯群組GP (兩個球場形階梯區段SS)之各者具有圖10之(a)或(b)中展示之結構(配置圖案)，如同第一實施例。此等階梯群組GP配置於連接部分HP中，使得與作為邊界之中間部分IP2及IP3相鄰之兩個結構具有一鏡像關係。
在本實施例中，複數個子階梯311z及312z及複數個中間部分IP可具有圖11及12中描述之結構。
在本實施例中，區R2中之複數個子階梯311z及312z之結構與區R1中之複數個子階梯311z及312z之結構具有一鏡像關係，兩個區R1與R2之間沒有用作一邊界之一中間部分。在此點上，本實施例不同於第一實施例。
另外，本實施例之子階梯311z及312z之內部組態不同於結合第一實施例描述之子階梯311及312之內部組態。
因此，本實施例中區R1及R2之各者中之平台700 (700a、700b)與記憶體區域MA1及MA2中之導電層22之間的對應性不同於第一實施例中平台700與導電層22之間的對應性。
例如，區R1中之子階梯311z及312z之各者包含包含於複數個導電層22中之一偶數導電層(例如字線WL0、WL2、…)之一平台700a。區R2中之子階梯311z及312z之各者包含包含於複數個導電層22中之一奇數導電層(例如選擇閘極線SGS、字線WL1、WL3、…)之一平台700b。
提供於本實施例之記憶體裝置1之連接部分HP中之子階梯311z及312z之組態將參考圖26描述。
圖26係展示圖25之區XXVI之一示意性截面圖。
如圖26中展示，複數個子階梯(向下子階梯) 311z (311z-3、311z-4、311z-5及311z-6)及複數個子階梯(向上子階梯) 312z (312z-3、312z-4、312z-5及312z-6)在X方向上交替配置，如同第一實施例。一對子階梯311z及312z形成一球場形階梯區段SS。
在子階梯311z及312z之各者中，一個平台700 (700a、700b)提供給包含兩個梯級80之一對(在下文中稱為一梯級對) 99。
複數個接觸件CC (CCa、CCb)中之一者提供於梯級對99之平台700之上表面上。
在本實施例中，在區R1與R2之間的邊界區中，兩個子階梯311z-5及312z-4在X方向上彼此相鄰，使得子階梯311z-5及312z-4之背面彼此接觸。各梯級80之導電層22及絕緣層32在兩個子階梯311z-5與312-4之間連續。兩個子階梯311z-5及312z-4共用複數個導電層22及複數個絕緣層32。
區R2之子階梯311z及312z在Z方向上之位置自區R1之子階梯311z及312z在Z方向上之位置向下移位一個梯級80。
例如，當比較子階梯311z-5與子階梯312z-4時，子階梯311z-5之頂部在Z方向上之位置是低於子階梯312z-4之頂部在Z方向上之位置之一個梯級。當其上提供子階梯312z-4之平台700a之梯級80係梯級對99之一偶數梯級時，子階梯311z-5之平台700b提供於梯級對99之奇數梯級上。
因此，區R1中之子階梯311z及312z之各者具有對應於複數個偶數導電層22中之一者之一平台700a。平台700a耦合至接觸件CCa。區R2中之子階梯311z及312z之各者具有對應於多個奇數導電層22中之一者之一平台700b。平台700b耦合至接觸件CCb。
如上文描述，在本實施例中，記憶體區域MA中之複數個導電層22經由一橋接部分BRG及一連接部分HP耦合至例如一列解碼器模組15之一電路。 [b] 製造方法
本實施例之記憶體裝置1之製造方法將參考圖27至圖30描述。
圖27及30之各者係繪示製造本實施例之記憶體裝置1之方法中之一個步驟之一示意性截面圖。
如圖27中展示，重複基於遮罩層90之圖案對層堆疊300X進行蝕刻程序及對遮罩層90進行瘦身程序以在層堆疊300X中形成複數個山部309，如同第一實施例之圖13及14中展示之步驟。
在本實施例中，層堆疊300X以藉由一個蝕刻程序蝕刻兩個絕緣層32及兩個犧牲層39之一蝕刻量蝕刻。
因此，包含兩個絕緣層32及兩個犧牲層39之一組(包含兩個梯級80x之梯級對99x)藉由一個蝕刻步驟形成為一台階799x。在各梯級對99x中，梯級對99x之上犧牲層39之上表面暴露，且上犧牲層39下方之兩個絕緣層32及一個犧牲層39之上表面之各者覆蓋有一上層(絕緣層32或犧牲層39)。
如上文描述，複數個台階799x藉由蝕刻程序形成於層堆疊300X中，其中包含兩個絕緣層32及兩個犧牲層39之四個層作為一個單元被處理。
如圖28中展示，一遮罩層91藉由微影程序在Z方向上形成於層堆疊300X上方。複數個開口OP1提供於遮罩層91中。如同第一實施例，開口OP1經形成以便交替暴露在X方向上配置於各連接部分HP中之山部309 (309a、309b)。
以對應於山部309之梯級數之一蝕刻量對層堆疊300X執行蝕刻。對應於開口OP1之位置處之山部309之台階799x之圖案在Z方向上轉印至下層之複數個犧牲層39及絕緣層32。因此，一山部309a形成於自覆蓋有遮罩層91之山部309b凹向半導體基板20之側之一位置處。此時，一中間部分(懸崖部分) IP1形成於山部309b下方。中間部分IP1面向山部309a之台階形成表面。
在移除遮罩層91之後，層堆疊300X基於在山部309a上具有一遮罩邊緣之遮罩層之圖案以實質上相同於上述圖18至圖20中展示之步驟之方式蝕刻。因此，山部309a之台階形成表面之圖案及山部309b之圖案轉印至層堆疊300X之下層，且形成一中間部分IP2。
如圖29中展示，在其中形成中間部分IP2之多級蝕刻程序之後，一遮罩層93藉由微影程序在Z方向上形成於層堆疊300X上方。一開口OP3提供於遮罩層93中。
在本步驟中，以實質上類似於上述圖21至圖23中展示之步驟之方式之一方式，開口OP3之遮罩邊緣Eg3位於在X方向上與中間部分IP2並置之山部309b之頂部TPb上。
藉由基於遮罩層93之圖案進行多級蝕刻程序，暴露於開口OP3中之山部309、子階梯311y及312y及中間部分IP1及IP2之圖案轉印至下層中之複數個絕緣層32及犧牲層39。一中間部分IP3形成於遮罩邊緣Eg3下方。
因此，在本步驟中，包含複數個子階梯311y及312y及複數個中間部分IP1、IP2及IP3之一對稱結構形成於連接部分HP中，其中山部309x作為一中心。
如圖30中展示，一遮罩層95藉由微影程序在Z方向上形成於層堆疊300X上方。一開口OP5提供於遮罩層95中。
開口OP5形成於遮罩層95中，使得第二記憶體區域MA2之側上之連接部分HP之半區R2被暴露。第一記憶體區域MA1之側上之連接部分HP之另一半覆蓋有遮罩層95。遮罩層95之遮罩邊緣中之一者位於山部309x之頂部上。
在本步驟中，層堆疊300X以蝕刻一個梯級80之一蝕刻量蝕刻。移除包含於一個梯級80中之一個犧牲層39及一個絕緣層32。
圖31係展示圖30中展示之區XXXI之組態之一實例之一截面圖。
如圖31中展示，區R2之子階梯311y及312y之各者在Z方向上之位置從區R1之子階梯311y及312y之各者在Z方向上之位置朝向半導體基板20之側凹入一個梯級。
在區R1中，對應於偶數導電層之犧牲層39之平台700a之各者保留。在區R2中，對應於奇數導電層之犧牲層39之平台700b之各者被暴露。
此後，形成記憶體支柱MP之步驟、形成狹縫SLT之步驟、替換程序(形成導電層22之步驟)、形成接觸件CC之步驟及形成互連件26之步驟以實質上類似於結合第一實施例描述之製造程序之方式之一方式循序執行。
藉由執行上述步驟，形成本實施例之記憶體裝置1。
在本實施例中，在形成互連堆疊時自層堆疊300X移除之梯級80之數目(層堆疊300X之蝕刻量)實際上相同於在第一實施例中從層堆疊300X移除之梯級80之數目。然而，在本實施例中，基於遮罩層95之圖案進行各向異性蝕刻不對應於多級蝕刻程序，且執行多級蝕刻程序之次數比第一實施例中執行多級蝕刻之次數少1次。在本實施例中，各中間部分IP (IP1、IP2及IP3)之大小(例如中間部分IP在X方向上之尺寸)實質上相同於第一實施例之各中間部分IP1、IP2、IP3之大小。
本實施例之記憶體裝置可實現實質上相同於第一實施例之記憶體裝置之優點。 (3) 其他
在上述實施例中，將一NAND快閃記憶體描述為記憶體裝置之一實例。然而，實施例之記憶體裝置可為另一類型之記憶體裝置，只要其係具有一互連堆疊之一裝置。
在本實施例中，記憶體胞元陣列10可具有其中複數個記憶體支柱MP及複數個互連堆疊300在Z方向上堆疊之一結構。在此情況中，上述複數個連接部分HP在Z方向上堆疊。各連接部分HP經由一橋接部分BRG或直接耦合至提供於相同高度處之記憶體區域MA。
雖然已描述特定實施例，但此等實施例僅供例示且不意欲限制本發明之範疇。實際上，本文中描述之新穎實施例可以各種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中描述之實施例之形式作出各種省略、替代及改變。隨附發明申請專利範圍及其等之等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。 相關申請案之交叉參考
本申請案基於且主張來自2021年8月25日申請之第2021-136962號日本專利申請案之優先權權利，該日本專利申請案之全部內容以引用方式併入本文中。
1:記憶體裝置 2:記憶體控制器 10:記憶體胞元陣列 11:命令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20:半導體基板 21:導電層 22:導電層 22a:導電層 22b:導電層 22c:導電層 25:導電層 26:互連件 32:絕緣層 32a:絕緣層 34:絕緣層 38:絕緣層 39:絕緣層 40:芯構件 41:半導體層 42:堆疊膜 43:隧穿絕緣膜 44:電荷捕獲膜 45:區塊絕緣膜 80:梯級 80x:梯級 90:遮罩層 91:遮罩層 92:遮罩層 93:遮罩層 94:遮罩層 95:遮罩層 99:梯級對 99x:梯級對 300:互連堆疊 300X:層堆疊 301:山部 301a:山部 301b:山部 301c:山部 301d:山部 301e:山部 301f:山部 302:谷部 309:山部 309a:山部 309b:山部 309x:山部 311:子階梯 311x:子階梯 311y:子階梯 311z:子階梯 311-1:子階梯 311-2:子階梯 311-3:子階梯 311-4:子階梯 311z-3:子階梯 311z-4:子階梯 311z-5:子階梯 311z-6:子階梯 312:子階梯 312x:子階梯 312y:子階梯 312z:子階梯 312z-3:子階梯 312z-4:子階梯 312z-5:子階梯 312z-6:子階梯 312-1:子階梯 312-2:子階梯 312-3:子階梯 312-4:子階梯 700:平台 700a:平台 700b:平台 799:台階 799x:台階 ADD:位址資訊 BA:區塊位址 BL:位元線 BL0至BLm-1:位元線 BLK:區塊 BLK0至BLKn:區塊 BRG:橋接部分 CA:行位址 CC:接觸件 CCa:接觸件 CCb:接觸件 CMD:命令 CU:胞元單元 CV:接觸件 D0:尺寸 D1:尺寸 D2:尺寸 D3:尺寸 D4:尺寸 DAT:寫入資料 Eg1:遮罩邊緣 Eg2:遮罩邊緣 Eg3:遮罩邊緣 Eg4:遮罩邊緣 F1-1:傾斜表面 F1-2:傾斜表面 F1-3:傾斜表面 F1-4:傾斜表面 F2-1:傾斜表面 F2-2:傾斜表面 F3:傾斜表面 F4:傾斜表面 GP:階梯群組 GP1:階梯群組 GP2:階梯群組 GP3:階梯群組 GP4:階梯群組 H1:位置 H2:位置 H3:位置 H4:位置 H5:位置 H6:位置 H7:位置 H8:位置 Ha:位置 HA:連接區域 Hb1:位置 Hb2:位置 Hb3:位置 Hb4:位置 Hc:位置 Hd:位置 He:位置 Hf:位置 Hg:位置 HP:連接部分 HPe:連接部分 HPo:連接部分 IP1:中間部分 IP1-1:中間部分 IP1-2:中間部分 IP1-3:中間部分 IP1-4:中間部分 IP2:中間部分 IP2-1:中間部分 IP2-2:中間部分 IP3:中間部分 IP4:中間部分 LI:接觸件 MA:記憶體區域 MA1:記憶體區域 MA2:記憶體區域 MP:記憶體支柱 MT:記憶體胞元電晶體 MT0至MTn-1:記憶體胞元電晶體 NS:NAND串 OP0:開口 OP1:開口 OP2:開口 OP3:開口 OP4:開口 OP5:開口 PA:頁位址 R1:第一區 R2:第二區 SGD:選擇閘極線 SGD0至SGD4:選擇閘極線 SGS:選擇閘極線 SHE:狹縫 SL:源極線 SLT:狹縫 SLTe:狹縫 SLTo:狹縫 SP:間隔件 SS:球場形階梯區段 SS1:球場形階梯區段 SS2:球場形階梯區段 SS3:球場形階梯區段 SS4:球場形階梯區段 SS5:球場形階梯區段 SS6:球場形階梯區段 SS7:球場形階梯區段 SS8:球場形階梯區段 STD:選擇電晶體 STS:選擇電晶體 SU:串單元 SU0至SU4:串單元 SX:球場群組 SX1:球場群組 SX2:球場群組 TPa:頂部 TPb:頂部 TPc:頂部 W1:尺寸 W2:尺寸 WL:字線 WL0至WLn-1:字線
圖1係展示第一實施例之一記憶體裝置之整體組態之一實例之一方塊圖。
圖2係展示第一實施例之記憶體裝置之一記憶體胞元陣列之一電路組態之一實例之一電路圖。
圖3係展示第一實施例之記憶體裝置之記憶體胞元陣列之一平面佈局之一實例之一平面圖。
圖4係展示第一實施例之記憶體裝置之記憶體胞元陣列之一記憶體區域之一平面佈局之一實例之一平面圖。
圖5係展示第一實施例之記憶體裝置之記憶體胞元陣列之記憶體區域之一截面結構之一實例之一截面圖。
圖6係展示第一實施例之記憶體裝置之一記憶體支柱之截面結構之一實例之一截面圖。
圖7係展示第一實施例之記憶體裝置之記憶體胞元陣列之一連接部分之一平面佈局之一實例之一平面圖。
圖8係展示第一實施例之記憶體裝置之記憶體胞元陣列之連接部分之一截面結構之一實例之一截面圖。
圖9係展示第一實施例之記憶體裝置之連接部分之一截面結構之一實例之一截面圖。
圖10、圖11及圖12之各者係展示第一實施例之記憶體裝置之連接部分之一截面結構之一實例之一示意圖。
圖13係繪示製造第一實施例之記憶體裝置之一方法中之一個步驟之一截面圖。
圖14係展示圖13之區XIV之一截面圖。
圖15及圖16之各者係繪示製造第一實施例之記憶體裝置之方法中之一個步驟之一截面圖。
圖17係展示圖16之區XVII之一截面圖。
圖18及圖19之各者係繪示製造第一實施例之記憶體裝置之方法中之一個步驟之一截面圖。
圖20係展示圖19之區XX之一截面圖。
圖21及圖22之各者係繪示製造第一實施例之記憶體裝置之方法中之一個步驟之一截面圖。
圖23係展示圖22之區XXIII之一截面圖。
圖24係繪示製造第一實施例之記憶體裝置之方法中之一個步驟之一截面圖。
圖25係展示第二實施例之一記憶體裝置之一記憶體胞元陣列之一連接部分之一截面結構之一實例之一截面圖。
圖26係展示圖25之區XXVI之一示意性截面圖。
圖27、圖28、圖29及圖30之各者係繪示製造第二實施例之記憶體裝置之方法中之一個步驟之一截面圖。
圖31係展示圖30之區XXXI之一截面圖。
22:導電層
32:絕緣層
80:梯級
311-1:子階梯
311-2:子階梯
311-3:子階梯
311-4:子階梯
312-1:子階梯
312-2:子階梯
312-3:子階梯
312-4:子階梯
700:平台
799:台階
D0:尺寸
GP1:階梯群組
GP2:階梯群組
H1:位置
H2:位置
H3:位置
H4:位置
H5:位置
H6:位置
H7:位置
H8:位置
IP1-1:中間部分
IP1-2:中間部分
IP1-3:中間部分
IP1-4:中間部分
IP2-1:中間部分
IP2-2:中間部分
IP3:中間部分
IP4:中間部分
MA1:記憶體區域
MA2:記憶體區域
SS1:球場形階梯區段
SS2:球場形階梯區段
SS3:球場形階梯區段
SS4:球場形階梯區段
SX1:球場群組
SX2:球場群組

Claims (19)

  1. 一種記憶體裝置，其包括： 複數個導電層，其等在第一方向上堆疊，上述複數個導電層包含第一及第二記憶體區域、橋接區域(bridge area)及連接區域(hookup area)， 上述第一及第二記憶體區域配置在垂直於上述第一方向之第二方向上， 上述橋接區域在上述第二方向上提供於上述第一記憶體區域與上述第二記憶體區域之間，上述橋接區域之上述複數個導電層使上述第一記憶體區域之上述複數個導電層與上述第二記憶體區域之上述複數個導電層彼此耦合，且 上述連接區域在上述第二方向上提供於上述第一記憶體區域與上述第二記憶體區域之間，上述連接區域包含複數個階梯部分，上述複數個階梯部分各包含複數個平台(terrace)，上述複數個平台經由上述橋接區域之上述複數個導電層而耦合至上述第一及第二記憶體區域之上述複數個導電層之，且上述連接區域包含提供於上述複數個階梯部分之間的複數個中間部分， 其中 上述複數個階梯部分包含：自上述第一記憶體區域之一側向上述第二記憶體區域之一側依序配置之第一階梯部分、第二階梯部分、第三階梯部分、第四階梯部分、第五階梯部分及第六階梯部分， 上述複數個中間部分包含：在上述第二方向上提供於上述第一與第二階梯部分之間的第一中間部分、在上述第二方向上提供於上述第二與第三階梯部分之間的第二中間部分、在上述第二方向上提供於上述第三與第四階梯部分之間的第三中間部分、在上述第二方向上提供於上述第四與第五階梯部分之間的第四中間部分及在上述第二方向上提供於上述第五與第六階梯部分之間的第五中間部分， 上述第四階梯部分在上述第一方向上之位置低於上述第二階梯部分在上述第一方向上之位置且高於上述第三階梯部分在上述第一方向上之位置，且 上述第五階梯部分在上述第一方向上之位置低於上述第三階梯部分在上述第一方向上之上述位置且高於上述第六階梯部分在上述第一方向上之位置。
  2. 如請求項1之記憶體裝置，其中 上述複數個中間部分之各者係具有傾斜表面之懸崖部分(cliff portion)或相鄰階梯部分之間的邊界區(boundary region)。
  3. 如請求項1之記憶體裝置，其中 上述第四階梯部分在上述第一方向上之頂部低於上述第二階梯部分在上述第一方向上之頂部且高於上述第三階梯部分在上述第一方向上之頂部， 上述第五階梯部分在上述第一方向上之頂部低於上述第三階梯部分在上述第一方向上之上述頂部且高於上述第六階梯部分在上述第一方向上之頂部。
  4. 如請求項1之記憶體裝置，其中 上述第一、第三及第五階梯部分之各者係：向下階梯(downward staircase)，其包含自上述第一記憶體區域之上述側朝上述第二記憶體區域之上述側下降之上述複數個平台，且 上述第二、第四及第六階梯部分之各者係：向上階梯(upward staircase)，其包含自上述第一記憶體區域之上述側朝上述第二記憶體區域之上述側上升之上述複數個平台。
  5. 如請求項1之記憶體裝置，其中 上述第四中間部分係具有傾斜表面之懸崖部分，且 上述第四中間部分在上述第一方向上之尺寸(dimension)大於上述第一中間部分在上述第一方向上之尺寸。
  6. 如請求項1之記憶體裝置，其中 上述第三及第四中間部分之各者係具有傾斜表面之懸崖部分， 上述第四中間部分在上述第一方向上之尺寸大於上述第三中間部分在上述第一方向上之尺寸。
  7. 如請求項1之記憶體裝置，其中 上述第四及第五中間部分之各者係具有傾斜表面之懸崖部分， 上述第四中間部分在上述第一方向上之尺寸大於上述第五中間部分在上述第一方向上之尺寸。
  8. 如請求項1之記憶體裝置，其中 上述第一至第六階梯部分係：沒有上述複數個階梯部分之其他階梯部分的配置地，在上述第二方向上串聯配置。
  9. 如請求項1之記憶體裝置，其中 上述複數個階梯部分進一步包含第七階梯部分、第八階梯部分及第九階梯部分， 上述第七、第八及第九階梯部分在上述第二方向上提供於上述第六階梯部分與上述第二記憶體區域之間， 上述第七、第八及第九階梯部分在上述第一方向上之位置低於上述第六階梯部分在上述第一方向上之上述位置， 上述第七、第八及第九階梯部分自上述第二記憶體區域之上述側朝上述第一記憶體區域之上述側依序配置，且 上述第七階梯部分在上述第一方向上之上述位置低於上述第八階梯部分在上述第一方向上之上述位置且高於上述第九階梯部分在上述第一方向上之上述位置。
  10. 如請求項9之記憶體裝置，其中 上述第七階梯部分在上述第一方向上之頂部低於上述第八階梯部分在上述第一方向上之頂部且高於上述第九階梯部分在上述第一方向上之頂部。
  11. 如請求項9之記憶體裝置，其中 上述第八階梯部分係：向下階梯，其包含自上述第一記憶體區域之上述側朝上述第二記憶體區域之上述側下降之上述複數個平台，且 上述第七及第九階梯部分之各者係：向上階梯，其包含自上述第一記憶體區域之上述側朝上述第二記憶體區域之上述側上升之上述複數個平台。
  12. 如請求項9之記憶體裝置，其中 上述複數個中間部分進一步包含：在上述第二方向上提供於上述第七與第八階梯部分之間的第六中間部分，及在上述第二方向上提供於上述第八與第九階梯部分之間的第七中間部分， 上述第七中間部分係具有傾斜表面之懸崖部分，且 上述第七中間部分在上述第一方向上之尺寸大於上述第六中間部分在上述第一方向上之尺寸。
  13. 如請求項9之記憶體裝置，其中 上述複數個中間部分進一步包含：在上述第二方向上提供於上述第七與第八階梯部分之間的第六中間部分，及在上述第二方向上提供於上述第八與第九階梯部分之間的第七中間部分， 上述第三及第七中間部分之各者係具有傾斜表面之懸崖部分，且 上述第七中間部分在上述第一方向上之尺寸大於上述第三中間部分在上述第一方向上之尺寸。
  14. 如請求項9之記憶體裝置，其中 上述第七至第九階梯部分係：沒有上述複數個階梯部分之其他階梯部分的配置地，在上述第二方向上串聯配置。
  15. 如請求項9之記憶體裝置，其中 上述第七至第九階梯部分在上述第一方向上之位置分佈(position profile)與上述第三至第五階梯部分在上述第一方向上之位置分佈具有鏡像關係。
  16. 如請求項1之記憶體裝置，其中 上述複數個導電層包含：複數個字線，其等連接至記憶體串中之複數個記憶體胞元；及複數個選擇閘極線，其等連接至上述記憶體串之汲極側之複數個選擇閘極電晶體。
  17. 如請求項16之記憶體裝置，其中 上述第一記憶體區域中之上述複數個選擇閘極線之數目為五。
  18. 如請求項1之記憶體裝置，其進一步包括： 複數個互連件(interconnect)，其等與上述第一至第六階梯部分之各者之上述複數個平台對應地提供於上述連接區域上方；及 複數個接觸件(contact)，其等使上述複數個平台與上述複數個互連件彼此電耦合。
  19. 如請求項1之記憶體裝置，其中 上述記憶體裝置包括NAND快閃記憶體。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12538492B2 (en) * 2023-07-05 2026-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. IC memory device implementing an imply function

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068252A1 (en) * 2010-09-22 2012-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device
TWI720887B (zh) * 2020-03-23 2021-03-01 大陸商長江存儲科技有限責任公司 在立體記憶體元件中的階梯結構及用於形成其的方法
TW202109815A (zh) * 2019-08-08 2021-03-01 日商鎧俠股份有限公司 半導體記憶裝置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7134901B2 (ja) 2019-03-04 2022-09-12 キオクシア株式会社 半導体記憶装置の製造方法
JP2021039965A (ja) 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2021048187A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
US11569215B2 (en) * 2020-08-31 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
US11631690B2 (en) * 2020-12-15 2023-04-18 Sandisk Technologies Llc Three-dimensional memory device including trench-isolated memory planes and method of making the same
US11676954B2 (en) * 2020-12-28 2023-06-13 Sandisk Technologies Llc Bonded three-dimensional memory devices with backside source power supply mesh and methods of making the same
US12089414B2 (en) * 2021-01-15 2024-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11637038B2 (en) * 2021-01-21 2023-04-25 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned lateral contact elements and methods for forming the same
US11450685B2 (en) * 2021-02-11 2022-09-20 Sandisk Technologies Llc Three-dimensional memory device containing bridges for enhanced structural support and methods of forming the same
US11641746B2 (en) * 2021-02-25 2023-05-02 Sandisk Technologies Llc Three-dimensional memory device with peripheral circuit located over support pillar array and method of making thereof
US11991881B2 (en) * 2021-04-09 2024-05-21 Sandisk Technologies Llc Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same
US11688689B2 (en) * 2021-05-06 2023-06-27 Micron Technology, Inc. Electronic devices including stair step structures, and related memory devices, systems, and methods
CN113519056B (zh) * 2021-06-10 2022-11-04 长江存储科技有限责任公司 三维存储装置及其形成方法
US12009306B2 (en) * 2021-07-15 2024-06-11 Sandisk Technologies Llc Three-dimensional memory device containing a capped isolation trench fill structure and methods of making the same
US12178040B2 (en) * 2021-08-19 2024-12-24 Sandisk Technologies Llc Three-dimensional memory device with doped semiconductor bridge structures and methods for forming the same
US12279425B2 (en) * 2021-08-25 2025-04-15 SanDisk Technologies, Inc. Three-dimensional memory device with staircase etch stop structures and methods for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068252A1 (en) * 2010-09-22 2012-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device
TW202109815A (zh) * 2019-08-08 2021-03-01 日商鎧俠股份有限公司 半導體記憶裝置
TWI720887B (zh) * 2020-03-23 2021-03-01 大陸商長江存儲科技有限責任公司 在立體記憶體元件中的階梯結構及用於形成其的方法

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