CN121357900A - 半导体存储装置 - Google Patents

Abstract

实施方式的半导体存储装置具备：第1芯片；及第2芯片，与第1芯片相接，且经由第1连接垫而与第1芯片电连接；第2芯片包含：存储单元阵列，设置于第1区域，且具有源极线、多个字线、及存储柱；第1接点，设置于第2区域，沿Z方向延伸，且与第1连接垫电连接；及第1配线，具有第1连接部分及第1延伸部分，所述第1连接部分与第1接点的上端电连接，所述第1延伸部分从第1连接部分的上端连续，在Z方向上的比源极线的上表面更靠上方的位置从第1连接部分延伸；第1连接部分具有将Z方向上的第1接点的上方的沟槽嵌埋至Z方向上的第1延伸部分的下表面的位置的形状，且第1连接部分的下表面位于Z方向上比源极线的上表面更靠下方的位置。

Description

半导体存储装置

[相关申请的交叉引用]

本申请基于2024年7月16日提交的第2024-113155号日本专利申请，并要求所述申请的优先权，所述申请的全部内容以引用方式并入本文中。

技术领域

本文描述的实施方式大体上涉及一种半导体存储装置。

背景技术

作为能够非易失地存储数据的半导体存储装置，已知有NAND型快闪存储器。在NAND型快闪存储器中采用三维存储器结构，以实现高集成化及大容量化。

发明内容

实施方式的半导体存储装置具备：第1芯片，包含具有第1区域及第2区域的衬底；及第2芯片，在与所述衬底的表面交叉的第1方向上与所述第1芯片相接，且经由设置于与所述第1芯片的交界区域的第1连接垫而与所述第1芯片电连接；所述第2芯片包含：存储单元阵列，设置于所述第1区域，且具有源极线、多个字线、及存储柱，所述多个字线沿所述第1方向彼此分开地设置在比所述源极线更靠下方，所述存储柱以与所述多个字线交叉的方式沿所述第1方向延伸而设置且上端与所述源极线连接；第1接点，设置于所述第2区域，沿所述第1方向延伸，且与所述第1连接垫电连接；及第1配线，具有第1连接部分及第1延伸部分，所述第1连接部分与所述第1接点的上端电连接，所述第1延伸部分从所述第1连接部分的上端连续，在所述第1方向上的比所述源极线的上表面更靠上方的位置，沿与所述第1方向交叉的第2方向延伸；所述第1连接部分具有将所述第1方向上的所述第1接点的上方的沟槽嵌埋至所述第1方向上的所述第1延伸部分的下表面的位置的形状，且所述第1连接部分的下表面位于所述第1方向上比所述源极线的上表面更靠下方的位置。

附图说明

图1是表示包含实施方式的半导体存储装置的存储系统的构成的一例的框图。

图2是表示实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示实施方式的半导体存储装置的平面布局的一例的俯视图。

图4是表示实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。

图5是表示实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。

图6是表示实施方式的半导体存储装置的存储单元阵列的剖面结构的一例的沿着图5的VI-VI线的剖视图。

图7是表示实施方式的半导体存储装置的存储柱的剖面结构的一例的沿着图6的VII-VII线的剖视图。

图8是表示实施方式的半导体存储装置的电路区域的剖面结构的一例的剖视图。

图9是表示实施方式的半导体存储装置中的、配线层与源极线及接点各自的连接部分的一例的剖视图。

图10是表示实施方式的半导体存储装置中的配线层与接点的连接部分的一例的沿着图8的X-X线的剖视图。

图11是表示实施方式的半导体存储装置的连接垫的剖面结构的一例的剖视图。

图12是用以对实施方式的半导体存储装置的制造方法的一例进行说明的剖视图。

图13是用以对实施方式的半导体存储装置的制造方法的一例进行说明的剖视图。

图14是用以对实施方式的半导体存储装置的制造方法的一例进行说明的剖视图。

图15是用以对实施方式的半导体存储装置的制造方法的一例进行说明的剖视图。

图16是用以对实施方式的半导体存储装置的制造方法的一例进行说明的剖视图。

图17是用以对实施方式的半导体存储装置的制造方法的一例进行说明的剖视图。

图18是用以对实施方式的半导体存储装置的制造方法的一例进行说明的剖视图。

图19是表示第1变化例的半导体存储装置的电路区域的剖面结构的一例的剖视图。

图20是用以对第1变化例的半导体存储装置的制造方法的一例进行说明的剖视图。

图21是用以对第1变化例的半导体存储装置的制造方法的一例进行说明的剖视图。

图22是用以对第1变化例的半导体存储装置的制造方法的一例进行说明的剖视图。

图23是用以对第1变化例的半导体存储装置的制造方法的一例进行说明的剖视图。

图24是用以对第1变化例的半导体存储装置的制造方法的一例进行说明的剖视图。

图25是表示第2变化例的半导体存储装置中的配线层与接点的连接部分的一例的剖视图。

图26是表示第3变化例的半导体存储装置的电路区域的剖面结构的一例的剖视图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，附图的尺寸及比率未必与现实相同。在以下说明中，对具有大致相同的功能及构成的构成要素标注同一符号。另外，在特别区分具有相同构成的要素彼此的情况下，有时在同一符号的末尾附加彼此不同的字符或数字。

1实施方式

以下对实施方式的半导体存储装置进行说明。

1.1构成

对实施方式的半导体存储装置的构成进行说明。

1.1.1存储系统

首先，使用图1对存储系统的构成的示例进行说明。图1是表示包含实施方式的半导体存储装置的存储系统的构成的一例的框图。

存储系统3例如为SSD(solid state drive，固态硬盘)或SD^TM卡。存储系统3例如连接于未图示的外部主机机器。存储系统3存储来自主机机器的数据。另外，存储系统3将数据读出至主机机器中。

存储系统3具备半导体存储装置1及存储器控制器2。

半导体存储装置1例如为NAND型快闪存储器。半导体存储装置1非易失地存储数据。以下，以半导体存储装置1为NAND型快闪存储器的情况为例进行说明。

存储器控制器2例如包含SoC(system-on-a-chip，片上系统)之类的集成电路。存储器控制器2例如基于来自主机机器的要求，将数据写入至半导体存储装置1中。另外，存储器控制器2例如基于来自主机机器的要求，从半导体存储装置1中读出数据。另外，存储器控制器2将从半导体存储装置1中读出的数据发送至主机机器。

半导体存储装置1与存储器控制器2的通信例如依据SDR(singledata rate，单倍数据速率)接口、切换(toggle)DDR(doubledata rate，双倍数据速率)接口、或ONFI(OpenNAND flash interface，开放式NAND闪存接口)。

1.1.2半导体存储装置

接着，使用图1对半导体存储装置1的内部构成进行说明。半导体存储装置1例如包含存储单元阵列10及外围电路PERI。外围电路PERI例如包含：指令寄存器11、地址寄存器12、定序器13、驱动模块14、行解码器模块15、及感测放大器模块16。

存储单元阵列10包含多个块BLK0～BLK(m－1)(m为2以上的整数)。块BLK是能够非易失地存储数据的多个存储单元的集合。块BLK例如用作数据的擦除单元。另外，在存储单元阵列10中设置多个位线及多个字线。1个存储单元例如与1条位线及1条字线建立关联。

指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、及擦除动作等的命令。

地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含页地址PA、块地址BA、及列地址CA。页地址PA、块地址BA、及列地址CA分别例如用于选择字线、块BLK、及位线。

定序器13控制半导体存储装置1整体的动作。定序器13基于指令寄存器11中所存储的指令CMD，执行读出动作、写入动作、及擦除动作。

驱动模块14产生读出动作、写入动作、及擦除动作等中所使用的电压。并且，驱动模块14例如基于地址寄存器12中所保存的页地址PA，对与所选择的字线对应的信号线施加所产生的电压。

行解码器模块15基于地址寄存器12中所保存的块地址BA，选择对应的存储单元阵列10内的1个块BLK。并且，行解码器模块15例如将对与所选择的字线对应的信号线施加的电压传送至所选择的块BLK内所选择的字线。

感测放大器模块16在写入动作中将从存储器控制器2接收到的写入数据DAT传送至存储单元阵列10。另外，感测放大器模块16在读出动作中基于位线的电压来执行存储单元中所存储的数据的判定。感测放大器模块16将该判定的结果作为读出数据DAT传送至存储器控制器2。

1.1.3存储单元阵列的电路构成

使用图2对存储单元阵列10的电路构成的一例进行说明。图2是表示实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。在图2中，示出存储单元阵列10中所含的多个块BLK中的1个块BLK。在图2所示的示例中，块BLK包含4个串组件SU0、SU1、SU2、及SU3。

各串组件SU包含与位线BL0～BL(n－1)(n为2以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT0～MT7分别包含控制栅极及电荷储存膜。存储单元晶体管MT0～MT7分别非易失地保存数据。选择晶体管ST1及ST2用于在各种动作时选择串组件SU。此外，以下说明中，在不区分位线BL0～BL(n－1)的情况下，将位线BL0～BL(n－1)各自简称为位线BL。另外，在不区分存储单元晶体管MT0～MT7的情况下，将存储单元晶体管MT0～MT7各自简称为存储单元晶体管MT。

在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的一端连接于与该选择晶体管ST1建立了关联的位线BL。选择晶体管ST1的另一端连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的一端连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的另一端连接于源极线SL。

在同一个块BLK中，存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。串组件SU0～SU3内的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。与此相对，同一个块BLK内的多个选择晶体管ST2的栅极共通地连接于选择栅极线SGS。然而，并不限于此，多个选择晶体管ST2的栅极也可分别连接于根据每个串组件SU而不同的多个选择栅极线SGS。此外，以下说明中，在不区分字线WL0～WL7的情况下，将字线WL0～WL7各自简称为字线WL。另外，在不区分选择栅极线SGD0～SGD3的情况下，将选择栅极线SGD0～SGD3各自简称为选择栅极线SGD。

位线BL0～BL(n－1)被分配有各不相同的列地址。各位线BL在多个块BLK间由被分配了同一列地址的NAND串NS共用。字线WL0～WL7分别设置于每个块BLK。源极线SL例如在多个块BLK间被共用。

将1个串组件SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如将包含分别存储1比特数据的多个存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT所存储的数据的比特数，可具有2页数据以上的存储容量。

此外，存储单元阵列10的电路构成并不限定于以上所说明的构成。例如各块BLK所包含的串组件SU的个数可为任意个数。各NAND串NS所包含的存储单元晶体管MT、以及选择晶体管ST1及ST2的个数分别可为任意个数。

1.1.4半导体存储装置的结构

对实施方式的半导体存储装置1的结构的一例进行说明。

以下说明中，X方向与半导体存储装置1的半导体衬底大致平行。X方向对应于字线WL的延伸方向。Y方向与所述半导体衬底大致平行，且与X方向正交。Y方向对应于位线BL的延伸方向。Z1方向及Z2方向与所述半导体衬底大致垂直。Z1方向对应于从半导体存储装置1的所述半导体衬底朝向电极垫的方向。Z2方向对应于从所述电极垫朝向所述半导体衬底的方向。此外，在不区分Z1方向及Z2方向的情况下，将Z1方向及Z2方向各自简称为Z方向。以下，也将对某一构成要素的Z1方向侧称为Z方向上的一侧(或者简称为一侧)，也将对某一构成要素的Z2方向侧称为Z方向上的另一侧(或者简称为另一侧)。另外，将某一构成要素的所述电极垫侧的面称为第1面，将某一构成要素的所述半导体衬底侧的面称为第2面。所述第1面及第2面也可以分别称为Z方向上的一侧的面、Z方向上的另一侧的面。

1.1.4.1半导体存储装置的平面构成

使用图3对半导体存储装置1的平面构成的一例进行说明。图3是表示实施方式的半导体存储装置的平面布局的一例的俯视图。

在图3所示的平面布局中，半导体存储装置1被分割为电路区域CR、壁区域WR、及切口区域KR。另外，电路区域CR被分割为阵列区域AR、及外围区域PR。

电路区域CR例如是设置有存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动模块14、行解码器模块15、及感测放大器模块16等构成半导体存储装置1的元件的区域。存储单元阵列10设置于电路区域CR内的阵列区域AR。在外围区域PR中进而设置电极垫PD。电极垫PD例如作为露出于半导体存储装置1的表面且与半导体存储装置1的外部机器连接的连接垫发挥功能。电路区域CR例如为矩形区域。

壁区域WR例如是以包围电路区域CR的外周的方式设置的区域。在壁区域WR内，例如以从上方观察包围电路区域CR的外周的方式设置未图示的密封部。密封部例如作为止裂件(crack stopper)或边缘密封件发挥功能。

切口区域KR是以包围壁区域WR的外周的方式设置的区域。切口区域KR位于半导体存储装置1的最外周。在切口区域KR内，例如设置半导体存储装置1的制造时所使用的对准标记、及用于半导体存储装置1的性能试验的电路等。

1.1.4.2存储单元阵列的结构

首先，对电路区域CR内的阵列区域AR内所设置的存储单元阵列10的结构的一例进行说明。

1.1.4.2.1存储单元阵列的整体构成

使用图4对存储单元阵列10的整体构成进行说明。图4是表示实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。在图4中示出与4个块BLK0～BLK3对应的区域。

存储单元阵列10包含积层配线结构、以及多个部件SLT及SHE。积层配线结构包含选择栅极线SGD及SGS、以及多个字线WL。积层配线结构是根据选择栅极线SGD及SGS、以及多个字线WL的积层数沿着Z方向进行积层而成的结构。此外，以下说明中，也将选择栅极线SGD及SGS、以及多个字线WL总称为积层配线。

积层配线结构例如在X方向上遍及存储区域MR及引出区域HR而设置。

存储区域MR是实质上存储数据的区域。

引出区域HR是用于连接积层配线与行解码器模块15等外围电路PERI的区域。

各部件SLT沿X方向延伸。各部件SLT遍及存储区域MR及引出区域HR在X方向上横穿过积层配线结构。各部件SLT例如具有在内部嵌埋有绝缘体或板状导电体的结构。各部件SLT经由该部件SLT来分隔相邻的积层配线。被多个部件SLT隔开的区域分别对应于1个块BLK。此外，以下说明中，将块BLK0～BLK3中沿着Y方向的块BLK0侧的端称为Y方向上的一端。另外，将块BLK0～BLK3中沿着Y方向的块BLK3侧的端称为Y方向上的另一端。

各部件SHE沿X方向延伸。在实施方式中，对相邻的部件SLT之间分别设置有3个部件SHE的情况进行说明。各部件SHE遍及存储区域MR在X方向上横穿过积层配线结构。各部件SHE例如具有嵌埋有绝缘体的结构。各部件SHE例如经由该部件SHE来分隔相邻的选择栅极线SGD。被多个部件SLT及SHE隔开的区域分别对应于1个串组件SU。

在存储单元阵列10中，例如沿Y方向反复配置图4所示的平面布局。

此外，存储单元阵列10的平面布局并不限定于以上所说明的布局。例如，相邻的部件SLT之间所配置的部件SHE的数量能够根据串组件SU的数量设计为任意数量。

1.1.4.2.2存储区域内的存储单元阵列的结构

对存储区域MR内的存储单元阵列10的结构进行说明。

1.1.4.2.2.1平面结构

使用图5对存储区域MR内的存储单元阵列10的平面结构进行说明。图5是表示实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。

在存储区域MR内，存储单元阵列10包含多个存储柱MP、多个接点CV、及多个位线BL。另外，各部件SLT包含核心部LI及间隔件SP。

各存储柱MP例如作为1个NAND串NS发挥功能。多个存储柱MP在相邻的2个部件SLT之间的区域内，例如配置成19列的错位状。并且，例如从Y方向上的一端侧起进行计数，第5列的存储柱MP、第10列的存储柱MP、及第15列的存储柱MP分别与1个部件SHE重叠。

多个位线BL分别沿Y方向延伸。另外，多个位线BL沿X方向排列。各位线BL配置成在每个串组件SU中与至少1个存储柱MP重叠。图5的示例中，各位线BL配置成在每个串组件SU中与2个存储柱MP重叠。与存储柱MP重叠的多个位线BL中的1个位线BL、与该存储柱MP经由接点CV而电连接。在与部件SHE重叠的存储柱MP、与位线BL之间，例如不设置接点。即，与部件SHE重叠的存储柱MP和位线BL未电连接。

核心部LI是沿X方向延伸而设置的导电体。间隔件SP是设置于核心部LI的侧面的绝缘体。核心部LI夹在间隔件SP之间。核心部LI、与在Y方向上相邻于该核心部LI的积层配线之间，通过间隔件SP被电分离。由此，核心部LI、与在Y方向上相邻于该核心部LI的积层配线彼此被电绝缘。

1.1.4.2.2.2剖面结构

使用图6对存储单元阵列10的存储区域MR内的剖面结构进行说明。图6是表示实施方式的半导体存储装置的存储单元阵列的剖面结构的一例的沿着图5的VI-VI线的剖视图。

存储单元阵列10进而包含导电体层30、31、32、33、及35、多个导电体层34、36、37、及38、绝缘体层40、41、43、44、及45、以及多个绝缘体层42。在图6中示出多个存储柱MP中的5个存储柱MP。另外，在图6中示出以下情况：包含8层导电体层34、及8层绝缘体层42作为多个导电体层34、及多个绝缘体层42。存储单元阵列10在Z方向上设置于半导体存储装置1的电极垫PD与半导体衬底之间。

导电体层30例如设置为沿着XY平面扩展的板状。导电体层30包含导电材料。该导电材料例如为添加有杂质的N型半导体。

在导电体层30的第1面上设置导电体层31。导电体层31包含导电材料。该导电材料例如为添加有N型杂质的掺杂多晶硅。导电体层31如下所述成膜于导电体层30及多个存储柱MP的第1面上。由此，导电体层31的第1面例如对应于多个存储柱MP而具有凹凸。即，导电体层31的第1面也可不平坦。

在导电体层31的第1面上设置导电体层32。导电体层32包含导电材料。该导电材料例如包含钨、铝、钛、及氮化钛中的至少1种。导电体层32如下所述成膜于导电体层31的第1面上。由此，导电体层32的第1面例如与导电体层31的第1面同样地，对应于多个存储柱MP而具有凹凸。即，导电体层32的第1面与导电体层31的第1面同样地，也可不平坦。

通过以上方式设置的导电体层30、31、及32作为源极线SL发挥功能。

在导电体层30的第2面上积层绝缘体层40。在绝缘体层40的第2面上积层导电体层33。导电体层33例如设置为沿着XY平面扩展的板状。导电体层33用作选择栅极线SGS。导电体层33例如包含钨。

在导电体层33的第2面上积层绝缘体层41。在绝缘体层41的第2面上，将8层导电体层34、及8层绝缘体层42朝向Z2方向按照导电体层34、绝缘体层42、…、导电体层34、及绝缘体层42的顺序进行积层。导电体层34例如设置为沿着XY平面扩展的板状。8层导电体层34沿着Z2方向依次分别用作字线WL0～WL7。导电体层34例如包含钨。

在8层绝缘体层42中在Z方向上最靠近另一侧的绝缘体层42的第2面上积层导电体层35。导电体层35例如设置为沿着XY平面扩展的板状。导电体层35用作选择栅极线SGD。导电体层35例如包含钨。导电体层35例如通过多个部件SHE而在各串组件SU彼此之间电绝缘。

在导电体层35的第2面上积层绝缘体层43。在绝缘体层43的第2面上积层多个导电体层36。各导电体层36沿着Y方向延伸而设置。在图6中图示多个导电体层36中的1个导电体层36。各导电体层36作为位线BL发挥功能。多个导电体层36经由多个导电体层37及38而与多个存储柱MP电连接。

将包含如上所述的导电体层30～33及35、多个导电体层34及36～38、绝缘体层40、41、及43、以及多个绝缘体层42的积层结构设置为被绝缘体包围。在图6中示出与导电体层32的第1面相接的绝缘体层44、及与导电体层36的第2面相接的绝缘体层45。此外，导电体层32如下所述经由比导电体层32更靠一侧的导电体层而与外围电路PERI电连接，但在图6中未图示。另外，多个导电体层36各自如下所述例如经由比多个导电体层36更靠另一侧的导电体层而与外围电路PERI电连接，但在图6中未图示。

在比多个导电体层36更靠一侧处，多个存储柱MP沿着Z方向延伸而设置。多个存储柱MP贯通导电体层30、33及35、以及多个导电体层34。

多个存储柱MP各自例如包含核心部件50、半导体膜51、及积层膜52。核心部件50沿着Z方向延伸而设置。半导体膜51覆盖核心部件50的周围。半导体膜51与导电体层31相接。积层膜52在除半导体膜51与导电体层31接触的部分以外的部分，覆盖半导体膜51的侧面。核心部件50包含氧化硅等绝缘体。半导体膜51例如包含硅。关于积层膜52的构成，将于下文叙述。

在半导体膜51的第2面上设置导电体层37。导电体层37例如作为柱状接点发挥功能。在导电体层37的第2面上设置导电体层38。导电体层38例如作为接点CV发挥功能。通过如上所述的构成，导电体层37及38将半导体膜51与导电体层36连接。对于1个导电体层36，在被部件SLT及SHE隔开的各个空间内连接有1个导电体层37、及1个导电体层38。

部件SLT例如分割导电体层30、33、及35、以及多个导电体层34。部件SLT内的核心部LI沿着部件SLT而设置。核心部LI的第2面位于导电体层35与导电体层36之间。核心部LI的第1面例如位于导电体层30与绝缘体层44之间。间隔件SP设置于核心部LI与导电体层30、31、33、及35、以及多个导电体层34之间。核心部LI、与导电体层33、及35、以及多个导电体层34之间是通过间隔件SP而隔离，且被电绝缘。此外，在图6中，虽未图示，但核心部LI也可包含位障金属。即，核心部LI例如也可具有如下结构：包含钨等金属的导电部件的第1面及侧面被位障金属覆盖。另外，核心部LI可由半导体部件所形成，也可具有部件SLT的整体被间隔件SP的绝缘体嵌埋的结构。

多个存储柱MP各自与导电体层33相交叉的部分作为选择晶体管ST2发挥功能。多个存储柱MP各自与多个导电体层34各自相交叉的部分作为存储单元晶体管MT发挥功能。多个存储柱MP各自与导电体层35相交叉的部分作为选择晶体管ST1发挥功能。

1.1.4.2.2.3存储柱的剖面结构

使用图7对存储柱MP的结构进行说明。图7是表示实施方式的半导体存储装置的存储柱的剖面结构的一例的沿着图6的VII-VII线的剖视图。

积层膜52包含隧道绝缘膜53、电荷储存膜54、及块绝缘膜55。隧道绝缘膜53在除半导体膜51与导电体层31接触的部分以外的部分，覆盖半导体膜51的侧面。电荷储存膜54覆盖隧道绝缘膜53的侧面。块绝缘膜55覆盖电荷储存膜54的侧面。

隧道绝缘膜53及块绝缘膜55例如包含氧化硅。电荷储存膜54例如包含氮化硅。电荷储存膜54是能够储存电荷的膜。

在如上所述的构成中，半导体膜51作为存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2各自的信道发挥功能。另外，电荷储存膜54具有储存与存储单元晶体管MT所存储的数据对应量的电荷的功能。半导体存储装置1通过使存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2各自成为接通状态，而在源极线SL与位线BL之间，经由存储柱MP、以及导电体层37及38使电流流动。

1.1.4.3半导体存储装置的整体剖面结构

使用图8对半导体存储装置1的整体剖面结构进行说明。图8是表示实施方式的半导体存储装置的电路区域的剖面结构的一例的剖视图。在图8中示出半导体存储装置1的局部剖面结构。

半导体存储装置1具有将电路芯片1-1与存储芯片1-2贴合而成的结构。

1.1.4.3.1电路芯片

首先，对电路芯片1-1的剖面结构进行说明。

电路芯片1-1例如包含半导体衬底70、构成外围电路PERI的一部分的多个导电体层101、102、103、104、105、及106、以及绝缘体层46及60。半导体衬底70例如包含添加有杂质的P型半导体。

多个导电体层101～106分别例如作为柱状接点、或配线发挥功能。多个导电体层103包含导电体层103-1及103-2。多个导电体层104包含导电体层104-1及104-2。多个导电体层105包含导电体层105-1及105-2。多个导电体层106包含导电体层106-1及106-2。

在半导体衬底70的第1面上设置绝缘体层46。绝缘体层46例如包含氧化硅。在绝缘体层46内设置多个导电体层101、102、103、104、及105。

在半导体衬底70的第1面上，在电路区域CR内设置外围电路PERI。在图8中，示出晶体管Tr1及Tr2作为外围电路PERI中所包含的构成的示例。以下说明中，在不区分晶体管Tr1及Tr2的情况下，将晶体管Tr1及Tr2简称为晶体管Tr。各晶体管Tr包含栅极绝缘膜、栅极电极、以及设置于半导体衬底70的未图示的源极及漏极。

在晶体管Tr1的栅极电极、源极、及漏极、以及晶体管Tr2的栅极电极、源极、及漏极各自的第1面上，设置多个导电体层101。对于多个导电体层101的第1面，分别连接多个导电体层102。

多个导电体层103各自连接于多个导电体层102中与该导电体层103对应的导电体层102的第1面。导电体层103-1及103-2分别与晶体管Tr1及Tr2电连接。

导电体层104-1及104-2分别连接于导电体层103-1及103-2的第1面。

导电体层105-1及105-2分别连接于导电体层104-1及104-2的第1面。将多个导电体层105的第1面设置为与绝缘体层46的第1面处于同一平面。

在绝缘体层46及多个导电体层105的第1面上设置绝缘体层60。绝缘体层60例如包含氧化硅。

在与绝缘体层60相同的层中设置多个导电体层106。导电体层106-1及106-2分别连接于导电体层105-1及105-2的第1面。将多个导电体层106的第1面设置为与绝缘体层60的第1面处于同一平面。多个导电体层106例如包含铜。多个导电体层106作为用于将电路芯片1-1与存储芯片1-2进行电连接的多个连接垫发挥功能。连接垫也称为贴合垫。

1.1.4.3.2存储芯片

接着，使用图8对存储芯片1-2的剖面结构进行说明。

存储芯片1-2例如包含多个导电体层201、202、203、204、205、206、及207、导电体层39、绝缘体层44、45、47、48a、48b、48c、61、及62、半导体层301及302、以及存储单元阵列10。

多个导电体层201～207分别例如作为柱状接点、或配线发挥功能。多个导电体层201包含导电体层201-1及201-2。多个导电体层202包含导电体层202-1及202-2。多个导电体层203包含导电体层203-1及203-2。多个导电体层204包含导电体层204-1及204-2。多个导电体层205包含导电体层36(205)及205-1。多个导电体层206包含导电体层206-1、206-2、及206-3。多个导电体层207包含导电体层207-1、207-2、及207-3。

在存储芯片1-2中，在电路芯片1-1的第1面上设置绝缘体层61。绝缘体层61例如包含氧化硅。

在与绝缘体层61相同的层中设置多个导电体层201。导电体层201-1及201-2分别连接于导电体层106-1及106-2的第1面。将多个导电体层201的第2面设置为与绝缘体层61的第2面处于同一平面。多个导电体层201例如包含铜。多个导电体层201作为用于将电路芯片1-1与存储芯片1-2进行电连接的多个连接垫发挥功能。通过如上所述的构成，电路芯片1-1与存储芯片1-2通过多个导电体层106及201而电连接。

在绝缘体层61及多个导电体层201的第1面上设置绝缘体层45。在绝缘体层45内设置多个导电体层202～206、多个导电体层207的部分、及存储单元阵列10的部分。

将存储单元阵列10设置为导电体层32配置于Z方向上的一侧，且导电体层36(205)配置于Z方向上的另一侧。

在导电体层201-1的第1面上设置导电体层202-1。导电体层202-1的第1面连接有导电体层203-1。导电体层203-1的第1面连接有导电体层204-1。导电体层204-1的第1面连接于导电体层36(205)。通过如上所述的构成，导电体层36与晶体管Tr1构成为可连接。即，存储单元阵列10的位线BL与外围电路PERI电连接。

在导电体层201-2的第1面上设置导电体层202-2。在导电体层202-2的第1面上设置导电体层203-2。在导电体层203-2的第1面上设置导电体层204-2。在导电体层204-2的第1面上设置导电体层205-1。在导电体层205-1的第1面上设置导电体层206-1、206-2、及206-3。在导电体层206-1的第1面上设置导电体层207-1。导电体层207-1沿Z方向延伸。导电体层207-1的一侧的部分从绝缘体层45突出。导电体层207-1例如作为柱状接点发挥功能。

与导电体层206-1同样地，在导电体层206-2及206-3的第1面上分别设置导电体层207-2及207-3。导电体层207-2及207-3与导电体层207-1同样地沿Z方向延伸。另外，导电体层207-2及207-3各自的一侧的部分从绝缘体层45突出。导电体层207-2及207-3例如作为柱状接点发挥功能。导电体层207-1、207-2、及207-3经由绝缘体层45内的导电体层205-1而与共通的导电体层201-2电连接。此外，导电体层207-1、207-2、及207-3各自与导电体层201-2之间也可经由共通的导电体层203-2，并且分别进而经由导电体层203-2的第1面上所设置的多个导电体层204及多个导电体层205而电连接。

在除存储单元阵列10以外的区域内，例如在绝缘体层45的第1面中的夹着区域R1且与区域R1相邻的部分上设置半导体层(图案部分)301，所述区域R1包含设置多个导电体层207的部分。半导体层301与存储单元阵列10中的导电体层30彼此设置于相同层中。在半导体层301的第1面上设置绝缘体层62。在绝缘体层62的第1面上设置半导体层302。半导体层301及302例如为非掺杂多晶硅。半导体层301及302与源极线SL电绝缘。在半导体层302的第1面上设置绝缘体层47。通过如上所述的构成，在图8中，区域R1在Y方向上被如下2个壁面夹住，所述2个壁面由半导体层301及302以及绝缘体层47及62所构成。

区域R1内的绝缘体层45的第1面例如在除存储单元阵列10以外的区域内位于比与该区域R1相邻的区域内的绝缘体层45的第1面更靠另一侧。换句话说，区域R1内的绝缘体层45的第1面例如位于比半导体层301的第2面更靠另一侧。

在区域R1内的绝缘体层45的第1面上、及绝缘体层47的第1面上、以及导电体层32的第1面上，均设置绝缘体层44。在区域R1与夹着该区域R1的区域的交界附近，绝缘体层44的第1面例如具有阶差。更具体来说，区域R1内的绝缘体层44的第1面位于比绝缘体层47的第1面上的绝缘体层44的第1面更靠另一侧。另外，区域R1内的绝缘体层44的第1面位于与导电体层32的第1面上的绝缘体层44的第1面大致同等的高度。例如在设置导电体层32的区域与相邻于该区域的区域的交界附近，绝缘体层44的第1面也具有阶差，但在图8中未图示。

在Y方向上夹着区域R1且由半导体层301及302以及绝缘体层47及62所构成的2个壁面上，能够设置因下述导电体层31及32的形成而产生的导电体层31A及32A。此外，在图8中未图示的区域内，区域R1例如在X方向上也被与Y方向相同的构成夹住。即，半导体存储装置1例如具有如下2个壁面，所述2个壁面在X方向上夹着区域R1且由半导体层301及302以及绝缘体层47及62所构成。在该2个壁面上，也能够设置因下述导电体层31及32的形成而产生的导电体层31A及32A。如上所述，区域R1例如从上方进行观察时，被4个壁面包围。通过如上所述的构成，在上述各壁面与绝缘体层44之间能够设置导电体层31A及32A。此外，导电体层31A及32A能够设置于各壁面的部分或整体。

导电体层32的第1面具有未设置绝缘体层44的部分。另外，从绝缘体层45突出的多个导电体层207的一侧的部分、及绝缘体层45的第1面中包围多个导电体层207的每一个的部分不被绝缘体层44覆盖。导电体层39设置于绝缘体层44的第1面上、导电体层32的第1面中未设置绝缘体层44的部分上、从绝缘体层45突出的多个导电体层207的一侧的部分上、及绝缘体层45的第1面中包围多个导电体层207的每一个的部分上。通过此种构成，导电体层39包含与导电体层32相接的连接部分V1、与多个导电体层207相接的多个连接部分V2、以及除连接部分V1及V2以外的沿Y方向延伸的延伸部分。导电体层39作为配线层(配线)发挥功能。导电体层39例如包含铝。此外，导电体层39的延伸部分的第1面及第2面例如具有因上述绝缘体层44的第1面的阶差而产生的阶差。通过如上所述的构成，导电体层39的延伸部分从上方进行观察时，具有与半导体层301重叠的第1子部分、以及与绝缘体层44中的连接部分V2与半导体层301之间的绝缘体部分重叠的第2子部分。另外，第1子部分的第2面位于比第2子部分的第2面更靠一侧。

连接部分V1可认为是导电体层39的延伸部分与导电体层32之间的空间被嵌埋的过孔。多个连接部分V2分别可认为是导电体层39的延伸部分、与对应于该连接部分V2的导电体层207、及绝缘体层45的第1面中包围该导电体层207的部分之间的空间被嵌埋的过孔。多个连接部分V2分别以如下方式设置，即，覆盖从绝缘体层45突出的多个导电体层207的一侧的部分。关于连接部分V1及V2的更具体的结构，将在下文叙述。导电体层39的延伸部分设置于比导电体层32的第1面更靠一侧。即，导电体层39的延伸部分设置于比源极线SL的最靠近一侧的第1面更靠一侧。另外，导电体层39的延伸部分设置于比半导体层302的第1面更靠一侧。

通过如上所述的构成，例如导电体层32与晶体管Tr2构成为能够经由导电体层39、101～106、及201～207而连接。即，源极线SL与外围电路PERI电连接。

此外，半导体存储装置1也可在未图示的剖面中包含如下构成(配线)，该构成(配线)与包含连接部分V1的导电体层39的部分(配线)电绝缘且与包含电极垫PD及多个连接部分V2的导电体层39的部分相同。该构成例如经由导电体层101～106、及201～207而与外围电路PERI电连接。

导电体层39的延伸部分包含露出于半导体存储装置1的第1面的区域。该区域例如构成与半导体存储装置1的外部机器连接的电极垫PD。电极垫PD设置于与区域R1在Z方向上重叠的位置。由此，在与电极垫PD在Z方向上重叠的区域内，不设置半导体层301及302。另外，电极垫PD例如设置于与多个导电体层207及多个连接部分V2在Z方向上不重叠的位置。通过如上所述的构成，在与电极垫PD在Z方向上重叠的区域内，在与半导体层301及302、以及绝缘体层62相同的层中设置绝缘体层44。

在导电体层39的第1面上，在除设置电极垫PD的区域以外的区域，向Z方向上的一侧依次积层绝缘体层48a、48b、及48c。绝缘体层48a例如为包含氧化硅等的绝缘体。绝缘体层48b及48c例如包含氮化硅、及树脂材料等。绝缘体层48b及48c例如作为钝化膜发挥功能。

1.1.4.3.3连接部分的外围的结构

使用图9对连接部分V1及V2的外围的结构进行说明。图9是表示实施方式的半导体存储装置中的、配线层与源极线及接点各自的连接部分的一例的剖视图。在图9中示出包含连接部分V1的部分、包含连接部分V2的部分、以及与区域R1相邻的包含绝缘体层47及62的部分。

连接部分V2的第2面例如位于比导电体层32的第1面更靠另一侧。即，连接部分V2的第2面例如位于比源极线SL的最靠近一侧的第1面更靠另一侧。另外，连接部分V2的第2面例如位于比导电体层30的第1面、及半导体层301的第1面更靠另一侧。

另外，存储区域MR内的除连接部分V1以外的导电体层39的延伸部分的第2面、与区域R1内的除连接部分V2以外的导电体层39的延伸部分的第2面，在Z方向上设置于大致同等的位置。由此，连接部分V1的一侧的端与连接部分V2的一侧的端在该位置对齐。因此，连接部分V2的高度H2高于连接部分V1的高度H1。高度H1是从连接部分V1的第2面到所述位置的高度。高度H2是从连接部分V2的第2面到所述位置的高度。

另外，高度H2、与连接部分V2的沿着Y方向的宽度W1的纵横比H2/W1例如约为1.5以下。另外，连接部分V2的沿着X方向的未图示的宽度W2、与高度H2的纵横比H2/W2也例如约为1.5以下。如果是此种连接部分V2的构成，那么在下述半导体存储装置1的制造工序中形成导电体层39时，不会使导电体向与连接部分V2对应的沟槽中的嵌埋变得不充分。

此外，也可在导电体层39的第1面中与连接部分V1及V2各自在Z方向上重叠的部分，设置因导电体向沟槽中的嵌埋而形成的凹陷。

1.1.4.3.4多个连接部分V2的外围的结构

使用图10进一步对多个连接部分V2的外围的结构进行说明。图10是表示实施方式的半导体存储装置中的配线层与接点的连接部分的一例的沿着图8的X-X线的剖视图。

在XY剖面中，作为接点发挥功能的多个导电体层207例如配置成格子状。在图10中9个导电体层207配置成3行3列的格子状。

在XY剖面中，多个连接部分V2例如对应于多个导电体层207而配置成格子状。将多个连接部分V2各自设置为在XY剖面中包围多个导电体层207中与该连接部分V2对应的导电体层207。

1.1.4.3.5连接垫的剖面结构

参照图11对连接垫的剖面结构进行说明。图11是表示实施方式的半导体存储装置的连接垫的剖面结构的一例的剖视图。此外，以下对导电体层106-1及导电体层201-1连接的部分进行说明，但其它多个导电体层106各自、及与该导电体层106对应的导电体层201连接的部分也同样如此。

在电路芯片1-1与存储芯片1-2贴合的贴合面中，导电体层106-1的面积与导电体层201-1的面积例如相同。在导电体层106-1及201-1为铜的情况下，导电体层106-1及201-1可能一体化，从而难以确认彼此的铜的交界。但是，例如能够通过贴合的位置偏移所导致的导电体层106-1及201-1的贴合形状的变形来确认贴合。另外，例如能够通过铜的位障金属的位置偏移来确认贴合。即，能够通过侧面中的不连续部分的产生来确认贴合。

另外，在通过金属镶嵌法来形成导电体层106-1及201-1的情况下，各个侧面具有倾斜形状。由此，导电体层106-1的侧壁及导电体层201-1的侧壁不会成为直线状。因此，导电体层106-1及201-1的贴合部分的沿着Z方向的剖面的形状成为非矩形。

另外，在贴合导电体层106-1及201-1的情况下，成为由位障金属覆盖形成其等的铜的第1面、第2面、及侧面的结构。与此相对，在使用铜的一般配线层中，在铜的上表面设置具有铜抗氧化功能的绝缘体层(氮化硅或具有氮的碳化硅等)，不设置位障金属。因此，即便不发生贴合的位置偏移，也能够与一般配线层进行区分。

1.2半导体存储装置的制造方法

使用图12～图18对半导体存储装置1的制造方法进行说明。图12～图18是用以对实施方式的半导体存储装置的制造方法的一例进行说明的剖视图。图12～图18所示的剖视图表示与图8对应的区域。

首先，如图12所示，在半导体衬底70形成外围电路PERI中所含的晶体管Tr1及Tr2、多个导电体层101～106、以及绝缘体层46及60。即，形成电路芯片1-1。

接着，如图13所示，在包含添加有杂质的P型半导体的半导体衬底71的第2面上，形成绝缘体层47、导电体层33及35、多个导电体层34、及201～207、半导体层301及302、绝缘体层40、41、43、及62、多个绝缘体层42、与多个存储柱MP对应的结构、多个部件SLT及SHE、以及覆盖其等的绝缘体层45的部分及绝缘体层61。即，形成与存储芯片1-2对应的结构。此外，半导体层301及302、以及绝缘体层47及62整体地形成于半导体衬底71的第2面上。

然后，如图14所示，通过贴合处理将电路芯片1-1及与存储芯片1-2对应的结构贴合。更具体来说，以电路芯片1-1中作为连接垫发挥功能的多个导电体层106、与存储芯片1-2中作为连接垫发挥功能的多个导电体层201对向的方式配置。另外，通过热处理将对向的连接垫彼此接合。其后，例如通过CMP(Chemical Mechanical Polishing，化学机械研磨)将半导体衬底71去除。

然后，如图15所示，将与存储单元阵列10对应的部分、及与区域R1对应的部分中的绝缘体层47及半导体层302去除。例如一次性执行与存储单元阵列10对应的部分的去除、及与区域R1对应的部分的去除。

另外，去除存储柱MP中比绝缘体层62更靠一侧的积层膜52的部分。由此，比绝缘体层62更靠一侧的半导体膜51露出于表面。另外，在与存储单元阵列10对应的部分、及与区域R1对应的部分中，去除绝缘体层62。由此，在与存储单元阵列10对应的部分、及与区域R1对应的部分中，半导体层301露出于表面。此外，在与存储单元阵列10对应的部分中，例如多个部件SLT的一侧的部分也露出于表面。另外，在与区域R1对应的部分中，例如多个导电体层207的一侧的部分也露出于表面。

接着，如图16所示，在半导体层301的第1面中露出于表面的部分上、存储柱MP中露出于表面的部分上、绝缘体层47的第1面上、多个部件SLT的一侧的部分上、及多个导电体层207的一侧的部分上，积层导电体层31及32。另外，此时，与存储单元阵列10对应的半导体层301的部分因杂质的扩散而成为导电体层30。关于上述工序，更具体来说，首先，在半导体层301的第1面中露出于表面的部分上、存储柱MP中露出于表面的部分上、绝缘体层47的第1面上、多个部件SLT的一侧的部分上、及多个导电体层207的一侧的部分上形成非晶硅。然后，通过向所成膜的非晶硅中导入杂质以及其后的热处理等，使得杂质在半导体层301中扩散，并且所成膜的非晶硅改质成多晶硅。由此形成导电体层30及31。然后，在该形成的导电体层31的第1面上成膜导电体层32。

然后，通过使用掩模的蚀刻等，如图17所示，去除以上述方式形成的导电体层31及32中除存储单元阵列10以外的区域的部分。此时，在与区域R1对应的部分中，也去除半导体层301、及绝缘体层45的一侧的部分。由此，在与区域R1对应的部分中，绝缘体层45的第1面的部分、及从绝缘体层45突出的多个导电体层207的一侧的部分露出于表面。另外，在图17中，在包含半导体层301及302和绝缘体层47及62的壁面，通过上述工序，以导电体层31及32的痕迹的形式形成导电体层31A及32A。

然后，在导电体层32的第1面上、绝缘体层47的第1面上、绝缘体层45的第1面中在与区域R1对应的部分中露出于表面的部分上、从绝缘体层45突出的多个导电体层207的一侧的部分上、以及导电体层31A及32A上，形成绝缘体层44。另外，通过CMP来去除绝缘体层44的一侧的部分。此外，通过该CMP进行的处理也可不执行至以上述方式形成的结构的第1面变得平坦。由此，在对应于区域R1的部分、与相邻于该部分的部分的交界附近，能够在绝缘体层44的第1面形成阶差。

接着，如图18所示，形成与连接部分V1对应的沟槽SH1、及与多个连接部分V2对应的多个沟槽SH2。更具体来说，通过使用掩模的各向异性蚀刻，将供形成连接部分V1及多个连接部分V2的预定区域一次性去除，所述掩模包含与连接部分V1及多个连接部分V2对应的开口部。由此，形成沟槽SH1及多个沟槽SH2。例如执行该各向异性蚀刻，直至在Z方向上与对应于多个连接部分V2的开口部重叠的各区域中露出绝缘体层45。此时，在该区域中，可去除绝缘体层45的部分。由此，在该各向异性蚀刻之后，绝缘体层45的第1面中与多个沟槽SH2在Z方向上重叠的部分，位于比绝缘体层45的第1面中除该部分以外的部分更靠另一侧。本工序中的各向异性蚀刻例如为RIE。其后，去除掩模。此外，通过使绝缘体层44及45、与导电体层32之间的所述蚀刻的选择比较高，能够一次性形成沟槽SH1及多个沟槽SH2。

然后，在绝缘体层44的第1面上、导电体层32的第1面中未设置绝缘体层44的部分上、从绝缘体层45突出的多个导电体层207的一侧的部分上、及绝缘体层45的第1面中包围多个导电体层207的每一个的部分上，形成导电体层39。此时，导电体层39以埋入至沟槽SH1及多个沟槽SH2中的方式形成。嵌埋至沟槽SH1中的导电体层39的部分是连接部分V1。嵌埋至多个沟槽SH2中的导电体层39的部分是连接部分V2。另外，在通过以上方式形成的结构的第1面，在除与电极垫PD对应的导电体层39的区域以外的区域，形成绝缘体层48a、48b及48c。

通过如上所述的制造工序，而形成半导体存储装置1。

此外，以上所说明的制造工序仅为一例，可在各制造工序之间插入其它处理，也可调换制造工序的顺序。例如电路芯片1-1及与存储芯片1-2对应的结构是使用互不相同的半导体衬底70及71来形成，因此能够并行地进行图12所示的形成电路芯片1-1的工序、及图13所示的形成与存储芯片1-2对应的结构的工序。

1.3效果

根据实施方式，能够抑制半导体存储装置1的电流特性的降低。将于以下说明实施方式的效果。

在实施方式中，半导体存储装置1具备：电路芯片1-1，包含具有阵列区域AR及外围区域PR的半导体衬底70；及存储芯片1-2，在Z方向上与电路芯片1-1相接，经由设置于与电路芯片1-1的交界区域的连接垫而与电路芯片1-1电连接。存储芯片1-2包含：设置于阵列区域AR的存储单元阵列10、设置于外围区域PR且作为接点发挥功能的导电体层207、及作为配线发挥功能的导电体层39。导电体层207沿Z方向延伸，且与所述连接垫电连接。导电体层39具有：连接部分V2，与导电体层207的一侧的部分电连接；及延伸部分，从连接部分V2的上端(一侧的端)连续，且在Z方向上的比源极线SL的第1面更靠一侧的位置，沿Y方向延伸。连接部分V2具有将Z方向上的导电体层207的一侧上的沟槽嵌埋至所述延伸部分的第2面的位置的形状。另外，连接部分V2的第2面位于比Z方向上的源极线SL的第1面更靠另一侧。通过如上所述的构成，例如能够抑制流经供形成电极垫PD的导电体层39的电流量、及EM(ElectroMigration，电迁移)耐性的降低。因此，能够抑制半导体存储装置1的电流特性的降低。

作为补充，例如在与接点连接的配线层在YZ剖面中具有阶梯状结构的比较例的情况下，构成配线层阶差的沿Z方向延伸的部分的厚度可能变薄。在这种情况下，可能导致配线层难以满足装置的电流要求值，或EM耐性降低。

根据实施方式，比绝缘体层44更靠一侧的导电体层39经由多个连接部分V2而与多个导电体层207连接。由此，与所述比较例的情况不同，实施方式的导电体层39不包含设置于比沿Y方向延伸的延伸部分更靠另一侧的阶梯状结构。即，能够抑制配线层的厚度变薄。因此，根据实施方式的半导体存储装置1，能够抑制半导体存储装置1的电流特性的降低。

另外，根据实施方式，在与电极垫PD在Z方向上重叠的区域内，在与导电体层30相同的层中设置绝缘体层44。由此，在该区域中不包含半导体层301及302。如果是这种结构，那么能够确保电极垫PD、与设置于比电极垫PD更靠另一侧的配线层在Z方向上的间隔。因此，能够抑制电极垫PD、与电位与电极垫PD不同的配线层的干扰。从而，能够抑制接口速度的降低。

另外，根据实施方式，能够较所述比较例的情况进一步降低制造成本。作为补充，在所述比较例的装置的制造工序中，例如在形成包含源极线及覆盖源极线的绝缘体层的结构后，在从上方观察时包含位于比存储单元阵列更靠外侧的接点的区域内，去除所嵌埋的绝缘体层、及包含在与源极线相同的层中的多晶硅层。然后，例如在该区域的表面成膜绝缘体层。此处，该所成膜的绝缘体层的上表面低于源极线上方的绝缘体层的上表面。在这种情况下，当同时执行用以形成源极线与配线层的连接部分的蚀刻、及用以形成接点与配线层的连接部分的蚀刻时，会使接点过度露出。因此，在所述比较例的情况下，这些蚀刻例如通过不同的工序执行。根据实施方式，如图15所示，同时去除与存储单元阵列10及区域R1对应的部分中的绝缘体层47及半导体层302。然后，在形成源极线SL后，在通过该去除而形成的部分嵌埋绝缘体层44。因此，如图18所示，能够一次性形成与连接部分V1对应的沟槽SH1、及与多个连接部分V2对应的多个沟槽SH2。从而，降低制造成本。

2变化例

上述实施方式能够进行各种变化。以下对实施方式的变化例的半导体存储装置进行说明。

2.1第1变化例

在上述实施方式中，示出了连接部分V2与多个导电体层207直接连接的情况，但并不限定于此。连接部分V2亦可经由与多个导电体层207不同的导电体层而与多个导电体层207连接。以下，关于第1变化例的半导体存储装置1的构成及制造方法，对与实施方式的半导体存储装置的构成及制造方法不同的方面进行说明。

使用图19对第1变化例的半导体存储装置1的构成进行说明。图19是表示第1变化例的半导体存储装置的电路区域的剖面结构的一例的剖视图。

如图19所示，第1变化例的半导体存储装置1在区域R1中，在绝缘体层45的第1面上以导电体层32B覆盖多个导电体层207的一侧的部分的方式设置。将导电体层32B设置为沿着XY平面扩展的板状。导电体层32B的第1面可对应于多个导电体层207而具有凹凸。即，导电体层32B的第1面例如可不平坦。此外，导电体层32B的第1面也可平坦。

多个连接部分V2的第2面与导电体层32B的第1面相接。在图19中示出2个连接部分V2与导电体层32B相接的示例。此外，多个连接部分V2只要连接于导电体层32B即可，可不对应于多个导电体层207而设置。另外，连接部分V2的数量只要为1个以上即可，可与多个导电体层207的数量不同，也可相同。

其次，使用图20～图24对第1变化例的半导体存储装置1的制造方法进行说明。图20～图24是用以对第1变化例的半导体存储装置的制造方法的一例进行说明的剖视图。图20～图24所示的剖视图表示与图19对应的区域。

首先，执行与实施方式中的使用图12～图15所说明的工序相同的工序。

接着，与实施方式同样地，去除存储柱MP中比绝缘体层62更靠一侧的积层膜52的部分。另外，与实施方式同样地，在与存储单元阵列10及区域R1对应的部分中去除绝缘体层62。

然后，如图20所示，在半导体层301的第1面中露出于表面的部分上、存储柱MP中露出于表面的部分上、绝缘体层47的第1面上、及多个导电体层207的一侧的部分上，积层导电体层31。另外，与实施方式的使用图16所说明的工序同样地，与存储单元阵列10对应的半导体层301的部分因杂质的扩散而成为导电体层30。

然后，如图21所示，去除通过上述方式形成的导电体层31中除存储单元阵列10以外的区域的部分、及半导体层301中与区域R1对应的部分。由此，露出与区域R1对应的部分中的绝缘体层45的第1面的部分、及多个导电体层207的一侧的部分。此外，在与区域R1对应的部分，例如除导电体层31及半导体层301以外还去除绝缘体层45的一侧的部分。另外，在图21中，在包含半导体层301及302和绝缘体层47及62的壁面，通过上述工序，以导电体层31的痕迹的形式形成导电体层31A。

然后，如图22所示，在导电体层31的第1面上、导电体层31A上、绝缘体层47的第1面上、绝缘体层45的第1面中所露出的部分上、及从绝缘体层45突出的多个导电体层207的一侧的部分上，积层导电体层32。

接着，如图23所示，去除通过上述方式形成的导电体层32中除与存储单元阵列10及导电体层32B对应的区域以外的部分。由此，形成存储单元阵列10的导电体层32、及导电体层32B。另外，在图23中，在包含半导体层301及302和绝缘体层47及62的壁面，通过上述工序，以导电体层32的痕迹的形式形成导电体层32A。此外，在该工序中，也能够与上述工序同样地，还去除绝缘体层45的一侧的部分，上述工序去除与区域R1对应的部分中的导电体层31及半导体层301。

然后，与实施方式同样地，形成绝缘体层44。

接着，如图24所示，与实施方式同样地，一次性形成沟槽SH1及多个沟槽SH2。执行用以形成沟槽SH1及多个沟槽SH2的蚀刻，直至在与多个沟槽SH2对应的区域内露出导电体层32B。

另外，与实施方式同样地，形成导电体层39、以及绝缘体层48a、48b、及48c。

通过如上所述的制造工序，而形成第1变化例的半导体存储装置1。

通过第1变化例，也起到与实施方式相同的效果。

另外，根据第1变化例，设置连接于多个导电体层207的导电体层32B。由此，多个连接部分V2只要与导电体层32B相接即可，可不对应于多个导电体层207而设置。即，可不将多个连接部分V2的位置分别与多个导电体层207的位置准确地对准。从而，能够降低半导体存储装置1的制造成本。

2.2第2变化例

在上述实施方式中，如图10所示，示出了将多个连接部分V2设置为格子状的情况，但并不限定于此。以下，关于第2变化例的半导体存储装置1的构成，对与实施方式的半导体存储装置的构成不同的方面进行说明。此外，第2变化例的半导体存储装置1的制造方法与实施方式的半导体存储装置的制造方法相同。

使用图25对第2变化例的半导体存储装置1的构成进行说明。图25是表示第2变化例的半导体存储装置中的配线层与接点的连接部分的一例的剖视图。图25对应于实施方式的图10所示的剖视图。

如图25所示，多个连接部分V2各自在XY剖面中设置为沿X方向延伸。即，多个连接部分V2设置为多个线状结构沿Y方向排列。多个连接部分V2各自在XY剖面中，能够与沿X方向排列的多个导电体层207连接。

通过第2变化例，也起到与实施方式相同的效果。

2.3第3变化例

在上述实施方式、第1变化例、及第2变化例中，示出了绝缘体层44在区域R1、与相邻于区域R1的区域的交界附近具有阶差的情况，但并不限定于此。绝缘体层44也可在所述交界附近不具有阶差。以下，关于第3变化例的半导体存储装置1的构成及制造方法，对与实施方式的半导体存储装置的构成及制造方法不同的方面进行说明。

使用图26对第3变化例的半导体存储装置1的构成进行说明。图26是表示第3变化例的半导体存储装置的电路区域的剖面结构的一例的剖视图。

如图26所示，绝缘体层44的第1面在区域R1、与相邻于区域R1的部分的交界附近不具有阶差。另外，虽未示于图26中，但在供设置导电体层32的区域、与相邻于该区域的区域的交界附近，绝缘体层44的第1面也不具有阶差。

第3变化例的半导体存储装置1的制造方法除以下方面以外均与实施方式的半导体存储装置的制造方法相同，即，在通过CMP来去除在实施方式的使用图17所说明的工序之后所嵌埋的绝缘体层44的部分时，使绝缘体层44的第1面变得平坦。

通过第3变化例，也起到与实施方式相同的效果。

3其它

已对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出，并未意图限定发明的范围。这些实施方式能够以其它各种形态实施，能够在不脱离发明的主旨的范围内进行各种省略、更换、变更。这些实施方式或其变化包含在发明的范围或主旨内，同样包含在权利要求书中所记载的发明及其均等范围内。

Claims (20)

1.一种半导体存储装置，具备：

第1芯片，包含具有第1区域及第2区域的衬底；及

第2芯片，在与所述衬底的表面交叉的第1方向上与所述第1芯片相接，且经由设置于与所述第1芯片的交界区域的第1连接垫而与所述第1芯片电连接；

所述第2芯片包含：

存储单元阵列，设置于所述第1区域，且具有源极线、多个字线、及存储柱，所述多个字线沿所述第1方向彼此分开地设置在比所述源极线更靠下方，所述存储柱以与所述多个字线交叉的方式沿所述第1方向延伸而设置且上端与所述源极线连接；

第1接点，设置于所述第2区域，沿所述第1方向延伸，且与所述第1连接垫电连接；及

第1配线，具有第1连接部分及第1延伸部分，所述第1连接部分与所述第1接点的上端电连接，所述第1延伸部分从所述第1连接部分的上端连续，在所述第1方向上的比所述源极线的上表面更靠上方的位置，沿与所述第1方向交叉的第2方向延伸；

所述第1连接部分具有将所述第1方向上的所述第1接点的上方的沟槽嵌埋至所述第1方向上的所述第1延伸部分的下表面的位置的形状，且

所述第1连接部分的下表面位于所述第1方向上比所述源极线的上表面更靠下方的位置。

2.根据权利要求1所述的半导体存储装置，其中

所述第2芯片进而包含：

图案部分，在所述第2区域内包含于与所述源极线相同的层中，从上方进行观察时，被去除了与所述第1接点重叠的部分；及

第1绝缘体部分，设置于所述第1连接部分与所述图案部分之间；且

所述第1连接部分的下表面位于所述第1方向上比所述图案部分的上表面更靠下方的位置。

3.根据权利要求2所述的半导体存储装置，其中

所述第1延伸部分具有露出于装置的上表面且构成电极垫的区域。

4.根据权利要求3所述的半导体存储装置，其中

所述电极垫以从上方进行观察时与所述第1绝缘体部分重叠的方式配置。

5.根据权利要求2所述的半导体存储装置，其中

所述第1延伸部分从上方进行观察时，具有与所述图案部分重叠的第1子部分、及与所述第1绝缘体部分重叠的第2子部分，且

第1子部分的下表面高于所述第2子部分的下表面。

6.根据权利要求2所述的半导体存储装置，其中

所述第1延伸部分从上方进行观察时，具有与所述图案部分重叠的第1子部分、及与所述第1绝缘体部分重叠的第2子部分，且

所述第1延伸部分的下表面在所述第1子部分及所述第2子部分整体平坦。

7.根据权利要求1所述的半导体存储装置，其中

所述第2芯片进而包含第2配线，所述第2配线具有第2连接部分及第2延伸部分，所述第2连接部分设置于所述第1区域，且与所述源极线的上表面相接，所述第2延伸部分经由所述第2连接部分而与所述源极线电连接，且在所述源极线的上方的位置延伸。

8.根据权利要求7所述的半导体存储装置，其中

所述第1连接部分的所述第1方向的高度高于所述第2连接部分的所述第1方向的高度。

9.根据权利要求7所述的半导体存储装置，其中

所述第1连接部分的上端与所述第2连接部分的上端在第1位置对齐。

10.根据权利要求1所述的半导体存储装置，其中

所述源极线包含钨、铝、钛、及氮化钛中的至少1种。

11.根据权利要求10所述的半导体存储装置，其中

所述源极线具有由多个导电体层积层而成的结构，且

所述源极线的最上层包含钨、铝、钛、及氮化钛中的至少1种。

12.根据权利要求1所述的半导体存储装置，其中

所述第2芯片进而包含第2接点，所述第2接点设置于所述第2区域，沿所述第1方向延伸，且与所述第1连接垫电连接，

所述第1配线进而具有第3连接部分，所述第3连接部分与所述第2接点的上端电连接，且上端与所述第1延伸部分连续，

所述第3连接部分具有将所述第1方向上的所述第2接点的上方的沟槽嵌埋至所述第1方向上的所述第1延伸部分的下表面的位置的形状，且

所述第3连接部分的下表面位于所述第1方向上比所述源极线的上表面更靠下方的位置。

13.根据权利要求12所述的半导体存储装置，其中

所述第2芯片进而包含第3接点，所述第3接点设置于所述第2区域，沿所述第1方向延伸，且与所述第1连接垫电连接，且

在与所述第1方向交叉的面内，所述第1接点及所述第2接点排列的方向与所述第1接点及所述第3接点排列的方向相互交叉。

14.根据权利要求13所述的半导体存储装置，其中

所述第1配线进而具有第4连接部分，所述第4连接部分与所述第3接点的上端电连接，且上端与所述第1延伸部分连续，

所述第4连接部分具有将所述第1方向上的所述第3接点的上方的沟槽嵌埋至所述第1方向上的所述第1延伸部分的下表面的位置的形状，且

所述第4连接部分的下表面位于所述第1方向上比所述源极线的上表面更靠下方的位置。

15.根据权利要求13所述的半导体存储装置，其中

所述第1连接部分除与所述第1接点的上端电连接以外，还与所述第3接点的上端电连接，且

从上方进行观察时设置为线状结构。

16.根据权利要求1所述的半导体存储装置，其中

所述第2芯片进而包含第1导电体层，所述第1导电体层与所述第1接点的上端、及所述第1连接部分的下端分别相接，且

所述第1接点与所述第1连接部分经由所述第1导电体层而连接。

17.根据权利要求16所述的半导体存储装置，其中

所述第1导电体层包含钨、铝、钛、及氮化钛中的至少1种。

18.根据权利要求1所述的半导体存储装置，其中

所述第1连接部分的高度除以所述第1连接部分的与所述第1方向交叉的方向的宽度所得的纵横比为1.5以下。

19.根据权利要求1所述的半导体存储装置，其中

所述源极线的上表面具有凹凸。

20.根据权利要求2所述的半导体存储装置，其中

所述第2芯片进而包含第2导电体层，所述第2导电体层夹在所述图案部分与所述第1绝缘体部分之间。