TWI890915B

TWI890915B - 用於半導體封裝件的測試設備以及其使用方法

Info

Publication number: TWI890915B
Application number: TW111101656A
Authority: TW
Inventors: 陳建廷; 黃政翰; 王光華
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-08-30
Filing date: 2022-01-14
Publication date: 2025-07-21
Also published as: US20240345130A1; CN115493482A; US20230067209A1; TW202309541A; US20230280370A1; US12066457B2; US11693025B2

Abstract

一種用於半導體封裝件的測試設備包括電路板、多個測試圖案以及插座。所述電路板具有測試區域且包括分佈在所述測試區域內的多個測試接觸件以及多個訊號接觸件。所述多個測試圖案嵌置於所述電路板中並電連接至所述多個測試接觸件，其中所述多個測試圖案中的每一個包括第一導線以及第二導線，所述第二導線包括主體部以及連接到所述主體部的分支部，其中所述第一導線連接到所述主體部。所述插座位於所述電路板上且包括電連接至所述電路板的多個連接件，其中所述多個連接件經配置為從所述測試設備傳輸用於測試所述半導體封裝件的電訊號。

Description

用於半導體封裝件的測試設備以及其使用方法

本揭露實施例是有關於一種測試設備以及其使用方法。

半導體裝置和積體電路(integrated circuit，IC)通常在單個半導體晶圓上製造。晶圓的晶粒可在晶圓層級(wafer level)上與其他半導體裝置或晶粒一起被處理和封裝，且已經研發了晶圓層級封裝的各種技術。用於製造半導體裝置和積體電路的半導體處理繼續朝著裝置密度增加、具有裝置尺寸不斷減小的主動裝置(主要是電晶體)數量增加的方向發展。隨著電子製品不斷小型化，溫度升高引起的翹曲成為封裝技術的重要課題。

本發明實施例提供一種用於半導體封裝件的測試設備包括電路板、多個測試圖案以及插座。所述電路板具有測試區域且包括分佈在所述測試區域內的多個測試接觸件以及多個訊號接觸件。所述多個測試圖案嵌置於所述電路板中並電連接至所述多個測試接觸件，其中所述多個測試圖案中的每一個包括第一導線以及第二導線，所述第二導線包括主體部以及連接到所述主體部的分支部，其中所述第一導線連接到所述主體部。所述插座位於所述電路板上且包括電連接至所述電路板的多個連接件，其中所述多個連接件經配置為從所述測試設備傳輸用於測試所述半導體封裝件的電訊號。

10:組合件

100:測試模組

1000:測試設備

110:主體

110t、310b、310t、314b、314t、S222b、S222t:表面

120:導電接觸件

200:電路板結構

210:固定器

220:電路板

222、222a、222b、222c、222d:介電層

224、224a、224b、224c、224d:金屬通孔

226、226a、226b、226c、226d:金屬跡線

230:連接件

300:插座

310:基座

312:凸緣部分

312i:內表面

314:中央部分

320、322、324:導電連接件

322a、322b、324a、324b:端部分

322c、324c:主體部分

330:蓋體

400:半導體封裝件

410:半導體晶粒

412、422:導通孔

420:I/O介面晶粒

430:絕緣包封體

440:重佈線路結構

440A:精細特徵部分

440B:粗厚特徵部分

442A、442B:介電結構

444A、444B:金屬化圖案

450、452、454:導電元件

500:夾持裝置

510:螺栓

530:緊固件

CL1、CL2:中線

CP:接觸點

CR:晶片區

D1、D2:寬度

DL1、DL2:對角線

DUT:待測試對象

I1、I2:電流

L1、L2:導線

L2b:分支部

L2m:主體部

ME:合併邊緣/合併部

O1:空間

R、RL1、RL2b:電阻

R1、R2:凹陷

S1:所示頂表面

S110、S120、S130:步驟

S2:所示底表面

SP1、SP2、SP3:距離

TP:測試圖案

TPP:測試點

V1、V2、V3、V4:電壓

X:虛框

當結合隨附圖式閱讀時，將自以下實施方式最佳地理解本揭露的態樣。應指出，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述的清楚起見，可任意增加或減小各種特徵的尺寸。

圖1是根據本公開一些實施例的使用測試設備的方法的流程圖。

圖2是根據本公開一些實施例的測試設備的示意性分解圖。

圖3是圖2中描繪的測試設備的示意性剖視圖。

圖4A是圖2中描繪的測試設備中包含的電路板結構的元件中的一部分的相對位置的示意性平面圖。

圖4B是圖4A中描繪的虛框X指示的組件的示意性立體圖。

圖5是根據本公開一些實施例的測試設備和半導體封裝件的組合件(assembly)的示意性分解圖。

圖6是圖5中描繪的組合件的示意性剖視圖。

圖7是圖5中描繪的組合件中包含的測試設備的電路板結構的元件和半導體封裝件的導電端子的相對位置的示意性平面圖。

圖8至圖13分別是根據本公開一些實施例的組合件中包含的電路板結構的測試通道和測試點的各種配置的示意性放大俯視圖。

圖14A是根據一些實施例的組合件的示例性等效電路圖。

圖14B是圖14A中描繪的組合件中的一部分的放大圖。

圖15A是根據一些實施例的組合件的示例性等效電路圖。

圖15B是圖15A中描繪的組合件中的一部分的放大圖。

圖16A是根據一些實施例的組合件的示例性等效電路圖。

圖16B是圖16A中描繪的組合件中的一部分的放大圖。

圖17A和圖17B是根據一些實施例的使用組合件的測試方法的示例性等效電路圖。

以下揭露提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例用以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複出於簡單及明晰的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。

另外，為了便於描述，可在本文中使用諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」以及類似者的空間相對術語，以描述如圖中所示出的一個元件或特徵與另一(些)元件或特徵的關係。除圖中所描繪的定向外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解譯。

另外，為了易於說明，本文中可使用例如「第一(first)」、「第二(second)」、「第三(third)」、「第四(fourth)」等用語來闡述圖中所示的相似或不同的元件或特徵，並且可根據存在的次序或說明的上下文而互換使用所述用語。

圖1是根據本公開一些實施例的使用測試設備的方法的流程圖。圖2是根據本公開一些實施例的測試設備1000的示意性分解圖。圖3是圖2中描繪的測試設備1000的示意性剖視圖。圖4A是圖2中描繪的測試設備1000中包含的電路板結構的元件的一部分之相對位置的示意性平面圖，其中圖3示出沿圖4A中描繪的虛線(對角線DL1或對角線DL2)截取的放大剖面圖。圖4B是圖4A中描繪的虛框X指示的組件的示意性立體圖。圖4A和圖4B省略了圖2和圖3中所示的一些組件以示出簡潔的示意性俯視圖和示意性立體圖。所述些實施例旨在提供進一步的解釋，但不用於限制本公開的範圍。

在一些實施例中，根據圖1的步驟S110，提供測試設備(testing apparatus)。舉例來說，參考圖2、圖3和圖4A，在一些實施例中，測試設備1000包括測試模組(testing module)100、電路板結構(circuit board structure)200、插座(socket)300和夾持裝置(holding device)500。在一些實施例中，電路板結構200位於測試模組100上和電連接到測試模組100，插座300位於電路板結構200上和電連接到電路板結構200，以及夾持裝置500貫穿電路板結構200與插座300以將插座300鎖定於電路板結構200上。插座300可具有用於待測試物件(object to-be-tested)或待測試裝置(device under test)(表示為DUT)的容置空間(例如，在圖2和圖3中描述的凹陷R1)，所述待測試物件或待測試裝置例如是半導體封裝件400(稍後在圖5到圖7中描述)。

在一些實施例中，測試模組100包括主體(body)110、從主體110(例如，其表面110t)露出以用於外部連接(例如，至電路板結構200)的多個導電接觸件(conductive contact)120以及嵌置於主體110內且電連接到導電接觸件120的控制器(controller)(未示出)。舉例來說，主體110是由具有足夠剛性(可由其楊氏模量(Young's modulus)量化)的材料製成，以保護形成於其內部的控制器和導電接觸件120，其中主體110與控制器和導電接觸件120電隔離。主體110的材料可包括介電材料或介電材料和導電材料(例如，金屬或金屬合金)的組合。

在一些實施例中，如圖2至圖4A所示，導電接觸件120分佈於主體110的表面110t之上。在一個實施例中，導電接觸件120彼此部分地電隔離。在替代實施例中，導電接觸件120彼此電隔離。導電接觸件120的材料可以包括鋁、鈦、銅、鎳、鎢和/或其合金，且可透過電鍍或沉積形成。本公開不限於此。導電接觸件120也可透過微影和蝕刻製程來圖案化。在整個說明中，術語“銅”旨在包含實質上純元素的銅，含有不可避免雜質的銅以及含有微量元素的銅合金，所述微量元素例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯等。圖2至圖4A中所示的導電接觸件120的數量僅為用於說明目的，本公開不限於此。可根據需求和設計佈局，來選擇以及指定導電接觸件120的數量。由於導電接觸件120，與嵌置在測試模組100的主體110中的控制器之外部連接到是可行的(available)。

控制器可具有或不具有內置記憶體裝置(例如，用於儲存測試設定或測試結果)。控制器可包括類比和數位電路、處理器或它們的組合。控制器可由電路系統實現，所述電路系統包括但不限於：類比電路；數位電路；半導體積體電路，例如至少一個處理器(例如，中央處理單元(central processing unit，CPU))、至少一個專用積體電路(application specific integrated circuit，ASIC)和/或至少一個現場可程式化閘陣列(at least one field programmable gate array，FPGA)；或其組合。可透過從至少一個機器可讀有形媒體中讀取一個或多個指令來對至少一個處理器進行配置或程式化以執行如下文中進一步描述的控制器的功能。舉例來說，控制器可以是一個或多於一個。在一些實施例中，測試模組100包括自動(或自動化)測試設備(automatic(或automated)testing equipment，ATE)，其(透過產生和傳輸測試電訊號(testing electric signal)(例如，電流)並接收回應電訊號(responsive electric signal)(例如，電壓)來)執行測量且評估測試結果(例如，回應電訊號的分析)以用於測試待測試物件DUT的積體電路和內部電路。

應瞭解，待測試物件DUT具有需要在各個位置處測量和/或測試的電特性(例如，電壓或電流特徵)，其中嵌置有控制器的測試模組100有助於有效識別待測試物件DUT內部的內連線故障以及待測試物件DUT和插座300之間的物理連接故障。在本公開中，待測試物件DUT和插座300之間的連接的狀態表示待測試物件DUT的翹曲的狀態，稍後將結合圖5至圖7、圖14A至圖14B、圖15A至圖15B和圖16A至圖16B進行說明。

在一些實施例中，電路板結構200包括固定器(holder)210、電路板(circuit board)220和多個連接件(connector)230。舉例來說，電路板220位於(容納於)固定器210內部，其中連接件230位於電路板220上和電連接到電路板220，且連接件230位於固定器210內部。在一些實施例中，採用固定器210以在測試模組100之上將電路板220保持在適當的位置內。舉例來說，固定器210可以是圍繞電路板220的週邊的框架(frame)固定器，以將電路板220的位置保持在測試模組之上，如圖3所示。然而，替代地，固定器210可以是殼體(housing)，所述殼體具有用於電路板220和連接件230的各種容置空間。固定器210的材料可包括不銹鋼、聚酯、聚醯亞胺(polyimide，PI)、玻璃、環氧樹脂或類似物。舉例來說，固定器210與測試模組100和電路板220電隔離。

在一些實施例中，透過連接件230，電路板220位於測試模組100上和電連接到測試模組100，如圖3所示，其中連接件230位於由固定器210、電路板220和測試模組100限定的空間O1中。在一些實施例中，電路板220包括多個增疊層(build-up layer；未標記)，每個增疊層包括金屬跡線(metal trace)226(例如，金屬跡線226a、金屬跡線226b、金屬跡線226c或金屬跡線226d)、連接到金屬跡線226的金屬通孔(metal via)224(例如，金屬通孔224a、金屬通孔224b、金屬通孔224c或金屬通孔224d)以及環繞金屬跡線226和金屬通孔224的介電層222(例如，介電層222a、介電層222b、介電層222c或介電層222d)。金屬跡線226a、金屬通孔224a和介電層222a一起構成了第一增疊層；金屬跡線226b、金屬通孔224b和介電層222b一起構成了第二增疊層；金屬跡線226c、金屬通孔224c和介電層222c一起構成第三增疊層；以及，金屬跡線226d、金屬通孔224d和介電層222d一起構成第四增疊層。舉例來說，金屬通孔224a連接其上覆的金屬跡線226a和其下覆的金屬跡線226b，金屬跡線226a和金屬跡線226b彼此電連接。金屬通孔224b連接其上覆的金屬跡線226b和其下覆的金屬跡線226c，金屬跡線226b和金屬跡線226c彼此電連接。金屬通孔224c連接其上覆的金屬跡線226c和其下覆的金屬跡線226d，金屬跡線226c和金屬跡線226d彼此電連接。金屬通孔224d連接其上覆的金屬跡線226d和其下覆的連接件230中的相應一個連接件230，並且金屬跡線226d和連接件230彼此電連接。即，建立了金屬跡線226a和金屬通孔224d之間的多個電連接路徑(electrical connection path)。由於這樣的構造，金屬跡線226和金屬通孔224共同構成路由結構，從而使得電路板220能夠提供路由功能。本公開中僅示出了四個增疊層以用於說明目的，本公開不限於此。可根據需求和設計佈局，來選擇以及指定增疊層的數量。增疊層的數量可以超過40個層。可替代地，增疊層的數量可以超過70個層。本公開不限於此。

介電層222的材料可包括聚醯亞胺(PI)、環氧樹脂、丙烯酸系樹脂、酚醛樹脂、苯並環丁烯(benzocyclobutene，BCB)、聚苯並惡唑(polybenzoxazole，PBO)或任何其他合適的聚合物類介電材料，且可透過沉積、疊層(lamination)或旋轉塗布形成。金屬通孔224和金屬跡線226的材料可包括鋁、鈦、銅、鎳、鎢和/或其合金，且可透過電鍍或沉積形成。本公開不限於此。介電層222、金屬通孔224和金屬跡線226也可以獨立地透過微影和蝕刻製程來圖案化。在一個實施例中，一個金屬通孔224和位於其上的相應的一個金屬跡線226可透過雙鑲嵌製程一起形成。在替代實施例中，一個金屬通孔224和位於其上的相應的一個金屬跡線226可分別透過單鑲嵌製程形成。

在一些實施例中，連接件230分佈於電路板220的表面S222b之上和位在空間O1內。連接件230的材料可包括鋁、鈦、銅、鎳、鎢和/或其合金，且可透過電鍍或沉積形成。本公開不限於此。連接件230也可透過微影和蝕刻製程來圖案化。圖3所示的連接件230的數目僅用於說明目的，本公開不限於此。可根據需求和設計佈局，來選擇以及指定連接件230的數量。由於連接件230，電路板220(例如，金屬跡線226)電連接到測試模組100。在一些實施例中，連接件230的位置對應於導電接觸件120的位置，以使它們之間有適當的電連接。

換句話說，對於待測試物件DUT，從測試模組100生成的電訊號可透過電路板結構200重新路由到插座300，和/或從待測試對象DUT回饋的接收響應電訊號可透過電路板結構200和插座300重新路由到測試模組100，以透過測試模組100進一步處理。在特定實施例中，電路板220作為測試模組100的負載板(loadboard)，其中使用了多種電子元件/裝置(如，積體電路、電阻器、電容器、電感器、繼電器等)來組成負載板的測試電路。然而，本公開不限於此，在替代實施例中，電路板220作為測試模組100的負載板，其沒有額外的電子元件/裝置。本公開不限於此。

如圖4A至圖4B所示並結合圖3，舉例來說，電路板220包括嵌置其內的多個測試圖案(testing pattern)TP，其中每個測試圖案TP電連接到相應的金屬跡線226a，用於將測試圖案TP電連接到插座300。在本公開中，連接到測試圖案TP的一個金屬跡線226a被稱為一個測試點(testing point)TPP。舉例來說，如圖4A至圖4B所示並結合圖17A至圖17B，測試圖案TP獨立地包括導線(conductive line)L1以及導線L2，其中導線L2包括主體部(main portion)L2m和分支部(branch portion)L2b，導線L1在導線L2的合併邊緣(或合併部)(merged edge(or merged portion))ME處與導線L2相連。換句話說，導線L2的分支部L2b和導線L2的主體部L2m在與導線L1連接的合併邊緣ME處合併。在特定實施例中，測試模組100透過導線L1提供電流至連接到測試圖案TP的各個金屬跡線226a，並在導線L2的合併邊緣ME處測量電壓。換句話說，沒有電流經過導線L2的分支部L2b，並且從導線L1提供的電流透過導線L2的主體部L2m進一步被提供給插座300以流至待測試物件DUT。在一些實施例中，連接測試圖案TP的金屬跡線226a稱為測試接觸件(testing contact)，不連接測試圖案TP的金屬跡線226a稱為訊號接觸件(signal contact)。

在一些實施例中，待測試物件DUT和插座300之間的多個連接(connection)中的每一個連接的狀態被待測試物件DUT和插座300之間的接觸點處的電阻R所反映。舉例來說，接觸點 (contact point)CP(在圖14B、圖15B和圖16B中)是指半導體封裝件400的導電端子(例如，圖5至圖7、圖14B、圖15B和圖16B中的導電端子452)與插座300的連接件(例如，圖5至圖7、圖14B、圖15B和圖16B中的連接件322)接觸的位置，其中連接件(例如，連接件322)電連接到與測試圖案TP電連接的測試點TPP，如圖4A和圖4B所示。在特定實施例中，待測試物件DUT(例如，半導體封裝件400)和插座300之間的接觸點CP處的電阻R由以下公式(I)計算：

在公式(I)中，如果電阻R小於或等於10.0歐姆(Ω)，則待測試物件DUT和插座300之間的連接的狀態被認為是良好接觸(good contact)。另一方面，如果電阻R達到測試模組100可測量電阻的最大值，則待測試物件DUT和插座300之間的連接的狀態被認為是無接觸(no contact)，例如開路(open circuit)。舉例來說，如果測試模組100可測量電阻的最大值是1.0kΩ，且待測試物件DUT和接觸點處的插座300之間為無接觸，則接觸點(在待測試物件DUT和插座300之間)的電阻R將為1.0kΩ。此外，如果電阻R大於10.0歐姆(Ω)且小於測試模組100可測量電阻的最大值，則待測試物件DUT和插座300之間的連接的狀態被認為是不良接觸(bad contact)或氧化(例如，半導體封裝件400的導電端子被氧化)。

基於上述，待測試物件DUT和插座300之間的連接可很容易地被確認。因此，待測試物件DUT的翹曲透過使用多個測試點TPP來確認，每個測試點TPP連接到一個測試圖案TP，且每個測試點TPP分佈在電路板220上的晶片區(chip region)CR中的不同位置。晶片區CR可對應於容納在插座300中的待測物件DUT的位置。舉例來說，晶片區CR可被稱為測試區域。在一些實施例中，在圖4A所示的俯視圖中，晶片區CR的形狀是正方形。可替代地，在俯視圖中，晶片區CR的形狀可以是矩形或圓形。如果考慮晶片區CR的形狀是圓形，則晶片區CR應位於插座300的中心，用於定位測試點的對角線(diagonal line)或中線(central line)可以是插座300的對角線或中線；然而，本公開不限於此。

在一些實施例中，至少晶片區CR內的金屬跡線226a在電路板220的表面S222t(面向插座300)上是以矩陣的形式排列，例如N×N陣列或N×M陣列(N、M>0，N可以等於或可以不等於M)，用於電連接到插座300的連接件。舉例來說，沿著測試模組100和電路板結構200的堆疊方向，電路板220的表面S222t與電路板220的表面S222b相對。舉例來說，晶片區CR內的部分金屬跡線226a用作測試點TPP，而晶片區CR內的其餘金屬跡線226a用作其他電訊號傳輸的導電接觸件。

測試點TPP可包括至少三個測試點TPP，其中測試點TPP可佈置在電路板220上且定位在晶片區CR的對角線DL1、DL2上的多個不同位置，其中在晶片區CR的中心(例如，對角線DL1和對角線DL2的交叉點)處佈置有一個測試點TPP。在一些實施例中，圖4A示出五個測試點TPP，其中一個測試點TPP位於晶片區CR的中心處，其餘測試點TPP位於對角線DL1和對角線DL2上的不同位置。舉例來說，其餘的測試點TPP位於晶片區CR的拐角(corner)處，所述拐角穿過對角線DL1和對角線DL2，如圖4A所示。

然而，本公開不限於此。測試點TPP可包括三個測試點TPP，其中一個測試點TPP可位於晶片區CR的中心處，且其他兩個測試點TPP可位於一個對角線(例如，對角線DL1)上並定位在晶片區CR的中心的兩個不同側，如圖8所示。另一方面，測試點TPP可包括五個測試點TPP，其中一個測試點TPP可位於晶片區CR的中心處，兩個測試點TPP可位於一個對角線(例如，對角線DL1)上並定位在晶片區CR的中心的兩個不同側，以及另外兩個測試點TPP隨機排列在晶片區CR上，如圖9所示。此外，測試點TPP可包括五個測試點TPP，其中一個測試點TPP可位於晶片區CR的中心處，其餘測試點TPP隨機排列在晶片區CR之上並環繞晶片區CR的中心，如圖10所示。

可替代地，測試點TPP可沿著晶片區CR的中線(例如，中線CL1和/或中線CL2)以對稱方式(symmetric manner)來佈置。沿著晶片區CR的中線CL1和/或中線CL2以對稱方式佈置的測試點TPP可被佈置在中線CL1和/或中線CL2上。或者，沿著晶片區CR的中線CL1和/或中線CL2以對稱方式佈置的測試點TPP可不被佈置在中線CL1和/或中線CL2上。在一些實施例中，圖11示出六個測試點TPP，其中測試點沿著晶片區CR的中線CL1和/或中線CL2以對稱方式排列，且六個測試點TPP中僅兩個測試點TPP被佈置在中線CL1和/或中線CL2上，而晶片區CR的中心處沒有測試點TPP。

然而，本公開不限於此。測試點TPP可包括八個測試點 TPP，其中四個測試點TPP可位於中線CL1上，四個測試點TPP可位於中線CL2上，且沒有測試點TPP位於晶片區CR的中心處，如圖12所示。另一方面，測試點TPP可包括十二個測試點TPP，其中四個測試點TPP可位於中線CL1上，四個測試點TPP可位於中線CL2上，四個測試點TPP可隨機位於晶片區CR上，且晶片區CR的中心處沒有測試點TPP，如圖13所示。在上面的實施例(圖11到圖13)中，沒有測試點TPP位於晶片區CR的中心(例如，中線CL1和中線CL2的交叉點)處。然而，本公開不限於此；可替代地，一個測試點TPP可位於晶片區CR的中心處。

需要說明的是，測試點TPP的數量及其定位位置不限於本公開，只要測試點的數量大於3且滿足以下條件(例如，位於晶片區CR的中心處或對稱配置)。由於連接到測試圖案TP的測試點TPP及其位置，因此可以確認待測試物件DUT的翹曲。

在一個實施例中，如果與位在晶片區CR的週邊處的測試點TPP對應之接觸點CP的電阻R被認為是良好接觸，而與位在或靠近晶片區CR的中心處的測試點TPP對應之接觸點CP的電阻R被認為是無接觸，則對於與位於或靠近晶片區CR的中心處的測試點TPP對應之接觸點CP而言，待測試物件DUT的截面呈具有凹進翹曲(concave warpage)(即，微笑輪廓(smile profile)的弓形(bowing shape)。在另一個實施例中，如果與位於晶片區CR的週邊處的測試點TPP對應之接觸點CP的電阻R被認為是無接觸，而與位於或靠近晶片區CR的中心處的測試點TPP對應之接觸點CP的電阻R被認為是良好接觸，則對於與位於或靠近晶片區CR的中心處的測試點TPP對應之接觸點CP而言，待測試物件DUT的截面呈具有凸出翹曲(convex warpage)(即，哭泣輪廓(crying profile))的弓形。透過上述實施例，檢測到待測試對象DUT的翹曲。

此外，如果與位於晶片區CR的週邊處的測試點TPP對應之接觸點CP的電阻R被認為是良好接觸或不良接觸，與位在或靠近晶片區CR的中心處的測試點TPP對應之接觸點CP的電阻R被認為是良好接觸或不良接觸，則待測試對象DUT的截面基本上為平坦形狀。換句話說，沒有檢測到待測試物件DUT的翹曲。

在本公開中，待測試物件DUT和插座300之間的一個連接(例如，一個接觸點CP)的狀態透過接觸點CP處的電阻R的值(對應於測試點TPP)來確認，因此，透過上述的連接的狀態(與電阻R相關)，來檢測待測試物件DUT(例如，半導體封裝件400)的翹曲。在本公開中，透過測試圖案TP，可藉由在測試點TPP中的每一個測試點TPP處進行二步驟測量(two-step measurement)來實現電阻R的計算。

在一些實施例中，執行兩步驟測量可透過，但不限於，以下步驟(1)向待測試物件DUT提供第一電流I1(由測試模組100生成)，並透過測試模組100在待測試物件DUT的一側(即在導線L2的合併邊緣ME)處測量第一電壓V1和在待測試對象DUT的另一側處測量電壓V3，如圖17A所示；和(2)向待測試物件DUT提供第二電流I2(由測試模組100生成)，並透過測試模組100在待測試物件DUT的一側(即，在導線L2的合併邊緣ME)處測量第二電壓V2和在待測試對象DUT的另一側處測量電壓V4，如圖17B所示。使用給定的第一電流I1、第二電流I2和經測量的電壓V1至電壓V4，可計算出待測試物件DUT和插座300之間每個接觸點的電阻R。舉例來說，電壓V3和電壓V4經設定成測試模組100給定的參考電壓(reference voltage)。電壓V3和電壓V4彼此相同，在一些實施例中。電壓V3和電壓V4可以是0伏(V)。可替代地，電壓V3和電壓V4可以是小於或實質上等於150μV或任何合適的伏特，例如100μV。在一些實施例中，電壓V3是測試模組100給出的參考電壓。在本公開中，第一電流I1不同於第二電流I2。舉例來說，第一電流I1小於第二電流I2，其中第一電流I1大於或實質上等於零安培(0.0A)。使用兩步驟測量，測試模組100提供給導線L1的實際電流與指定給測試模組100的期望電流之間的電流差(current difference)以及電流載線(current-carrying wire)(例如，導線L1)上的電流損耗(current loss)被消除。此外，使用二步驟測量，也消除了跨電流載線(例如，導線L1(即電阻RL1)和導線L2的分支部L2b(即電阻RL2b))兩端的電壓降(voltage drop)。因此，在待測試物件DUT和插座300之間的接觸點處實現了電阻R的精准測量，從而提高了用於確認待測試物件的翹曲的測試設備1000的可靠性。

舉例來說，如圖4A和圖4B所示，測試圖案TP(各自包括導線L1、導線L2)形成在形成有金屬跡線226b的層中。即，測試圖案TP和金屬跡線226b同時形成。然而，測試圖案TP可形成在包括在電路板220中的任何一增疊層中。測試圖案TP的形成和材料與圖3中描述的金屬跡線226的形成和材料相同或相似，因此為簡潔起見不再重複。在一些實施例中，測試圖案TP電連接到其下覆的金屬通孔224b，用於傳輸來自下覆的連接件(例如，電路板結構200的連接件230、測試模組100的導電接觸件120等)的訊號或將訊號傳輸至下覆的連接件，且測試圖案TP電連接到其上覆的金屬通孔224a，用於傳輸來自上覆的連接件(例如，金屬跡線226a(也示為測試點TPP)、插座300的連接件(例如，導電連接件320)等)的訊號或將訊號傳輸至上覆的連接件。在一些實施例中，導線L1的寬度D1大約在0.10毫米(mm)到50.0毫米的範圍內。在一些實施例中，導線L2的寬度D2大約在0.10毫米到50.0毫米的範圍內。在一個實施例中，寬度D1與寬度D2相同。在替代實施例中，寬度D1與寬度D2不同。

在一些實施例中，在一個測試圖案TP中尚未合併在一起的導線L1和導線L2之間的距離SP1大約在1毫米到500毫米之間。然而，距離SP1並不限於本公開，可以是任何合適的距離。在一些實施例中，導線L2的合併邊緣ME和與其電連接的測試點TPP的邊緣之間的距離SP2小於或等於2.0公分(cm)。在一些實施例中，兩個相鄰的測試點TPP之間的距離SP3大於或等於1.0公分。

回到圖2至圖3，在一些實施例中，插座300位於電路板結構200上和電連接到電路板結構200(例如，電路板220的表面S222t)。舉例來說，插座300包括基座(base)310、貫穿基座310的多個導電連接件(conductive connector)320以及位於基座310上的蓋體(cover)330。在一些實施例中，導電連接件320電連接到電路板220的晶片區CR內的金屬跡線226a。在一些實施例中，基座310與電路板結構200電隔離。

在一些實施例中，基座310包括凸緣部分312和中央部分314，其中凸緣部分312位於中央部分314的週邊。舉例來說，如圖3所示，基座310的截面呈H形。另一方面，基座310可以是矩形形狀。可替代地，在俯視圖中，基座310可以是方形、圓形、橢圓形或任何合適的多邊形。在一些實施例中，基座310的材料包括能夠提供確保插座300的物理強度和機械強度的特定硬度的介電材料。所述剛性(可由其楊氏模量(Young's modulus)量化)可在約10GPa至約30GPa的範圍中。

舉例來說，如圖3所示，凹陷R1被凸緣部分312的內表面312i、中央部分314的表面314t和蓋體330限定，而凹陷R2被凸緣部分312的內表面312i、中央部分314的表面314b和電路板220限定。舉例來說，表面314t與表面314b沿著堆疊方向相對，其中表面314t背向電路板220，而表面314b面向電路板220。在一些實施例中，凹陷R1經配置為用於待測試物件DUT(例如，圖5到圖7中的半導體封裝件400)的容置空間。

中央部分314可包括多個開口(未標記)。舉例來說，如圖3所示，開口在堆疊方向上穿透中央部分314，其中導電連接件320分別插入開口和固定到基座310。在一些實施例中，導電連接件320在插座300的凹陷R2中接觸電路板220的金屬跡線226。

舉例來說，導電連接件320包括多個導電連接件322和多個導電連接件324。在一些實施例中，導電連接件322與作為測試點TPP的金屬跡線226a接觸，用於將測試電訊號(例如，電流)和響應電訊號(例如，電壓)傳輸到待測試物件DUT，而導電連接件324與位於晶片區CR中的其餘金屬跡線226a接觸，用於電接地待測試對象DUT的接地板或用於向待測試物件DUT的接地板提供參考電壓。

導電連接件322中的每一個可包括一個主體部分(body portion)322c以及兩個端部分(end portion)322a、322b，端部分322a和端部分322b分別連接到主體部分322c的兩個相對的側。舉例來說，如圖3所示，一個導電連接件322透過端部分322b連接到作為測試點TPP之相應的金屬跡線226a，其中導電連接件322的端部分322a電連接到待測試物件DUT(例如，半導體封裝件400)。換言之，端部分322a被稱為接觸點CP(如圖14B、圖15B和圖16B所示)。

另一方面，導電連接件324中的每一個可包括一個主體部分324c以及兩個端部分324a、324b，端部分324a和端部分324b分別連接到主體部分324c的兩個相對的側。舉例來說，如圖3所示，一個導電連接件324透過端部分324b連接到相應的金屬跡線226a(不作為測試點TPP)，其中導電連接件324的端部分324a電連接到待測試物件DUT(例如，半導體封裝件400)。

在一些實施例中，導電連接件320(包括導電連接件322和導電連接件324)是伸縮引腳(pogo pin)，以在端部分(例如，端部分322a/322b、端部分324a/324b)和上覆或下覆的元件(例如，待測試物件DUT或電路板220)之間建立適當的物理接觸。這樣，建立了從測試模組100至插座300之間的電連接路徑。在本公開中，導電連接件320的端部分(例如，端部分322a、端部分324a)被稱為測試設備1000的導電端子。

可替代地，導電連接件322和/或導電連接件324可以是能夠建立上述適當的物理接觸的任何合適的導電連接件。在圖3中僅示出三個導電連接件322和兩個導電連接件324以用於說明目的，本公開不限於此。可根據需求和設計需要，來選擇以及指定導電連接件320(包括導電連接件322和導電連接件324)的數量。

在一些實施例中，蓋體330由與基座310的材料相似或相同的材料組成。此外，蓋體330可包括具有高導熱率的散熱元件，所述高導熱率例如具有約200W/(m．K)至約400W/(m．K)之間或更高的導熱率。散熱元件可使用金屬、金屬合金和類似者等形成呈塊狀(block)或位於其上具有多個鰭(fin)的塊狀之形態。在一些實施例中，蓋體330除了具有散熱功能外，還可對待測試物件DUT提供物理保護。

如圖3所示，舉例來說，插座300透過夾持裝置500安裝到電路板結構200上。在一些實施例中，夾持裝置500包括多個螺栓(blot)510和多個緊固件(fastener)530，如圖2和圖3所示。在一些實施例中，螺栓510穿過插座300(包括基座310和蓋體330)和電路板220，緊固件530分別旋至螺栓510上並擰緊以夾住插座300和電路板220。緊固件530可例如是旋至到螺栓510的螺帽(nut)。如圖3所示，舉例來說，凸緣部分312直接站立在電路板220的表面S222t上。

然而，本公開不限於此；可替代地，可在電路板結構200的表面S222t上安裝插座接頭(socket adopter；未示出)，其中插座接頭經配置為耦合至插座300，並經配置為允許插座300與位於其下方的電路板220電連接。在這樣的替代實施例中，夾持裝置500可被省略。

圖5是根據本公開一些實施例的測試設備1000和半導體封裝件400的組合件10的示意性分解圖。圖6是圖5中描繪的組合件10的示意性剖視圖。圖7是圖5中描繪的組合件10中包含的測試設備1000的的電路板220和半導體封裝件400的導電元件450的元件的一部分之相對位置的示意性平面圖，其中圖6示出沿圖7中描繪的虛線(對角線DL1或對角線DL2)截取的放大剖面圖。與上述元件類似或實質上相同的元件將使用相同的參考編號，並且相同元件的特定細節或描述(例如，材料、定位構造、電連接關係等)在此不再贅述。

在一些實施例中，根據圖1的步驟S120，將半導體封裝件安裝在測試設備上。舉例來說，如圖5、圖6和圖7所示，提供半導體封裝件400(如前述，其被稱為待測試對象DUT)並放置在插座300的容置空間(例如，凹陷R1)中，且半導體封裝件400電耦合到測試設備1000以構建組合件10。舉例來說，半導體封裝件400包括多個半導體晶粒410、多個輸入/輸出(input/output；I/O)介面晶粒420、絕緣包封體430、重佈線路結構440和多個導電元件450，如圖6所示。在一些實施例中，導電元件450為用於外部連接到半導體封裝件400的介面。即導電元件450作為半導體封裝件400的導電端子以與外部裝置/設備(例如，(透過導電連接件320與)插座300)電連接，用於傳輸(例如，輸出和/或輸入)電訊號、功率訊號或接地訊號。在替代實施例中，半導體裝置(未示出)以類似於導電元件450的方式任選地接合至半導體封裝件400。所述半導體裝置可為積體被動元件(integrated passive device，IPD)或表面安裝裝置(surface mounting device，SMD)，本公開不限於此。應當理解，半導體裝置的厚度小於導電元件450 中的每一個的厚度。

在一些實施例中，如果考慮沿著堆疊方向的俯視圖，半導體封裝件400呈大於或實質上等於400mm2的晶片尺寸(chip-size)的形式。可替代地，半導體封裝件400可以是晶圓形式(wafer form)或面板形式(panel form)。換句話說，半導體封裝件400是以重構晶圓/重構面板的形式進行處理。在替代實施例中，如果考慮沿著堆疊方向的俯視圖，半導體封裝件400是具有約4英寸(inch)或更大的直徑的晶圓尺寸(wafer-size)的形式。在其它替代實施例中，半導體封裝件400是具有約6英寸或更大的直徑的晶圓尺寸的形式。在又一替代實施例中，半導體封裝件400是具有約8英寸或更大的直徑的晶圓尺寸的形式。又可替代地，半導體封裝件400是具有約12英寸或更大的直徑的晶圓尺寸的形式。

半導體晶粒410和I/O介面晶粒420可沿水準方向彼此並排佈置。在一些實施例中，半導體晶粒410以矩陣的形式排列，例如N'×N'陣列或N'×M'陣列(N'、M'>0，N'可以等於或可以不等於M')，同時I/O介面晶粒420經佈置成包圍半導體晶粒410(經佈置成陣列/矩陣)以用於向其提供額外的輸入/輸出電路系統，而為半導體晶粒410提供更多的I/O計數。I/O介面晶粒420的矩陣可以是N”×N”陣列或N”×M”陣列(N”、M”>0，N”可以等於或可以不等於M”)。也就是說，在這樣的實施例中，I/O介面晶粒420被排列成矩陣，其環繞半導體晶粒410的矩陣的周邊(perimeter)。

然而，本公開不限於此，在替代實施例中，半導體晶粒410和I/O介面晶粒420以矩陣的形式排列，例如Na×Na陣列或Na ×Ma陣列(Na、Ma>0，Na可以等於或可以不等於Ma)。對於這樣的實施例中，半導體晶粒410和I/O介面晶粒420以交替方式被排列成矩陣。在另一個替代實施例中，半導體晶粒410以第一矩陣的形式排列，而I/O介面晶粒420以第二矩陣的形式排列，其中第一矩陣和第二矩陣是Nb×Nb陣列或Nb×Mb陣列(Nb、Mb>0，Nb可以等於或可以不等於Mb)，並且第一矩陣和第二矩陣彼此相鄰放置。

在一些實施例中，半導體晶粒410具有多個導通孔412，其中導通孔412作為半導體晶粒410的導電端子，用於電性連接到其他裝置/元件(例如，重佈線路結構440)。本文中所描述的每個半導體晶粒410可被稱為半導體晶片或積體電路(IC)。舉例來說，半導體晶粒410各自獨立地為邏輯晶片，例如中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-chip，SoC)、系統積體電路(system-on-integrated-circuit，SoIC)、微控制器或類似物。然而，本公開不限於此；在替代實施例中，半導體晶粒410各自獨立地是數位晶片、類比晶片或混合訊號晶片，例如專用積體電路(application-specific integrated circuit，ASIC)晶片、感測器晶片、無線和射頻(radio frequency，RF)晶片、基帶(baseband，BB)晶片、記憶體晶片(例如，高頻寬記憶體(high bandwidth memory，HBM)晶粒)或電壓調節器晶片。在其它替代實施例中，半導體晶粒410各自獨立地為組合型的晶片或IC，例如同時包括射頻晶片和數位晶片的WiFi晶片。在一些實施例中，半導體晶粒410的第一組的類型與半導體晶粒410的第二組的類型不同。換言之，半導體晶粒410可包括不同類型和/或相同類型的半導體晶片或IC；本公開不限於此。舉例來說，半導體晶粒410的第一組包括多個邏輯晶粒，而半導體晶粒410的第二組包括多個記憶體晶粒。

在一些實施例中，I/O介面晶粒420各自獨立地具有多個導通孔422，其中導通孔422作為I/O介面晶粒420的導電端子用於電性連接到其他裝置/元件(例如，重佈線路結構440)。如圖6所示，用於說明目的，僅呈現兩個半導體晶粒410和兩個I/O介面晶粒420，但需要注意的是，半導體晶粒410和I/O介面晶粒420的數量可以是一個或多於一個，本公開不限於此。

在一些實施例中，半導體晶粒410和I/O介面晶粒420被包封在絕緣包封體430中。舉例來說，絕緣包封體430側向地環繞半導體晶粒410和I/O介面晶粒420，其中半導體晶粒410的導通孔412和I/O介面晶粒420的導通孔422可透過絕緣包封體430以可觸及方式被暴露出來。如圖6所示，導通孔412和導通孔422的所示底表面是實質上與絕緣包封體430的所示底表面齊平。也就是說，在一些實施例中，導通孔412的所示底表面、導通孔422的所示底表面和絕緣包封體430的所示底表面實質上共面，用於實現高度的共面性以促進後來形成的元件(例如重佈線路結構440)的形成。應理解，圖6中描繪的導通孔412的所示底表面和導通孔422的所示底表面分別相當於半導體晶粒410的主動側(active side)和I/O介面晶粒420的主動側。

在一些實施例中，絕緣包封體430部分覆蓋(例如，物理接觸)半導體晶粒410中的每個導通孔412的側壁。在一些實施例中，絕緣包封體430部分覆蓋(例如，物理接觸)I/O介面晶粒 420中的每個導通孔422的側壁。然而，本公開不限於此；可替代地，每個導通孔412的側壁和每個導通孔422的側壁都不接觸絕緣包封體430。在其它替代實施例中，絕緣包封體430部分覆蓋(例如，物理接觸)半導體晶粒410中的每個導通孔412的側壁，而I/O介面晶粒420中的每個導通孔422的側壁不被絕緣包封體430覆蓋。在又一替代實施例中，半導體晶粒410中的每個導通孔412的側壁不被絕緣包封體430覆蓋，而絕緣包封體430部分覆蓋(例如，物理接觸)I/O介面晶粒420中的每個導通孔422的側壁。

另一方面，如圖6所示，半導體晶粒410和I/O介面晶粒420的所示頂表面(例如，非主動側(non-active side))可以是與絕緣包封體430的所示頂表面實質上齊平。舉例來說，半導體晶粒410的所示頂表面和I/O介面晶粒420的所示頂表面實質上共面于絕緣包封體430的所示頂表面。

絕緣包封體430可包括可接受的絕緣包封體材料。舉例來說，絕緣包封體430包括聚合物(例如環氧樹脂、酚醛樹脂、含矽樹脂或其它合適的樹脂)、介電材料或其他合適的材料。絕緣包封體430可以是透過模塑製程形成的模塑化合物。絕緣包封體430還可包括無機填料或無機化合物(例如矽石(二氧化矽)、黏土等)，在本文中可添加所述無機填充料或無機化合物以優化絕緣包封體430的熱膨脹係數(coefficient of thermal expansion，CTE)。本公開不限於此。

在一些實施例中，重佈線路結構440位於半導體晶粒410、I/O介面晶粒420和絕緣包封體430之上。如圖6所示，舉例來說，重佈線路結構440包括精細特徵(fine-featured)部分440A 和粗厚特徵(coarse-featured)部分440B，且透過連接到由絕緣包封體430暴露的半導體晶粒410的導通孔412和I/O介面晶粒420的導通孔422而電連接到半導體晶粒410和I/O介面晶粒420。在一些實施例中，精細特徵部分440A位於粗厚特徵部分440B和半導體晶粒410之間以及粗厚特徵部分440B和I/O介面晶粒420之間。在一些實施例中，重佈線路結構440的精細特徵部分440A形成在半導體晶粒410和I/O介面晶粒420之上並與其電耦合，且粗厚特徵部分440B透過精細特徵部分440A電耦合到半導體晶粒410和I/O介面晶粒420。舉例來說，如圖6所示，精細特徵部分440A能夠提供複數個半導體晶粒410之間、複數個I/O介面晶粒420之間以及半導體晶粒410和I/O介面晶粒420之間的局部電通信(local electrical communication)，而粗厚特徵部分440B能夠在電連接到導電元件450的外部裝置/設備與半導體晶粒410和/或I/O介面晶粒420之間提供全域電通信(global electrical communication)。

舉例來說，精細特徵部分440A包括介電結構442A以及位於介電結構442A內的金屬化圖案444A，粗厚特徵部分440B包括介電結構442B以及位於介電結構442B內的金屬化圖案444B。金屬化圖案444A和金屬化圖案444B可以各自獨立地包括一個或多個經圖案化導電層(單獨地稱為重佈線層(redistribution layer))，而介電結構442A和介電結構442B可以各自獨立地包括與經圖案化導電層交替排列的一個或多個介電層。舉例來說，一個或多個經圖案化導電層彼此電連接，所述一個或多個經圖案化導電層具有在水準平面上延伸的多個線部分(也稱為導線或導電跡線)以及在堆疊方向上延伸的多個通孔部分(也稱為導通孔)，通孔部分電連接線部分(統稱為內部路由電路)以提供路由功能。此外，所述一個或多個經圖案化導電層還包括在水準平面上延伸的多個平面部分(plane portion)以及在堆疊方向上延伸的多個其他通孔部分，其他通孔部分電連接平面部分(統稱為接地板或接地平面)以用於電接地(electrically grounded)。在這種情況下，平面部分與金屬化圖案444A的其餘部分和金屬化圖案444B的其餘部分電隔離。舉例來說，位於精細特徵部分440A或粗厚特徵部分440B中的同一個經圖案化導電層中的一個線部分和一個平面部分透過狹縫彼此電隔離，其中狹縫填充有用於形成介電結構442A或介電結構442B的介電材料。介電結構442A或介電結構442B中各自包含的介電層的數量和金屬化圖案444A或金屬化圖案444B中各自包含的經圖案化導電層的數量可以不限於本公開的附圖，並且可基於需求和設計要求而選擇和指定。

重佈線路結構440的精細特徵部分440A和粗厚特徵部分440B包括不同尺寸的金屬化圖案和介電結構，如圖6所示，舉例來說。在特定實施例中，金屬化圖案444A中包含的經圖案化導電層由相同的導電材料形成並形成有相同的厚度(例如，第一厚度)和相同的線寬(例如，第一線寬)，且金屬化圖案444B中包含的經圖案化導電層由相同的導電材料形成並形成有相同的厚度(例如，第二厚度)和相同的線寬(例如，第二線寬)。同樣地，在一些實施例中，在介電結構442A中包含的介電層由相同的介電材料形成並形成有相同的厚度，而在介電結構442B中包含的介電層由相同的介電材料形成並形成有相同的厚度。在一些實施例中，沿著堆疊方向，金屬化圖案444A中包含的經圖案化導電層具有第一厚度，所述第一厚度小於金屬化圖案444B中包含的經圖案化導電層的第二厚度。另一方面，在俯視圖上(例如，在水準平面上)，金屬化圖案444A中包含的經圖案化導電層具有第一線寬，所述第一線寬小於金屬化圖案444B中包含的經圖案化導電層的第二線寬。

介電結構442A和介電結構442B的材料可包括聚醯亞胺(PI)、環氧樹脂、丙烯酸系樹脂、酚醛樹脂、苯並環丁烯(BCB)、聚苯並惡唑(PBO)或任何其他合適的聚合物類介電材料，並可透過沉積、疊層或旋轉塗布形成。金屬化圖案444A和金屬化圖案444B的材料可包括鋁、鈦、銅、鎳、鎢和/或其合金，並可透過電鍍或沉積形成。本公開不限於此。介電結構442A、442B和金屬化圖案444A、444B也可獨立地透過微影和蝕刻製程圖案化。

舉例來說，介電結構442A的材料與介電結構442B的材料相同。舉另一實例來說，介電結構442A的材料與介電結構442B的材料互不相同。舉例來說，金屬化圖案444A的材料與金屬化圖案444B的材料相同。舉另一實例來說，金屬化圖案444A的材料與金屬化圖案444B的材料互不相同。本公開不限於此。在替代實施例中，重佈線路結構440可包括相同尺寸的金屬化圖案和相同尺寸的介電結構。

在一些實施例中，導電元件450附接到重佈線路結構440以用於它們之間的電耦合，如圖6所示。舉例來說，如圖6所示，半導體封裝件400具有所示頂表面S1以及在堆疊方向上與所示頂表面S1相對的所示底表面S2，其中所示頂表面S1與插座300的蓋體330接觸，而所示底表面S2上分佈有導電元件450。

導電元件450可包括多個導電元件452和多個導電元件454。舉例來說，如圖6和圖7所示，導電元件452接觸(例如，適當地物理連接)導電連接件322，用於電連接到作為測試點TPP的金屬跡線226a，且導電元件454接觸(例如，適當地物理連接)導電連接件324，用於電連接到不作為測試點TPP的金屬跡線226a。在一些實施例中，導電元件452電連接到重佈線路結構440中包含的接地板，用於傳輸測試電訊號(例如，電流)和接收回應電訊號(例如，電壓)。在一些實施例中，導電元件454中的一些導電元件454電連接到重佈線路結構440中包含的內部路由電路，用於識別在半導體封裝件400內部的內連線故障。在一些實施例中，導電元件454中的一些導電元件454電連接到重佈線路結構440中包含的接地板，用於電接地重佈線路結構440中包含的接地板，或者為重佈線路結構440中包含的接地板提供參考電壓。即，舉例來說，透過重佈線路結構440，導電元件454中的一些導電元件454電連接到半導體晶粒410，導電元件454中的一些導電元件454電連接到I/O介面晶粒420。導電元件450(例如，導電元件452/導電元件454)的數量不限於本公開的附圖，並且可基於需求和設計要求而選擇和指定。

透過植球製程或回焊製程，導電元件450可設置在重佈線路結構440上。舉例來說，導電元件450是焊料球、球柵陣列封裝(ball grid array，BGA)球或凸塊。可替代地，導電元件450可包括微凸塊、金屬柱、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊或類似物；且可透過鍍覆形成。導電元件450可不具有焊料。在包括半導體裝置的替代實施例中，透過倒裝晶片接合技術(flip-chip bonding technology)或表面裝置安裝技術(surface device mounting technology)，半導體裝置可設置在重佈線路結構440上。

在一些替代實施例(未示出)中，在重佈線路結構440上佈置/形成導電元件450之前，多個凸塊下金屬(under-ball metallurgy，UBM)圖案可選地形成在重佈線路結構440上並電耦合到重佈線路結構440，其中導電元件450和重佈線路結構440之間的連接的強度被增強。導電元件450可透過植球製程被放至UBM圖案上。即，導電元件450可透過UBM圖案電耦合到重佈線路結構440。在一些實施例中，UBM圖案由包括單層的金屬層(metal layer)或包括具有由不同的材料組成的多個子層的複合層的金屬化層(metallization layer)製成。在一些實施例中，UBM圖案包括銅、鎳、鉬、鈦、鎢、氮化鈦、鈦鎢、其組合或類似物。舉例來說，UBM圖案包括鈦層和鈦層之上的銅層。舉例來說，UBM圖案可使用電鍍、濺射、物理氣相沉積(physical vapor deposition，PVD)或類似者形成。然而，UBM圖案可從重佈線路結構440中省略，本公開不限於此。

如圖6所示，在半導體封裝件400被安裝到測試設備1000之後；在這樣的組合件10中，透過插座300的導電連接件320和導電元件450，半導體封裝件400與測試設備1000形成了暫時的電性連接，其中插座300將半導體封裝件400固定在組合件10中。舉例來說，利用測試設備1000和半導體封裝件400之間的這種電性連接，透過使用測試設備1000來準備對半導體封裝400進行測試。

在一些實施例中，根據圖1的步驟S130，透過測試設備對半導體封裝件執行自動化測試序列(automated test sequence)。在使用測試設備1000的測試方法中，組合件10可以有若干可能的測試電傳輸路徑(testing electrical transmitting path)來測試半導體封裝件400。舉例來說，用於說明目的，在下文中對測試電傳輸路徑進行討論，然而本公開不限於此。

在一些實施例中，經由測試電傳輸路徑，執行二步驟測量，用於半導體封裝件400的翹曲檢測。舉例來說，經由測試電傳輸路徑，透過測試模組100所提供的電訊號(如，第一測試電訊號，例如示於圖17A中的從測試模組100的控制器生成的電流I1)借助於以下元件從測試設備1000發送到半導體封裝件400：測試模組100的導電接觸件120、電路板結構200的連接件230、電路板結構200的電路板220(包括測試圖案TP和測試點TPP)、插座300的導電連接件322、半導體封裝件400的導電元件452以及半導體封裝件400的重佈線路結構440，並且在合併邊緣ME處測量第一初始電壓(如，電壓V1)；以及電訊號(如，第一回應電訊號，有時稱為環回(回饋)訊號(loopback(feedback)signal)，例如示於圖17A中的電壓V3)借助於以下元件從半導體封裝件400發送到測試模組100的控制器：半導體封裝件400的重佈線路結構440、半導體封裝件400的導電元件454、插座300的導電連接件324、電路板結構200的電路板220(不包括測試圖案TP和測試點TPP)、電路板結構200的連接件230以及測試模組100的導電接觸件120。舉例來說，透過測試圖案TP的導線L1提供電流I1給電連接至重佈線路結構440中包含的接地板之半導體封裝件400的導電元件452，且在測試圖案TP的導線L2的合併邊緣ME處測量電壓V1。在一些實施例中，電壓V3是測試模組100給出的參考電壓。

再次，經由測試電傳輸路徑，透過測試模組100所提供的電訊號(如，第二測試電訊號，例如示於圖17B中的從測試模組100的控制器生成的電流I2)借助於以下元件從測試設備1000發送到半導體封裝件400：測試模組100的導電接觸件120、電路板結構200的連接件230、電路板結構200的電路板220(包括測試圖案TP和測試點TPP)、插座300的導電連接件322、半導體封裝件400的導電元件452以及半導體封裝件400的重佈線路結構440，並且在合併邊緣ME處測量第二初始電壓(如，電壓V2)；以及電訊號(如，第二回應電訊號，有時稱為環回(回饋)訊號(loopback(feedback)signal)，例如示於圖17B中的電壓V4)借助於以下元件從半導體封裝件400發送到測試模組100的控制器：半導體封裝件400的重佈線路結構440、半導體封裝件400的導電元件454、插座300的導電連接件324、電路板結構200的電路板220(不包括測試圖案TP和測試點TPP)、電路板結構200的連接件230以及測試模組100的導電接觸件120。舉例來說，透過測試圖案TP的導線L1提供電流I2給電連接至重佈線路結構440中包含的接地板之半導體封裝件400的導電元件452，且在測試圖案TP的導線L2的合併邊緣ME處測量電壓V2。在一些實施例中，電壓V4是測試模組100給出的參考電壓。在本公開中，電流I1 不同於電流I2。舉例來說，電流I1小於電流I2，其中電流I1大於或實質上等於零安培(0.0A)。

透過這樣的測量，在半導體封裝件400和插座300之間的接觸點CP處的電阻R透過前面描述的公式(I)獲得，從而透過測試設備100來檢查半導體封裝件400，以確認是否存在翹曲問題。另外，透過二步驟測量得到的電阻R也可以確認半導體封裝件400內部的內連線是否有故障或者半導體封裝件400的導電元件450是否有氧化。

根據一些實施例，一種用於半導體封裝件的測試設備包括電路板、多個測試圖案以及插座。所述電路板具有測試區域且包括分佈在所述測試區域內的多個測試接觸件以及多個訊號接觸件。所述多個測試圖案嵌置於所述電路板中並電連接至所述多個測試接觸件，其中所述多個測試圖案中的每一個包括第一導線以及第二導線，所述第二導線包括主體部以及連接到所述主體部的分支部，其中所述第一導線連接到所述主體部。所述插座位於所述電路板上且包括電連接至所述電路板的多個連接件，其中所述多個連接件經配置為從所述測試設備傳輸用於測試所述半導體封裝件的電訊號。

根據一些實施例，在所述的測試設備中，其中所述第一導線和所述第二導線位於同一層。根據一些實施例，在所述的測試設備中，其中在所述多個測試圖案中的每一個中，所述第一導線在合併部處連接到所述第二導線，並且所述合併部和相應的一個測試接觸件之間的距離小於或實質上等於2.0公分。根據一些實施例，在所述的測試設備中，其中所述多個測試接觸件中相鄰的兩個測試接觸件之間的間隔距離大於或實質上等於1.0公分。根據一些實施例，在所述的測試設備中，其中所述多個測試接觸件中的一個測試接觸件位於所述測試區域的中心。根據一些實施例，在所述的測試設備中，其中所述多個測試接觸件中的一些測試接觸件位於穿過所述測試區域的所述中心的對角線上的多個不同位置。根據一些實施例，在所述的測試設備中，其中所述多個不同位置至少位於所述中心的相對兩側的所述對角線中。根據一些實施例，在所述的測試設備中，其中所述多個測試接觸件中的一些測試接觸件位於第一對角線以及第二對角線上的多個不同位置，所述第一對角線以及所述第二對角線相交於所述測試區域的所述中心。根據一些實施例，在所述的測試設備中，其中所述多個不同位置至少位於所述中心的相對兩側的所述第一對角線中以及所述中心的相對兩側的所述第二對角線中。根據一些實施例，在所述的測試設備中，其中所述多個測試接觸件沿著所述測試區域的中線以對稱方式佈置。根據一些實施例，在所述的測試設備中，其中所述多個測試圖案包括三個或多於三個測試圖案。根據一些實施例，所述的測試設備還包括：測試模組，包括控制器以及多個導電接觸件，所述控制器產生用於測試所述半導體封裝件的所述電訊號，所述多個導電接觸件連接到所述控制器，其中所述電路板位於所述測試模組上並電性連接至所述多個導電接觸件。

根據一些實施例，一種用於半導體封裝件的測試設備包括電路板、三個或多於三個測試圖案、插座以及測試模組。所述電路板包括路由結構、多個第一接觸件以及多個第二接觸件，所述多個第一接觸件和所述多個第二接觸件連接到所述路由結構。所述三個或多於三個測試圖案嵌置於所述電路板中並電連接至所述多個第一接觸件，其中所述三個或多於三個測試圖案中的每一個包括第一導線以及第二導線，所述第二導線包括主體部以及連接到所述主體部的分支部，其中所述第一導線與所述分支部在所述主體部的合併點處連接所述第二導線。所述插座位於所述電路板上且包括電連接至所述多個第一接觸件的多個第一連接件以及電連接至所述多個第二接觸件的多個第二連接件。所述測試模組電連接至所述電路板且包括控制器，其中所述電路板位於所述插座與所述測試模組之間。其中，所述插座的所述多個第一連接件經配置為將所述測試模組的所述控制器所產生的測試訊號傳輸到所述半導體封裝件，並且所述多個第二連接件中的一些第二連接件經配置為將相應訊號從所述半導體封裝件傳輸到所述測試模組。

根據一些實施例，在所述的測試設備中，其中在所述三個或多於三個測試圖案中的每一個中，所述第一導線在所述合併點處連接到所述第二導線，並且所述合併點與相應的一個第一接觸件之間的距離小於或實質上等於2.0公分。根據一些實施例，在所述的測試設備中，其中所述多個第一接觸件中相鄰的兩個第一接觸件之間的間隔距離大於或實質上等於1.0公分。

根據一些實施例，一種半導體封裝件的測試方法包括以下步驟：提供測試設備，所述測試設備包括電路板、多個測試圖案以及插座，所述電路板具有測試區域且包括分佈在所述測試區域內的多個測試接觸件以及多個訊號接觸件，所述多個測試圖案嵌置於所述電路板中並電連接至所述多個測試接觸件，所述插座位於所述電路板上且包括電連接至所述電路板的多個連接件，其中所述多個測試圖案中的每一個包括第一導線以及第二導線，所述第二導線包括主體部以及連接到所述主體部的分支部，其中所述第一導線在合併邊緣處連接到所述第二導線；放置所述半導體封裝件於所述測試設備中，所述半導體封裝件包括半導體晶粒、重佈線路結構、多個第一端子以及多個第二端子，所述重佈線路結構包括電連接至所述半導體晶粒的訊號路由結構以及接地板，所述多個第一端子電連接至所述重佈線路結構的所述接地板，所述多個第二端子透過所述訊號路由結構電連接至所述半導體晶粒，其中所述插座的所述多個連接件電連接至所述半導體封裝件的所述多個第一端子和所述多個第二端子；以及透過所述測試設備對所述半導體封裝件執行自動測試序列。

根據一些實施例，在所述的測試方法中，透過所述測試設備對所述半導體封裝件執行所述自動測試序列包括：由所述測試設備透過所述多個測試圖案的所述多個第一導線向所述半導體封裝件傳送第一電流，並透過所述測試設備在所述多個測試圖案的所述多個第二導線中的所述多個合併邊緣處測量第一初始電壓；由所述測試設備取得第一回應電壓；由所述測試設備透過所述多個測試圖案的所述多個第一導線向所述半導體封裝件傳送第二電流，並透過所述測試設備在所述多個測試圖案的所述多個第二導線中的所述多個合併邊緣處測量第二初始電壓，其中所述第一電流與所述第二電流不同；由所述測試設備取得第二回應電壓；以及確認所述多個連接件中的一個連接件與所述多個第一端子中相應的一個第一端子之間的連接狀態。根據一些實施例，在所述的測試方法中，確認所述多個連接件中的所述一個連接件與所述多個第一端子中所述相應的一個第一端子之間的所述連接狀態包括透過公式(I)獲得所述多個連接件中的所述一個連接件與所述多個第一端子中所述相應的一個第一端子之間的接觸點處的電阻，所述公式(I)如下：，其中：R表示所述多個連接件中的所述一個連接件與所述多個第一端子中所述相應的一個第一端子之間的接觸點處的所述電阻；V1表示所述第一初始電壓；V2表示所述第二初始電壓；V3表示所述第一回應電壓；V4表示所述第二回應電壓；I1表示所述第一電流；以及I2表示所述第二電流。根據一些實施例，在所述的測試方法中，其中獲得所述第一回應電壓包括獲得由在所述測試設備中包括的控制器所直接提供的參考電壓。根據一些實施例，在所述的測試方法中，其中獲得所述第二回應電壓包括獲得由在所述測試設備中包括的控制器所直接提供的參考電壓。

前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。