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TWI890521B - 固體攝像元件 - Google Patents

固體攝像元件

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Publication number
TWI890521B
TWI890521B TW113126240A TW113126240A TWI890521B TW I890521 B TWI890521 B TW I890521B TW 113126240 A TW113126240 A TW 113126240A TW 113126240 A TW113126240 A TW 113126240A TW I890521 B TWI890521 B TW I890521B
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TW
Taiwan
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substrate
transistor
pixel
region
imaging device
Prior art date
Application number
TW113126240A
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English (en)
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TW202443883A (zh
Inventor
牛膓哲雄
長田雅海
Original Assignee
日商索尼半導體解決方案公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商索尼半導體解決方案公司 filed Critical 日商索尼半導體解決方案公司
Publication of TW202443883A publication Critical patent/TW202443883A/zh
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Abstract

本發明之固體攝像元件(100)具備具有光電轉換元件(102)之第1半導體基板(200)、及介隔絕緣膜(240)與第1半導體基板(200)對向之第2半導體基板(300)，第2半導體基板(300)於第1主面(MSa)具有將自光電轉換元件(102)輸出之電信號放大之放大電晶體(104)，於與第1主面(MSa)為相反側之第2主面(MSb)具有較第2半導體基板(300)低電阻之區域(302)，且經由區域(302)接地。

Description

固體攝像元件
本發明涉及一種固體攝像元件。
存在積層複數個半導體基板之三維安裝技術。例如已知於固體攝像元件中積層形成有像素區域之第1半導體基板、及形成有邏輯電路之第2半導體基板的構成(例如參照專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-245506號公報
[發明所欲解決之問題]
專利文獻1所揭示之固體攝像元件無法充分確保配置像素電晶體之空間。於是，考慮例如進一步將形成光電轉換元件之基板與形成像素電晶體之基板分開積層。
然而，此種構成中，形成像素電晶體之基板之電位不固定，像素電晶體之動作不穩定。
於是，本發明提出一種可確保配置電晶體之空間、並且使積層基板之電位固定之固體攝像元件。 [解決問題之技術手段]
本發明之固體攝像元件具備：第1半導體基板，其具有光電轉換元件；及第2半導體基板，其介隔絕緣膜與上述第1半導體基板對向；上述第2半導體基板於第1主面具有將自上述光電轉換元件輸出之電信號放大之放大電晶體，於與上述第1主面為相反側之第2主面具有較上述第2半導體基板低電阻之區域，且經由上述區域接地。
以下，基於圖式對本發明之實施形態進行詳細說明。再者，於以下之各實施形態中，藉由對同一部位標註同一符號省略重複說明。
[固體攝像元件之概略構成例] 使用圖1～圖19，對固體攝像元件之概略構成例進行說明。
(固體攝像元件之電路構成例) 圖1係表示應用於本發明之各實施形態之固體攝像元件1之概略構成之一例之圖。固體攝像元件1將接收到之光轉換為電信號並作為像素信號輸出。該例中，固體攝像元件1構成為CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)影像感測器。
如圖1所示，固體攝像元件1具備第1基板10、第2基板20、及第3基板30之3個基板。固體攝像元件1係將該等3個基板貼合構成之三維構造之攝像裝置。第1基板10、第2基板20、及第3基板30依序積層。
第1基板10於半導體基板11具有進行光電轉換之複數個感測器像素12。複數個感測器像素12呈矩陣狀設置於第1基板10之像素區域13內。第2基板20於半導體基板21針對每4個感測器像素12分別具有1個讀出電路22，該讀出電路22輸出基於自感測器像素12輸出之電荷之像素信號。第2基板20具有在列方向延伸之複數根像素驅動線23、及在行方向延伸之複數根垂直信號線24。第3基板30於半導體基板31具有對像素信號進行處理之邏輯電路32。邏輯電路32例如具有垂直驅動電路33、行信號處理電路34、水平驅動電路35、及系統控制電路36。邏輯電路32，更具體而言水平驅動電路35對外部輸出每個感測器像素12之輸出電壓Vout。於邏輯電路32中，例如亦可於與源極電極及汲極電極相接之雜質擴散區域之表面，形成有包含使用自對準矽化物(SALICIDE：Self Aligned Silicide)製程形成之CoSi 2或NiSi等矽化物之低電阻區域。
垂直驅動電路33例如以列單位依序選擇複數個感測器像素12。行信號處理電路34例如對自藉由垂直驅動電路33選擇之列之各感測器像素12輸出之像素信號實施相關雙取樣(CDS：Correlated Double Sampling)處理。行信號處理電路34例如藉由實施CDS處理而抽取像素信號之信號位準，保持與各感測器像素12之受光量對應之像素資料。水平驅動電路35例如將行信號處理電路34所保持之像素資料依序向外部輸出。系統控制電路36例如控制邏輯電路32內之垂直驅動電路33、行信號處理電路34及水平驅動電路35之各區塊之驅動。
圖2～圖5係表示感測器像素12及讀出電路22之一例之圖。以下，對4個感測器像素12共有1個讀出電路22之情形進行說明。此處，「共有」係指4個感測器像素12之輸出係輸入至共通之讀出電路22。但，共有單位與像素數無關。例如，可如下述實施形態1、2，1個感測器像素12之輸出被輸入至1個讀出電路22。又，亦可與本例同樣，如實施形態3，4個感測器像素12之輸出被輸入至1個讀出電路22。
如圖2所示，各感測器像素12具有相互共通之構成要素。圖2中，為了將各感測器像素12之構成要素相互加以區分，對各感測器像素12之構成要素之符號之末尾賦予識別編號1、2、3、4。以下，於需要將各感測器像素12之構成要素相互加以區分之情形時，對各感測器像素12之構成要素之符號之末尾賦予識別編號。於無須將各感測器像素12之構成要素相互加以區分之情形時，省略各感測器像素12之構成要素之符號之末尾之識別編號。
各感測器像素12例如具有光電二極體PD、電性連接於光電二極體PD之傳輸電晶體TR、及暫時保持經由傳輸電晶體TR自光電二極體PD輸出之電荷之浮動擴散區FD。光電二極體PD相當於本發明之「光電轉換元件」之一具體例。光電二極體PD進行光電轉換，產生與受光量對應之電荷。光電二極體PD之陰極電性連接於傳輸電晶體TR之源極，光電二極體PD之陽極電性連接於接地線(GND)等基準電位線。傳輸電晶體TR之汲極電性連接於浮動擴散區FD，傳輸電晶體TR之閘極電性連接於像素驅動線23(參照圖1)。傳輸電晶體TR例如為CMOS電晶體。
共有1個讀出電路22之各感測器像素12之浮動擴散區FD相互電性連接，並且電性連接於共通之讀出電路22之輸入端。讀出電路22例如具有重設電晶體RST、選擇電晶體SEL、及放大電晶體AMP。再者，選擇電晶體SEL亦可視需要省略。讀出電路22之輸入端即重設電晶體RST之源極電性連接於浮動擴散區FD，重設電晶體RST之汲極電性連接於電源線VDD及放大電晶體AMP之汲極。重設電晶體RST之閘極電性連接於像素驅動線23(參照圖1)。放大電晶體AMP之源極電性連接於選擇電晶體SEL之汲極，放大電晶體AMP之閘極電性連接於重設電晶體RST之源極。讀出電路22之輸出端即選擇電晶體SEL之源極電性連接於垂直信號線24，選擇電晶體SEL之閘極電性連接於像素驅動線23(參照圖1)。
當傳輸電晶體TR成為導通狀態時，光電二極體PD之電荷傳輸至浮動擴散區FD。重設電晶體RST將浮動擴散區FD之電位重設為特定電位。當重設電晶體RST成為導通狀態時，浮動擴散區FD之電位被重設為電源線VDD之電位。選擇電晶體SEL控制像素信號自讀出電路22之輸出時序。放大電晶體AMP產生與浮動擴散區FD所保持之電荷之位準對應之電壓之信號作為像素信號。放大電晶體AMP構成源極隨耦型之放大器，輸出與於光電二極體PD產生之電荷之位準對應的電壓之像素信號。放大電晶體AMP當選擇電晶體SEL成為導通狀態時，將浮動擴散區FD之電位放大，將與其電位對應之電壓經由垂直信號線24輸出至行信號處理電路34。重設電晶體RST、放大電晶體AMP、及選擇電晶體SEL例如為CMOS電晶體。
再者，如圖3所示，選擇電晶體SEL亦可設置於電源線VDD與放大電晶體AMP之間。於該情形時，重設電晶體RST之汲極電性連接於電源線VDD及選擇電晶體SEL之汲極。選擇電晶體SEL之源極電性連接於放大電晶體AMP之汲極，選擇電晶體SEL之閘極電性連接於像素驅動線23(參照圖1)。讀出電路22之輸出端即放大電晶體AMP之源極電性連接於垂直信號線24，放大電晶體AMP之閘極電性連接於重設電晶體RST之源極。
又，如圖4及圖5所示，FD傳輸電晶體FDG亦可設置於重設電晶體RST之源極與放大電晶體AMP之閘極之間。FD傳輸電晶體FDG於切換轉換效率時使用。通常，於較暗之場所進行攝影時，像素信號較小。於基於Q＝CV進行電荷電壓轉換時，若浮動擴散區FD之FD電容C較大，則以放大電晶體AMP轉換時之電壓V變小。另一方面，於較亮之場所，像素信號變大，因此若FD電容C較大，則無法於浮動擴散區FD全部接收光電二極體PD之電荷。進而，需要使FD電容C變大以使利用放大電晶體AMP轉換時之電壓V不變得過大。基於該等，當使FD傳輸電晶體FDG導通時，增加了FD傳輸電晶體FDG之量之閘極電容，因此整體之FD電容C變大。另一方面，於將FD傳輸電晶體FDG斷開時，整體之FD電容C變小。如此，藉由切換FD傳輸電晶體FDG之導通/斷開，可使FD電容C可變，從而可切換轉換效率。
圖6係表示複數個讀出電路22與複數根垂直信號線24之連接態樣之一例之圖。於複數個讀出電路22並排配置在垂直信號線24之延伸方向即行方向上之情形時，複數根垂直信號線24亦可對每個讀出電路22分別分配1根。例如，如圖6所示，於4個讀出電路22並排配置在垂直信號線24之延伸方向上之情形時，4根垂直信號線24亦可對每個讀出電路22分別分配1根。再者，圖6中，為了將各垂直信號線24加以區分，對各垂直信號線24之符號之末尾賦予識別編號1、2、3、4。
(固體攝像元件之物理構成例) 圖7及圖8係表示固體攝像元件1之水平方向之剖面構成之一例之圖。圖7及圖8之上側之圖係表示圖1之第1基板10於水平方向上之剖面構成之一例之圖。圖7及圖8之下側之圖係表示圖1之第2基板20於水平方向上之剖面構成之一例之圖。圖7中，例示將2×2之4個感測器像素12於第2方向H上排列2組之構成，圖8中，表示將2×2之4個感測器像素12於第1方向V及第2方向H上排列4組之構成。再者，圖7及圖8之上側之剖視圖中，於表示圖1之第1基板10之水平方向上之剖面構成之一例之圖重疊表示半導體基板11之表面構成之一例之圖。又，圖7及圖8之下側之剖視圖中，於表示圖1之第2基板20之水平方向上之剖面構成之一例之圖重疊表示半導體基板21之表面構成之一例之圖。
如圖7及圖8所示，複數根貫通配線54、複數根貫通配線48及複數根貫通配線47於第1基板10之面內，呈帶狀排列配置於圖7之上下方向即第1方向V、或圖8之左右方向即第2方向H。再者，圖7及圖8中，例示複數根貫通配線54、複數根貫通配線48及複數根貫通配線47呈2行排列配置於第1方向V或第2方向H之情形。第1方向V或第2方向H與配置為矩陣狀之複數個感測器像素12之2個排列方向即列方向及行方向中之例如一排列方向即行方向平行。於共有讀出電路22之4個感測器像素12中，4個浮動擴散區FD例如介隔像素分離部43相互接近配置。於共有讀出電路22之4個感測器像素12中，4個傳輸電晶體TR之閘極電極TG以包圍4個浮動擴散區FD之方式配置，例如藉由4個閘極電極TG形成圓環形狀。
於上述半導體基板21中由複數根貫通配線54貫通之部分存在之絕緣層53包含沿第1方向V或第2方向H延伸之複數個區塊。半導體基板21包含複數個島狀之區塊21A，該等島狀之區塊21A在第1方向V或第2方向H上延伸，並且介隔上述絕緣層53排列配置於相互正交之第1方向V或第2方向H。於各區塊21A例如設置有複數組重設電晶體RST、放大電晶體AMP、及選擇電晶體SEL。由4個感測器像素12共有之1個讀出電路22例如包含位於與4個感測器像素12對向之區域內之重設電晶體RST、放大電晶體AMP、及選擇電晶體SEL。由4個感測器像素12共有之1個讀出電路22例如包含上述絕緣層53之左側相鄰區塊21A內之放大電晶體AMP、上述絕緣層53之右側相鄰區塊21A內之重設電晶體RST及選擇電晶體SEL。
圖9～圖12係表示固體攝像元件1於水平面內之配線佈局之一例之圖。圖9～圖12中，例示由4個感測器像素12共有之1個讀出電路22設置於與4個感測器像素12對向之區域內之情形。圖9～圖12中記載之配線例如於設置於上述像素電晶體上之未圖示之配線層設置於互不相同之層內。配線層例如具有複數根像素驅動線23及複數根垂直信號線24、及於配線層之表面露出且用於第2基板20與第3基板30之電性連接的未圖示之焊墊電極等。
如圖9所示，相互鄰接之4根貫通配線54例如與連接配線55電性連接。相互鄰接之4根貫通配線54進而例如經由連接配線55及連接部59電性連接於絕緣層53之左側相鄰區塊21A中所包含之放大電晶體AMP之閘極、及絕緣層53之右側相鄰區塊21A中所包含之重設電晶體RST之閘極。
如圖10所示，電源線VDD例如配置於與排列配置在第2方向H之各讀出電路22對向之位置。電源線VDD例如經由連接部59電性連接於排列配置在第2方向H之各讀出電路22之放大電晶體AMP之汲極及重設電晶體RST之汲極。2根像素驅動線23例如配置於與排列配置在第2方向H之各讀出電路22對向之位置。一根像素驅動線23例如為電性連接於排列配置在第2方向H之各讀出電路22之重設電晶體RST之閘極的配線RSTG。另一根像素驅動線23例如為電性連接於排列配置在第2方向H之各讀出電路22之選擇電晶體SEL之閘極的配線SELG。於各讀出電路22中，放大電晶體AMP之源極與選擇電晶體SEL之汲極例如經由配線25相互電性連接。
如圖11所示，2根電源線VSS例如配置於與排列配置在第2方向H之各讀出電路22對向之位置。各電源線VSS例如於與排列配置在第2方向H之各感測器像素12對向之位置電性連接於複數根貫通配線47。4根像素驅動線23例如配置於與排列配置在第2方向H之各讀出電路22對向之位置。4根像素驅動線23各者例如為電性連接於與排列配置在第2方向H之各讀出電路22對應之4個感測器像素12中之1個感測器像素12之貫通配線48的配線TRG。即，作為控制線發揮功能之4根像素驅動線23電性連接於排列配置在第2方向H之各感測器像素12之傳輸電晶體TR之閘極電極TG。圖11中，為了區分各配線TRG，對各配線TRG之末尾賦予識別編號1、2、3、4。
如圖12所示，垂直信號線24例如配置於與排列配置在第1方向V之各讀出電路22對向之位置。作為輸出線發揮功能之垂直信號線24例如電性連接於排列配置在第1方向V之各讀出電路22之輸出端即放大電晶體AMP之源極。
(變化例1) 圖13及圖14係表示上述固體攝像元件1之水平方向之剖面構成之一變化例之圖。圖13及圖14之上側之圖係圖1之第1基板10之水平方向上之剖面構成之一變化例，圖13之下側之圖係圖1之第2基板20之水平方向上之剖面構成之一變化例。再者，圖13及圖14之上側之剖視圖中，於表示圖1之第1基板10之水平方向上之剖面構成之一變化例之圖重疊表示圖1之半導體基板11之表面構成之一變化例之圖。又，圖13及圖14之下側之剖視圖中，於表示圖1之第2基板20之水平方向上之剖面構成之一變化例之圖重疊表示半導體基板21之表面構成之一變化例之圖。
如圖13及圖14所示，圖中以配置成矩陣狀之複數個點之形式表示的複數根貫通配線54、複數根貫通配線48、及複數根貫通配線47於第1基板10之面內，呈帶狀排列配置於圖13及圖14之左右方向即第2方向H。再者，圖13及圖14中，例示複數根貫通配線54、複數根貫通配線48、及複數根貫通配線47於第2方向H上排列配置為2行之情形。於共有讀出電路22之4個感測器像素12中，4個浮動擴散區FD例如介隔像素分離部43相互接近地配置。於共有讀出電路22之4個感測器像素12中，4個傳輸閘極TG1、TG2、TG3、TG4係以包圍4個浮動擴散區FD之方式配置，例如藉由4個傳輸閘極TG形成圓環形狀。
絕緣層53包含在第2方向H上延伸之複數個區塊。半導體基板21包含複數個島狀之區塊21A，該等複數個島狀之區塊21A在第2方向H上延伸，並且介隔絕緣層53排列配置在與第2方向H正交之第1方向V。於各區塊21A例如設置有重設電晶體RST、放大電晶體AMP選擇電晶體SEL。由4個感測器像素12共有之1個讀出電路22例如不正對4個感測器像素12配置而於第1方向V上偏移配置。
圖13中，由4個感測器像素12共有之1個讀出電路22包含於第2基板20位於使與4個感測器像素12對向之區域在第1方向V上偏移之區域內的重設電晶體RST、放大電晶體AMP、及選擇電晶體SEL。由4個感測器像素12共有之1個讀出電路22例如包含1個區塊21A內之放大電晶體AMP、重設電晶體RST、及選擇電晶體SEL。
圖14中，由4個感測器像素12共有之1個讀出電路22包含於第2基板20位於使與4個感測器像素12對向之區域在第1方向V上偏移之區域內的重設電晶體RST、放大電晶體AMP、選擇電晶體SEL、及FD傳輸電晶體FDG。由4個感測器像素12共有之1個讀出電路22例如包含1個區塊21A內之放大電晶體AMP、重設電晶體RST、選擇電晶體SEL、及FD傳輸電晶體FDG。
於本變化例中，由4個感測器像素12共有之1個讀出電路22例如不與4個感測器像素12正對配置，而自與4個感測器像素12正對之位置在第1方向V上偏移配置。於此種情形時，可使配線25(參照圖10)變短，或可省略配線25，以共通之雜質區域構成放大電晶體AMP之源極及選擇電晶體SEL之汲極。其結果，可使讀出電路22尺寸變小，或使讀出電路22內之其他部位之尺寸變大。
(變化例2) 圖15係表示上述固體攝像元件1之水平方向之剖面構成之一變化例之圖。圖15中表示圖7之剖面構成之一變化例。
於本變化例中，半導體基板21包含介隔絕緣層53排列配置在第1方向V及第2方向H之複數個島狀之區塊21A。於各區塊21A，例如設置有一組重設電晶體RST、放大電晶體AMP、及選擇電晶體SEL。於此種情形時，可藉由絕緣層53抑制相互鄰接之讀出電路22彼此之串擾，從而可抑制再生圖像上之解像度降低及混色所導致之畫質劣化。
(變化例3) 圖16係表示上述固體攝像元件1之水平方向之剖面構成之一變化例之圖。圖16中表示圖15之剖面構成之一變化例。
於本變化例中，由4個感測器像素12共有之1個讀出電路22例如不與4個感測器像素12正對配置，而於第1方向V上偏移配置。於本變化例中，進而與變化例2同樣，半導體基板21包含介隔絕緣層53排列配置在第1方向V及第2方向H之複數個島狀之區塊21A。於各區塊21A例如設置有一組重設電晶體RST、放大電晶體AMP、及選擇電晶體SEL。於本變化例中，進而複數根貫通配線47及複數根貫通配線54亦排列於第2方向H。具體而言，複數根貫通配線47配置於共有某一讀出電路22之4根貫通配線54與共有與該讀出電路22之在2方向H上鄰接之另一讀出電路22的4根貫通配線54之間。於此種情形時，可藉由絕緣層53及貫通配線47抑制相互鄰接之讀出電路22彼此之串擾，從而可抑制再生圖像上之解像度降低及混色所導致之畫質劣化。
(變化例4) 圖17係表示上述固體攝像元件1之水平方向之剖面構成之一例之圖。圖17中例示圖7之剖面構成之一變化例。
於本變化例中，第1基板10針對每個感測器像素12具有光電二極體PD及傳輸電晶體TR，每4個感測器像素12共有浮動擴散區FD。因此，於本變化例中，針對每4個感測器像素12設置有1根貫通配線54。
使與配置為矩陣狀之複數個感測器像素12中共有1個浮動擴散區FD之4個感測器像素12對應的單位區域在第1方向V上偏移1個感測器像素12之量，將與藉此獲得之區域對應之4個感測器像素12簡便地稱為4個感測器像素12A。此時，於本變化例中，第1基板10針對每4個感測器像素12A共有貫通配線47。因此，於本變化例中，針對每4個感測器像素12A設置有1根貫通配線47。
於本變化例中，第1基板10具有針對每個感測器像素12分離光電二極體PD及傳輸電晶體TR之像素分離部43。自半導體基板11之法線方向觀察時，像素分離部43未完全包圍感測器像素12，於連接於浮動擴散區FD之貫通配線54附近與貫通配線47附近具有作為未形成區域之間隙。並且，藉由該間隙，可使4個感測器像素12共有1根貫通配線54、以及使4個感測器像素12A共有1根貫通配線47。於本變化例中，第2基板20針對共有浮動擴散區FD之每4個感測器像素12具有讀出電路22。
圖18係表示本變化例之固體攝像元件1之水平方向之剖面構成之一例之圖。圖18中，表示圖15之剖面構成之一變化例。於本變化例中，第1基板10針對每個感測器像素12具有光電二極體PD及傳輸電晶體TR，每4個感測器像素12共有浮動擴散區FD。進而，第1基板10具有針對每個感測器像素12分離光電二極體PD及傳輸電晶體TR之像素分離部43。
圖19係表示本變化例之固體攝像元件1之水平方向之剖面構成之一例之圖。圖19中，表示圖16之剖面構成之一變化例。於本變化例中，第1基板10針對每個感測器像素12具有光電二極體PD及傳輸電晶體TR，每4個感測器像素12共有浮動擴散區FD。進而，第1基板10具有針對每個感測器像素12分離光電二極體PD及傳輸電晶體TR之像素分離部43。
(變化例5) 圖20係表示變化例之固體攝像元件1之電路構成之一例之圖。本變化例之固體攝像元件1係搭載行並聯ADC(Analog to Digital Converter，類比數位轉換器)之CMOS影像感測器。
如圖20所示，本變化例之固體攝像元件1構成為除具有包含光電轉換元件之複數個感測器像素12呈矩陣狀地二維配置而成之像素區域13外，還具有垂直驅動電路33、行信號處理電路34、參照電壓供給部38、水平驅動電路35、水平輸出線37、及系統控制電路36。
該系統構成中，系統控制電路36基於主時鐘MCK，產生作為垂直驅動電路33、行信號處理電路34、參照電壓供給部38、及水平驅動電路35等之動作之基準的時鐘信號及控制信號等，賦予至垂直驅動電路33、行信號處理電路34、參照電壓供給部38、及水平驅動電路35等。
又，垂直驅動電路33與像素區域13之各感測器像素12共通形成於第1基板10，進而，亦形成於形成有讀出電路22之第2基板20。行信號處理電路34、參照電壓供給部38、水平驅動電路35、水平輸出線37、及系統控制電路36形成於第3基板30。
作為感測器像素12，雖然此處省略圖示，例如可使用除具有光電二極體PD以外，還具有將以光電二極體PD進行光電轉換所得之電荷傳輸至浮動擴散區FD之傳輸電晶體TR的構成。又，作為讀出電路22，雖然此處省略圖示，例如可使用具有控制浮動擴散區FD之電位之重設電晶體RST、輸出與浮動擴散區FD之電位對應之信號之放大電晶體AMP、及用以進行像素選擇之選擇電晶體SEL的3電晶體構成者。
於像素區域13，感測器像素12二維配置，並且對於該m列n行之像素配置針對每列佈線像素驅動線23，針對每行佈線垂直信號線24。複數根像素驅動線23之各一端連接於與垂直驅動電路33之各行對應之各輸出端。垂直驅動電路33包含移位暫存器等，經由複數根像素驅動線23進行像素區域13之列位址及列掃描之控制。
行信號處理電路34例如具有針對像素區域13之每行像素、即每根垂直信號線24設置之ADC(類比-數位轉換電路)34-1～34-m，將自像素區域13之各感測器像素12向每行輸出之類比信號轉換為數位信號輸出。
參照電壓供給部38作為產生隨著時間經過位準梯度狀變化之所謂斜坡(RAMP)波形之參照電壓Vref之方法，例如具有DAC(數位-類比轉換電路)38A。再者，作為產生斜坡波形之參照電壓Vref之方法，並不限定於DAC38A。
DAC38A在自系統控制電路36賦予之控制信號CS1之控制下，基於自該系統控制電路36賦予之時鐘CK產生斜坡波形之參照電壓Vref，對行處理部15之ADC34-1～34-m供給。
再者，ADC34-1～34-m各者構成為可選擇性地進行與通常訊框率模式及高速訊框率模式之各動作模式對應之AD轉換動作，通常訊框率模式係以連續掃描方式讀出感測器像素12之所有資訊，高速訊框率模式係與通常訊框率模式時相比，將感測器像素12之曝光時間收設定為1/N，將訊框率提高至N倍、例如2倍。該動作模式之切換係藉由自系統控制電路36賦予之控制信號CS2、CS3之控制執行。又，對於系統控制電路36，自外部之系統控制器(未圖示)賦予用以切換通常訊框率模式與高速訊框率模式之各動作模式之指示資訊。
ADC34-1～34-m均為相同構成，此處列舉ADC34-m為例進行說明。ADC34-m構成為具有比較器34A、作為計數器件之例如遞增/遞減計數器(U/DCNT)34B、傳輸開關34C及記憶體裝置34D。
比較器34A對垂直信號線24之信號電壓Vx與自參照電壓供給部38供給之斜坡波形之參照電壓Vref進行比較，該垂直信號線24之信號電壓Vx係與自像素區域13之第n行之各感測器像素12輸出之信號對應的電壓，例如當參照電壓Vref大於信號電壓Vx時輸出Vco成為“H”位準，當參照電壓Vref為信號電壓Vx以下時輸出Vco成為“L”位準。
遞增/遞減計數器34B為非同步計數器，在自系統控制電路36賦予之控制信號CS2之控制下，自系統控制電路36對DAC18A同時賦予時鐘CK，與該時鐘CK同步地進行遞減(DOWN)計數或遞增(UP)計數，藉此計測比較器34A之比較動作開始至比較動作結束之比較期間。
具體而言，於通常訊框率模式下，於自1個感測器像素12之讀出信號之動作中，藉由於第1次讀出動作時進行遞減計數，計測第1次讀出時之比較時間，藉由於第2次讀出動作時進行遞增計數，計測第2次讀出時之比較時間。
另一方面，於高速訊框率模式下，保持針對某一列之感測器像素12之計數結果不變，接下來，對於下一列之感測器像素12，藉由於第1次讀出動作時自上次之計數結果進行遞減計數，計測第1次讀出時之比較時間，藉由於第2次讀出動作時進行遞增計數，計測第2次讀出時之比較時間。
傳輸開關34C於自系統控制電路36賦予之控制信號CS3之控制下，於通常訊框率模式下，於針對某一列之感測器像素12之遞增/遞減計數器34B之計數動作結束之時點成為導通(閉)狀態，將該遞增/遞減計數器34B之計數結果傳輸至記憶體裝置34D。
另一方面，例如於N＝2之高速訊框率下，於針對某一列之感測器像素12之遞增/遞減計數器34B之計數動作結束之時點保持斷開(開)狀態，接下來，於針對下一列之感測器像素12之遞增/遞減計數器34B之計數動作結束之時點成為導通狀態，將該遞增/遞減計數器34B針對垂直2個像素之計數結果傳輸記憶體裝置34D。
如此，藉由ADC34-1～34-m中之比較器34A及遞增/遞減計數器34B之各動作，將自像素區域13之各感測器像素12經由垂直信號線24對每行供給之類比信號轉換為N位元之數位信號，儲存於記憶體裝置34D。
水平驅動電路35包含移位暫存器等，進行行信號處理電路34中之ADC34-1～34-m之行位址及行掃描之控制。於該水平驅動電路35之控制下，以ADC34-1～34-m各者AD轉換之N位元之數位信號依序被水平輸出線37讀出，經由該水平輸出線37作為攝像資料輸出。
再者，除上述構成要素以外外，亦可設置對經由水平輸出線37輸出之攝像資料實施各種信號處理之電路等，因與本發明不直接相關故未特別圖示。
上述構成之本變化例搭載之行並聯ADC之固體攝像元件1中，可將遞增/遞減計數器34B之計數結果經由傳輸開關34C選擇性地傳輸至記憶體裝置34D，因此可獨立地控制遞增/遞減計數器34B之計數動作與該遞增/遞減計數器34B之計數結果向水平輸出線37之讀出動作。
圖21表示積層第1基板10、第2基板20、第3基板30之3個基板構成圖20之固體攝像元件1之例。
於本變化例中，於第1基板10，於中央部分形成有包含複數個感測器像素12之像素區域13，於像素區域13周圍形成有垂直驅動電路33。
又，於第2基板20，於中央部分形成有包含複數個讀出電路22之讀出電路區域15，於讀出電路區域15周圍形成有垂直驅動電路33。
又，於第3基板30，形成有行信號處理電路34、水平驅動電路35、系統控制電路36、水平輸出線37、及參照電壓供給部38。
藉由上述構成，與上述圖1之構成及其變化例同樣地，不會因為將基板彼此電性連接之構造導致晶片尺寸變大、或阻礙每個像素之面積之微細化。其結果，能夠以與當前同等之晶片尺寸提供不阻礙每個像素之面積之微細化之3層構造之固體攝像元件1。再者，垂直驅動電路33可僅形成於第1基板10，亦可僅形成於第2基板20。
(變化例6) 圖22表示本變化例之固體攝像元件1之剖面構成之一變化例。上述圖1之構成及其變化例中，固體攝像元件1係積層第1基板10、第2基板20、第3基板30之3個基板構成。然而，上述圖1之構成及其變化例中，固體攝像元件1亦可積層第1基板10、第2基板20之2個基板構成。
此時，如圖22所示，邏輯電路32例如分開形成於第1基板10與第2基板20。此處，邏輯電路32中，於設置於第1基板10側之電路32A，設置有具有積層包含可耐受高溫製程之材料(例如high-k)之高介電常數膜及金屬閘極電極之閘極構造的電晶體。另一方面，於設置於第2基板20側之電路32B，於與源極電極及汲極電極相接之雜質擴散區域之表面，形成有使用自對準矽化物(SALICIDE：Self Aligned Silicide)製程形成之包含CoSi 2及NiSi等矽化物之低電阻區域。包含矽化物之低電阻區域如此係以半導體基板之材料與金屬之化合物形成。
藉此，形成感測器像素12時，可使用熱氧化等高溫製程。又，於邏輯電路32中設置於第2基板20側之電路32B，在與源極電極及汲極電極相接之雜質擴散區域之表面設置包含矽化物之低電阻區域26時，可降低接觸電阻。其結果，可使邏輯電路32之運算速度高速化。
圖23表示上述圖1之構成及其變化例之固體攝像元件1之剖面構成之一變化例。於上述圖1之構成及其變化例之第3基板30之邏輯電路32，於與源極電極及汲極電極相接之雜質擴散區域之表面亦可形成有使用自對準矽化物(SALICIDE：Self Aligned Silicide)製程形成之包含CoSi 2及NiSi等矽化物之低電阻區域37。藉此，於形成感測器像素12時，可使用熱氧化等高溫製程。又，於邏輯電路32中，於與源極電極及汲極電極相接之雜質擴散區域之表面設置有包含矽化物之低電阻區域37之情形時，可降低接觸電阻。其結果，可使邏輯電路32之運算速度高速化。
[實施形態1] 使用圖24～圖34，對實施形態1之固體攝像元件進行說明。
(固體攝像元件之整體構成例) 圖24係表示本發明之實施形態1之固體攝像元件100之剖面之一部分之圖。如圖24所示，固體攝像元件100具備將基板200、基板300、及基板400貼合而成之構造。圖24所示之面501表示基板200與基板300貼合之面。又，圖24所示之面502表示基板300與基板400貼合之面。該等基板200～400相互電性連接。
作為矽基板等半導體基板之基板200具備複數個光電轉換元件102。光電轉換元件102藉由光電轉換將接收到之光轉換為與接收到之光量對應之電信號。1個光電轉換元件102對應於1個像素。光電轉換元件102例如包含PN接面之光電二極體。1個光電轉換元件102亦可包含複數個光電二極體。圖24之例中，光電轉換元件102包含基板200之N型半導體區域201、及以覆蓋其側面之方式形成之P型半導體區域202。各個光電轉換元件102藉由將像素分離之像素分離部203而電性分離。像素分離部203包含金屬、絕緣膜(例如SiO 2等)、該等之組合等。
光電轉換元件102之下端、即基板200之下表面被絕緣膜211覆蓋。絕緣膜211例如包含具有固定電荷之膜等。亦可於絕緣膜211之下端進而配置作為絕緣膜等之平坦化膜213。絕緣膜211例如為氧化鉿、氧化鉭、氧化鋁等金屬氧化膜。平坦化膜213例如為氧化矽、氮化矽等絕緣膜。絕緣膜211及平坦化膜213亦可分別設置有複數層。
於絕緣膜211之下方配置有彩色濾光片212。於彩色濾光片212之下配置有晶載透鏡214。晶載透鏡214使照射之光聚光。聚光之光經由彩色濾光片212被導引至光電轉換元件102。
於光電轉換元件102之上形成有P型半導體區域204(P井)。圖24之例中，構成光電轉換元件102之P型半導體區域202以覆蓋半導體區域204之側面之一部分之方式突出。但P型半導體區域202之深度為任意。例如半導體區域202之上表面與半導體區域204之下表面可為相同高度。
於光電轉換元件102之更上方配置有N型傳輸電晶體103。具體而言，於半導體區域204之表面附近形成有N型汲極區域221及N型源極區域222。於半導體區域204上之N型汲極區域221與N型源極區域222之間形成有閘極電極223。該等汲極區域221、源極區域222、及閘極電極223構成傳輸電晶體103。
圖24之例中，閘極電極223與構成光電轉換元件102之N型半導體區域201相連。如此，傳輸電晶體103係針對1個光電轉換元件102設置1個。傳輸電晶體103將自光電轉換元件102輸出之電信號向像素電晶體傳輸。
傳輸電晶體103之源極區域222作為浮動擴散區(FD)發揮功能。浮動擴散區暫時保持自光電轉換元件102輸出之電信號。包含作為浮動擴散區之源極區域222之傳輸電晶體103被絕緣膜240覆蓋。於絕緣膜240上配置有基板300。
作為P型矽基板等半導體基板之基板300具備包含複數個N型放大電晶體104之像素電晶體。放大電晶體104等像素電晶體相對於1個傳輸電晶體103設置1個。像素電晶體進行讀出與於光電轉換元件102接收之光量對應之電信號的處理。例如，放大電晶體104將藉由傳輸電晶體103自光電轉換元件102傳輸之電信號放大並輸出。
於放大電晶體104之閘極電極313連接有配線D1。配線D1經由接點Cfd連接於作為浮動擴散區之傳輸電晶體103之源極區域222。
圖24之例中，於基板300跨及4層形成有配線D1～D4。配線D1係形成於第1層之最下層之配線。配線D4係形成於第4層之最上層之配線。再者，配線之層數並不限定於4層，可根據設計條件等任意變更。放大電晶體104及配線D1～D4被絕緣膜340覆蓋。
作為矽基板等半導體基板之基板400上下反轉而接合於基板300之配線D4上。圖24之例中，配線D4與基板400之配線之接合點503與配置像素之像素區域重疊。於基板400之配線連接有複數個邏輯電晶體Tr。基板400之配線及邏輯電晶體Tr被絕緣膜440覆蓋。藉由基板400之配線及邏輯電晶體Tr構成作為信號處理電路之邏輯電路。邏輯電路相當於對在光電轉換元件102產生之電信號等進行處理的固體攝像元件100之周邊電路。
(固體攝像元件之詳細構成例) 其次，使用圖25對實施形態1之固體攝像元件100之詳細構成例進行說明。圖25係表示本發明之實施形態1之固體攝像元件100之基板200、300之貼合位置附近之模式圖。圖25(a)係表示基板200、300之貼合位置附近之剖視圖，(b)係基板300之俯視圖。但，圖25(a)中，接點Cg之位置偏移。又，圖25(b)中，絕緣膜340及配線D1省略。又，圖25中，表示放大電晶體104作為像素電晶體之例。
如圖25所示，固體攝像元件100具備具有光電轉換元件102之作為第1半導體基板之基板200、與基板200介隔絕緣膜240對向之作為第2半導體基板之基板300。基板200接地。即，基板200之電位固定為0 V。基板200具有傳輸電晶體103，該傳輸電晶體103具備閘極電極223、及作為浮動擴散區之N型源極區域222。傳輸電晶體103例如構成MOS(Metal Oxide Semiconductor，金屬氧化物)型之場效電晶體(MOSFET)。
基板300於作為第1主面之主面MSa具有放大自光電轉換元件102輸出之電信號之放大電晶體104。放大電晶體104例如構成為MOSFET。放大電晶體104具有設置於基板300之N型源極區域312及N型汲極區域311。於源極區域312及汲極區域311之間之基板300上，配置有放大電晶體104之閘極電極313。於源極區域312設置有與未圖示之上層之配線連接之接點Cs。於汲極區域311設置有連接於Cu等之配線D1a之接點Cd。於閘極電極313設置有連接於Cu等之配線D1之接點Cg。於配線D1連接有接點Cfd。接點Cfd之另一端連接於傳輸電晶體103之源極區域222。
基板300於與主面MSa為相反側之作為第2主面之主面MSb具有作為較基板300低電阻之區域之基板接觸層302。具體而言，基板300具有某導電型、例如P型，基板接觸層302包含較基板300之另一區域301更高濃度之雜質。設置於主面MSa之放大電晶體104之N型源極區域312及N型汲極區域311與設置於主面MSb之P +型基板接觸層302藉由基板300之另一區域301隔開。此處，基板接觸層302並非必須整體為低電阻，又，無須包含高濃度之雜質。基板接觸層302中至少一部分區域較基板300之另一區域301低電阻且包含高濃度之雜質即可。因此，基板接觸層302中之雜質濃度亦可不遍及基板接觸層302全體而均勻。
基板300經由基板接觸層302接地。具體而言，固體攝像元件100具有自基板300之基板接觸層302向基板200側延伸之接點Csub。更具體而言，基板300係以主面MSb側朝向基板200之方式配置，固體攝像元件100具備將基板300之基板接觸層302與基板200連接之接點Csub。藉此，基板300經由基板接觸層302及基板200接地。即，基板300之電位固定為0 V。
(固體攝像元件之製造處理之例) 其次，使用圖26～圖28，對實施形態1之固體攝像元件100之製造處理之例進行說明。圖26～圖28係表示本發明之實施形態1之固體攝像元件100之製造處理之程序之一例的流程圖。再者，圖26～圖28之左圖係固體攝像元件100之製造處理之剖視圖。又，除圖26(a2)以外之圖26～圖28之右圖係固體攝像元件100之製造處理之俯視圖。
如圖26(a1)所示，於基板200，形成包含N型半導體區域201之光電轉換元件102、P型半導體區域204、傳輸電晶體103之閘極電極223、作為浮動擴散區之源極區域222。以絕緣膜240覆蓋閘極電極223及源極區域222。形成貫通絕緣膜240到達基板200之貫通孔，於貫通孔中嵌埋W等導電材料，藉此形成接點Csub。
如圖26(a2)所示，於作為P型矽基板等之基板300之主面MSb形成基板接觸層302。基板接觸層302例如可藉由離子佈植法、固相擴散法、或電漿摻雜法等形成。
於使用離子佈植法之情形時，例如以1×10 16/cm 3～1×10 20/cm 3左右之摻雜量對基板300之主面MSb佈植硼，實施600℃～900℃左右之熱處理，藉此形成基板接觸層302。
於使用固相擴散法之情形時，例如藉由低壓化學氣相生長(LP-CVD)法以B 2H 6/SiH 4/O 2氣體於基板300之主面MSb成膜硼矽酸玻璃(BSG)膜等矽氧化膜。然後，實施900℃左右之熱處理，使硼於基板300側擴散。其後，藉由以氫氟酸去除BSG膜，形成基板接觸層302。
於使用電漿摻雜法之情形時，藉由電漿激發B 2H 6/He混合氣體，使硼於基板300之主面MSb側擴散，藉此形成基板接觸層302。
如圖26(b1)、(b2)所示，將形成有基板接觸層302之基板300以主面MSb側朝向基板200之方式貼合於圖26(a1)之基板200。此時，使壓力增加0.1 MPa～數MPa，實施350℃～600℃左右之熱處理。藉此，介隔絕緣膜240將基板300與基板200接合。再者，亦可於基板300與基板200之貼合前對，基板300之貼合面及基板200之貼合面分別實施O 2電漿處理。
如圖27(a1)、(a2)所示，藉由化學機械研磨(CMP)將基板300研削至0.數μm～數μm之厚度。
如圖27(b1)、(b2)所示，保留形成有放大電晶體104等像素電晶體之區域，對基板300進行元件分離。具體而言，於形成像素電晶體之區域藉由光微影形成抗蝕圖案，藉由乾式蝕刻對其他區域進行蝕刻。使抗蝕圖案灰化後，藉由CVD法成膜矽氧化膜等絕緣膜340，填補基板300被蝕刻去除之部分。藉由CMP將多餘之絕緣膜340去除，使基板300之表面露出。
如圖28(a1)、(a2)所示，於基板300之主面MSa形成放大電晶體104。具體而言，藉由熱氧化法於基板300之表面形成未圖示之閘極氧化膜。藉由CVD法成膜多晶矽膜等，藉由光微影形成抗蝕圖案，對多晶矽膜進行蝕刻，使抗蝕圖案灰化，形成閘極電極313。於閘極電極313之兩側之基板300藉由離子佈植來佈植磷或砷，藉由高溫急冷退火(RTA)法實施熱處理，藉此形成源極區域312及汲極區域311。
如圖28(b1)、(b2)所示，形成接點Cg、Cs、Cd、Cfd。具體而言，藉由CVD法進而形成覆蓋放大電晶體104之絕緣膜340，藉由CMP使絕緣膜340之表面平坦化。藉由光微影，於絕緣膜340之表面形成抗蝕圖案，藉由乾式蝕刻形成閘極電極313、源極區域312、汲極區域311、到達基板200之貫通孔。藉由灰化去除抗蝕圖案後，藉由CVD法將W膜等填充至各貫通孔內，藉由CMP去除多餘之W膜。
其後，形成配線D1～D4，將形成有邏輯電晶體Tr及配線之基板400接合，固體攝像元件100之製造處理結束。
(比較例) 其次，使用圖29，對比較例1、2之構成與實施形態1之構成進行比較。圖29係對本發明之實施形態1及比較例1、2之固體攝像元件進行比較之圖。
於專利文獻1之固體攝像元件中，將形成有像素區域之半導體基板與形成有邏輯電路之半導體基板接合。即，光電轉換元件與像素電晶體形成於同一半導體基板。然而，此種構成無法充分確保配置像素電晶體之空間。若像素電晶體中例如放大電晶體之尺寸較小，則難以充分降低RTS(Random Telegraph Signal，隨機電報信號)雜訊等之雜訊位準。
於是，考慮例如分為形成光電轉換元件之基板與形成像素電晶體之基板並將其等接合。將此種構成示於圖29作為比較例1。此處，形成像素電晶體之基板介隔絕緣膜接合於另一基板，因此成為基板電位不固定之浮動基板。若基板電位不定，則像素電晶體之動作不穩定。為了進行改善，例如，如圖29所示之比較例2，考慮設置藉由元件分離區域STI與放大電晶體之形成區域分離之基板接觸層302'。藉由將基板接觸層302'連接於上層之接地線，可使基板電位固定。然而，比較例2之構成中，元件分離區域STI及基板接觸層302'受到壓迫，不得不縮小放大電晶體之尺寸縮小，有損分開基板之效果。
於實施形態1之固體攝像元件100中，於基板300之形成有放大電晶體104之側相反之側之主面MSb，配置使基板300之電位固定之基板接觸層302。藉此，基板接觸層302不會導致主面MSa側之面積削減。又，亦無須另外設置將基板接觸層302分離之元件分離層。因此，可確保配置放大電晶體104之空間，並且使基板300之電位固定。
對各構成進行比較，放大電晶體之尺寸(AMP Tr尺寸)為比較例1：比較例2：實施形態1＝3：1：3，實施形態1獲得與比較例1同等之尺寸。藉此，RTS雜訊之雜訊位準為比較例1：比較例2：實施形態1＝0.33：1：0.33，實施形態1實現充分降低。
藉由如以上之構成，於實施形態1之固體攝像元件100中，可充分發揮將光電轉換元件102與像素電晶體分開至不同基板200、300之優點。即，與將光電轉換元件與像素電晶體配置於同一基板之情形時相比，可使光電轉換元件102及像素電晶體之面積均得到擴大。又，可增加每單位面積之像素數。
進而，於實施形態1之固體攝像元件100中，將基板200與基板300經由接點Cfd連接。又，將基板300與基板400藉由基板300之配線D4及基板400之配線連接。藉由該等構成，例如與藉由設置於基板之周邊區域之矽貫通孔(TSV：Through Silicon Via)連接各基板間之情形時相比，基板間連接所需之面積較小。因此，可縮小固體攝像元件100之晶片尺寸。或，可於相同晶片尺寸之情況下擴大像素區域。
不僅如此，於實施形態1之固體攝像元件100中，將接點Cfd及基板300之配線D4與基板400之配線之接合點503配置於像素區域內。藉此，可進一步縮小晶片尺寸，或擴大像素區域。
此處，於圖30中表示各構成更詳細之俯視圖。
圖30係表示本發明之實施形態1及比較例2之固體攝像元件之像素電晶體之配置之圖。圖30(a)為比較例2之形成有像素電晶體之基板之俯視圖，(b)為實施形態1之基板300之俯視圖，(c)為實施形態1之基板200之俯視圖。但，圖30中省略絕緣膜之一部分。
如圖30(c)所示，傳輸電晶體103之閘極電極223形成為大致U字形之曲軸狀。U字之閘極電極223之兩端部分別配置於2個光電轉換元件102上，藉此傳輸電晶體103可接收來自光電轉換元件102之電信號，向放大電晶體104傳輸。傳輸電晶體103之閘極電極223經由接點Ctga、Ctgb連接於上層配線。
如圖30(b)所示，實施形態1之基板300具備放大電晶體104、選擇電晶體106、及重設電晶體105。至此僅表示放大電晶體104作為像素電晶體之例，而如上所述，像素電晶體中亦包含重設電晶體105及選擇電晶體106等。
選擇電晶體106對經放大電晶體104放大之電信號進行處理，因此選擇是否對上層之配線D1～D4傳輸電信號。選擇電晶體106具有閘極電極323、源極區域322、及汲極區域321。選擇電晶體106之閘極電極323與放大電晶體104之閘極電極313並聯配置，經由接點Csg連接於上層之配線D1～D4。選擇電晶體106之源極區域322經由接點Css連接於上層之配線D1～D4。選擇電晶體106之汲極區域321連接於放大電晶體104之源極區域312。
重設電晶體105將放大電晶體104之閘極之電位重設(初始化)為電源電位。重設電晶體105亦為重設浮動擴散區之電位之電晶體。重設電晶體105具有閘極電極333、源極區域332、及汲極區域331。重設電晶體105之閘極電極333與選擇電晶體106之閘極電極323串聯配置，經由接點Crg連接於上層之配線D1～D4。重設電晶體105之源極區域332經由接點Crs、Cag及配線D1連接於放大電晶體104之閘極電極313。重設電晶體105之汲極區域331經由接點Crd連接於上層之配線D1～D4。
放大電晶體104之閘極電極313經由接點Cag、Cfd及配線D1連接於傳輸電晶體103之源極區域222即浮動擴散區。放大電晶體104之汲極區域311經由接點Cad連接於上層之配線D1～D4。
如圖30(a)所示，於比較例2之構成中，亦為放大電晶體104'與選擇電晶體106'並聯配置，選擇電晶體106'與重設電晶體105'串聯配置。然而，基板上之一部分區域被基板接觸層302'及元件分離區域STI佔據，因此放大電晶體104'之尺寸受到限制。
如此，於表示放大電晶體以外之像素電晶體之詳細圖中，與比較例2之構成相比實施形態1之構成亦明顯存在優點。
(變化例1) 其次，使用圖31，對實施形態1之變化例1之固體攝像元件進行說明。圖31係表示本發明之實施形態1之變化例1之固體攝像元件之基板200、300之貼合位置附近之模式圖。
如圖31所示，變化例1之固體攝像元件具備至少1個以上介存有W等之配線D0之接點Csub。藉此，可適當調整基板200與基板300之基板接觸層302之連接位置。即，基板200與基板300之基板接觸層302之連接位置無須於垂直方向上重合。
藉由以此種方式構成，增加基板200與基板300之相對位置、及各基板200、300內之各要素之配置等之自由度。
(變化例2) 其次，使用圖32，對實施形態1之變化例2之固體攝像元件進行說明。圖32係表示本發明之實施形態1之變化例2之固體攝像元件之基板200、300a之貼合位置附近之模式圖。
如圖32所示，變化例2之固體攝像元件於基板300a之主面MSb之一部分具有基板接觸層302a。如此，基板接觸層302a無須覆蓋基板300a之主面MSb整體。原理上，基板接觸層302a具有接點Csub所需之截面面積加上連接接點Csub時之位置偏移量之面積即可。
(變化例3) 其次，使用圖33，對實施形態1之變化例3之固體攝像元件110進行說明。圖33係表示本發明之實施形態1之變化例3之固體攝像元件110之剖面之一部分之圖。
如圖33所示，於變化例2之固體攝像元件110中，傳輸電晶體103之閘極電極223未連接至光電轉換元件102，而配置於半導體區域204上。即，傳輸電晶體103亦可為具有作為平面型之傳輸閘極之閘極電極223之形態。
(變化例4) 其次，使用圖34，對實施形態1之變化例4之固體攝像元件120進行說明。圖34係表示本發明之實施形態1之變化例4之固體攝像元件120之剖面之一部分之圖。
如圖34所示，於變化例4之固體攝像元件120中，基板300與基板400之電性連接係於基板200中與周邊區域14對向之區域實現。周邊區域14相當於基板200之邊框區域，設置於像素區域13之周緣。基板300於與周邊區域14對向之區域具有複數個焊墊電極58，基板400於與周邊區域14對向之區域具有複數個焊墊電極64。基板300及基板400藉由設置於與周邊區域14對向之區域之焊墊電極58、64彼此之接合而相互電性連接。
如此，基板300及基板400係藉由焊墊電極58、64彼此之接合連接，因此與例如以設置於基板之周邊區域之TSV連接各基板間之情形時相比，可縮小晶片尺寸，或擴大像素區域。
[實施形態2] 其次，使用圖35～圖44對實施形態2之固體攝像元件進行說明。實施形態2之固體攝像元件中，基板接觸層302b之形狀與實施形態1不同。
(固體攝像元件之詳細構成例) 圖35係表示本發明之實施形態2之固體攝像元件之基板200、300b之貼合位置附近之模式圖。圖35(a)係表示基板200、300b之貼合位置附近之剖視圖，(b)係基板300b之俯視圖。但，圖35(a)中，接點Cg之位置錯開。又，圖35(b)中，省略絕緣膜340及配線D1。又，圖35中，表示放大電晶體104b作為像素電晶體之例。
如圖35所示，基板300b於與作為第1主面之主面MSa相反之側之作為第2主面之主面MSb具有作為較基板300b低電阻之區域之基板接觸層302b。具體而言，基板300b具有某一導電型、例如P型，基板接觸層302b包含較基板300b之另一區域301b更高濃度之雜質。即，基板接觸層302b為P +型。此處，基板接觸層302b中至少一部分區域為較基板300b之另一區域301b低電阻且包含高濃度之雜質即可。
基板300b之基板接觸層302b具有於沿著基板300b之方向上向基板300b之外側延伸之延伸部303。沿著基板300b之方向包含相對於基板300b水平之方向。即，延伸部303於相對於基板300b水平之方向或大致水平之方向上朝向基板300b之外側延伸。換言之，延伸部303自基板300b之側面突出。
基板300b經由基板接觸層302b接地。具體而言，實施形態2之固體攝像元件具備自基板300b之基板接觸層302b向與基板200相反之側延伸之接點Csubb。更具體而言，延伸部303具有與基板300b之主面MSa面向同一側之作為第3主面之主面MSc，且具備一端連接於延伸部303之主面MSc、另一端接地之接點Csubb。於延伸部303之主面MSc上，不存在基板300b之另一區域301b等。因此，可使連接於延伸部303之主面MSc之接點Csubb延伸至上層，連接於配線D1等。藉此，可經由基板接觸層302b、接點Csubb、配線D1～D4連接於接地線，將基板300b接地。即，使基板300b之電位固定為0 V。
基板300b於主面MSa將自光電轉換元件102輸出之電信號放大之放大電晶體104b。放大電晶體104b例如構成為MOSFET。放大電晶體104b具有設置於基板300b之N型源極區域312b及N型汲極區域311b。於源極區域312b及汲極區域311b之間之基板300b上配置有放大電晶體104b之閘極電極313b。基板300b之主面MSa之面積例如變小了基板接觸層302b之延伸部303之面積之量。與此對應地，放大電晶體104b之尺寸亦稍微變小。放大電晶體104b之尺寸小於實施形態1之放大電晶體104，大於比較例2之放大電晶體。
(固體攝像元件之製造處理之例) 其次，使用圖36及圖37，對實施形態2之固體攝像元件之製造處理之例進行說明。圖36及圖37係表示本發明之實施形態2之固體攝像元件之製造處理之程序之一例之流程圖。再者，圖36及圖37之左圖為固體攝像元件之製造處理之剖視圖。又，圖36及圖37之右圖為固體攝像元件之製造處理之俯視圖。
實施形態2之固體攝像元件經過與上述實施形態1之圖26～圖27同樣之製造處理。此處對其以後之製造處理之例進行說明。
如圖36(a1)、(a2)所示，對已進行元件分離之基板300b，於基板接觸層302b形成延伸部303。具體而言，藉由光微影，形成與基板300b之延伸部303對應之位置開口之抗蝕圖案，藉由乾式蝕刻對開口部之基板300b進行蝕刻，使抗蝕圖案灰化。藉此，使延伸部303之主面MSc露出。
如圖36(b1)、(b2)所示，藉由CVD法於延伸部303之主面MSc上成膜矽氧化膜等絕緣膜340，填補基板300b被蝕刻去除之部分。藉由CMP去除多餘之絕緣膜340，使基板300b之表面露出。
如圖37(a1)、(a2)所示，藉由與實施形態1之放大電晶體104同樣之方法於基板300b之主面MSa形成放大電晶體104b。
如圖37(b1)、(b2)所示，與實施形態1同樣地形成接點Cg、Cs、Cd、Cfd。又，接點Csubb亦可藉由與其他接點Cg、Cs、Cd、Cfd同樣之方法形成。
其後，形成配線D1～D4，接合形成有邏輯電晶體Tr及配線之基板400，實施形態2之固體攝像元件之製造處理結束。
(比較例) 其次，使用圖38，對上述比較例1、2之構成與實施形態2之構成進行比較。圖38係對本發明之實施形態2及比較例1、2之固體攝像元件進行比較之圖。
於實施形態2之固體攝像元件中，於與配置於主面MSb之基板接觸層302b之主面MSa面向同一側之主面MSc側，連接接點Csubb。因此，雖然放大電晶體104b與基板接觸層302b所具有之延伸部303對應地縮小，但與比較例1、2相比依然具有優越性。
放大電晶體之尺寸(AMP Tr尺寸)為比較例1：比較例2：實施形態2＝3：1：2，實施形態2獲得了較比較例2更大之尺寸。藉此，RTS雜訊之雜訊位準為比較例1：比較例2：實施形態2＝0.33：1：0.5，實施形態2中亦得到了充分降低。
此處，於圖39中表示各構成之更詳細之俯視圖。
圖39係表示本發明之實施形態2及比較例2之固體攝像元件之像素電晶體之配置之圖。圖39(a)係比較例2之形成有像素電晶體之基板之俯視圖，(b)係實施形態2之基板300b之俯視圖，(c)係實施形態2之基板200之俯視圖。但，圖39中省略絕緣膜之一部分。
如圖39(c)所示，實施形態2之固體攝像元件亦具備與實施形態1同樣之構成之基板200。
如圖39(b)所示，實施形態2之固體攝像元件亦具備與實施形態1大致同樣配置之放大電晶體104b、選擇電晶體106、及重設電晶體105。於實施形態2之固體攝像元件中，與實施形態1之不同之處在於：基板接觸層302b之延伸部303佔據了基板300b之一部分區域，與其對應地，放大電晶體104b縮小。
於圖40中表示圖39之各部剖視圖。
圖40係表示本發明之實施形態2之固體攝像元件之各要素間之連接之圖。圖40(a)係實施形態2之基板300b之俯視圖，(b)係(a)之A-A'線剖視圖，(c)係(a)之B-B'線剖視圖，(d)係(a)之C-C'線剖視圖。
如圖40(b)所示，基板接觸層302b於延伸部303，經由接點Csubb連接於上層之配線D1～D4而接地。放大電晶體104b之汲極區域311b經由接點Cad連接於上層之配線D1～D4。選擇電晶體106之源極區域322經由接點Css連接於上層之配線D1～D4。
如圖40(c)所示，傳輸電晶體103之作為浮動擴散區之源極區域222經由接點Cfd連接於配線D1。雖未圖示，配線D1連接於放大電晶體104b之閘極電極313b。傳輸電晶體103之閘極電極223經由接點Ctga連接於W等之配線D0。配線D0經由接點Ctgb連接於上層配線。
如圖40(d)所示，重設電晶體105之源極區域332經由接點Crs連接於配線D1。雖未圖示，如上所述，配線D1連接於放大電晶體104b之閘極電極313b。重設電晶體105之汲極區域331經由接點Crd連接於上層之配線D1～D4。
(變化例1) 其次，使用圖41，對實施形態2之變化例1之固體攝像元件進行說明。圖41係表示本發明之實施形態2之變化例1之固體攝像元件之基板200、300c之貼合位置附近之模式圖。
如圖41所示，變化例1之固體攝像元件具備貫通延伸部303c，一端連接於基板200，另一端接地之接點Csubc。即，基板300c之基板接觸層302c具有使接點Csubc貫通之延伸部303c。接點Csubc經由上層之配線D1～D4連接於接地線。基板200經由接點Csubc接地。基板300c經由基板接觸層302c之延伸部303c及接點Csubc接地。
藉由以此種方式構成，可使用共通之構成使基板200及基板300c接地，可使配線構造更加簡單。又，可減少接地之構成所占之容積。
(變化例2) 其次，使用圖42及圖43，對實施形態2之變化例2之固體攝像元件進行說明。圖42係表示本發明之實施形態2之變化例2之固體攝像元件之基板200、300d之貼合位置附近之模式圖。
如圖42所示，變化例2之固體攝像元件具備一端連接於延伸部303d之側面，另一端接地之接點Csubd。即，基板300d之基板接觸層302d具有接點Csubd連接於側面之延伸部303d。接點Csubd經由上層之配線D1～D4連接於接地線。基板300d經由基板接觸層302d之延伸部303d及接點Csubd接地。
基板300d於作為第1主面之主面MSa具有將自光電轉換元件102輸出之電信號放大之放大電晶體104d。放大電晶體104d例如構成為MOSFET。放大電晶體104d具有設置於基板300d之N型源極區域312d及N型汲極區域311d。於源極區域312d及汲極區域311d之間之基板300d上，配置有放大電晶體104d之閘極電極313d。
藉由以此種方式構成，基板接觸層302d之延伸部303d無須具有接點Csubd之截面面積加上連接時之位置偏移量之面積，可將延伸部303d構成為較實施形態2之延伸部303更小。伴隨於此，放大電晶體104d之尺寸可稍微加大。放大電晶體104d之尺寸小於實施形態1之放大電晶體104，大於實施形態2之放大電晶體104b。
使用圖43，對上述比較例1、2之構成及變化例2之構成進行比較。圖43係對本發明之實施形態2、其變化例2、及比較例1、2之固體攝像元件進行比較之圖。
變化例2之固體攝像元件中，於配置於主面MSb之基板接觸層302d之側面連接接點Csubd。因此，與比較例1、2相比，較實施形態2之固體攝像元件更加具有優越性。
放大電晶體之尺寸(AMP Tr尺寸)為比較例1：比較例2：實施形態2：變化例2＝3：1：2：2.5，變化例2獲得了較實施形態2更大之尺寸。藉此，RTS雜訊之雜訊位準為比較例1：比較例2：實施形態2：變化例2＝0.33：1：0.5：0.4，變化例2較實施形態2具有更加良好之雜訊位準。
(變化例3) 其次，使用圖44，對實施形態2之變化例3之固體攝像元件進行說明。圖44係表示本發明之實施形態2之變化例3之固體攝像元件之基板200e、300e之貼合位置附近之模式圖。
如圖44(a)之剖視圖及(b)之俯視圖所示，變化例3之固體攝像元件中，可與光電轉換元件102及與其對應之傳輸電晶體103之個數對應地增加放大電晶體104e之數量。
具體而言，基板200e具有光電轉換元件102-1及與其對應之傳輸電晶體103-1、光電轉換元件102-2及與其對應之傳輸電晶體103-2、以及光電轉換元件102-3及與其對應之傳輸電晶體103-3。
基板300e具有與光電轉換元件102-1及傳輸電晶體103-1對應之放大電晶體104e-1。又，基板300e具有與光電轉換元件102-2及傳輸電晶體103-2對應之放大電晶體104e-2。又，基板300e具有與光電轉換元件102-3及傳輸電晶體103-3對應之放大電晶體104e-3。
設置有各個放大電晶體104e-1～104e-3之區域由基板300e底面之基板接觸層302e連接。設置有放大電晶體104e-1之區域與設置有放大電晶體104e-2之區域由基板接觸層302e之延伸部303e-2連接。設置有放大電晶體104e-2之區域與設置有放大電晶體104e-3之區域由基板接觸層302e之延伸部303e-3連接。
於放大電晶體104e-1附近之延伸部303e-1，連接有將基板300e接地之接點Csube-1。於放大電晶體104e-2附近之延伸部303e-2連接有將基板300e接地之接點Csube-2。又，於延伸部303e-2，設置有使將傳輸電晶體103-1之浮動擴散區與放大電晶體104e-1之閘極電極連接之Cfd-1貫通之貫通孔303th-2。於放大電晶體104e-3附近之延伸部303e-3，連接有將基板300e接地之接點Csube-3。又，於延伸部303e-3，設置有使將傳輸電晶體103-2之浮動擴散區與放大電晶體104e-2之閘極電極連接之Cfd-2貫通之貫通孔303th-3。
藉由以此種方式構成，即便光電轉換元件102及傳輸電晶體103之個數增加，亦可與其對應地增加放大電晶體104e之個數。圖44之例中，3個光電轉換元件102、3個傳輸電晶體103、及3個放大電晶體104e係1對1地對應，但該等要素之個數並不限定於3個。該等要素之個數可為2個，亦可為4個以上。
[實施形態3] 其次，使用圖45及圖46，對實施形態3之固體攝像元件100f進行說明。實施形態3之固體攝像元件100f與實施形態1、2之不同之處在於將複數個光電轉換元件102集約至一處進行處理。
圖45係表示本發明之實施形態3之固體攝像元件100f之一部分之圖。圖45(a)係表示基板200之上表面之一部分之圖，(b)係表示固體攝像元件100f之剖面之一部分之圖。
如圖45(a)所示，於基板200中，與4個光電轉換元件102分別對應之4個傳輸電晶體103配置於4個光電轉換元件102集合之中央附近。又，4個傳輸電晶體103之作為浮動擴散區之源極區域222成為被4個傳輸電晶體103包圍而相互接近之配置。
如圖45(a)、(b)所示，該等4個源極區域222於基板200之上方藉由配線Dx集約至一處。具體而言，配線Dx具有連接於各個源極區域222之4個腳部Df。又，於配線Dx之上部，連接有1個接點Cfd。接點Cfd之另一端連接於配線D1。
基板300f與每4個光電轉換元件102及4個傳輸電晶體103對應地具有1個像素電晶體。即，基板300f對於4個光電轉換元件102及4個傳輸電晶體103，具有1個放大電晶體104f、1個重設電晶體105f、及未圖示之1個選擇電晶體。
連接接點Cfd之配線D1連接於放大電晶體104f之閘極電極313f。又，配線D1將放大電晶體104f之閘極電極313f與重設電晶體105f之源極區域332f連接。
對於此種固體攝像元件100f亦可應用上述實施形態1、2等之構成。圖46係將本發明之實施形態1、2及比較例2之構成應用於實施形態3之固體攝像元件100f之情形時之比較圖。
如圖46所示，放大電晶體之尺寸(AMP Tr尺寸)為比較例2：實施形態1：實施形態2＝1：2：1.5，RTS雜訊之雜訊位準為比較例2：實施形態1：實施形態2＝1：0.5：0.67。
如此，實施形態1對於實施形態3之應用例與比較例2之應用例相比，放大電晶體之尺寸及RTS雜訊之雜訊位準均優異。實施形態2對於實施形態3之應用例與比較例2之應用例相比，放大電晶體之尺寸及RTS雜訊之雜訊位準均優異。實施形態1對於實施形態3之應用例與實施形態2之應用例相比，放大電晶體之尺寸及RTS雜訊之雜訊位準均更加優異。
[實施形態4] 上述實施形態1、2等之構成亦可應用於具有MOSFET等電晶體之半導體裝置。於圖47及圖48中表示各應用例。
圖47係表示將本發明之實施形態1之構成應用於實施形態4之半導體裝置之情形時之基板500、600a之貼合位置附近之模式圖。
如圖47所示，實施形態4之半導體裝置具備具有作為第1電晶體之電晶體530之作為第1半導體基板之基板500。作為矽基板等之基板500接地。即，基板500之電位固定為0 V。電晶體530例如構成為MOSFET。電晶體530具備閘極電極533、N型源極區域532、及N型汲極區域531。於閘極電極533設置有連接於上層配線之接點533c。於源極區域532設置有連接於上層配線之接點532c。於汲極區域531連接於上層配線之接點531c。又，基板500具有藉由元件分離區域520與配置電晶體530之區域分離之P +型基板接觸層510。
又，實施形態4之半導體裝置具備介隔絕緣膜580與基板500對向之作為第2半導體基板之基板600a。即，基板600a與基板500接合。圖47所示之面561表示基板600a與基板500接合之面。
基板600a於作為第1主面之主面MSa具有作為第2電晶體之電晶體630。電晶體630例如構成為MOSFET。電晶體630具備閘極電極633、N型源極區域632、及N型汲極區域631。於閘極電極633設置有連接於上層配線之接點633c。於源極區域632設置有連接於上層配線之接點632c。於汲極區域631設置有連接於上層配線之接點631c。電晶體630被絕緣膜681覆蓋。
基板600a於與主面MSa相反之側之作為第2主面之主面MSb具有作為較基板600a低電阻之區域的基板接觸層611。具體而言，基板600a具有某一導電型、例如P型，基板接觸層611包含較基板600a之另一區域634更高濃度之雜質。即，設置於主面MSa之電晶體630之N型源極區域632及N型汲極區域631與設置於主面MSb之P +型基板接觸層611藉由基板600a之另一區域634被分隔。此處，基板接觸層611中至少一部分區域為較基板600a之另一區域634低電阻且包含高濃度之雜質即可。
基板600a經由基板接觸層611接地。具體而言，實施形態4之半導體裝置具備自基板600a之基板接觸層611向基板500側延伸之接點611c。更具體而言，基板600a係以主面MSb側朝向基板500之方式配置，半導體裝置具備將基板600a之基板接觸層611與基板500之基板接觸層510連接之接點611c。藉此，基板600a經由基板接觸層611及基板500接地。即，基板600a之電位固定為0 V。
圖48係表示將本發明之實施形態2之構成應用於實施形態4之半導體裝置之情形時之基板500、600b之貼合位置附近的模式圖。
如圖48所示，實施形態4之半導體裝置具備介隔絕緣膜580與基板500對向之作為第2半導體基板之基板600b。即，基板600b與基板500接合。圖48所示之面562表示基板600b與基板500接合之面。
基板600b於作為第1主面之主面MSa具有作為第2電晶體之電晶體640。電晶體640例如構成為MOSFET。電晶體640具備閘極電極643、N型源極區域642、及N型汲極區域641。於閘極電極643設置有連接於上層配線之接點643c。於源極區域642設置有連接於上層配線之接點642c。於汲極區域641設置有連接於上層配線之接點641c。電晶體640被絕緣膜682覆蓋。
基板600b於與主面MSa相反之側之作為第2主面之主面MSb具有作為較基板600b低電阻之區域的基板接觸層612。具體而言，基板600b具有某一導電型、例如P型，基板接觸層612包含較基板600b之另一區域644更高濃度之雜質。即，設置於主面MSa之電晶體640之N型源極區域642及N型汲極區域641與設置於主面MSb之P +型基板接觸層612藉由基板600b之另一區域644被分隔。此處，基板接觸層612中至少一部分區域為較基板600b之另一區域644低電阻且包含高濃度之雜質即可。
基板600b之基板接觸層612具有於沿著基板600b之方向上向基板600b之外側延伸之延伸部613。
基板600b經由基板接觸層612接地。具體而言，實施形態4之半導體裝置具備自基板600b之基板接觸層612向與基板500相反之側延伸之接點612c。更具體而言，延伸部613具有與基板600b之主面MSa面向同一側之作為第3主面之主面MSc，具備一端連接於延伸部613之主面MSc，另一端接地之接點612c。藉此，經由基板接觸層612、接點612c、上層配線等將基板600b接地。即，將基板600b之電位固定為0 V。
於實施形態4之半導體裝置中，可使基板500之電晶體530與基板600a、600b之電晶體630、640之用途不同。電晶體530適於要求高速處理之用途。電晶體630、640適於動作速度比基板500之電晶體530慢但要求低雜訊之用途。於是，例如可將電晶體530設為構成邏輯電路等之電晶體。又，可將電晶體630、640設為構成類比電路等之電晶體。
(變化例1) 其次，使用圖49對實施形態4之變化例1之半導體裝置進行說明。圖49係表示本發明之實施形態4之變化例1之半導體裝置之基板500c、600c之貼合位置附近的模式圖。變化例1之半導體裝置與上述實施形態4之不同之處在於：N型電晶體530、640與P型電晶體540、650混合存在。
如圖49(a)之剖視圖所示，變化例1之半導體裝置具備具有電晶體530之作為第1半導體基板之基板500c。基板500c具有藉由元件分離區域520與電晶體530隔開、與電晶體530為不同導電型、例如P型之作為第4電晶體之電晶體540。電晶體540例如構成為MOSFET。電晶體540具備閘極電極543、P型源極區域542、及P型汲極區域541。於閘極電極543設置有連接於上層配線之接點543c。於源極區域542設置有連接於上層配線之接點542c。於汲極區域541設置有連接於上層配線之接點541c。
變化例1之半導體裝置具備介隔絕緣膜583與基板500c對向之作為第2半導體基板之基板600c。即，基板600c與基板500c接合。圖49所示之面563表示基板600c與基板500c接合之面。
如圖49(a)之剖視圖及(b)之俯視圖所示，基板600c於主面MSa具有電晶體640。又，基板600c具備藉由元件分離區域602、603與電晶體640隔開、與電晶體640為不同導電型、例如P型之作為第5電晶體之電晶體650。電晶體650例如構成為MOSFET。電晶體650具備閘極電極653、P型源極區域652、及P型汲極區域651。於閘極電極653設置有連接於上層配線之接點653c。於源極區域652設置有連接於上層配線之接點652c。於汲極區域651設置有連接於上層配線之接點651c。元件分離區域602亦作為使來自下層之基板500c之接點531c～533c貫通至上層配線側之貫通孔發揮功能。元件分離區域603亦作為使來自下層之基板500c之接點541c～543c貫通至上層配線側之貫通孔發揮功能。包含電晶體640、650之基板600c整體被絕緣膜683覆蓋。
基板600c於與主面MSb之電晶體640對應之位置具有較基板600c之電晶體640附近之區域644低電阻之基板接觸層612。即，基板600c之區域644例如為P型，基板接觸層612為P +型。基板接觸層612具有於沿著基板600c之方向上向基板600c之外側延伸之延伸部613。
基板600c於與主面MSb之電晶體650對應之位置具有較基板600c之電晶體650附近之區域654低電阻之基板接觸層622。即，基板600c之區域654例如為N型，基板接觸層622為N +型。此處，基板接觸層622中至少一部分區域為較基板600c之區域654低電阻且包含高濃度之雜質即可。
基板接觸層622具有於沿著基板600c之方向上向基板600c之外側延伸之延伸部623。延伸部623具有與基板600c之主面MSa面向同一側之作為第3主面之主面MSc，具備一端連接於延伸部623之主面MSc、另一端接地之接點622c。
基板600c經由基板接觸層612、622接地。
(變化例2) 其次，使用圖50，對實施形態4之變化例2之半導體裝置進行說明。圖50係表示本發明之實施形態4之變化例2之半導體裝置之基板500c、700c、600c之貼合位置附近之模式圖。變化例2之半導體裝置與上述變化例1之不同之處在於：在基板500c、600c介存有基板700c。
如圖50所示，變化例2之半導體裝置除具備變化例1之構成外進而具備與基板500c對向之浮動基板即作為第3半導體基板之基板700c。即，作為矽基板等之基板700c接合於基板500c。圖50所示之面570表示基板500c與基板700c接合之面。又，基板600c接合於基板700c。圖50所示之面760表示基板700c與基板600c接合之面。
基板500c接地，電位固定為0 V。基板600c具有基板接觸層612、622，經由連接於該等之接點612c、622c接地，電位固定為0 V。基板700c不具有基板接觸層等，未接地。即，基板700c為基板電位不定之浮動基板。
基板700c具有作為第3電晶體之電晶體730、740。電晶體730、740例如構成為MOSFET。電晶體730具有閘極電極733、N型源極區域732、N型汲極區域731、及夾於該等之區域之P型區域734。電晶體730具有於NPN構造之主體之正下方配置有絕緣膜583之全空乏矽晶絕緣體(FD-SOI，Fully Depleted-Silicon On Insulator)構造。電晶體740具有閘極電極743、P型源極區域742、P型汲極區域741、及夾於該等之區域之N型區域744。電晶體740具有於PNP構造之主體之正下方配置有絕緣膜583之FD-SOI構造。
藉由以此種方式構成基板700c之電晶體730、740，可使電晶體730、740微細化，又，可抑制寄生電容，獲得高速之電晶體730、740。
再者，為了獲得減少雜訊效果，亦可與基板600c同樣地於基板700c亦設置基板接觸層，使基板700c之電位固定。
又，於上述變化例1、2中，對如圖48所示之應用實施形態2之構成之例進行了說明，但變化例1、2亦可應用圖47所示之實施形態1之構成。
[實施形態5] 於具備複數種像素電晶體之固體攝像元件中，如何抑制各像素電晶體之閾值電壓之偏差亦成為課題。
實施形態5中，提出一種可調整像素電晶體之閾值電壓之固體攝像元件。
(固體攝像元件之詳細構成例) 圖51係表示本發明之實施形態5之固體攝像元件100g之基板200、300g之貼合位置附近之縱剖視圖。圖52係本發明之實施形態5之固體攝像元件100g之包含基板200、300g之貼合位置附近之橫剖視圖。圖52(a)係省略絕緣膜340之基板300g之橫剖視圖。圖52(b)係絕緣膜240之橫剖視圖。圖52(c)係省略絕緣膜240之基板200之橫剖視圖。
如圖51所示，實施形態5之固體攝像元件100g具有將基板200與基板300g貼合而成之構成。
作為第1基板之基板200例如具有與上述實施形態1所示之基板200同樣之構成。圖51中表示與上述實施形態1所示之範圍不同範圍之剖面。即，基板200隔著像素分離部203於P型半導體區域204之表層部分具備複數個傳輸電晶體103。於P型半導體區域204之表層部分、且與傳輸電晶體103之形成區域分離之區域設置有P型擴散區域230。擴散區域230與例如與接點C2vs連接，接點C2vs與配線D1vss連接。基板200之半導體區域204經由接點C2vs及配線D1vss等接地。
如圖51及圖52(c)所示，傳輸電晶體103具備閘極電極223、及作為浮動擴散區之N型源極區域222。閘極電極223與接點Ctg連接。源極區域222與接點Cfd連接。
如圖51所示，作為第2基板之基板300g具有具備作為第1主面之主面MSa、及作為第2主面之主面MSb之P型半導體區域301。主面MSa、MSb間之距離、即半導體區域301之厚度例如為100 nm以下。基板300g之主面MSb介隔覆蓋基板200之傳輸電晶體103等之整體之絕緣膜240與基板200貼合。絕緣膜240之厚度例如為350 nm左右。
基板300g於主面MSa側具有像素電晶體。像素電晶體對自基板200所具有之包含N型半導體區域201之光電轉換元件輸出的電信號進行處理。圖51中，作為像素電晶體之一例，表示包含選擇電晶體106及重設電晶體105之剖面。
於P型半導體區域301之表層部分、且與選擇電晶體106及重設電晶體105等之形成區域分離之區域，設置有P型擴散區域330。擴散區域330例如與接點C3vs連接，接點C3vs與配線D1vss連接。基板300之半導體區域301經由接點C3vs及配線D1vss等接地。
基板300g中，選擇電晶體106及重設電晶體105等之整體被絕緣膜340覆蓋。絕緣膜340之厚度例如為350 nm左右。
如圖51及圖52(a)所示，選擇電晶體106具有閘極電極323、N型源極區域322、及N型汲極區域321。閘極電極323與接點Csg連接。源極區域322與接點Css連接，接點Css經由配線D1vsl連接於未圖示之源極線。汲極區域321與接點Csd連接。
重設電晶體105具有閘極電極333、N型源極區域332、及N型汲極區域331。閘極電極333與接點Crg連接。源極區域332與接點Crs連接，接點Crs經由配線D1、接點Cfd連接於傳輸電晶體103之源極區域222。汲極區域331與接點Crd連接，接點Crd經由配線D1vdd連接於未圖示之電源。
如圖52(a)所示，放大電晶體104具有閘極電極313、N型源極區域312、及N型汲極區域311。閘極電極313與接點Cag連接，接點Cag經由配線D1、接點Cfd連接於傳輸電晶體103之源極區域222。源極區域312與接點Cas連接。接點Cas連接於與選擇電晶體106之汲極區域321連接之接點Csd。放大電晶體104之汲極區域311與接點Cad連接。
如圖51及圖52(a)所示，選擇電晶體106、重設電晶體105、及放大電晶體104藉由形成於各者周圍之元件分離區域STI相互分離。
如圖51及圖52(b)所示，於基板300g之半導體區域301之主面MSb側附近，於選擇電晶體106、重設電晶體105、及放大電晶體104對應之位置分別配置有包含多晶矽等之背閘極電極251s、251r、251a。
即，於選擇電晶體106之背面配置有作為第2電極之背閘極電極251s。此時，背閘極電極251s設置於俯視時至少與選擇電晶體106之閘極電極323、源極區域322、及汲極區域321重疊之位置，較佳為以完全覆蓋該等閘極電極323、源極區域322、及汲極區域321之方式設置。
又，於重設電晶體105之背面配置有作為第3電極之背閘極電極251r。此時，背閘極電極251r設置於俯視時至少與重設電晶體105之閘極電極333、源極區域332、及汲極區域331重疊之位置，較佳為以完全覆蓋閘極電極333、源極區域332、及汲極區域331之方式設置。
又，於放大電晶體104之背面配置有作為第1電極之背閘極電極251a。此時，背閘極電極251a設置於俯視時至少與放大電晶體104之閘極電極313、源極區域312、及汲極區域311重疊之位置，較佳為以完全覆蓋閘極電極313、源極區域312、及汲極區域311之方式設置。
該等背閘極電極251s、251r、251a與基板300g之半導體區域301之主面MSb之距離例如為10 nm以下。於背閘極電極251s、251r、251a與半導體區域301之主面MSb之間，例如以10 nm以下之厚度介置有絕緣膜240。
如圖52(b)所示，背閘極電極251s、251r、251a分別與接點Cbgs、Cbgr、Cbga連接。如圖52(a)所示，該等接點Cbgs、Cbgr、Cbga分別與回授偏壓線BBL連接。
回授偏壓線BBL構成為可經由接點Cbgs、Cbgr、Cbga對背閘極電極251s、251r、251a施加電壓。藉此，可自背閘極電極251s、251r、251a對選擇電晶體106、重設電晶體105、及放大電晶體104施加回授偏壓。回授偏壓係指因背閘極電極251s、251r、251a各者之閘極電壓與選擇電晶體106、重設電晶體105及放大電晶體104各者之閾值電壓之差產生之偏壓。
(固體攝像元件之動作例) 其次，使用圖53，對實施形態5之固體攝像元件100g之動作例進行說明。圖53係表示本發明之實施形態5之固體攝像元件100g之一部分之立體圖。於圖53中，省略絕緣膜240、340等。
藉由傳輸電晶體103對固體攝像元件100g所具備之放大電晶體104傳輸來自光電轉換元件之電信號。對放大電晶體104之閘極電極313施加與來自光電轉換元件之電信號之大小對應的電壓。此時，對於配置於放大電晶體104之背面之背閘極電極251a亦經由接點Cbga施加特定電壓，調整放大電晶體104之閾值電壓。藉此，能以所期望之電壓值使放大電晶體104導通，將來自光電轉換元件之電信號放大。
於固體攝像元件100g所具備之選擇電晶體106中，經由接點Csg對閘極電極323施加電壓。此時，對於配置於選擇電晶體106之背面之背閘極電極251s，亦經由接點Cbgs施加特定電壓，調整選擇電晶體106之閾值電壓。藉此，能以所期望之電壓值使選擇電晶體106導通，將經放大電晶體104放大之來自光電轉換元件之電信號經由配線D1vsl傳輸。
又，於選擇電晶體106中，亦可藉由背閘極電極251s，使選擇電晶體106之通道電阻即導通電阻降低，使選擇電晶體106導通之時點提前。因藉由接點Css及配線D1vsl等之電阻使源極線電位VSL上升需要花費時間，故藉由使選擇電晶體106之導通時序提前，縮短等待源極線電位VSL之上升之時間。
於固體攝像元件100g所具備之重設電晶體105中，經由接點Crg對閘極電極333施加電壓。此時，對於配置於重設電晶體105之背面之背閘極電極251r，亦經由接點Cbgr施加特定電壓，調整重設電晶體105之閾值電壓。藉此，能以所期望之電壓值使重設電晶體105導通，將放大電晶體104之閘極電極313、及作為浮動擴散區之傳輸電晶體103之源極區域222之電位重設為電源電位VDD。
再者，圖52及圖53之例中，與選擇電晶體106及重設電晶體105對應之背閘極電極251s、251r連接於共通之回授偏壓線BBL，亦可連接於不同之回授偏壓線。藉此，例如亦可對背閘極電極251s、251r、251a各者施加不同電壓，單獨控制選擇電晶體106、重設電晶體105及放大電晶體104各者之閾值電壓。
(固體攝像元件之製造處理之例) 其次，使用圖54～圖57，對實施形態5之固體攝像元件100g之製造處理之例進行說明。圖54～圖57係表示本發明之實施形態5之固體攝像元件100g之製造處理之程序之一例之流程圖。
如圖54(a)所示，於基板200形成包含N型半導體區域201之光電轉換元件、P型半導體區域204、傳輸電晶體103之閘極電極223、作為浮動擴散區之源極區域222。於與傳輸電晶體103分離之位置形成P型擴散區域230。以絕緣膜240覆蓋包含閘極電極223及源極區域222之半導體區域204。於絕緣膜240上，例如藉由CVD法形成多晶矽膜250。
如圖54(b)所示，於多晶矽膜250摻雜(離子佈植)N型雜質，形成N型多晶矽膜251。
如圖54(c)所示，對多晶矽膜51之一部分進行蝕刻，於之後與選擇電晶體106對應之位置形成背閘極電極251s，於之後與重設電晶體105對應之位置形成背閘極電極251r。此時，於之後與放大電晶體104對應之位置亦形成未圖示之背閘極電極251a。
如圖54(d)所示，以例如以10 nm以下之厚度覆蓋背閘極電極251s、251r之方式進而形成絕緣膜240。
如圖55(a)所示，於絕緣膜240上，將厚膜之、即薄化前之基板300g以主面MSb朝向絕緣膜240之方式貼合。
圖55(b)所示，以研磨機G等研削基板300g，以使半導體區域301之厚度成為例如100 nm以下之方式成形。
如圖56(a)所示，將配置連接於基板200之接點Cfd、C2vs等之部分之半導體區域301去除。
如圖56(b)所示，於半導體區域301之主面MSa形成選擇電晶體106及重設電晶體105。具體而言，藉由熱氧化法於半導體區域301之主面MSa形成未圖示之閘極氧化膜。藉由CVD法成膜多晶矽膜等，將一部分蝕刻，形成選擇電晶體106及重設電晶體105之閘極電極323、333。於閘極電極323、333各者之兩側之半導體區域301離子佈植N型雜質，形成源極區域322、332及汲極區域321、331。未圖示之放大電晶體104亦與此並行地以同樣之方式形成。
其後，藉由淺溝槽隔離等技術，於選擇電晶體106及重設電晶體105等之周圍形成元件分離區域STI。
如圖57(a)所示，以覆蓋選擇電晶體106及重設電晶體105等之方式形成絕緣膜340。
如圖57(b)所示，形成接點Csg、Crg、Css、Crs、Csd、Crd、C3vs、C2vs、Cfd。具體而言，藉由乾式蝕刻形成到達閘極電極323、333、源極區域322、332、汲極區域321、33、基板200之貫通孔，藉由CVD法將W膜等填充至各貫通孔內，以CMP去除多餘之W膜。連接於未圖示之放大電晶體104之接點亦與此並行地以同樣之方式形成。
其後，形成連接各個接點Csg、Crg、Css、Crs、Csd、Crd、C3vs、C2vs、Cfd之配線D1、D1dd、D1vsl、D1vss等。
然後，進而形成未圖示之上層配線，接合形成有邏輯電晶體及配線之基板，固體攝像元件100g之製造處理結束。
(比較例) 固體攝像元件具備選擇電晶體、重設電晶體、及放大電晶體等複數個像素電晶體。該等像素電晶體係以整片晶圓(whole wafer)之狀態被製造後進行單片化。比較例之固體攝像元件中，因晶圓內之處理條件之偏差，有時導致各個像素電晶體之閾值電壓產生偏差。即，存在固體攝像元件之晶片間或晶片內產生像素電晶體之閾值電壓之偏差之情形。
於實施形態5之固體攝像元件100g中，於選擇電晶體106、重設電晶體105、及放大電晶體104之背面具備施加回授偏壓之背閘極電極251s、251r、251a。藉此，可調整選擇電晶體106、重設電晶體105、及放大電晶體104之閾值電壓，抑制閾值電壓之偏差。因此減少雜訊。
再者，藉由分開對各個背閘極電極251s、251r、251a施加電壓之回授偏壓線BBL，亦可對背閘極電極251s、251r、251a分別施加不同之電壓。藉此，使選擇電晶體106、重設電晶體105、及放大電晶體104之閾值電壓之控制性進一步提昇。
於實施形態5之固體攝像元件100g中，當對選擇電晶體106、重設電晶體105、及放大電晶體104之閘極電極323、333、313施加電壓時，藉由背閘極電極251s、251r、251a施加回授偏壓。藉此，可使選擇電晶體106、重設電晶體105、及放大電晶體104之動作裕度變大，提昇可靠性。
於實施形態5之固體攝像元件100g中，藉由背閘極電極251s使選擇電晶體106之導通電阻，使選擇電晶體106導通之時點提前。藉此，可縮短等待源極線電位VSL上升之時間。
於實施形態5之固體攝像元件100g中，背閘極電極251s、251r、251a與基板300g之主面MSb之距離例如為10 nm以下。又，基板300g之半導體區域301之厚度例如為100 nm以下。如此，背閘極電極251s、251r、251a與選擇電晶體106、重設電晶體105、及放大電晶體104之距離充分接近，因此可獲得足夠調整閾值電壓之回授偏壓效果。
(變化例1) 其次，使用圖58及圖59，對實施形態5之變化例1之固體攝像元件進行說明。變化例1之固體攝像元件與上述實施形態5之不同之處在於使用SOI基板300h製造。
圖58及圖59係表示本發明之實施形態5之變化例1之固體攝像元件之製造處理之程序之一例之流程圖。
如圖58(a)所示，準備SOI(Silicon On Insulator，矽絕緣體)基板300h作為第2基板。SOI基板300h例如具備作為P型矽基板等之支持基板301hdl、作為支持基板301hdl上之矽氧化層等之BOX(Buried Oxide，內埋氧化物)層301box、及作為BOX層301box上之P型矽層等之活性層301act。BOX層301box及活性層301act之厚度例如分別為數十μm左右。
如圖58(b)所示，藉由研磨機G等，自支持基板301hdl側研削SOI基板300h，使其成為保留10 nm以下BOX層301box之狀態。
如圖59(a)所示，於基板200之絕緣膜240上，以使BOX層301box側朝向絕緣膜240側之方式貼合具有10 nm以下之BOX層301box之活性層301act。
如圖59(b)所示，藉由研磨機G等研削活性層301act之表面直至厚度成為100 nm以下。
此後，進行與上述實施形態5之圖56及圖57等同樣之處理，藉此製造變化例1之固體攝像元件。
變化例1之固體攝像元件使用SOI基板300h。藉此，可高精度地控制背閘極電極251s、251r、251a與成為形成各種像素電晶體之半導體區域之活性層301act之距離。
(變化例2) 其次，使用圖60，對實施形態5之變化例2之固體攝像元件進行說明。變化例2之固體攝像元件使用與上述實施形態5不同之材料形成背閘極電極252s、252r等。
圖60係表示本發明之實施形態5之變化例2之固體攝像元件之製造處理之程序之一例之流程圖。
如圖60(a)所示，於覆蓋半導體區域204之絕緣膜240之表層藉由蝕刻等形成槽252tr。
如圖60(b)所示，例如藉由CVD法於絕緣膜240上形成Cu膜等金屬膜252。此時，亦藉由金屬膜252填充槽252tr內。
如圖60(c)所示，例如藉由CMP法將絕緣膜240上之金屬膜252去除。此時，藉由保留槽252tr內之金屬膜252，於之後與選擇電晶體對應之位置形成背閘極電極252s，於之後與重設電晶體對應之位置形成背閘極電極252r。此時，於之後與放大電晶體對應之位置亦形成未圖示之背閘極電極。
然後，與上述實施形態5或實施形態5之變化例1進行同樣之處理，藉此製造變化例2之固體攝像元件。
變化例2之固體攝像元件中，使金屬膜252形成背閘極電極252s、252r等。藉此，獲得更低電阻之背閘極電極252s、252r等。
[實施形態6] 圖61係表示具備實施形態1～3及其等之變化例之固體攝像元件之任一者的攝像系統2之概略構成之一例之圖。即，於攝像系統2可搭載上述實施形態1～3及其等之變化例之固體攝像元件之任一者。於以下說明中，列舉搭載有實施形態1之固體攝像元件100之攝像系統2為例。
攝像系統2例如為數位靜態相機或攝錄影機等攝像裝置、智慧型手機或平板型終端等移動終端裝置等電子機器。攝像系統2例如具備實施形態1之固體攝像元件100、DSP電路141、訊框記憶體142、顯示部143、記憶部144、操作部145、及電源部146。於攝像系統2中，固體攝像元件100、DSP電路141、訊框記憶體142、顯示部143、記憶部144、操作部145及電源部146經由匯流排線147相互連接。
固體攝像元件100輸出與入射光對應之圖像資料。DSP電路141係對自固體攝像元件100輸出之信號即圖像資料進行處理之信號處理電路。訊框記憶體142以訊框單位暫時保持已藉由DSP電路141處理之圖像資料。顯示部143例如包含液晶面板或有機EL(Electro Luminescence，電致發光)面板等面板型顯示裝置，顯示以固體攝像元件100拍攝之動態圖像或靜止圖像。記憶部144將以固體攝像元件100拍攝之動態圖像或靜止圖像之圖像資料記錄於半導體記憶體及硬碟等記錄媒體。操作部145依照使用者之操作，發出針對攝像系統2所具有之各種功能之操作指令。電源部146將成為固體攝像元件100、DSP電路141、訊框記憶體142、顯示部143、記憶部144、及操作部145之動作電源的各種電源適當供給至該等供給對象。
其次，對攝像系統2中之攝像程序進行說明。
圖62表示攝像系統2中之攝像動作之流程圖之一例。藉由使用者對操作部145之操作等，攝像系統2受理攝像開始(步驟S101)。於是，操作部145將攝像指令發送至固體攝像元件100(步驟S102)。固體攝像元件100之系統控制電路(參照圖1之系統控制電路36等)接受攝像指令時，以特定攝像方式執行攝像(步驟S103)。
固體攝像元件100將藉由攝像所得之圖像資料輸出至DSP電路141。此處，圖像資料係指基於浮動擴散區FD所暫時保持之電荷產生的像素信號之所有像素之資料。DSP電路141基於自固體攝像元件100輸入之圖像資料，進行例如減少雜訊處理等特定信號處理(步驟S104)。DSP電路141使訊框記憶體142保持經特定信號處理之圖像資料，訊框記憶體142將圖像資料記憶於記憶部144(步驟S105)。如此，進行攝像系統2之攝像。
於攝像系統2中搭載有小型化或高精細化之固體攝像元件100，因此可提供小型或高精細之攝像系統2。
(應用例1) 本發明之技術可應用於各種製品。例如，本發明之技術可作為搭載於汽車、電動汽車、油電混合車、機車、腳踏車、個人移動機器、飛機、無人靶機、船舶、機器人等任意種類之移動體之裝置實現。
圖63係表示作為可應用本發明之技術之移動體控制系統之一例的車輛控制系統之概略構成例之方塊圖。
車輛控制系統12000具備經由通信網路12001連接之複數個電子控制單元。於圖63所示之例中，車輛控制系統12000具備驅動系統控制單元12010、車身系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及統合控制單元12050。又，作為統合控制單元12050之功能構成，圖示有微電腦12051、聲音圖像輸出部12052、及車載網路I/F(interface，介面)12053。
驅動系統控制單元12010依照各種程式控制與車輛之驅動系統相關之裝置之動作。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等用以產生車輛之驅動力之驅動力產生裝置、用以將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛之舵角之轉向機構、及產生車輛之制動力之制動裝置等之控制裝置發揮功能。
車身系統控制單元12020依照各種程式控制裝備於車身之各種裝置之動作。例如，車身系統控制單元12020作為免鑰匙進入系統、智慧鑰匙系統、電動窗戶裝置、或者、頭燈、倒行燈、刹車燈、轉向燈或霧燈等各種燈之控制裝置發揮功能。於該情形時，可對車身系統控制單元12020輸入自代替鑰匙之行動機器發出之電波或各種開關之信號。車身系統控制單元12020接收該等電波或信號之輸入，控制車輛之門鎖裝置、電動窗戶裝置、燈等。
車外資訊檢測單元12030檢測搭載有車輛控制系統12000之車輛外部之資訊。例如，於車外資訊檢測單元12030連接攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，並且接收所拍攝之圖像。車外資訊檢測單元12030可基於接收之圖像，進行人、車、障礙物、標識或路面上之文字等之物體檢測處理或距離檢測處理。
攝像部12031係接收光並輸出與該光之受光量對應之電信號之光感測器。攝像部12031既可將電信號作為圖像輸出，亦可作為測距之資訊輸出。又，攝像部12031所接收之光既可為可見光，亦可為紅外線等非可見光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040例如連接檢測駕駛者之狀態之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041包含例如拍攝駕駛者之相機，車內資訊檢測單元12040可基於自駕駛者狀態檢測部12041輸入之檢測資訊，計算駕駛者之疲勞程度或集中程度，亦可判別駕駛者是否正在打瞌睡。
微電腦12051可基於以車外資訊檢測單元12030或車內資訊檢測單元12040所獲取之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，對驅動系統控制單元12010輸出控制指令。例如，微電腦12051可進行協調控制以實現包含車輛之防碰撞或者衝擊緩和、基於車間距離之追隨行駛、車速維持行駛、車輛之碰撞警告、或車輛之車道脫離警告等之ADAS(Advanced Driver Assistance System，高級輔助駕駛系統)之功能。
又，微電腦12051可基於車外資訊檢測單元12030或車內資訊檢測單元12040所獲取之車輛周圍之資訊，控制驅動力產生裝置、轉向機構或制動裝置等，藉此進行協調控制以實現不依靠駕駛者之操作自主行駛之自動駕駛等。
又，微電腦12051可基於車外資訊檢測單元12030所獲取之車外之資訊，對車身系統控制單元12020輸出控制指令。例如，微電腦12051可進行協調控制以實現防眩，比如根據車外資訊檢測單元12030所檢測之先行車或對向車之位置控制頭燈，將遠光切換為近光等。
聲音圖像輸出部12052向可對車輛之搭乘者或車外以視覺或聽覺之形式通知資訊之輸出裝置發送聲音及圖像中至少一者之輸出信號。於圖63之例中，作為輸出裝置，例示揚聲器12061、顯示部12062及儀表板12063。顯示部12062例如可包含機載顯示器及抬頭顯示器之至少一種。
圖64係表示攝像部12031之設置位置之例之圖。
圖64中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101～12105例如設置於車輛12100之前鼻、側鏡、後保險杠、後門及車室內之前窗玻璃之上部等位置。設置於前鼻之攝像部12101及設置於車室內之前窗玻璃之上部之攝像部12105主要獲取車輛12100前方之圖像。設置於側鏡之攝像部12102、12103主要獲取車輛12100側方之圖像。設置於後保險槓或後門之攝像部12104主要獲取車輛12100後方之圖像。攝像部12101及12105所獲取之前方之圖像主要用於檢測先行車輛、行人、障礙物、信號燈、交通標識或車線等。
再者，圖64中表示攝像部12101～12104之攝影範圍之一例。攝像範圍12111表示設置於前鼻之攝像部12101之攝像範圍，攝像範圍12112、12113分別表示設置於側鏡之攝像部12102、12103之攝像範圍，攝像範圍12114表示設置於後保險槓或後門之攝像部12104之攝像範圍。例如，藉由將攝像部12101～12104所拍攝之圖像資料重合，獲得自上方觀察車輛12100之俯瞰圖像。
攝像部12101～12104之至少1者亦可具有獲取距離資訊之功能。例如攝像部12101～12104之至少1者可為包含複數個固體攝像元件之立體相機，亦可為具有相位差檢測用像素之固體攝像元件。
例如，微電腦12051基於由攝像部12101～12104獲得之距離資訊，求出攝像範圍12111～12114內距各立體物之距離、及該距離之經時性變化、即相對於車輛12100之相對速度，藉此可擷取尤其是車輛12100之行進路上最接近之立體物、且與車輛12100向大致相同方向以規定速度、例如0 km/h以上行駛之立體物作為先行車。進而，微電腦12051可設定應於先行車之近前預先確保之車間距離，進行包含追隨停止控制之自動刹車控制、及包含追隨發動控制之自動加速控制等。如此，可進行協調控制以實現不依靠駕駛者之操作自主行駛之自動駕駛等。
例如，微電腦12051可基於攝像部12101～12104所得之距離資訊，將與立體物相關之立體物資料分類擷取為二輪車、普通車輛、大型車輛、行人、電線桿等其他立體物，用於障礙物之自動回避。例如，微電腦12051可將車輛12100周邊之障礙物識別為車輛12100之駕駛者可視認之障礙物與難以視認之障礙物。然後，微電腦12051判斷表示與各障礙物之碰撞之危險度之碰撞風險，當處於碰撞風險為設定值以上存在碰撞可能性之狀況時，經由揚聲器12061或顯示部12062對駕駛者輸出警報，或經由驅動系統控制單元12010進行強制減速或回避操舵，藉此可進行用於防碰撞之駕駛支援。
攝像部12101～12104之至少1者亦可為檢測紅外線之紅外線相機。例如，微電腦12051可藉由判定攝像部12101～12104之攝像圖像中是否存在行人來辨識出行人。該行人之辨識例如係藉由擷取作為紅外線相機之攝像部12101～12104之攝像圖像中之特徵點的程序、及對表示物體之輪廓之一連串特徵點進行圖案匹配處理判別是否為行人的程序進行。微電腦12051判定攝像部12101～12104之攝像圖像中存在行人，並辨識出行人時，聲音圖像輸出部12052控制顯示部12062以於該辨識出之行人重疊顯示用以進行強調之方形輪廓線。又，聲音圖像輸出部12052亦可控制顯示部12062以將表示行人之圖標等顯示於所期望之位置。
以上，對可應用本發明之技術之移動體控制系統之一例進行說明。本發明之技術可應用於以上說明之構成中之攝像部12031。具體而言，上述實施形態1～3及其等之變化例之固體攝像元件可應用於攝像部12031。藉由對攝像部12031應用本發明之技術，可獲得雜訊較少之高精細之攝影圖像，因此可於移動體控制系統中進行利用攝影圖像之高精度之控制。
(應用例2) 圖65係表示可應用本發明之技術之內視鏡手術系統之概略構成之一例之圖。
圖65中，圖示醫師等手術者11131使用內視鏡手術系統11000對診察台11133上之患者11132進行手術之情況。如圖所示，內視鏡手術系統11000包含內視鏡11100、氣腹管11111及能量處理器具11112等其他手術具11110、支持內視鏡11100之支持臂裝置11120、及搭載有用於內視鏡下手術之各種裝置之手推車11200。
內視鏡11100包含自前端起規定長度之區域插入患者11132之體腔內之鏡筒11101、及連接於鏡筒11101之基端之攝像頭11102。於圖示之例中，圖示有作為具有硬性鏡筒11101之所謂硬性鏡構成之內視鏡11100，內視鏡11100亦可作為具有軟性鏡筒之所謂軟性鏡構成。
於鏡筒11101之前端，設置有嵌入有物鏡之開口部。於內視鏡11100連接有光源裝置11203，由該光源裝置11203所產生之光藉由延設於鏡筒11101之內部之導光件被導引至鏡筒11101之前端，經由物鏡朝向患者11132之體腔內之觀察對象照射。再者，內視鏡11100可為直視鏡、斜視鏡或側視鏡。
於攝像頭11102之內部設置有光學系統及上述實施形態1～3及其等之變化例之固體攝像元件之任一者，來自觀察對象之反射光即藉由該光學系統聚光於該固體攝像元件。藉由固體該攝像元件對觀察光進行光電轉換，產生與觀察光對應之電信號、即與觀察像對應之圖像信號。該圖像信號作為RAW資料(原始資料)發送至相機控制單元(CCU：Camera Control Unit)11201。
CCU11201包含CPU(Central Processing Unit，中央處理單元)及GPU(Graphics Processing Unit，圖形處理單元)等，統括地控制內視鏡11100及顯示裝置11202之動作。進而，CCU11201自攝像頭11102接收圖像信號，對該圖像信號實施例如顯影處理(解馬賽克處理)等用以顯示基於該圖像信號之圖像之各種圖像處理。
顯示裝置11202藉由來自CCU11201之控制，顯示基於經CCU11201實施過圖像處理之圖像信號的圖像。
光源裝置11203例如包含LED(Light Emitting Diode，發光二極體)等光源，對內視鏡11100供給拍攝手術部位等時之照射光。
輸入裝置11204係對於內視鏡手術系統11000之輸入介面。使用者可經由輸入裝置11204對內視鏡手術系統11000進行各種資訊之輸入及指示輸入。例如，使用者輸入主旨為變更內視鏡11100之照射光之種類、倍率及焦點距離等攝像條件的指示等。
處理器具控制裝置11205控制用於組織之燒灼、切開或血管之密封等之能量處理器具11112之驅動。氣腹裝置11206為了確保內視鏡11100之視野及確保手術者11131之作業空間，經由氣腹管11111對患者11132之體腔內送入氣體以使體腔膨脹。記錄器11207係可記錄與手術相關之各種資訊之裝置。印表機11208係能以文本、圖像或圖表等各種形式印刷與手術相關之各種資訊之裝置。
再者，對內視鏡11100供給拍攝手術部位時之照射光之光源裝置11203例如可由包含LED、雷射光源或該等之組合之白色光源構成。於藉由RGB(Red Green Blue，紅綠藍)雷射光源之組合構成白色光源之情形時，可高精度地控制各顏色之各波長之輸出強度及輸出時序，因此可於光源裝置11203中調整攝像圖像之白平衡。又，於該情形時，亦可分時地對觀察對象照射來自RGB雷射光源各者之雷射光，與其照射時序同步地控制攝像頭11102之固體攝像元件之驅動，藉此可分時地拍攝與RGB各自對應之圖像。根據該方法，即便不於固體攝像元件設置彩色濾光片，亦可獲得彩色圖像。
又，光源裝置11203亦能以每隔規定時間變更輸出之光之強度之方式控制其驅動。藉由與光之強度之變更之時序同步地控制攝像頭11102之固體攝像元件之驅動，分時地獲取圖像並將該圖像合成，可產生無所謂暗部缺失及高光溢出之高動態範圍之圖像。
又，光源裝置11203亦可構成為可供給與特殊光觀察對應之規定波長頻帶之光。特殊光觀察例如進行所謂窄頻帶光觀察(Narrow Band Imaging)：利用體組織之光之吸收之波長依存性，照射與通常觀察時之照射光即白色光相比頻帶更窄之光，藉此以高對比度拍攝黏膜表層之血管等規定組織。或者，特殊光觀察亦可進行利用藉由照射激發光產生之螢光獲得圖像之螢光觀察。螢光觀察可進行：自體螢光觀察，即對體組織照射激發光，觀察來自體組織之螢光；或對體組織局部注射靛氰綠(ICG，Indocyanine Green)等試劑，並且對體組織照射與該試劑之螢光波長對應之激發光，獲得螢光像等。光源裝置11203可構成為可供給與此種特殊光觀察對應之窄頻帶光及激發光之至少任一者。
圖66係表示圖65所示之攝像頭11102及CCU11201之功能構成之一例之方塊圖。
攝像頭11102具有透鏡單元11401、攝像部11402、驅動部11403、通信部11404、攝像頭控制部11405。CCU11201具有通信部11411、圖像處理部11412、控制部11413。攝像頭11102與CCU11201藉由傳輸纜線11400可相互通信地連接。
透鏡單元11401係設置於與鏡筒11101之連接部之光學系統。自鏡筒11101之前端擷取之觀察光被導引至攝像頭11102，入射至透鏡單元11401。透鏡單元11401係組合包含變焦透鏡及聚焦透鏡之複數個透鏡構成。
攝像部11402包含固體攝像元件。構成攝像部11402之固體攝像元件可為所謂單板式之1個，亦可為所謂多板式之複數個。於攝像部11402以多板式構成之情形時，例如亦可藉由各固體攝像元件產生分別與RGB對應之圖像信號，並將其等合成，藉此獲得彩色圖像。或者，攝像部11402亦可構成為具有用以分別獲取與3D(Three Dimensional，三維)顯示對應之右眼用及左眼用圖像信號之1對固體攝像元件。藉由進行3D顯示，手術者11131可更加準確地掌握手術部位之生物體組織之深度。再者，於攝像部11402以多板式構成之情形時，可與各固體攝像元件對應地亦設置複數個系統之透鏡單元11401。
又，攝像部11402並非必須設置於攝像頭11102。例如，攝像部11402亦可於鏡筒11101之內部設置於物鏡之正後方。
驅動部11403包含致動器，藉由來自攝像頭控制部11405之控制，使透鏡單元11401之變焦透鏡及聚焦透鏡沿光軸移動規定距離。藉此，可適當調整攝像部11402之攝像圖像之倍率及焦點。
通信部11404包含用以於與CCU11201之間發送接收各種資訊之通信裝置。通信部11404將自攝像部11402獲得之圖像信號作為RAW資料經由傳輸纜線11400發送至CCU11201。
又，通信部11404自CCU11201接收用以控制攝像頭11102之驅動之控制信號，供給至攝像頭控制部11405。此種控制信號例如包含主旨為指定攝像圖像之訊框率之資訊、主旨為指定攝像時之曝光值之資訊、主旨為指定攝像圖像之倍率及焦點之資訊等與攝像條件相關之資訊。
再者，上述訊框率、曝光值、倍率、焦點等攝像條件可由使用者適當指定，亦可基於獲取之圖像信號由CCU11201之控制部11413自動設定。於後者之情形時，於內視鏡11100搭載所謂AE(Auto Exposure，自動曝光)功能、AF(Auto Focus，自動聚焦)功能及AWB(Auto White Balance，自動白平衡)功能。
攝像頭控制部11405基於經由通信部11404接收之來自CCU11201之控制信號，控制攝像頭11102之驅動。
通信部11411包含用以於與攝像頭11102之間發送藉由各種資訊之通信裝置。通信部11411接收自攝像頭11102經由傳輸纜線11400發送之圖像信號。
又，通信部11411對攝像頭11102發送用以控制攝像頭11102之驅動之控制信號。圖像信號及控制信號可藉由電通信或光通信等發送。
圖像處理部11412對自攝像頭11102發送之作為RAW資料之圖像信號實施各種圖像處理。
控制部11413進行與內視鏡11100之手術部位等之攝像、及藉由拍攝手術部位等獲得之攝像圖像之顯示相關之各種控制。例如，控制部11413產生用以控制攝像頭11102之驅動之控制信號。
又，控制部11413基於經圖像處理部11412實施圖像處理之圖像信號，使顯示裝置11202顯示反映手術部位等之攝像圖像。此時，控制部11413亦可使用各種圖像辨識技術辨識攝像圖像內之各種物體。例如，控制部11413可藉由檢測攝像圖像所包含之物體之邊緣之形狀及顏色等，辨識鉗子等手術具11110、特定生物體部位、出血、使用能量處理器具11112時之霧等。控制部11413亦可於使顯示裝置11202顯示攝像圖像時，使用該辨識結果，於手術部位之圖像重疊顯示各種手術支援資訊。藉由重疊顯示手術支援資訊，對手術者11131進行提示，可減輕手術者11131之負擔，以及使手術者11131確實地進行手術。
將攝像頭11102及CCU11201連接之傳輸纜線11400為與電信號之通信對應之電信號纜線、與光通信對應之光纜、或該等之複合纜線。
此處，於圖示例中，使用傳輸纜線11400進行有線通信，攝像頭11102與CCU11201之間之通信亦能以無線之形式進行。
以上，對可應用本發明之技術之內視鏡手術系統之一例進行了說明。本發明之技術可較佳應用於以上說明構成中設置於內視鏡11100之攝像頭11102之攝像部11402。藉由對攝像部11402應用本發明之技術，可使攝像部11402小型化或高精細化，因此可提供小型或高精細之內視鏡11100。
[實施形態7] 對實施形態7進行說明時，就與上述各實施形態不同之觀點重新選擇用語及賦予符號。因此，存在以下之用語及符號所指之構成與上述各實施形態中同樣之用語及同樣之符號所指之構成不同的情形。 (攝像裝置1之功能構成) 圖67係表示本發明之實施形態7之攝像裝置(攝像裝置1)之功能構成之一例之方塊圖。
圖67之攝像裝置1例如包含輸入部510A、列驅動部520、時序控制部530、像素陣列部540、行信號處理部550、圖像信號處理部560及輸出部510B。
於像素陣列部540，呈陣列狀地重複配置有像素541。更具體而言，包含複數個像素之像素共有單元539為重複單位，其重複配置為由列方向與行方向構成之陣列狀。再者，於本實施形態中，出於方便，有時將列方向稱為H方向，將與列方向正交之行方向稱為V方向。圖67之例中，1個像素共有單元539包含4個像素(像素541A、541B、541C、541D)。像素541A、541B、541C、541D各自具有光電二極體PD(圖示於下述圖72等)。像素共有單元539係共有1個像素電路(下述圖69之像素電路210)之單位。換言之，針對每4個像素(像素541A、541B、541C、541D)，具有1個像素電路(下述像素電路210)。藉由使該像素電路分時地進行動作，依序讀出像素541A、541B、541C、541D各者之像素信號。像素541A、541B、541C、541D例如以2列×2行配置。於像素陣列部540，與像素541A、541B、541C、541D共通設置有複數個列驅動信號線542及複數根垂直信號線(行讀出線)543。列驅動信號線542驅動像素陣列部540中排列在列方向之複數個像素共有單元539各者所包含之像素541。驅動像素共有單元539中排列在列方向之各像素。於像素共有單元539設置有複數個電晶體，下文將參照圖70詳細地進行說明。為了分別驅動該等複數個電晶體，於1個像素共有單元539連接有複數根列驅動信號線542。於垂直信號線(行讀出線)543連接有像素共有單元539。經由垂直信號線(行讀出線)543自像素共有單元539所包含之像素541A、541B、541C、541D各者讀出像素信號。
列驅動部520例如包含決定用以進行像素驅動之列之位置之列位址控制部、亦即列解碼部、及產生用以驅動像素541A、541B、541C、541D之信號之列驅動電路部。
行信號處理部550例如具備連接於垂直信號線543，與像素541A、541B、541C、541D(像素共有單元539)形成源極隨耦電路之負載電路部。行信號處理部550亦可具有經由垂直信號線543放大自像素共有單元539讀出之信號之放大電路部。行信號處理部550亦可具有雜訊處理部。於雜訊處理部，例如從作為光電轉換之結果自像素共有單元539讀出之信號去除系統之雜訊位準。
行信號處理部550例如具有類比數位轉換器(ADC)。類比數位轉換器將自像素共有單元539讀出之信號或經上述雜訊處理之類比信號轉換為數位信號。ADC例如包含比較器部及計數器部。比較器部對作為轉換對象之類比信號與作為相對於其之比較對象之參照信號進行比較。計數器部計測比較器部之比較結果反轉前之時間。行信號處理部550亦可包含進行掃描讀出行之控制之水平掃描電路部。
時序控制部530基於對裝置輸入之基準時鐘信號及時序控制信號，對列驅動部520及行信號處理部550供給控制時序之信號。
圖像信號處理部560係對作為光電轉換之結果獲得之資料、亦即作為攝像裝置1之攝像動作之結果獲得之資料實施各種信號處理的電路。圖像信號處理部560例如包含圖像信號處理電路部及資料保持部。圖像信號處理部560亦可包含處理器部。
圖像信號處理部560中執行之信號處理之一例為色調曲線修正處理，該色調曲線修正處理係於經AD轉換之攝像資料為拍攝較暗之被攝體所得之資料時使其灰階提高，為拍攝較亮之被攝體所得之資料時使其灰階降低。於該情形時，較理想為預先使圖像信號處理部560之資料保持部記憶基於何種色調曲線修正攝像資料之灰階的色調曲線之特性資料。
輸入部510A例如用以自裝置外部對攝像裝置1輸入上述基準時鐘信號、時序控制信號及特性資料等。時序控制信號例如為垂直同步信號及水平同步信號等。特性資料例如記憶於圖像信號處理部560之資料保持部。輸入部510A例如包含輸入端子511、輸入電路部512、輸入振幅變更部513、輸入資料轉換電路部514及電源供給部(未圖示)。
輸入端子511係用以輸入資料之外部端子。輸入電路部512用以將對輸入端子511輸入之信號擷取至攝像裝置1之內部。輸入振幅變更部513將輸入電路部512所擷取之信號之振幅變更為攝像裝置1之內部容易利用之振幅。輸入資料轉換電路部514變更輸入資料之資料行之排列。輸入資料轉換電路部514例如包含串列平行轉換電路。該串列平行轉換電路中，將作為輸入資料接收之串列信號轉換為平行信號。再者，輸入部510A亦可省略輸入振幅變更部513及輸入資料轉換電路部514。電源供給部基於自外部對攝像裝置1供給之電源，供給設定為攝像裝置1之內部所需之各種電壓之電源。
攝像裝置1連接於外部之記憶體裝置時，於輸入部510A亦可設置有接收來自外部之記憶體裝置之資料之記憶體介面電路。外部之記憶體裝置例如為快閃記憶體、SRAM(Static Random Access Memory，靜態隨機存取記憶體)及DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等。
輸出部510B對裝置外部輸出圖像資料。該圖像資料例如為攝像裝置1所拍攝之圖像資料、及經圖像信號處理部560進行過信號處理之圖像資料等。輸出部510B例如包含輸出資料轉換電路部515、輸出振幅變更部516、輸出電路部517及輸出端子518。
輸出資料轉換電路部515例如包含平行串列轉換電路，輸出資料轉換電路部515中，將攝像裝置1內部使用之平行信號轉換為串列信號。輸出振幅變更部516變更攝像裝置1之內部使用之信號之振幅。變更之振幅之信號容易由連接於攝像裝置1之外部之外部裝置利用。輸出電路部517係自攝像裝置1之內部對裝置外部輸出資料之電路，藉由輸出電路部517驅動連接於輸出端子518之攝像裝置1外部之配線。於輸出端子518，自攝像裝置1對裝置外部輸出資料。輸出部510B亦可省略輸出資料轉換電路部515及輸出振幅變更部516。
當攝像裝置1與外部之記憶體裝置連接時，於輸出部510B亦可設置有對外部之記憶體裝置輸出資料之記憶體介面電路。外部之記憶體裝置例如為快閃記憶體、SRAM及DRAM等。
(攝像裝置1之概略構成) 圖68及圖69表示攝像裝置1之概略構成之一例。攝像裝置1具備3個基板(第1基板100、第2基板200、第3基板300)。圖68模式性地表示第1基板100、第2基板200、第3基板300各者之平面構成，圖69模式性地表示相互積層之第1基板100、第2基板200及第3基板300之剖面構成。圖69對應於沿圖68所示之III-III'線之剖面構成。攝像裝置1係貼合3個基板(第1基板100、第2基板200、第3基板300)構成之三維構造之攝像裝置。第1基板100包含半導體層100S及配線層100T。第2基板200包含半導體層200S及配線層200T。第3基板300包含半導體層300S及配線層300T。此處，出於方便，將第1基板100、第2基板200及第3基板300之各基板所包含之配線及其周圍之層間絕緣膜合稱為設置於各個之基板(第1基板100、第2基板200及第3基板300)之配線層(100T、200T、300T)。第1基板100、第2基板200及第3基板300依序積層，沿積層方向依序配置有半導體層100S、配線層100T、半導體層200S、配線層200T、配線層300T及半導體層300S。第1基板100、第2基板200及第3基板300之具體構成將於下文敍述。圖69所示之箭頭表示光L向攝像裝置1之入射方向。於本實施形態中，出於方便，於以下之剖視圖中，有時將攝像裝置1之光入射側稱為「下」「下側」「下方」，將與光入射側相反之側稱為「上」「上側」「上方」。又，於本實施形態中，出於方便，對於具備半導體層及配線層之基板，有時將配線層之側稱為正面，將半導體層之側稱為背面。再者，說明書之記載並不限定於上述稱呼。攝像裝置1例如為光自具有光電二極體之第1基板100之背面側入射之背面照射型攝像裝置。
像素陣列部540及像素陣列部540所包含之像素共有單元539均使用第1基板100及第2基板200二者構成。於第1基板100，設置有像素共有單元539所具有之複數個像素541A、541B、541C、541D。該等像素541各者具有光電二極體(下述光電二極體PD)及傳輸電晶體(下述傳輸電晶體TR)。於第2基板200，設置有像素共有單元539所具有之像素電路(下述像素電路210)。像素電路讀出自像素541A、541B、541C、541D各者之光電二極體經由傳輸電晶體傳輸之像素信號，或將光電二極體重設。該第2基板200除具有此種像素電路外，還具有在列方向延伸之複數根列驅動信號線542及在行方向延伸之複數根垂直信號線543。第2基板200進而具有在列方向延伸之電源線544。第3基板300例如具有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B。列驅動部520例如設置於第1基板100、第2基板200及第3基板300之積層方向(以下簡稱為積層方向)上與像素陣列部540部分重疊之區域。更具體而言，列驅動部520設置於積層方向上與像素陣列部540之H方向之端部附近重疊之區域(圖68)。行信號處理部550例如設置於積層方向上與像素陣列部540部分重疊之區域。更具體而言，行信號處理部550設置於積層方向上與像素陣列部540之V方向之端部附近重疊之區域(圖68)。雖省略圖示，但輸入部510A及輸出部510B亦可配置於第3基板300以外之部分，例如亦可配置於第2基板200。或，亦可於第1基板100之背面(光入射面)側設置輸入部510A及輸出部510B。再者，作為其他呼稱，有時亦將設置於上述第2基板200之像素電路稱為像素電晶體電路、像素電晶體群、像素電晶體、像素讀出電路或讀出電路。於本實施形態中，使用像素電路之呼稱。
第1基板100與第2基板200例如藉由貫通電極(下述圖72之貫通電極120E、121E)電性連接。第2基板200與第3基板300例如經由接觸部201、202、301、302電性連接。於第2基板200設置有接觸部201、202，於第3基板300設置有接觸部301、302。第2基板200之接觸部201與第3基板300之接觸部301相接，第2基板200之接觸部202與第3基板300之接觸部302相接。第2基板200具有設置有複數個接觸部201之接觸區域201R、及設置有複數個接觸部202之接觸區域202R。第3基板300具有設置有複數個接觸部301之接觸區域301R、及設置有複數個接觸部302之接觸區域302R。接觸區域201R、301R於積層方向上設置於像素陣列部540與列驅動部520之間(圖69)。換言之，接觸區域201R、301R例如設置於列驅動部520(第3基板300)與像素陣列部540(第2基板200)在積層方向上重疊之區域或該附近區域。接觸區域201R、301R例如配置於此種區域中H方向之端部(圖68)。於第3基板300，例如於與列驅動部520之一部分、具體而言為列驅動部520之H方向之端部重疊的位置設置有接觸區域301R(圖68、圖69)。接觸部201、301例如將設置於第3基板300之列驅動部520與設置於第2基板200之行驅動線542連接。接觸部201、301例如亦可將設置於第3基板300之輸入部510A與電源線544及基準電位線(下述基準電位線VSS)連接。接觸區域202R、302R於積層方向上設置於像素陣列部540與行信號處理部550之間(圖69)。換言之，接觸區域202R、302R例如設置於行信號處理部550(第3基板300)與像素陣列部540(第2基板200)在積層方向上重疊之區域、或其附近區域。接觸區域202R、302R例如配置於此種區域中V方向之端部(圖68)。於第3基板300，例如於與行信號處理部550之一部分、具體而言為行信號處理部550之V方向之端部重疊的位置設置有接觸區域301R(圖68、圖69)。接觸部202、302例如用以將自像素陣列部540所具有之複數個像素共有單元539各者輸出之像素信號(與作為光電二極體之光電轉換之結果產生之電荷量對應的信號)連接至設置於第3基板300之行信號處理部550。像素信號自第2基板200傳輸至第3基板300。
如上所述，圖69為攝像裝置1之剖視圖之一例。第1基板100、第2基板200、第3基板300經由配線層100T、200T、300T電性連接。例如，攝像裝置1具有將第2基板200與第3基板300電性連接之電性連接部。具體而言，利用以導電材料形成之電極形成接觸部201、202、301、302。導電材料例如係以銅(Cu)、鋁(Al)、金(Au)等金屬材料形成。接觸區域201R、202R、301R、302R例如藉由將作為電極形成之配線彼此直接接合而將第2基板與第3基板電性連接，實現第2基板200與第3基板300之信號之輸入及/或輸出。
將第2基板200與第3基板300電性連接之電性連接部可設置於所期望之部位。例如，亦可如圖69中作為接觸區域201R、202R、301R、302R所敍述般，設置於與像素陣列部540在積層方向上重疊之區域。又，亦可將電性連接部設置於不與像素陣列部540在積層方向上重疊之區域。具體而言，亦可設置於與配置於像素陣列部540之外側之周邊部在積層方向上重疊之區域。
於第1基板100及第2基板200，例如設置有連接孔部H1、H2。連接孔部H1、H2將第1基板100及第2基板200貫通(圖69)。連接孔部H1、H2設置於像素陣列部540(或與像素陣列部540重疊之部分)之外側(圖68)。例如，連接孔部H1於H方向上配置於較像素陣列部540更外側，連接孔部H2於V方向上配置於較像素陣列部540更外側。例如，連接孔部H1到達設置於第3基板300之輸入部510A，連接孔部H2到達設置於第3基板300之輸出部510B。連接孔部H1、H2可為空洞，亦可於至少一部分包含導電材料。例如存在於作為輸入部510A及/或輸出部510B形成之電極連接接合線之構成。或，存在將作為輸入部510A及/或輸出部510B形成之電極與設置於連接孔部H1、H2之導電材料連接之構成。設置於連接孔部H1、H2之導電材料可嵌埋於連接孔部H1、H2之一部分或整體，亦可於連接孔部H1、H2之側壁形成導電材料。
再者，圖69中為於第3基板300設置輸入部510A、輸出部510B之構造，但並不限定於此。例如因經由配線層200T、300T將第3基板300之信號傳輸至第2基板200，故亦可將輸入部510A及/或輸出部510B設置於第2基板200。同樣地，因經由配線層100T、200T將第2基板200之信號傳輸至第1基板1000，故亦可將輸入部510A及/或輸出部510B設置於第1基板100。
圖70係表示像素共有單元539之構成之一例之等效電路圖。像素共有單元539包含複數個像素541(圖70中示出像素541A、541B、541C、541D之4個像素541)、連接於該複數個像素541之1個像素電路210、及連接於像素電路210之垂直信號線5433。像素電路210例如包含4個電晶體，具體而言為放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FD。如上所述，像素共有單元539藉由使1個像素電路210分時地動作，將像素共有單元539所包含之4個像素541(像素541A、541B、541C、541D)各者之像素信號依序輸出至垂直信號線543。於複數個像素541連接有1個像素電路210，該複數個像素541之像素信號藉由1個像素電路210分時輸出，將該態樣稱為「複數個像素541共有1個像素電路210」。
像素541A、541B、541C、541D具有相互共通之構成要素。以下，為了對像素541A、541B、541C、541D之構成要素相互加以區分，對像素541A之構成要素之符號之末尾賦予識別編號1，對像素541B之構成要素之符號之末尾賦予識別編號2，對像素541C之構成要素之符號之末尾賦予識別編號3，對像素541D之構成要素之符號之末尾賦予識別編號4。於無須對像素541A、541B、541C、541D之構成要素相互加以區分之情形時，省略像素541A、541B、541C、541D之構成要素之符號之末尾之識別編號。
像素541A、541B、541C、541D例如具有與光電二極體PD、光電二極體PD電性連接之傳輸電晶體TR、及電性連接於傳輸電晶體TR之浮動擴散區FD。光電二極體PD(PD1、PD2、PD3、PD4)中，陰極電性連接於傳輸電晶體TR之源極，陽極電性連接於基準電位線(例如接地)。光電二極體PD對入射之光進行光電轉換，產生與其受光量對應之電荷。傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)例如為n型CMOS(Complementary Metal Oxide Semiconductor)電晶體。傳輸電晶體TR中，汲極電性連接於浮動擴散區FD，閘極電性連接於驅動信號線。該驅動信號線為連接於1個像素共有單元539之複數根列驅動信號線542(參照圖67)中之一部分。傳輸電晶體TR將光電二極體PD所產生之電荷向浮動擴散區FD傳輸。浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)係形成於p型半導體層中之n型擴散層區域。浮動擴散區FD係暫時保持自光電二極體PD傳輸之電荷之電荷保持器件，且係產生與其電荷量對應之電壓之電荷-電壓轉換器件。
1個像素共有單元539所包含之4個浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)相互電性連接，並且電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。FD轉換增益切換電晶體FDG之汲極連接於重設電晶體RST之源極，FD轉換增益切換電晶體FDG之閘極連接於驅動信號線。該驅動信號線為連接於1個像素共有單元539之複數根列驅動信號線542中之一部分。重設電晶體RST之汲極連接於電源線VDD，重設電晶體RST之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數根列驅動信號線542中之一部分。放大電晶體AMP之閘極連接於浮動擴散區FD，放大電晶體AMP之汲極連接於電源線VDD，放大電晶體AMP之源極連接於選擇電晶體SEL之汲極。選擇電晶體SEL之源極連接於垂直信號線543，選擇電晶體SEL之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數根列驅動信號線542中之一部分。
傳輸電晶體TR當傳輸電晶體TR成為導通狀態時，將光電二極體PD之電荷傳輸至浮動擴散區FD。傳輸電晶體TR之閘極(傳輸閘極TG)例如包含所謂縱型電極，如下述圖72所示，自半導體層(下述圖72之半導體層100S)之表面延伸設置至到達PD之深度。重設電晶體RST將浮動擴散區FD之電位重設為特定電位。重設電晶體RST成為導通狀態時，將浮動擴散區FD之電位重設為電源線VDD之電位。選擇電晶體SEL控制來自像素電路210之像素信號之輸出時序。放大電晶體AMP產生與浮動擴散區FD所保持之電荷之位準對應之電壓之信號作為像素信號。放大電晶體AMP經由選擇電晶體SEL連接於垂直信號線543。該放大電晶體AMP於行信號處理部550，與連接於垂直信號線543之負載電路部(參照圖67)共同構成源極隨耦器。放大電晶體AMP於選擇電晶體SEL成為導通狀態時，將浮動擴散區FD之電壓經由垂直信號線543輸出至行信號處理部550。重設電晶體RST、放大電晶體AMP及選擇電晶體SEL例如為n型CMOS電晶體。
FD轉換增益切換電晶體FDG於變更浮動擴散區FD之電荷-電壓轉換之增益時使用。通常，於較暗之場所攝影時，像素信號較小。基於Q＝CV，於進行電荷電壓轉換時，若浮動擴散區FD之電容(FD電容C)較大，則以放大電晶體AMP轉換為電壓時之V變小。另一方面，於較亮之場所，像素信號變大，因此若FD電容C不大，則無法以浮動擴散區FD全數接收光電二極體PD之電荷。進而，FD電容C必須較大，以免由放大電晶體AMP轉換為電壓時之V變得過大(換言之需使其變小)。基於該等，當使FD轉換增益切換電晶體FDG導通時，會增加FD轉換增益切換電晶體FDG之閘極電容，因此整體之FD電容C變大。另一方面，當使FD轉換增益切換電晶體FDG斷開時，整體之FD電容C變小。如此，藉由將FD轉換增益切換電晶體FDG之導通斷開，使FD電容C可變，可切換轉換效率。FD轉換增益切換電晶體FDG例如為n型CMOS電晶體。
再者，亦可為不設置FD轉換增益切換電晶體FDG之構成。此時，例如，像素電路210由例如放大電晶體AMP、選擇電晶體SEL及重設電晶體RST之3個電晶體構成。像素電路210例如包含放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG等像素電晶體之至少1個。
選擇電晶體SEL亦可設置於電源線VDD與放大電晶體AMP之間。於該情形時，重設電晶體RST之汲極電性連接於電源線VDD及選擇電晶體SEL之汲極。選擇電晶體SEL之源極電性連接於放大電晶體AMP之汲極，選擇電晶體SEL之閘極電性連接於列驅動信號線542(參照圖67)。放大電晶體AMP之源極(像素電路210之輸出端)電性連接於垂直信號線543，放大電晶體AMP之閘極電性連接於重設電晶體RST之源極。再者，雖省略圖示，但共有1個像素電路210之像素541之數量亦可為4個以外。例如亦可為2個或8個像素541共有1個像素電路210。
圖71表示複數個像素共有單元539與垂直信號線543之連接態樣之一例。例如，將行方向上排列之4個像素共有單元539分為4個組，於該4個組分別連接有垂直信號線543。於圖71中，為了簡化說明，表示4個組分別具有1個像素共有單元539之例，但亦可為4個組分別包含複數個像素共有單元539。如此，攝像裝置1中，亦可將行方向上排列之複數個像素共有單元539分為包含1個或複數個像素共有單元539之組。例如，於該組分別連接有垂直信號線543及行信號處理電路550，可自各個組同時讀出像素信號。或，攝像裝置1中，亦可於行方向上排列之複數個像素共有單元539連接有1根垂直信號線543。此時，自連接於1根垂直信號線543之複數個像素共有單元539分時依序讀出像素信號。
(攝像裝置1之具體構成) 圖72表示攝像裝置1之相對於第1基板100、第2基板100及第3基板300之主面垂直之方向的剖面構成之一例。圖72為了使構成要素之位置關係容易理解而模式性地進行表示，亦可與實際之剖面不同。攝像裝置1中，第1基板100、第2基板200及第3基板300依序積層。攝像裝置1進而於第1基板100之背面側(光入射面側)具有受光透鏡401。於受光透鏡401與第1基板100之間亦可設置有彩色濾光片層(未圖示)。受光透鏡401例如設置於像素541A、541B、541C、541D各者。攝像裝置1例如為背面照射型之攝像裝置。攝像裝置1具有配置於中央部之像素陣列部540、及配置於像素陣列部540之外側之周邊部540B。
第1基板100自受光透鏡401側起依序具有絕緣膜111、固定電荷膜112、半導體層100S及配線層100T。半導體層100S例如包含矽基板。半導體層100S例如於表面(配線層100T側之面)之一部分及其附近具有p井層115，於其以外之區域(較p井層115更深之區域)具有n型半導體區域114。例如，藉由該n型半導體區域114及p井層115構成PN接面型之光電二極體PD。p井層115為p型半導體區域。
圖73A表示第1基板100之平面構成之一例。圖73A主要表示第1基板100之像素分離部117、光電二極體PD、浮動擴散區FD、VSS接觸區域118及傳輸電晶體TR之平面構成。共通使用圖72與圖73A對第1基板100之構成進行說明。
於半導體層100S之表面附近，設置有浮動擴散區FD及VSS接觸區域118。浮動擴散區FD包含設置於p井層115內之n型半導體區域。像素541A、541B、541C、541D各者之浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)例如相互接近地設置於像素共有單元539之中央部(圖73A)。該共有單元539所包含之4個浮動擴散區(浮動擴散區FD1、FD2、FD3、FD4)於第1基板100內(更具體而言為配線層100T之內)經由電性連接器件(下述焊墊部120)相互電性連接，詳細情況將於下文敍述。進而，浮動擴散區FD經由電性器件(下述貫通電極120E)自第1基板100連接至第2基板200(更具體而言，自配線層100T連接至配線層200T)。第2基板200(更具體而言為配線層200T之內部)中，藉由該電性器件，將浮動擴散區FD電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。
VSS接觸區域118為電性連接於基準電位線VSS之區域，與浮動擴散區FD分開配置。例如，於像素541A、541B、541C、541D中，於浮動擴散區FD配置各像素之V方向之一端，於另一端配置VSS接觸區域118(圖73A)。VSS接觸區域118例如包含p型半導體區域。VSS接觸區域118例如連接於接地電位及固定電位。藉此，對半導體層100S供給基準電位。
於第1基板100，與光電二極體PD、浮動擴散區FD及VSS接觸區域118共通設置有傳輸電晶體TR。該光電二極體PD、浮動擴散區FD、VSS接觸區域118及傳輸電晶體TR設置於像素541A、541B、541C、541D各者。傳輸電晶體TR設置於半導體層100S之表面側(與光入射面側相反之側，第2基板200側)。傳輸電晶體TR具有傳輸閘極TG。傳輸閘極TG例如包含與半導體層100S之表面對向之水平部分TGb、及設置於半導體層100S內之垂直部分TGa。垂直部分TGa於半導體層100S之厚度方向延伸。垂直部分TGa之一端與水平部分TGb相接，另一端設置於n型半導體區域114內。藉由以此種縱型電晶體構成傳輸電晶體TR，不易產生像素信號之傳輸不良，可提昇像素信號之讀出效率。
傳輸閘極TG之水平部分TGb自與垂直部分TGa對向之位置例如朝向H方向上像素共有單元539之中央部延伸(圖73A)。藉此，可使到達傳輸閘極TG之貫通電極(下述貫通電極TGV)之H方向之位置靠近連接於浮動擴散區FD、VSS接觸區域118之貫通電極(下述貫通電極120E、121E)之H方向之位置。例如，設置於第1基板100之複數個像素共有單元539具有互為相同之構成(圖73A)。
於半導體層100S，設置有使像素541A、541B、541C、541D相互分離之像素分離部117。像素分離部117於半導體層100S之法線方向(相對於半導體層100S之表面垂直之方向)上延伸形成。像素分離部117係以將像素541A、541B、541C、541D相互分隔之方式設置，例如具有格子狀之平面形狀(圖73A、圖73B)。像素分離部117例如將像素541A、541B、541C、541D相互電性及光學性地分離。像素分離部117例如包含遮光膜117A及絕緣膜117B。遮光膜117A例如使用鎢(W)等。絕緣膜117B設置於遮光膜117A與p井層115或n型半導體區域114之間。絕緣膜117B例如包含氧化矽(SiO)。像素分離部117例如具有FTI(Full Trench Isolation，全槽隔離)構造，貫通半導體層100S。雖未圖示，像素分離部117並不限定於貫通半導體層100S之FTI構造。例如亦可為貫通半導體層100S之DTI(Deep Trench Isolation，深槽隔離)構造。像素分離部117於半導體層100S之法線方向延伸，形成於半導體層100S之一部分之區域。
於半導體層100S，例如設置有第1釘紮區域113及第2釘紮區域116。第1釘紮區域113設置於半導體層100S之背面附近，配置於n型半導體區域114與固定電荷膜112之間。第2釘紮區域116設置於像素分離部117之側面，具體而言，設置於像素分離部117與p井層115或n型半導體區域114之間。第1釘紮區域113及第2釘紮區域116例如包含p型半導體區域。
於半導體層100S與絕緣膜111之間，設置有具有負固定電荷之固定電荷膜112。藉由固定電荷膜112所感應之電場，於半導體層100S之受光面(背面)側之界面形成電洞累積層之第1釘紮區域113。藉此，抑制因半導體層100S之受光面側之界面準位產生暗電流。固定電荷膜112例如藉由具有負固定電荷之絕緣膜形成。作為該具有負固定電荷之絕緣膜之材料，例如可列舉氧化鉿、氧化鋯、氧化鋁、氧化鈦或氧化鉭。
於固定電荷膜112與絕緣膜111之間，設置有遮光膜117A。該遮光膜117A亦可與構成像素分離部117之遮光膜117A連續地設置。該固定電荷膜112與絕緣膜111之間之遮光膜117A例如選擇性地設置於半導體層100S內與像素分離部117對向之位置。絕緣膜111係以覆蓋該遮光膜117A之方式設置。絕緣膜111例如包含氧化矽。
設置於半導體層100S與第2基板200之間之配線層100T自半導體層100S側起依序具有層間絕緣膜119、焊墊部120、121、鈍化膜122、層間絕緣膜123及接合膜124。傳輸閘極TG之水平部分TGb例如設置於該配線層100T。層間絕緣膜119遍及半導體層100S之正面整個面設置，與半導體層100S相接。層間絕緣膜119例如包含氧化矽膜。再者，配線層100T之構成並不限定於上述，為具有配線與絕緣膜之構成即可。
圖73B與圖73A所示之平面構成共通表示焊墊部120、121之構成。焊墊部120、121設置於層間絕緣膜119上之選擇性之區域。焊墊部120用以將像素541A、541B、541C、541D各者之浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)相互連接。焊墊部120例如於每個像素共有單元539，俯視時配置於像素共有單元539之中央部(圖73B)。該焊墊部120係以跨像素分離部117之方式設置，與浮動擴散區FD1、FD2、FD3、FD4各者之至少一部分重疊配置(圖72、圖73B)。具體而言，焊墊部120形成於相對於像素分離部117之至少一部分在垂直於半導體層100S之表面之方向上重疊之區域，該像素分離部117形成於共有像素電路210之複數個浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)各者之至少一部分與共有該像素電路210之複數個光電二極體PD(光電二極體PD1、PD2、PD3、PD4)之間。於層間絕緣膜119設置有用以將焊墊部120與浮動擴散區FD1、FD2、FD3、FD4電性連接之連接通孔120C。連接通孔120C設置於像素541A、541B、541C、541D各者。例如，藉由於連接通孔120C嵌埋焊墊部120之一部分，將焊墊部120與浮動擴散區FD1、FD2、FD3、FD4電性連接。
焊墊部121用以將複數個VSS接觸區域118相互連接。例如，設置於V方向上相鄰之一個像素共有單元539之像素541C、541D之VSS接觸區域118與設置於另一個像素共有單元539之像素541A、541B之VSS接觸區域118藉由焊墊部121電性連接。焊墊部121例如以跨像素分離部117之方式設置，與該等4個VSS接觸區域118各者之至少一部分重疊地配置。具體而言，焊墊部121形成於相對於像素分離部117之至少一部分在垂直於半導體層100S之表面之方向上重疊之區域，該像素分離部117形成於複數個VSS接觸區域118各者之至少一部分與該複數個VSS接點118之間。於層間絕緣膜119設置有用以將焊墊部121與VSS接觸區域118電性連接之連接通孔121C。連接通孔121C設置於像素541A、541B、541C、541D各者。例如，藉由於連接通孔121C嵌埋焊墊部121之一部分，將焊墊部121與VSS接觸區域118電性連接。例如，V方向上排列之複數個像素共有單元539各者之焊墊部120及焊墊部121於H方向上配置於大致相同位置(圖73B)。
藉由設置焊墊部120，可於晶片整體減少用以自各浮動擴散區FD向像素電路210(例如放大電晶體AMP之閘極電極)之配線。同樣地，藉由設置焊墊部121，可於晶片整體減少對各VSS接觸區域118供給電位之配線。藉此，可縮小晶片整體之面積，抑制微細化之像素之配線間之電性干涉，及/或削減零件數量從而削減成本。
焊墊部120、121可設置於第1基板100、第2基板200之所期望之位置。具體而言，可將焊墊部120、121設置於配線層100T、半導體層200S之絕緣區域212之任一者。於設置於配線層100T之情形時，亦可使焊墊部120、121與半導體層100S直接接觸。具體而言，亦可為焊墊部120、121與浮動擴散區FD及/或VSS接觸區域118各者之至少一部分直接連接之構成。又，亦可為連接於焊墊部120、121之浮動擴散區FD及/或VSS接觸區域118各者設置連接通孔120C、121C，於配線層100T、半導體層200S之絕緣區域2112之所期望之位置設置焊墊部120、121的構成。
尤其，於將焊墊部120、121設置於配線層100T之情形時，可減少半導體層200S之絕緣區域212中連接於浮動擴散區FD及/或VSS接觸區域118之配線。藉此，可削減形成像素電路210之第2基板200中用以自浮動擴散區FD連接於像素電路210之貫通配線的絕緣區域212之面積。因此，可確保形成像素電路210之第2基板200之面積較大。藉由確保像素電路210之面積，可將像素電晶體形成得較大，可有助於減少雜訊等從而提昇畫質。
尤其，於像素分離部117使用FTI構造之情形時，浮動擴散區FD及/或VSS接觸區域118較佳為設置於各像素541，因此藉由使用焊墊部120、121之構成，可大幅削減將第1基板100與第2基板200之配線。
又，如圖73B，例如連接複數個浮動擴散區FD之焊墊部120與連接複數個VSS接點118之焊墊部121於V方向上交替配置為直線狀。又，焊墊部120、121形成於被複數個光電二極體PD、或複數個傳輸閘極TG、或複數個浮動擴散區FD包圍之位置。藉此，於形成複數個元件之第1基板100中，可自由地配置浮動擴散區FD與VSS接觸區域118以外之元件，可實現晶片整體佈局之效率化。又，可確保形成於各像素共有單元539之元件之佈局之對稱性，從而抑制各像素541之特性之偏差。
焊墊部120、121例如包含多晶矽(Poly Si)、更具體而言為添加有雜質之摻雜多晶矽。焊墊部120、121較佳為包含多晶矽、鎢(W)、鈦(Ti)及氮化鈦(TiN)等耐熱性較高之導電性材料。藉此，可於第1基板100貼合第2基板200之半導體層200S後，形成像素電路210。以下，對其理由進行說明。再者，於以下之說明中，將貼合第1基板100與第2基板200之半導體層200S後形成像素電路210之方法稱為第1製造方法。
此處，亦可考慮於第2基板200形成像素電路210後將其貼合於第1基板100(以下稱為第2製造方法)。於該第2製造方法中，於第1基板100之表面(配線層100T之表面)及第2基板200之表面(配線層200T之表面)分別預先形成電性連接用電極。當將第1基板100與第2基板200貼合時，與此同時地，形成於第1基板100之表面與第2基板200之表面各者之電性連接用電極彼此接觸。藉此，於第1基板100所包含之配線與第2基板200所包含之配線之間形成電性連接。因此，藉由設為使用第2製造方法之攝像裝置1之構成，例如可與第1基板100與第2基板200各者之構成對應地使用適當之製程進行製造，從而可製造高品質、高性能之攝像裝置。
於此種第2製造方法中，存在於將第1基板100與第2基板200貼合時因貼合用製造裝置導致產生對位之誤差的情況。又，第1基板100及第2基板200例如具有直徑數十cm左右之大小，而於將第1基板100與第2基板200貼合時，於該第1基板100、第2基板200各部之微觀區域有產生基板之伸縮之虞。該基板之伸縮係因基板彼此接觸之時點稍有偏差產生者。此種第1基板100及第2基板200之伸縮有時會導致第1基板100之表面及第2基板200之表面分別形成的電性連接用電極之位置產生誤差。於第2製造方法中，較佳為預先採取對策，使第1基板100及第2基板200各者之電極即便於產生此種誤差時亦會彼此接觸。具體而言，考慮到上述誤差，使第1基板100及第2基板200之電極之至少一者、較佳為兩者較大。因此，若使用第2製造方法，則例如形成於第1基板100或第2基板200之表面之電極之大小(基板平面方向之大小)會比自第1基板100或第2基板200之內部向表面於厚度方向延伸之內部電極之大小變得更大。
另一方面，藉由以耐熱性導電材料構成焊墊部120、121，便可使用上述第1製造方法。第1製造方法中，於形成包含光電二極體PD及傳輸電晶體TR等之第1基板100後，將該第1基板100與第2基板200(半導體層2000S)貼合。此時，第2基板200為未形成構成像素電路210之主動元件及配線層等圖案之狀態。由於第2基板200為圖案前之狀態，即便於將第1基板100與第2基板200貼合時於該貼合位置產生誤差，該貼合誤差亦不會導致第1基板100之圖案與第2基板200之圖案之間之對位產生誤差。其原因在於：第2基板200之圖案係形成於將第1基板100與第2基板200貼合之後。再者，於在第2基板形成圖案時，例如於用以形成圖案之曝光裝置中，以形成於第1基板之圖案作為對位之對象進行圖案形成。出於上述理由，於第1製造方法中，第1基板100與第2基板200之貼合位置之誤差於製造攝像裝置1時不會造成問題。出於同樣之理由，於第1製造方法中，第2製造方法中產生之基板伸縮導致之誤差亦不會於製造攝像裝置1時造成問題。
第1製造方法中，以此種方式將第1基板100與第2基板200(半導體層200S)貼合後，於第2基板200上形成主動元件。其後，形成貫通電極120E、121E及貫通電極TGV(圖72)。形成該貫通電極120E、121E、TGV時，例如係自第2基板200之上方使用利用曝光裝置進行之縮小投影曝光形成貫通電極之圖案。由於使用縮小曝光投影，即便第2基板200與曝光裝置之對位產生誤差，該誤差之大小於第2基板200僅成為上述第2製造方法之誤差之幾分之一(縮小曝光投影倍率之倒數)。因此，藉由設為使用第1製造方法之攝像裝置1之構成，形成於第1基板100與第2基板200各者之元件彼此之對位變得容易，可製造高品質、高性能之攝像裝置。
使用此種第1製造方法製造之攝像裝置1具有與以第2製造方法製造之攝像裝置不同之特徵。具體而言，藉由第1製造方法製造之攝像裝置1中，例如貫通電極120E、121E、TGV自第2基板200至第1基板100為大致固定之粗細(基板平面方向之大小)。或，於貫通電極120E、121E、TGV具有錐形狀時，便具有斜率固定之錐形狀。具有此種貫通電極120E、121E、TGV之攝像裝置1容易使像素541微細化。
此處，當藉由第1製造方法製造攝像裝置1時，因於將第1基板100與第2基板200(半導體層200S)貼合後於第2基板200形成主動元件，故形成主動元件時所需之加熱處理之影響亦會波及第1基板100。因此，如上所述，較佳為設置於第1基板100之焊墊部120、121使用耐熱性較高之導電材料。例如，較佳為焊墊部120、121使用熔點較第2基板200之配線層200T所包含之配線材之至少一部分高(即耐熱性更高)之材料。例如，焊墊部120、121使用摻雜多晶矽、鎢、鈦或氮化鈦等耐熱性較高之導電材。藉此，可使用上述第1製造方法製造攝像裝置1。
鈍化膜122例如以覆蓋焊墊部120、121之方式遍及半導體層100S之表面整個面設置(圖72)。鈍化膜122例如包含氮化矽(SiN)膜。層間絕緣膜123隔著鈍化膜122覆蓋焊墊部120、121。該層間絕緣膜123例如遍及半導體層100S之表面整個面設置。層間絕緣膜123例如包含氧化矽(SiO)膜。接合膜124設置於第1基板100(具體而言配線層100T)與第2基板200之接合面。即，接合膜124與第2基板200相接。該接合膜124遍及第1基板100之主面整個面設置。接合膜124例如包含氮化矽膜。
受光透鏡401例如隔著固定電荷膜112及絕緣膜111與半導體層100S對向(圖72)。受光透鏡401例如設置於與像素541A、541B、541C、541D各者之光電二極體PD對向之位置。
第2基板200自第1基板100側起依序具有半導體層200S及配線層200T。半導體層200S包含矽基板。於半導體層200S，跨及厚度方向設置有井區域211。井區域211例如為p型半導體區域。於第2基板20，設置有針對每個像素共有單元539配置之像素電路210。該像素電路210例如設置於半導體層200S之表面側(配線層200T側)。攝像裝置1中，於第1基板100之正面側(配線層100T側)以朝向第2基板200之背面側(半導體層200S側)之方式將第2基板200貼合於第1基板100。即，第2基板200係以正對背之方式貼合於第1基板100。
圖74～圖78模式性地表示第2基板200之平面構成之一例。圖74中示出設置於半導體層200S之表面附近之像素電路210之構成。圖75模式性地表示配線層200T(具體而言為下述第1配線層W1)、及連接於配線層200T之半導體層200S及第1基板100之各部之構成。圖76～圖78表示配線層200T之平面構成之一例。以下，使用圖72以及圖74～圖78對第2基板200之構成進行說明。圖74及圖75中，以虛線表示光電二極體PD之外形(像素分離部117與光電二極體PD之交界)，以點線表示與構成像素電路210之各電晶體之閘極電極重疊之部分的半導體層200S與元件分離區域213或絕緣區域214之交界。於與放大電晶體AMP之閘極電極重疊之部分，於通道寬度方向之一側，設置有半導體層200S與元件分離區域213之交界、及元件分離區域213與絕緣區域213之交界。
於第2基板200，設置有將半導體層200S分斷之絕緣區域212、及設於半導體層200S之厚度方向之一部分之元件分離區域213(圖72)。例如，在設置於H方向上相鄰之2個像素電路210之間之絕緣區域212，配置有連接於該2個像素電路210之2個像素共有單元539之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)(圖75)。
絕緣區域212具有與半導體層200S之厚度大致相同之厚度(圖72)。半導體層200S藉由該絕緣區域212被分斷。於該絕緣區域212，配置有貫通電極120E、121E及貫通電極TGV絕緣區域212例如包含氧化矽。
貫通電極120E、121E以於厚度方向貫通絕緣區域212之方式設置。貫通電極120E、121E之上端連接於配線層200T之配線(下述第1配線W1、第2配線W2、第3配線W3、第4配線W4)。該貫通電極120E、121E以貫通絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜122之方式設置，其下端連接於焊墊部120、121(圖72)。貫通電極120E係用以將焊墊部120與像素電路210電性連接者。即，藉由貫通電極120E，將第1基板100之浮動擴散區FD電性連接於第2基板200之像素電路210。貫通電極121E係用以將焊墊部121與配線層200T之基準電位線VSS電性連接者。即，藉由貫通電極121E，將第1基板100之VSS接觸區域118電性連接於第2基板200之基準電位線VSS。
貫通電極TGV以於厚度方向貫通絕緣區域212之方式設置。貫通電極TGV之上端連接於配線200T之配線。該貫通電極TGV以貫通絕緣區域212、接合膜124、層間絕緣膜123、鈍化膜122及層間絕緣膜119之方式設置，其下端連接於傳輸閘極TG(圖72)。此種貫通電極TGV係用以將像素541A、541B、541C、541D各者之傳輸閘極TG(傳輸閘極TG1、TG2、TG3、TG4)與配線層200T之配線(列驅動信號線542之一部分、具體而言為下述圖77之配線TRG1、TRG2、TRG3、TRG4)電性連接。即，藉由貫通電極TGV，將第1基板100之傳輸閘極TG電性連接於第2基板200之配線TRG，對傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)各者傳輸驅動信號。
絕緣區域212係為了使用以將第1基板100與第2基板200電性連接之上述貫通電極120E、121E及貫通電極TGV與半導體層200S絕緣而設置的區域。例如，在設置於H方向上相鄰之2個像素電路210(共有單元539)之間之絕緣區域212，配置有連接於該2個像素電路210之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)。絕緣區域212例如於V方向延伸設置(圖74、圖75)。此處，藉由設計傳輸閘極TG之水平部分TGb之配置，配置為貫通電極TGV之H方向之位置與垂直部分TGa之位置相比，更靠近貫通電極120E、121E之H方向之位置(圖73A、圖75)。例如，貫通電極TGV於H方向上配置於與貫通電極120E、120E大致相同之位置。藉此，可於在V方向延伸之絕緣區域212集中設置貫通電極120E、121E及貫通電極TGV。作為另一配置例，亦可考慮僅於與垂直部分TGa重疊之區域設置水平部分TGb。於該情形時，於垂直部分TGa之大致正上方形成貫通電極TGV，例如於各像素541之H方向及V方向之大致中央部配置貫通電極TGV。此時，貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置較大地錯開。於貫通電極TGV及貫通電極120E、121E周圍，為了與接近之半導體層200S電性絕緣，因此例如設置絕緣區域212。於貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置較遠離之情形時，需要於貫通電極120E、121E、TGV各者之周圍獨立設置絕緣區域212。因此，半導體層200S被零碎地分斷。與此相比，於在V方向延伸之絕緣區域212集中配置貫通電極120E、121E及貫通電極TGV的佈局可使半導體層200S之H方向之大小變大。因此，可確保半導體層200S中之半導體元件形成區域之面積較大。藉此，例如可使放大電晶體AMP之尺寸變大，從而可抑制雜訊。
如參照圖70所說明般，像素共有單元539具有將設置於複數個像素541各者之浮動擴散區FD之間電性連接，使該等複數個像素541共有1個像素電路210之構造。而且，上述浮動擴散區FD間之電性連接係藉由設置於第1基板100之焊墊部120實現(圖72、圖73B)。設置於第1基板100之電性連接部(焊墊部120)與設置於第2基板200之像素電路210經由1個貫通電極120E電性連接。作為另一構造例，亦可考慮將浮動擴散區FD間之電性連接部設置於第2基板200。於該情形時，於像素共有單元539設置連接於浮動擴散區FD1、FD2、FD3、FD4各者之4個貫通電極。因此，於第2基板200，貫通半導體層200S之貫通電極之數量增加，將該等貫通電極之周圍絕緣之絕緣區域212變大。與此相比，於第1基板100設置焊墊部120之構造(圖72、圖73B)可減少貫通電極之數量，使絕緣區域212變小。因此，可確保半導體層200S中之半導體元件形成區域之面積較大。藉此，例如可使放大電晶體AMP之尺寸變大，從而可抑制雜訊。
元件分離區域213設置於半導體層200S之表面側。元件分離區域213具有STI(Shallow Trench Isolation)構造。於該元件分離區域213，半導體層200S於厚度方向(相對於第2基板200之主面垂直之方向)被蝕刻凹陷，於該凹陷嵌埋絕緣膜。該絕緣膜例如包含氧化矽。元件分離區域213使構成像素電路210之複數個電晶體間與像素電路210之佈局對應地元件分離。半導體層200S(具體而言為井區域211)於元件分離區域213之下方(半導體層200S之深部)延伸。
此處，參照圖73A、圖73B及圖74，對第1基板100之像素共有單元539之外形形狀(基板平面方向之外形形狀)與第2基板200之像素共有單元539之外形形狀之不同進行說明。
攝像裝置1中，跨及第1基板100及第2基板200兩者設置有像素共有單元539。例如，設置於第1基板100之像素共有單元539之外形形狀與設置於第2基板200之像素共有單元539之外形形狀互不相同。
於圖73A、圖73B中，以單點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共有單元539之外形形狀。例如，第1基板100之像素共有單元539包含於H方向鄰接配置之2個像素541(像素541A、541B)、及於V方向與其等鄰接配置之2個像素541(像素541C、541D)。即，第1基板100之像素共有單元539包含鄰接之2列×2行之4個像素541，第1基板100之像素共有單元539具有大致正方形之外形形狀。像素陣列部540中，此種像素共有單元539於H方向以2像素間距(相當於2個像素541之間距)、且於V方向以2像素間距(相當於2個像素541之間距)鄰接排列。
圖74及圖75中，以單點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共有單元539之外形形狀。例如，第2基板200之像素共有單元539之外形形狀於H方向較第1基板100之像素共有單元539小，於V方向較第1基板100之像素共有單元539大。例如，第2基板200之像素共有單元539於H方向以相當於1個像素之大小(區域)形成，於V方向以相當於4個像素之大小形成。即，第2基板200之像素共有單元539係以相當於排列成鄰接之1列×4行之像素之大小形成，第2基板200之像素共有單元539具有大致長方形之外形形狀。
例如，各像素電路210中，選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG依序於V方向排列配置(圖74)。藉由如上述般將各像素電路210之外形形狀設置為大致長方形狀，可於一方向(圖74中為V方向)排列配置4個電晶體(選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG)。藉此，可利用一個擴散區域(連接於電源線VDD之擴散區域)共有放大電晶體AMP之汲極、重設電晶體RST之汲極。例如亦可將各像素電路210之形成區域設置為大致正方形狀(下述參照圖87)。而於該情形時，沿一方向配置2個電晶體，便難以利用一個擴散區域共有放大電晶體AMP之汲極與重設電晶體RST之汲極。因此，藉由將像素電路210之形成區域設置為大致長方形狀，容易將4個電晶體接近配置，可使像素電路210之形成區域變小。即，可進行像素之微細化。又，於無須使像素電路210之形成區域變小時，可使放大電晶體AMP之形成區域變大，從而可抑制雜訊。
例如，於半導體層200S之表面附近，除設置有選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG外，還設置有連接於基準電位線VSS之VSS接觸區域218。VSS接觸區域218例如包含p型半導體區域。VSS接觸區域218經由配線層200T之配線及貫通電極121E電性連接於第1基板100(半導體層100S)之VSS接觸區域118。該VSS接觸區域218例如設置於隔著元件分離區域213與FD轉換增益切換電晶體FDG之源極相鄰之位置(圖74)。
其次，參照圖73B及圖74，對設置於第1基板100之像素共有單元539與設置於第2基板200之像素共有單元539之位置關係進行說明。例如，第1基板100之V方向上排列之2個像素共有單元539中，一個(例如圖73B之紙面上側)像素共有單元539連接於第2基板200之H方向上排列之2個像素共有單元539中之一個(例如圖74之紙面左側)像素共有單元539。例如，第1基板100之V方向上排列之2個像素共有單元539中，另一個(例如圖73B之紙面下側)像素共有單元539連接於第2基板200之H方向上排列之2個像素共有單元539中之另一個(例如圖74之紙面右側)像素共有單元539。
例如，第2基板200之H方向上排列之2個像素共有單元539中，一個像素共有單元539之內部佈局(電晶體等之配置)大致等於使另一個像素共有單元539之內部佈局於V方向及H方向反轉而成之佈局。以下，對藉由該佈局獲得之效果進行說明。
第1基板100之V方向上排列之2個像素共有單元539中，各焊墊部120配置於像素共有單元539之外形形狀之中央部、即像素共有單元539之V方向及H方向之中央部(圖73B)。另一方面，如上所述，第2基板200之像素共有單元539具有V方向較長之大致長方形之外形形狀，因此例如連接於焊墊部120之放大電晶體AMP配置於自像素共有單元539之V方向之中央向紙面上方偏移之位置。例如，第2基板200之H方向上排列之2個像素共有單元539之內部佈局相同時，一個像素共有單元539之放大電晶體AMP與焊墊部120(例如圖73B之紙面上側之像素共有單元539之焊墊部120)之距離相對較短。然而，另一個像素共有單元539之放大電晶體AMP與焊墊部120(例如圖73B之紙面下側之像素共有單元539之焊墊部120)之距離變長。因此，該放大電晶體AMP與焊墊部120之連接所需之配線之面積變大，有像素共有單元539之配線佈局變得複雜之虞。其可能會影響攝像裝置1之微細化。
與此相對，藉由使第2基板200之H方向上排列之2個像素共有單元539彼此之內部佈局於至少V方向上反轉，可使該等2個像素共有單元539兩者之放大電晶體AMP與焊墊部120之距離變短。因此，與使第2基板200之H方向上排列之2個像素共有單元539之內部佈局相同之構成相比，容易進行攝像裝置1之微細化。再者，第2基板200之複數個像素共有單元539各者之平面佈局於圖74所記載之範圍內為左右對稱，若將下文敍述之圖75所記載之第1配線層W1之佈局亦包含在內，則成為左右不對稱。
又，較佳為第2基板200之H方向上排列之2個像素共有單元539之內部佈局於H方向亦彼此反轉。以下，對其理由進行說明。如圖75所示，第2基板200之H方向上排列之2個像素共有單元539分別連接於第1基板100之焊墊部120、121。例如，於第2基板200之H方向上排列之2個像素共有單元539之H方向之中央部(H方向上排列之2個像素共有單元539之間)配置有焊墊部120、121。因此，藉由使第2基板200之H方向上排列之2個像素共有單元539之內部佈局於H方向亦彼此反轉，可使第2基板200之複數個像素共有單元539各者與焊墊部120、121之距離變小。即，更加容易進行攝像裝置1之微細化。
又，第2基板200之像素共有單元539之外形線之位置亦可不與第1基板100之像素共有單元539之任一外形線之位置對齊。例如，第2基板200之H方向上排列之2個像素共有單元539中，一個(例如圖75之紙面左側)像素共有單元539中，V方向之一條(例如圖75之紙面上側)之外形線配置於對應之第1基板100之像素共有單元539(例如圖73B之紙面上側)之V方向之一條外形線之外側。又，第2基板200之H方向上排列之2個像素共有單元539中，另一個(例如圖75之紙面右側)像素共有單元539中，V方向之另一條(例如圖75之紙面下側)之外形線配置於對應之第1基板100之像素共有單元539(例如圖73B之紙面下側)之V方向之另一條外形線之外側。藉由以此種方式相互配置第2基板200之像素共有單元539與第1基板100之像素共有單元539，可使放大電晶體AMP與焊墊部120之距離變短。因此，容易進行攝像裝置1之微細化。
又，於第2基板200之複數個像素共有單元539之間，彼此之外形線之位置亦可不對齊。例如，第2基板200之H方向上排列之2個像素共有單元539係以V方向之外形線之位置錯開之方式配置。藉此，可使放大電晶體AMP與焊墊部120之距離變短。因此，容易進行攝像裝置1之微細化。
參照圖73B及圖75，對像素陣列部540中像素共有單元539之重複配置進行說明。第1基板100之像素共有單元539於H方向具有2個像素541之大小且於V方向具有2個像素541之大小(圖73B)。例如，第1基板100之像素陣列部540中，該相當於4個像素541之大小之像素共有單元539於H方向以2像素間距(相當於2個像素541之間距)、且於V方向以2像素間距(相當於2個像素541之間距)鄰接地重複排列。或，亦可於第1基板100之像素陣列部540，設置有將2個像素共有單元539於V方向鄰接配置之一對像素共有單元539。第1基板100之像素陣列部540中，例如，該一對像素共有單元539於H方向以2像素間距(相當於2個像素541之間距)、且於V方向以4像素間距(相當於4個像素541之間距)鄰接地重複排列。第2基板200之像素共有單元539於H方向具有1個像素541之大小，且於V方向具有4個像素541之大小(圖75)。例如，於第2基板200之像素陣列部540，設置有包含2個該相當於4個像素541之大小之像素共有單元539的一對像素共有單元539。該像素共有單元539於H方向鄰接配置，且於V方向錯開配置。於第2基板200之像素陣列部540，例如該一對像素共有單元539於H方向以2像素間距(相當於2個像素541之間距)、且於V方向以4像素間距(相當於4個像素541之間距)無間隙鄰接地重複排列。藉由此種像素共有單元539之重複配置，可將像素共有單元539無間隙地配置。因此，容易進行攝像裝置1之微細化。
放大電晶體AMP較佳為具有例如Fin(鰭)型等三維構造(圖72)。藉此，有效閘極寬度之大小變大，可抑制雜訊。選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG例如具有平面構造。放大電晶體AMP亦可具有平面構造。或，選擇電晶體SEL、重設電晶體RST或FD轉換增益切換電晶體FDG亦可具有三維構造。
配線層200T例如包含鈍化膜221、層間絕緣膜222及複數根配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。鈍化膜221例如與半導體層200S之表面相接，覆蓋半導體層200S之表面整個面。該鈍化膜221覆蓋選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG各者之閘極電極。層間絕緣膜222設置於鈍化膜221與第3基板300之間。藉由該層間絕緣膜222，將複數根配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)分離。層間絕緣膜222例如包含氧化矽。
於配線層200T，例如自半導體層200S側起依序設置有第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4及接觸部201、202，該等相互藉由層間絕緣膜222被絕緣。於層間絕緣膜222，設置有複數個將第1配線層W1、第2配線層W2、第3配線層W3或第4配線層W4與該等之下層連接之連接部。連接部係在設置於層間絕緣膜222之連接孔埋設導電材料而成之部分。例如，於層間絕緣膜222，設置有將第1配線層W1與半導體層200S之VSS接觸區域218連接之連接部218V。例如，將此種第2基板200之元件彼此連接之連接部之孔徑與貫通電極120E、121E及貫通電極TGV之孔徑不同。具體而言，較佳為將第2基板200之元件彼此連接之連接孔之孔徑小於貫通電極120E、121E及貫通電極TGV之孔徑。以下，對其理由進行說明。設置於配線層200T內之連接部(連接部218V等)之深度小於貫通電極120E、121E及貫通電極TGV之深度。因此連接部與貫通電極120E、121E及貫通電極TGV相比，容易向連接孔填埋導電材。藉由使該連接部之孔徑小於貫通電極120E、121E及貫通電極TGV之孔徑，容易進行攝像裝置1之微細化。
例如，藉由第1配線層W1將貫通電極120E與放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極(具體而言為到達FD轉換增益切換電晶體FDG之源極之連接孔)連接。第1配線層W1例如將貫通電極121E與連接部218V連接，藉此，將半導體層200S之VSS接觸區域218與半導體層100S之VSS接觸區域118電性連接。
其次，使用圖76～圖78，對配線層200T之平面構成進行說明。圖76表示第1配線層W1及第2配線層W2之平面構成之一例。圖77表示第2配線層W2及第3配線層W3之平面構成之一例。圖78表示第3配線層W3及第4配線層W4之平面構成之一例。
例如，第3配線層W3包含於H方向(列方向)延伸之配線TRG1、TRG2、TRG3、TRG4、SELL、RSTL、FDGL(圖77)。該等配線相當於參照圖70說明之複數根列驅動信號線542。配線TRG1、TRG2、TRG3、TRG4分別用以對傳輸閘極TG1、TG2、TG3、TG4傳輸驅動信號。配線TRG1、TRG2、TRG3、TRG4分別用以經由第2配線層W2、第1配線層W1及貫通電極120E連接於傳輸閘極TG1、TG2、TG3、TG4。配線SELL對選擇電晶體SEL之閘極、配線RSTL對重設電晶體RST之閘極、配線FDGL對FD轉換增益切換電晶體FDG之閘極分別傳輸驅動信號。配線SELL、RSTL、FDGL分別經由第2配線層W2、第1配線層W1及連接部連接於選擇電晶體SEL、重設電晶體RST、FD轉換增益切換電晶體FDG各者之閘極。
例如，第4配線層W4包含於V方向(行方向)延伸之電源線VDD、基準電位線VSS及垂直信號線543(圖78)。電源線VDD經由第3配線層W3、第2配線層W2、第1配線層W1及連接部連接於放大電晶體AMP之汲極及重設電晶體RST之汲極。基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1及連接部218V連接於VSS接觸區域218。又，基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1、貫通電極121E及焊墊部121連接於第1基板100之VSS接觸區域118。垂直信號線543經由第3配線層W3、第2配線層W2、第1配線層W1及連接部連接於選擇電晶體SEL之源極(Vout)。
接觸部201、202可設置於俯視時與像素陣列部540重疊之位置(例如圖69)，或亦可設置於像素陣列部540之外側之周邊部540B(例如圖72)。接觸部201、202設置於第2基板200之表面(配線層200T側之面)。接觸部201、202例如包含Cu(銅)及Al(鋁)等金屬。接觸部201、202於配線層200T之表面(第3基板300側之面)露出。接觸部201、202用於第2基板200與第3基板300之電性連接及第2基板200與第3基板300之貼合。
圖72中圖示於第2基板200之周邊部540B設置周邊電路之例。該周邊電路亦可包含列驅動部520之一部分或行信號處理部550之一部分等。又，亦可如圖69記載，不於第2基板200之周邊部540B配置周邊電路，而將連接孔部H1、H2配置於像素陣列部540附近。
第3基板300例如自第2基板200側起依序具有配線層300T及半導體層300S。例如半導體層300S之表面設置於第2基板200側。半導體層300S包含矽基板。於該半導體層300S之表面側之部分設置有電路。具體而言，於半導體層300S之表面側之部分，例如設置有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B中之至少一部分。設置於半導體層300S與第2基板200之間之配線層300T例如包含層間絕緣膜、藉由該層間絕緣膜分離之複數根配線層、及接觸部301、302。接觸部301、302於配線層300T之表面(第2基板200側之面)露出，接觸部301與第2基板200之接觸部201相接，接觸部302與第2基板200之接觸部202相接。接觸部301、302電性連接於形成於半導體層300S之電路(例如輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B之至少任一者)。接觸部301、302例如包含Cu(銅)及鋁(Al)等金屬。例如外部端子TA經由連接孔部H1連接於輸入部510A，外部端子TB經由連接孔部H2連接於輸出部510B。
此處，對攝像裝置1之特徵進行說明。
通常，攝像裝置包含光電二極體及像素電路作為主要構成。此處，若使光電二極體之面積變大，則作為光電轉換之結果產生之電荷增加，其結果為像素信號之信號/雜訊比(S/N比)改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。另一方面，若使像素電路所包含之電晶體之尺寸(尤其是放大電晶體之尺寸)變大，則像素電路產生之雜訊減少，其結果為攝像信號之S/N比改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。
然而，認為於將光電二極體與像素電路設置於同一半導體基板之攝像裝置中，若於半導體基板之有限面積內使光電二極體之面積變大，則像素電路所具備之電晶體之尺寸會變小。又，認為若使像素電路所具備之電晶體之尺寸變大，則光電二極體之面積變小。
為了解決該等課題，例如本實施形態之攝像裝置1採用使複數個像素541共有1個像素電路210，且將共有之像素電路210與光電二極體PD重疊配置的構造。藉此，可於半導體基板之有限面積內，實現使光電二極體PD之面積儘可能變大、以及使像素電路210所具備之電晶體之尺寸儘可能變大。藉此，可改善像素信號之S/N比，攝像裝置可輸出更良好之圖像資料(圖像資訊)。
於實現複數個像素541共有1個像素電路210，將其與光電二極體PD重疊配置之構造時，會延伸出自複數個像素541各者之浮動擴散區FD連接於1個像素電路210之複數根配線。為了確保形成像素電路210之半導體基板200之面積較大，例如可形成將該等延伸之複數根配線之間相互連接使其等彙集於一處之連接配線。對於自VSS接觸區域118延伸之複數根配線亦同樣地，可形成將該等延伸之複數根配線之間相互連接使其等彙集於一處之連接配線。
例如，認為若於形成像素電路210之半導體基板200形成將自複數個像素541各者之浮動擴散區FD延伸之複數根配線之間相互連接之連接配線，則會使形成像素電路210所包含之電晶體之面積變小。同樣地，認為若於形成像素電路210之半導體基板200形成將自複數個像素541各者之VSS接觸區域118延伸之複數根配線之間相互連接彙集於一處的連接配線，則會因此使形成像素電路210所包含之電晶體之面積變小。
為了解決該等課題，例如本實施形態之攝像裝置1可具備如下構造：複數個像素541共有1個像素電路210，且將共有之像素電路210與光電二極體PD重疊配置，該構造中，將使上述複數個像素541各者之浮動擴散區FD之間相互連接使其等彙集於一處之連接配線、及使上述複數個像素541各者所具備之VSS接觸區域118之間相互連接使其等彙集於一處之連接配線設置於第1基板100。
此處，若使用上文所述之第2製造方法作為用以將使上述複數個像素541各者之浮動擴散區FD之間相互連接使其等彙集於一處之連接配線、及使上述複數個像素541各者之VSS接觸區域118之間相互連接使其等彙集於一處之連接配線設置於第1基板100的製造方法，則例如可根據第1基板100及第2基板200各者之構成使用適當之製程進行製造，可製造高品質、高性能之攝像裝置。又，可用容易之製程形成第1基板100及第2基板200之連接配線。具體而言，於使用上述第2製造方法之情形時，於成為第1基板100與第2基板200之貼合交界面的第1基板100之表面與第2基板200之表面分別設置連接於浮動擴散區FD之電極及連接於VSS接觸區域118之電極。進而，於將第1基板100與第2基板200貼合時，較佳為使形成於該等2個基板表面之電極較大，從而即便於設置於該等2個基板表面之電極間產生位置偏移，形成於該等2個基板表面之電極亦會彼此接觸。認為於該情形時，將難以於攝像裝置1所具備之各像素之有限面積內配置上述電極。
為了解決第1基板100與第2基板200之貼合交界面需要較大之電極之問題，例如本實施形態之攝像裝置1可使用上文所述之第1製造方法作為複數個像素541共有1個像素電路210，且將共有之像素電路210與光電二極體PD重疊配置的製造方法。藉此，形成於第1基板100及第2基板200各者之元件彼此之對位變得容易，可製造高品質、高性能之攝像裝置。進而，可具備藉由使用該製造方法產生之固有構造。即，具備依序積層第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、及配線層200T之構造、亦即將第1基板100與第2基板200正對背積層的構造，且具備自第2基板200之半導體層200S之表面側貫通半導體層200S與第1基板100之配線層100T到達第1基板100之半導體層100S之表面的貫通電極120E、121E。
將使上述複數個像素541各者之浮動擴散區FD之間相互連接使其等彙集於一處之連接配線、及使上述複數個像素541各者之VSS接觸區域118之間相互連接使其等彙集於一處之連接配線設置於第1基板100之構造中，若使用上述第1製造方法積層該構造與第2基板200，於第2基板200形成像素電路210，則形成像素電路210所具備之主動元件時所需之加熱處理之影響可能會波及形成於第1基板100之上述連接配線。
於是，為了解決形成上述主動元件時之加熱處理之影響波及上述連接配線的問題，本實施形態之攝像裝置1較理想為使用耐熱性較高之導電材料作為將上述複數個像素541各者之浮動擴散區FD彼此相互連接使其等彙集於一處之連接配線、及將上述複數個像素541各者之VSS接觸區域118之間相互連接使其等彙集於一處之連接配線。具體而言，耐熱性較高之導電材料可使用熔點高於第2基板200之配線層200T所包含之配線材之至少一部分的材料。
如此，例如本實施形態之攝像裝置1具備以下構造：(1)將第1基板100與第2基板200以正對背積層(具體而言，依序積層第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、及配線層200T)；(2)設置自第2基板200之半導體層200S之表面側貫通半導體層200S及第1基板100之配線層100T，到達第1基板100之半導體層100S之表面的貫通電極120E、121E；(3)以耐熱性較高之導電材料形成將複數個像素541各者所具備之浮動擴散區FD之間相互連接使其等彙集於一處之連接配線、及將複數個像素541各者所具備之VSS接觸區域118之間相互連接使其等彙集於一處之連接配線；藉此，無須於第1基板100與第2基板200之界面具備較大之電極，可於第1基板100設置將複數個像素541各者所具備之浮動擴散區FD之間相互連接使其等彙集於一處之連接配線、及將複數個像素541各者所具備之VSS接觸區域118之間相互連接使其等彙集於一處之連接配線。
(攝像裝置1之動作) 其次，使用圖79及圖80對攝像裝置1之動作進行說明。圖79及圖80係於圖69中追加表示各信號之路徑之箭頭的圖。圖79以箭頭表示自外部對攝像裝置1輸入之輸入信號、以及電源電位及基準電位之路徑。圖80以箭頭表示自攝像裝置1對外部輸出之像素信號之信號路徑。例如，經由輸入部510A輸入攝像裝置1之輸入信號(例如像素時鐘及同步信號)向第3基板300之列驅動部520傳輸，以列驅動部520產生列驅動信號。該列驅動信號經由接觸部301、201傳輸至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542到達像素陣列部540之像素共有單元539各者。到達第2基板200之像素共有單元539之列驅動信號中，傳輸閘極TG以外之驅動信號輸入像素電路210，驅動像素電路210所包含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV輸入第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D(圖79)。又，自攝像裝置1之外部對第3基板300之輸入部510A(輸入端子511)供給之電源電位及基準電位經由接觸部301、201傳輸至第2基板200，經由配線層200T內之配線供給至像素共有單元539各者之像素電路210。基準電位進而經由貫通電極121E亦供給至第1基板100之像素541A、541B、541C、541D。另一方面，經第1基板100之像素541A、541B、541C、541D進行過光電轉換之像素信號經由貫通電極120E於每個像素共有單元539中傳輸至第2基板200之像素電路210。基於該像素信號之像素信號自像素電路210經由垂直信號線543及接觸部202、302傳輸至第3基板300。該像素信號經第3基板300之行信號處理部550及圖像信號處理部560處理後，經由輸出部510B輸出至外部。
[效果] 於本實施形態中，像素541A、541B、541C、541D(像素共有單元539)與像素電路210設置於互不相同之基板(第1基板100及第2基板200)。藉此，與在同一基板形成像素541A、541B、541C、541D及像素電路210之情形相比，可擴大像素541A、541B、541C、541D及像素電路210之面積。其結果，可使藉由光電轉換所得之像素信號之量增大，且可減少像素電路210之電晶體雜訊。藉由該等，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更加良好之像素資料(圖像資訊)。又，可實現攝像裝置1之微細化(亦即像素尺寸之縮小及攝像裝置1之小型化)。攝像裝置1藉由縮小像素尺寸可使每單位面積之像素數增加，可輸出高畫質之圖像。
又，攝像裝置1中，第1基板100及第2基板200藉由設置於絕緣區域212之貫通電極120E、121E相互電性連接。例如，亦可考慮將第1基板100與第2基板200藉由焊墊電極彼此之接合連接之方法、或藉由貫通半導體層之貫通配線(例如TSV(Thorough Si Via))連接之方法。與此種方法相比，藉由於絕緣區域212設置貫通電極120E、121E，可使第1基板100及第2基板200之連接所需之面積變小。藉此，可使像素尺寸縮小，從而可使攝像裝置1進一步小型化。又，藉由每1像素之面積之進一步微細化，可進一步提高解像度。於無需晶片尺寸之小型化時，可擴大像素541A、541B、541C、541D及像素電路210之形成區域。其結果，可使藉由光電轉換所得之像素信號之量增大，且可減少像素電路210所具備之電晶體之雜訊。藉此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更加良好之像素資料(圖像資訊)。
又，攝像裝置1中，像素電路210與行信號處理部550及圖像信號處理部560設置於互不相同之基板(第2基板200及第3基板300)。藉此，與在同一基板形成像素電路210與行信號處理部550及圖像信號處理部560之情形相比，可擴大像素電路210之面積、以及行信號處理部550及圖像信號處理部560之面積。藉此，可減少行信號處理部550所產生之雜訊，或於圖像信號處理部560搭載更高度之圖像處理電路。因此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更加良好之像素資料(圖像資訊)。
又，攝像裝置1中，像素陣列部540設置於第1基板100及第2基板200，且行信號處理部550及圖像信號處理部560設置於第3基板300。又，將第2基板200與第3基板300連接之接觸部201、202、301、302形成於像素陣列部540之上方。因此，接觸部201、202、301、302不會自像素陣列所具備之各種配線受到佈局上之干涉，可自由地進行佈局。藉此，第2基板200與第3基板300之電性連接可使用接觸部201、202、301、302。藉由使用接觸部201、202、301、302，例如行信號處理部550及圖像信號處理部560之佈局之自由度變高。藉此，可減少行信號處理部550所產生之雜訊，或於圖像信號處理部560搭載更高度之圖像處理電路。因此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更加良好之像素資料(圖像資訊)。
又，攝像裝置1中，像素分離部117貫通半導體層100S。藉此，即便於因每個像素之面積之微細化使相鄰之像素(像素541A、541B、541C、541D)之距離靠近之情形時，亦可抑制像素541A、541B、541C、541D之間之混色。藉此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更加良好之像素資料(圖像資訊)。
又，攝像裝置1中，於每個像素共有單元539設置有像素電路210。藉此，與於像素541A、541B、541C、541D各者設置像素電路210之情形時相比，可使構成像素電路210之電晶體(放大電晶體AMP、重設電晶體RST、選擇電晶體SEL、FD轉換增益切換電晶體FDG)之形成區域變大。例如，藉由使放大電晶體AMP之形成區域變大，可抑制雜訊。藉此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更加良好之像素資料(圖像資訊)。
進而，攝像裝置1中，將4個像素(像素541A、541B、541C、541D)之浮動擴散區FD(浮動擴散區FD1、FD2、FD3、FD4)電性連接之焊墊部120設置於第1基板100。藉此，與將此種焊墊部120設置於第2基板200之情形時相比，可減少將第1基板100與第2基板200連接之貫通電極(貫通電極120E)之數量。因此，可使絕緣區域212變小，從而可確保構成像素電路210之電晶體之形成區域(半導體層200S)足夠大。藉此，可減少像素電路210所具備之電晶體之雜訊，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更加良好之像素資料(圖像資訊)。
以下，對上述實施形態7之攝像裝置1之變化例進行說明。以下之變化例中，對與上述實施形態7共通之構成標註同一符號進行說明。
(變化例1) 圖81～圖85表示上述實施形態7之攝像裝置1之平面構成之一變化例。圖81模式性地表示第2基板200之半導體層200S之表面附近之平面構成，對應於上述實施形態7中說明之圖74。圖82模式性地表示第1配線層W1、及連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，對應於上述實施形態7中說明之圖75。圖83表示第1配線層W1及第2配線層W2之平面構成之一例，對應於上述實施形態7中說明之圖76。圖84表示第2配線層W2及第3配線層W3之平面構成之一例，對應於上述實施形態7中說明之圖77。圖85表示第3配線層W3及第4配線層W4之平面構成之一例，對應於上述實施形態7中說明之圖78。
於本變化例中，如圖82所示，第2基板200之H方向上排列之2個像素共有單元539中，一個(例如紙面右側)像素共有單元539之內部佈局為使另一個(例如紙面左側)像素共有單元539之內部佈局僅於H方向反轉而成之構成。又，一個像素共有單元539之外形線與另一個像素共有單元539之外形線之間在V方向上之偏移大於上述實施形態7中說明之偏移(圖75)。如此，藉由使V方向之偏移變大，可使另一個像素共有單元539之放大電晶體AMP與連接於其之焊墊部120(圖73A及圖73B中記載之V方向上排列之2個像素共有單元539中另一個(紙面下側)焊墊部120)之間之距離變小。藉由此種佈局，圖81～圖85所記載之攝像裝置1之變化例1不使H方向上排列之2個像素共有單元539之平面佈局相互於V方向上反轉便可使其面積與上述實施形態7中說明之第2基板200之像素共有單元539之面積相同。再者，第1基板100之像素共有單元539之平面佈局與上述實施形態7中說明之平面佈局(圖73A、圖73B)相同。因此，本變化例之攝像裝置1可獲得與上述實施形態7中說明之攝像裝置1同樣之效果。第2基板200之像素共有單元539之配置並不限定於上述實施形態7及本變化例中說明之配置。
(變化例2) 圖86～圖91表示上述實施形態7之攝像裝置1之平面構成之一變化例。圖86模式性地表示第1基板100之平面構成，對應於上述實施形態7中說明之圖73A。圖87模式性地表示第2基板200之半導體層200S之表面附近之平面構成，對應於上述實施形態7中說明之圖74。圖88模式性地表示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，對應於上述實施形態7中說明之圖75。圖89表示第1配線層W1及第2配線層W2之平面構成之一例，對應於上述實施形態7中說明之圖76。圖90表示第2配線層W2及第3配線層W3之平面構成之一例，對應於上述實施形態7中說明之圖77。圖91表示第3配線層W3及第4配線層W4之平面構成之一例，對應於上述實施形態7中說明之圖78。
於本變化例中，各像素電路210之外形具有大致正方形之平面形狀(圖87等)。就此點而言，本變化例之攝像裝置1之平面構成與上述實施形態7中說明之攝像裝置1之平面構成不同。
例如，第1基板100之像素共有單元539與上述實施形態7中說明者同樣地，遍及2列×2行之像素區域形成，具有大致正方形之平面形狀(圖86)。例如，各像素共有單元539中，一個像素行之像素541A及像素541C之傳輸閘極TG1、TG3之水平部分TGb自與垂直部分TGa重疊之位置於H方向上向朝向像素共有單元539之中央部之方向(更具體而言為朝向像素541A、541C之外緣之方向、且朝向像素共有單元539之中央部之方向)延伸，另一像素行之像素541B及像素541D之傳輸閘極TG2、TG4之水平部分TGb自與垂直部分TGa重疊之位置於H方向上向朝向像素共有單元539之外側之方向(更具體而言為朝向像素541B、541D之外緣之方向、且朝向像素共有單元539之外側之方向)延伸。連接於浮動擴散區FD之焊墊部120設置於像素共有單元539之中央部(像素共有單元539之H方向及V方向之中央部)，連接於VSS接觸區域118之焊墊部121至少於H方向(圖86中為H方向及V方向)設置於像素共有單元539之端部。
作為另一配置例，亦可考慮將傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb僅設置於與垂直部分TGa對向之區域。此時，與上述實施形態7中說明同樣地，半導體層200S容易被零碎地分斷。因此，難以將像素電路210之電晶體形成得較大。另一方面，若使傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb如上述變化例般自與垂直部分TGa重疊之位置於H方向上延伸，則可與上述實施形態7中說明同樣地，使半導體層200S之寬度變大。具體而言，可將連接於傳輸閘極TG1、TG3之貫通電極TGV1、TGV3之H方向之位置與貫通電極120E之H方向之位置接近地配置，將連接於傳輸閘極TG2、TG4之貫通電極TGV2、TGV4之H方向之位置與貫通電極121E之H方向之位置接近地配置(圖88)。藉此，與上述實施形態7中說明同樣地，可使於V方向延伸之半導體層200S之寬度(H方向之大小)變大。因此，可使像素電路210之電晶體之尺寸、尤其是放大電晶體AMP之尺寸變大。其結果，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更加良好之像素資料(圖像資訊)。
第2基板200之像素共有單元539例如與第1基板100之像素共有單元539之H方向及V方向之大小大致相同，例如遍及與大致2列×2行之像素區域對應之區域設置。例如，於各像素電路210中，於在V方向延伸之1個半導體層200S，選擇電晶體SEL及放大電晶體AMP於V方向上排列配置，於在V方向延伸之1個半導體層200S，FD轉換增益切換電晶體FDG及重設電晶體RST於V方向排列配置。該設置有選擇電晶體SEL及放大電晶體AMP之1個半導體層200S與設置有FD轉換增益切換電晶體FDG及重設電晶體RST之1個半導體層200S介隔絕緣區域212於H方向上排列。該絕緣區域212於V方向上延伸(圖87)。
此處，參照圖87及圖88對第2基板200之像素共有單元539之外形進行說明。例如，圖86所示之第1基板100之像素共有單元539連接於設置於焊墊部120之H方向之一側(圖88之紙面左側)之放大電晶體AMP及選擇電晶體SEL、及設置於焊墊部120之H方向之另一側(圖88之紙面右側)之FD轉換增益切換電晶體FDG及重設電晶體RST。該包含放大電晶體AMP、選擇電晶體SEL、FD轉換增益切換電晶體FDG及重設電晶體RST的第2基板200之共有單元541之外形係由以下4個外緣決定。
第1外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之一端(圖88之紙面上側之端)之外緣。該第1外緣設置於該像素共有單元539所包含之放大電晶體AMP與相對於該像素共有單元539在V方向之一側(圖88之紙面上側)相鄰之像素共有單元539所包含之選擇電晶體SEL之間。更具體而言，第1外緣設置於該等放大電晶體AMP與選擇電晶體SEL之間之元件分離區域213之V方向之中央部。第2外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之另一端(圖88之紙面下側之端)之外緣。該第2外緣設置於該像素共有單元539所包含之選擇電晶體SEL與相對於該像素共有單元539在V方向之另一側(圖88之紙面下側)相鄰之像素共有單元539所包含之放大電晶體AMP之間。更具體而言，第2外緣設置於該等選擇電晶體SEL與放大電晶體AMP之間之元件分離區域213之V方向之中央部。第3外緣係包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之另一端(圖88之紙面下側之端)之外緣。該第3外緣設置於該像素共有單元539所包含之FD轉換增益切換電晶體FDG與相對於該像素共有單元539在V方向之另一側(圖88之紙面下側)相鄰之像素共有單元539所包含之重設電晶體RST之間。更具體而言，第3外緣設置於該等FD轉換增益切換電晶體FDG與重設電晶體RST之間之元件分離區域213之V方向之中央部。第4外緣係包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之一端(圖88之紙面上側之端)之外緣。該第4外緣設置於該像素共有單元539所包含之重設電晶體RST與相對於該像素共有單元539在V方向之一側(圖88之紙面上側)相鄰之像素共有單元539所包含之FD轉換增益切換電晶體FDG(未圖示)之間。更具體而言，第4外緣設置於該等重設電晶體RST與FD轉換增益切換電晶體FDG之間之元件分離區域213(未圖示)之V方向之中央部。
此種包含第1、第2、第3、第4外緣之第2基板200之像素共有單元539之外形中，第3、第4外緣相對於第1、第2外緣偏向V方向之一側配置(換言之，向V方向之一側偏移)。藉由採用此種佈局，可使放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極均儘可能地靠近焊墊部120配置。因此，可使將該等連接之配線之面積變小，容易進行攝像裝置1之微細化。再者，VSS接觸區域218設置於包含選擇電晶體SEL及放大電晶體AMP之半導體層200S與包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之間。例如，複數個像素電路210具有互為相同之配置。
具有此種第2基板200之攝像裝置1亦可獲得與上述實施形態7中說明者同樣之效果。第2基板200之像素共有單元539之配置並不限定於上述實施形態7及本變化例中說明之配置。
(變化例3) 圖92～圖97表示上述實施形態7之攝像裝置1之平面構成之一變化例。圖92模式性地表示第1基板100之平面構成，對應於上述實施形態7中說明之圖73B。圖93模式性地表示第2基板200之半導體層200S之表面附近之平面構成，對應於上述實施形態7中說明之圖74。圖94模式性地表示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，對應於上述實施形態7中說明之圖75。圖95表示第1配線層W1及第2配線層W2之平面構成之一例，對應於上述實施形態7中說明之圖76。圖96表示第2配線層W2及第3配線層W3之平面構成之一例，對應於上述實施形態7中說明之圖77。圖97表示第3配線層W3及第4配線層W4之平面構成之一例，對應於上述實施形態7中說明之圖78。
於本變化例中，第2基板200之半導體層200S於H方向延伸(圖94)。即，大致對應於使上述圖87等所示之攝像裝置1之平面構成旋轉90度之構成。
例如，第1基板100之像素共有單元539與上述實施形態7中說明同樣地，遍及2列×2行之像素區域形成，具有大致正方形之平面形狀(圖92)。例如，各像素共有單元539中，一個像素列之像素541A及像素541B之傳輸閘極TG1、TG2於V方向上朝向像素共有單元539之中央部延伸，另一個像素列之像素541C及像素541D之傳輸閘極TG3、TG4於V方向朝向像素共有單元539之外側方向延伸。連接於浮動擴散區FD之焊墊部120設置於像素共有單元539之中央部，連接於VSS接觸區域118之焊墊部121至少於V方向(圖92中為V方向及H方向)設置於像素共有單元539之端部。此時，傳輸閘極TG1、TG2之貫通電極TGV1、TGV2之V方向之位置靠近貫通電極120E之V方向之位置，傳輸閘極TG3、TG4之貫通電極TGV3、TGV4之V方向之位置靠近貫通電極121E之V方向之位置(圖94)。因此，出於與上述實施形態7中說明者同樣之理由，可使於H方向延伸之半導體層200S之寬度(V方向之大小)變大。因此，可使放大電晶體AMP之尺寸變大，可抑制雜訊。
各像素電路210中，選擇電晶體SEL及放大電晶體AMP於H方向排列配置，於隔著選擇電晶體SEL及絕緣區域212在V方向上相鄰之位置配置有重設電晶體RST(圖93)。FD轉換增益切換電晶體FDG與重設電晶體RST在H方向上排列配置。VSS接觸區域218於絕緣區域212設置為島狀。例如，第3配線層W3於H方向延伸(圖96)，第4配線層W4於V方向延伸(圖97)。
具有此種第2基板200之攝像裝置1亦可獲得與上述實施形態7中說明者同樣之效果。第2基板200之像素共有單元539之配置並不限定於上述實施形態7及本變化例中說明之配置。例如，上述實施形態7及變化例1中說明之半導體層200S亦可於H方向延伸。
(變化例4) 圖98模式性地表示上述實施形態7之攝像裝置1之剖面構成之一變化例。圖98對應於上述實施形態7中說明之圖69。於本變化例中，攝像裝置1除具有接觸部201、202、301、302外，還於與像素陣列部540之中央部對向之位置具有接觸部203、204、303、304。就此點而言，本變化例之攝像裝置1與上述實施形態7中說明之攝像裝置1不同。
接觸部203、204設置於第2基板200，在與第3基板300之接合面露出。接觸部303、304設置於第3基板300，在與第2基板200之接合面露出。接觸部203與接觸部303相接，接觸部204與接觸部304相接。即，該攝像裝置1中，第2基板200與第3基板300除藉由接觸部201、202、301、302連接外，還藉由接觸部203、204、303、304連接。
其次，使用圖99及圖100對該攝像裝置1之動作進行說明。圖99中，以箭頭表示自外部對攝像裝置1輸入之輸入信號、以及電源電位及基準電位之路徑。圖100中，以箭頭表示自攝像裝置1向外部輸出之像素信號之信號路徑。例如，經由輸入部510A輸入攝像裝置1之輸入信號向第3基板300之列驅動部520，以列驅動部520產生列驅動信號。該列驅動信號經由接觸部303、203傳輸至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542到達像素陣列部540之像素共有單元539各者。到達第2基板200之像素共有單元539之列驅動信號中，傳輸閘極TG以外之驅動信號輸入像素電路210，驅動像素電路210所包含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV輸入第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接觸部303、203傳輸至第2基板200，經由配線層200T內之配線供給至像素共有單元539各者之像素電路210。基準電位進而經由貫通電極121E亦供給至第1基板100之像素541A、541B、541C、541D。另一方面，經第1基板100之像素541A、541B、541C、541D進行過光電轉換之像素信號於每個像素共有單元539傳輸至第2基板200之像素電路210。基於該像素信號之像素信號自像素電路210經由垂直信號線543及接觸部204、304傳輸至第3基板300。該像素信號經第3基板300之行信號處理部550及圖像信號處理部560處理後，經由輸出部510B向外部輸出。
具有此種接觸部203、204、303、304之攝像裝置1亦可獲得與上述實施形態7中說明者同樣之效果。可根據經由接觸部303、304之配線之連接目標即第3基板300之電路等之設計改變接觸部之位置及數等。
(變化例5) 圖101表示上述實施形態7之攝像裝置1之剖面構成之一變化例。圖101對應於上述實施形態7中說明之圖72。於本變化例中，於第1基板100設置有具有平面構造之傳輸電晶體TR。就此點而言，本變化例之攝像裝置1與上述實施形態7中說明之攝像裝置1不同。
該傳輸電晶體TR僅以水平部分TGb構成傳輸閘極TG。換言之，傳輸閘極TG不具有垂直部分TGa，與半導體層100S對向地設置。
具有此種平面構造之傳輸電晶體TR之攝像裝置1亦可獲得與上述實施形態7中說明者同樣之效果。進而，藉由於第1基板100設置平面型之傳輸閘極TG，與將縱型之傳輸閘極TG設置於第1基板100之情形時相比，可將光電二極體PD形成至更靠近半導體層100S之表面之位置，藉此，認為亦使飽和信號量(Qs)增加。又，認為於第1基板100形成平面型之傳輸閘極TG之方法與於第1基板100形成縱型之傳輸閘極TG之方法相比，製造步驟數較少，不易因製造步驟對光電二極體PD造成不良影響。
(變化例6) 圖102表示上述實施形態7之攝像裝置1個像素電路之一變化例。圖102對應於上述實施形態7中說明之圖70。於本變化例中，對每個像素(像素541A)設置有像素電路210。即，使複數個像素共有像素電路210。就此點而言，本變化例之攝像裝置1與上述實施形態7中說明之攝像裝置1不同。
本變化例之攝像裝置1與上述實施形態7中說明之攝像裝置1之相同之處在於將像素541A與像素電路210設置於互不相同之基板(第1基板100及第2基板200)。因此，本變化例之攝像裝置1亦可獲得與上述實施形態7中說明者同樣之效果。
(變化例7) 圖103表示上述實施形態7中說明之像素分離部117之平面構成之一變化例。亦可於包圍像素541A、541B、541C、541D各者之像素分離部117設置有間隙。即，像素分離部117亦可不包圍像素541A、541B、541C、541D之全周。例如，像素分離部117之間隙設置於焊墊部120、121附近(參照圖73B)。
上述實施形態7中，對像素分離部117具有貫通半導體層100S之FTI構造之例(參照圖72)進行了說明，但像素分離部117亦可具有FTI構造以外之構成。例如，像素分離部117亦可不以完全貫通半導體層100S之方式設置，亦可具有所謂DTI(Deep Trench Isolation)構造。
[其他實施形態] 上述實施形態1～4等中，設為使第2半導體基板之主面MSb側與第1半導體基板對向之構成，但並不限定於此。亦可使第2半導體基板之形成有電晶體之側之主面MSa與第1半導體基板對向。於該情形時，實施形態1之構成中，亦可藉由將第2半導體基板之基板接觸層連接於上層配線而接地。又，實施形態2之構成中，亦可藉由將第2半導體基板之基板接觸層連接於第1半導體基板而接地。
另外，實施形態1～4及該等之變化例除上述以外亦可適當相互組合。
又，本說明書中記載之效果僅為例示而不具限定性，又，亦可有其他效果。
再者，本技術亦可採取如下之構成。 (1) 一種固體攝像元件，其具備： 第1半導體基板，其具有光電轉換元件；及 第2半導體基板，其介隔絕緣膜與上述第1半導體基板對向；且 上述第2半導體基板 於第1主面具有將自上述光電轉換元件輸出之電信號放大之放大電晶體，於與上述第1主面為相反側之第2主面具有較上述第2半導體基板低電阻之區域，且經由上述區域接地。 (2) 如上述(1)中記載之固體攝像元件，其中上述第2半導體基板具有某導電型， 低電阻之上述區域包含較上述第2半導體基板之其他區域更高濃度之雜質。 (3) 如上述(1)或(2)中記載之固體攝像元件，其具備自上述第2半導體基板之上述區域向上述第1半導體基板側延伸之接點。 (4) 如上述(1)或(2)中記載之固體攝像元件，其具備自上述第2半導體基板之上述區域向與上述第1半導體基板為相反側延伸之接點。 (5) 如上述(1)至(4)之任一項中記載之固體攝像元件，其中上述第2半導體基板， 以上述第2主面側朝向上述第1半導體基板而配置。 (6) 如上述(5)中記載之固體攝像元件，其具備將上述第2半導體基板之上述區域與上述第1半導體基板連接之接點。 (7) 如上述(5)中記載之固體攝像元件，其中上述第2半導體基板之上述區域具有於沿著上述第2半導體基板之方向朝上述第2半導體基板之外側延伸之延伸部。 (8) 如上述(7)中記載之固體攝像元件，其中上述延伸部具有與上述第2半導體基板之上述第1主面面向同一側之第3主面，且 上述固體攝像元件具備一端連接於上述延伸部之上述第3主面、且另一端接地之接點。 (9) 如上述(7)中記載之固體攝像元件，其具備接點，該接點貫通上述延伸部，且 一端連接上述第1半導體基板，另一端接地。 (10) 如上述(7)中記載之固體攝像元件，其具備一端連接於上述延伸部之側面且另一端接地之接點。 (11) 如上述(1)至(10)之任一項中記載之固體攝像元件，其中上述第1半導體基板具有將自上述光電轉換元件輸出之上述電信號傳輸至上述放大電晶體之傳輸電晶體。 (12) 如上述(11)中記載之固體攝像元件，其中上述傳輸電晶體具有暫時保持自上述光電轉換元件輸出之上述電信號之浮動擴散區。 (13) 如上述(1)至(12)之任一項中記載之固體攝像元件，其中上述第2半導體基板具有： 重設電晶體，其將上述放大電晶體之閘極之電位重設為電源電位；及 選擇電晶體，其選擇是否將經上述放大電晶體放大之上述電信號向信號處理電路傳輸。 (14) 如上述(12)中記載之固體攝像元件，其中上述放大電晶體之閘極連接於上述浮動擴散區。 (15) 如上述(13)中記載之固體攝像元件，其中上述放大電晶體之閘極連接於上述重設電晶體之源極。 (16) 一種半導體裝置，其具備： 第1半導體基板，其具有第1電晶體；及 第2半導體基板，其介隔絕緣膜與上述第1半導體基板對向；且 上述第2半導體基板 於第1主面具有第2電晶體，於與上述第1主面為相反側之第2主面具有較上述第2半導體基板低電阻之區域，且經由上述區域接地。 (17) 如上述(16)所記載之半導體裝置，其中上述第2半導體基板之上述區域具有於沿著上述第2半導體基板之方向朝上述第2半導體基板之外側延伸之延伸部。 (18) 如上述(16)或(17)所記載之半導體裝置，其具備作為與上述第1半導體基板對向之浮動基板之第3半導體基板，且 上述第3半導體基板具有第3電晶體。 (19) 如上述(16)至(18)之任一項中記載之半導體裝置，其中上述第1半導體基板具有第4電晶體， 該第4電晶體與上述第1電晶體藉由元件分離區域隔開，且與上述第1電晶體為不同導電型。 (20) 如上述(16)至(19)之任一項中記載之半導體裝置，其中上述第2半導體基板具有第5電晶體， 該第5電晶體與上述第2電晶體藉由元件分離區域隔開，且與上述第2電晶體為不同導電型。 (21) 一種固體攝像元件，其具備： 第1半導體基板，其具有光電轉換元件；及 第2半導體基板，其介隔絕緣膜與上述第1半導體基板對向；且 上述第2半導體基板 於第1主面具備對自上述光電轉換元件輸出之電信號進行處理之像素電晶體，且 於與上述第1主面為相反側之第2主面附近且與上述像素電晶體之閘極電極對應之位置，具備被施加特定電壓之電極。 (22) 如上述(21)中記載之固體攝像元件，其具備對上述電極施加上述特定電壓之配線。 (23) 如上述(21)或(22)中記載之固體攝像元件，其中上述電極係背閘極電極，其藉由被施加上述特定電壓而對上述像素電晶體施加回授偏壓。 (24) 如上述(21)至(23)之任一項中記載之固體攝像元件，其中上述像素電晶體包含： 放大電晶體，其將自上述光電轉換元件輸出之電信號放大； 選擇電晶體，其控制經上述放大電晶體放大之電信號之傳輸；及 重設電晶體，其將上述放大電晶體之閘極電位重設為電源電位； 上述電極包含： 第1電極，其配置於與上述放大電晶體之閘極電極對應之位置； 第2電極，其配置於與上述選擇電晶體之閘極電極對應之位置；及 第3電極，其配置於與上述重設電晶體之閘極電極對應之位置。 (25) 如上述(24)中記載之固體攝像元件，其中上述第1電極， 藉由被施加與上述放大電晶體之閾值電壓不同之上述特定電壓，對上述放大電晶體施加回授偏壓而控制上述放大電晶體之閾值電壓， 上述第2電極 藉由被施加與上述選擇電晶體之閾值電壓不同之上述特定電壓，對上述選擇電晶體施加回授偏壓而控制上述選擇電晶體之閾值電壓， 上述第3電極 藉由被施加與上述重設電晶體之閾值電壓不同之上述特定電壓，對上述重設電晶體施加回授偏壓而控制上述重設電晶體之閾值電壓。 (26) 如上述(25)中記載之固體攝像元件，其中上述第1～第3電極， 對上述放大電晶體、上述選擇電晶體、及上述重設電晶體分別施加不同值之回授偏壓，而個別地控制上述放大電晶體、上述選擇電晶體、及上述重設電晶體各自之閾值電壓。 (27) 如上述(21)至(23)之任一項中記載之固體攝像元件，其中上述像素電晶體係選擇電晶體。 (28) 如上述(27)中記載之固體攝像元件，其中上述電極 對上述選擇電晶體施加回授偏壓，使上述選擇電晶體之導通電阻不同。 (29) 如上述(21)至(28)之任一項中記載之固體攝像元件，其中自上述第2半導體基板之上述第2主面至上述電極之距離為10 nm以下。 (30) 如上述(21)至(29)之任一項中記載之固體攝像元件，其中上述第2半導體基板之上述第1主面及上述第2主面間之距離為100 nm以下。
1:固體攝像元件 1:攝像裝置 10:第1基板 11:半導體基板 12:感測器像素 12A:感測器像素 13:像素區域 14:周邊區域 20:第2基板 21A:區塊 22:讀出電路 23:像素驅動線 24:垂直信號線 25:配線 26:低電阻區域 30:第3基板 32:邏輯電路 32A:電路 32B:電路 33:垂直驅動電路 34:行信號處理電路 34A:比較器 34B:遞增/遞減計數器 34C:傳輸開關 34D:記憶體裝置 34-1～34-m:ADC 35:水平驅動電路 36:系統控制電路 37:水平輸出線 37:低電阻區域 38:參照電壓供給部 38A:DAC 47:貫通配線 48:貫通配線 53:絕緣層 54:貫通配線 58:焊墊電極 59:連接部 64:焊墊電極 100:第1基板 100:固體攝像元件 100f:固體攝像元件 100g:攝像元件 100S:半導體層 100T:配線層 102:光電轉換元件 102-1:光電轉換元件 102-2:光電轉換元件 102-3:光電轉換元件 103:傳輸電晶體 103-1:傳輸電晶體 103-2:傳輸電晶體 103-3:傳輸電晶體 104:放大電晶體 104':放大電晶體 104b:放大電晶體 104d:放大電晶體 104e:放大電晶體 104e-1:放大電晶體 104e-2:放大電晶體 104e-3:放大電晶體 104f:放大電晶體 105:重設電晶體 105':重設電晶體 105f:重設電晶體 106:選擇電晶體 106':選擇電晶體 110:固體攝像元件 111:絕緣膜 112:固定電荷膜 113:第1釘紮區域 114:n型半導體區域 115:p井層 116:第2釘紮區域 117:像素分離部 117A:遮光膜 117B:絕緣膜 118:VSS接觸區域 119:層間絕緣膜 120:固體攝像元件 120:焊墊部 120C:連接通孔 120E:貫通電極 121:焊墊部 122:鈍化膜 123:層間絕緣膜 123:層間絕緣膜 124:接合膜 141:DSP電路 142:訊框記憶體 143:顯示部 144:記憶部 145:操作部 146:電源部 147:匯流排線 200:第2基板 200:基板 200e:基板 200S:半導體層 200T:配線層 201:半導體區域 201:接觸部 201R:接觸區域 202:半導體區域 202:接觸部 202R:接觸區域 203:像素分離部 203:接觸部 204:半導體區域 204:接觸部 210:像素電路 211:絕緣膜 212:彩色濾光片 212:絕緣區域 213:平坦化膜 213:元件分離區域 214:晶載透鏡 218V:連接部 221:汲極區域 222:源極區域 223:閘極電極 240:絕緣膜 251a:背閘極電極 251r:背閘極電極 251s:背閘極電極 252:金屬膜 252r:背閘極電極 252s:背閘極電極 252tr:槽 300:第3基板 300:基板 300a:基板 300b:基板 300c:基板 300d:基板 300e:基板 300f:基板 300g:基板 300S:半導體層 300T:配線層 301:另一區域 301:接觸部 301act:活性層 301b:另一區域 301box:BOX層 301R:接觸區域 302:基板接觸層 302:接觸部 302':基板接觸層 302a:基板接觸層 302b:基板接觸層 302d:基板接觸層 302R:接觸區域 303:延伸部 303:接觸部 303c:延伸部 303d:延伸部 303e-1:延伸部 303e-2:延伸部 303e-3:延伸部 303th-2:貫通孔 303th-3:貫通孔 304:接觸部 311:汲極區域 311b:汲極區域 311d:汲極區域 312:源極區域 312b:源極區域 312d:源極區域 313:閘極電極 313b:閘極電極 313d:閘極電極 313f:閘極電極 321:汲極區域 322:源極區域 323:閘極電極 331:汲極區域 332:源極區域 332f:源極區域 333:閘極電極 340:絕緣膜 400:基板 440:絕緣膜 500:基板 500c:基板 501:面 510:基板接觸層 510A:輸入部 510B:輸出部 511:輸入端子 512:輸入電路部 513:輸入振幅變更部 514:輸入資料轉換電路部 515:輸出資料轉換電路部 516:輸出振幅變更部 517:輸出電路部 518:輸出端子 520:元件分離區域 520:列驅動部 530:電晶體 530:時序控制部 531:汲極區域 531c:接點 532:源極區域 532c:接點 533:閘極電極 533c:接點 539:像素共有單元 540:電晶體 540:像素陣列部 540B:周邊部 541:汲極區域 541c:接點 541:像素 541A:像素 541B:像素 541C:像素 541D:像素 542:源極區域 542:列驅動信號線 542c:接點 543:閘極電極 543:垂直信號線 543c:接點 550:行信號處理部 560:圖像信號處理部 561:面 563:面 580:絕緣膜 583:絕緣膜 600a:基板 600b:基板 600c:基板 602:元件分離區域 603:元件分離區域 611:接點層 612:基板接觸層 612c:接點 613:延伸部 622:基板接觸層 622c:接點 623:延伸部 630:電晶體 631:汲極區域 631c:接點 632:源極區域 632c:接點 633:閘極電極 633c:接點 634:另一區域 640:電晶體 641:汲極區域 641c:接點 642:源極區域 642c:接點 643:閘極電極 643c:接點 644:區域 650:電晶體 651:汲極區域 651c:接點 652:源極區域 652c:接點 653:閘極電極 653c:接點 654:區域 681:絕緣膜 682:絕緣膜 683:絕緣膜 700c:基板 730:電晶體 731:汲極區域 732:源極區域 733:閘極電極 734:區域 740:電晶體 741:汲極區域 742:源極區域 743:閘極電極 744:區域 760:面 11000:內視鏡手術系統 11100:內視鏡 11101:鏡筒 11102:攝像頭 11110:手術具 11111:氣腹管 11112:能量處理器具 11120:支持臂裝置 11131:手術者 11132:患者 11133:診察台 11200:手推車 11201:CCU 11202:顯示裝置 11203:光源裝置 11204:輸入裝置 11205:處理器具控制裝置 11206:氣腹裝置 11207:記錄器 11208:印表機 11400:傳輸纜線 11401:透鏡單元 11402:攝像部 11403:驅動部 11404:通信部 11405:攝像頭控制部 11411:通信部 11412:圖像處理部 11413:控制部 12000:車輛控制系統 12001:通信網路 12010:驅動系統控制單元 12020:車身系統控制單元 12030:車外資訊檢測單元 12031:攝像部 12040:車內資訊檢測單元 12041:駕駛者狀態檢測部 12050:統合控制單元 12051:微電腦 12052:聲音圖像輸出部 12053:車載網路I/F 12061:揚聲器 12062:顯示部 12063:儀表板 12101:攝像部 12102:攝像部 12103:攝像部 12104:攝像部 12105:攝像部 AMP:放大電晶體 BBL:回授偏壓線 C2vs:接點 C3vs:接點 Cag:接點 Cbga:接點 Cbgr:接點 Cbgs:接點 Cd:接點 Cfd:接點 Cg:接點 Crd:接點 Crg:接點 Crs:接點 Cs:接點 Csd:接點 Csg:接點 Css:接點 Csub:接點 Csubb:接點 Csubc:接點 Csubd:接點 Csube-1:接點 Csube-2:接點 Csube-3:接點 Ctga:接點 Ctgb:接點 D0:配線 D1:配線 D1a:配線 D1dd:配線 D1vdd:配線 D1vsl:配線 D1vss:配線 D2:配線 D3:配線 D4:配線 Dx:配線 FD:浮動擴散區 FD1:浮動擴散區 FD2:浮動擴散區 FD3:浮動擴散區 FD4:浮動擴散區 FDG:FD傳輸電晶體 FDG:FD轉換增益切換電晶體 FDGL:配線 G:研磨機 H1:連接孔部 H2:連接孔部 MSa:主面 MSb:主面 MSc:主面 PD:光電二極體 PD1:光電二極體 PD2:光電二極體 PD3:光電二極體 PD4:光電二極體 RST:重設電晶體 RSTG:配線 RSTL:配線 SEL:選擇電晶體 SELG:配線 SELL:配線 STI:元件分離區域 TG:閘極電極 TG1:傳輸閘極 TG2:傳輸閘極 TG3:傳輸閘極 TG4:傳輸閘極 TGa:垂直部分 TGb:水平部分 TGV:貫通電極 TGV1:貫通電極 TGV2:貫通電極 TGV3:貫通電極 TGV4:貫通電極 TR:傳輸電晶體 Tr:邏輯電晶體 TR1:傳輸電晶體 TR2:傳輸電晶體 TR3:傳輸電晶體 TR4:傳輸電晶體 TRG:配線 TRG1:配線 TRG2:配線 TRG3:配線 TRG4:配線 VDD:電源線 VSS:基準電位線 W1:第1配線層 W2:第2配線層 W3:第3配線層 W4:第4配線層
圖1係表示應用於本發明之各實施形態之固體攝像元件之概略構成之一例之圖。 圖2係表示圖1之感測器像素及讀出電路之一例之圖。 圖3係表示圖1之感測器像素及讀出電路之一例之圖。 圖4係表示圖1之感測器像素及讀出電路之一例之圖。 圖5係表示圖1之感測器像素及讀出電路之一例之圖。 圖6係表示複數個讀出電路與複數根垂直信號線之連接態樣之一例之圖。 圖7係表示圖1之固體攝像元件之水平方向之剖面構成之一例之圖。 圖8係表示圖1之固體攝像元件之水平方向之剖面構成之一例之圖。 圖9係表示圖1之固體攝像元件於水平面內之配線佈局之一例之圖。 圖10係表示圖1之固體攝像元件於水平面內之配線佈局之一例之圖。 圖11係表示圖1之固體攝像元件於水平面內之配線佈局之一例之圖。 圖12係表示圖1之固體攝像元件於水平面內之配線佈局之一例之圖。 圖13係表示圖1之固體攝像元件之水平方向之剖面構成之一變化例之圖。 圖14係表示圖1之固體攝像元件之水平方向之剖面構成之一變化例之圖。 圖15係表示圖1之固體攝像元件之水平方向之剖面構成之一變化例之圖。 圖16係表示圖1之固體攝像元件之水平方向之剖面構成之一變化例之圖。 圖17係表示圖1之固體攝像元件之水平方向之剖面構成之一變化例之圖。 圖18係表示圖1之固體攝像元件之水平方向之剖面構成之一變化例之圖。 圖19係表示圖1之固體攝像元件之水平方向之剖面構成之一變化例之圖。 圖20係表示圖1之構成及其變化例之固體攝像元件之電路構成之一變化例的圖。 圖21係表示積層3個基板構成圖20之固體攝像元件之例之圖。 圖22係表示將邏輯電路分開形成於設置有感測器像素之之基板、及設置有讀出電路之基板之例的圖。 圖23係表示將邏輯電路形成於第3基板之例之圖。 圖24係表示本發明之實施形態1之固體攝像元件之剖面之一部分之圖。 圖25(a)、(b)係表示本發明之實施形態1之固體攝像元件之基板之貼合位置附近之模式圖。 圖26(a1)、(a2)、(b1)、(b2)係表示本發明之實施形態1之固體攝像元件之製造處理之程序之一例的流程圖。 圖27(a1)、(a2)、(b1)、(b2)係表示本發明之實施形態1之固體攝像元件之製造處理之程序之一例之流程圖。 圖28(a1)、(a2)、(b1)、(b2)係表示本發明之實施形態1之固體攝像元件之製造處理之程序之一例之流程圖。 圖29係對本發明之實施形態1及比較例1、2之固體攝像元件進行比較之圖。 圖30(a)～(c)係表示本發明之實施形態1及比較例2之固體攝像元件之像素電晶體之配置之圖。 圖31(a)、(b)係表示本發明之實施形態1之變化例1之固體攝像元件之基板之貼合位置附近的模式圖。 圖32(a)、(b)係表示本發明之實施形態1之變化例2之固體攝像元件之基板之貼合位置附近的模式圖。 圖33係表示本發明之實施形態1之變化例3之固體攝像元件之剖面之一部分之圖。 圖34係表示本發明之實施形態1之變化例4之固體攝像元件之剖面之一部分之圖。 圖35(a)、(b)係表示本發明之實施形態2之固體攝像元件之基板之貼合位置附近之模式圖。 圖36(a1)、(a2)、(b1)、(b2)係表示本發明之實施形態2之固體攝像元件之製造處理之程序之一例的流程圖。 圖37(a1)、(a2)、(b1)、(b2)係表示本發明之實施形態2之固體攝像元件之製造處理之程序之一例的流程圖。 圖38係對本發明之實施形態2及比較例1、2之固體攝像元件進行比較之圖。 圖39(a)～(c)係表示本發明之實施形態2及比較例2之固體攝像元件之像素電晶體之配置之圖。 圖40(a)～(d)係表示本發明之實施形態2之固體攝像元件之各要素間之連接之圖。 圖41(a)、(b)係表示本發明之實施形態2之變化例1之固體攝像元件之基板之貼合位置附近之模式圖。 圖42(a)、(b)係表示本發明之實施形態2之變化例2之固體攝像元件之基板之貼合位置附近的模式圖。 圖43係對本發明之實施形態2、其變化例2、以及比較例1、2之固體攝像元件進行比較之圖。 圖44(a)、(b)係表示本發明之實施形態2之變化例3之固體攝像元件之基板之貼合位置附近之模式圖。 圖45(a)、(b)係表示本發明之實施形態3之固體攝像元件之一部分之圖。 圖46係表示將本發明之實施形態1、2及比較例2之構成應用於實施形態3之固體攝像元件之情形時的比較圖。 圖47係表示將本發明之實施形態1之構成應用於實施形態4之半導體裝置之情形時的基板之貼合位置附近之模式圖。 圖48係表示將本發明之實施形態2之構成應用於實施形態4之半導體裝置之情形時的基板之貼合位置附近之模式圖。 圖49(a)、(b)係表示本發明之實施形態4之變化例1之半導體裝置之基板之貼合位置附近之模式圖。 圖50係表示本發明之實施形態4之變化例2之半導體裝置之基板之貼合位置附近之模式圖。 圖51係表示本發明之實施形態5之固體攝像元件之基板之貼合位置附近之縱剖視圖。 圖52(a)～(c)係本發明之實施形態5之包含固體攝像元件之基板之貼合位置附近之橫剖視圖。 圖53係表示本發明之實施形態5之固體攝像元件之一部分之立體圖。 圖54(a)～(d)係表示本發明之實施形態5之固體攝像元件之製造處理之程序之一例之流程圖。 圖55(a)、(b)係表示本發明之實施形態5之固體攝像元件之製造處理之程序之一例之流程圖。 圖56(a)、(b)係表示本發明之實施形態5之固體攝像元件之製造處理之程序之一例之流程圖。 圖57(a)、(b)係表示本發明之實施形態5之固體攝像元件之製造處理之程序之一例之流程圖。 圖58(a)、(b)係表示本發明之實施形態5之變化例1之固體攝像元件之製造處理之程序之一例之流程圖。 圖59(a)、(b)係表示本發明之實施形態5之變化例1之固體攝像元件之製造處理之程序之一例之流程圖。 圖60(a)～(c)係表示本發明之實施形態5之變化例2之固體攝像元件之製造處理之程序之一例之流程圖。 圖61係具備表示上述固體攝像元件之攝像系統之概略構成之一例的圖。 圖62係表示圖61之攝像系統中之攝像程序之一例之圖。 圖63係表示車輛控制系統之概略構成之一例之方塊圖。 圖64係表示車外資訊檢測部及攝像部之設置位置之一例之說明圖。 圖65係表示內視鏡手術系統之概略構成之一例之圖。 圖66係表示攝像頭及CCU(Camera Control Unit，相機控制單元)之功能構成之一例之方塊圖。 圖67係表示本發明之實施形態7之攝像裝置之功能構成之一例之方塊圖。 圖68係表示圖67所示之攝像裝置之概略構成之俯視模式圖。 圖69係表示沿圖68所示之III-III'線之剖面構成之模式圖。 圖70係圖67所示之像素共有單元之等效電路圖。 圖71係表示複數個像素共有單元與複數根垂直信號線之連接態樣之一例的圖。 圖72係表示圖69所示之攝像裝置之具體構成之一例之俯視模式圖。 圖73A係表示圖72所示之第1基板之主要部分之平面構成之一例的模式圖。 圖73B係表示圖73A所示之第1基板之主要部分以及焊墊部之平面構成之模式圖。 圖74係表示圖72所示之第2基板(半導體層)之平面構成之一例之模式圖。 圖75係表示圖72所示之第1配線層以及像素電路及第1基板之主要部分之平面構成之一例的模式圖。 圖76係表示圖72所示之第1配線層及第2配線層之平面構成之一例之模式圖。 圖77係表示圖72所示之第2配線層及第3配線層之平面構成之一例之模式圖。 圖78係表示圖72所示之第3配線層及第4配線層之平面構成之一例之模式圖。 圖79係用以對輸入信號向圖69所示之攝像裝置之路徑進行說明之模式圖。 圖80係用以對圖69所示之攝像裝置之像素信號之信號路徑進行說明之模式圖。 圖81係表示圖74所示之第2基板(半導體層)之平面構成之一變化例之模式圖。 圖82係表示圖81所示之像素電路以及第1配線層及第1基板之主要部分之平面構成之模式圖。 圖83係表示圖82所示之第1配線層以及第2配線層之平面構成之一例之模式圖。 圖84係表示圖83所示之第2配線層以及第3配線層之平面構成之一例之模式圖。 圖85係表示圖84所示之第3配線層以及第4配線層之平面構成之一例之模式圖。 圖86係表示圖73A所示之第1基板之平面構成之一變化例之模式圖。 圖87係表示積層於圖86所示之第1基板之第2基板(半導體層)之平面構成之一例的模式圖。 圖88係表示圖87所示之像素電路以及第1配線層之平面構成之一例之模式圖。 圖89係表示圖88所示之第1配線層以及第2配線層之平面構成之一例之模式圖。 圖90係表示圖89所示之第2配線層以及第3配線層之平面構成之一例之模式圖。 圖91係表示圖90所示之第3配線層以及第4配線層之平面構成之一例之模式圖。 圖92係表示圖86所示之第1基板之平面構成之另一例之模式圖。 圖93係表示積層於圖92所示之第1基板之第2基板(半導體層)之平面構成之一例的模式圖。 圖94係表示圖93所示之像素電路以及第1配線層之平面構成之一例之模式圖。 圖95係表示圖94所示之第1配線層以及第2配線層之平面構成之一例之模式圖。 圖96係表示圖95所示之第2配線層以及第3配線層之平面構成之一例之模式圖。 圖97係表示圖96所示之第3配線層以及第4配線層之平面構成之一例之模式圖。 圖98係表示圖69所示之攝像裝置之另一例之俯視模式圖。 圖99係用以對輸入信號向圖98所示之攝像裝置之路徑進行說明之模式圖。 圖100係用以對圖98所示之攝像裝置之像素信號之信號路徑進行說明之模式圖。 圖101係表示圖72所示之攝像裝置之另一例之俯視模式圖。 圖102係表示圖70所示之等效電路之另一例之圖。 圖103係表示圖73A等所示之像素分離部之另一例之俯視模式圖。
103:傳輸電晶體
104:放大電晶體
200:基板
201:半導體區域
204:半導體區域
222:源極區域
223:閘極電極
240:絕緣膜
300:基板
301:另一區域
302:基板接觸層
311:汲極區域
312:源極區域
313:閘極電極
340:絕緣膜
501:面
Cd:接點
Cfd:接點
Cg:接點
Cs:接點
Csub:接點
D1:配線
D1a:配線
MSa:主面
MSb:主面

Claims (9)

  1. 一種固體攝像元件，其具備： 第1半導體基板，其具有光電轉換元件；及 第2半導體基板，其介隔絕緣膜與上述第1半導體基板對向；且 上述第2半導體基板 於第1主面具備對自上述光電轉換元件輸出之電信號進行處理之像素電晶體，及 於與上述第1主面為相反側之第2主面附近且與上述像素電晶體之閘極電極對應之位置，具備被施加特定電壓之電極， 其中自上述第2半導體基板之上述第2主面至上述電極之距離為10 nm以下。
  2. 如請求項1之固體攝像元件，其具備對上述電極施加上述特定電壓之配線。
  3. 如請求項1之固體攝像元件，其中上述電極係背閘極電極，其藉由被施加上述特定電壓而對上述像素電晶體施加回授偏壓。
  4. 如請求項1之固體攝像元件，其中上述像素電晶體包含： 放大電晶體，其將自上述光電轉換元件輸出之電信號放大； 選擇電晶體，其控制經上述放大電晶體放大之電信號之傳輸；及 重設電晶體，其將上述放大電晶體之閘極電位重設為電源電位；且 上述電極包含： 第1電極，其配置於與上述放大電晶體之閘極電極對應之位置； 第2電極，其配置於與上述選擇電晶體之閘極電極對應之位置；及 第3電極，其配置於與上述重設電晶體之閘極電極對應之位置。
  5. 如請求項4之固體攝像元件，其中上述第1電極 藉由被施加與上述放大電晶體之閾值電壓不同之上述特定電壓，對上述放大電晶體施加回授偏壓而控制上述放大電晶體之閾值電壓， 上述第2電極 藉由被施加與上述選擇電晶體之閾值電壓不同之上述特定電壓，對上述選擇電晶體施加回授偏壓而控制上述選擇電晶體之閾值電壓， 上述第3電極 藉由被施加與上述重設電晶體之閾值電壓不同之上述特定電壓，對上述重設電晶體施加回授偏壓而控制上述重設電晶體之閾值電壓。
  6. 如請求項5之固體攝像元件，其中上述第1電極至第3電極 對上述放大電晶體、上述選擇電晶體、及上述重設電晶體分別施加不同值之回授偏壓，而個別地控制上述放大電晶體、上述選擇電晶體、及上述重設電晶體各自之閾值電壓。
  7. 如請求項1之固體攝像元件，其中上述像素電晶體係選擇電晶體。
  8. 如請求項7之固體攝像元件，其中上述電極 對上述選擇電晶體施加回授偏壓，使上述選擇電晶體之導通電阻不同。
  9. 如請求項1之固體攝像元件，其中上述第2半導體基板之上述第1主面及上述第2主面間之距離為100 nm以下。
TW113126240A 2018-11-21 2019-11-21 固體攝像元件 TWI890521B (zh)

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