CN113812001B - 半导体装置和成像装置 - Google Patents

Abstract

根据本公开的半导体装置包括层叠的多个基板(100A、200A)；形成在所述多个基板(100A、200A)中的至少一个中的半导体元件(TR、AMP)；和保护层元件(TF、TS)，其在所述多个基板(100A、200A)中的至少一个中形成为具有PN结，并且保护所述半导体元件(TR、AMP)。

Description

半导体装置和成像装置

技术领域

本公开涉及一种半导体装置和成像装置。

背景技术

存在用于层叠多个半导体基板的三维封装技术。例如，在成像装置中，已知的是将形成有像素区域的第一半导体基板和形成有逻辑电路的第二半导体基板进行层叠的构成(例如，参见专利文献1)。

引用文献列表

专利文献

专利文献1：日本特开第2010-245506号公报

发明内容

发明要解决的问题

在上述成像装置中，不能确保用于配置像素晶体管的足够空间。因此，例如，可以想到的是，进一步分割并层叠其中形成有光电转换元件的基板和其中形成有像素晶体管的基板。

然而，在这种构成中，例如，当光电转换元件的数量与像素晶体管的数量不同时，各个基板所需的面积可能不同。在层叠多个基板的情况下，需要使各个基板的面积相同。因此，存在着装置的芯片面积随着具有大的所需面积的基板而增大的问题。

因此，本公开提出了一种能够抑制芯片面积增大的半导体装置和成像装置。

问题的解决方案

根据本公开的半导体装置包括层叠的多个基板；形成在所述多个基板中的至少一个中的半导体元件；和保护元件，其在所述多个基板中的至少一个中形成为具有PN结，并且保护所述半导体元件。

附图说明

图1是示出根据本公开实施方案的成像装置的功能构成的示例的框图。

图2是示出图1所示的成像装置的示意性构成的示意性平面图。

图3是示出沿着图2所示的线III-III’截取的断面构成的示意图。

图4是图1所示的像素共享单元的等效电路图。

图5是示出多个像素共享单元和多个垂直信号线的连接模式的示例的图。

图6是示出图3所示的成像装置的具体构成的示例的示意性断面图。

图7A是示出图6所示的第一基板的主要部分的平面构成的示例的示意图。

图7B是示出焊盘部连同图7A所示的第一基板的主要部分的平面构成的示意图。

图8是示出图6所示的第二基板(半导体层)的平面构成的示例的示意图。

图9是示出像素电路和第一基板的主要部分连同图6所示的第一配线层的平面构成的示例的示意图。

图10是示出图6所示的第一配线层和第二配线层的平面构成的示例的示意图。

图11是示出图6所示的第二配线层和第三配线层的平面构成的示例的示意图。

图12是示出图6所示的第三配线层和第四配线层的平面构成的示例的示意图。

图13是用于说明到图3所示的成像装置的输入信号的路径的示意图。

图14是用于说明图3所示的成像装置的像素信号的信号路径的示意图。

图15是示出图8所示的第二基板(半导体层)的平面构成的变形例的示意图。

图16是示出第一配线层和第一基板的主要部分连同图15所示的像素电路的平面构成的示意图。

图17是示出第二配线层连同图16所示的第一配线层的平面构成的示例的示意图。

图18是示出第三配线层连同图17所示的第二配线层的平面构成的示例的示意图。

图19是示出第四配线层连同图18所示的第三配线层的平面构成的示例的示意图。

图20是示出图7A所示的第一基板的平面构成的变形例的示意图。

图21是示出层叠在图20所示的第一基板上的第二基板(半导体层)的平面构成的示例的示意图。

图22是示出图21所示的像素电路和第一配线层的平面构成的示例的示意图。

图23是示出第二配线层连同图22所示的第一配线层的平面构成的示例的示意图。

图24是示出第三配线层连同图23所示的第二配线层的平面构成的示例的示意图。

图25是示出第四配线层连同图24所示的第三配线层的平面构成的示例的示意图。

图26是示出图20所示的第一基板的平面构成的其他示例的示意图。

图27是示出层叠在图26所示的第一基板上的第二基板(半导体层)的平面构成的示例的示意图。

图28是示出第一配线层连同图27所示的像素电路的平面构成的示例的示意图。

图29是示出第二配线层连同图28所示的第一配线层的平面构成的示例的示意图。

图30是示出第三配线层连同图29所示的第二配线层的平面构成的示例的示意图。

图31是示出第四配线层连同图30所示的第三配线层的平面构成的示例的示意图。

图32是示出图3所示的成像装置的其他示例的示意性断面图。

图33是用于说明到图32所示的成像装置的输入信号的路径的示意图。

图34是用于说明图32所示的成像装置的像素信号的信号路径的示意图。

图35是示出图6所示的成像装置的其他示例的示意性断面图。

图36是示出图4所示的等效电路的其他示例的图。

图37是示出图7A等中的像素分离部的其他示例的示意性平面图。

图38是示出根据本公开第一实施方案的变形例8的成像装置的构成例的厚度方向的断面图。

图39是示出根据本公开第一实施方案的变形例8的成像装置的构成例的厚度方向的断面图(部分1)。

图40是示出根据本公开第一实施方案的变形例8的成像装置的构成例的厚度方向的断面图(部分2)。

图41是示出根据本公开第一实施方案的变形例8的多个像素单元的布局例的水平方向的断面图(部分1)。

图42是示出根据本公开第一实施方案的变形例8的多个像素单元的布局例的水平方向的断面图(部分2)。

图43是示出根据本公开第一实施方案的变形例8的多个像素单元的布局例的水平方向的断面图(部分3)。

图44是示出根据本公开第二实施方案的成像装置的电路构成例的图。

图45是成像装置的示意性纵断面图。

图46是示出第一基板的示意性结构例的图。

图47是示出第二基板的示意性结构例的图。

图48是用于说明成像装置的断面构成的示例的图。

图49是用于说明第一基板和第二基板的平面构成的示例的图。

图50是用于说明根据本公开第二实施方案的成像装置的制造处理的过程的示例的流程图。

图51是用于说明根据本公开第二实施方案的成像装置的制造处理的过程的示例的流程图。

图52是用于说明根据本公开第二实施方案的成像装置的制造处理的过程的示例的流程图。

图53是用于说明根据本公开第二实施方案的成像装置的制造处理的过程的示例的流程图。

图54是用于说明根据本公开第二实施方案的成像装置的制造处理的过程的示例的流程图。

图55是用于说明根据本公开第二实施方案的成像装置的制造处理的过程的示例的流程图。

图56是示出根据比较例的成像装置的图。

图57是示出根据比较例的成像装置的图。

图58是用于说明PID保护元件的变形例的示意图。

图59是用于说明PID保护元件的变形例的示意图。

图60是用于说明PID保护元件的变形例的示意图。

图61是用于说明PID保护元件的变形例的示意图。

图62是用于说明PID保护元件的变形例的示意图。

图63是用于说明PID保护元件的变形例的示意图。

图64是用于说明PID保护元件的变形例的示意图。

图65是用于说明PID保护元件的变形例的示意图。

图66是用于说明成像装置的变形例的示意图。

图67是用于说明成像装置的变形例的示意图。

图68是用于说明半导体存储器(DRAM)的应用例的图。

图69是用于说明SoC的应用例的图。

图70是示出包括根据实施方案及其变形例的成像装置的成像系统的示意性构成的示例的图。

图71是示出图70的成像系统中的成像过程的示例的图。

图72是示出车辆控制系统的示意性构成的示例的框图。

图73是示出车外信息检测单元和成像单元的安装位置的示例的说明图。

图74是示出内窥镜手术系统的示意性构成的示例的图。

图75是示出摄像头和CCU的功能构成的示例的框图。

具体实施方式

在下文中，将参照附图详细说明用于实施本公开的模式。注意，将按以下顺序给出说明。

1.第一实施方案(具有三个基板的层叠结构的成像装置)

1.1.成像装置1的功能构成

1.2.成像装置1的示意性构成

1.3.成像装置1的具体构成

1.4.成像装置1的操作

1.5.效果

2.变形例(第一实施方案的变形例)

2.1.变形例1-1(平面构成的示例1)

2.2.变形例1-2(平面构成的示例2)

2.3.变形例1-3(平面构成的示例3)

2.4.变形例1-4(基板之间的接触部设置在像素阵列单元的中央部中的示例)

2.5.变形例1-5(包括平面型传输晶体管的示例)

2.6.变形例1-6(一个像素连接到一个像素电路的示例)

2.7.变形例1-7(像素分离部的构成例)

2.8.变形例1-8

3.第二实施方案(具有PID保护元件的成像装置)

3.1.成像装置1A的功能构成例

3.2.成像装置1A的示意性结构例

3.3.成像装置1A的具体构成例

3.4.成像装置1A的制造处理的示例

3.5.比较例

4.变形例(第二实施方案的变形例)

4.1.变形例2-1(PID保护元件的示例1)

4.2.变形例2-2(PID保护元件的示例2)

4.3.变形例2-3(PID保护元件的示例3)

4.4.变形例2-4(PID保护元件设置在第一基板和第二基板中的示例)

4.5.变形例2-5(PID保护元件设置在第一基板中的示例)

5.应用例(第二实施方案的半导体装置的应用例)

6.适用例

6.1.成像系统的适用例

6.2.产品系统的适用例

6.2.1.移动体控制系统

6.2.2.内窥镜手术系统

<1.第一实施方案>

[1.1.成像装置1的功能构成]

(成像装置1的功能构成)

图1是示出根据本公开实施方案的成像装置(成像装置1)的功能构成的示例的框图。

图1的成像装置1包括例如输入单元510A、行驱动单元520、时序控制单元530、像素阵列单元540、列信号处理单元550、图像信号处理单元560和输出单元510B。

在像素阵列单元540中，像素541以阵列状重复地配置。更具体地，包括多个像素的像素共享单元539形成重复单位，并且在行方向和列方向上以阵列状重复地配置。注意，在本说明书中，为了方便起见，行方向可以被称为H方向，并且与行方向正交的列方向可以被称为V方向。在图1的示例中，一个像素共享单元539包括四个像素(像素541A、541B、541C和541D)。像素541A、541B、541C和541D均具有光电二极管PD(在后述的图6等中示出)。像素共享单元539是共享一个像素电路(后述的图3中的像素电路210)的单位。换句话说，针对每四个像素(像素541A、541B、541C和541D)设置一个像素电路(后述的像素电路210)。通过以时分方式操作该像素电路，顺次读出像素541A、541B、541C和541D的各自的像素信号。像素541A、541B、541C和541D例如配置成两行×两列。在像素阵列单元540中，连同像素541A、541B、541C和541D一起设置有多个行驱动信号线542和多个垂直信号线(列读出线)543。行驱动信号线542驱动在像素阵列单元540中在行方向上并排配置的多个像素共享单元539中的每一个所包括的像素541。在像素共享单元539中，在行方向上并排配置的各像素被驱动。如后面将参照图4详细说明的，像素共享单元539设置有多个晶体管。为了驱动多个晶体管中的每一个，多个行驱动信号线542连接到一个像素共享单元539。像素共享单元539连接到垂直信号线(列读出线)543。经由垂直信号线(列读出线)543从包括在像素共享单元539中的各个像素541A、541B、541C和541D读出像素信号。

行驱动单元520包括例如确定用于像素驱动的行位置的行地址控制部(换句话说，行解码器单元)以及产生用于驱动像素541A、541B、541C和541D的信号的行驱动电路单元。

列信号处理单元550包括例如负载电路单元，该负载电路单元连接到垂直信号线543并与像素541A、541B、541C和541D(像素共享单元539)形成源极跟随器电路。列信号处理单元550可以具有放大器电路单元，该放大器电路单元放大经由垂直信号线543从像素共享单元539读出的信号。列信号处理单元550可以具有噪声处理单元。在噪声处理单元中，例如，作为光电转换的结果，从从像素共享单元539读出的信号中去除系统的噪声水平。

列信号处理单元550具有例如模数转换器(ADC)。在模数转换器中，将从像素共享单元539读出的信号或上述的经过噪声处理的模拟信号转换为数字信号。ADC包括例如比较器单元和计数器单元。在比较器单元中，将要转换的模拟信号和作为该信号的比较对象的参照信号被比较。在计数器单元中，测量直到比较器单元中的比较结果被反转的时间。列信号处理单元550可以包括水平扫描电路单元，其执行控制以扫描读出列。

时序控制单元530基于输入到装置的基准时钟信号和时序控制信号，将用于控制时序的信号供给到行驱动单元520和列信号处理单元550。

图像信号处理单元560是对作为光电转换的结果而获得的数据(换句话说，作为在成像装置1中的成像操作而获得的数据)进行各种信号处理的电路。图像信号处理单元560包括例如图像信号处理电路单元和数据保持单元。图像信号处理单元560可以包括处理器单元。

由图像信号处理单元560执行的信号处理的示例是色调曲线校正处理，该色调曲线校正处理在AD转换的成像数据是通过对暗被摄体成像而获得的数据的情况下增加灰度，而在其是通过对亮被摄体成像而获得的数据的情况下减小灰度。在这种情况下，关于基于成像数据的灰度将被校正的色调曲线，期望预先在图像信号处理单元560的数据保持单元中存储色调曲线的特性数据。

输入单元510A用于从装置外部向成像装置1输入例如上述基准时钟信号、时序控制信号、特性数据等。时序控制信号例如是垂直同步信号和水平同步信号等。特性数据例如被存储在图像信号处理单元560的数据保持单元中。输入单元510A包括例如输入端子511、输入电路单元512、输入幅度改变单元513、输入数据转换电路单元514和电源单元(未示出)。

输入端子511是用于输入数据的外部端子。输入电路单元512用于将输入到输入端子511的信号获取到成像装置1的内部。在输入幅度改变单元513中，由输入电路单元512获取的信号的幅度被改变为可以容易地在成像装置1的内部使用的幅度。在输入数据转换电路单元514中，输入数据的数据列的布置改变。输入数据转换电路单元514包括例如串并转换电路。在串并转换电路中，作为输入数据接收的串行信号被转换为并行信号。注意，在输入单元510A中，可以省略输入幅度改变单元513和输入数据转换电路单元514。电源单元基于从外部供给到成像装置1的电源来供给被设定为成像装置1内部所需的各种电压的电源。

当成像装置1连接到外部存储设备时，输入单元510A可以设置有从外部存储设备接收数据的存储接口电路。外部存储设备的例子包括闪存、SRAM和DRAM等。

输出单元510B将图像数据输出到装置的外部。图像数据例如包括由成像装置1捕获的图像数据和由图像信号处理单元560信号处理的图像数据等。输出单元510B包括例如输出数据转换电路单元515、输出幅度改变单元516、输出电路单元517和输出端子518。

输出数据转换电路单元515由例如并串转换电路构成，并且在输出数据转换电路单元515中，将在成像装置1内部使用的并行信号转换为串行信号。输出振幅改变单元516改变成像装置1内部使用的信号的振幅。具有改变的振幅的信号容易用在连接到成像装置1外部的外部装置中。输出电路单元517是将数据从成像装置1的内部输出到装置外部的电路，并且输出电路单元517驱动连接到输出端子518的成像装置1外部的配线。在输出端子518处，数据从成像装置1输出到装置的外部。在输出单元510B中，可以省略输出数据转换电路单元515和输出幅度改变单元516。

当成像装置1连接到外部存储设备时，输出单元510B可以设置有将数据输出到外部存储设备的存储接口电路。外部存储设备的例子包括闪存、SRAM和DRAM等。

[1.2.成像装置1的示意性构成]

图2和图3示出成像装置1的示意性构成的示例。成像装置1包括三个基板(第一基板100、第二基板200和第三基板300)。图2示意性地表示第一基板100、第二基板200和第三基板300中的每个的平面构成，并且图3示意性地表示彼此层叠的第一基板100、第二基板200和第二基板300的断面构成。图3对应于沿着图2所示的线III-III’截取的断面构成。成像装置1是具有通过将三个基板(第一基板100、第二基板200和第三基板300)贴合在一起而形成的三维结构的成像装置。第一基板100包括半导体层100S和配线层100T。第二基板200包括半导体层200S和配线层200T。第三基板300包括半导体层300S和配线层300T。这里，为了方便起见，将第一基板100、第二基板200和第三基板300的每一个中包括的配线与围绕该配线的层间绝缘膜的组合称为设置在每个基板(第一基板100、第二基板200和第三基板300)中的配线层(100T、200T和300T)。第一基板100、第二基板200和第三基板300以该顺序层叠，并且沿着层叠方向，半导体层100S、配线层100T、半导体层200S、配线层200T、配线层300T和半导体层300S顺次配置。稍后将说明第一基板100、第二基板200和第三基板300的具体构成。图3中所示的箭头指示入射在成像装置1上的光L的方向。在本说明书中，为了方便起见，在以下断面图中，成像装置1中的光入射侧可以称为“下部”、“下侧”和“下方”并且与光入射侧相对的一侧称为“上部”、“上侧”和“上方”。此外，在本说明书中，为了方便起见，关于包括半导体层和配线层的基板，可以将配线层侧的表面称为前面并且将半导体层侧的表面称为背面。注意，本说明书的记载不限于上述术语。成像装置1例如是背面照射型成像装置，其中光从具有光电二极管的第一基板100的背面侧入射。

像素阵列单元540和包括在像素阵列单元540中的像素共享单元539通过使用第一基板100和第二基板200两者来构成。第一基板100设置有包括在像素共享单元539中的多个像素541A、541B、541C和像素541D。这些像素541中的每一个具有光电二极管(后述的光电二极管PD)和传输晶体管(后述的传输晶体管TR)。第二基板200设置有包括在像素共享单元539中的像素电路(后述的像素电路210)。像素电路读出从各个像素541A、541B、541C和541D的光电二极管经由传输晶体管传输的像素信号，或者使光电二极管复位。除了这种像素电路之外，第二基板200还具有在行方向上延伸的多个行驱动信号线542和在列方向上延伸的多个垂直信号线543。第二基板200还具有沿着行方向延伸的电源线544。第三基板300具有例如输入单元510A、行驱动单元520、时序控制单元530、列信号处理单元550、图像信号处理单元560和输出单元510B。例如，在第一基板100、第二基板200和第三基板300的层叠方向(下面，简称为层叠方向)上，行驱动单元520设置在与像素阵列单元540部分重叠的区域中。更具体地，在层叠方向上，行驱动单元520设置在与像素阵列单元540的H方向上的端部的附近重叠的区域中(图2)。在层叠方向上，列信号处理单元550例如设置在与像素阵列单元540部分重叠的区域中。更具体地，在层叠方向上，列信号处理单元550设置在与像素阵列单元540的V方向上的端部的附近重叠的区域中(图2)。尽管未示出，但是输入单元510A和输出单元510B可以配置在除了第三基板300之外的部分中，并且可以配置在例如第二基板200中。可选择地，输入单元510A和输出单元510B可以设置在第一基板100的背面(光入射面)侧。注意，上述设置在第二基板200上的像素电路作为别称也可以称为像素晶体管电路、像素晶体管组、像素晶体管、像素读出电路或读出电路。在本说明书中，使用术语“像素电路”。

第一基板100和第二基板200通过例如贯通电极(后述的图6的贯通电极120E、121E)电气连接。第二基板200和第三基板300经由例如接触部201、202、301和302彼此电气连接。第二基板200设置有接触部201和202，第三基板300设置有接触部301和302。第二基板200的接触部201与第三基板300的接触部301接触，第二基板200的接触部202与第三基板300的接触部302接触。第二基板200具有设置有多个接触部201的接触区域201R和设置有多个接触部202的接触区域202R。第三基板300具有设置有多个接触部301的接触区域301R和设置有多个接触部302的接触区域302R。接触区域201R和301R在层叠方向上设置在像素阵列单元540和行驱动单元520之间(图3)。换句话说，接触区域201R和301R设置在例如行驱动单元520(第三基板300)和像素阵列单元540(第二基板200)在层叠方向上重叠的区域中，或者设置在该区域附近。接触区域201R和301R例如配置在该区域中的H方向的端部(图2)。在第三基板300中，例如，接触区域301R设置在与行驱动单元520的一部分(具体地，行驱动单元520的H方向的端部)重叠的位置(图2和图3)。接触部201和301连接例如设置在第三基板300中的行驱动单元520和设置在第二基板200中的行驱动线542。接触部201和301例如可以连接设置在第三基板300中的输入单元510A与电源线544和基准电位线(后述的基准电位线VSS)。接触区域202R和302R在层叠方向上设置在像素阵列单元540和列信号处理单元550之间(图3)。换句话说，接触区域202R和302R设置在例如列信号处理单元550(第三基板300)和像素阵列单元540(第二基板200)在层叠方向上重叠的区域中，或者设置在该区域附近。接触区域202R和302R例如配置在该区域中的V方向的端部(图2)。在第三基板300中，例如，接触区域301R设置在与列信号处理单元550的一部分(具体地，列信号处理单元550的V方向的端部)重叠的位置(图2和图3)。例如，接触部202和302用于将从包括在像素阵列单元540中的多个像素共享单元539的每个输出的像素信号(与作为光电二极管的光电转换而产生的电荷量相对应的信号)连接到设置在第三基板300中的列信号处理单元550。像素信号从第二基板200被发送到第三基板300。

图3是如上所述的成像装置1的断面图的示例。第一基板100、第二基板200和第三基板300经由配线层100T、200T和300T电气连接。例如，成像装置1具有将第二基板200和第三基板300电气连接的电气连接部。具体地，接触部201、202、301和302由从导电材料形成的电极形成。导电材料例如由诸如铜(Cu)、铝(Al)或金(Au)等金属材料形成。接触区域201R、202R、301R和302R例如通过将形成为电极的配线彼此直接接合而使第二基板200和第三基板300电气连接，从而能够在第二基板200和第三基板300之间输入和/或输出信号。

电气连接第二基板200和第三基板300的电气连接部可以设置在期望的位置。例如，类似于图3中说明的接触区域201R、202R、301R和302R，电气连接部可以设置在与像素阵列单元540在层叠方向上重叠的区域中。此外，电气连接部可以设置在不与像素阵列单元540在层叠方向上重叠的区域中。具体地，电气连接部可以设置在与像素阵列单元540的外侧配置的周边部在层叠方向上重叠的区域中。

第一基板100和第二基板200例如设置有连接孔H1和H2。连接孔H1和H2贯通第一基板100和第二基板200(图3)。连接孔H1和H2设置在像素阵列单元540(或与像素阵列单元540重叠的部分)的外侧(图2)。例如，连接孔H1在H方向上配置在像素阵列单元540的外侧，并且连接孔H2在V方向上配置在像素阵列单元540的外侧。例如，连接孔H1到达设置在第三基板300中的输入单元510A，并且连接孔H2到达设置在第三基板300中的输出单元510B。连接孔H1和H2可以是中空的或其至少一部分可以包含导电材料。例如，存在其中接合线连接到形成为输入单元510A和/或输出单元510B的电极的构成。可选择地，存在其中形成为输入单元510A和/或输出单元510B的电极连接到设置在连接孔H1和H2中的导电材料的构成。设置在连接孔H1和H2中的导电材料可以埋入在连接孔H1和H2的一部分或全部中，或者导电材料可以在连接孔H1和H2的侧壁上形成。

注意，在图3中，第三基板300设置有输入单元510A和输出单元510B，但是本公开不限于此。例如，通过经由配线层200T和300T将第三基板300的信号发送到第二基板200，可以将输入单元510A和/或输出单元510B设置在第二基板200中。类似地，通过经由配线层100T和200T将第二基板200的信号发送到第一基板100，可以将输入单元510A和/或输出单元510B设置在第一基板100中。

图4是示出像素共享单元539的构成例的等效电路图。像素共享单元539包括多个像素541(图4中示出了像素541A、541B、541C和541D的四个像素541)、连接到多个像素541的一个像素电路210和连接到像素电路210的垂直信号线543。像素电路210包括例如四个晶体管，具体地，放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG。如上所述，通过以时分方式操作一个像素电路210，像素共享单元539将像素共享单元539中包括的四个像素541(像素541A、541B、541C和541D)的各自像素信号顺次输出到垂直信号线543。将一个像素电路210连接到多个像素541并且通过一个像素电路210以时分方式输出多个像素541的像素信号的模式称为“多个像素541共享一个像素电路210”。

像素541A、541B、541C和541D具有彼此共用的构成要素。在下文中，为了将像素541A、541B、541C和541D的构成要素彼此区分开，将识别号1添加到像素541A的构成要素的附图标记的末尾，将识别号2添加到像素541B的构成要素的附图标记的末尾，将识别号3添加到像素541C的构成要素的附图标记的末尾，将识别号4添加到像素541D的构成要素的附图标记的末尾。在不需要将像素541A、541B、541C和541D的构成要素彼此区分开的情况下，省略了像素541A、541B、541C和541D的构成要素的附图标记的末尾的识别号。

像素541A、541B、541C和541D各自具有例如光电二极管PD、电气连接到光电二极管PD的传输晶体管TR和电气连接到传输晶体管TR的浮动扩散部FD。在光电二极管PD(PD1、PD2、PD3或PD4)中，阴极电气连接到传输晶体管TR的源极，并且阳极电气连接到基准电位线(例如，接地)。光电二极管PD对入射光执行光电转换并产生与接收的光量相对应的电荷。传输晶体管TR(传输晶体管TR1、TR2、TR3或TR4)例如是n型互补金属氧化物半导体(CMOS)晶体管。在传输晶体管TR中，漏极电气连接到浮动扩散部FD，并且栅极电气连接到驱动信号线。驱动信号线是连接到一个像素共享单元539的多个行驱动信号线542(参照图1)的一部分。传输晶体管TR将由光电二极管PD产生的电荷传输到浮动扩散部FD。浮动扩散部FD(浮动扩散部FD1、FD2、FD3或FD4)是形成在p型半导体层中的n型扩散层区域。浮动扩散部FD是临时保持从光电二极管PD传输的电荷的电荷保持手段，并且是产生与电荷量相对应的电压的电荷-电压转换手段。

包括在一个像素共享单元539中的四个浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)彼此电气连接，并且电气连接到放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极。FD转换增益切换晶体管FDG的漏极连接到复位晶体管RST的源极，并且FD转换增益切换晶体管FDG的栅极连接到驱动信号线。驱动信号线是连接到一个像素共享单元539的多个行驱动信号线542的一部分。复位晶体管RST的漏极连接到电源线VDD，并且复位晶体管RST的栅极连接到驱动信号线。驱动信号线是连接到一个像素共享单元539的多个行驱动信号线542的一部分。放大晶体管AMP的栅极连接到浮动扩散部FD，放大晶体管AMP的漏极连接到电源线VDD，并且放大晶体管AMP的源极连接到选择晶体管SEL的漏极。选择晶体管SEL的源极连接到垂直信号线543，并且选择晶体管SEL的栅极连接到驱动信号线。驱动信号线是连接到一个像素共享单元539的多个行驱动信号线542的一部分。

当传输晶体管TR导通时，传输晶体管TR将光电二极管PD的电荷传输到浮动扩散部FD。传输晶体管TR的栅极(传输栅TG)包括例如所谓的纵型电极，并且如后述的图6所示，被设置成从半导体层(图6中的半导体层100S)的表面延伸到到达PD的深度。复位晶体管RST将浮动扩散部FD的电位复位为预定电位。当复位晶体管RST导通时，浮动扩散部FD的电位被复位为电源线VDD的电位。选择晶体管SEL控制来自像素电路210的像素信号的输出时机。放大晶体管AMP生成具有与浮动扩散部FD中保持的电荷的水平相对应的电压的信号作为像素信号。放大晶体管AMP经由选择晶体管SEL连接到垂直信号线543。在列信号处理单元550中，放大晶体管AMP与连接到垂直信号线543的负载电路单元(参照图1)一起构成源极跟随器。当选择晶体管SEL导通时，放大晶体管AMP将浮动扩散部FD的电压经由垂直信号线543输出到列信号处理单元550。复位晶体管RST、放大晶体管AMP和选择晶体管SEL例如是N型CMOS晶体管。

FD转换增益切换晶体管FDG在改变浮动扩散部FD中的电荷-电压转换的增益时使用。通常，当在黑暗的地方拍摄图像时，像素信号较小。在基于Q＝CV进行电荷-电压转换的情况下，当浮动扩散部FD的电容(FD电容C)很大时，在由放大晶体管AMP转换为电压时的V变小。另一方面，在明亮的地方，由于像素信号变大，因此，除非FD电容C很大，否则浮动扩散部FD不能接收光电二极管PD的电荷。此外，FD电容C需要很大，以使得在由放大晶体管AMP转换为电压时的V不会变得太大(换句话说，使得其变小)。由此，当FD转换增益切换晶体管FDG导通时，FD转换增益切换晶体管FDG的栅极电容增加。因此，整个FD电容C增加。另一方面，当FD转换增益切换晶体管FDG断开时，整个FD电容C减小。以这种方式，通过切换FD转换增益切换晶体管FDG的导通和断开，可以使FD电容C可变并且可以切换转换效率。FD转换增益切换晶体管FDG例如是N型CMOS晶体管。

注意，未设置FD转换增益切换晶体管FDG的构成也是可能的。此时，例如，像素电路210包括三个晶体管，例如，放大晶体管AMP、选择晶体管SEL和复位晶体管RST。像素电路210具有诸如放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG等像素晶体管中的至少一个。

选择晶体管SEL可以设置在电源线VDD和放大晶体管AMP之间。在这种情况下，复位晶体管RST的漏极电气连接到电源线VDD和选择晶体管SEL的漏极。选择晶体管SEL的源极电气连接到放大晶体管AMP的漏极，并且选择晶体管SEL的栅极电气连接到行驱动信号线542(参照图1)。放大晶体管AMP的源极(像素电路210的输出端)电气连接到垂直信号线543，并且放大晶体管AMP的栅极电气连接到复位晶体管RST的源极。注意，尽管未示出，但是共享一个像素电路210的像素541的数量可以是四个以外的。例如，二个或八个像素541可以共享一个像素电路210。

图5示出了多个像素共享单元539和垂直信号线543的连接模式的示例。例如，在列方向排列的四个像素共享单元539被分成四组，并且垂直信号线543连接到四个组中的每个组。为了简化说明，图5示出了其中四个组中的每个组具有一个像素共享单元539的示例，但是四个组中的每个组可以包括多个像素共享单元539。如上所述，在成像装置1中，在列方向上排列的多个像素共享单元539可以被分为包括一个或多个像素共享单元539的组。例如，垂直信号线543和列信号处理单元550连接到这些组中的每一个，并且像素信号可以同时从各个组中读出。可选择地，在成像装置1中，一个垂直信号线543可以连接到在列方向上并置的多个像素共享单元539。此时，以时分方式从连接到一个垂直信号线543的多个像素共享单元539顺次读出像素信号。

[1.3.成像装置1的具体构成]

图6示出了在垂直于成像装置1的第一基板100、第二基板200和第三基板300的主面的方向上的断面构成的示例。为了容易理解，图6示意性地示出了构成要素的位置关系，并且可能与实际断面有所不同。在成像装置1中，第一基板100、第二基板200和第三基板300以该顺序层叠。成像装置1还具有在第一基板100的背面侧(光入射面侧)的光接收透镜401。可以在光接收透镜401与第一基板100之间设置滤色层(未示出)。例如，在像素541A、541B、541C和541D的每一个中设置光接收透镜401。成像装置1例如是背面照射型成像装置。成像装置1具有配置在中央部的像素阵列单元540和配置在像素阵列单元540的外侧的周边部540B。

第一基板100从光接收透镜401侧顺次具有绝缘膜111、固定电荷膜112、半导体层100S和配线层100T。半导体层100S由例如硅基板构成。半导体层100S在表面(配线层100T侧的表面)的一部分及其附近具有例如p阱层115，并且在其他区域(比p阱层115更深的区域)具有n型半导体区域114。例如，n型半导体区域114和p阱层115构成pn结型光电二极管PD。p阱层115是p型半导体区域。

图7A示出了第一基板100的平面构成的示例。图7A主要示出了像素分离部117、光电二极管PD、浮动扩散部FD、VSS接触区域118和传输晶体管TR的平面构成。将使用图7A连同图6一起来说明第一基板100的构成。

浮动扩散部FD和VSS接触区域118设置在半导体层100S的表面附近。浮动扩散部FD包括设置在p阱层115内的n型半导体区域。像素541A、541B、541C和541D的各个浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)设置为例如在像素共享单元539的中央部彼此接近(图7A)。后面将说明细节，并且包括在像素共享单元539中的四个浮动扩散部(浮动扩散部FD1、FD2、FD3和FD4)经由第一基板100内(更具体地，配线层100T内)的电气连接手段(后述的焊盘部120)彼此电气连接。另外，浮动扩散部FD经由电气手段(后述的贯通电极120E)从第一基板100连接到第二基板200(更具体地，从配线层100T连接到配线层200T)。在第二基板200中(更具体地，在配线层200T的内部)，通过电气手段，将浮动扩散部FD电气连接到放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极。

VSS接触区域118是电气连接到基准电位线VSS的区域，并且配置成与浮动扩散部FD分开。例如，在像素541A、541B、541C和541D中，浮动扩散部FD配置在各像素的V方向上的一端，而VSS接触区域118配置在各像素的另一端(图7A)。VSS接触区域118由例如p型半导体区域构成。VSS接触区域118连接到例如接地电位或固定电位。因此，基准电位被供给到半导体层100S。

除了光电二极管PD、浮动扩散部FD和VSS接触区域118之外，传输晶体管TR也设置在第一基板100中。光电二极管PD、浮动扩散部FD、VSS接触区域118和传输晶体管TR设置在像素541A、541B、541C和541D的每个中。传输晶体管TR设置在半导体层100S的前面侧(与光入射面侧相对的一侧，即，第二基板200侧)。传输晶体管TR具有传输栅TG。传输栅TG包括例如面对半导体层100S的前面的水平部分TGb和设置在半导体层100S内的垂直部分TGa。垂直部分TGa在半导体层100S的厚度方向上延伸。垂直部分TGa的一端与水平部分TGb接触，另一端设置在n型半导体区域114内。由于通过这种纵型晶体管构成传输晶体管TR，因此像素信号的传输不良几乎不会发生，并且提高了像素信号的读出效率。

传输栅TG的水平部分TGb从面对垂直部分TGa的位置例如在H方向上朝向像素共享单元539的中央部延伸(图7A)。因此，可以使到达传输栅TG的贯通电极(后述的贯通电极TGV)的H方向的位置接近连接到浮动扩散部FD和VSS接触区域118的贯通电极(后述的贯通电极120E和121E)的H方向的位置。例如，设置在第一基板100上的多个像素共享单元539具有彼此相同的构成(图7A)。

半导体层100S设置有将像素541A、541B、541C和541D彼此分离的像素分离部117。像素分离部117形成为在半导体层100S的法线方向(垂直于半导体层100S的表面的方向)上延伸。像素分离部117被设置为将像素541A、541B、541C和541D彼此隔开，并且具有例如格子状的平面形状(图7A和图7B)。像素分离部117例如将像素541A、541B、541C和541D彼此电气地和光学地分离。像素分离部117包括例如遮光膜117A和绝缘膜117B。对于遮光膜117A，例如，使用钨(W)等。绝缘膜117B设置在遮光膜117A与p阱层115或n型半导体区域114之间。绝缘膜117B由例如硅的氧化物(SiO)形成。像素分离部117具有例如全沟槽隔离(FTI)结构并且贯通半导体层100S。尽管未示出，但是像素分离部117不限于贯通半导体层100S的FTI结构。例如，可以使用不贯通半导体层100S的深沟槽隔离(DTI)结构。像素分离部117在半导体层100S的法线方向上延伸并且形成在半导体层100S的部分区域中。

半导体层100S设置有例如第一钉扎区域113和第二钉扎区域116。第一钉扎区域113设置在半导体层100S的背面附近，并且配置在n型半导体区域114和固定电荷膜112之间。第二钉扎区域116设置在像素分离部117的侧面，具体地，在像素分离部117与p阱层115或n型半导体区域114之间。第一钉扎区域113和第二钉扎区域116由例如p型半导体区域构成。

具有负的固定电荷的固定电荷膜112设置在半导体层100S和绝缘膜111之间。通过由固定电荷膜112诱导的电场，在半导体层100S的光接收面(背面)侧的界面上形成空穴累积层的第一钉扎区域113。因此，抑制了由于在半导体层100S的光接收面侧的界面状态起因的暗电流的产生。固定电荷膜112例如由具有负的固定电荷的绝缘膜形成。具有负的固定电荷的绝缘膜的材料的示例包括氧化铪、氧化锆、氧化铝、氧化钛和氧化钽。

遮光膜117A设置在固定电荷膜112和绝缘膜111之间。遮光膜117A可以与构成像素分离部117的遮光膜117A连续地设置。固定电荷膜112和绝缘膜111之间的遮光膜117A例如在面对半导体层100S内的像素分离部117的位置处选择性地设置。绝缘膜111被设置为覆盖遮光膜117A。绝缘膜111由例如氧化硅形成。

设置在半导体层100S和第二基板200之间的配线层100T从半导体层100S侧顺次具有层间绝缘膜119、焊盘部120和121、钝化膜122、层间绝缘膜123和接合膜124。传输栅TG的水平部分TGb例如设置在配线层100T中。层间绝缘膜119设置在半导体层100S的整个表面上并且与半导体层100S接触。层间绝缘膜119由例如氧化硅膜构成。注意，配线层100T的构成不限于上述的，并且可以是具有配线和绝缘膜的构成。

图7B示出了焊盘部120和121的构成以及图7A所示的平面构成。焊盘部120和121设置在层间绝缘膜119上的选择区域中。焊盘部120用于将像素541A、541B、541C和541D的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)彼此连接。例如，针对每个像素共享单元539，焊盘部120在平面图中配置在像素共享单元539的中央部(图7B)。焊盘部120被设置为跨着像素分离部117，并且被配置为与浮动扩散部FD1、FD2、FD3和FD4中的每一个的至少一部分重叠(图6和图7B)。具体地，焊盘部120形成在与共享像素电路210的多个浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)中的每一个的至少一部分以及形成在共享像素电路210的多个光电二极管PD(光电二极管PD1、PD2、PD3和PD4)之间的像素分离部117的至少一部分在垂直于半导体层100S的表面的方向上重叠的区域中。层间绝缘膜119设置有用于将焊盘部120与浮动扩散部FD1、FD2、FD3和FD4电气连接的连接过孔120C。连接过孔120C针对像素541A、541B、541C和541D中的每一个设置。例如，由于将焊盘部120的一部分埋入在连接过孔120C中，因此焊盘部120与浮动扩散部FD1、FD2、FD3和FD4电气连接。

焊盘部121用于将多个VSS接触区域118彼此连接。例如，在V方向相邻的一个像素共享单元539的像素541C和541D中设置的VSS接触区域118和在其他像素共享单元539的像素541A和541B中设置的VSS接触区域118通过焊盘部121电气连接。焊盘部121被设置为例如跨着像素分离部117，并且被配置为与这四个VSS接触区域118中的每一个的至少一部分重叠。具体地，焊盘部121形成在与多个VSS接触区域118中的每一个的至少一部分以及形成在多个VSS接触区域118之间的像素分离部117的至少一部分在垂直于半导体层100S的表面的方向上重叠的区域中。层间绝缘膜119设置有用于电气连接焊盘部121和VSS接触区域118的连接过孔121C。连接过孔121C针对像素541A、541B、541C和541D中的每一个设置。例如，由于将焊盘部121的一部分埋入在连接过孔121C中，因此焊盘部121与VSS接触区域118电气连接。例如，在V方向上并置的多个像素共享单元539中的每一个的焊盘部120和焊盘部121在H方向上被配置在基本相同的位置处(图7B)。

通过设置焊盘部120，可以减少在整个芯片中用于将各浮动扩散部FD连接到像素电路210(例如，放大晶体管AMP的栅电极)的配线。类似地，通过设置焊盘部121，可以减少在整个芯片中将电位供给到各VSS接触区域118的配线。因此，可以减小整个芯片的面积，抑制小型化像素中的配线之间的电气干扰，和/或通过减少部件数量来降低成本。

焊盘部120和121可以设置在第一基板100和第二基板200上的期望位置处。具体地，焊盘部120和121可以设置在配线层100T或半导体层200S的绝缘区域212中。在设置于配线层100T中的情况下，可以使焊盘部120和121与半导体层100S直接接触。具体地，焊盘部120和121可以直接连接到各浮动扩散部FD和/或VSS接触区域118中的每一个的至少一部分。此外，从连接到焊盘部120和121的浮动扩散部FD和/或VSS接触区域118中的每一个可以设置连接过孔120C和121C，并且焊盘部120和121可以设置在配线层100T和半导体层200S的绝缘区域212中的期望位置处。

特别地，在焊盘部120和121设置在配线层100T中的情况下，可以减少在半导体层200S的绝缘区域212中连接到浮动扩散部FD和/或VSS接触区域118的配线。因此，在用于形成像素电路210的第二基板200中，可以减小用于形成用于将浮动扩散部FD连接到像素电路210的贯通配线的绝缘区域212的面积。因此，可以确保用于形成像素电路210的第二基板200的大面积。通过确保用于像素电路210的面积，可以形成大的像素晶体管，并且可以通过减少噪声等而有助于提高图像质量。

特别地，在将FTI结构用于像素分离部117的情况下，优选的是，在每个像素541中设置浮动扩散部FD和/或VSS接触区域118。因此，通过使用焊盘部120和121的构成，可以大幅减少连接第一基板100和第二基板200的配线的数量。

此外，如图7B所示，例如，连接有多个浮动扩散部FD的焊盘部120和连接有多个VSS接触区域118的焊盘部121在V方向上直线状地交替配置。此外，焊盘部120和121形成在由多个光电二极管PD、多个传输栅TG和多个浮动扩散部FD围绕的位置处。因此，在用于形成多个元件的第一基板100中，可以自由地配置除了浮动扩散部FD和VSS接触区域118以外的元件，并且可以提高整个芯片的布局效率。此外，确保了在各像素共享单元539中形成的元件的布局的对称性，并且可以抑制各像素541的特性的变化。

焊盘部120和121由例如多晶硅(Poly Si)形成，更具体地，其中添加有杂质的掺杂多晶硅。优选的是，焊盘部120和121由具有高耐热性的导电材料形成，如多晶硅、钨(W)、钛(Ti)和氮化钛(TiN)。因此，可以在第二基板200的半导体层200S贴合到第一基板100之后形成像素电路210。其原因将在下面说明。注意，在下面的说明中，在将第一基板100和第二基板200的半导体层200S贴合在一起之后形成像素电路210的方法称为第一制造方法。

这里，也可以考虑在第二基板200上形成像素电路210，然后将像素电路210贴合到第一基板100(以下称为第二制造方法)。在第二制造方法中，用于电气连接的电极预先形成在第一基板100的表面(配线层100T的表面)和第二基板200的表面(配线层200T的表面)上。当第一基板100和第二基板200贴合在一起时，同时，在第一基板100的表面和第二基板200的表面的每一个上形成的用于电气连接的电极彼此接触。因此，包括在第一基板100中的配线和包括在第二基板200中的配线之间形成电气连接。因此，通过采用使用第二制造方法的成像装置1的构成，可以通过根据第一基板100和第二基板200的各自构成使用适当工艺来制造，并且可以制造高质量、高性能的成像装置。

在第二制造方法中，当将第一基板100和第二基板200贴合在一起时，由于用于贴合的制造设备的起因而可能发生对准误差。此外，第一基板100和第二基板200具有例如直径约几十厘米的尺寸，并且当第一基板100和第二基板200贴合在一起时，在第一基板100和第二基板200的各部分的微观区域中，可能发生基板的膨胀和收缩。基板的膨胀和收缩是由基板之间的接触时机的轻微偏移引起的。由于第一基板100和第二基板200的这种膨胀和收缩，可能在形成于第一基板100的表面和第二基板的表面的每一个上的用于电气连接的电极的位置中发生误差。在第二制造方法中，优选的是采取措施，使得即使发生这种误差，第一基板100和第二基板200的各自电极也彼此接触。具体地，考虑到上述误差，增加第一基板100和第二基板200的电极中的至少一者，或者优选地，两者均被增加。因此，当使用第二制造方法时，例如，形成在第一基板100或第二基板200的表面上的电极的尺寸(在基板的平面方向的尺寸)变得大于从第一基板100或第二基板200的内部在厚度方向上延伸到表面的内部电极的尺寸。

另一方面，由于用耐热性的导电材料形成焊盘部120和121，因此可以使用上述的第一制造方法。在第一制造方法中，在形成包括光电二极管PD和传输晶体管TR等的第一基板100之后，将第一基板100和第二基板200(半导体层200S)贴合在一起。此时，第二基板200处于构成像素电路210的有源元件和配线层等的图案未形成的状态。由于第二基板200处于形成图案之前的状态，所以即使当第一基板100和第二基板200被贴合时在贴合位置发生误差，贴合误差也不会导致第一基板100的图案和第二基板200的图案之间的对准误差。这是因为在将第一基板100和第二基板200贴合在一起之后形成第二基板200的图案。注意，当在第二基板上形成图案时，例如，在用于图案形成的曝光设备中，在以在第一基板上形成的图案作为对准对象的同时形成图案。出于上述原因，在通过第一制造方法制造成像装置1中，第一基板100和第二基板200之间的贴合位置的误差不构成问题。出于同样的理由，由第二制造方法引起的基板的膨胀和收缩起因的误差在通过第一制造方法制造成像装置1中不构成问题。

在第一制造方法中，以这种方式将第一基板100和第二基板200(半导体层200S)贴合在一起之后，在第二基板200上形成有源元件。其后，形成贯通电极120E和121E以及贯通电极TGV(图6)。在形成贯通电极120E、121E和TGV时，例如，通过使用曝光设备减少的投影曝光，从第二基板200的上方形成贯通电极的图案。因为使用了减小的曝光投影，所以即使在第二基板200和曝光设备之间的对准中发生误差，误差的大小也仅是在第二基板200中的上述第二制造方法的误差的误差分数(减小的曝光投影倍率的倒数)。因此，通过使用第一制造方法形成成像装置1，容易对准形成在第一基板100和第二基板200上的各个元件，并且可以制造高质量和高性能的成像装置。

通过使用第一制造方法制造的成像装置1具有与通过第二制造方法制造的成像装置不同的特征。具体地，在通过第一制造方法制造的成像装置1中，例如，贯通电极120E、121E和TGV从第二基板200到第一基板100具有基本恒定的厚度(在基板平面方向上的尺寸)。可选择地，当贯通电极120E、121E和TGV具有锥形形状时，它们具有恒定倾角的锥形形状。在具有这种贯通电极120E、121E和TGV的成像装置1中，可以容易地使像素541小型化。

这里，当通过第一制造方法制造成像装置1时，由于在将第一基板100和第二基板200(半导体层200S)贴合在一起之后在第二基板200上形成有源元件，所以第一基板100还受到形成活性元件所需的热处理的影响。因此，如上所述，优选的是，将具有高耐热性的导电材料用于设置在第一基板100上的焊盘部120和121。例如，焊盘部120和121优选的是由具有比第二基板200的配线层200T中包含的配线材料的至少一部分更高的熔点(即，更高的耐热性)的材料形成。例如，诸如掺杂的多晶硅、钨、钛或氮化钛等具有高耐热性的导电材料用于焊盘部120和121。因此，可以通过使用上述第一制造方法来制造成像装置1。

例如，钝化膜122设置在半导体层100S的整个表面上，以覆盖焊盘部120和121(图6)。钝化膜122例如由氮化硅(SiN)膜形成。层间绝缘膜123隔着钝化膜122覆盖焊盘部120和121。层间绝缘膜123例如设置在半导体层100S的整个表面上。层间绝缘膜123例如由硅的氧化物(SiO)膜形成。接合膜124设置在第一基板100(具体地，配线层100T)和第二基板200的贴合面上。即，接合膜124与第二基板200接触。接合膜124设置在第一基板100的整个主面上。接合膜124例如由氮化硅膜形成。

光接收透镜401例如隔着固定电荷膜112和绝缘膜111面对半导体层100S(图6)。光接收透镜401例如设置在面对像素541A、541B、541C和541D的各自光电二极管PD的位置。

第二基板200从第一基板100侧顺次具有半导体层200S和配线层200T。半导体层200S由硅基板形成。在半导体层200S中，在厚度方向上设置有阱区域211。阱区域211例如是p型半导体区域。第二基板200设置有针对每个像素共享单元539配置的像素电路210。像素电路210例如设置在半导体层200S的前面侧(配线层200T侧)。在成像装置1中，第二基板200以第二基板200的背面侧(半导体层200S侧)面对第一基板100的前面侧(配线层100T侧)的方式贴合到第一基板100。即，第二基板200前对背地贴合到第一基板100。

图8～12示意性地示出了第二基板200的平面构成的示例。图8示出了设置在半导体层200S的表面附近的像素电路210的构成。图9示意性地示出了配线层200T(具体地，后述的第一配线层W1)、连接到配线层200T的半导体层200S以及第一基板100的各部分的构成。图10～12示出了配线层200T的平面构成的示例。在下文中，将参照图8～12连同图6一起说明第二基板200的构成。在图8和图9中，光电二极管PD的外形(像素分离部117和光电二极管PD之间的边界)由虚线表示，并且在与构成像素电路210的各晶体管的栅电极重叠的部分处的半导体层200S与元件隔离区域213或绝缘区域212之间的边界由点线表示。在与放大晶体管AMP的栅电极重叠的部分中，半导体层200S与元件隔离区域213之间的边界以及元件隔离区域213与绝缘区域212之间的边界设置在沟道宽度方向的一侧。

第二基板200设置有用于划分半导体层200S的绝缘区域212和设于半导体层200S的厚度方向的一部分中的元件隔离区域213(图6)。例如，在设置在H方向上彼此相邻的两个像素电路210之间的绝缘区域212中，配置有连接到这两个像素电路210的两个像素共享单元539的贯通电极120E和121E以及贯通电极TGV(贯通电极TGV1、TGV2、TGV3和TGV4)(图9)。

绝缘区域212具有与半导体层200S的厚度基本相同的厚度(图6)。半导体层200S被绝缘区域212划分。在绝缘区域212中配置有贯通电极120E和121E以及贯通电极TGV。绝缘区域212由例如氧化硅形成。

贯通电极120E和121E以在厚度方向上贯通绝缘区域212的方式设置。贯通电极120E和121E的上端连接到配线层200T的配线(后述的第一配线W1、第二配线W2、第三配线W3和第四配线W4)。贯通电极120E和121E以贯通绝缘区域212、接合膜124、层间绝缘膜123和钝化膜122的方式设置，其下端连接到焊盘部120、121(图6)。贯通电极120E用于电气连接焊盘部120和像素电路210。即，贯通电极120E将第一基板100的浮动扩散部FD电气连接到第二基板200的像素电路210。贯通电极121E用于电气连接焊盘部121和配线层200T的基准电位线VSS。即，贯通电极121E将第一基板100的VSS接触区域118电气连接到第二基板200的基准电位线VSS。

贯通电极TGV以在厚度方向上贯通绝缘区域212的方式设置。贯通电极TGV的上端连接到配线层200T的配线。贯通电极TGV以贯通绝缘区域212、接合膜124、层间绝缘膜123、钝化膜122和层间绝缘膜119的方式设置，其下端连接到传输栅TG(图6)。贯通电极TGV用于将像素541A、541B、541C和541D中的每一个的传输栅TG(传输栅TG1、TG2、TG3或TG4)电气连接到配线层200T的配线(行驱动信号线542的一部分，具体地，后述的图11的配线TRG1、TRG2、TRG3和TRG4)。即，第一基板100的传输栅TG通过贯通电极TGV电气连接到第二基板200的配线TRG，并且驱动信号被发送到每个传输晶体管TR(传输晶体管TR1、TR2、TR3和TR4)。

绝缘区域212是用于将为了把第一基板100和第二基板200电气连接的贯通电极120E和121E以及贯通电极TGV与半导体层200S绝缘的区域。例如，在设置在H方向彼此相邻的两个像素电路210(像素共享单元539)之间的绝缘区域212中，配置有连接到两个像素电路210的贯通电极120E、121E和贯通电极TGV(贯通电极TGV1、TGV2、TGV3和TGV4)。绝缘区域212被设置为例如在V方向上延伸(图8和图9)。这里，通过设计传输栅TG的水平部分TGb的配置，与垂直部分TGa的位置相比，贯通电极TGV在H方向上的位置被配置为更接近贯通电极120E和121E在H方向上的位置(图7A和图9)。例如，贯通电极TGV在H方向上配置在与贯通电极120E和120E基本相同的位置处。因此，贯通电极120E和121E以及贯通电极TGV可以在沿着V方向延伸的绝缘区域212中一起设置。作为另一个配置例，可以想到的是，仅仅在与垂直部分TGa重叠的区域中设置水平部分TGb。在这种情况下，贯通电极TGV形成在垂直部分TGa的大致正上方，并且例如，贯通电极TGV配置在各像素541的H方向和V方向的大致中央部。此时，贯通电极TGV的H方向的位置与贯通电极120E和121E的H方向的位置大大地偏离。例如，绝缘区域212被设置在贯通电极TGV以及贯通电极120E和121E的周围，以使它们与相邻的半导体层200S电气绝缘。在贯通电极TGV的H方向的位置与贯通电极120E和121E的H方向的位置大大地分开的情况下，需要在各贯通电极120E、121E和TGV的周围独立地设置绝缘区域212。因此，半导体层200S被微细地划分。与此相比，在贯通电极120E和121E以及贯通电极TGV在沿着V方向延伸的绝缘区域212中一起配置的布局中，可以增加半导体层200S在H方向上的尺寸。因此，可以确保半导体层200S中的半导体元件形成区域的大面积。因此，例如，可以增大放大晶体管AMP的尺寸并抑制噪声。

如参照图4所说明的，像素共享单元539具有以下结构，其中电气连接设置在多个像素541中的各个浮动扩散部FD，并且多个像素541共享一个像素电路210。浮动扩散部FD之间的电气连接由设置在第一基板100上的焊盘部120进行(图6和图7B)。设置在第一基板100上的电气连接部(焊盘部120)和设置在第二基板200上的像素电路210经由一个贯通电极120E电气连接。作为另一个结构例，可以想到的是，在第二基板200上设置浮动扩散部FD之间的电气连接部。在这种情况下，像素共享单元539设置有连接到浮动扩散部FD1、FD2、FD3和FD4的四个贯通电极。因此，在第二基板200中，贯通半导体层200S的贯通电极的数量增加，并且使这些贯通电极的周围绝缘的绝缘区域212变大。与此相比，在将焊盘部120设置在第一基板100上的结构中(图6和图7B)，可以减少贯通电极的数量并且可以减小绝缘区域212。因此，可以确保半导体层200S中的半导体元件形成区域的大面积。因此，例如可以增大放大晶体管AMP的尺寸并抑制噪声。

元件隔离区域213设置在半导体层200S的表面侧。元件隔离区域213具有STI(浅沟槽隔离)结构。在元件隔离区域213中，在厚度方向(垂直于第二基板200的主面的方向)上挖掘半导体层200S，并且绝缘膜被埋入在挖掘部中。绝缘膜由例如氧化硅形成。元件隔离区域213根据像素电路210的布局将构成像素电路210的多个晶体管彼此隔离。半导体层200S(具体地，阱区域211)在元件隔离区域213的下方(半导体层200S的深部)延伸。

这里，参照图7A、图7B和图8，将说明第一基板100中的像素共享单元539的外形形状(在基板的平面方向上的外形形状)和第二基板200中的像素共享单元539的外形形状之间的差异。

在成像装置1中，像素共享单元539设置在第一基板100和第二基板200两者上。例如，设置在第一基板100上的像素共享单元539的外形形状和设置在第二基板200上的像素共享单元539的外形形状彼此不同。

在图7A和图7B中，像素541A、541B、541C和541D的轮廓由交替的点划线表示，像素共享单元539的外形形状由粗线表示。例如，第一基板100的像素共享单元539包括在H方向上彼此相邻配置的两个像素541(像素541A和541B)和在V方向上与其相邻配置的两个像素541(像素541C和541D)。即，第一基板100的像素共享单元539包括相邻两行×两列的四个像素541，并且第一基板100的像素共享单元539具有大致正方形的外形形状。在像素阵列单元540中，这样的像素共享单元539以H方向上的两个像素间距(间距对应于两个像素541)和V方向上的两个像素间距(间距对应于两个像素541)彼此相邻地配置。

在图8和图9中，像素541A、541B、541C和541D的轮廓由交替的长短虚线表示，并且像素共享单元539的外形形状由粗线表示。例如，第二基板200的像素共享单元539的外形形状小于在H方向上的第一基板100的像素共享单元539并且大于在V方向上的第一基板100的像素共享单元539。例如，第二基板200的像素共享单元539以与H方向上的一个像素对应的尺寸(区域)和与V方向上的四个像素对应的尺寸形成。即，第二基板200的像素共享单元539以与相邻的一行×四列中排列的像素相对应的尺寸形成，并且第二基板200的像素共享单元539具有大致矩形的外形形状。

例如，在各像素电路210中，选择晶体管SEL、放大晶体管AMP，复位晶体管RST和FD转换增益切换晶体管FDG在V方向上顺次并排配置(图8)。如上所述，通过将各像素电路210的外形形状设置为大致矩形形状，可以将四个晶体管(选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG)在一个方向(图8中的V方向)并排配置。因此，放大晶体管AMP的漏极和复位晶体管RST的漏极可以由一个扩散区域(连接到电源线VDD的扩散区域)共享。例如，各像素电路210的形成区域也可以设置成大致正方形形状(参照后述的图21)。在这种情况下，沿着一个方向配置两个晶体管，并且难以在一个扩散区域中共享放大晶体管AMP的漏极和复位晶体管RST的漏极。因此，通过将像素电路210的形成区域设置为大致矩形形状，容易将四个晶体管彼此紧密地配置，并且可以减小像素电路210的形成区域。即，可以使像素小型化。此外，当不需要减小像素电路210的形成区域时，可以增大放大晶体管AMP的形成区域并抑制噪声。

例如，在半导体层200S的表面附近，除了选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG之外，还设置有连接到基准电位线VSS的VSS接触区域218。VSS接触区域218例如由p型半导体区域形成。VSS接触区域218经由配线层200T的配线和贯通电极121E电气连接到第一基板100(半导体层100S)的VSS接触区域118。VSS接触区域218例如经由元件隔离区域213设置在与FD转换增益切换晶体管FDG的源极相邻的位置(图8)。

接下来，将参照图7B和图8说明设置在第一基板100中的像素共享单元539和设置在第二基板200中的像素共享单元539之间的位置关系。例如，在第一基板100的V方向上排列的两个像素共享单元539中的一个像素共享单元539(例如，图7B中的纸面的上侧)连接到在第二基板200的H方向上排列的两个像素共享单元539中的一个像素共享单元539(例如，图8中的纸面的左侧)。例如，在第一基板100的V方向上排列的两个像素共享单元539中的另一个像素共享单元539(例如，图7B中的纸面的下侧)连接到在第二基板200的H方向上排列的两个像素共享单元539中的另一个像素共享单元539(例如，图8中的纸面的右侧)。

例如，在第二基板200的H方向上排列的两个像素共享单元539中，一个像素共享单元539的内部布局(晶体管的配置等)大致等于其中另一个像素共享单元539的内部布局在V方向和H方向上反转的布局。下面将说明通过这种布局获得的效果。

在第一基板100的V方向上排列的两个像素共享单元539中，各个焊盘部120配置在像素共享单元539的外形形状的中央部，即，在像素共享单元539的V方向和H方向的中央部(图7B)。另一方面，如上所述，由于第二基板200的像素共享单元539具有在V方向上较长的大致矩形外形形状，因此，例如，连接到焊盘部120的放大晶体管AMP配置在从像素共享单元539的V方向的中央在纸面向上移位的位置。例如，当在第二基板200的H方向上排列的两个像素共享单元539的内部布局相同时，一个像素共享单元539的放大晶体管AMP与焊盘部120(例如，图7中的纸面上侧的像素共享单元539的焊盘部120)之间的距离相对较短。然而，另一个像素共享单元539的放大晶体管AMP与焊盘部120(例如，图7中的纸面下侧的像素共享单元539的焊盘部120)之间的距离较长。为此，连接放大晶体管AMP和焊盘部120所需的配线的面积增大，并且像素共享单元539的配线布局可能复杂。这可能会影响成像装置1的小型化。

另一方面，在第二基板200的H方向排列的两个像素共享单元539中，通过至少在V方向上反转彼此的内部布局，这两个像素共享单元539二者的放大晶体管AMP和焊盘部120之间的距离可以缩短。因此，与在第二基板200的H方向上排列的两个像素共享单元539的内部布局相同的构成相比，成像装置1可以容易地小型化。注意，尽管第二基板200的多个像素共享单元539中的每一个的平面布局在图8所示的范围内是左右对称的，但是当包括后述的图9所示的第一配线层W1的布局时，平面布局是左右不对称的。

此外，优选的是，在第二基板200的H方向上排列的两个像素共享单元539的内部布局在H方向上彼此反转。其原因将在下面说明。如图9所示，在第二基板200的H方向上排列的两个像素共享单元539分别连接到第一基板100的焊盘部120和121。例如，焊盘部120和121配置在第二基板200的H方向上排列的两个像素共享单元539的H方向的中央部(在H方向上排列的两个像素共享单元539之间)。因此，通过使在第二基板200的H方向上排列的两个像素共享单元539的内部布局也在H方向上彼此反转，第二基板200的多个像素共享单元539中的每一个与焊盘部120和121之间的距离可以减小。即，可以更容易地使成像装置1小型化。

此外，第二基板200的像素共享单元539的轮廓的位置可以不与第一基板100的像素共享单元539的任何轮廓的位置对准。例如，在第二基板200的H方向上排列的两个像素共享单元539中的一个像素共享单元539(例如，图9中的纸面的左侧)中，V方向的一侧(例如，图9中的纸面的上侧)的轮廓配置在第一基板100的对应像素共享单元539(例如，图7B中的纸面的上侧)的V方向的一侧的轮廓的外侧。此外，在第二基板200的H方向上排列的两个像素共享单元539的另一个像素共享单元539(例如，图9中的纸面的右侧)中，V方向的另一侧(例如，图9中的纸面的下侧)的轮廓配置在第一基板100的对应像素共享单元539(例如，图7B中的纸面的下侧)的V方向的另一侧的轮廓的外侧。如上所述，通过将第二基板200的像素共享单元539和第一基板100的像素共享单元539彼此并排配置，可以缩短放大晶体管AMP与焊盘部120之间的距离。因此，成像装置1可以容易地小型化。

此外，第二基板200的多个像素共享单元539的轮廓的位置可以不彼此对准。例如，在第二基板200的H方向上排列的两个像素共享单元539被配置为使得其V方向的轮廓的位置移位。因此，可以缩短放大晶体管AMP和焊盘部120之间的距离。因此，成像装置1可以容易地小型化。

参照图7B和图9说明像素阵列单元540中的像素共享单元539的重复配置。第一基板100的像素共享单元539具有H方向的两个像素541的尺寸和V方向的两个像素541的尺寸(图7B)。例如，在第一基板100的像素阵列单元540中，具有与四个像素541相对应的尺寸的像素共享单元539以H方向的两个像素间距(间距对应于两个像素541)和V方向的两个像素间距(间距对应于两个像素541)相邻且重复地配置。可选择地，第一基板100的像素阵列单元540可以设置有成对的像素共享单元539，其中每两个像素共享单元539在V方向上彼此相邻地配置。在第一基板100的像素阵列单元540中，例如，成对的像素共享单元539以H方向的两个像素间距(间距对应于两个像素541)和V方向的四个像素间距(间距对应于四个像素541)相邻且重复地配置。第二基板200的像素共享单元539具有H方向的一个像素541的尺寸和V方向的四个像素541的尺寸(图9)。例如，第二基板200的像素阵列单元540设置有一对像素共享单元539，其包括具有与四个像素541相对应的尺寸的两个像素共享单元539。像素共享单元539在H方向上彼此相邻地配置并且在V方向上移位地配置。在第二基板200的像素阵列单元540中，例如，这样的成对的像素共享单元539以H方向的两个像素间距(间距对应于两个像素541)和V方向的四个像素间距(间距对应于四个像素541)相邻地且无间隙地重复配置。因此，通过像素共享单元539的这种重复配置，可以无间隙地配置像素共享单元539。因此，成像装置1可以容易地小型化。

放大晶体管AMP优选具有例如Fin型的三维结构(图6)。因此，有效栅极宽度的尺寸变大，并且可以抑制噪声。选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG具有例如平面结构。放大晶体管AMP可以具有平面结构。可选择地，选择晶体管SEL、复位晶体管RST或FD转换增益切换晶体管FDG可以具有三维结构。

配线层200T包括例如钝化膜221、层间绝缘膜222和多个配线(第一配线层W1、第二配线层W2、第三配线层W3和第四配线层W4)。钝化膜221例如与半导体层200S的表面接触，并且覆盖半导体层200S的整个表面。钝化膜221覆盖选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG的各自栅电极。层间绝缘膜222设置在钝化膜221和第三基板300之间。多个配线(第一配线层W1、第二配线层W2、第三配线层W3和第四配线层W4)通过层间绝缘膜222分开。层间绝缘膜222由例如氧化硅形成。

配线层200T从半导体层200S侧顺次设有例如第一配线层W1、第二配线层W2、第三配线层W3、第四配线层W4以及接触部201和202。层间绝缘膜222设置有用于连接第一配线层W1、第二配线层W2、第三配线层W3或第四配线层W4与其下层的多个连接部。连接部是其中导电材料埋入在设于层间绝缘膜222中的连接孔内的部分。例如，层间绝缘膜222设置有连接第一配线层W1和半导体层200S的VSS接触区域218的连接部218V。例如，将第二基板200的元件彼此连接的连接部的孔径不同于贯通电极120E和121E以及贯通电极TGV的孔径。具体地，优选的是，将第二基板200的元件彼此连接的连接孔的孔径小于贯通电极120E和121E以及贯通电极TGV的孔径。其原因将在下面说明。设置在配线层200T内的连接部(连接部218V等)的深度小于贯通电极120E和121E以及贯通电极TGV的深度。因此，与贯通电极120E和121E以及贯通电极TGV相比，连接部允许容易地用导电材料填充连接孔。通过使连接部的孔径小于贯通电极120E和121E以及贯通电极TGV的孔径，成像装置1可以容易地小型化。

例如，第一配线层W1连接贯通电极120E、放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极(具体地，连接孔到达FD转换增益切换晶体管FDG的源极)。第一配线层W1连接例如贯通电极121E和连接部218V，从而电气连接半导体层200S的VSS接触区域218和半导体层100S的VSS接触区域118。

接下来，将参照图10～12说明配线层200T的平面构成。图10示出了第一配线层W1和第二配线层W2的平面构成的示例。图11示出了第二配线层W2和第三配线层W3的平面构成的示例。图12示出了第三配线层W3和第四配线层W4的平面构成的示例。

例如，第三配线层W3包括在H方向(行方向)上延伸的配线TRG1、TRG2、TRG3、TRG4、SELL、RSTL和FDGL(图11)。这些配线对应于参照图4说明的多个行驱动信号线542。配线TRG1、TRG2、TRG3和TRG4分别用于将驱动信号发送到传输栅TG1、TG2、TG3和TG4。配线TRG1、TRG2、TRG3和TRG4分别经由第二配线层W2、第一配线层W1和贯通电极120E连接到传输栅TG1、TG2、TG3和TG4。配线SELL用于将驱动信号发送到选择晶体管SEL的栅极，配线RSTL用于将驱动信号发送到复位晶体管RST的栅极，并且配线FDGL用于将驱动信号发送到FD转换增益切换晶体管FDG的栅极。配线SELL、RSTL和FDGL分别经由第二配线层W2、第一配线层W1和连接部连接到选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG的栅极。

例如，第四配线层W4包括在V方向(列方向)上延伸的电源线VDD、基准电位线VSS和垂直信号线543(图12)。电源线VDD经由第三配线层W3、第二配线层W2、第一配线层W1和连接部连接到放大晶体管AMP的漏极和复位晶体管RST的漏极。基准电位线VSS经由第三配线层W3、第二配线层W2、第一配线层W1和连接部218V连接到VSS接触区域218。此外，基准电位线VSS经由第三配线层W3、第二配线层W2、第一配线层W1、贯通电极121E和焊盘部121连接到第一基板100的VSS接触区域118。垂直信号线543经由第三配线层W3、第二配线层W2、第一配线层W1和连接部连接到选择晶体管SEL的源极(Vout)。

接触部201和202可以设置在平面图中与像素阵列单元540重叠的位置处(例如，图3)，或者可以设置在像素阵列单元540的外侧的周边部540B上(例如，图6)。接触部201和202设置在第二基板200的表面(配线层200T侧的表面)上。接触部201和202例如由诸如Cu(铜)和Al(铝)等金属形成。接触部201和202在配线层200T的表面(第三基板300侧的表面)上露出。接触部201和202用于第二基板200和第三基板300之间的电气连接以及用于将第二基板200和第三基板300彼此贴合。

图6示出了其中在第二基板200的周边部540B设置周边电路的示例。该周边电路可以包括行驱动单元520的一部分或者列信号处理单元550的一部分等。此外，如图3所示，周边回路可以未配置在第二基板200的周边部540B中，并且连接孔H1和H2可以配置在像素阵列单元540附近。

第三基板300从第二基板200侧顺次具有例如配线层300T和半导体层300S。例如，半导体层300S的表面设置在第二基板200侧。半导体层300S由硅基板形成。在半导体层300S的前面侧的一部分上设置电路。具体地，在半导体层300S的前面侧的一部分上，例如，设置有输入单元510A、行驱动单元520、时序控制单元530、列信号处理单元550、图像信号处理单元560或输出单元510B中的至少一部分。设置在半导体层300S和第二基板200之间的配线层300T包括例如层间绝缘膜、被层间绝缘膜隔开的多个配线层以及接触部301和302。接触部301和302在配线层300T的表面(第二基板200侧的表面)上露出，接触部301与第二基板200的接触部201接触，接触部302与第二基板200的接触部202接触。接触部301和302电气连接到形成在半导体层300S中的电路(例如，输入单元510A、行驱动单元520、时序控制单元530、列信号处理单元550、图像信号处理单元560和输出单元510B中的至少一个)。接触部301和302例如由诸如Cu(铜)和Al(铝)等金属形成。例如，外部端子TA经由连接孔H1连接到输入单元510A，外部端子TB经由连接孔H2连接到输出单元510B。

这里，将说明成像装置1的特征。

通常，成像装置主要包括光电二极管和像素电路。这里，如果增加光电二极管的面积，则作为光电转换的结果而产生的电荷增加，因此，像素信号的信噪比(S/N比)改善，并且成像装置可以输出更好的图像数据(图像信息)。另一方面，如果增大像素电路中包含的晶体管的尺寸(特别是放大晶体管的尺寸)，则像素电路中产生的噪声减小，因此，成像信号的S/N比改善，并且成像装置可以输出更好的图像数据(图像信息)。

然而，在其中光电二极管和像素电路设置在同一半导体基板上的成像装置中，如果在半导体基板的有限面积内增加光电二极管的面积，则可以想到的是，设置在像素电路中的晶体管的尺寸可以变小。此外，如果增大设置在像素电路中的晶体管的尺寸，则可以想到的是，光电二极管的面积可以变小。

为了解决这些问题，例如，本实施方案的成像装置1使用如下的结构，其中多个像素541共享一个像素电路210并且通过与光电二极管PD重叠来配置共享的像素电路210。因此，可以实现使光电二极管PD的面积尽可能大，并且在半导体基板的有限面积内使设置在像素电路210中的晶体管的尺寸尽可能大。因此，可以改善像素信号的S/N比，并且成像装置1可以输出更好的图像数据(图像信息)。

当实现其中多个像素541共享一个像素电路210并且通过与光电二极管PD重叠来配置像素电路210的结构时，连接到一个像素电路210的多个配线从多个像素541的各自浮动扩散部FD延伸。为了确保用于形成像素电路210的半导体基板200的较大面积，例如，可以形成将多个延伸配线互连并集成为一个的连接配线。类似地，对于从VSS接触区域118延伸的多个配线，可以形成将多个延伸配线互连并集成为一个的连接配线。

例如，如果将从多个像素541的各自浮动扩散部FD延伸的多个配线互连的连接配线形成在形成有像素电路210的半导体基板200上，则可以想到的是，形成包括在像素电路210中的晶体管的面积变小。类似地，如果将从多个像素541的各自VSS接触区域118延伸的多个配线互连并集成为一个的连接配线形成在形成有像素电路210的半导体基板200上，则可以想到的是，形成包括在像素电路210中的晶体管的面积变小。

为了解决这些问题，例如，在本实施方案的成像装置1中，可以设置如下的结构，其中多个像素541共享一个像素电路210并且通过与光电二极管PD重叠来配置共享的像素电路210，其中将多个像素541的各自浮动扩散部FD互连并集成为一个的连接配线以及将设置在多个像素541中的各自VSS接触区域118互连并集成为一个的连接配线设置在第一基板100上。

这里，如果上述第二制造方法用作用于在第一基板100中设置将多个像素541的各自浮动扩散部FD互连并集成为一个的连接配线以及将多个像素541的各自VSS接触区域118互连并集成为一个的连接配线的制造方法，例如，可以根据第一基板100和第二基板200中的每一个的构成使用适当的工艺来执行制造，并且可以制造高质量、高性能的成像装置。此外，第一基板100和第二基板200的连接配线可以通过简单的工艺来形成。具体地，在使用上述第二制造方法的情况下，在成为第一基板100和第二基板200之间的贴合边界面的第一基板100的表面和第二基板200的表面上分别设置与浮动扩散部FD连接的电极和与VSS接触区域118连接的电极。此外，优选的是，扩大形成在第一基板100和第二基板200的表面上的电极，使得当这两个基板贴合在一起时，即使设置在两个基板的表面上的电极移位，在这两个基板的表面上形成的电极也彼此接触。在这种情况下，可以想到的是，可能难以在设于成像装置1中的各像素的有限面积中配置上述电极。

为了解决在第一基板100和第二基板200之间的贴合边界面上需要大电极的问题，例如，作为本实施方案的成像装置1的制造方法(其中多个像素541共享一个像素电路210并且通过与光电二极管PD重叠来配置共享的像素电路210)，可以使用上述第一制造方法。因此，形成在第一基板100和第二基板200上的各元件可以容易地彼此对准，并且可以制造具有高质量和高性能的成像装置。此外，可以设置通过使用该制造方法产生的固有结构。即，设置如下的结构，其中第一基板100的半导体层100S和配线层100T以及第二基板200的半导体层200S和配线层200T顺次层叠，换句话说，第一基板100和第二基板200面对背地层叠，并且设置有从第二基板200的半导体层200S的前面侧贯通半导体层200S和第一基板100的配线层100T以到达第一基板100的半导体层100S的前面的贯通电极120E和121E。

在其中将多个像素541的各自浮动扩散部FD互连并集成为一个的连接配线以及将多个像素541的各自VSS接触区域118互连并集成为一个的连接配线设置在第一基板100上的结构中，如果使用第一制造方法将这种结构和第二基板200层叠并且在第二基板200上形成像素电路210，则存在如下的可能性，形成设置在像素电路210上的有源元件所需的热处理影响形成在第一基板100上的上述连接配线。

因此，为了解决当形成有源元件时的热处理影响连接配线的上述问题，在本实施方案的成像装置1中，期望的是，使用对于将多个像素541的各自浮动扩散部FD互连并集成为一个的连接配线以及将多个像素541的各自VSS接触区域118互连并集成为一个的连接配线具有高耐热性的导电材料。具体地，作为具有高耐热性的导电材料，可以使用具有比第二基板200的配线层200T中包含的至少一部分配线材料更高的熔点的材料。

如上所述，例如，本实施方案的成像装置1具有(1)其中第一基板100和第二基板200面对背地层叠的结构(具体地，其中第一基板100的半导体层100S和配线层100T以及第二基板200的半导体层200S和配线层200T顺次层叠的结构)，(2)其中设置有从第二基板200的半导体层200S的前面侧贯通半导体层200S和第一基板100的配线层100T并到达第一基板100的半导体层100S的前面的贯通电极120E和121E的结构，和(3)其中将设置在多个像素541中的各自浮动扩散部FD互连并集成为一个的连接配线以及将设置在多个像素541中的各自VSS接触区域118互连并集成为一个的连接配线由高耐热性的导电材料形成的结构，因此，在第一基板100和第二基板200之间的界面处未设置大的电极的情况下，可以使第一基板100设置有将设置在多个像素541中的各自浮动扩散部FD互连并集成为一个的连接配线以及将设置在多个像素541中的各自VSS接触区域118互连并集成为一个的连接配线。

[1.4.成像装置1的操作]

接下来，将参照图13和图14说明成像装置1的操作。图13和图14是通过将表示各信号的路径的箭头添加到图3中而成的图。在图13中，从外部输入到成像装置1的输入信号以及电源电位和基准电位的路径由箭头表示。在图14中，从成像装置1输出到外部的像素信号的信号路径由箭头表示。例如，经由输入单元510A输入到成像装置1的输入信号(例如，像素时钟和同步信号)被传送到第三基板300的行驱动单元520，并且在行驱动单元520中创建行驱动信号。行驱动信号经由接触部301和201被发送到第二基板200。此外，行驱动信号经由配线层200T内的行驱动信号线542到达像素阵列单元540的各个像素共享单元539。在已经到达第二基板200的像素共享单元539的行驱动信号中，传输栅TG以外的驱动信号被输入到像素电路210，并且包括在像素电路210中的各晶体管被驱动。用于传输栅TG的驱动信号经由贯通电极TGV输入到第一基板100的传输栅TG1、TG2、TG3和TG4，并且驱动像素541A、541B、541C和541D(图13)。此外，从成像装置1的外部供给到第三基板300的输入单元510A(输入端子511)的电源电位和基准电位经由接触部301和201被发送到第二基板200，并且经由配线层200T内的配线供给到像素共享单元539的各个像素电路210。基准电位还经由贯通电极121E供给到第一基板100的像素541A、541B、541C和541D。另一方面，由第一基板100的像素541A、541B、541C和541D光电转换的像素信号经由贯通电极120E被发送到每个像素共享单元539中的第二基板200的像素电路210。基于该像素信号的像素信号经由垂直信号线543以及接触部202和302从像素电路210发送到第三基板300。该像素信号由第三基板300的列信号处理单元550和图像信号处理单元560处理，然后经由输出单元510B输出到外部。

[1.5.效果]

在本实施方案中，像素541A、541B、541C和541D(像素共享单元539)以及像素电路210分别设置在不同的基板(第一基板100和第二基板200)上。因此，与像素541A、541B、541C，541C和541D以及像素电路210形成在同一基板上的情况相比，可以扩大像素541A、541B、541C和541D以及像素电路210的面积。因此，可以增大通过光电转换获得的像素信号的量并减少像素电路210的晶体管的噪声。因此，像素信号的信噪比改善，并且成像装置1可以输出更好的像素数据(图像信息)。此外，可以使成像装置1小型化(换句话说，可以减小像素尺寸并且可以减小成像装置1的尺寸)。成像装置1可以通过减小像素尺寸来增加每单位面积的像素数量，并且可以输出高质量图像。

此外，在成像装置1中，第一基板100和第二基板200通过设置在绝缘区域212中的贯通电极120E和121E彼此电气连接。例如，也可以考虑通过使焊盘电极彼此接合而连接第一基板100和第二基板200的方法，或者通过贯通半导体层的配线(例如，硅通孔(TSV))进行连接的方法。与这种方法相比，通过在绝缘区域212中设置贯通电极120E和121E，用于连接第一基板100和第二基板200的面积可以减小。因此，可以减小像素尺寸，并且可以进一步减小成像装置1的尺寸。此外，可以通过使每个像素的面积进一步最小化来进一步提高分辨率。当不需要减小芯片尺寸时，可以扩大像素541A、541B、541C和541D以及像素电路210的形成区域。因此，可以增大通过光电转换获得的像素信号的量并减少设置在像素电路210中的晶体管的噪声。因此，像素信号的信噪比改善，并且成像装置1可以输出更好的像素数据(图像信息)。

此外，在成像装置1中，像素电路210、列信号处理单元550和图像信号处理单元560分别设置在彼此不同的基板(第二基板200和第三基板300)上。因此，与像素电路210以及列信号处理单元550和图像信号处理单元560形成在同一基板上的情况相比，可以扩大像素电路210的面积以及列信号处理单元550和图像信号处理单元560的面积。因此，可以减少在列信号处理单元550中产生的噪声，并且可以在图像信号处理单元560中搭载先进的图像处理电路。因此，像素信号的信噪比改善，并且成像装置1可以输出更好的像素数据(图像信息)。

此外，在成像装置1中，像素阵列单元540设置在第一基板100和第二基板200上，并且列信号处理单元550和图像信号处理单元560设置在第三基板300上。此外，连接第二基板200和第三基板300的接触部201、202、301和302形成在像素阵列单元540的上方。因此，接触部201、202、301和302可以自由地布局，而没有设置在像素阵列中的各种配线对布局的干涉。因此，可以将接触部201、202、301和302用于第二基板200和第三基板300之间的电气连接。通过使用接触部201、202、301和302，例如，列信号处理单元550和图像信号处理单元560在布局上具有高度自由度。因此，可以减少在列信号处理单元550中产生的噪声，并且可以在图像信号处理单元560中搭载先进的图像处理电路。因此，像素信号的信噪比改善，并且成像装置1可以输出更好的像素数据(图像信息)。

此外，在成像装置1中，像素分离部117贯通半导体层100S。因此，即使在相邻像素(像素541A、541B、541C和541D)之间的距离由于每个像素的面积的小型化而缩短的情况下，也可以抑制像素541A、541B、541C和541D之间的混色。因此，像素信号的信噪比改善，并且成像装置1可以输出更好的像素数据(图像信息)。

此外，在成像装置1中，针对每个像素共享单元539设置像素电路210。因此，与针对像素541A、541B、541C和541D中的每一个设置像素电路210的情况相比，构成像素电路210的晶体管(放大晶体管AMP、复位晶体管RST、选择晶体管SEL、FD转换增益切换晶体管FDG)的形成区域可以增大。例如，可以通过增大放大晶体管AMP的形成区域来抑制噪声。因此，像素信号的信噪比改善，并且成像装置1可以输出更好的像素数据(图像信息)。

此外，在成像装置1中，在第一基板100中设置用于电气连接四个像素(像素541A、541B、541C和541D)的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)的焊盘部120。因此，与在第二基板200上设置这种焊盘部120的情况相比，可以减少连接第一基板100和第二基板200的贯通电极(贯通电极120E)的数量。因此，可以使绝缘区域212变小，并且可以确保构成像素电路210的晶体管的形成区域(半导体层200S)有足够的尺寸。因此，可以减少设置在像素电路210中的晶体管的噪声并改善像素信号的信噪比，并且成像装置1可以输出更好的像素数据(图像信息)。

在下文中，将说明根据上述实施方案的成像装置1的变形例。在下面的变形例中，将用相同的附图标记说明与上述实施方案相同的构成。

<2.变形例>

[2.1.变形例1-1]

图15～19示出了根据上述实施方案的成像装置1的平面构成的变形例。图15示意性地示出了第二基板200的半导体层200S的前面附近的平面构成，并且对应于上述实施方案中说明的图8。图16示意性地示出了第一配线层W1以及连接到第一配线层W1的半导体层200S和第一基板100的各个部分的构成，并且对应于上述实施方案中说明的图9。图17示出了第一配线层W1和第二配线层W2的平面构成的示例，并且对应于上述实施方案中说明的图10。图18示出了第二配线层W2和第三配线层W3的平面构成的示例，并且对应于上述实施方案中说明的图11。图19示出了第三配线层W3和第四配线层W4的平面构成的示例，并且对应于上述实施方案中说明的图12。

在本变形例中，如图16所示，在第二基板200的H方向上排列的两个像素共享单元539中，一个像素共享单元539(例如，纸面的右侧)的内部布局具有其中仅在H方向上反转另一个像素共享单元539(例如，纸面的左侧)的内部布局的构成。此外，一个像素共享单元539的轮廓与另一个像素共享单元539的轮廓之间的V方向的位移大于上述实施方案中所说明的位移(图9)。按这种方式，通过增加V方向的移位，另一个像素共享单元539的放大晶体管AMP和与其连接焊盘部120(在图7所示的V方向上并置的两个像素共享单元539中的另一个(纸面的下侧)的焊盘部120)之间的距离可以减小。通过这样的布局，在图15～19所示的成像装置1的变形例1-1中，在不使沿H方向并置的两个像素共享单元539的平面布局在V方向上彼此反转的情况下，可以使其面积与上述实施方案中说明的第二基板200的像素共享单元539的面积相同。注意，第一基板100的像素共享单元539的平面布局与上述实施方案中说明的平面布局(图7A和图7B)相同。因此，本变形例的成像装置1可以获得类似于上述实施方案所说明的效果。第二基板200的像素共享单元539的配置不限于上述实施方案和本变形例中说明的配置。

[2.2.变形例1-2]

图20～25表示根据上述实施方案的成像装置1的平面构成的变形例。图20示意性地示出了第一基板100的平面构成，并且对应于上述实施方案中说明的图7A。图21示意性地示出了第二基板200的半导体层200S的前面附近的平面构成，并且对应于上述实施方案中说明的图8。图22示意性地示出了第一配线层W1以及连接到第一配线层W1的半导体层200S和第一基板100的各个部分的构成，并且对应于上述实施方案中说明的图9。图23示出了第一配线层W1和第二配线层W2的平面构成的示例，并且对应于上述实施方案中说明的图10。图24示出了第二配线层W2和第三配线层W3的平面构成的示例，并且对应于上述实施方案中说明的图11。图25示出了第三配线层W3和第四配线层W4的平面构成的示例，并且对应于上述实施方案中说明的图12。

在本变形例中，各像素电路210的外形具有大致正方形的平面形状(图21等)。在这一点上，本变形例的成像装置1的平面构成与上述实施方案中说明的成像装置1的平面构成不同。

例如，如在上述实施方案中所说明的，第一基板100的像素共享单元539形成在两行×两列的像素区域上并且具有大致正方形的平面形状(图20)。例如，在各个像素共享单元539中，一个像素列的像素541A和像素541C的传输栅TG1和TG3的水平部分TGb从其与垂直部分TGa重叠的位置开始在H方向上朝向像素共享单元539的中央部的方向(更具体地，朝向像素541A和541C的外边缘的方向并且朝向像素共享单元539的中央部的方向)延伸，并且另一个像素列的像素541B和像素541D的传输栅TG2和TG4的水平部分TGb从其与垂直部分TGa重叠的位置开始在H方向上朝向像素共享单元539的外侧的方向(更具体地，朝向像素541B和541D的外边缘的方向并且朝向像素共享单元539的外侧的方向)延伸。连接到浮动扩散部FD的焊盘部120设置在像素共享单元539的中央部(像素共享单元539的H方向和V方向的中央部)，并且连接到VSS接触区域118的焊盘部121至少在H方向上(在图20中在H方向和V方向上)设置在像素共享单元539的端部。

作为另一个配置例，可以想到的是，仅在面对垂直部分TGa的区域中设置传输栅TG1、TG2、TG3和TG4的水平部分TGb。此时，如在上述实施方案中所说明的，容易将半导体层200S微细地划分。因此，难以形成像素电路210的大晶体管。另一方面，类似于上述变形例，如果传输栅TG1、TG2、TG3和TG4的水平部分TGb从其与垂直部分TGa重叠的位置开始在H方向上延伸，则类似于上述实施方案所说明的，半导体层200S的宽度可以增大。具体地，连接到传输栅TG1和TG3的贯通电极TGV1和TGV3的H方向的位置可以配置成接近贯通电极120E的H方向的位置，并且连接到传输栅TG2和TG4的贯通电极TGV2和TGV4的H方向的位置可以配置成接近贯通电极121E(图22)。因此，如在上述实施方案中所说明的，在V方向上延伸的半导体层200S的宽度(在H方向上的尺寸)可以增大。因此，可以增大像素电路210的晶体管的尺寸，特别是放大晶体管AMP的尺寸。因此，像素信号的信噪比改善，并且成像装置1可以输出更好的像素数据(图像信息)。

第二基板200的像素共享单元539具有例如与第一基板100的像素共享单元539的H方向和V方向的尺寸基本相同的尺寸，并且设置在与例如大约两行×两列的像素区域对应的区域上。例如，在各像素电路210中，选择晶体管SEL和放大晶体管AMP在V方向上延伸的一个半导体层200S上在V方向上并排配置，并且FD转换增益切换晶体管FDG和复位晶体管RST在V方向上延伸的一个半导体层200S上在V方向上并排配置。设置有选择晶体管SEL和放大晶体管AMP的一个半导体层200S和设置有FD转换增益切换晶体管FDG和复位晶体管RST的一个半导体层200S经由绝缘区域212在H方向上并置。绝缘区域212在V方向上延伸(图21)。

这里，将参照图21和图22说明第二基板200的像素共享单元539的外形。例如，图20所示的第一基板100的像素共享单元539连接到设置在焊盘部120的H方向的一侧(图22中的纸面的左侧)的放大晶体管AMP和选择晶体管SEL以及设置在焊盘部120的H方向的另一侧(图22中的纸面的右侧)的FD转换增益切换晶体管FDG和复位晶体管RST。包括放大晶体管AMP、选择晶体管SEL、FD转换增益切换晶体管FDG和复位晶体管RST的第二基板200的像素共享单元539的外形由如下的四个外边缘来确定。

第一外边缘是在包括选择晶体管SEL和放大晶体管AMP的半导体层200S的V方向的一端(图22中的纸面的上侧的端部)处的外边缘。第一外边缘设置在包括在该像素共享单元539中的放大晶体管AMP和包括在与该像素共享单元539的V方向的一侧(图22中的纸面的上侧)相邻的像素共享单元539中的选择晶体管SEL之间。更具体地，第一外边缘设置在放大晶体管AMP和选择晶体管SEL之间的元件隔离区域213的V方向的中央部。第二外边缘是在包括选择晶体管SEL和放大晶体管AMP的半导体层200S的V方向的另一端(图22中的纸面的下侧的端部)处的外边缘。第二外缘设置在包括在该像素共享单元539中的选择晶体管SEL和包括在与该像素共享单元539的V方向的另一侧(图22中的纸面的下侧)相邻的像素共享单元539中的放大晶体管AMP之间。更具体地，第二外边缘设置在选择晶体管SEL和放大晶体管AMP之间的元件隔离区域213的V方向的中央部。第三外边缘是在包括复位晶体管RST和FD转换增益切换晶体管FDG的半导体层200S的V方向的另一端(图22中的纸面的下侧的端部)处的外边缘。第三外缘设置在包括在该像素共享单元539中的FD转换增益切换晶体管FDG和包括在与该像素共享单元539的V方向的另一侧(图22中的纸面的下侧)相邻的像素共享单元539中的复位晶体管RST之间。更具体地，第三外边缘设置在FD转换增益切换晶体管FDG和复位晶体管RST之间的元件隔离区域213的V方向的中央部。第四外边缘是在包括复位晶体管RST和FD转换增益切换晶体管FDG的半导体层200S的V方向的一端(图22中的纸面的上侧的端部)处的外边缘。第四外边缘设置在包括在该像素共享单元539中的复位晶体管RST和包括在与该像素共享单元539的V方向的一侧(图22中的纸面的上侧)相邻的像素共享单元539中的FD转换增益切换晶体管FDG(未示出)之间。更具体地，第四外边缘设置在复位晶体管RST和FD转换增益切换晶体管FDG之间的元件隔离区域213(未示出)的V方向的中央部。

在包括第一外边缘、第二外边缘、第三外边缘和第四外边缘的第二基板200的像素共享单元539的外形中，相对于第一外边缘和第二外边缘，第三外边缘和第四外边缘配置为移位到V方向的一侧(换句话说，在V方向上偏移到一侧)。通过使用这样的布局，可以将放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极二者配置成尽可能接近焊盘部120。因此，减小了连接放大晶体管AMP和FD转换增益切换晶体管FDG的配线的面积，并且成像装置1可以容易地小型化。注意，VSS接触区域218设置在包括选择晶体管SEL和放大晶体管AMP的半导体层200S与包括复位晶体管RST和FD转换增益切换晶体管FDG的半导体层200S之间。例如，多个像素电路210具有彼此相同的配置。

具有这样的第二基板200的成像装置1也可以获得类似于上述实施方案所说明的效果。第二基板200的像素共享单元539的配置不限于上述实施方案和本变形例中说明的配置。

[2.3.变形例1-3]

图26～31表示根据上述实施方案的成像装置1的平面构成的变形例。图26示意性地示出了第一基板100的平面构成，并且对应于上述实施方案中说明的图7B。图27示意性地示出了第二基板200的半导体层200S的前面附近的平面构成，并且对应于上述实施方案中说明的图8。图28示意性地示出了第一配线层W1以及连接到第一配线层W1的半导体层200S和第一基板100的各个部分的构成，并且对应于上述实施方案中说明的图9。图29示出了第一配线层W1和第二配线层W2的平面构成的示例，并且对应于上述实施方案中说明的图10。图30示出了第二配线层W2和第三配线层W3的平面构成的示例，并且对应于上述实施方案中说明的图11。图31示出了第三配线层W3和第四配线层W4的平面构成的示例，并且对应于上述实施方案中说明的图12。

在本变形例中，第二基板200的半导体层200S在H方向上延伸(图28)。即，其基本上对应于其中上述图21等所示的成像装置1的平面构成旋转90度的构成。

例如，如在上述实施方案中所说明的，第一基板100的像素共享单元539形成在两行×两列的像素区域上并且具有大致正方形的平面形状(图26)。例如，在各个像素共享单元539中，一个像素行的像素541A和像素541B的传输栅TG1和TG2在V方向上朝向像素共享单元539的中央部延伸，并且另一个像素行的像素541C和像素541D的传输栅TG3和TG4在V方向上朝向像素共享单元539的外侧的方向延伸。连接到浮动扩散部FD的焊盘部120设置在像素共享单元539的中央部，并且连接到VSS接触区域118的焊盘部121至少在V方向上(在图26中在V方向和H方向上)设置在像素共享单元539的端部。此时，传输栅TG1和TG2的贯通电极TGV1和TGV2的V方向的位置接近贯通电极120E的V方向的位置，并且传输栅TG3和TG4的贯通电极TGV3和TGV4的V方向的位置接近贯通电极121E的V方向的位置(图28)。因此，出于与上述实施方案中所说明的类似原因，在H方向上延伸的半导体层200S的宽度(在V方向上的尺寸)可以增大。因此，可以增大放大晶体管AMP的尺寸并抑制噪声。

在各个像素电路210中，选择晶体管SEL和放大晶体管AMP在H方向上并排配置，并且复位晶体管RST隔着选择晶体管SEL和绝缘区域212配置在V方向上相邻的位置(图27)。FD转换增益切换晶体管FDG与复位晶体管RST在H方向上并排配置。VSS接触区域218在绝缘区域212中以岛状设置。例如，第三配线层W3在H方向上延伸(图30)，第四配线层W4在V方向上延伸(图31)。

具有这样的第二基板200的成像装置1也可以获得类似于上述实施方案所说明的效果。第二基板200的像素共享单元539的配置不限于上述实施方案和本变形例中说明的配置。例如，在上述实施方案和变形例1-1中说明的半导体层200S可以在H方向上延伸。

[2.4.变形例1-4]

图32示意性地示出了根据上述实施方案的成像装置1的断面构成的变形例。图32对应于上述实施方案中说明的图3。在本变形例中，除了接触部201、202、301和302之外，成像装置1在面对像素阵列单元540的中央部的位置处还具有接触部203、204、303和304。在这一点上，本变形例的成像装置1与上述实施方案中说明的成像装置1不同。

接触部203和204设置在第二基板200上，并且在与第三基板300的接合面上露出。接触部303和304设置在第三基板300上，并且在与第二基板的接合面上露出。接触部203与接触部303接触，接触部204与接触部304接触。即，在成像装置1中，除了接触部201、202、301和302之外，第二基板200和第三基板300还通过接触部203、204、303和304连接。

接下来，将参照图33和图34说明成像装置1的操作。在图33中，从外部输入到成像装置1的输入信号以及电源电位和基准电位的路径由箭头表示。在图34中，从成像装置1输出到外部的像素信号的信号路径由箭头表示。例如，经由输入单元510A输入到成像装置1的输入信号被传送到第三基板300的行驱动单元520，并且在行驱动单元520中创建行驱动信号。行驱动信号经由接触部303和203被发送到第二基板200。此外，行驱动信号经由配线层200T内的行驱动信号线542到达像素阵列单元540的各个像素共享单元539。在已经到达第二基板200的像素共享单元539的行驱动信号中，传输栅TG以外的驱动信号被输入到像素电路210，并且包括在像素电路210中的各晶体管被驱动。用于传输栅TG的驱动信号经由贯通电极TGV输入到第一基板100的传输栅TG1、TG2、TG3和TG4，并且驱动像素541A、541B、541C和541D。此外，从成像装置1的外部供给到第三基板300的输入单元510A(输入端子511)的电源电位和基准电位经由接触部303和203被发送到第二基板200，并且经由配线层200T内的配线供给到像素共享单元539的各个像素电路210。基准电位还经由贯通电极121E供给到第一基板100的像素541A、541B、541C和541D。另一方面，由第一基板100的像素541A、541B、541C和541D光电转换的像素信号被发送到每个像素共享单元539中的第二基板200的像素电路210。基于该像素信号的像素信号经由垂直信号线543以及接触部204和304从像素电路210发送到第三基板300。该像素信号由第三基板300的列信号处理单元550和图像信号处理单元560处理，然后经由输出单元510B输出到外部。

具有这样的接触部203、204、303和304的成像装置1也可以获得类似于上述实施方案所说明的效果。可以根据第三基板300的电路等的设计来改变接触部的位置和数量等(配线经由接触部303和304连接到其上)。

[2.5.变形例1-5]

图35示出了根据上述实施方案的成像装置1的断面构成的变形例。图35对应于上述实施方案中说明的图6。在本变形例中，具有平面结构的传输晶体管TR设置在第一基板100上。在这一点上，本变形例的成像装置1与上述实施方案中说明的成像装置1不同。

在传输晶体管TR中，传输栅TG仅包括水平部分TGb。换句话说，传输栅TG不具有垂直部分TGa，并且被设置为面对半导体层100S。

具有包括这样的平面结构的传输晶体管TR的成像装置1也可以获得类似于上述实施方案所说明的效果。此外，通过在第一基板100上设置平面型传输栅TG，与在第一基板100上设置纵型传输栅TG的情况相比，可以想到的是，形成更接近半导体层100S的前面的光电二极管PD，从而增加饱和信号量(Qs)。此外，与在第一基板100上形成纵型传输栅TG的方法相比，在第一基板100上形成平面型传输栅TG的方法具有较少的制造步骤，并且还可以想到的是，由制造步骤引起的对光电二极管PD的不利影响不太可能发生。

[2.6.变形例1-6]

图36示出了根据上述实施方案的成像装置1的像素电路的变形例。图36对应于上述实施方案中说明的图4。在本变形例中，针对每个像素(像素541A)设置像素电路210。即，像素电路210不被多个像素共享。在这一点上，本变形例的成像装置1不同于上述实施方案中说明的成像装置1。

本变形例的成像装置1与上述实施方案说明的成像装置1相同之处在于，像素部541A和像素电路210设置在不同的基板(第一基板100和第二基板200)上。因此，根据本变形例的成像装置1也可以获得类似于上述实施方案所说明的效果。

[2.7.变形例1-7]

图37示出了在上述实施方案中说明的像素分离部117的平面构成的变形例。可以在围绕像素541A、541B、541C和541D中的每一个的像素分离部117中设置间隙。即，像素541A、541B、541C和541D的整个外周可以不由像素分离部117围绕。例如，像素分离部117的间隙设置在焊盘部120和121附近(参照图7B)。

在上述实施方案中，已经说明了像素分离部117具有贯通半导体层100S的FTI结构的示例(参照图6)，但是像素分离部117可以具有除了FTI结构之外的构成。例如，像素分离部117可以不被设置为完全贯通半导体层100S，并且可以具有所谓的深沟槽隔离(DTI)结构。

[2.8.变形例1-8]

另一方面，在至今说明的实施方案中，包括放大晶体管AMP、复位晶体管RST和选择晶体管SEL的像素电路210已经作为设置在第二基板200中的电路被说明。换句话说，在至今说明的实施方案中，放大晶体管AMP、复位晶体管RST和选择晶体管SEL形成在同一基板200中。然而，在本公开的实施方案中，例如，可以使用两个层叠的基板来代替一个第二基板200。在这种情况下，包括在像素电路210中的晶体管中的至少一个晶体管可以设置在层叠的基板中的一个基板上，并且剩余的晶体管可以设置在另一个基板中。具体地，例如，可以使用层叠的下侧基板2200A和上侧基板2200B(参照图38)来代替一个第二基板200。在这种情况下，层间绝缘膜53和配线形成在下侧基板2200A中，并且还层叠有上侧基板2200B。上侧基板2200B层叠在下侧基板2200A的与面向半导体基板11的表面相对侧上，并且期望的晶体管可以设置在上侧基板2200B上。作为示例，放大晶体管AMP可以形成在下侧基板2200A中，并且复位晶体管RST和/或选择晶体管SEL可以形成在上侧基板2200B中。

此外，在本公开的实施方案中，可以使用三个以上的层叠的基板来代替一个第二基板200。于是，包括在像素电路210中的多个晶体管中的期望的晶体管可以设置在每个层叠的基板中。在这种情况下，设置在层叠的基板中的晶体管的类型不受限制。

如上所述，通过使用多个层叠的基板代替一个第二基板200，可以减小由像素电路210占据的面积。此外，通过减小像素电路210的面积并使各个晶体管小型化，可以减小构成成像装置1的芯片的面积。在这种情况下，可以增大能够构成像素电路210的放大晶体管AMP、复位晶体管RST和选择晶体管SEL中的仅期望的晶体管的面积。例如，可以通过扩大放大晶体管AMP的面积来减少噪声。

将参照图38～43说明其中使用两个层叠的基板来代替一个第二基板200的变形例1-8。图38～40是示出根据实施方案的变形例1-8的成像装置1B的构成例的厚度方向的断面图。图41～43是示出根据实施方案的变形例1-8的多个像素单元PU的布局例的水平方向的断面图。注意，图38～40所示的断面图仅是示意图，并非旨在严格且正确地说明实际结构的视图。在图38～40所示的断面图中，晶体管和杂质扩散层在水平方向上的位置被有意地从位置sec1改变到位置sec3，以便容易地在纸面上说明成像装置1B的构成。

具体地，在图38所示的成像装置1B的像素单元PU中，位置sec1处的断面是沿着图41的线A1-A1’截取的断面，位置sec2处的断面是沿着图42的线B1-B1’截取的断面，位置sec3处的断面是沿着图43的线C1-C1’截取的断面。同样地，在图39所示的成像装置1B中，位置sec1处的断面是沿着图41的线A2-A2’截取的断面，位置sec2处的断面是沿着图42的线B2-B2’截取的断面，位置sec3处的断面是沿着图43的线C2-C2’截取的断面。在图40所示的成像装置1B中，位置sec1处的断面是沿着图41的线A3-A3’截取的断面，位置sec2处的断面是沿着图42的线B3-B3’截取的断面，位置sec3处的断面是沿着图43的线C3-C3’截取的断面。

如图39和图43所示，成像装置1B共享跨着多个像素541配置的共用焊盘电极1020和设置在共用焊盘电极1020上的一条配线L2。例如，在成像装置1B中，存在如下区域：在平面图中，四个像素541的各个浮动扩散部FD1～FD4经由元件分离层16彼此相邻。共用焊盘电极1020设置在该区域中。共用焊盘电极1020跨着四个浮动扩散部FD1～FD4配置，并且电气连接到四个浮动扩散部FD1～FD4中的每一个。共用焊盘电极1020例如由掺杂有n型杂质或p型杂质的多晶硅膜制成。

在共用焊盘电极1020的中心部上设置有一条配线L2(即，浮动扩散部用接触部)。如图39和图41～43所示，设置在共用焊盘电极1020的中心部上的配线L2从第一基板部10贯通第二基板部20的下侧基板2200A延伸到第二基板部20的上侧基板2200B，并且经由设置在上侧基板2200B中的配线等连接到放大晶体管AMP的栅电极AG。

此外，如图38和图43所示，成像装置1B共享跨着多个像素541配置的共用焊盘电极1100和设置在共用焊盘电极1100上的一条配线L10。例如，在成像装置1B中，存在如下区域：在平面图中，四个像素541的各个阱层WE经由元件分离层16彼此相邻。共用焊盘电极1100设置在该区域中。共用焊盘电极1100跨着四个像素541的各个阱层WE配置，并且电气连接到四个像素541的各个阱层WE。作为示例，共用焊盘电极1100配置在于Y轴方向上配置的一个共用焊盘电极1020和另一个共用焊盘电极1020之间。在Y轴方向上，共用焊盘电极1020和1100交替配置。共用焊盘电极1100例如由掺杂有n型杂质或p型杂质的多晶硅膜制成。

在共用焊盘电极1100的中心部上设置有一条配线L10(即，阱用接触部)。如图38、图40和图41～43所示，设置在共用焊盘电极1100的中心部上的配线L10从第一基板部10贯通第二基板部20的下侧基板2200A延伸到第二基板部20的上侧基板2200B，并且经由设置在上侧基板2200B中的配线等连接到供给基准电位(例如，接地电位：0V)的基准电位线。

设置在共用焊盘电极1100的中心部上的配线L10电气连接到共用焊盘电极1100的上面、设置在下侧基板2200A中的通孔的内侧面以及设置在上侧基板2200B中的通孔的内侧面。因此，第一基板部10的半导体基板11的阱层WE、第二基板部20的下侧基板2200A的阱层和上侧基板2200B的阱层连接到基准电位(例如，接地电位：0V)。

根据本变形例的成像装置1B展现出与上述根据本公开实施方案的成像装置1的效果相同的效果。此外，成像装置1B还包括设置在构成第一基板部10的半导体基板11的前面11a侧并且跨着多个(例如，四个)像素541彼此相邻地配置的共用焊盘电极1020和1100。共用焊盘电极1020电气连接到四个像素541的浮动扩散部FD。共用焊盘电极1100电气连接到四个像素541的阱层WE。据此，针对每四个像素541，可以使连接到浮动扩散部FD的配线L2共用。针对每四个像素541，可以使连接到阱层WE的配线L10共用。因此，由于可以减少配线L2和L10的数量，所以可以减小像素541的面积，并且可以减小成像装置1B的尺寸。

<3.第二实施方案>

将参照图44～57说明根据第二实施方案的成像装置1A。根据本公开第二实施方案的成像装置1A包括等离子体(处理)诱发的损坏(PID：Plasma(process)Induced Damage)保护元件，其用于防止由制造过程中的等离子体工艺导致的损坏(PID)。注意，在下文中，将不说明与第一实施方案相同的内容，并且将仅说明与第一实施方案不同的内容。

当连接到晶体管的栅电极的配线或贯通电极在等离子体工艺中用作天线时，发生PID。具体地，当等离子体中的电荷聚集在天线中并且作为电流流入栅极绝缘膜时，发生PID。由于PID在栅极绝缘膜和半导体基板之间的界面处或在栅极绝缘膜中产生缺陷或载流子捕获能级，因此晶体管的阈值电压发生变化。

因此，在本公开的第二实施方案中，针对包括在成像装置1A中的各晶体管(传输晶体管TR、选择晶体管SEL等)设置PID保护元件。因此，等离子体中的电荷可以经由PID保护元件而不是栅极绝缘膜流入基板中，并且可以抑制晶体管的阈值电压的变化。

[3.1.成像装置1A的功能构成例]

这里，将参照图44说明设置有PID保护元件的成像装置1A的电路构成例。图44是示出根据本公开第二实施方案的成像装置1A的电路构成例的图。例如，图44示出了在PID保护元件TF1～TF4和TS1～TS3设置在图4所示的像素541A、541B、541C和541D以及像素电路210中的情况下的电路构成，并且PID保护元件可以类似地设置在图36所示的其他电路中。注意，在不需要将PID保护元件TF1～TF4和TS1～TS3彼此区分开的情况下，省略诸如PID保护元件TF和TS等附图标记的末尾的识别号。

如图44所示，传输晶体管TR1～TR4的栅极分别经由驱动器DR1～DR4连接到行驱动单元520。

PID保护元件TF是具有PN结的元件，并且例如是晶闸管型保护元件或双极型保护元件。PID保护元件TF的一端连接到传输晶体管TR的栅极，另一端接地。PID保护元件TF保护传输晶体管TR免受等离子体工艺中产生的等离子体损伤(PID)。

PID保护元件TSl的一端连接到复位晶体管RST的栅极，另一端接地。PID保护元件TS1保护复位晶体管RST免受PID。PID保护元件TS2的一端连接到FD传输晶体管FDG的栅极，另一端接地。PID保护元件TS2保护FD传输晶体管FDG免受PID。PID保护元件TS3的一端连接到选择晶体管SEL的栅极，另一端接地。PID保护元件TS3保护选择晶体管SEL免受PID。PID保护元件TS1～TS3是具有PN结的元件，并且例如是晶闸管型保护元件或双极型保护元件。

注意，临时保持由光电二极管PD捕获的数据的浮动扩散部(未示出)连接到放大晶体管AMP的栅极。浮动扩散部具有PN二极管，并且具有保护放大晶体管AMP免受PID的功能。如上所述，在具有PN二极管的浮动扩散部连接到放大晶体管AMP的情况下，可以省略保护放大晶体管AMP的PID保护元件的添加，并且可以抑制成像装置1A的芯片面积的增大。

如上所述，PID保护元件TSl～TS3是保护像素晶体管(在实施方案中，包括像素晶体管中的除了放大晶体管AMP以外的复位晶体管RST、FD传输晶体管FDG和选择晶体管SEL)的保护元件。

[3.2.成像装置1A的示意性结构例]

将参照图45～47说明成像装置1A的示意性结构例。图45是成像装置1A的示意性纵断面图。图46是示出第一基板100A的示意性结构例的图。图47是示出第二基板200A的示意性结构例的图。注意，图45示意性地示出了沿着图46和图47中所示的线A-A’截取的断面构成。此外，在图45～47中，为了简化说明，省略了诸如连接孔H1和H2(参照图2)等构成的一部分的图示。

如图45所示，成像装置1A包括第一基板100A、第二基板200A和第三基板300A。第一基板100A至第三基板300A层叠地形成。此外，第一基板100A和第二基板200A是具有例如由硅(Si)形成的器件层和配线层的半导体基板。第三基板300A是其上形成有逻辑电路的半导体基板。此外，多层配线层(未图示)形成在第二基板200A和第三基板300A之间。第二基板200A和第三基板300A例如经由由铜-铜连接(CCC)等形成的连接部彼此连接。成像装置1A例如是入射光从图45的下侧进入的背面照射型成像装置。

注意，在下文中，第一基板100A、第二基板200A和第三基板300A的层叠方向也被称为Z轴方向。此外，其中第三基板300A在Z轴方向上的配置方向定义为Z轴的正方向。此外，在与Z轴方向垂直的平面(水平面)上彼此正交的两个方向也分别被称为X轴方向和Y轴方向。

此外，在下面的说明中，在像素541A、541B、541C和541D彼此不区分的情况下，各像素也简称为像素5410。

如图45和图46所示，第一基板100A设置有有效像素区域151和虚设像素区域152。

在有效像素区域151中，例如，以矩阵状设置多个像素5410中的有效像素。有效像素区域151对应于其中经由成像装置1A的像素阵列单元540中的诸如透镜等光学系统(未示出)形成被摄体图像的区域。即，基于从包括在成像装置1A的像素阵列单元540中的有效像素区域151中的有效像素读出的电气信号的图像信号作为图像的捕获结果从成像装置1A输出。

虚设像素区域152例如是设置在有效像素区域151周围并且被金属等遮光的区域。在虚设像素区域152中，设置有多个像素5410中的光学黑(OPB)像素和虚设像素。OPB像素是其中在多个像素5410中传输晶体管TR连接到像素电路210的像素，并且例如用于测量作为校正黑电平的基准的像素信号的电平。虚设像素是其中在多个像素5410中传输晶体管TR未连接到像素电路210的像素，并且例如设置在OPB像素和有效像素之间。因此，例如，可以减少泄漏到OPB像素中的入射光。

在第一基板100A的光入射面上的虚设像素区域152中，形成有遮光膜117C以遮挡来自Z轴负方向的入射光。

如图45和图47所示，有效像素晶体管区域251、OPB像素晶体管区域252和保护元件区域253设置在第二基板200A中。

有效像素晶体管区域251设置有基于从像素电路220中的有效像素输出的电荷来输出像素信号的有效像素电路。OPB像素晶体管区域252设置有基于从像素电路220中的OPB像素输出的电荷来输出像素信号的OPB像素电路。此外，保护元件区域253设置有PID保护元件TF和TS。

注意，有效像素晶体管区域251配置在有效像素区域151的Z轴方向的上部。此外，OPB像素晶体管区域252和保护元件区域253配置在虚设像素区域152的Z轴方向的上部。换句话说，当从Z轴正方向观察时，有效像素区域151与有效像素晶体管区域251重叠，并且虚设像素区域152与OPB像素晶体管区域252和保护元件区域253重叠。

[3.3.成像装置1A的具体构成例]

接下来，将参照图48和图49说明根据本公开第二实施方案的成像装置1A的具体构成例。图48是用于说明成像装置1A的断面构成的示例的图。图49是用于说明第一基板100A和第二基板200A的平面构成的示例的图。

为了便于理解，图48和图49示意性地示出了构成要素的位置关系，并且未示出诸如第三基板300A、光接收透镜、滤色层和配线层等一些构成要素。此外，在图49中，省略了绝缘膜的图示。如上所述，图48和图49所示的断面构成和平面构成可能与成像装置1A的实际断面和平面不同。注意，在图48和图49中，由实线表示各构成要素之间的连接关系。此外，图49的上图示意性地示出了第二基板200A的俯视图，并且图49的下图示意性地示出了第一基板100A的俯视图。

第一基板100A包括例如半导体层。在第一基板100A的半导体层中，多个有效像素5411形成在有效像素区域151中。此外，多个OPB像素5412和多个虚设像素5413形成在虚设像素区域152中。由于各有效像素5411、各OPB像素5412以及各虚设像素5413的构成除了有无配线以外是相同的，因此将在不区分它们的情况下说明像素5410的构成。

像素5410的光电二极管PD包括例如具有第一基板100A的N型半导体区域115A和形成为覆盖N型半导体区域115A的P型半导体区域114A的PN结光电二极管。注意，各光电二极管PD被像素分离部(未示出)电气分离。连接到上层配线(未示出)的贯通接触部C11设置在有效像素5411和OPB像素5412的P型半导体区域114A中。光电二极管PD的P型半导体区域114A经由贯通接触部C11连接到PID保护元件TF的第一P型半导体区域2110F。

第一基板100A包括具有栅电极TGA和作为浮动扩散部FD的N型源极区域的传输晶体管TR。传输晶体管TR被构造为例如金属氧化物半导体(MOS)型场效应晶体管(MOSFET)。连接到上层配线(未示出)的贯通接触部C14设置在传输晶体管TR的栅电极TGA中。栅电极TGA经由贯通接触部C14连接到PID保护元件TF的第二N型半导体区域2140F。

在第一基板100A的光入射面上的虚设像素区域152(其中形成有OPB像素5412和虚设像素5413的区域)中，形成有遮光膜117C以遮挡来自Z轴负方向的入射光。

第二基板200A包括例如半导体层和配线层(未示出)。在第二基板200A的半导体层中，对应于有效像素5411的有效像素电路设置在有效像素晶体管区域251中。在OPB像素晶体管区域252中，设置有对应于OPB像素5412的OPB像素电路。PID保护元件TF和TS设置在保护元件区域253中。

图48和图49示出了有效像素电路和OPB像素电路的选择晶体管SEL，并且没有示出放大晶体管AMP、复位晶体管RST和FD传输晶体管FDG。

注意，由于有效像素电路和OPB像素电路的选择晶体管SEL的构成是相同的，因此将在不区分有效像素电路和OPB像素电路的情况下说明选择晶体管SEL的构成。此外，为了彼此区分PID保护元件TF和TS的构成要素，在PID保护元件TF的构成要素的符号末尾附上识别符号F，并且在PID保护元件TS的构成要素的符号末尾附上识别符号S。在不需要彼此区分PID保护元件TF和TS的构成要素的情况下，省略PID保护元件TF和TS的构成要素的符号末尾的识别符号。

选择晶体管SEL包括设置在第二基板200A的P型半导体区域231中的N型源极区域233和N型漏极区域232。选择晶体管SEL的栅电极234配置在源极区域233和漏极区域232之间的第二基板200A上。连接到上层配线(未示出)的接触部C12设置在P型半导体区域231中。P型半导体区域231经由接触部C12连接到PID保护元件TS的P型半导体区域2110S。连接到上层配线(未示出)的接触部C13设置在栅电极234中。栅电极234经由接触部C13连接到PID保护元件TS的第二N型半导体区域2140S。

设置在第二基板200A的保护元件区域253中的PID保护元件TF和TS具有例如在X轴正方向上依次排列的第一P型半导体区域2110、第一N型半导体区域2120、第二P型半导体区域2130和第二N型半导体区域2140。如上所述，PID保护元件TF和TS在第二基板200A的水平方向(图48和图49中的X轴方向)上具有PN-PN结结构。

注意，PID保护元件TF和TS可以具有NP-NP结结构而不是PN-PN结结构。此外，第一P型半导体区域2110、第一N型半导体区域2120、第二P型半导体区域2130和第二N型半导体区域2140可以在第二基板200A的水平面上并排配置(在水平方向上)，并且例如可以在Y轴方向上具有PN-PN结结构。

当第一基板100A至第三基板300A层叠时，成像装置1A的厚度(层叠方向上的长度)增加。因此，存在减小各基板的厚度的需求。特别地，如同在基板上层叠的基板那样，存在减小基板的厚度的需求。因此，在本公开的第二实施方案中，PID保护元件TF和TS的第一P型半导体区域2110、第一N型半导体区域2120、第二P型半导体区域2130和第二N型半导体区域2140在第二基板200A的水平面上并排配置。因此，可以减小PID保护元件TF和TS的厚度，并且也可以减小第二基板200A的厚度。

[3.4.成像装置1A的制造处理的示例]

接下来，将参照图50～55说明根据本公开第二实施方案的成像装置1A的制造处理的示例。图50～55是用于说明根据本公开第二实施方案的成像装置1A的制造处理的过程的示例的流程图。注意，图50～55示出了成像装置1A的断面的一部分。

如图50所示，包括N型半导体区域115A和P型半导体区域114A的光电二极管PD、传输晶体管TR的栅电极TGA和作为浮动扩散部FD的源极区域形成在第一基板100A中。栅电极TGA和浮动扩散部FD被绝缘膜140覆盖。

接下来，如图51所示，第一基板100A和作为P型硅基板等的第二基板200A彼此贴合。此时，施加0.1MPa～数MPa的压力，并且在大约350℃～600℃下进行热处理。结果，第一基板100A和第二基板200A经由绝缘膜140彼此接合。注意，在第一基板100A和第二基板200A彼此贴合之前，第一基板100A的贴合面和第二基板200A的贴合面均可以经受O₂等离子体处理。

随后，如图52所示，通过化学机械抛光(CMP)将第二基板200A研磨至具有零点几微米～几微米的厚度，并且在保留其中形成有诸如选择晶体管SEL等像素电路以及PID保护元件TF和TS的区域2100的同时，在第二基板200A上进行元件分离。具体地，抗蚀剂图案通过光刻形成在其中形成有像素电路以及PID保护元件TF和TS的区域中，并且通过干法蚀刻蚀刻其他区域。在抗蚀剂图案灰化之后，通过CVD法形成诸如氧化硅膜等绝缘膜240，并且利用第二基板200A回填通过蚀刻去除的部分。通过CMP去除多余的绝缘膜240以露出第二基板200A的前面。

如图53所示，选择晶体管SEL以及PID保护元件TF和TS形成在第二基板200A中。具体地，通过热氧化法在第二基板200A的前面上形成栅极氧化膜。通过CVD法形成多晶硅膜等，通过光刻形成抗蚀剂图案，蚀刻多晶硅膜，并且灰化抗蚀剂图案以形成栅电极234。通过离子注入将磷或砷注入到栅电极234两侧的第二基板200A中，并且通过快速热退火(RTA)法进行热处理以形成源极区域233和漏极区域232。此外，同样地，通过离子注入将磷或砷注入到第二基板200A的其中形成有PID保护元件TF和TS的区域2100中，并且通过快速热退火(RTA)法进行热处理，从而形成第一P型半导体区域2110和第二P型半导体区域2130以及第一N型半导体区域2120和第二N型半导体区域2140。结果，形成了PID保护元件TF和TS。注意，通过同时处理而形成源极区域233、漏极区域232以及PID保护元件TF和TS。

如图54所示，形成贯通孔T21～T26。具体地，通过CVD法进一步形成覆盖选择晶体管SEL的绝缘膜240，并且通过CMP使绝缘膜240的前面平坦化。通过光刻在绝缘膜240的前面上形成抗蚀剂图案，并且通过干法蚀刻形成到达N型半导体区域115A、栅电极TGA、P型半导体区域231、栅电极234、第一P型半导体区域2110和第二N型半导体区域2140的贯通孔T21～T26。

接下来，如图55所示，在形成贯通孔T21～T26之后，通过CVD法用W膜等填充各贯通孔，并且通过CMP去除多余的W膜以形成接触部C11～C16。之后，形成配线M1～M5，接合其中形成有逻辑电路的第三基板300A，然后结束成像装置1A的制造处理。

[3.5.比较例]

参照图56和图57将比较例的构成与第二实施方案的构成进行比较。图56是示出根据比较例的成像装置1a的图。图56所示的成像装置1a与第二实施方案的构成的不同之处在于，有效像素区域101a、虚设像素区域102a和像素电路210a形成在一个基板100a中。图57是示出根据比较例的成像装置1b的图。图57所示的成像装置1b与第二实施方案的构成的相同之处在于，有效像素区域101b、虚设像素区域102b和像素电路210b形成在不同的基板中，但是PID保护元件TF和TS的布局不同。注意，在图56和图57中省略了其中形成有逻辑电路的基板的图示。

如图56所示，在有效像素区域101a、虚设像素区域102a(在下文中，称为像素区域)和像素电路210a形成在一个基板100a中的情况下，例如，虚设像素区域102a配置在有效像素区101a的周围，进一步地，像素电路210a配置在虚设像素区域102a的周围。在PID保护元件TF和TS进一步设置在基板100a中的情况下，例如，用于形成保护传输晶体管TR的PID保护元件TF的保护元件区域253a1配置在基板100a的像素区域附近。此外，用于形成保护像素电路210a的各晶体管的PID保护元件TS的保护元件区域253a2配置在像素电路210a附近。如上所述，在形成有PID保护元件TF和TS的情况下，从布置配线等的角度来看，PID保护元件TF和TS通常配置在将要保护的晶体管附近。

然而，当像素5410、像素电路210a以及PID保护元件TF和TS形成在一个基板100a中时，成像装置1a的芯片面积增大。

因此，例如，作为图57所示的成像装置1b，可以想到通过层叠形成像素5410的第一基板100b和形成像素电路210b的第二基板200b来减小成像装置1b的芯片面积。

这里，如上所述，在形成有PID保护元件TF和TS的情况下，从布置配线等的角度来看，PID保护元件TF和TS通常配置在将要保护的晶体管附近。因此，当简单地形成像素5410的第一基板100b和形成像素电路210b的第二基板200b分离时，如图57所示，保护传输晶体管TR的PID保护元件TF配置在第一基板100b的保护元件区域253b1中，并且保护像素电路210b的各晶体管的PID保护元件TS配置在第二基板200b的保护元件区域253b2中。

在这种情况下，第一基板100b的保护元件区域253bl配置在虚设像素区域102b的周围。因此，第二基板200b的保护元件区域253b2配置在像素电路210b的周围，并且芯片面积增大了保护元件区域253b1和253b2的面积。如上所述，仅通过层叠基板无法抑制芯片面积的增大。

在根据本公开第二实施方案的成像装置1A中，层叠其中形成有像素5410的第一基板100A和其中形成有像素电路210的第二基板200A。此时，着眼于对应于虚设像素5423的像素电路210未形成在第二基板200A中这一点，PID保护元件TF和TS形成在其中未形成像素电路210的第二基板200A的区域(空区域)中。以这种方式，在第二基板200A中，不仅保护像素电路210的各晶体管的PID保护元件TS而且保护传输晶体管TR的PID保护元件TF都形成在第二基板200A的空区域中。换句话说，通过在与其中形成有将要保护的传输晶体管TR的第一基板100A不同的第二基板200A中形成PID保护元件TF，可以减小第一基板100A的面积，并且可以抑制成像装置1A的芯片面积的增大。

<4.变形例>

[4.1.变形例2-1]

将参照图58说明根据第二实施方案的成像装置1A的PID保护元件TF和TS的变形例。图58是用于说明PID保护元件TF和TS的变形例的示意图。

本变形例的PID保护元件TF和TS包括两个第一N型半导体区域2120a和2120b。两个第一N型半导体区域2120a和2120b通过配线彼此连接。在这一点上，本变形例的PID保护元件TF和TS的构成与第二实施方案中所述的PID保护元件TF和TS的构成不同。

如上所述，即使当第一N型半导体区域2120被分割成两个并且通过配线连接时，也可以获得与第二实施方案中所说明的效果相同的效果。此外，通过分割半导体区域，PID保护元件TF和TS可以配置在第二基板200A的空余空间中，可以增加元件布局的自由度，并且可以抑制芯片面积的增大。

注意，这里，已经说明了第一N型半导体区域2120被分割成两个的情况，但是本公开并不限于此。例如，第一P型半导体区域2110和第二P型半导体区域2130以及第二N型半导体区域2140可以被分割成两个。此外，分割的数量不限于两个，并且可以是三个以上。

[4.2.变形例2-2]

将参照图59说明根据第二实施方案的成像装置1A的PID保护元件TF和TS的变形例。图59是用于说明PID保护元件TF和TS的变形例的示意图。

本变形例的PID保护元件TF和TS具有PNP结的三阱结构。在图59所示的示例中，第一N型半导体区域2120设置在第二P型半导体区域2130中，并且第一P型半导体区域2110设置在第一N型半导体区域2120中。在这一点上，本变形例的PID保护元件TF和TS的构成不同于第二实施方案中所述的PID保护元件TF和TS的构成。如上所述，即使当PID保护元件TF和TS具有PNP结的三阱结构时，也可以获得与第二实施方案中所说明的效果相同的效果。

注意，这里，已经说明了具有PNP结的三阱结构的PID保护元件TF和TS的情况，但是本公开并不限于此。例如，PID保护元件TF和TS可以具有NPN结的三阱结构。

[4.3.变形例2-3]

将参照图60～65说明根据第二实施方案的成像装置1A的PID保护元件TF和TS的变形例。图60～65是用于说明PID保护元件TF和TS的变形例的示意图。

本变形例的PID保护元件TF和TS具有PNP结的双阱结构。在图60所示的示例中，第二N型半导体区域2140设置在第二P型半导体区域2130的上层。在图61所示的示例中，第一P型半导体区域2110设置在第一N型半导体区域2120的上层。在图62所示的示例中，第二N型半导体区域2140设置在第二P型半导体区域2130的上层，并且第一P型半导体区域2110设置在第一N型半导体区域2120的上层。

可选择地，如图63～65所示，第一P型半导体区域2110和/或第二N型半导体区域2140可以设置在第一N型半导体区域2120和/或第二P型半导体区域2130的下层。

如上所述，本变形例的PID保护元件TF和TS的构成与第二实施方案中所述的PID保护元件TF和TS的构成的不同之处在于，设置有其中第二导电型(N型或P型)阱形成在第一导电型(P型或N型)阱的上层或下层的双阱结构。如上所述，即使当PID保护元件TF和TS具有双阱结构时，也可以获得与第二实施方案中所说明的效果相同的效果。

[4.4.变形例2-4]

将参照图66说明根据第二实施方案的成像装置1A的变形例。图66是用于说明成像装置1A的变形例的示意图。图66是成像装置1A的示意性纵断面图，并且对应于第二实施方案中所说明的图48。

在本变形例中，PID保护元件TF和TS设置在成像装置1A的第一基板100A和第二基板200A中。在这一点上，成像装置1A的构成不同于第二实施方案中所述的成像装置1A的构成。在图66中，保护传输晶体管TR的PID保护元件TF形成在第一基板100A中，并且保护像素电路210的各晶体管的PID保护元件TS形成在第二基板200A中。这里，例如，PID保护元件TF具有NPN结的三阱结构。

例如，假定当形成在第二基板200A中的元件的数量(例如，像素电路210的晶体管的数量)较多并且PID保护元件TF和TS形成在第二基板200A中时，第二基板200A的面积变得大于第一基板100A的面积。在这种情况下，PID保护元件TF和TS分别配置在第一基板100A和第二基板200A中，使得第一基板100A的面积基本上等于第二基板200A的面积。因此，可以抑制成像装置1A的芯片面积的增大。

注意，在图66中，保护传输晶体管TR的PID保护元件TF形成在第一基板100A中，并且保护像素电路210的各晶体管的PID保护元件TS形成在第二基板200A中，但是本公开并不限于此。PID保护元件TF和TS可以配置为使得第一基板100A的面积和第二基板200A的面积之间的差根据成像装置1A中形成的晶体管的数量(元件的数量)或元件形成所需的基板的面积而减小。例如，保护像素电路210的各晶体管的PID保护元件TS的一部分可以形成在第一基板100A中，并且保护传输晶体管TR的PID保护元件TF的一部分可以形成在第二基板200A中。

[4.5.变形例2-5]

将参照图67说明根据第二实施方案的成像装置1A的变形例。图67是用于说明成像装置1A的变形例的示意图。图67是成像装置1A的示意性纵断面图，并且对应于第二实施方案中所说明的图48。

在本变形例中，PID保护元件TF和TS设置在成像装置1A的第一基板100A中。在这一点上，成像装置1A的构成不同于第二实施方案中所述的成像装置1A的构成。在图67中，保护传输晶体管TR的PID保护元件TF和保护像素电路210的各晶体管的PID保护元件TS都形成在第一基板100A中。这里，例如，第一N型半导体区域2120形成在PID保护元件TF和TS的第一P型半导体区域2110中，并且第二P型半导体区域2130形成在第一N型半导体区域2120中。第二N型半导体区域2140形成在第二P型半导体区域2130中。此外，PID保护元件TF和TS共享第一P型半导体区域2110。

例如，假定当形成在第二基板200A中的元件的数量(例如，像素电路210的晶体管的数量)较多并且PID保护元件TF和TS形成在第二基板200A中时，第二基板200A的面积变得大于第一基板100A的面积。在这种情况下，PID保护元件TF和TS配置在第一基板100A中，使得第一基板100A的面积基本上等于第二基板200A的面积。以这种方式，PID保护元件TF和TS被配置为使得第一基板100A的面积和第二基板200A的面积之间的差根据成像装置1A中形成的晶体管的数量(元件的数量)或元件形成所需的基板的面积而减小。因此，可以抑制成像装置1A的芯片面积的增大。

注意，例如，在多个半导体基板代替第二基板200被层叠的情况下(参见变形例1-8)，根据上述第二实施方案及其变形例2-1～2-5的PID保护元件TF和TS可以设置在第二基板200的多个半导体基板上。

<5.应用例>

根据第二实施方案及其变形例的技术可以应用于各种产品。例如，该技术可以应用于诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)等半导体存储器或诸如片上系统(SoC)等半导体装置。

图68是用于说明应用于半导体存储器(DRAM)的示例的图。在图68的示例中，诸如存储器控制器等SoC配置在第一基板100A中，诸如存储器阵列等DRAM配置在第二基板200A中。在这种情况下，当设置有保护在SoC或DRAM中形成的晶体管免受PID的PID保护元件时，如图68所示，PID保护元件TF和TS分别配置在第一基板100A和第二基板200A的保护元件区域253中。此时，通过在第一基板100A和第二基板200A中配置PID保护元件TF和TS，使得第一基板100A和第二基板200A的面积基本上彼此相等，可以抑制半导体存储器的芯片面积的增大。

此外，如图69所示，应用于SoC也是可能的。图69是用于说明SoC的应用例的图。在图69中，第一基板100A是使用NMOS的SoC，并且第二基板200A是使用PMOS的SoC。如上所述，在层叠多个SoC的情况下，当设置有保护在第一基板100A和第二基板200A中形成的晶体管免受PID的PID保护元件时，如图69所示，形成PID保护元件TF和TS的保护元件区域253分别配置在第一基板100A和第二基板200A中。此时，通过在第一基板100A和第二基板200A中配置PID保护元件TF和TS，使得第一基板100A和第二基板200A的面积基本上彼此相等，可以抑制半导体存储器的芯片面积的增大。

注意，这里，已经说明了保护元件区域253设置在第一基板100A和第二基板200A中的每一个中的情况，但是本公开并不限于此。保护元件区域253可以设置在第一基板100A和第二基板200A中的至少一个中。此外，这里，将要层叠的基板的数量为两个，但是本公开并不限于此。将要层叠的基板的数量可以是三个以上。在这种情况下，具有栅电极的半导体元件(例如，晶体管)形成在多个基板中的至少一个中，并且保护该半导体元件的PID保护元件形成在多个基板中的至少一个中。

如上所述，根据第二实施方案及其变形例的技术不仅可以应用于成像装置而且可以应用于诸如半导体存储器等半导体装置。

<6.适用例>

[6.1.成像系统的适用例]

图70示出了包括根据实施方案及其变形例的成像装置1(1A)的成像系统7的示意性构成的示例。

成像系统7例如是电子设备，该电子设备是诸如数码相机或摄像机等成像装置或诸如智能手机或平板电脑终端等便携式终端设备。成像系统7包括例如根据实施方案及其变形例的成像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246、操作单元247和电源单元248。在成像系统7中，根据实施方案及其变形例的成像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246、操作单元247和电源单元248经由总线249彼此连接。

根据实施方案及其变形例的成像装置1(1A)输出对应于入射光的图像数据。DSP电路243是处理从根据实施方案及其变形例的成像装置1输出的信号(图像数据)的信号处理电路。帧存储器244以帧为单位临时保持由DSP电路243处理的图像数据。显示单元245例如包括诸如液晶面板或有机电致发光(EL)面板等面板型显示装置，并且显示由根据实施方案及其变形例的成像装置1捕获的运动图像或静止图像。存储单元246将由根据实施方案及其变形例的成像装置1捕获的运动图像或静止图像的图像数据存储在诸如半导体存储器或硬盘等存储介质中。操作单元247根据用户的操作发出用于成像系统7的各种功能的操作指令。电源单元248向这些供应目标适当地供给用作根据实施方案及其变形例的成像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246和操作单元247的操作电源的各种电源。

接下来，将说明成像系统7中的成像步骤。

图71示出了成像系统7中成像操作的流程的示例。用户通过操作操作单元247给出关于成像开始的指令(步骤S101)。然后，操作单元247向成像装置1发送成像指令(步骤S102)。当接收到成像指令时，成像装置1(具体地，系统控制电路36)通过预定的成像方式执行成像(步骤S103)。

成像装置1将通过成像获得的图像数据输出到DSP电路243。这里，图像数据是基于临时保持在浮动扩散部FD中的电荷生成的像素信号的所有像素的数据。DSP电路243基于从成像装置1输入的图像数据执行预定的信号处理(例如，降噪处理等)(步骤S104)。DSP电路243使帧存储器244保持经过预定的信号处理的图像数据，并且帧存储器244使存储单元246存储图像数据(步骤S105)。以这种方式，执行成像系统7中的成像。

在适用例中，根据实施方案及其变形例的成像装置1适用于成像系统7。因此，由于成像装置1可以被小型化或具有高清晰度，因此可以提供小型或高清成像系统7。

[6.2.产品系统的适用例]

根据本公开的技术(本技术)可以适用于各种产品。例如，根据本公开的技术可以被实现为安装在诸如汽车、电动汽车、混合电动汽车、摩托车、自行车、个人移动装置、飞机、无人飞行器、船舶、机器人等任何类型的移动体上的装置。

[6.2.1.移动体控制系统]

图72是作为根据本公开的技术可以适用的移动体控制系统的示例的车辆控制系统的示意性构成例的框图。

车辆控制系统12000包括经由通信网络12001彼此连接的多个电子控制单元。在图72所示的示例中，车辆控制系统12000包括驱动系统控制单元12010、主体系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040和综合控制单元12050。此外，作为综合控制单元12050的功能构成，示出了微型计算机12051、音频/图像输出单元12052和车载网络接口(I/F)12053。

驱动系统控制单元12010根据各种程序来控制与车辆的驱动系统有关的装置的操作。例如，驱动系统控制单元12010用作诸如内燃机或驱动电机等用于产生车辆的驱动力的驱动力产生装置、用于向车轮传递驱动力的驱动力传递机构、用于调整车辆的转向角的转向机构、用于产生车辆的制动力的制动装置的控制装置。

主体系统控制单元12020根据各种程序来控制安装到车体的各种装置的操作。例如，主体系统控制单元12020用作无钥匙进入系统、智能钥匙系统、电动窗装置或诸如头灯、尾灯、刹车灯、转向信号灯或雾灯等各种灯的控制装置。在这种情况下，用于代替按键的从便携式装置传递的无线电波或各种开关的信号可以输入到主体系统控制单元12020。主体系统控制单元12020接收无线电波或信号的输入并控制车辆的门锁装置、电动窗装置、灯等。

车外信息检测单元12030检测安装车辆控制系统12000的车辆的外部的信息。例如，成像单元12031连接到车外信息检测单元12030。车外信息检测单元12030使成像单元12031捕获车辆外部的图像并接收所捕获的图像。车外信息检测单元12030可以基于接收到的图像进行诸如人、汽车、障碍物、标志、道路上的文字等物体检测处理或距离检测处理。

成像单元12031是接收光并输出对应于受光量的电气信号的光学传感器。成像单元12031可以输出电气信号作为图像，或者可以输出电气信号作为测距信息。此外，由成像单元12031接收的光可以是可见光或诸如红外线等不可见光。

车内信息检测单元12040检测车内的信息。例如，检测驾驶员的状态的驾驶员状态检测单元12041连接到车内信息检测单元12040。例如，驾驶员状态检测单元12041包括对驾驶员成像的相机，并且基于从驾驶员状态检测单元12041输入的检测信息，车内信息检测单元12040可以计算驾驶员的疲劳度或集中度，或者可以判断驾驶员是否瞌睡。

例如，微型计算机12051可以基于由车外信息检测单元12030或车内信息检测单元12040获得的车辆内部和外部的信息来计算驱动力产生装置、转向机构或制动装置的控制目标值，并且可以向驱动系统控制单元12010输出控制指令。例如，微型计算机12051可以进行协调控制，以实现包括车辆的碰撞避免或碰撞缓和、基于车辆之间的距离的追踪行驶、车辆速度保持行驶、车辆碰撞警告和车辆的车道偏离警告等的高级驾驶员辅助系统(ADAS)的功能。

此外，微型计算机12051可以通过基于由车外信息检测单元12030或车内信息检测单元12040获得的关于车辆周围的信息来控制驱动力产生装置、转向机构、制动装置等来进行协调控制，以实现其中车辆自主行驶而不依赖于驾驶员的操作的自动驾驶等。

此外，微型计算机12051可以基于由车外信息检测单元12030获得的车辆外部的信息将控制指令输出到主体系统控制单元12020。例如，微型计算机12051可以通过根据由车外信息检测单元12030检测到的前方车辆或对向车辆的位置控制头灯来进行协调控制，以实现诸如将远光灯切换为近光灯等防止眩光。

音频/图像输出单元12052将音频和图像至少一者的输出信号传递到能够在视觉上或听觉上通知车辆乘员或车辆外部的信息的输出装置。在图72的示例中，作为输出装置，音频扬声器12061、显示单元12062和仪表板12063被示出。例如，显示单元12062可以包括车载显示器和平视显示器中的至少一种。

图73是示出成像单元12031的安装位置的示例的图。

在图73中，车辆12100包括作为成像单元12031的成像单元12101、12102、12103、12104和12105。

成像单元12101、12102、12103、12104和12105设置在例如车辆12100的车头、侧视镜、后保险杠、后门和车内的挡风玻璃的上部等位置。设置在车头的成像单元12101和设置在车内的挡风玻璃上部的成像单元12105主要获得车辆12100的前方的图像。设置在侧视镜的成像单元12102和12103主要获得车辆12100的侧方的图像。设置在后保险杠或后门的成像单元12104主要获得车辆12100的后方的图像。由成像单元12101和12105获取的前方图像主要用于检测前方车辆、行人、障碍物、交通信号、交通标志、车道等。

此外，图73示出了成像单元12101～12104的成像范围的示例。成像范围12111表示设置在车头的成像单元12101的成像范围，成像范围12112和12113分别表示设置在侧视镜的成像单元12102和12103的成像范围，并且成像范围12114表示设置在后保险杠或后门的成像单元12104的成像范围。例如，通过叠加由成像单元12101～12104捕获的图像数据，获得车辆12100的从上方看到的鸟瞰图像。

成像单元12101～12104中的至少一个可以具有获取距离信息的功能。例如，成像单元12101～12104中的至少一个可以是包括多个成像元件的立体相机，或者可以是具有相位差检测用的像素的成像元件。

例如，基于从成像单元12101～12104获得的距离信息，通过获得距成像范围12111～12114内的各立体物的距离和距离的时间变化(相对于车辆12100的相对速度)，微型计算机12051提取在车辆12100的行驶路线上的特别是最靠近的立体物且在与车辆12100的大致相同的方向上以预定速度(例如，0km/h以上)行驶的立体物作为前方车辆。此外，微型计算机12051可以设定针对前方车辆的预先确保的车辆间的距离，并且可以进行自动制动控制(包括追踪行驶停止控制)、自动加速控制(包括追踪行驶开始控制)等。如上所述，可以进行其中车辆自主行驶而不依赖于驾驶员的操作的用于自动驾驶等的协调控制。

例如，基于从成像单元12101～12104获得的距离信息，微型计算机12051可以将关于立体物的立体物数据分类为两轮车辆、普通车辆、大型车辆、行人和诸如电线杆等其他立体物，提取立体物数据，并且使用立体物数据自动避开障碍物。例如，微型计算机12051将车辆12100周围的障碍物识别为可以由车辆12100的驾驶员视觉识别的障碍物和难以视觉识别的障碍物。然后，微型计算机12051判断指示与每个障碍物碰撞的危险度的碰撞风险，并且当碰撞风险等于或高于设定值并且存在碰撞的可能性时，可以通过经由音频扬声器12061和显示单元12062向驾驶者输出警告或者经由驱动系统控制单元12010进行强制减速或回避转向来进行用于碰撞避免的驾驶辅助。

成像单元12101～12104中的至少一个可以是检测红外线的红外相机。例如，微型计算机12051可以通过判断行人是否存在于由成像单元12101～12104捕获的图像中来识别行人。例如，通过提取由作为红外相机的成像单元12101～12104捕获的图像中的特征点的步骤以及对指示物体的轮廓的一系列特征点进行图案匹配处理以判断该物体是否为行人的步骤来进行行人的识别。当微型计算机12051判断行人存在于由成像单元12101～12104捕获的图像中并且识别出行人时，音频/图像输出部12052使显示单元12062在所识别的行人上叠加并显示用于强调的四边形轮廓线。此外，音频/图像输出部12052可以使显示单元12062在期望的位置显示指示行人的图标等。

上面已经说明了根据本公开的技术可以适用的移动体控制系统的示例。根据本公开的技术可以适用于上述构成中的成像单元12031。具体地，根据实施方案及其变形例的成像装置1可以适用于成像单元12031。由于可以通过将根据本公开的技术适用于成像单元12031获得具有很少噪声的高清捕获图像，因此可以在移动体控制系统中使用捕获的图像进行高精度控制。

[6.2.2.内窥镜手术系统]

图74是示出根据本公开的技术(本技术)可以适用的内窥镜手术系统的示意性构成的示例的图。

图74示出了其中手术者(医生)11131正在使用内窥镜手术系统11000对病床11133上的患者11132进行手术的状态。如图74所示，内窥镜手术系统11000包括内窥镜11100、诸如气腹管11111和能量处置器械11112等其他手术器械11110、支撑内窥镜11100的支撑臂装置11120和其上安装有用于内窥镜手术的各种装置的推车11200。

内窥镜11100包括其中距远端预定长度的区域被插入患者11132的体腔内的透镜筒11101和连接到透镜筒11101的近端的摄像头11102。在所示的示例中，示出了被构造为具有硬性透镜筒11101的所谓硬镜的内窥镜11100，但是内窥镜11100可以被构造为具有软性透镜筒的所谓的软镜。

物镜装配到其中的开口部设置在透镜筒11101在远端。光源装置11203连接到内窥镜11100，由光源装置11203生成的光通过延伸到透镜筒11101内部的光导被引导到透镜筒的远端，并且经由物镜朝向在患者11132的体腔内的观察对象发射。注意，内窥镜11100可以是直视内窥镜、斜视内窥镜或侧视内窥镜。

光学系统和成像元件设置在摄像头11102内部，并且来自观察对象的反射光(观察光)通过光学系统会聚在成像元件上。观察光由成像元件执行光电转换，并且生成与观察光相对应的电气信号，即，与观察图像相对应的图像信号。图像信号作为RAW数据被传输到相机控制单元(CCU)11201。

CCU 11201包括中央处理单元(CPU)、图形处理单元(GPU)等，并且综合控制内窥镜11100和显示装置11202的操作。此外，CCU 11201接收来自摄像头11102的图像信号，并且例如对图像信号执行诸如显像处理(去马赛克处理)等用于显示基于该图像信号的图像的各种图像处理。

显示装置11202在CCU 11201的控制下显示基于由CCU 11201经过图像处理的图像信号的图像。

例如，光源装置11203包括诸如发光二极管(LED)等光源，并且将用于对手术部位等成像的照射光供给到内窥镜11100。

输入装置11204是用于内窥镜手术系统11000的输入接口。使用者可以经由输入装置11204向内窥镜手术系统11000输入各种信息和指令。例如，使用者通过使用内窥镜11100输入指令等，以改变成像条件(照射光的类型、放大率、焦距等)。

处置器械控制装置11205控制能量处置器械11112的驱动，用于组织的烧灼和切开、血管的密封等。气腹装置11206经由气腹管11111向患者11132的体腔内注入气体以使患者11132的体腔膨胀，用于确保内窥镜11100的视野并确保手术者的工作空间。记录器11207是能够记录与手术有关的各种信息的装置。打印机11208是能够以诸如文本、图像、图形等各种形式打印与手术有关的各种信息的装置。

注意，将手术部位成像时的照射光供给到内窥镜11100的光源装置11203可以包括例如LED、激光光源或包括它们的组合的白色光源。在白色光源通过RGB激光光源的组合构造的情况下，由于可以高精度地控制各种颜色(各波长)的输出强度和输出定时，因此可以在光源装置11203中进行所捕获的图像的白平衡的调整。此外，在这种情况下，通过将来自每个RGB激光光源的激光按时间分割地照射到观察对象上并且与照射定时同步地控制摄像头11102的成像元件的驱动，也可以按时间分割地捕获对应于RGB的每个的图像。根据该方法，可以在成像元件中未设置滤色器的情况下获得彩色图像。

此外，可以控制光源装置11203的驱动，从而在每预定的时间改变要输出的光的强度。通过与光强度的改变的定时同步地控制摄像头11102的成像元件的驱动以按时间分割地获取图像并合成图像，可以生成不具有所谓的曝光不足的阴影和曝光过度的高亮的高动态范围的图像。

此外，光源装置11203可以被构造为供给与特殊光观察相对应的预定波长带的光。在特殊光观察中，例如，进行所谓的窄带域光观察(窄带域成像)，其中通过使用身体组织中的光吸收的波长依赖性，通过照射与普通观察时的照射光(即，白光)相比更窄带域的光以高对比度对诸如粘膜表层的血管等预定组织进行成像。可选择地，在特殊光观察中，可以进行用于通过照射激发光产生的荧光获得图像的荧光观察。在荧光观察中，例如，可以用激发光照射身体组织，以观察来自身体组织的荧光(自体荧光观察)，或者以将诸如吲哚菁绿(ICG)等试剂局部地注射到身体组织中并用与试剂的荧光波长相对应的激发光照射身体组织来获得荧光图像。光源装置11203可以被构造为供给与这种特殊光观察相对应的窄带域光和/或激发光。

图75是示出图74所示的摄像头11102和CCU 11201的功能构成的示例的框图。

摄像头11102包括透镜单元11401、成像单元11402、驱动单元11403、通信单元11404和摄像头控制单元11405。CCU 11201包括通信单元11411、图像处理单元11412和控制单元11413。摄像头11102和CCU 11201通过传输线缆11400彼此可通信地连接。

透镜单元11401是设置在与透镜筒11101的连接部分处的光学系统。从透镜筒11101的远端接收的观察光被引导到摄像头11102，并且入射到透镜单元11401。透镜单元11401通过组合包括变焦透镜和焦点透镜的多个透镜来构造。

成像单元11402包括成像元件。构成成像单元11402的成像元件的数量可以是一个元件(所谓的单板型)或多个(所谓的多板型)。当成像单元11402被构造为多板型时，例如，可以通过每个成像元件生成与RGB的每个相对应的图像信号，并且可以通过组合图像信号来获得彩色图像。可选择地，成像单元11402可以包括一对成像元件，用于获取与三维(3D)显示相对应的右眼和左眼用图像信号。通过进行3D显示，手术者11131可以更加准确地把握手术部位中的身体组织的深度。注意，当成像单元11402被构造为多板型时，可以设置与每个成像元件相对应的多个透镜单元11401。

此外，成像单元11402不必须设置在摄像头11102中。例如，成像单元11402可以设置在透镜筒11101内部的物镜的正后方。

驱动单元11403包括致动器，并且在摄像头控制单元11405的控制下使透镜单元11401的变焦透镜和焦点透镜沿光轴移动预定距离。因此，可以适当地调整由成像单元11402捕获的图像的放大率和焦点。

通信单元11404包括用于向/从CCU 11201传输和接收各种信息的通信装置。通信单元11404将从成像单元11402获取的图像信号作为RAW数据经由传输线缆11400传输到CCU11201。

此外，通信单元11404从CCU 11201接收用于控制摄像头11102的驱动的控制信号，并且将控制信号供给到摄像头控制单元11405。控制信号例如包括与成像条件有关的信息，诸如用于指定所捕获的图像的帧速率的信息、用于指定在成像时的曝光值的信息和/或用于指定所捕获的图像的放大率和焦点的信息等。

注意，诸如帧速率、曝光值、放大率和焦点等成像条件可以由使用者适当地指定，或者可以由CCU 11201的控制单元11413基于捕获的图像信号来自动设定。在后一种情况下，所谓的自动曝光(AE)功能、自动对焦(AF)功能和自动白平衡(AWB)功能安装在内窥镜11100中。

摄像头控制单元11405基于经由通信单元11404从CCU 11201接收的控制信号来控制摄像头11102的驱动。

通信单元11411包括用于向和从摄像头11102传输和接收各种信息的通信装置。通信单元11411经由传输线缆11400接收从摄像头11102传输的图像信号。

此外，通信单元11411将用于控制摄像头11102的驱动的控制信号传输到摄像头11102。图像信号和控制信号可以通过电气通信、光通信等来传输。

图像处理单元11412对作为从摄像头11102传输的RAW数据的图像信号进行各种图像处理。

控制单元11413进行与通过使用内窥镜11100进行的手术部位等的成像以及通过对手术部位等成像获得的所捕获的图像的显示有关的各种控制。例如，控制单元11413生成用于控制摄像头11102的驱动的控制信号。

此外，控制单元11413基于由图像处理单元11412经过图像处理的图像信号使显示装置11202显示手术部位等的所捕获的图像。此时，控制单元11413可以通过使用各种图像识别技术来识别所捕获的图像内的各种物体。例如，控制单元11413可以通过检测包括在所捕获的图像中的物体的边缘形状和/或颜色等识别诸如钳子等手术器械、特定活体部位、出血、使用能量处置器械11112时的雾等。当在显示装置11202中显示所捕获的图像时，通过使用识别结果，控制单元11413可以叠加并显示与手术部位的图像有关的各种手术支持信息。由于手术支持信息被叠加并显示，并且呈现给手术者11131，因此可以减轻手术者11131的负担，并且手术者11131可以可靠地进行手术。

将摄像头11102和CCU 11201连接的传输线缆11400是与电气信号的通信相对应的电气信号线缆、与光通信相对应的光纤或其复合线缆。

这里，在所示的示例中，通过使用传输电缆11400有线地进行通信，但是可以无线地进行摄像头11102和CCU 11201之间的通信。

上面已经说明了根据本公开的技术可以适用的内窥镜手术系统的示例。根据本公开的技术可以适当地应用于上述构成中的在内窥镜11100的摄像头11102处设置的成像单元11402。由于通过将根据本公开的技术应用于成像单元11402可以使成像单元11402小型化或具有高清晰度，因此可以设置具有小尺寸或高清晰度的内窥镜11100。

已经参照实施方案、变形例、适用例和应用例说明了本公开，但是本公开并不限于实施方案等，并且可以进行各种变形。注意，本说明书中记载的效果仅仅是示例性的。本公开的效果不限于本说明书中记载的效果。本公开可以具有本申请中记载的效果以外的效果。

此外，例如，本公开可以具有以下构成。

(1)一种半导体装置，包括：

彼此层叠的多个基板；

形成在所述多个基板中的至少一个中的半导体元件；和

保护元件，其在所述多个基板中的至少一个中形成为具有PN结，并且保护所述半导体元件。

(2)根据(1)所述的半导体装置，其中，所述保护元件根据形成在所述多个基板中的所述半导体元件的形成面积或元件数量而配置在所述多个基板中的至少一个中。

(3)根据(1)或(2)所述的半导体装置，其中，所述保护元件是双极晶体管型保护元件或晶闸管型保护元件。

(4)根据(1)～(3)中任一项所述的半导体装置，其中，所述保护元件在所述基板的水平方向上具有PNPN结结构或NPNP结结构。

(5)根据(1)～(4)中任一项所述的半导体装置，其中，所述保护元件包括通过配线彼此连接的多个第一导电型的阱。

(6)根据(1)～(5)中任一项所述的半导体装置，其中，所述保护元件具有其中第二导电型的阱形成在第一导电型的阱的上方或下方的双阱结构。

(7)根据(1)～(5)中任一项所述的半导体装置，其中，所述保护元件具有PNP结或NPN结的三阱结构。

(8)根据(1)～(7)中任一项所述的半导体装置，其中，

所述半导体元件是具有栅电极的元件，和

所述保护元件是用于在等离子体工艺中将在所述栅电极中产生的电荷排出到所述基板的元件。

(9)根据(1)～(8)中任一项所述的半导体装置，其中，所述保护元件形成在与形成有将要保护的所述半导体元件的基板不同的基板中。

(10)一种成像装置，包括：

第一基板，在其中形成有光电转换元件和传输由所述光电转换元件输出的电气信号的传输晶体管；

第二基板，其层叠在第一基板上，并且在其中形成有输出所述电气信号的像素晶体管；和

保护元件，其在第一基板和第二基板中的至少一个中形成为具有PN结，并且保护所述传输晶体管或所述像素晶体管。

(11)根据(10)所述的成像装置，其中，所述保护元件形成在第二基板中并且在形成有第一基板的虚设像素的区域的上方。

附图标记列表

1，1A 成像装置

100，100A 第一基板

200，200A 第二基板

300，300A 第三基板

541A，541B，541C，541D，5410 像素

TR 传输晶体管

RST 复位晶体管

AMP 放大晶体管

SEL 选择晶体管

FDG FD传输晶体管

FD 浮动扩散部

TF，TS PID保护元件

Claims (9)

1.一种成像装置，包括：

像素共享单元，所述像素共享单元包括分别具有光电转换元件和传输晶体管的多个像素和由所述多个像素共享的像素电路；

彼此层叠的第一基板和第二基板，在所述第一基板中设置有所述像素共享单元的所述光电转换元件和所述传输晶体管，并且在所述第二基板中设置有所述像素共享单元的所述像素电路，所述像素电路包括像素晶体管并且经由所述传输晶体管从各个所述像素读出像素信号；和

保护元件，其在所述第一基板和所述第二基板中的至少一个中形成为具有PN结，并且连接到所述传输晶体管和所述像素晶体管中的至少一个的栅极以保护所述传输晶体管和/或所述像素晶体管。

2.根据权利要求1所述的成像装置，其中，所述保护元件根据形成在所述第一基板和所述第二基板中的所述传输晶体管和所述像素晶体管的形成面积或元件数量而配置在所述第一基板和所述第二基板中的至少一个中。

3.根据权利要求1或2所述的成像装置，其中，所述保护元件是双极晶体管型保护元件或晶闸管型保护元件。

4.根据权利要求3所述的成像装置，其中，所述保护元件在所述基板的水平方向上具有PNPN结结构或NPNP结结构。

5.根据权利要求4所述的成像装置，其中，所述保护元件包括通过配线彼此连接的多个第一导电型的阱。

6.根据权利要求4所述的成像装置，其中，所述保护元件具有其中第二导电型的阱形成在第一导电型的阱的上方或下方的双阱结构。

7.根据权利要求4所述的成像装置，其中，所述保护元件具有PNP结或NPN结的三阱结构。

8.根据权利要求4所述的成像装置，其中，

所述保护元件是用于在等离子体工艺中将在所述栅极中产生的电荷排出到所述基板的元件。

9.根据权利要求1所述的成像装置，其中，所述保护元件形成在所述第二基板中并且在形成有所述第一基板的虚设像素的区域的上方。