TWI890225B - 半導體裝置及其製造方法 - Google Patents

Abstract

在內連結構上方形成保護層。蝕刻開口至少部分穿過保護 層。第一導電層沉積在保護層上方。第一導電層部分填充開口。絕緣層沉積在第一導電層上方。絕緣層部分填充開口。第二導電層沉積在絕緣層上方。第二導電層完全填充開口。形成電性耦合於第一導電層的第一導電結構。形成電性耦合於第二導電層的第二導電結構。

Description

半導體裝置及其製造方法

本發明的實施例是有關於一種半導體裝置及其製造方法。

半導體積體電路(integrated circuitry,IC)產業經歷快速成長。IC設計以及材料的技術性進步已經產生多個IC世代，其每個世代比前個世代具有更小以及更複雜的電路。在IC進化過程的期間，功能性密度(意即，每單元晶片面積的內連裝置數量)普遍增加，同時幾何尺寸(意即，可以使用製程創造的最小元件(或接線))縮小。

隨著半導體裝置尺寸持續縮小，製造的挑戰可能增加。舉例來說，可以使用金屬絕緣層金屬(metal-insulator-metal,MIM)結構來實現微電子元件，例如電容。然而，為了增加MIM電容的電容量，通常也會增加MIM電容的面積(以及尺寸)。隨著半導體裝置發展到更先進(例如更小)的技術節點，可能很難分配實現MIM電容的電容量的需求的面積。因此，MIM電容的性能可能會 下降。所以，儘管半導體製造方法通常足以滿足其預期目的，但它們並未在每個方面都完全令人滿意。

本揭露提供一種裝置。所述裝置包括內連結構。在所述內連結構上方配置第一保護層。在所述第一保護層內配置凹陷。在所述內連結構上方以及部分地在所述凹陷內配置第一導電層。在所述第一導電層上方以及部分地在所述凹陷內配置絕緣層。在所述絕緣層上方配置第二導電層。所述第二導電層完全地填充所述凹陷。在所述第二導電層上方配置第二保護層。

本揭露也提供一種裝置。所述裝置包括配置在內連結構上方的第一保護層。所述裝置包括配置在所述第一保護層上方的第二保護層。所述裝置進一步包括配置在所述第一保護層與所述第二保護層之間的金屬絕緣層金屬電容。所述金屬絕緣層金屬電容包括至少部分地凸出穿過所述第一保護層的向下凸出部分。

本揭露進一步提供一種方法。在內連結構上方形成保護層。蝕刻至少部分地穿過所述保護層的開口。在所述保護層上方沉積第一導電層。所述第一導電層部分地填充所述開口。在所述第一導電層上方沉積絕緣層。所述絕緣層部分地填充開口。在所述絕緣層上方沉積第二導電層。所述第二導電層完全地填充所述開口。形成與所述第一導電層電性耦合的第一導電結構。形成與所述第二導電層電性耦合的第二導電結構。

100:IC裝置

110:IC基板

115:電路

120:內連結構

130、131:金屬接線

140:介電材料

150、350:保護層

155、370:微影製程

160、380:圖案化光阻層

180、181、390、391:開口/溝槽

190、230、330、400:蝕刻製程

200、260、300、345:沉積製程

210、310:導電層

210A、210B、210C、310A、310B、310C:導電層片段

210D、280D、310D:虛設段

240、340:開口

280:絕緣層

280A、280C:絕緣層片段

410:重佈線層形成製程

420、421、560:導電穿孔

430、431:導電墊

480、481、660、690:凸出

490:深度

500:厚度

510、511:部分

520、630:尺寸

530、570、580、590、595:距離

540:最小距離

600A-600D、650、680:電容器單元

610:邊界

900:積體電路製造系統

902、904、906、908、910、912、914、916...、N:實體

918:網路

1000:方法

1010、1020、1030、1040、1050、1060:步驟

當與所附的圖一起閱讀時，可以從以下詳細描述中最好地理解圖方面或本揭露。需要說明的是，按照業界標準慣例，各特徵並未按比例繪製。事實上，各種特徵的尺寸對於討論的清晰性是可以任意增加或減少的。

圖1至13根據本揭露的各個方面為多個在各個製造階段的IC裝置(或其多個部分)剖面圖。

圖14根據本揭露的各個方面為在製造階段的IC裝置(或其多個部分)俯視圖。

圖15根據本揭露的各個方面為在製造階段的導電穿孔以及其多個相鄰元件剖面圖。

圖16、17A和17B根據本揭露的各個方面為多個在製造階段的IC裝置(或其多個部分)俯視圖。

圖18根據本揭露的各個方面為IC製造系統框圖。

圖19為與本揭露實施例有關的製造IC裝置的方法流程圖。

以下揭露提供許多不同的實施例或示例，用於實現所提供的主題的不同特徵。下面描述構件和佈置的具體示例以簡化本揭露。當然，這些僅僅是示例並且不旨在進行限制。如圖舉例來說所示，在下面的描述中形成第一特徵或上、第二特徵可以包括其中 第一和第二特徵直接形成在接觸中的實施例，並且還可以包括其中可以在第一和第二特徵之間形成另外的特徵的實施例，使得第一和第二特徵可以不直接在接觸中。另外，在各個示例中，本揭露可以是重複參考數字和/或字母。這種重複是為了簡單和清晰性的目的，其本身並不規定所討論的各個實施例和/或架構之間的關係。

此外，為了便於描述，本文可以使用諸如“下方”、“下方”、“下”、“上方”、“上”、和類似者之類的空間相對術語來描述一個元件或特徵與另一個元件的關係。或特徵(s)，如圖所示。空間相對術語旨在涵蓋使用中的元件的不同定向或除了圖中描繪的定向之外的操作。設備可以以其他方式定向(旋轉90°度或以其他定向)並且本文使用的空間相對描述符同樣可以相應地解釋。

更進一步來說，當用「約(about)」、「近似(approximate)」等描述數字或數字範圍時，該術語旨在涵蓋包括所描述的數字在內的合理範圍內的數字，例如在所描述的數字的+/-10%或本領域技術人員所理解的其他值。舉例來說，術語「約5奈米」涵蓋從4.5奈米至5.5奈米的尺寸範圍。

多個IC晶片包含多個微電子元件(microelectronic component)的不同類型，例如電晶體、電阻、電感、電容等等。對於這些微電子元件類型中的每一者，可以有多種製造方法，導致其不同的結構。在一些案例中，電容可以使用MIM結構來實現，舉例來說，作為銅(Cu)重佈線層(redistribution layer,RDL)框架或者鋁銅(AlCu)重佈線層框架的一部分。MIM結構可以包括 多個含金屬層以及多個絕緣層，其中每個絕緣層位於兩個個別的含金屬層之間。

對於IC上的MIM電容來說，獲得高電容量可能是理想的。然而因為半導體特徵的尺寸隨著每個技術世代而縮小，MIM電容的有效區域也跟著縮小，其可能負面地影響電容量。可以採用額外的金屬層以及絕緣層來有效增加IC上MIM電容的電容量。然而，這樣做可能會使製造流程更加複雜、延長生產時間並增加生產成本。為了解決這些問題，本揭露為有關於實現在保護層(passivation layer)中多個溝槽(trench)的製造方法以及框架，MIM電容可以至少部分地形成在保護層中的多個溝槽裡。多個溝槽允許MIM電容增加額外的表面積(例如，基於多個溝槽的深度)而不需要額外的金屬層或絕緣層。因此，根據本揭露的多個方面，形成的MIM電容仍可獲得相對高的電容，而非實質上複雜化製程或增加製造成本。

以下參考圖1至13，討論實施本揭露的MIM電容的製程流程，其為在一些實施例中根據本揭露的多個方面構建的IC裝置100(例如，一個工作件)的多個示意性局部剖面圖。

現在請參考圖1，IC裝置100包括IC基板110。在一些實施例中，IC基板110包括半導體基板，例如矽基板。IC基板110也可以包括多個裝置，例如場效電晶體(field-effect transistors,FETs))、記憶單元、圖像感測器、被動裝置、其他裝置或其組合物。在一些實施例中，IC基板110包括帶有多個IC裝置的多個平面 (flat)有效區域，例如多個純(plain)場效電晶體。在一些其他的實施例中，IC基板110包括帶有其上形成多個IC裝置的多個鰭式(fin)(例如，垂直凸出)有效區域。請理解，在一些實施例中，多個鰭式有效區域也可以用來形成多個閘極全環式(gate-all-around,GAA)裝置。在任何案例中，作為本文的簡化非限制性範例，顯示在圖1的IC基板110中形成電路115。電路115可以包括平面型電晶體或鰭式場效型(FinFET)(或GAA型)電晶體。

IC裝置100也可以包括在半導體基板上方形成的內連結構(interconnection structure)120。內連結構120包括例如多個金屬接線(metal line)(例如，金屬接線130或金屬接線131)、多個接點(contact)以及多個穿孔(via)的多個導電元件，以提供水平以及垂直電性佈線(routing)。例如金屬接線130的多個金屬接線分布在多個金屬層中，例如第一金屬層(例如，M1層)、第二金屬層(例如，M2層)...以及頂部金屬層。在繪示的多個實施例中，多個金屬接線130至131屬於內連結構120的最頂部金屬層，並且為了簡單起見，這裡沒有具體繪示內連結構120的其他金屬層的多個金屬接線以及/或多個穿孔。

除此之外，內連結構120的多個導電元件可以提供電性連接到電路115。內連結構120也包括介電材料140，以提供各個導電元件之中的電性隔離，從而防止電性短路。在一些實施例中，介電材料140可以包括氧化物材料，例如氧化矽。可以說例如多 個金屬接線130至131的多個金屬接線被嵌入至介電材料140中。

現在請參考圖2，可以實施例如化學機械研磨(chemical mechanical polishing,CMP)製程的平坦化製程(planarization process)，以平坦化內連結構120的上表面。此後，可以在內連結構120的平坦化上表面上方形成保護層150，包括在多個金屬接線130和131上方。在一些實施例中，可以使用例如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)或其組合的一個或多個沉積製程來形成保護層150。在一些實施例中，保護層150形成為具有碳氮化矽(SiCN)材料成分。在一些其他的實施例中，保護層150可以具有氮化矽(SiN)材料成分。在又一些實施例中，保護層150可以包括不是SiCN或SiN的另種介電材料類型。如下文更詳細的討論，本揭露的MIM電容將部分嵌入該保護層150中。

現在請參考圖3，對IC裝置100執行微影製程(lithography process)155，以在保護層150上方形成圖案化光阻層(patterned photoresist layer)160。微影製程155可以包括一個或多個光阻塗佈(photoresist coating)、曝光前烘烤(pre-exposure baking)、曝光(exposing)、曝光後烘烤(post exposure baking)、顯影(developing)以及沖洗(rinsing)製程(不一定按該順序進行)。由於執行微影製程155，圖案化光阻層160包括多個開口(opening)，例如各自暴露保護層150的上表面部分的多個開口180和181。

現在請參考圖4，對IC裝置100執行蝕刻製程(etching process)190。在一些實施例中蝕刻製程190可以包括乾蝕刻製程，在一些其他實施例中，可以包括濕蝕刻製程，或在另外在一些實施例中，可以包括其組合。蝕刻製程190以圖案化光阻層160作為蝕刻遮罩，進一步垂直向下(例如，在朝向基板110的方向上)延伸多個開口180和181。換句話說，圖案化光阻層160保護下方保護層150的多個部分免於被蝕刻，而被多個開口180和181暴露的保護層150的其他多個部分透過蝕刻製程190移除。在保護層150中的多個開口180和181可以具有溝槽狀輪廓，並且因此可以互換地稱為溝槽180和181。請注意，多個開口180和181的多個下部部分在圖4的剖面圖可以各自具有梯形形狀，其中多個開口180和181各自在頂部較寬，底部較窄，具有多個傾斜的側表面。也請注意多個開口180和181可以或可以不用全部延伸穿過保護層150。換句話說，在一些實施例中多個開口180和181可以暴露內連結構120的多個上表面，或者在一些實施例中多個開口180和181可以不用暴露內連結構120的多個上表面。

現在請參考圖5，移除圖案化光阻層160，舉例來說，透過光阻去除製程(photoresist stripping process)或光阻灰化製程(photoresist ashing process)。此後，對IC裝置100執行沉積製程200，以沉積在IC裝置100上方的導電層210。在一些實施例中，導電層210可以包括化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或合。在一些實施例中，沉積製程200沉積氮化鈦 (TiN)作為導電層210，但是應理解，在其他實施例中可以沉積其他類型的導電材料(例如，鈦鋁或銅)作為導電層210。如圖5所示，導電層210的一些部分形成在保護層150的多個上表面上，並且導電層210的一些其他部分形成在多個開口180和181的多個底表面和多個側表面上。換句話說，導電層210的多個部分部分地形成在多個開口180和181中。

現在請參考圖6，對IC裝置100執行蝕刻製程230。蝕刻製程230蝕刻掉水平配置在金屬接線131與開口181之間的導電層210片段。因此，在導電層210中的開口240暴露配置在金屬接線131與開口181之間的保護層150的上表面部分。因此，導電層210被分成兩個片段210A和210B，其透過開口240彼此電性隔離或分離。請注意，在一些實施例中，可以用圖案化光阻層作為蝕刻遮罩來實施蝕刻製程230。然而，為了簡單起見，此處未具體示出圖案化光阻層的形成和隨後的移除。

請參考圖7，對IC裝置100執行沉積製程260。沉積製程260可以包括化學氣相沉積、物理氣相沉積、原子層沉積或其組合。沉積製程在保護層150上方以及在多個導電層片段210A和210B上方沉積絕緣層280。在一些實施例中，絕緣層280可以包括高介電(high-k)介電材料，其介電材料具有大於二氧化矽的介電常數的介電常數(例如，大於4)。在一些實施例中，絕緣層280包括氧化鉿(hafnium oxide)。在其他的實施例中，絕緣層280包括氧化鋯(zirconium oxide)。在其他實施例中，其他類型的介電 材料也可以實現為絕緣層280。

如圖7所示，在開口240中以及直接在保護層150的上表面上沉積絕緣層片段280A，而在導電層多個片段210A和210B的多個上表面以及多個側表面上沉積絕緣層280的其餘部分。在開口240中絕緣層片段280A的存在有助於確保導電層片段210A與導電層片段210B電性隔離。換句話說，電訊號不能經由絕緣層片段280A從導電層片段210A傳導到導電層片段210B(或反之亦然)。

現在請參考圖8，在形成絕緣層280之後，對IC裝置100執行沉積製程300。沉積製程300可以包括化學氣相沉積、物理氣相沉積、原子層沉積或其組合。沉積製程300在絕緣層280上方沉積導電層310。在一些實施例中，導電層310可以具有與多個導電層片段210A和210B相同的材料成分。舉例來說，導電層310以及多個導電層片段210A和210B均可具有氮化鈦材料成分。在其他實施例中，導電層310可以具有與多個導電層片段210A和210B不同的材料成分。請注意，雖然多個開口180至181和240被多個導電層片段210A至210B和/或絕緣層280部分地填充，但是多個開口180至181和240被導電層310完全地填充。因此，可以說導電層210A的多個部分、絕緣層280的多個部分以及導電層310的多個部分共同嵌入保護層150中。這是本揭露的獨特物理特性之一，其優點將是下面將更詳細地討論。

現在請參考圖9，對IC裝置執行蝕刻製程330。蝕刻製 程330蝕刻掉水平配置在金屬接線130與開口180之間的導電層310的部分。因此，導電層310中的開口340暴露絕緣層280的上表面部分，其配置在金屬接線130與開口180(現在由導電層210A、絕緣層280以及導電層310填充)之間。因此，導電層310被分成兩個片段310A和310B，這兩個部分透過開口340彼此電性隔離或分離。請注意，在一些實施例中，可以用圖案化光阻層作為蝕刻遮罩來執行蝕刻製程330。然而，為了簡單起見，此處未具體示出圖案化光阻層的形成和隨後的移除。

現在請參考圖10，對IC裝置100執行沉積製程345。沉積製程345可以包括化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或其組合，以保護層350沉積在多個導電層片段310A和310B的上表面上方，以及在由開口340暴露的絕緣層280的上表面的部分上方。在一些實施例中，沉積製程345可以包括高密度電漿製程(high-density plasma process)，以形成未摻雜的矽酸鹽玻璃(ndoped silicate glass,USG)作為保護層350。在其他實施例中，沉積製程345可以配置為使得沉積的保護層350具有與保護層150相同的材料成分。舉例來說，保護層350具有碳氮化矽(SiCN)材料成分或氮化矽(SiN)材料成分，在其實施例中，保護層150也可以具有碳氮化矽材料成分或氮化矽材料成分。在任何案例中，可以看出保護層350完全地填充開口340並且防止多個導電層片段310A和310B彼此電性接觸和/或物理性接觸。換句話說，電訊號不能經由保護層350從導電層片段310A傳導到導 電層片段310B(或反之亦然)，因為保護層350的材料也是電性絕緣的。

現在請參考圖11，對IC裝置100執行微影製程370，以在保護層350上方形成圖案化光阻層380。微影製程370可以包括一個或多個光阻塗佈、曝光前烘烤、曝光、曝光後烘烤、顯影以及沖洗製程(不一定按該順序進行)。由於執行微影製程370，圖案化光阻層380包括多個開口，例如各自暴露保護層350的上表面部分的多個開口390和391。

現在請參考圖12，對IC裝置100執行蝕刻製程400。在一些實施例中蝕刻製程400可以包括乾蝕刻製程，在一些其他實施例中，可以包括濕蝕刻製程，或在另外在一些實施例中，可以包括其組合。蝕刻製程400以圖案化光阻層380作為蝕刻遮罩，進一步垂直向下(例如，在朝向基板110的方向上)延伸多個開口390和391。換句話說，圖案化光阻層380保護下方保護層350的多個部分免於被蝕刻，而被多個開口390和391暴露的保護層350的其他多個部分透過蝕刻製程400移除。在保護層350中的多個開口390和391可以具有溝槽狀輪廓，並且因此可以互換地稱為溝槽390和391。請注意，多個開口390和391的多個下部部分在圖4的剖面圖可以各自具有梯形形狀，其中多個開口390和391各自在頂部較寬，底部較窄，具有多個傾斜的側表面。多個開口390和391可以全部延伸穿過保護層150，使得多個金屬接線130和131的多個上表面暴露。

現在請參考圖13，用光阻去除製程或光阻灰化製程來移除圖案化光阻層380，此後，對IC裝置100執行重佈線層形成製程410。重佈線層形成製程410用一種或多種導電材料填充多個開口390和391，例如氮化鈦、鎢、銅、鋁、鈷、釕等。因此，形成多個導電穿孔420和421，以填充多個開口分別為390和391。重佈線層形成製程410也可以在分別在多個導電穿孔420和421上方形成多個導電墊430和431。在一些實施例中，多個導電墊430和431可以具有與多個導電穿孔420和421相同的材料成分。應當理解，多個導電穿孔420至421和/或多個導電墊430至431可以統稱為IC裝置100的多個重佈線結構。在一些實施例中，重佈線層形成製程410可以包括電鍍製程(electroplating process)以形成重佈線結構的各種類型的導電材料。

請注意，由於多個開口390和391(具有導電穿孔420和421)的蝕刻和隨後填充，底部導電層210現在已被分成多個不同的導電層片段，包括導電層片段210A、導電層片段210B和導電層片段210C。類似地，頂部導電層310現在也被分成多個不同的導電層片段，包括導電層片段310A、導電層片段310B和導電層片段310C。另外，絕緣層280也被破壞，使得絕緣層片段280C與絕緣層280的其餘部分物理性分離。絕緣層片段280C被夾在多個導電層片段210C與310C之間。

在該製造階段，形成MIM電容450。MIM電容450包括導電層片段210C(作為底部電極板)、絕緣層片段280C以及導電 層片段310C(作為頂部電極板)。請注意，由於填充開口240的絕緣層片段280A的實現(請參見上面關於圖7的討論)，在底部導電層210C和導電穿孔421之間(並且因此導電墊431)的電性連接被切斷。相反地，對導電層片段210C的電接入(access)由導電墊430透過導電穿孔420提供，導電穿孔420電性連接至導電層片段210C。類似地，由於開口340的形成(請見上面關於圖9的討論)以及隨後保護層350對開口340的填充，頂部導電層310C和導電穿孔420(並且因此，導電墊430)之間的電性連接被切斷。相反地，對導電層片段310C的電接入由導電墊431透過導電穿孔421提供，該導電穿孔421電性連接至導電層片段310C。這樣，可以說多個導電墊430和431用於控制MIM電容450的電性操作。舉例來說，可以將不同的電壓電位施加到多個導電墊430和431。

本文的MIM電容450的獨特物理特性之一是其具有實質上向下凸出到保護層150中的一個或多個部分。舉例來說，MIM電容450具有多個向下凸出480和481，其向下朝向基板110的方向凸出，其中多個向下凸出480和481被嵌入保護層150中。這些向下凸出480和481是在保護層150中形成多個開口180和181(請見上面關於圖4的討論)，並且以及用MIM電容450的各種元件(請見上面關於圖5-8的討論)填充多個開口180和181的固有結果。舉例來說，MIM電容450的導電層片段210C和絕緣層片段280C各自包括實質上承接(inherit)多個開口180和181 的剖面圖輪廓的多個部分。填充多個開口180和181的MIM電容450的導電層片段310C的多個部分也具有多個長傾斜側壁。

MIM電容450的多個向下凸出480和481也可以用深度490來表示，深度490對應於在導電層片段210C的最底表面與保護層150的上表面之間的距離(其上形成導電層片段210C)。在一些實施例中，深度490在約0.5微米與約0.7微米之間的範圍內。未使用本文的獨特製程所實現的MIM電容通常具有更小的多個深度，以至於它們具有可被視為垂直凸出的多個部分。MIM電容450的多個向下凸出也可以用導電層片段210A的深度490和厚度500的相對尺寸來表示。舉例來說，由於MIM電容450實質上向下凸出，因此深度490實質上大於(例如，大數倍)導電層片段210A的厚度500。在一些實施例中，深度490在約400奈米與約800奈米之間的範圍內，且厚度500在約20奈米與約70奈米之間的範圍內。在一些實施例中，深度490與厚度500之間的比率在約5.7：1與約40：1之間的範圍內。

請理解，有關於深度490(包括深度490與厚度500之間的比率)的上述範圍值不是隨機選擇的，而是在一些實施例中它們被具體配置為優化裝置性能。舉例來說，多個向下凸出480至481的一個好處是它們有助於增加MIM電容450的有效表面積。在這方面，在導電層片段210C與絕緣層片段280C之間的多個傾斜側表面、以及在導電層片段310C與絕緣層片段280C之間的多個傾斜側表面，使多個向下凸出480至481成為可能，並且它們 構成如果不根據本文獨特的製程流程MIM電容450則不會存在的額外多個表面積。因為多個向下凸出480至481而獲得的額外多個表面積，導致MIM電容450的電容增加(這是期望的)，而非擴大IC裝置100的橫向尺寸。

另一方面，如果有關於深度490的上述範圍太小，則意味著多個向下凸出480至481尚未做得足夠大以實現盡可能多的有效電容增益。換句話說，一定量的表面積增加(因此電容增加)被不必要地「納入考量(left on the table)」。另一方面，如果上述有關於深度490的範圍太大，則表示保護層150必須更厚。這樣，IC裝置100將具有更大的整體垂直尺寸，這可能是不期望的，因為IC裝置100的整體垂直尺寸可能已經事先擬定了。另外，即使保護層150的厚度增加是可以容忍的，但其仍然會轉化為更深的溝槽填充製程，這可能會帶來一定的製造困難。換言之，多個開口180和181將具有更大的縱橫比(aspect ratio)(深度與寬度)，這使得它們更難以填充(透過MIM電容450的各種元件)而不在其中捕獲氣泡或間隙。因此，可能也不希望將有關於深度490的範圍配置得太小。這裡，有關於深度490(包括其與厚度500的比率)的上述範圍被配置成使得MIM電容450可以實現電容的足夠大的增加(因為獲得了額外的表面積)，同時維持與最初相同的垂直尺寸指定和/或最小化製造困難或問題。

圖14繪示為IC裝置100部分的簡化示意性局部平面俯視圖，以提供本揭露的各個方面更進一步的說明。出於一致性和清 晰性的原因，圖1至14中出現的相同元件將被標記為相同。請理解，雖然在圖14中繪示出導電層210和導電層310的多個輪廓(例如，邊界或邊框)，但是為了簡單起見，在圖14中未示出絕緣層280的多個輪廓。

如圖14所示，繪示出兩個範例部分510和511。多個部分510和511實質上可以彼此相同，並且IC裝置100可以以重複的方式包括多個這些部分。可以說每個部分510或511包括上面參考圖2至13討論的MIM電容結構。在每個部分(例如，部分510)內，導電層210和導電層310可以各自具有矩形俯視輪廓。導電層210的面積可以稍微大於導電層310的面積，使得導電層310的多個邊界被導電層210的多個邊界環繞。也繪示出多個凸出480/481的多個輪廓(對應於上面參考圖4至8討論的多個開口的多個位置)。由於多個凸出480/481在圖14的俯視圖中不能直接可見，因此它們的輪廓在本文中被繪示為虛線。

在繪示的實施例中，多個凸出480/481各自具有矩形的俯視圖輪廓，舉例來說，實質上正方形的俯視圖輪廓，其中每側具有尺寸520。多個凸出480/481可以是相隔距離530從俯視圖的其他部分分離或間隔開。在一些實施例中，尺寸520在約0.15微米與約0.3微米之間的範圍內，並且距離530在約0.15微米與約0.3微米之間的範圍內，並且尺寸520與距離530之間的比率在約0.5：1至約2：1之間的範圍內。這樣的比率範圍被配置為在IC裝置100上密集地封裝足夠數量的多個凸出480/481，以增大表面積的量 (這又增加MIM電容450的電容量)，同時也確保多個凸出480/481沒有封裝得太近，以免產生電短路和/或使IC裝置100製造複雜化的風險。

圖14中也繪示為多個導電穿孔420和421的多個俯視圖。在繪示的實施例中，多個導電穿孔420和421被繪示為具有實質上矩形(例如，正方形)的俯視圖，但是應理解在替代實施例中它們可以具有其他俯視形狀。如上所述，導電穿孔420與導電層210直接物理性接觸，但與導電層310間隔開。為了進一步闡明此物理特性，環繞導電穿孔420的導電層310輪廓為如圖14中的虛線所示。類似地，導電穿孔421與導電層310直接物理接觸，但與導電層210間隔開。為了進一步闡明這種物理特性，環繞導電穿孔421的導電層210輪廓在圖14中被繪示為虛線所示。請注意，最小距離540也被配置在導電穿孔421與多個凸出480/481最近的一個之間。在一些實施例中，最小距離540大於或等於約2微米。這樣數值的範圍確保導電穿孔421與多個凸出480/481充分間隔開，以避免電短路，同時不浪費晶片空間。

圖14進一步繪示出與導電穿孔420和421不同的導電穿孔560。舉例來說，導電穿孔560可以是用來提供IC元件100上的多個邏輯裝置電性連接的邏輯穿孔。在這點上，導電穿孔560不是MIM電容450的一部分，也不用於操作MIM電容450。舉例來說，導電穿孔560被MIM電容450的多個導電層310和210環繞，但是導電穿孔560並沒有電性耦合至導電層210或導電層310。 這方面也在圖15中繪示出，該圖15是導電穿孔560及其一些鄰近元件的簡化示意性局部剖面圖。如圖15所示，導電穿孔560垂直延伸穿過導電層虛設段(dummy segment)210D、導電層虛設段310D及絕緣層虛設段280D。這些虛設段210D、280D和310D分別使用與導電層210、絕緣層280和導電層310的其餘部分相同的製造製程來製造。然而，這些虛設段210D、280D和310D在此並不用作電容結構，因此它們被稱為虛設段。虛設段210D、280D和310D分別與導電層210、絕緣層280和導電層310的其餘部分物理性和電性分離開。

導電穿孔560本身也與最近的導電層210間隔開。舉例來說，如圖14的俯視圖和圖15的剖面圖兩者所示，距離570將導電穿孔560與最近的導電層210分開。在一些實施例中，距離570大於或等於約0.8微米。這樣數值的範圍確保導電穿孔560與最近的導電層210充分間隔開，以避免電短路，同時不浪費晶片空間。

返回參考圖14，最靠近導電層310邊界的多個凸出480/481仍然與導電層310的邊界間隔開距離580。同時，最靠近導電層210的邊界的多個凸出480/481仍然與導電層210的邊界間隔開距離590。此外，多個部分510和511彼此分離(例如，就其最外導電層210之間的間距而言)出距離595。在一些實施例中，距離580大於或等於約0.2微米，距離590大於或等於約0.3微米，以及距離595大於或等於約0.8微米。這樣數值的範圍確保 MIM電容(例如，相對於多個凸出480/481)的製造不會遇到製造困難，並且有效地利用IC裝置100內的晶片空間。

圖16是IC裝置100部分的另一簡化示意性局部平面俯視圖。同樣地，出於一致性和清晰性的原因，圖1至16中出現的相同元件將被標記為相同。參考圖16，繪示出例如多個電容器單元600A、600B、600C和600D的多個電容器單元的多個平面俯視圖。多個電容器單元600A至600D可以位於多個導電層310和210的邊多個界內，其多個邊界也在圖16中標示。

多個電容器單元600A至600D中的每一個可以包括上述討論的MIM電容450的部分。更詳細來說，每個電容器單元600A可以被配置為具有正方形的俯視形狀，其多個邊界610由虛線框表示。多個電容器單元600A至600D中的每一個均具有水平尺寸630。多個電容器單元600A至600D中的每一個也包括上述討論的多個凸出480/481中相應的一個。多個凸出480/481的多個邊界也由位於對應電容器單元的多個邊界610內的虛線框表示。每個凸出480/481具有水平尺寸520(也在圖14中示出)，並且距離530(也在圖14中示出)將相鄰的多個凸出480/481分開。在一些實施例中，尺寸630在約0.3微米與約0.6微米之間的範圍內，尺寸520在約0.15微米與約0.3微米之間的範圍內，並且距離530在約0.15微米與約0.3微米之間的範圍內。這些範圍被仔細配置，以確保多個凸出480/481的尺寸被優化，以提供電容量的增加，同時不會引起與電短路和/或製造處理困難有關的任何問題。

請理解，對於多個電容器單元600A至600D中的每一個，對應的電容量相當一致，因為可以在IC裝置100上精細地控制多個凸出480/481的多個尺寸(例如，深度和寬度)。這樣，與多個電容器單元600A至600D相關的電容量可以被單元化(be unitized)，這在確定應該如何實現MIM電容以適應不同類型的IC應用時，可能是有益的。舉例來說，基於給定IC應用的多個電容量要求，可以計算出應該將多少個類似於多個電容器單元600A至600D的多個電容器單元實現為本揭露的MIM電容的一部分。

也請理解，雖然多個電容器單元600A至600D和其中的多個凸出480/481均被繪示為具有實質上正方形的俯視輪廓，但是其他實施例可以實現替代的形狀或輪廓。舉例來說，圖17A和17B中繪示為兩個這樣的非限制性範例。在圖17A繪示為多個電容器單元650的俯視圖，其中每個電容器單元650具有實質上矩形的俯視形狀。在每個電容器單元650內，實施凸出660。凸出660類似於上面討論的多個凸出480/481。舉例來說，在剖面圖中，凸出660也將垂直向下凸出到保護層(例如，上面討論的保護層150)中，因為它包含夾在兩個導電層片段之間的絕緣層片段，這兩個導電層片段共同填滿開口或溝槽。開口或溝槽被配置為具有矩形的俯視圖輪廓，並且因此，凸出660將相應地承接(inherit)矩形的俯視圖輪廓。

類似地，圖17B繪示為多個電容器單元680的俯視圖，其中每個電容器單元650具有實質上圓形的俯視形狀。在每個電 容器單元680內，實施凸出690。凸出690也類似於上面討論的多個凸出480/481。舉例來說，在剖面圖中凸出690也將垂直向下凸出到保護層(例如，上面討論的保護層150)中，因為它包含夾在兩個導電層片段之間的絕緣層片段，這兩個導電層片段共同填滿開口或溝槽。開口或溝槽被配置為具有圓形的俯視輪廓，並且因此，凸出660將相應地承接圓形俯視輪廓。

也可以設想其他適合的俯視圖輪廓，但為了簡單起見，本文沒有具體繪示出它們。

圖18繪示出根據本揭露的多個實施例的積體電路製造系統900，其可以用於製造上面討論的本揭露的IC裝置100。製造系統900包括透過通訊網路918連接的多個實體902、904、906、908、910、912、914、916…、N。網路918可以是單一網路或可以是多種不同的網絡，例如內部網路和網際網路，並且可以包括有線和無線通訊頻道。

在一個實施例中，實體902表示用於製造協作的服務系統；實體904代表使用者，例如監控感興趣產品的產品工程師；實體906代表工程師，例如控制製程和相關配方的製程工程師，或監控或調整加工工具的條件和設定的設備工程師；實體908代表用於IC測試和測量的計量工具；實體910代表半導體製程工具，例如用於執行微影製程的極紫外光工具；實體912表示與製程工具910相關的虛擬計量模組；實體914表示與製程工具910以及另外的其他製程工具相關的高階製程控制模組；實體916表示與 製程工具910相關的樣本模組。

每個實體可以與其他實體互動，並且可以向其他實體提供積體電路製造、製程控制和/或運算能力和/或從其他實體接收這樣的能力。每個實體也可以包括一個或多個用於執行計算和執行自動化的電腦系統。舉例來說，實體914的高階製程控制模組可以包括其中具有編程軟體指令的多個電腦硬體。電腦硬體可以包括硬碟、隨身碟、唯讀記憶光碟、隨機存取記憶體、顯示裝置(例如，監視器)、輸入/輸出裝置(例如，滑鼠和鍵盤)。軟體指令可以用任何適合的程式語言來編寫並且可以被設計來執行特定任務。

積體電路製造系統900使得能夠出於積體電路(IC)製造以及IC製造的先進製程控制的目的，而在多個實體之間進行互動。在實施例中，先進製程控制包括根據計量結果調整適用於相關晶圓的一個製程工具的製程條件、設定和/或配方。

在另一個實施例中，根據基於製程品質和/或產品品質所確定的最佳取樣率從已加工晶圓的子集測量計量結果。在又一實施例中，根據基於製程品質和/或產品品質的各種特性所確定的最佳採樣場/點，從已處理晶圓子集的選定場和點測量計量結果。

IC製造系統900提供的能力之一可以實現諸如設計、工程和製程、計量以及先進製程控制等領域中的協作和資訊存取。IC製造系統900提供的另一能力可以整合設施之間的系統，例如計量工具和製程工具之間的系統。這種整合使設施能夠協調其活動。例如，整合計量工具和製程工具可以使製造資訊能夠更有效地合 併到製造流程或先進製程控制模組中，並且可以使用整合在相關製程中的計量工具實現來自線上或現場測量的晶圓資料。

圖19繪示為根據本揭露實施例方法1000的流程圖。方法1000包括步驟1010，以在內連結構上方形成保護層。

方法1000包括步驟1020，以蝕刻至少部分地穿過保護層的開口。

方法1000包括步驟1030，以在保護層上方沉積第一導電層。第一導電層部分地填充開口。

方法1000包括步驟1040，以在第一導電層上方沉積絕緣層。絕緣層部分地填充開口。

方法1000包括步驟1050，以在絕緣層上方沉積第二導電層。第二導電層完全地填充開口。

方法1000包括步驟1060，以形成電性耦合到第一導電層的第一導電結構以及形成電性耦合到第二導電層的第二導電結構。

在一些實施例中，開口被部分地但不完全地蝕刻穿過保護層。

在一些實施例中，保護層是第一保護層。開口為第一開口。在一些實施例中，方法進一步包括在多個步驟1010至1060之前、期間或之後執行的多個步驟。舉例來說，在沉積第二導電層之後，方法1000可以包括蝕刻第二開口穿過第一開口之外的第二導電層片段但不穿過絕緣層和第一導電層的步驟。方法1000可以進一步包括在第二導電層上方形成第二保護層的步驟。第二保護層填充 第二開口。在一些實施例中，第一導電結構的形成包括：蝕刻第三開口穿過第二保護層、第二導電層、絕緣層、第一導電層和第一保護層。第二開口配置於第一開口與第三開口之間。此方法可以進一步包括用電性耦合到第一導電層的導電材料填充第三開口的步驟。在一些實施例中，內連結構至少包括第一金屬內連元件和第二金屬內連元件。在一些實施例中，蝕刻第三開口以暴露第一金屬內連元件的上表面。在一些實施例中，填充第三開口的導電材料直接形成在第一金屬內連元件上。在一些實施例中，方法可以進一步包括直接在填充第三開口的導電材料上形成導電墊的步驟，使得導電墊電性耦合到第一導電層而非電性耦合到第二導電層。

在一些實施例中，開口是第一開口。在一些實施例中，方法進一步包括在多個步驟1010至1060之前、期間或之後執行的步驟。舉例來說，此方法進一步包括，在沉積第一導電層之後但在沉積絕緣層之前，蝕刻第二開口穿過第一開口之外的第一導電層片段。絕緣層的沉積和第二導電層的沉積填充了第二開口。在一些實施例中，保護層是第一保護層。在一些實施例中，第二導電結構的形成包括：在第二導電層上方形成第二保護層；蝕刻第三開口穿過第二保護層、第二導電層、絕緣層、第一導電層以及第一保護層，其中第二開口配置於第一開口與第三開口之間；以及用電性耦合到第二導電層的導電材料填滿第三開口。在一些實施例中，內連結構至少包括第一金屬內連元件和第二金屬內連元件。在一些實施例中，蝕刻第三開口以暴露第二金屬內連元件的上表面。在一些實 施例中，填充第三開口的導電材料直接形成在第二金屬內連元件上。在一些實施例中，方法1000可以進一步包括直接在填充第三開口的導電材料上形成導電墊的步驟，使得導電墊電性耦合到第二導電層而非電性耦合到第一導電層。

在一些實施例中，第一導電層、絕緣層和第二導電層共同形成第一金屬絕緣體金屬(MIM)電容結構。方法進一步包括在第一MIM電容結構上方形成第二MIM電容結構。

請理解，可以在方法1000的多個步驟1010至1060之前、期間或之後執行額外的多個製程。舉例來說，第一導電層、絕緣層和第二導電層可以共同形成第一金屬絕緣層金屬(MIM)電容結構。方法1000進一步包括在第一MIM電容結構上方形成第二MIM電容結構。方法1000可以進一步包括形成內連結構的多個元件或電路的多個電晶體的步驟。

總之，本揭露是有關於形成具有嵌入保護層中多個凸出部分的MIM電容的獨特製造流程。舉例來說，在保護層中蝕刻開口，並沉積第一導電層、絕緣層和第二導電層以填充開口。MIM電容由第一導電層、絕緣層和第二導電層形成(例如，作為其間具有夾著介電質的兩個電極板)。向下凸出到(並嵌入到)保護層中的MIM電容部分是本文中執行的獨特製造流程的固有結果。舉例來說，如果沒有開口蝕刻到保護層中，MIM電容將不會具有嵌入保護層中的多個向下凸出部分。

本揭露的MIM電容提供了多個優點。然而，應理解，其 他實施例可以提供額外的多個優點，並且並非所有優點都必須在本文中揭露，並且並非所有實施例都需要特定的優點。優點之一是增加電容量。更詳細來說，電容器的電容量與介電材料和位於介電材料之間的導電電極板之間的表面積直接相關。其他類型的MIM電容通常依靠擴大其橫向尺寸來增加其電容量。不幸的是，這樣做的代價是消耗寶貴的IC晶片空間。相較之下，本揭露的MIM電容可以透過嵌入下面的保護層中的多個向下凸出部分來獲得絕緣層和多個導電層之間的額外表面積。因此，本揭露的MIM電容可以實現更多的電容量而非需要額外的IC晶片面積，這是可期望的。另一個優點是，透過在保護層中形成MIM電容的多個部分而獲得的額外電容量相當一致、易於計算，因此可以單位化。換句話說，如果某個IC應用需要一定的電容量，則可以預設需要多少個MIM電容單元(例如，對應於多個向下凸出部分)來實現這樣的電容量。其他優點包括與現有製造和/或封裝製程的兼容性，因此本揭露不需要額外製程並且因此實施起來容易且便宜。

因此，本揭露提供一種裝置。所述裝置包括內連結構。在所述內連結構上方配置第一保護層。在所述第一保護層內配置凹陷。在所述內連結構上方以及部分地在所述凹陷內配置第一導電層。在所述第一導電層上方以及部分地在所述凹陷內配置絕緣層。在所述絕緣層上方配置第二導電層。所述第二導電層完全地填充所述凹陷。在所述第二導電層上方配置第二保護層。

本揭露也提供一種裝置。所述裝置包括配置在內連結構 上方的第一保護層。所述裝置包括配置在所述第一保護層上方的第二保護層。所述裝置進一步包括配置在所述第一保護層與所述第二保護層之間的金屬絕緣層金屬電容。所述金屬絕緣層金屬電容包括至少部分地凸出穿過所述第一保護層的向下凸出部分。

本揭露進一步提供一種方法。在內連結構上方形成保護層。蝕刻至少部分地穿過所述保護層的開口。在所述保護層上方沉積第一導電層。所述第一導電層部分地填充所述開口。在所述第一導電層上方沉積絕緣層。所述絕緣層部分地填充開口。在所述絕緣層上方沉積第二導電層。所述第二導電層完全地填充所述開口。形成與所述第一導電層電性耦合的第一導電結構。形成與所述第二導電層電性耦合的第二導電結構。

上述對特徵和實施例的概述是為了使本領域技術人員更好地理解本發明的方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以獲得與本文介紹的實施例相同的目的和/或實現相同優點的完成。本領域技術人員還應當認識到，這樣的等同物構造並不背離本揭露的精神和範圍，並且他們可以在不背離本揭露的精神和範圍的情況下在此做出各種變化、替換和改變。

100:IC裝置

110:IC基板

115:電路

120:內連結構

130、131:金屬接線

140:介電材料

150:保護層

180、181:開口/溝槽

210A、210B、210C、310A、310B、310C:導電層片段

210D、280D、310D:虛設段

240、340:開口

280:絕緣層

280A、280C:絕緣層片段

410:重佈線層形成製程

420、421:導電穿孔

430、431:導電墊

480:凸出

490:深度

500:厚度

Claims (10)

1. 一種半導體裝置，包括： 內連結構； 第一保護層，其配置在所述內連結構上方； 凹陷，其配置所述第一保護層內； 第一導電層，其配置在所述內連結構上方以及部分地在所述凹陷內，其中所述第一導電層包括第一導電層片段以及第二導電層片段，且所述第一導電層片段覆蓋所述凹陷； 絕緣層，其配置在所述第一導電層上方以及部分地在所述凹陷內； 第二導電層，其配置在所述絕緣層上方，其中所述第二導電層完全地填充所述凹陷，其中所述第二導電層包括第三導電層片段以及第四導電層片段，且所述第三導電層片段覆蓋所述第一導電層片段與所述第二導電層片段； 第二保護層，其配置在所述第二導電層上方； 第一導電穿孔，貫穿所述第一保護層、所述第三導電層片段、所述絕緣層、所述第二導電層片段以及所述第二保護層，其中所述第一導電穿孔與所述第三導電層片段以及所述第二導電層片段接觸；以及 第二導電穿孔，貫穿所述第一保護層、所述第四導電層片段、所述絕緣層、所述第一導電層片段以及所述第二保護層，其中所述第二導電穿孔與所述第四導電層片段以及所述第一導電層片段接觸。
2. 如請求項1所述的半導體裝置，其中第一導電穿孔非與配置在所述凹陷中的所述第二導電層電性耦合，且第二導電穿孔非與配置在所述凹陷中的所述第一導電層電性耦合。
3. 如請求項2所述的半導體裝置，其中： 配置在所述凹陷與所述第一導電穿孔之間的所述第二保護層部分具有向下的凸出，其延伸穿過所述第二導電層的片段，而非穿過所述絕緣層或所述第一導電層；以及 配置在所述凹陷與所述第二導電穿孔之間的所述第二導電層部分具有向下的凸出，其延伸穿過所述絕緣層以及所述第一導電層，而非穿過所述第一保護層。
4. 如請求項1所述的半導體裝置，其中所述第一導電層、所述絕緣層和所述第二導電層共同形成第一金屬絕緣層金屬電容，並且其中所述裝置進一步包括至少部分地配置在所述第二保護層上方的第二金屬絕緣層金屬電容。
5. 一種半導體裝置，包括： 第一保護層，其配置在內連結構上方； 第二保護層，其配置在所述第一保護層上方；以及 金屬絕緣層金屬電容，其配置在所述第一保護層與所述第二保護層之間，其中所述金屬絕緣層金屬電容包括： 第一導電層，其配置在所述內連結構上方，其中所述第一導電層包括第一導電層片段以及第二導電層片段； 絕緣層，其配置在所述第一導電層上方； 第二導電層，其配置在所述絕緣層上方其中所述第二導電層包括第三導電層片段以及第四導電層片段，且所述第三導電層片段覆蓋所述第一導電層片段與所述第二導電層片段。
6. 如請求項5所述的半導體裝置，其中所述金屬絕緣層金屬電容更包括： 第一導電穿孔，貫穿所述第一保護層、所述第三導電層片段、所述絕緣層、所述第二導電層片段以及所述第二保護層，其中所述第一導電穿孔與所述第三導電層片段以及所述第二導電層片段接觸；以及 第二導電穿孔，貫穿所述第一保護層、所述第四導電層片段、所述絕緣層、所述第一導電層片段以及所述第二保護層，其中所述第二導電穿孔與所述第四導電層片段以及所述第一導電層片段接觸。
7. 如請求項5所述的半導體裝置，其中所述第一保護層以及所述第二保護層具有不同的材料成分。
8. 一種製造半導體裝置方法，包括： 在內連結構上方形成保護層； 蝕刻至少部分地穿過所述保護層的開口； 在所述保護層上方沉積第一導電層，其中所述第一導電層部分地填充所述開口； 在所述第一導電層上方沉積絕緣層，其中所述絕緣層部分地填充開口； 在所述絕緣層上方沉積第二導電層，其中所述第二導電層完全地填充所述開口；以及 形成與所述第一導電層電性耦合的第一導電結構，並且形成與所述第二導電層電性耦合的第二導電結構。
9. 如請求項8所述的製造半導體裝置方法，其中所述開口被蝕刻部分地而非完全地穿過所述保護層。
10. 如請求項8所述的製造半導體裝置方法，其中所述保護層為第一保護層，其中所述開口為第一開口，並且其中所述方法在沉積完所述第二導電層之後進一步包括： 蝕刻第二開口，穿過在所述第一開口之外的所述第二導電層片段，而非穿過所述絕緣層以及所述第一導電層；以及 形成位在所述第二導電層上方的第二保護層，其中所述第二保護層填充所述第二開口。