TWI605561B

TWI605561B - 具有蝕刻停止層於傳導線上方的互連結構

Info

Publication number: TWI605561B
Application number: TW104139610A
Authority: TW
Inventors: 蔡政勳; 李忠儒; 眭曉林; 包天一
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2015-06-26
Filing date: 2015-11-27
Publication date: 2017-11-11
Also published as: TW201701441A; KR101786222B1; US10861742B2; KR20170001544A; CN106298733A; US9685368B2; CN106298733B; US20160379871A1; US20170287775A1; US20210035856A1; US10312139B2; US20190287848A1; US11569124B2

Description

具有蝕刻停止層於傳導線上方的互連結構

本揭露係關於具有蝕刻停止層於傳導線上方的互連結構。

半導體積體電路(IC)工業已歷經指數型成長。IC材料與設計的技術進展已產生各代的IC，每一代都比前一代具有更小且更複雜的電路。在IC演化過程中，通常功能性密度(亦即每晶片面積的互連裝置數目)增加，而幾何尺寸(亦即使用製造製程可產生的最小組件(或線))縮小。此規模縮小製程通常藉由增加生產效能與降低相關成本而提供益處。此縮小亦已增加處理與製造IC的複雜度，並為了實現這些進展，需要IC處理與製造中類似的發展。

例如，多層互連係用於連接不同的裝置(電晶體、電阻器、電容器等)以形成IC。在一般的多層互連結構中，傳導線(例如銅線)係位於堆疊的介電層中，並經由從一層至另一層的通路而連接。通常係使用單一或雙鑲嵌製程，形成銅線與通路。在此製程中，將下方的介電層圖案化以形成溝槽，而後以銅填充該溝槽，並使用化學機械平坦化(CMP)移除過多的銅，因而於溝槽內形成銅線。接著，在下方的介電層上方形成另一介電層，並重複上述製程以形成通路與上層銅線。以微影(或光微影)製程，圖案化多個介電層。有時，微影製程之間的覆蓋誤差(overlay error)可能造成通路與目標銅線之未對準(misalignment)。未對準的通路可造成與鄰近銅線之意外橋接(短路)、產生IC缺陷、或造成下方介電層的過度蝕刻，產生IC可信賴度的問題。當繼續IC微小化時，此通路-線未對準問題變得更成問題。

本揭露的一些實施例係提供一種裝置，其包含基板；第一介電層，位於該基板上方；傳導線，該傳導線的第一部分位於該第一介電層中，且該傳導線的第二部分位於該第一介電層上方；蝕刻停止層，位於該第一介電層與該傳導線上方；第二介電層，位於該蝕刻停止層上方，其中該蝕刻停止層包括介電材料，其係不同於該第一介電層與該第二介電層的材料，且其中該第二介電層與該蝕刻停止層提供開口，該開口部分暴露出該傳導線；以及通路，位於該開口中並耦合至該傳導線。

本揭露的一些實施例係提供一種製造積體電路之多層互連結構的方法，包含：提供裝置，其包括：基板；第一介電層，位於該基板上方；以及傳導線，位於該第一介電層中，其中該傳導線的頂表面與該第一介電層的頂表面共平面；凹陷該第一介電層的該頂表面，以使該傳導線的第一部分位於該第一介電層上方；沉積蝕刻停止層於該第一介電層與該傳導線的該第一部分上方；沉積第二介電層於該蝕刻停止層上方；對於該第二介電層與該蝕刻停止層進行蝕刻製程，以形成通路孔，該通路孔部分暴露出該傳導線，其中該蝕刻製程中的該蝕刻停止層之蝕刻速率小於該蝕刻製程中的該第二介電層之蝕刻速率；以及形成通路於該通路孔中。

本揭露的一些實施例係提供一種製造積體電路之多層互連結構的方法，包含：提供裝置，其包括：基板；第一介電層，位於該基板上方；以及傳導線，位於該第一介電層中，其中該傳導線的頂表面與該第一介電層的頂表面共平面；凹陷該第一介電層的該頂表面，以使該傳導線的第一部分暴露於該第一介電層的該頂表面上方；形成蝕刻停止層於該第一介電層與該傳導線的該第一部分上方，該蝕刻停止層具有共形剖面輪廓；沉積第二介電層於該蝕刻停止層上方，其中該第一介電層與該第二介電層係由相同材料形成；蝕刻該第二介電層與該蝕刻停止層以形成通路孔，該通路孔部分暴露出該傳導線，其中該蝕刻停止層的蝕刻速率小於該第二介電層的蝕刻速率；以及形成通路於該通路孔中。

100‧‧‧半導體裝置

102‧‧‧基板

103‧‧‧互連結構

106A、106B、116A‧‧‧傳導線

112A‧‧‧通路

104‧‧‧第一介電層

108‧‧‧蝕刻停止層

110‧‧‧第二介電層

114‧‧‧第三介電層

200‧‧‧半導體裝置

104’、106’‧‧‧頂表面

111、111A‧‧‧通路孔

112A‧‧‧通路

113‧‧‧軌道溝槽

118‧‧‧底層

120‧‧‧中間層

122‧‧‧阻抗

為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。

圖1A與1B係根據本揭露的各種內容而建構之IC之多層互連的俯視圖與剖面圖。

圖2A與2B係具有通路-線未對準的IC之多層互連的俯視圖與剖面圖以說明根據本揭露之內容。

圖3係根據一些實施例說明製造具有圖1A與1B之多層互連的IC之方法流程圖。

圖4、5、6、7、8、9與10係根據一些實施例說明形成IC之多層互連的剖面圖。

圖11係根據一些實施例說明製造具有多層互連之IC的另一方法之流程圖。

圖12A、12B、13A、13B、14A、14B、15A、15B、16A與16B係根據一些實施例說明根據圖11之方法形成IC之多層互連的剖面圖。

本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包含某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包含其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並未直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與配置之間的關聯性。

另外，本揭露在使用與空間相關的敘述詞彙，如「之下」、「下方」、「低於」、「之上」、「高於」和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同(旋轉90度或其它方位)，而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。

本揭露係關於半導體裝置。更特別地，本揭露係關於積體電路(IC)的多層互連結構。本揭露之目的係提供保護層於多層互連中的傳導線上方。在通路-線未對準的例子中，由於微影覆蓋誤差，當形成通路孔時，保護層將下方介電層的側向與垂直的過度蝕刻最小化。此有效防止通路與鄰近線的意外短路。其亦藉由限制與金屬擴散至下方介電層相關之電子遷移(EM)與時依性介電質崩潰(time-dependent dielectric breakdown，TDDB)，而改良裝置可信賴度。

圖1A係半導體裝置100的俯視圖，以及圖1B係沿著圖1A之「1-1」線的半導體裝置100的剖面圖。參閱圖1A與1B，根據本揭露所建構之半導體裝置100包括基板102與多層互連結構103。為求簡化說明，互連結構103具有兩層傳導線。第一層包括傳導線106A與106B(統稱為106A/B)，第二層包括傳導線116A。兩層係經由通路112A而互連。注意，在不同實施例中，互連結構103可包含超過兩層傳導線，例如5層、7層、或甚至更多層於複雜的IC中。此外，互連結構103可包括位於106A/B層下方及/或116A層上方之一或多層的傳導線。

在實施例中，基板102包括矽基板(例如晶圓)。或者，基板102可包含另一元素半導體，例如鍺；化合物半導體，其包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，其包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其組合。在另一實施例中，基板102係絕緣體上覆半導體(SOI)。基板102包括主動裝置，例如p型場效電晶體(PFET)、n型FET(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、二極電晶體、高電壓電晶體、以及高頻率電晶體。電晶體可為平面電晶體或多閘極電晶體，例如FinFET。基板102可進一步包括被動裝置，例如電阻器、電容器以及電感器。

互連結構103係建立於基板102上方並連接基板102中的各種主動及/或被動裝置以形成IC。在所示之實施例中，互連結構103包括第一介電層104，其可包含低介電常數介電材料，例如四乙基正矽酸鹽(TEOS)氧化物、無摻雜矽酸鹽玻璃，或摻雜的矽氧化物，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(fused silica glass,FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)、及/或其他合適的介電材料。

互連結構103進一步包括傳導線106A與106B，部分位於介電層104中以及部分位於介電層104上方。雖未繪示，傳導線 106A/B係經由互連結構103的其他下方層或經由主動及/或被動裝置之端點(例如，源極、汲極以及閘極接點)，而耦合至基板102中的主動及/或被動裝置。在實施例中，傳導線106A與106B各自包括電傳導金屬擴散阻障層作為外層，及金屬導體作為內層。例如，阻障層可包括鉭(Ta)或氮化鉭(TaN)，以及金屬導體可為銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、或其他合適的金屬。在實施例中，阻障層包括一或多層材料。

互連結構103進一步包括蝕刻停止層108以及第二介電層110。蝕刻停止層108係形成於第一介電層104與傳導線106A/B上方，並在此實施例中具有共形的剖面輪廓(conformal cross-sectional profile)。介電層110係形成於蝕刻停止層108上方。在不同的實施例中，介電層110包括低介電常數介電材料，例如四乙基正矽酸鹽(TEOS)氧化物、無摻雜矽酸鹽玻璃，或摻雜的矽氧化物，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)、以及/或其他合適的介電材料。介電層104與110可包括相同或不同的介電材料。蝕刻停止層108包括介電材料，期比介電層110與104之材料具有更高的密度。例如，蝕刻停止層108之材料可選自於由SiCN、SiCO、SiO₂、SiN、以及AlON所組成的群組。其他適合作為蝕刻停止層108的材料係屬本揭露的範圍內。

介電層110與蝕刻停止層108共同提供開口，其係通路112A所在之處。互連結構103進一步包括第三介電層114，其係傳導線116A所在之處。在實施例中，介電層114與110可包括相同或不同的材料。通路112A與傳導線116A各自包括電傳導金屬擴散阻障層，其環繞金屬導體，如關於傳導線106A/B之說明，然而亦可使用不同的材料。

在實施例中，在分別的鑲嵌製程中，形成傳導線 106A/B與通路112A，各自包括微影圖案化個別的介電層104與110。因此，在裝置100的製造過程中，必須考量通路112A與傳導線106A之間的微影覆蓋誤差。

如圖1A與1B所示，通路112A係與傳導線106A適當對準，亦即俯視時其係以中心線重疊位於傳導線106A的頂部。此係製造的理想例子，然而，實際上不可能排除微影覆蓋誤差，通路與下方傳導線之間的未對準發生在一些IC中或在IC的一些部分中。此係如圖2A與2B所示，圖2A係裝置200的俯視圖，以及圖2B係沿著圖2A之「2-2」線之半導體裝置200的剖面圖。在許多方面，裝置200係類似於裝置100。然而，在裝置200的製造過程中，通路112A與傳導線106A之間發生覆蓋誤差E，將此定義為其個別中心線之間的未對準。微影與蝕刻製程中的變化，例如微影光源、光阻阻抗材料、阻抗顯影製程、蝕刻製程等，可造成覆蓋誤差E。覆蓋誤差E可在製程變化窗之內，但若未適當處理，則可能造成裝置200之品質及/或可信賴度問題。在習知的多層互連結構中，不存在蝕刻停止層108。而是，傳導線106A與106B可完全包埋在介電層104中。傳導線106A上方的未對準之通路孔造成下方介電層104之過度蝕刻，其蝕刻速率通常很快(易被蝕刻)。因此，通路112A與鄰近傳導線(例如傳導線106B)之間的側向距離D變得非常小，造成之間的橋接。

在此實施例中，所形成之蝕刻停止層108的厚度TH係大於覆蓋誤差E。此將通路孔的蝕刻有效限制於蝕刻停止層108的側壁內。再者，蝕刻停止層108的蝕刻速率係小於介電層110與104的蝕刻速率。例如，在通路孔蝕刻製程過程中，蝕刻停止層108的蝕刻係比介電層110與104的蝕刻慢三倍。當通路孔確實與傳導線106A未對準時，有效限制介電層110與104的側向與垂直蝕刻，如圖2B所示。因此，本實施例中的通路112A與鄰近傳導線106B之間的側向距離D係有利地大於具有相同量的覆蓋誤差之習知互連結構。此外，蝕刻停止層108係作為傳導線106A/B中的金屬材料上方之附加的擴散阻障層，其藉由減少電子遷移(EM)與時依性介電質崩潰(TDDB)而改良裝置可信賴度。互連結構103的製造方法係如以下所述。

圖3係根據本揭露的各種內容說明形成具有多層互連結構之半導體裝置的方法300之流程圖，例如具有多層互連結構103的半導體裝置100。方法300僅為例示，並非用於限制本揭露，本揭露係如申請專利範圍所定義。在方法300之前、期間或之後，可提供其他操作，以及在該方法的其他實施中，所述之一些操作可被替換、排除、或移除。方法300係如下所述並參閱圖4至12，其係製造製程之不同階段中的半導體裝置100之剖面圖。

在操作302中，方法300(圖3)接收裝置100，如圖4所示。裝置100(圖4)包括基板102、介電層104、以及包埋在介電層104的傳導線106A/B。上述圖1A與1B已經討論基板102的組成、介電層104、以及傳導線106A/B。可藉由包括沉積、微影、蝕刻、以及CMP製程之各種製程，在基板102上方形成介電層104以及傳導線106A/B，如下所述。

在一實施例中，介電層104包括低介電常數介電材料，並藉由化學氣相沉積(CVD)技術，例如低壓CVD(LPCVD)、電壓輔助CVD(PECVD)、可流動CVD(FCVD)、或其他合適的沉積技術，沉積介電層104於基板102上方。例如，FCVD製程包括沉積可流動的材料(例如液體化合物)於基板102上方，以填充其上之各種溝槽，並藉由合適的技術，例如熱退火或紫外光輻射，將該可流動的材料覆蓋至固體材料。而後，藉由CMP製程，將介電層104平坦化，或將其凹陷以具有平坦的頂表面。

接著，以一或多個微影與蝕刻製程圖案化介電層 104，以形成溝槽於其中。微影製程可包括形成光阻(或阻抗)層於介電層104上方，將該阻抗暴露至圖案，進行曝光後烘烤製程，以及將阻抗顯影以形成包括該阻抗的遮罩元件。而後，遮罩元件用於將溝槽蝕刻至介電層104中。蝕刻製程可包括乾式蝕刻、濕式蝕刻、以及/或其他合適的製程。

而後，藉由一或多個技術，例如濺鍍、CVD、以及電鍍或無電鍍，在圖案化的介電層104上沉積電傳導阻障/黏附層以及金屬(例如銅)導體層。阻障層與金屬導體層溢出介電層104中的溝槽。而後，進行CMP製程，平坦化裝置100的頂表面以移除介電層104上方之過多的阻障與金屬材料。溝槽中的阻障與金屬材料保留，形成傳導線106A/B。CMP製程的結果為介電層104的頂表面104’與傳導線106A/B的頂表面106’成為共平面。

在操作304中，方法300(圖3)將介電層104凹陷，以部分暴露出傳導線106A/B。參閱圖5，介電層104凹陷並暴露出傳導線106A/B的第一部分，以於z方向在頂表面104’上方具有高度H。傳導線106A/B的剩餘部分仍包埋在介電層104中。在一實施例中，傳導線106A/B包括銅，以及操作304包括反應性離子蝕刻(RIE)製程，將其調整用於凹陷介電層104。在RIE製程中，傳導線106A/B維持實質不變。然而，在蝕刻製程過程中，傳導線106A/B其頂表面與側表面之間的邊緣變成圓形。高度H係判斷蝕刻停止層108(圖2B)會提供多少垂直保護的因素之一。若高度H太小，則未對準之通路孔可穿過蝕刻停止層108，並到達介電層104中。在RIE製程中，可控制介電層104的蝕刻時間以及蝕刻速率而得到理想的高度H。在一實施例中，高度H係被控制在約1奈米(nm)至約7nm的範圍中。

在操作306中，方法300(圖3)沉積蝕刻停止層108於介電層104及暴露出的傳導線106A/B上方。參閱圖6，在本實施例中，沉積蝕刻停止層108，其在x-z平面具有共形的剖面輪廓，並覆蓋傳導線106A/B的頂表面與側表面。在本實施例中，傳導線106A/B的圓形邊緣有利於蝕刻停止層108的共形沉積。在一實施例中，使用原子層沉積(ALD)技術，沉積蝕刻停止層108。再者，所沉積的蝕刻停止層108具有側壁厚度TH。將側壁厚度TH控制為大於製程所允許之最大的微影覆蓋誤差。此有效防止未對準的通路孔發生過度側向蝕刻(在x方向)。在一範例中，厚度TH的範圍係自約1nm至約7nm。在另一實施例中，蝕刻停止層108於x-z平面不具有共形剖面輪廓，但其側壁厚度TH仍大於製程所允許之最大的微影覆蓋誤差。在各種實施例中，蝕刻停止層108包括的材料之密度係大於介電層104的材料密度。在一範例中，介電層104包括多孔碳摻雜二氧化矽，以及蝕刻停止層108包括無摻雜的二氧化矽。在不同的實施例中，蝕刻停止層108可包括的材料係例如SiCN、SiCO、SiO₂、SiN以及AlON。

在操作308中，方法300(圖3)沉積第二介電層110於蝕刻停止層108上方。參閱圖7，介電層110可使用與介電層104相同的材料。或者，介電層110可使用不同的低介電常數材料。在各種實施例中，介電層110包括介電材料，例如四乙基正矽酸鹽(TEOS)氧化物、無摻雜矽酸鹽玻璃，或摻雜的矽氧化物，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)、以及/或其他合適的介電材料。可使用化學氣相沉積(CVD)，例如LPCVD、PECVD、以及FCVD，形成介電層110。將介電層110的頂表面平坦化。

在操作310中，方法300(圖3)蝕刻通路孔111穿過至少該介電層110與蝕刻停止層108，以部分暴露出傳導線106A。在實施例中，通路孔111可如同部分單鑲嵌製程(如圖8所示)或雙鑲嵌製程(如圖11至16B所示)地蝕刻，其分別描述如下。

參閱圖8，裝置100具有通路孔111蝕刻穿過介電層110與蝕刻停止層108。通路孔111暴露傳導線106A之頂表面的部分，但並未暴露傳導線106A的側壁表面。在本實施例中，藉由一或多個微影與蝕刻製程，形成通路孔111。微影製程可包括形成阻抗層於介電層110上方，將阻抗暴露至圖案，進行曝光後烘烤製程，以及將阻抗顯影以形成包括該阻抗的遮罩元件。而後，使用遮罩元件用於蝕刻溝槽於介電層110與蝕刻停止層108中，直到暴露出傳導線106。蝕刻製程可包括乾式蝕刻、溼式蝕刻、及/或其他合適的製程。

在實施例中，圖案化介電層104的微影製程以及圖案化介電層110的微影製程係使用兩個分別的遮罩(或光遮罩)。傳導線106A係表示為前者製程所使用的一個遮罩中之溝槽，通路孔111係表示為後者製程所使用的另一遮罩中的另一溝槽。由於製程變化，一些未對準(或覆蓋誤差)可能存在於通路孔111與傳導線106A之間。如圖8A所示，由於覆蓋誤差E，通路孔111A並未適當對準傳導線106A。因此，通路孔111A不僅暴露傳導線106A的頂表面，其亦暴露傳導線106A的側壁表面之部分。若不具有該蝕刻停止層108，則此一未對準將產生至少兩個不利影響。一個不利影響是由於其高蝕刻速率，蝕刻製程將過度側向(沿著x方向)蝕刻介電層110。此一影響將非期望地減少所要形成的通路與鄰近傳導線106B之間的距離D，造成橋接缺陷(短路)。另一不利影響是由於其高蝕刻速率，蝕刻製程將過度垂直(沿著z方向)蝕刻介電層104。此一影響可能會造成金屬擴散至介電層104中，IC的長期信賴度問題。在本實施例中，蝕刻停止層108的蝕刻速率小於介電層110與104，其減少通路孔111A的側向與垂直蝕刻。再者，所形成之蝕刻停止層108的側壁厚度TH係大於覆蓋誤差E。此確保通路孔111A的底部受限於蝕刻停止層108與傳導線106A內。再者，傳導線106A/B上方的蝕刻停止層108係作為額外保護，以對抗橋接、 EM、以及TDDB缺陷。概括而言，蝕刻停止層108的存在，避免通路與下方傳導線之間一些覆蓋誤差量相關之缺陷與信賴度問題。此係本揭露對於現存之多層互連結構所提供的優點之一。

在操作312中，方法300(圖3)形成圖8的通路孔111中的通路112A。參閱圖9，通路112A包括一或多個阻障層以及金屬導體層。在一範例中，阻障層可包括鉭(Ta)或氮化鉭(TaN)，以及金屬導體可包括銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、或其他合適的金屬。可藉由CVD、物理氣相沉積(PVD)或ALD技術形成阻障層，以及藉由濺鍍、CVD、或電鍍技術形成金屬導體。使用上述沉積方法，阻障層與金屬導體溢出通路孔111。接著，進行CMP製程，移除介電層110之頂表面上方過多的材料，留下剩餘的阻障層與金屬導體作為通路112A。

在操作314中，方法300(圖3)形成另一傳導線116A，其經由通路112A而耦合至傳導線106A。參閱圖10，介電層114係形成於介電層110上方，且傳導線116A係位於介電層114中並經由通路112A而電耦合至傳導線106A。介電層114可包括與介電層110及104相同或不同的介電材料。在各種實施例中，傳導線116A的組成係與傳導線106A的組成實質相同。在一實施例中，操作314包括沉積低介電常數介電層114於介電層110上方，蝕刻介電層114以形成溝槽於其中，以電傳導阻障/黏附層與金屬導體超填(overfill)該溝槽，並平坦化裝置100的頂表面以移除過多的阻障層與金屬導體。方法300可進行其他步驟以完成裝置100的製造，例如製造互連結構103的其他傳導層。

圖11至16B係說明使用雙鑲嵌製程形成通路112A與傳導線116A。參閱圖11，其係根據本揭露的內容說明形成半導體裝置的方法400，該半導體裝置具有多層互連結構，例如具有多層互連結構103的半導體裝置100。方法400可視為方法300(圖3)的實施例，從操作308進行，並在雙鑲嵌製程中形成通路112A與傳導線116A。連同圖12A至16B，於下方簡述方法400。特別地，圖12A、13A、14A、15A與16A係說明在不同製造階段過程中之半導體裝置100的剖面圖，而圖12B、13B、14B、15B與16B係說明在個別製造階段過程中之半導體裝置200的剖面圖。裝置100與200可為相同IC的不同部分或可為不同IC的部分。將其並放以作為說明。

在操作402中，方法400於第二介電層110中蝕刻軌道溝槽113。參閱圖12A與12B，軌道溝槽113係為傳導線116A佔位。

在操作404中，方法400進行微影製程以定義軌道溝槽113上方的通路溝槽111。參閱圖13A與13B，其係說明使用三層材料(三層微影)的例示性微影製程。該三層係底層(BL)118、中間層(ML)120、以及阻抗122。BL 118填充軌道溝槽113(圖12A/B)，ML 120形成於BL 118上方，以及阻抗122係形成於ML 120上方並藉由光微影製程進一步圖案化以於其中提供通路溝槽111。如圖13A所示，在裝置100的製造中，通路溝槽111適當對準傳導線106A。如圖13B所示，由於微影覆蓋誤差E，在裝置200的製造中，通路溝槽111未對準傳導線106A。

在係操作310之一實施例的操作406中，方法400進行一或多個蝕刻製程，將通路溝槽111延伸至各種下層。參閱圖14A與14B，蝕刻BL 118、第二介電層110、及蝕刻停止層108以部分暴露出傳導線106A。圖13A與13B的阻抗122與ML 120已經移除。

在操作408中，方法400移除BL 118以暴露軌道溝槽113。參閱圖15A與15B，在裝置100與200中，形成軌道溝槽113與通路孔111，並部分暴露傳導線106A。在裝置100中，通路孔111適當對準傳導線106A，並僅暴露傳導線106A之頂表面的一部分。在裝置200中，通路孔111未對準傳導線106A，因此，暴露傳導線106A之頂表面的一部份以及側壁表面的一部分。由於蝕刻停止層108的存在，將通路孔111A的底部係有利地限制於蝕刻停止層108與傳導線106A內。

在操作410中，方法400以合適的材料填充通路孔111與軌道溝槽113，形成通路112A與傳導線116A，如圖16A與16B所示。接著進行CMP製程，以移除過多的材料並平坦化裝置100與200的頂表面。操作410可視為操作312與314的結合。

方法400可進行其他步驟以完成裝置100與200的製造，例如製造互連結構103的其他傳導層。

並非意圖限制，本揭露的一或多個實施例對於半導體裝置及其形成提供許多益處。例如，本揭露的實施例提供蝕刻停止層作為多層互連結構中的傳導線上方的保護層。由於覆蓋誤差，當有通路-線未對準時，蝕刻停止層限制下方介電層之不利的側向與垂直蝕刻。在一實施例中，所形成之蝕刻停止層的側壁厚度大於製造製程所允許的最大覆蓋誤差。此有效排除與通路-線未對準相關的橋接缺陷以及EM/TDDB問題。

在一例示內容中，本揭露係關於一種裝置。該裝置包括基板、位於基板上方的第一介電層、以及部分包埋於第一介電層中的傳導線。傳導線的第一部分位於第一介電層中，且傳導線的第二部分位於第一介電層上方。該裝置更包含位於第一介電層與第二介電層上方的蝕刻停止層。該裝置更包含位於蝕刻停止層上方的第二介電層。蝕刻停止層包括介電材料，其係不同於第一與第二介電層的材料。第二介電層與蝕刻停止層提供開口，該開口部分暴露出傳導線。該裝置更包含通路，位於開口中並耦合至傳導線。

在另一範例內容中，本揭露係關於製造積體電路之多層互連結構的方法。該方法包含：提供裝置，其包括：基板、位於基板上方的第一介電層、以及位於第一介電層中的傳導線，其中傳導線的頂表面與第一介電層的頂表面共平面。該方法更包含凹陷第一介電層的頂表面，以使傳導線的第一部分位於第一介電層上方。該方法更包含沉積蝕刻停止層於第一介電層與傳導線的第一部分上方。該方法更包含沉積第二介電層於蝕刻停止層上方。該方法更包含對於第二介電層與蝕刻停止層進行蝕刻製程以形成通路孔，該通路孔部分暴露出傳導線，其中在蝕刻製程中，蝕刻停止層的蝕刻速率小於第二介電層的蝕刻速率。該方法更包含形成通路於通路孔中。

在另一例示內容中，本揭露係關於製造積體電路的多層互連結構之方法。該方法包含：提供裝置，其包括：基板、位於基板上方的第一介電層、以及位於第一介電層中的傳導線，其中傳導線的頂表面與第一介電層的頂表面共平面。該方法更包含凹陷第一介電層的頂表面，以使傳導線的第一部分暴露於第一介電層的頂表面上方。該方法更包含形成蝕刻停止層於第一介電層與傳導線的第一部分上方，該蝕刻停止層具有共形剖面輪廓(conformal cross-sectional profile)。該方法更包含沉積第二介電層於蝕刻停止層上方，其中第一與第二介電層係由相同材料形成。該方法更包含蝕刻第二介電層與蝕刻停止層以形成通路孔，該通路孔部分暴露出傳導線，其中蝕刻停止層的蝕刻速率小於第二介電層的蝕刻速率。該方法更包含形成通路於通路孔中。

以上內容概述本發明若干實施例之特徵，因而所屬技術領域中具有通常知識者可更為理解本揭露所揭示內容之各方面。所屬技術領域中具有通常知識者應理解可輕易使用本揭露之內容作為基礎，用於設計或修改其他製程及結構而與本申請案該之實施例具有相同目的及/或達到相同優點。所屬技術領域中具有通常知識者亦應理解此均等架構並未悖離本申請案揭示內容的精神與範圍，且在不悖離本申請案揭示內容之精神及範圍的情況下，所屬技術領域中具有通常知識者可進行各種變化、取代、與替換。

100‧‧‧半導體裝置

102‧‧‧基板

103‧‧‧互連結構

106A、106B、116A‧‧‧傳導線

112A‧‧‧通路

104‧‧‧第一介電層

108‧‧‧蝕刻停止層

110‧‧‧第二介電層

114‧‧‧第三介電層

Claims

一種半導體裝置，包含：基板；第一介電層，位於該基板上方；傳導線，該傳導線的第一部分位於該第一介電層中，且該傳導線的第二部分位於該第一介電層上方；蝕刻停止層，位於該第一介電層與該傳導線上方；第二介電層，位於該蝕刻停止層上方，其中該蝕刻停止層包括介電材料，其係不同於該第一介電層與該第二介電層的材料，且其中該第二介電層與該蝕刻停止層提供開口，該開口部分暴露出該傳導線，其中在該傳導線上方之該蝕刻停止層的第一部分高於與該第一介電層及該第二介電層直接接觸的該蝕刻停止層的第二部分；以及通路，位於該開口中並耦合至該傳導線。
如申請專利範圍第1項所述之裝置，其中該通路位於該傳導線的頂表面上方。
如申請專利範圍第1項所述之裝置，其中該通路位於該傳導線的頂表面並位於側壁表面上方。
如申請專利範圍第1項所述之裝置，更包含：另一傳導線，位於該通路上方，並經由該通路而耦合至該傳導線。
如申請專利範圍第1項所述之裝置，其中該傳導線的該第二部分在其頂表面與側壁表面之間具有圓形邊緣。
如申請專利範圍第1項所述之裝置，其中該第一介電層與該第二介電層包括相同的低介電常數介電材料。
如申請專利範圍第1項所述之裝置，其中該蝕刻停止層的密度高於該第一介電層的密度與第二介電層的密度。
如申請專利範圍第1項所述之裝置，其中該第一介電層與該第二介電層各自包括低介電常數介電材料，且該蝕刻停止層包括的材料係選自於SiCN、SiCO、SiO₂、SiN以及AlON。
一種製造積體電路之多層互連結構的方法，包含：提供裝置，其包括：基板；第一介電層，位於該基板上方；以及傳導線，位於該第一介電層中，其中該傳導線的頂表面與該第一介電層的頂表面共平面；凹陷該第一介電層的該頂表面，以使該傳導線的第一部分位於該第一介電層上方；沉積蝕刻停止層於該第一介電層與該傳導線的該第一部分上方；沉積第二介電層於該蝕刻停止層上方；對於該第二介電層與該蝕刻停止層進行蝕刻製程，以形成通路孔，該通路孔部分暴露出該傳導線，其中該蝕刻製程中的該蝕刻停止層之蝕刻速率小於該蝕刻製程中的該第二介電層之蝕刻速率；以及形成通路於該通路孔中。
一種製造積體電路之多層互連結構的方法，包含：提供裝置，其包括：基板；第一介電層，位於該基板上方；以及傳導線，位於該第一介電層中，其中該傳導線的頂表面與該第一介電層的頂表面共平面；凹陷該第一介電層的該頂表面，以使該傳導線的第一部分暴露於該第一介電層的該頂表面上方；形成蝕刻停止層於該第一介電層與該傳導線的該第一部分上方，該蝕刻停止層具有共形剖面輪廓；沉積第二介電層於該蝕刻停止層上方，其中該第一介電層與該第二介電層係由相同材料形成；蝕刻該第二介電層與該蝕刻停止層以形成通路孔，該通路孔部分暴露出該傳導線，其中該蝕刻停止層的蝕刻速率小於該第二介電層的蝕刻速率；以及形成通路於該通路孔中。