TWI890101B - 封裝件結構和其形成方法 - Google Patents

Abstract

實施例包括形成三維封裝件的方法以及由此產生的封裝 件。封裝件可利用橋接晶粒將一個晶粒電連接到另一晶粒以及電連接到與橋接晶粒相鄰的至少一個附加晶粒。橋接晶粒與至少一附加晶粒之間的間隙的高寬比透過將橋接晶粒減薄至比所述至少一個附加晶粒更薄來控制。封裝件可利用接合結構來將附接晶粒的介電材料鄰接至基礎晶粒的金屬接合結構。

Description

封裝件結構和其形成方法

本發明實施例是有關於一種封裝件結構和其形成方法。

積體電路的封裝件變得越來越複雜，更多的裝置晶粒被封裝在同一個封裝件中以實現更多的功能。舉例來說，積體電路上系統(System on Integrate Chip，SoIC)已開發為在同一封裝中包含多個裝置晶粒，例如多個處理器(processer)和多個記憶體立方體(memory cube)。SoIC可包括多個裝置晶粒，裝置晶粒可使用不同技術形成並且可具有與接合至相同裝置晶粒之其他裝置晶粒的不同功能，從而形成系統。這可以節省製造成本和最佳化裝置性能。

本發明實施例提供一種形成封裝件結構的方法，包括：將第二晶粒的接合墊與第一晶粒的第一接合墊金屬對齊，所述第一晶粒包括所述第一接合墊金屬和第二接合墊金屬，所述第二接合 墊金屬鄰近所述第一接合墊金屬；接合所述第二晶粒的第二介電接合層至所述第一晶粒的第一介電接合層；接合所述第二晶粒的所述接合墊至所述第一晶粒的所述第一接合墊金屬、所述第二晶粒的所述接合墊與所述第一接合墊金屬直接連接；以及將所述第二晶粒的所述第二介電接合層鄰接至所述第一晶粒的所述第二接合墊金屬。

本發明實施例提供一種形成封裝件結構的方法，包括：將電橋晶粒貼合到第一晶粒及第二晶粒，所述電橋晶粒電耦合所述第一晶粒至所述第二晶粒，所述電橋晶粒具有第一厚度；貼合第三晶粒至所述第一晶粒以及貼合第四晶粒至所述第二晶粒，所述電橋晶粒夾置於所述第三晶粒和所述第四晶粒之間，所述第三晶粒具有第二厚度，所述第四晶粒具有第三厚度，其中所述第二厚度和所述第三厚度各自落在所述第一厚度的5倍至15倍之間；在所述電橋晶粒、所述第一晶粒及所述第二晶粒之上沉積包封體，所述包封體側向地圍繞所述第三晶粒、所述第四晶粒及所述電橋晶粒；以及研磨所述包封體的上表面以及所述第三晶粒與所述第四晶粒的上部部分，直到所述第二厚度和所述第三厚度中的每一個都落在所述第一厚度的3倍至10倍之間。

本發明實施例提供一種封裝件結構，包括：第一晶粒，所述第一晶粒包括設置在所述第一晶粒的第一表面處的第一接合墊以及虛設接合結構，所述第一接合墊與所述虛設接合結構側向地被第一介電接合層包圍；以及第二晶粒，所述第二晶粒包括設置在 所述第二晶粒的第二表面處的第二接合墊，所述第二接合墊側向地被第二介電接合層包圍，所述第二接合墊與所述第一接合墊直接接合，所述第二介電接合層的內部部分接合至所述第一介電接合層，所述第二介電接合層的邊緣部分鄰接至所述虛設接合結構。

10:承載基底

12:離型層

14、22:包封體

16:絕緣層

18:接合層

20、154:接合結構

20b、154b:主動接合墊

20bp、154bp、254、354、404:接合墊

20c、154c:隅角定位結構

20d、154d:虛設接合墊

20e、154e:邊緣定位結構

20ls、154ls:定位結構

20r、154r:環形定位結構

23、138、238、332、338:介電層

24:晶圓接合層

25、136、146、236、246、336:通孔

25m:金屬化圖案

26、100、200、300:晶圓

27:重佈線路結構

28:鈍化層

30:金屬柱

32:金屬頂蓋層

34:導電連接件

50:SoIC封裝件裝置

105:晶粒、第一晶粒

205:晶粒、第二晶粒

105a:第一晶粒、晶粒、裝置晶粒

105b:第二晶粒、晶粒、裝置晶粒

106:切割線

116:可選的穿孔、矽穿孔

120、220:半導體基底

122、222:積體電路裝置

124、224:層間介電質

128、228:接觸插塞

130、230、330:內連線結構

132:介電層、金屬間介電層

132A:對應的介電層

134、234、334:金屬線

134A:金屬線、頂部金屬線

138A、138B、138C、238A、238B、238C:介電子層

144、244:金屬特徵

152、252、352:介電接合層

156、157、256、257、356:接合墊通孔

160:單體化製程

202a、202b、202c:晶粒貼合區域

205a、205b:裝置晶粒

216:矽穿孔

305:電橋晶粒

305a、305b:矽電橋晶粒、電橋晶粒

320、320’:基底

395、397:封裝件裝置

400:封裝基底

402:基底芯體

D1、D2、D3、D4、D5:距離

G1:間隙

T1、T2、T3:厚度

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1示出了根據一些實施例的中間步驟中的封裝件結構的透視視圖。

圖2示出了其中限定有多個裝置晶粒的封裝組件的俯視圖。

圖3至圖4示出了根據本公開的一些實施例的封裝組件的形成的中間階段的剖視圖。

圖5至圖6示出了根據本公開的一些實施例的封裝組件的形成的中間階段的剖視圖。

圖7至圖8示出了根據本公開的一些實施例的橋接組件的形成的中間階段的剖視圖。

圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖12C、圖12D、圖12E、圖12F、圖12G、圖13A、圖13B、圖13C、圖13D、圖13E、圖13F、圖13G、圖14A、圖14B、 圖15、圖16、圖17、圖18以及圖19示出了根據一些實施例的具有使用有電橋晶粒以及各種架構的晶粒定位結構的封裝件結構的形成的中間階段。

圖20A、圖20B、圖20C、圖20D、圖20E、圖20F、圖21A、圖21B、圖21C、圖21D、圖21E、圖21F、圖22、圖23、圖24以及圖25示出了根據一些實施例的使用各種架構的晶粒定位結構的封裝件結構的形成的中間階段。

本揭露內容提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關 係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

經三維封裝的裝置可利用晶片堆疊或晶圓上晶片(chip-on-wafer)堆疊，以在更小的整體佔用區域中實現更大的功能。接合多個晶片到其他多個晶片或其他多個晶圓可利用直接接合方法，其中第一裝置中的多個接合墊被壓到第二裝置的多個接合墊，並且第一裝置的介電層被壓到第二裝置的介電層。透過壓力和退火製程，介電層熔融或接合在一起，形成橫跨介面的熔融接合，接合墊透過材料的相互擴散(inter-diffusion)接合在一起。將裝置接合時所面臨的挑戰之一是翹曲。所述裝置可能會經歷不同的翹曲特性，而直接接合技術可能會因為翹曲的壓力而失敗，造成剝離或孔隙。實施例提供一種直接接合技術以增加接合介面力度(bonding interface strength)，其中沿著頂部晶粒的邊緣的介電材料與下部晶粒或晶圓的虛設接合墊鄰接。虛設接合墊(其為金屬化)與介電材料的連接是透過多種機制實現的，下面將進一步詳細討論。這些金屬-介電接合可位於頂部晶粒的邊緣及/或拐角處，其為頂部晶粒中最容易受到剝離或其他翹曲引起的故障的部分。

電橋晶粒(bridge die)可用於將多個金屬特徵從一個裝置電耦合至另一裝置。舉例來說，電橋晶粒可提供從電橋晶粒的第一外部連接件至電橋晶粒的第二外部連接件的電氣路徑(electrical path)。然後，第一外部連接件可例如連接到第一裝置，第二外部連接件可例如連接到第二裝置，從而在第一裝置和第二裝置之間形成導電橋(electrically conductive bridge)。這種電橋晶粒內連線的一個問題是，在具有多個頂部裝置晶粒的裝置中，晶粒的厚度(thickness)及晶粒的間隔(gap)可能造成位在彼此之間的多個開口，所述多個開口具有一種高寬比(height-to-width ratio)使得難以在電橋晶粒和頂部裝置晶粒之間可靠地沉積包封體。舉例來說，當所述間隔在大約50μm到100μm之間並且電橋晶粒的所述厚度及頂部裝置晶粒的所述厚度在介於200μm到500μm之間，那麼介於在4：1到10：1之間的高寬比以及介於在200μm到500μm之間之間的相對較深的開口之組合可能會導致包封體的沉積不足。實施例使用比頂部裝置晶粒薄得多的電橋晶粒，這有效地將高寬比降低到1：5到1：3之間(根據電橋晶粒的較小高度進行測量)。

本文討論的實施例是在三維封裝件(例如積體電路上系統(SoIC)封裝件)及其形成方法的背景下討論的，但是應當理解，所公開的技術和裝置可以用在其他封裝背景中。形成SoIC封裝件的中間階段將根據一些實施例進行說明。一些實施例中的某些變形亦將被討論。在各種視圖和說明性的實施例中，類似參考元件標號用於表示類似元件。應當理解，雖然以SoIC封裝件的形成為例來解釋本揭露實施例的概念，但是本揭露實施例也可容易地應用於其他接合方法及結構(例如其中金屬墊和通孔彼此結合)。

圖1示出了根據一些實施例的中間步驟中的SoIC封裝件 裝置50的透視視圖。為了清楚起見，省略了一些細節。雖然下方列出了晶粒(die)105和205的類型的一些示例，但晶粒105和205可以是任何晶粒。晶粒105可以是邏輯晶粒，例如中央處理單元(Central Processing Unit，CPU)晶粒、微控制單元(Micro Control Unit，MCU)晶粒、輸入-輸出(input-output，IO)晶粒、基帶(BaseBand，BB)晶粒、應用處理器(Application processor，AP)晶粒或其類似者等。晶粒105也可以是記憶體晶粒，例如動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)晶粒或靜態隨機存取記憶體(Static Random Access Memory，SRAM)晶粒等。晶粒105可以是晶圓的一部分(參見圖2)。在一些實施例中，多個晶粒205可以被貼合到稍後被分割的晶圓(參見例如圖20A以及圖20B至圖25)。晶粒205電性地接合至晶粒105。晶粒205可以是邏輯晶粒，所述邏輯晶粒可以是CPU晶粒、MCU晶粒、IO晶粒、基帶晶粒或AP晶粒。晶粒205也可以是記憶體晶粒。多個晶粒205可以被接合至晶粒105，每個晶粒205具有不同及/或相似的功能。

電橋晶粒(bridge die)305接合至與第一晶粒(first die)105a(亦被稱為晶粒、裝置晶粒)和第二晶粒(second die)105b(亦被稱為晶粒、裝置晶粒)，並且橋接第一晶粒105a和第二晶粒105b之間的連接(connection)。應當理解，在一些實施例中，多個電橋晶粒305可以與多個晶粒105以各種組合的形式使用。

圖2示出了其中限定或形成有多個晶粒105的晶圓100 (或者，更一般地來說，限定或形成有多個晶粒105的封裝組件，舉例來說，如圖所示提供了以晶圓作為示例)。晶粒105可以全部是相同的設計和功能，或者可以是不同的設計和功能。虛線代表切割線(dicing line)106，其中晶粒105將在後續的單體化製程中彼此分離。

圖3至圖6示出了根據本公開的一些實施例的封裝組件的形成的中間階段的剖視圖。圖3示出了晶圓100的部分剖視圖。根據本揭露的一些實施例，晶圓(wafer)100是包括多個積體電路裝置(integrated circuit device)122的裝置晶圓，積體電路裝置122例如包括諸如電晶體及/或二極體的主動裝置(active device)，並且可能是諸如電容器、電感器、電阻器或其類似者等的被動裝置(passive device)。在本揭露的其他實施例中，晶圓100包括被動裝置(沒有主動裝置)。晶圓100中可以包括多個封裝件裝置區域(package device area)，其將在單體化製程中從晶圓100分割出來以形成多個晶粒105。這些封裝件裝置區域被稱為晶粒105。如圖所示，晶圓100包括晶粒105a的部分和晶粒105b的部分。晶粒105可以是積體電路晶粒、被動晶粒、中介體(interposer)等。應當理解，這些視圖僅是說明性的而非限制性的。

根據本揭露的一些實施例，晶圓100包括半導體基底(semiconductor substrate)120以及形成在半導體基底120的頂表面處的多個特徵。半導體基底120可以由結晶矽、結晶鍺、結晶矽鍺及/或例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP 的III-V化合物半導體或其類似物等形成。半導體基底120也可以是塊材矽基底(bulk silicon substrate)或絕緣層上矽(silicon-on-insulator，SOI)基底。多個淺溝渠隔離(shallow trench isolation，STI)區(未示出)可以形成在半導體基底120中以隔離半導體基底120中的多個主動區。多個可選的穿孔(optional through via)116(亦可稱為矽穿孔)可以形成為延伸至半導體基底120中，並且可選的穿孔116可以用於將晶圓100的相對側上的特徵相互電耦合。

根據本揭露的一些實施例，晶圓100包括多個積體電路裝置122，所述多個積體電路裝置122形成在半導體基底120的頂表面上。示例性的積體電路裝置122可以包括互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，CMOS)電晶體、電阻器、電容器、二極體及/或其類似者等。此處未示出積體電路裝置122的細節。根據其他實施例，晶圓100用於形成中介體，其中半導體基底120可以是半導體基底或者代替半導體基底、或是介電基底。

層間介電質(Inter-Layer Dielectric，ILD)124形成在半導體基底120之上，並且填充積體電路裝置122中的多個電晶體的閘極疊層(未示出)之間的空間。根據一些實施例，層間介電質124由磷矽酸鹽玻璃(Phospho Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped Phospho Silicate Glass，BPSG)、氟矽酸鹽玻璃(Fluorine- Doped Silicate Glass，FSG)、四乙基正矽酸酯(Tetra Ethyl Ortho Silicate，TEOS)形成的氧化矽或其類似物等形成。層間介電質124可以使用旋塗(spin coating)、可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、化學氣相沉積(Chemical Vapor Deposition，CVD)、電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)或其類似製程等來形成。

多個接觸插塞(contact plug)128形成於層間介電質124中，用於將積體電路裝置122與上覆的多個金屬線(metal line)134以及多個通孔(via)136電連接。根據本揭露的一些實施例，接觸插塞128由選自鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金及/或其多層的導電材料所形成。接觸插塞128的形成可以包括在層間介電質124中形成多個接觸開口、將導電材料填充到接觸開口中、以及執行平坦化(例如化學機械研磨(chemical mechanical polishing，CMP)製程)以齊平接觸插塞128的頂表面以及層間介電質124的頂表面。

在層間介電質124和接觸插塞128上駐留內連線結構(interconnect structure)130。內連線結構130包括多個介電層132以及在介電層132中形成的多個金屬線134和多個通孔136。介電層132在下文中可選地被稱為金屬間介電(Inter-Metal Dielectric，IMD)層132。根據本揭露的一些實施例，至少介電層132中的下 部介電層是由介電常數(k值(k-value))低於約3.0或約2.5的低k介電材料形成。介電層132可由黑金剛石(Applied Materials公司的註冊商標)、包含碳的低介電常數介電材料、氫矽倍半氧烷(Hydrogen SilsesQuioxane，HSQ)、甲基矽倍半氧烷(MethylSilsesQuioxane，MSQ)或其類似物等形成。根據本揭露的替代方案實施例，一些或所有的介電層132由非低k介電材料形成，例如氧化矽、碳化矽(SiC)、碳氮化矽(SiCN)、氧碳氮化矽(SiOCN)或其類似物等。根據本揭露的一些實施例，介電層132的形成包括沉積含有致孔劑的介電材料，然後執行固化製程以除去致孔劑，因此剩餘的介電層132則成為多孔的(porous)。可以由碳化矽、氮化矽或其類似物等所形成的多個蝕刻停止層(未示出)可被形成在金屬間介電層132之間，並且為了簡單起見未示出。

金屬線134和通孔136形成於介電層132中。以下有時將位於同一水平高度的金屬線134統稱為金屬層。根據本揭露的一些實施例，內連線結構130包括透過通孔136互連的多個金屬層。金屬線134和通孔136可以由銅或銅合金形成，也可以由其他金屬形成。形成製程可以包括單鑲嵌製程(single damascene damascene process)和雙鑲嵌製程(single damascene process)。在單鑲嵌製程中，首先在介電層132中的一者內形成溝渠，接著用導電材料填充所述溝渠。然後，執行平坦化製程(例如CMP製程)以去除高於金屬間介電層的頂表面的導電材料的多餘部分，在溝 渠中留下金屬線。在雙鑲嵌製程中，在金屬間介電層中同時形成有溝渠和通孔開口，通孔開口與下覆的溝渠連接。然後，將導電材料填充到溝渠和通孔開口中，以分別形成金屬線和通孔。導電材料可包括擴散阻擋件(diffusion barrier)以及在擴散阻擋件之上的含銅金屬材料。所述擴散阻擋件可包括鈦、氮化鈦、鉭、氮化鉭或其類似物等。

金屬線134包括多個金屬線134A，可將其稱為頂部金屬線(top metal line)。頂部金屬線134A也統稱為頂部金屬層(top metal layer)。對應的介電層132A可由諸如未摻雜的矽酸鹽玻璃(Un-doped Silicate Glass，USG)、氧化矽、氮化矽或其類似物等的非低k介電材料例形成。對應的介電層132A也可由低k介電材料形成，其可以選自與下覆的金屬間介電層132類似的材料。

根據本揭露的一些實施例，多個介電層(dielectric layer)138和多個介電接合層(dielectric bonding layer)152形成在頂部金屬線134A上方。例如，介電層138和介電接合層152可由氧化矽、氧氮化矽、氧碳化矽或其類似物等形成，並且在一些實施例中，介電層138可由多層介電子層(dielectric sub layer)138A、138B和138C形成。首先，形成介電子層138A。接下來，可使用微影製程在介電子層138A中形成對應於多個通孔(via)146的多個通孔開口，所述微影製程使用例如在介電子層138A上形成並圖案化的光致抗蝕劑和/或硬罩幕，以幫助形成對應於通孔146的所述多個通孔開口。非等向性蝕刻可用於透過光阻及/或硬罩幕以形成這 些溝渠。

多個通孔146與多個金屬特徵(metal feature)144可形成在介電子層138A之上。通孔146及金屬特徵144可由類似於上述通孔136和金屬線134的形成製程來形成，但是也可以採用其他合適的製程。金屬特徵144及通孔146可由銅或銅合金形成，也可由其他金屬形成。在一個實施例中，金屬特徵144及/或通孔146可由鋁或鋁銅合金形成。在一些實施例中，金屬特徵144可用於晶粒測試。

在一些實施例中，可直接探測金屬特徵144以執行晶圓100的晶片探頭(chip probe，CP)測試。可選地，多個焊料區(例如，焊球或焊料凸塊)可被設置在金屬特徵144上，並且焊料區可以用於執行在晶圓100上的CP測試。可對晶圓100執行CP測試，以確定晶圓100中的每個晶粒105是否是已知良好的晶粒(Known good die，KGD)。因此，只有晶粒105(即KGD)會經歷用於封裝的後續處理步驟，而未通過CP測試的晶粒則不被封裝。經測試後，焊料區(如果有)可能會在後續的處理步驟中被移除。

然後，可將介電子層138B沉積在金屬特徵144上直到期望的厚度。在一些實施例中，介電子層138B可接著被平坦化以切齊頂表面，而在其他實施例中，平坦性步驟可以被省略。在一些實施例中，接著沉積介電子層138C。其他實施例可不使用介電子層138C，介電子層138C可被省略。

下一步，可形成多個接合墊通孔(bonding pad via)156 和多個接合墊通孔(bonding pad via)157。接合墊通孔156延伸穿過整個介電層138至內連線結構130，接合墊通孔157延伸至金屬特徵144並與其電耦合。用於接合墊通孔156和接合墊通孔157的多個開口可使用光阻(未示出)及/或硬罩幕(未示出)來形成，光阻及/或硬罩幕在介電層138上形成並圖案化以幫助形成接合墊通孔156和接合墊通孔157的所述多個開口。根據本揭露的一些實施例，執行非等向性蝕刻以形成開口。蝕刻可在金屬特徵144上停止(用於接合墊通孔157)或者在內連線結構130的金屬線134上停止(用於接合墊通孔156)。

接著，用於接合墊通孔156與接合墊通孔157的所述多個開口可使用導電材料填充。導電擴散阻擋件(conductive diffusion barrier)(未示出，亦可被稱為擴散阻擋件)可先被形成。根據本揭露的一些實施例，導電擴散阻擋件可由鈦、氮化鈦、鉭、氮化鉭或其類似物等形成。導電擴散阻擋件例如是透過原子層沉積(Atomic Layer Deposition，ALD)、物理氣相沉積(Physical Vapor Deposition，PVD)或類似製程等來形成。導電擴散阻擋件可包括用於接合墊通孔156與接合墊通孔157的開口中的一個層以及在介電層138的頂表面上延伸的一個層。

接下來，透過電化學電鍍(Electro-Chemical Plating，ECP)或其他合適的沉積製程，以沉積金屬材料來形成接合墊通孔156和接合墊通孔157，舉例來說。金屬材料在導電擴散阻擋件上沉積並填充用於接合墊通孔156和接合墊通孔157的剩餘的開口。金屬 材料還可以在介電層138的頂表面上延伸。金屬材料可以包括銅或銅合金。接合墊通孔156和接合墊通孔157可以同時被形成。

然後可執行諸如化學機械研磨(CMP)製程的平坦化製程以去除金屬材料和導電擴散阻擋件的過量部分，直到暴露出介電層138。導電擴散阻擋件和導電金屬材料的剩餘部分包括接合墊通孔156與接合墊通孔157。

接下來，可在介電層138之上形成介電接合層152，且形成用於多個接合墊(bond pad)154bp的多個開口於介電接合層152中。接合墊154bp可包括多個虛設接合墊(dummy bond pad)154d(其可以是不與裝置中的任何其他導電元件電耦合的接墊)或是多個主動接合墊(active bond pad)154b(其可以與下覆的任何導電特徵電耦合，例如接合墊通孔156及接合墊通孔157)。所述多個開口可使用光阻(未示出)及/或硬罩幕(未示出)來形成，光阻及/或硬罩幕在介電接合層152上形成並圖案化以幫助形成接合墊154bp的所述多個開口。根據本揭露的一些實施例，執行非等向性蝕刻或濕式蝕刻，以形成用於接合墊154bp的開口。蝕刻可在介電子層138C上停止，介電子層138C可用作蝕刻終止，在一些實施例。在其他實施例中，介電接合層152對介電層138可具有蝕刻選擇性，使得在介電接合層152被蝕刻穿透之後，介電層138仍不會被蝕刻穿透。在一些實施例中，蝕刻可以是基於時間的。用於接合墊154bp的開口可以暴露出接合墊通孔156和接合墊通孔157的上表面。

接下來，擴散阻擋件和金屬材料可以沉積在開口中以形成接合墊154bp。形成接合墊154bp可以使用類似於用於形成上述接合墊通孔156和接合墊通孔157的製程和材料。然後，可以執行諸如化學機械研磨(CMP)製程的平坦化製程以去除金屬材料和擴散阻擋件中的過量部分，直到暴露介電接合層152。擴散阻擋件和金屬材料中的剩餘部分包括接合墊154bp，其隨後用於接合至另一個裝置。應當理解，金屬線也可以與接合墊154bp同時形成。

在一些實施例中，接合墊通孔156和接合墊通孔157可與接合墊154bp同時間形成。在這樣的實施例中，在形成介電接合層152之後，於介電接合層152中形成多個開口，如上所述。然後，於介電層138中形成用於接合墊通孔156和接合墊通孔157的其他的多個開口，如上所述。接著，可形成導電擴散阻擋件和金屬材料以用於同一製程中的接合墊通孔156與157以及接合墊154bp，如上所述。然後，可使用諸如CMP製程的平坦化製程來去除金屬材料和導電擴散阻擋件中的多餘部分，直到暴露出介電接合層152。導電擴散阻擋件和金屬材料中的剩餘部分包括接合墊154bp，其隨後用於接合至另一個裝置。與接合墊154bp在同一層中延伸的金屬線也可與接合墊154bp同時形成。應當理解，額外的所示的接合墊通孔156和157可被形成。

接合墊154bp的位置和數量可以根據後續製程中要接合至其上方的裝置來調整。在一些實施例中，接合墊154bp中的一個或多個非電性連接至晶粒105中的任何裝置。這樣的接合墊 154bp可以被認為是虛設接合墊154d。在一些實施例中，虛設接合墊154d可以繼續橫越過晶粒105的表面，而在其他實施例中，包括虛設接合墊154d的接合墊154bp可以僅位於要附接其他裝置的位置。

圖4示出了自晶圓100分割之後的晶粒105。用於自晶圓100單一化裝置晶粒的單體化製程160(參見圖3)可以是任何合適的製程，例如使用晶粒切鋸(die saw)、雷射切割(laser cutting)、或其類似製程等來切割穿透晶圓100和其上形成的結構。

圖5示出了其內包括有多個晶粒205(例如裝置晶粒205a和裝置晶粒205b)的晶圓200的形成。根據本揭露的一些實施例，晶粒205是邏輯晶粒，所述邏輯晶粒可以是CPU晶粒、MCU晶粒、IO晶粒、基帶晶粒或者AP晶粒。晶粒205也可以是記憶體晶粒。晶圓200包括半導體基底220，其可以是矽基板。

晶粒205可包括積體電路裝置222、積體電路裝置222之上的層間介電質224以及多個接觸插塞228以電連接到積體電路裝置222。晶粒205更可包括多個內連線結構230，用於連接到晶粒205中的多個主動裝置和多個被動裝置。內連線結構230包括多個金屬線234和多個通孔236。

多個矽穿孔(TSV)216，有時被稱為貫穿半導體通孔或穿孔，可以可選地形成為穿透到半導體基底220中(並且透過從相對的側被暴露出而最終貫穿過半導體基底220)。如果使用的話，矽穿孔216可用於將形成在半導體基底220的前側(所示的頂部 側)上的多個裝置及多個金屬線至半導體基底220的背側。矽穿孔216可使用類似於如上所述用於形成接合墊通孔156的製程和材料來形成，並不再重複，其例如包括基於時間的(time-based)蝕刻製程，使得矽穿孔216可以具有底部，所述底部是設置在半導體基底220的頂表面和底表面之間。

晶粒205可包括多個介電層238和多個介電接合層252。多個通孔246和多個金屬特徵244可形成並設置在介電層238(其可包括多層介電子層238A、238B和238C)中。多個接合墊通孔256和多個接合墊通孔257也是形成並設置在介電層238中，並且多個接合墊254也是形成並設置在介電接合層252中。

用於形成晶粒205的各種特徵的製程和材料可類似於用於形成晶粒105的各種類似特徵的製程和材料，因此在此不再重複。晶粒105和晶粒205之間的類似特徵在其參考元件標號中共享相同的後兩碼。

在圖6中，晶圓200被分割為分開的多個裝置晶粒205，例如包括裝置晶粒(device die)205a和裝置晶粒205b。單體化製程160(參見圖5)可以與上面關於圖4討論的單體化製程相同或相似。

圖7示出了根據一些實施例的晶圓300的形成，其中晶圓300包括多個電橋晶粒305(例如，矽電橋晶粒(又稱電橋晶粒)305a及矽電橋晶粒(又稱電橋晶粒)305b)。基底320可包括上面關於半導體基底120討論的任何候選基底。提供內連線結構330 以將各種接合墊354電連接至各種接合墊354中的其他接合墊354及/或電連接至多個可選的矽穿孔。

內連線結構330包括多個介電層332以及在介電層332中形成的多個金屬線334和多個通孔336。形成內連線結構330可使用與上述關於內連線結構130相同的製程和材料(以及對於介電層332使用與上述關於介電層132相同的製程和材料、對於金屬線334使用與上述關於金屬線134相同的製程和材料、以及對於通孔336使用與上述關於通孔136相同的製程和材料)。

電橋晶粒305可包括多個介電層338和介電接合層352。多個接合墊通孔356被形成且設置在介電層338中，多個接合墊354被形成且設置在介電接合層352中。用於形成電橋晶粒305的各種特徵的製程和材料可類似於用於形成晶粒105的各種類似特徵的製程和材料，因此在此不再重複。晶粒105和電橋晶粒305之間的類似特徵在其參考元件標號中共享相同的後兩碼。

在形成接合墊354之後，可將電橋晶粒305的基底320變薄以變成基底320’，使得晶圓300的總厚度介於在約15μm至30μm之間。在一些實施例中，可透過減薄製程來完全移除基底320。減薄製程可包括蝕刻製程、研磨製程、CMP製程或其組合。

在圖8中，晶圓300被分割為分開的多個電橋晶粒305，例如包括電橋晶粒305a和電橋晶粒305b。單體化製程160(參見圖7)可以與上面關於圖4討論的單體化製程相同或相似。

圖9A、9B到圖19示出了利用電橋晶粒(例如電橋晶粒 305)形成SoIC封裝件的中間步驟。多個圖式中的一些包括一個或多個自上向下的視圖。舉例來說，圖9A是剖視圖，且圖9B是俯視圖。應當理解，這些視圖僅僅是示例並且其變形是在本揭露的範圍之內。舉例來說，每個圖所提供的俯視圖及剖視圖可僅僅是部分的視圖，且可併入其他裝置或結構。

在圖9A及圖9B中，提供承載基底(carrier substrate)10，且在承載基底10上形成離型層(release layer)12。承載基底10可以是玻璃承載基底、陶瓷承載基底或類似者等。承載基底10可以是晶圓，使得可同時在承載基底10上形成多個封裝件。

離型層12可由聚合物基材料(polymer-based material)形成，其可以與承載基底10一起自將在隨後的步驟中形成的上覆結構處移除。在一些實施例中，離型層12是環氧基熱釋放材料(epoxy-based thermal-release material)，加熱時會失去接著性，例如光熱轉換(light-to-heat-conversion，LTHC)釋放塗佈。在其他實施例中，離型層12可以是UV膠，當暴露於UV光線時就失去接著性。離型層12可透過液體方式分配並固化，可以是層壓膜經層壓到承載基底10上，或者可以是類似者等。離型層12的頂表面可以是水平的且可具有高平整度。

多個晶粒105中的兩個或多個可被放置在承載基底10上並貼合到離型層12。每個晶粒105(例如晶粒105a和105b，它們一起可被稱為晶粒105)可透過拾取和放置製程來被放置在離型層12上，以將每個晶粒105設置在承載基底10上。在一些實施例 中，如圖9A和9B中所示，晶粒105a和105b可面朝下(背側向上)放置。在其他實施例中，晶粒105a和105b可面朝上放置。應當理解，每個晶粒105可以具有相同或不同的功能，並且可以是彼此具有相同尺寸或彼此具有不同尺寸。

在圖10A及圖10B中，填充材料(例如絕緣材料或包封體(encapsulant)14)可沉積在晶粒105a和105b上方且側向地環繞晶粒105a和105b。包封體14可包括介電材料，例如樹脂、環氧樹脂、聚合物、氧化物、氮化物、其類似物或其組合等，包封體14可透過任何合適的製程例來沉積，例如可流動CVD、旋塗、PVD、其類似製程或它們的組合等。

在圖11A及圖11B中，可使用平坦化製程來使包封體14的上表面與晶粒105a和105b的上表面齊平。平坦化製程可包括磨削(grinding)及/或化學機械研磨(CMP)製程。平坦化製程可以繼續直到矽穿孔116透過每個晶粒105的半導體基底120(參見圖4)被暴露出來。

圖12A、圖12B、圖12C、圖12D、圖12E、圖12F及圖12G示出了接合層(bonding layer)18的形成和接合層18中的多個接合結構(bonding structure)20的形成。圖12A是剖視圖，且圖12B、圖12C、圖12D、圖12E、圖12F及12G示出根據各種實施例的圖12A的結構的俯視圖，其中所述各種實施例展示了接合結構20的多個不同架構。接合層18可形成在包封體14和矽穿孔116的上表面之上。接合結構20形成於接合層18中。接合結構20 可包括物理耦合到矽穿孔116的多個主動接合墊(active bond pad)20b、未連接到晶粒105的任何金屬特徵的多個虛設接合墊(dummy bond pad)20d、設置在晶粒貼合區域的周圍且作為虛設接合墊的一種特殊類型的多個邊緣定位結構(edge landing structure)20e、設置成環繞晶粒貼合區域的周圍並重疊於其上方的環型金屬線的多個環形定位結構(ring landing structure)20r、以及設置在環繞晶粒貼合區域的隅角處且呈L型金屬線的多個隅角定位結構(corner landing structure)20c。下面將更詳細地討論各種接合結構20。為了簡單起見，虛設接合墊20d和主動接合墊20b可以簡稱為接合墊20bp。

接合層18可由任何合適的絕緣層形成，例如氧化矽、氮化矽、碳化矽、氧碳化矽、氧氮化矽、其類似物、或其組合等，並可使用任何合適的技術來沉積，例如CVD、PVD、旋塗等。為了形成接合結構20，可以根據接合結構20的位置和形狀在接合層18中形成多個開口。所述多個開口可使用光阻(未示出)及/或硬罩幕(未示出)來形成，光阻及/或硬罩幕在接合層18上方形成並圖案化以幫助形成接合結構20的所述多個開口。在一些實施例中，執行非等向性蝕刻或濕式蝕刻以形成接合結構20的所述多個開口。所述蝕刻可在停止於包封體14和晶粒105a、105b的基底120上。用於接合結構20的所述多個開口可暴露出矽穿孔116的上表面。

接下來，擴散阻擋件和金屬材料可被沉積在所述多個開口中以形成接合結構20。擴散阻擋件和金屬材料可使用如上面討 論的用於形成接合墊通孔156和157的材料和技術沉積。然後可執行諸如化學機械研磨(CMP)製程的平坦化製程以去除金屬材料和擴散阻擋件中的過量部分，直到暴露出接合層18。擴散阻擋件和金屬材料中的剩餘部分包括接合結構20，其隨後用於接合到另一個裝置。

如圖12A所示，在一些實施例中，一個或多個虛設接合墊20d可被設置在包封體14的位在晶粒105a和105b之間的部分之上。虛設接合墊20d可出於圖案裝載的考慮而被包括在內，並且還可有助於提供更好地直接接合，從而降低發生故障的可能性。

參照圖12B、圖12C、圖12D、圖12E、圖12F及圖12G，晶粒貼合區域202a(如虛線所示)位於晶粒105a(如虛線所示)的上表面處。類似地，晶粒貼合區域202b(如虛線所示)位於晶粒105b的上表面處(如虛線所示)。此外，晶粒貼合區域202c位於晶粒105a和晶粒105b兩者的上表面處，並且重疊位於晶粒105a和105b之間的包封體14處。完全落在晶粒貼合區域202a、202b和202c內的接合結構20可以為接合墊20bp，其包括主動接合墊20b及/或虛設接合墊20d。設置在晶粒貼合區域202a、202b和202c邊緣處的接合結構20是虛設結構，其可以是邊緣定位結構20e、環形定位結構20r或隅角定位結構20c。這些可以統稱為定位結構20ls。這些定位結構20ls中的每一個都設置是在晶粒貼合區域202a、202b和202c的邊緣及/或拐角處，並且部分地位在晶粒貼合區域202a、202b和202c內並且部分地位在晶粒貼合區域202a、202b 和202c之外。

在隨後的製程中，多個裝置晶粒及/或多個電橋晶粒被貼合到晶粒貼合區域202a、202b、202c且接合至接合墊20bp。根據一些實施例，裝置晶粒及/或電橋晶粒的邊緣放置在定位結構20ls(包括邊緣定位結構20e、環形定位結構20r及/或隅角定位結構20c)上，且位在裝置晶粒及/或電橋晶粒的邊緣處的介電材料與定位結構的20ls鄰接，如下方說明。

在圖12B中，邊緣定位結構20e連續地完全圍繞晶粒貼合區域202a、202b和202c的周圍。邊緣定位結構20e採用與接合墊20bp相同的尺寸和間距。邊緣定位結構20e設置在晶粒貼合區域202a、202b和202c中的每一個的四個角的每一個處。在一些實施例中，接合結構20以規律性圖案(regular pattern)分散開，且每個接合結構20都具有相同的尺寸和相同的間距。在這樣的實施例中，規律性圖案可以幫助實現圖案裝載效果。在圖12B中，舉例來說，虛設接合墊20d(以虛線標示)是設置在晶粒貼合區域202a和晶粒貼合區域202c之間，以延續接合結構20的規律性圖案。

在圖12C中，邊緣定位結構20e僅設置在晶粒貼合區域202a、202b和202c的拐角處。

在圖12D中，邊緣定位結構20e設置在晶粒貼合區域202a、202b和202c的拐角處。另外，邊緣定位結構20e中的一者在從位於拐角的邊緣定位結構20e朝向位於相鄰拐角的邊緣定位結構20e 的每一方向上設置在晶粒貼合區域202a、202b和202c的周圍之上。當晶粒貼合區域202a、202b及/或202c中的接合結構20之間的間距是規律的間距時，附加的邊緣定位結構20e可以在朝向位於其他拐角的邊緣定位結構20e的兩個方向中的每一方向上與位於拐角的邊緣定位結構20e間隔開一個節距。

在圖12E中，定位結構20ls為環形定位結構20r，來取代邊緣定位結構20e。環形定位結構20r橫跨晶粒貼合區域202a、202b和202c的周圍。在一些實施例中，環形定位結構20r可以是被斷開的環或經分割的環，例如是如相對於對應的晶粒貼合區域202a示出的，環形定位結構20r在自上向下的視圖中看起來為不連貫的線段。

在圖12F中，定位結構20ls為隅角定位結構20c。隅角定位結構20c是環形定位結構20r的一種特殊類型，其中環的部分在多個隅角部分之間被移除。舉例來說，在晶粒貼合區域202a的一角處，L形的隅角定位結構20c的第一腿(first leg)沿著晶粒貼合區域202a第一邊緣延伸，且L形的隅角定位結構20c的第二腿(second leg)沿著晶粒貼合區域202a的第二邊緣延伸，第一邊緣與第二邊緣相交。

圖12G示出了不利用接合結構20的定位結構的實施例。在這樣的實施例中，接合結構20中的每一個都是主動接合墊20b或虛設接合墊20d。

應當理解，關於圖12B至圖12G所討論的接合結構20的 每個佈置可不受限制地相互組合。舉例來說，晶粒貼合區域202a和202b可以利用邊緣定位結構20e且晶粒貼合區域202c可以利用環形定位結構20r。在另一示例中，晶粒貼合區域202c可以利用隅角定位結構20c且晶粒貼合區域202a和晶粒貼合區域202b可以省略定位結構。簡單來說，任何定位結構20ls中的任何一個不受限制地可以或不可以與任何晶粒貼合區域202a、202b及/或202c中的任何一個一起使用。

在圖13A、圖13B、圖13C、圖13D、圖13E、圖13F及圖13G中，裝置晶粒205a和205b(其可以稱為晶粒205)和電橋晶粒305接合至晶粒105。圖13A是剖視圖，且圖13B、圖13C、圖13D、圖13E、圖13F及圖13G分別示出根據上述針對圖12B、圖12C、圖12D、圖12E、圖12F及圖12G所討論的實施例的圖13A的結構的俯視圖。

每個部件(即，晶粒205和電橋晶粒305)可使用拾取和放置製程定位在接合結構20上方。在一些實施例中，每個晶粒205和每個電橋晶粒305可一次一個地進行放置與接合，而在其他實施例中，所有晶粒205和電橋晶粒305可一起進行放置且接著同時接合。在一些實施例中，例如當電橋晶粒305具有比晶粒205小的厚度時，電橋晶粒305可先被放置與接合後，再放置並接合剩餘的晶粒205。

用於接合電橋晶粒305到裝置晶粒105a、105b的接合機構(bonding mechanism)可利用直接接合製程，其中接合墊20bp 的金屬直接接合至接合墊354的金屬和接合墊254的金屬，而不在接合墊354和接合墊254的介面處使用焊料材料。此外，用於接合電橋晶粒305到裝置晶粒105a、105b的接合機制更可包括將介電接合層252熔融到接合層18。且更進一步地，如下文更詳細討論的，用於接合電橋晶粒305到裝置晶粒105a和105b的接合機構更可包括接合介電接合層252的邊緣部分及/或拐角部分到定位結構20ls。

與晶粒105接合的每個晶粒205可在被接合至晶粒105之前已經經測試並確定為KGD。雖然晶粒105a和105b中的每一個被示出為與一個晶粒205接合，但是應當理解，類似於晶粒205的其他裝置晶粒可結合到晶粒105。所述其他裝置晶粒可以與晶粒205相同，也可以與晶粒205不同。舉例來說，晶粒205和所述其他裝置晶粒可以是選自上面列出的類型的不同類型的晶粒。此外，晶粒205可以是數位電路晶粒，而所述其他裝置晶粒可以是類比電路晶粒。晶粒105和晶粒205(以及其他裝置晶粒，如果有)組合功能作為系統。將系統的功能和電路拆分至不同的晶粒如晶粒105和晶粒205可以最佳化這些晶粒的形成，並且達到減少製造成本。同樣，接合至晶粒105以在晶粒105之間提供橋接連接的每個電橋晶粒305可以在接合至晶粒105之前執行測試並確定為KGD。

透過直接的金屬對金屬接合的電性接觸、介電材料的熔融以及金屬和介電材料之間的接合可實現將晶粒205及電橋晶粒 305接合至晶粒105a和105b。舉例來說，接合墊254和接合墊354透過金屬對金屬直接接合而接合至接合結構20。根據本揭露的一些實施例，金屬對金屬的直接接合為銅對銅的直接接合。接合墊254和354的尺寸可以大於、等於或小於相對應的接合墊20bp的尺寸。此外，介電接合層252和352透過介電質對介電質的接合而接合至接合層18，其例如可以是熔融接合(具有經生成的Si-O-Si鍵)。此外，介電接合層252和352的邊緣區及/或拐角區被接合或熔融至定位結構20ls。

為了實現直接接合，晶粒205和電橋晶粒305相對於晶粒105定位，以將晶粒205和電橋晶粒305各自的接合墊254和354與晶粒105上的接合墊20bp對齊。上部晶粒(晶粒205和電橋晶粒305)與下部晶粒(晶粒105a和105b)壓在一起。然後執行退火，使得接合墊20bp中的金屬與相對應的上覆之接合墊254和354的金屬間相互擴散。在一些實施例中，接合結構20中的金屬與相對應的接合墊254和354的金屬間的相互擴散，使對應的接合墊之間的金屬晶格相對齊，從而達到接合墊彼此接合。即使它們黏合在一起，仍然可以觀察到相應的接合墊之間具有介面，或者換句話說，接合墊254和接合墊20bp將保持離散並且不會完全合併在一起，就像熔在一起。

在同一製程中，退火(anneal)使介電接合層252和介電接合層352熔接至相應的接合層18。特別地，每個層中的介電材料可以與相對的層交叉鍵合(cross-bond)。舉例來說，如果介電接 合層252和接合層18都是氧化矽(SiO₂)，則一個接合層中的分子的氧原子可以與另一個接合層中的分子的矽原子和氧原子鍵結形成交聯鍵合，例如Si-O-Si鍵。其他介電材料(例如氮化矽、氧氮化矽等)也會發生類似的效果。

在同一個退火製程中，退火導致介電接合層252的與定位結構20ls(例如，邊緣定位結構20e、環形定位結構20r及/或隅角定位結構20c)相接觸的部分和介電接合層352的與定位結構20ls(例如，邊緣定位結構20e、環形定位結構20r及/或隅角定位結構20c)相接觸的部分與定位結構20ls的金屬鄰接(或接合)。在一些實施例中，介電質對金屬的接合可以透過金屬擴散進入介電接合層252。舉例來說，定位結構20ls的金屬可以擴散到介電接合層252或352中。然後，由於退火，可以形成包含金屬和介電接合層252或352的材料的結晶晶格。同時間，介電接合層252和介電接合層352可以充當擴散阻擋件，這樣擴散就不會繼續進入介電接合層252或352內以對介電接合層252或352的絕緣特性產生負作用。在一些實施例中，介電質對金屬的接合可以透過在定位結構20ls的金屬和介電接合層252或352之間形成化學鍵合(chemical bond)而發生。舉例來說，退火溫度可以使介電接合層252或352中的一些鍵斷裂並透過化學重組而與定位結構20ls的金屬鍵合。舉例來說，定位結構20ls中的金屬材料的氮化物或氧化物可以被形成。舉例來說，當定位結構20ls由銅製成且介電接合層252或352由氧化矽、氮化矽、氧氮化矽、或其類似物等製 成時，CuO或CuN可在介電接合層252或352與定位結構20ls之間的介面處形成。在一些實施例中，可能同時發生擴散且形成化學鍵合。相較於典型的熔融邊緣及/或拐角，對於晶粒205和電橋晶粒305的邊緣及/或拐角而言，定位結構20ls和介電接合層252或352之間所得的接合力度更強。

退火溫度可以高於約350℃，並且根據一些實施例可以介於在約350℃至約550℃之間的範圍內。退火時間可以介於在約1.5小時至約3.0小時之間的範圍內，並且根據一些實施例可以介於在約1.0小時至約2.5小時之間的範圍內。

圖13A更示出了電橋晶粒305和裝置晶粒205b之間的間隙G1的距離D1。類似的間隙和距離位於電橋晶粒305與裝置晶粒205b的相對側(在電橋晶粒305和裝置晶粒205a之間)，且以下討論也適用於此間隙。如上所述，電橋晶粒305的厚度T1遠小於裝置晶粒205b的厚度T2。電橋晶粒305具有小於厚度T2的厚度T1允許間隙G1的高寬比由厚度T1控制，而不是由厚度T2控制。舉例來說，對於間隙G1中的特定距離D1，如果厚度T1與厚度T2一樣大，則間隙G1可能由於極端的高寬比而無法確實地填充。然而，使用更薄的厚度T1可以減少高寬比，因為間隙G1的高寬比變得由厚度T1決定。此外，透過利用經減少的厚度T1，同樣可以減少距離D1以允許在晶粒105上有更好的晶片密度。在一些實施例中，厚度T1可以介於在約15μm至50μm之間的範圍內，且厚度T2可以介於在約厚度T1的5倍至厚度T1的20倍之 間的範圍內，例如在約100μm至約500μm之間。在一些實施例中，厚度T2可以介於在約厚度T1的5倍至厚度T1的15倍之間的範圍內。電橋晶粒305和裝置晶粒205b之間的間隙G1的距離D1可以介於在約50μm和100μm之間。因此，相較於高寬比介於在約2：1到10：1之間(如果電橋晶粒305具有與裝置晶粒205b類似的厚度，將會是此情況)，高寬比實際上減少到介於在約1：5至1：3之間(電橋晶粒305經測量後具有較小高度)。晶粒105之間的距離D2可以介於在約50μm至100μm之間的範圍內。

實施例可以將定位結構20ls與彼此間具有相似的厚度的晶粒205和電橋晶粒305一起使用、可以將定位結構20ls與彼此間具有不相同的厚度的晶粒205和電橋晶粒305一起使用(如圖13A所示)、或者可以省略定位結構20並利用具有不同厚度的晶粒205和電橋晶粒305。下面提供了將定位結構20ls與彼此間具有相似的厚度的多個晶粒一起使用的示例。

對於利用定位結構20ls的實施例，在圖13A中示出標註圓圈(call out circle)以展示在晶粒205和電橋晶粒305的邊緣處的介面的放大的區段。從圖13A可看出，距離D3對應於定位結構20ls的寬度，距離D4對應於定位結構20ls的與介電接合層252或352具有介面的部分的寬度，並且距離D5對應於定位結構20ls的與介電接合層252或352無接觸的部分的寬度，或者換句話說，距離D5對應於定位結構20ls的與晶粒205或電橋晶粒305的邊緣的側向地突出的部分)。在一些實施例中，距離D3可以介於在 約1μm和5μm之間的範圍內。距離D4和距離D5可以各自為距離D3的約10%至90%，它們的總和為距離D3的100%，並且距離D4在最小處為約0.5μm。距離D4具有最小距離為0.5μm提供了足夠的定位區，用於晶粒205或電橋晶粒305的拐角及/或邊緣處至定位結構20ls的有效接合。

參照圖13B、圖13C、圖13D、圖13E、圖13F及圖13G，示出了根據接合墊20bp及/或定位結構20ls的各種架構的經連接的晶粒205和電橋晶粒305的俯視圖。在圖13B中，邊緣定位結構20e連續地完全圍繞晶粒205和電橋晶粒305的周圍。在圖13C中，邊緣定位結構20e是設置在晶粒205和電橋晶粒305的拐角區內。在圖13D中，邊緣定位結構20e是設置在晶粒205和電橋晶粒305的拐角區內。另外，邊緣定位結構20e中的至少一個是沿晶粒205和電橋晶粒305的拐角區之間的邊緣設置。在一些實施例中，內部的邊緣定位結構20e可透過與晶粒205和電橋晶粒305的內部處的接合結構20(例如，主動接合墊20b和虛設接合墊20d)的間距相同的間距而與位於拐角的邊緣定位結構20e間隔開。在與圖13B、圖13C和圖13D中的每一個一致的實施例中，在晶粒205和電橋晶粒305的拐角區處，經覆蓋的邊緣定位結構20e的區域具有四分之一的圓形(circular)或餅楔形(pie wedged)形狀(當邊緣定位結構20e在俯視圖中是圓形時)。在與圖13B和圖13D中的每一個一致的實施例中，在拐角區處接合的邊緣定位結構20e的區域可以是在拐角區之間的邊緣區處接合的邊緣定位 結構20e的區域的大約一半。

在圖13E中，環形定位結構20r橫跨晶粒205和電橋晶粒305的周圍，其中被覆蓋的部分接合至晶粒205和電橋晶粒305，並且側向地突出部分不與晶粒205和電橋晶粒305接觸。在圖13F中，定位結構是設置在晶粒205和電橋晶粒305的拐角區內的隅角定位結構20c，並且L形的隅角定位結構20c的第一腿沿著晶粒205和電橋晶粒305的第一邊緣延伸，L形的隅角定位結構20c的第二腿沿著晶粒205和電橋晶粒305的第二邊緣延伸，第一邊緣與第二邊緣相交。

圖13G示出了不利用接合結構20的定位結構的實施例。在這樣的實施例中，接合結構20中的每一個都是主動接合墊20b或虛設接合墊20d。如上所述，在所述實施例中，電橋晶粒305的厚度遠小於晶粒205，而在與圖13B-13F中所示一致的實施例中，電橋晶粒305的不同厚度是可選的。

應當理解，關於圖13B至圖13G中討論的晶粒和定位結構20ls的每個佈置可不受限制地相互組合。舉例來說，晶粒205可利用取自圖13B到圖13G的定位結構20ls(包括為一個或多個晶粒205省略定位結構20ls)的混合組合。同樣地，電橋晶粒305可以利用取自圖13B至圖13G中的不同個的定位結構20ls(包括省略定位結構20ls)。簡單來說，定位結構20ls中的任何一個不受限制地可以或不可以與晶粒205和電橋晶粒305中的任何一個一起使用。

在圖14A及圖14B中，諸如絕緣材料或包封體22的填充材料可以沉積在晶粒205和電橋晶粒305上方且側向地環繞晶粒205和電橋晶粒305。如圖14A所示，因為透過減少電橋晶粒305的厚度來減少電橋晶粒305和晶粒205之間的間隙G1(參見圖13A)的高寬比，包封體22可以可靠地填充間隙G1，直至間隙G1的底部。因為包封體22可以可靠地填充間隙G1，所以它可以與定位結構20ls具有介面，其中定位結構20ls與晶粒205和電橋晶粒305的側面相交。包封體22可以包介電材料，例如樹脂、環氧樹脂、聚合物、氧化物、氮化物、其類似物或其組合等，其可以透過任何合適的製程例如可流動CVD、旋塗、PVD、其類似製程或它們的組合等來沉積。

如圖14A及14B所示，接著可使用平坦化製程將包封體22的上表面與晶粒205的上表面切齊。值得注意的是，當厚度不同時，電橋晶粒305保持呈埋入式，如圖14A所示。平坦化製程可以包括磨削及/或化學機械研磨(CMP)製程。平坦化製程可以繼續直到矽穿孔216(如果使用)透過晶粒205的基底220暴露。這可能會將晶粒205的厚度從厚度T2減少到厚度T3。厚度T3可以大於100μm，例如介於在約100μm至500μm之間的範圍內。在一些實施例中，厚度T3可以介於在約厚度T1的3倍至厚度T1的10倍之間的範圍內。

在一些實施例中，圖14A和圖14B的結構僅僅是多個封裝件位置中的單個封裝件位置。舉例來說，承載基底10可以是延 伸超出圖式中所示的側壁或包封體14的晶圓，並且附加的封裝件區域可以形成為圖式中所示的封裝件區域的鄰近處。這樣的封裝件區域可以在隨後的製程中彼此分離。在這樣的實施例中，包封體14、接合層18和包封體22也可以延伸到承載基底10的側向上的範圍。在其他實施例中，圖14A和圖14B中所示的結構是不同的結構並且可以單獨形成上個別的承載基底10。

在圖15中，任選的晶圓接合層(wafer bonidng layer)24可沉積在圖14A的結構上，並且任選的晶圓26可接合到圖14A的結構上。在一些實施例中，晶圓26可以是支撐晶圓(support wafer)並可由任何合適的材料製成，例如矽、藍寶石或類似物等。可以使用旋塗技術來沉積晶圓接合層24以實現高平整度，並且可以將晶圓26壓靠在晶圓接合層24上以獲得黏合(adhesion)。晶圓接合層24可包括透過CVD、PECVD、高密度電漿(high density plasma，HDP)CVD(HDP-CVD)或類似製程等沉積的任何合適的材料，例如氧氮化矽、碳氮化矽、未摻雜的矽玻璃、TEOS形成的氧化矽、其類似物、或其組合等。在一些實施例中，晶圓接合層24可以包括透過噴濺、PVD、鍍敷(電鍍或無電鍍)或類似製程等沉積的金、銦、錫、銅、其類似物、或其組合等。在又一個實施例中，晶圓接合層24可包括聚合物或膠，且可以透過旋塗、積層等來沉積。

在圖16中，執行承載基底剝離(carrier substrate debonding)以將承載基底10從晶粒105和包封體14的前側卸載(或剝離)。根據一些實施例，所述剝離包括投射光線(例如雷射光線或UV光 線)到離型層12，使得離型層12在光的熱量下分解，並可移除承載基底10。然後，可將上述結構翻轉並放置在膠帶(未示出)上方。

在圖17中，在裝置晶粒105a和105b的前側以及包封體14之上形成鈍化層(passivation layer)28。鈍化層28可以是單層或複合物層，並可由非多孔的材料形成。在一些實施例中，鈍化層28包括具有氧化矽層(未單獨示出)及在氧化矽層之上的氮化矽層(未單獨示出)的複合物層。鈍化層28還可由其他非多孔的介電材料形成，例如USG、氧氮化矽、其類似物等。鈍化層28也可由聚醯亞胺(polyimide)、聚苯并噁唑(polybenzoxazole，PBO)、其類似物等形成。鈍化層28可透過任何合適的技術沉積形成，例如PVD、CVD、旋塗、其類似製程或其組合等。然後，可對鈍化層28圖案化，使得鈍化層28中的多個開口暴露出接合結構154與裝置晶粒105a和105b。

在圖18中，多個導電連接件(conductive connector)34形成在鈍化層28的開口或中。在一些實施例中，導電連接件34可包括延伸穿過鈍化層28以物理耦合和電性耦合至接合結構154的可選的凸塊下金屬(under bump metallurgy，UBM)。凸塊下金屬可以由與接合結構154相同的材料形成。導電連接件34可包括由凸塊形成的球柵陣列(ball grid array，BGA)連接件、焊球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、化學鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)技術所形成的凸塊或其類似者等。導電連接件34可包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、其類似物、或其組合等。導電連接件34可透過噴濺、印刷、電鍍、無電電鍍、CVD或其類似製程等形成。導電連接件34可以不含有焊料，且具有實質上垂直的側壁。在一些實施例中，導電連接件34包括金屬柱(metal pillar)30以及在金屬柱30頂部上形成的金屬頂蓋層(metal cap layer)32。金屬頂蓋層32可包括鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、其類似物或其組合等，並可以由鍍覆製程形成。

如上所述的單體化製程160可用於將多個封裝件區分成多個封裝件裝置(package device)395，每個封裝件裝置395包括晶粒105、晶粒205、電橋晶粒305以及導電連接件34。如果要使用，晶圓26可被移除或保留在原處。晶圓26可透過研磨、蝕刻、平坦化製程或其組合來去除。在一些實施例中，晶圓接合層24可以是光敏感，且剝離製程可包括利用UV光來使晶圓26剝離。

在圖19中，封裝件裝置395透過導電連接件34貼合到封裝基底(package substrate)400。封裝基底400可以是印刷電路板(printed circuit board，PCB)。封裝基底400可包括基底芯體(substrate core)402以及基底芯體402之上的多個接合墊(bond pad)404。還可以在基底芯體402上使用可選的重佈線路結構(未示出)。基底芯體402可由半導體材料例如矽鍺、鑽石或類似物等製成。或者，也可使用化合物材料，例如矽鍺(silicon germanium)、 碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、碳化矽鍺(silicon germanium carbide)、磷化鎵砷(gallium arsenic phosphide)、磷化鎵銦(gallium indium phosphide)、這些的組合、和其類似者等。另外，基底芯體402可以是SOI基底。一般而言，SOI基底包括半導體材料層，例如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合。基底芯體402可以是有機基板。在一種替代方案實施例中，基底芯體402基於絕緣芯體，例如玻璃纖維增強的樹脂芯體(fiberglass reinforced resin core)。一個示例的芯體材料是玻璃纖維樹脂，例如FR4。芯體材料的一個替代方案包括雙馬來醯亞胺三嗪(bismaleimide-triazine，BT)樹脂，或者其他PCB材料或膜。諸如ABF的構建膜(build up film)或其他壓合層可用於基底芯體402。

基底芯體402可包括主動裝置和被動裝置(未示出)。所述裝置的種類繁多(如電晶體、電容器、電阻器、這些的組合及其類似者等)可用於產生、設計裝置堆疊的結構和功能要求。所述裝置可以使用任何合適的方法形成。

在一些實施例中，導電連接件34被回焊(reflow)以將封裝件裝置395電耦合並物理貼合至接合墊404。在一些實施例中，阻焊劑(未示出)形成在基底芯體402之上，且導電連接件34可設置在阻焊劑中的多個開口內，以電耦合及機械耦合到接合墊404。所述阻焊劑可用於保護基底芯體402及/或接合墊404的區域免受外部損壞。

圖20A-20F到圖25示出了根據其他實施例的利用定位結構形成封裝件的中間階段。這些圖式不使用電橋晶粒305，但確實示出了上述實施例的兩種變形，這兩種變形都可被併入到使用電橋晶粒305的上述實施例中。第一種變形是晶粒105是面朝上使用。在上述的實施例中，晶粒105是面朝下使用。此外，因為沒有使用電橋晶粒，所以晶粒105沒有被示出為在使用之前已經被分割。換句話說，晶圓100包括單體化之前的晶粒105(例如，晶粒105a和晶粒105b)中的每一個。因此應當理解，上方實施例可以利用面朝上的晶粒105。如何使用面朝上的晶粒105的細節可從下面的描述中獲取。第二種變形是晶粒205具有大致相同的厚度。在上述的實施例中，電橋晶粒305可以改變為具有與晶粒205相同的厚度。因此，從下方的討論應該可理解當晶粒具有相同的厚度時如何將晶粒與定位結構20ls(如上述)一起使用。

在下方的描述中，類似參考元件標號用於指代類似元件。因此，省略了對這些元件的討論，並且關於類似元件的細節可以參考上文。還需要注意的是，由於晶粒105為面朝上，因此使用接合墊154bp(包括多個主動接合墊154b和多個虛設接合墊154d)代替接合墊20bp(包括多個主動接合墊20b和多個虛設接合墊20d)同樣，使用定位結構154ls(虛設結構，包括多個邊緣定位結構154e、多個環形定位結構154r及多個隅角定位結構154c)代替定位結構20ls(包括多個邊緣定位結構20e、多個環形定位結構20r以及多個隅角定位結構20c)。

圖20A示出了在晶圓100的多個對應區中形成多個晶粒105(例如晶粒105a和晶粒105b)。此結構與圖3的結構類似，詳細不再贅述。然而，晶粒105並未自晶圓100中切割而分離開來，而是暫時將其保持原樣。然而，在一些實施例中，晶粒105可被分割並且貼合到載體(如上關於圖4所描述的)，但晶粒105可被貼合呈面朝上的方式且側向地被封裝。

圖20A是剖視圖，且圖20B、圖20C、圖20D、圖20E及圖20F示出了根據各種實施例的圖12A的結構的俯視圖，其中所述各種實施例展示了接合結構154(包括定位結構154ls和接合墊154bp)的多個不同架構。接合結構154可包括物理耦合到接合墊通孔156或157(參見圖3)的多個主動接合墊154b、未連接到晶粒105的任何金屬特徵的多個虛設接合墊154d、設置在晶粒貼合區域的周圍且作為虛設接合墊的一種特殊類型的多個邊緣定位結構154e、設置成環繞晶粒貼合區域的周圍並重疊於其上方的環型金屬線的多個環形定位結構154r、以及設置在環繞晶粒貼合區域的隅角處且呈L型金屬線的多個隅角定位結構154c。接合墊154bp可包括主動接合墊154b及/或虛設接合墊154d。

參照圖20B、圖20C、圖20D、圖20E和圖20F，晶粒貼合區域202a(如虛線所示)位於晶粒105a的上表面處。類似地，晶粒貼合區域202b(如虛線所示)位於晶粒105b的上表面處。完全落在晶粒貼合區域202a和202b內的接合結構154可以是主動接合墊154b及/或虛設接合墊154d。為了簡單起見，主動接合墊 154b及/或虛設接合墊154d可被稱為接合墊154bp。設置在晶粒貼合區域202a和202b邊緣處的接合結構154可以是邊緣定位結構154e、環形定位結構154r或隅角定位結構154c。邊緣定位結構154e、環形定位結構154r及/或隅角定位結構154c可被稱為定位結構154ls。這些定位結構154ls中的每一個都是在晶粒貼合區域202a和202b的邊緣及/或拐角處的設置，並且部分在晶粒貼合區域202a和202b內並且部分在晶粒貼合區域202a和202b外。

在隨後的製程中，多個裝置晶粒被貼合到晶粒貼合區域202a和202b且接合至主動接合墊154b和虛設接合墊154d。根據一些實施例，裝置晶粒的邊緣放置在定位結構154ls(包括邊緣定位結構154e、環形定位結構154r及/或隅角定位結構154c)上，且位在裝置晶粒的邊緣處的介電材料與定位結構的154ls鄰接，如下所述。

在圖20B中，邊緣定位結構154e類似於圖12B的邊緣定位結構20e，並且連續地完全圍繞晶粒貼合區域202a和202b的周圍。邊緣定位結構154e採用與接合墊154bp相同的尺寸和間距。

在圖20C中，邊緣定位結構154e僅設置在晶粒貼合區域202a和202b的拐角處，就像圖12C的邊緣定位結構20e一樣。

在圖20D中，邊緣定位結構154e類似於圖12D的邊緣定位結構20e，並且設置在晶粒貼合區域202a和202b的拐角處。另外，至少一個邊緣定位結構154e設置於從位於拐角的邊緣定位結構154e的各方向上的晶粒貼合區域202a和202b的周圍處。

在圖20E中，定位結構154ls以環形定位結構154r來取代邊緣定位結構154e，就像圖12E的環形定位結構20r一樣。環形定位結構20r橫跨晶粒貼合區域202a和202b的周圍。在一些實施例中，環形定位結構20r可以是被斷開的環或經分割的環，例如相對於圖12E之對應的晶粒貼合區域202a示出的，其在俯視圖中看起來為不連貫的線段。

在圖20F中，定位結構是隅角定位結構154c，與隅角定位結構20c類似，如上方圖12F所示的。

在圖21A、圖21B、圖21C、圖21D、圖21E及圖21F中，多個晶粒205(例如，裝置晶粒205a和205b)可以耦合到晶粒105(例如，晶粒105a和晶粒105b)的晶粒貼合區域(例如，晶粒貼合區域202a和202b)。晶粒可以透過類似於上面分別針對圖13A、圖13B、圖13C、圖13D、圖13E及圖13F所描述的方式來貼合。然而，對於與圖21A、圖21B、圖21C、圖21D、圖21E及圖21F中所示的一致的實施例，晶粒205和晶粒105是面對面(face-to-face)，而非面對背(face-to-back)。特別地，晶粒205可透過直接接合製程接合到晶粒105，而不需要焊料材料，使得接合墊254直接接合至接合墊154bp，介電接合層252融合或接合至介電接合層152，介電接合層252的部分與定位結構154ls鄰接(與上方描述的鄰接至定位結構20ls類似，因此不再重複)。

參照圖21B、圖21C、圖21D、圖21E及圖21F，示出了根據接合墊154bp及/或定位結構154ls的各種架構的經連接的晶 粒205的俯視圖。在圖21B中，邊緣定位結構154e連續地完全圍繞晶粒205的周圍。在圖21C中，邊緣定位結構154e是設置在晶粒205的拐角區內。在圖21D中，邊緣定位結構154e是設置在晶粒205的拐角區內。另外，邊緣定位結構154e中的至少一個是沿晶粒205的拐角區之間的邊緣設置。在一些實施例中，內部的邊緣定位結構154e可透過與晶粒205的內部處的接合墊154bp的間距相同的間距而與位於拐角的邊緣定位結構154e間隔開。在與圖21B、圖21C和圖21D中的每一個一致的實施例中，在晶粒205的拐角區處，經覆蓋的邊緣定位結構154e的區域具有四分之一的圓形或餅楔形形狀(當邊緣定位結構154e在俯視圖中是圓形時)。在與圖21B和圖21D中的每一個一致的實施例中，在拐角區處接合的邊緣定位結構154e的區域可以是在拐角區之間的邊緣區處接合的邊緣定位結構154e的區域的大約一半。

在圖21E中，環形定位結構154r橫跨晶粒205的周圍，其中被覆蓋的部分接合至晶粒205，並且側向地突出部分不與晶粒205接觸。在圖21F中，定位結構是設置在晶粒205的拐角區內的隅角定位結構154c，其中L形的隅角定位結構154c的第一腿沿著晶粒205的第一邊緣延伸，L形的隅角定位結構154c的第二腿沿著晶粒205的第二邊緣延伸，第一邊緣與第二邊緣相交。

在圖22中，填充材料(例如絕緣材料或包封體22)可以沉積在晶粒205上方且側向地環繞晶粒205。如圖22所示，接著可以使用平坦化製程將包封體22的上表面切齊於晶粒205的上表 面，其中平坦化製程與上方關於圖14A和圖14B描述的相似。多個矽穿孔216(參見圖5)可以透過平坦化製程被暴露出來。

在圖23中，重佈線路結構(redistribution structure)27形成在包封體22之上和晶粒205之上。重佈線路結構27可將從矽穿孔216的訊號及/或其他訊號電耦合到隨後形成的導電連接件。重佈線路結構27可由單鑲嵌製程或雙鑲嵌製程形成，使用交替的多個介電層(dielectric layer)23以形成多個金屬化圖案(metallization pattern)25m和透過介電層23耦合至金屬化圖案25的多個通孔(via)25v。作為形成重佈線路結構27的例子，可在包封體22上與晶粒205上形成第一層的介電層23。然後，可使用可接受的微影製程在介電層23中形成多個開口，以暴露出矽穿孔216或其他導電特徵。通孔25v和金屬化圖案25m例如可透過在介電層23上方與所述多個開口內的矽穿孔216和其他導電特徵的上方沉積毯覆晶種層而在相同的製程中形成，並且所述沉積例如包括透過PVD、CVD、噴濺、其類似製程等。然後，光阻可以由旋轉塗布形成在晶種層之上並被圖案化，而留下將沉積金屬化圖案25m且直至晶種層處的多個開口。接下來，例如透過電鍍或電化學製程，在經暴露的晶種層上沉積金屬化圖案25m的導電材料。然後，可去除光阻，並例如透過蝕刻製程移除現在被暴露出來的晶種層。然後，可以沉積介電層23的另一個層，並形成位在介電層23的所述另一個層上並穿過其中的金屬化圖案25m以及通孔25。所述製程可被重複，以用於形成重佈線路結構27中的層之 任何所需的數量。

接下來，鈍化層28以及多個導電連接件34可被形成在上述結構上，且導電連接件34在鈍化層28的多個開口中。鈍化層28和導電連接件34可根據上述材料和製程形成。

在圖24中，單體化製程160可用於將晶粒105和晶粒205彼此切割開來。單體化製程160可例如在封裝件區域之間或晶粒區域之間的切割道進行切割。在一些實施例中，單一化的封裝件中的每一個可包括多個晶粒105及/或多個晶粒205。

在圖25中，封裝件裝置397包括使用多個定位結構154ls安裝到第一晶粒105的第二晶粒205，定位結構154ls在第二晶粒205的邊緣處及/或拐角處提供比典型的介電質至介電質融合接合更大的黏合。然後，可將封裝件裝置397安裝到封裝基底400，類似於上面關於圖19的封裝件裝置395的描述。

實施例(至少在一些實施例中)透過在第一晶粒的晶粒貼合區域的邊緣處提供定位結構來實現優勢。第二晶粒的邊緣及/或拐角則可透過直接接合製程而被貼合到定位結構，其鄰接第二晶粒的介電材料至定位結構的導電材料。在一些實施例中，可使用電橋晶粒，其厚度小於另外附加的裝置晶粒的厚度，從而可基於電橋晶粒的厚度(以具有一個比高度更大的寬度)來控制電橋晶粒和另外附接的裝置晶粒之間的間隙的高寬比。包括有經減小的厚度的電橋晶粒的實施例也可與定位結構結合使用，以實現電橋晶粒及/或裝置晶粒與第一晶粒的晶粒貼合區域的更好貼合。

一個實施例為一種方法，所述方法包括將第二晶粒的接合墊與第一晶粒的第一接合墊金屬對準，所述第一晶粒包括第一接合墊金屬以及第二接合墊金屬，且第二接合墊金屬鄰近與第一接合墊金屬。所述方法更包括將第二晶粒的第二介電接合層接合至第一晶粒的第一介電接合層。所述方法更包括將第二晶粒的接合墊接合至第一晶粒的第一接合墊金屬，第二晶粒的接合墊與第一接合墊金屬直接連接(directly interfacing)。所述方法更包括將第二晶粒的第二介電接合層鄰接至第一晶粒的第二接合墊金屬。

在實施例中，接合第二介電接合層、接合第二晶粒的接合墊以及鄰接第二介電接合層發生在同一接合製程(joining process)中。在實施例中，所述接合製程可包括：將第二晶粒放置在第一晶粒上；將第二晶粒的接合墊壓在第一接合墊金屬上，第二介電接合層壓在第一介電接合層上，第二介電接合層壓在第二接合墊金屬上；退火第二晶粒和第一晶粒的組合，使接合墊的金屬材料與第一接合墊金屬相互擴散，在第二介電接合層和第一介電接合層之間形成介電質至介電質接合，在第二介電接合層和第一接合墊金屬之間形成多個化學鍵合。在實施例中，第一接合墊金屬被佈置成第一組接合墊，第二接合墊金屬被佈置成第二組接合墊。在實施例中，第一組接合墊中的多個第一接合墊彼此間隔第一間距，第二組接合墊中的多個第二接合墊彼此間隔第一間距。在實施例中，第二接合墊金屬從第二晶粒的邊緣側向地突出。在實施例中，接合墊是第一接合墊，第二晶粒是電橋晶粒，且所述方法可包括：將第一晶 粒貼合至載體；將第三晶粒貼合至載體；在載體上沉積第一包封體，第一包封體側向地圍繞第一晶粒和第三晶粒；在第一包封體上方以及第一晶粒和第三晶粒上方形成第一接合層；在第一晶粒上的第一接合層中形成第一晶粒的第一接合墊金屬；在第三晶粒上的第一接合層中形成第三晶粒的第三接合墊金屬；接合第二晶粒的第二接合墊至第三晶粒的第三接合墊金屬；以及將第二晶粒的第二介電接合層鄰接至第三晶粒的第四接合墊金屬。在實施例中，所述方法可包括：接合第四晶粒的第一接合墊至第一晶粒的第一接合墊金屬；接合第五晶粒的第一接合墊至第三晶粒的第三接合墊金屬，第四晶粒側向地與第二晶粒隔開第一距離，第二晶粒具有第一厚度，第四晶粒和第五晶粒具有第二厚度，第二厚度為第一厚度的5倍至第一厚度的15倍之間；將第二包封體沉積在第一包封體、第一晶粒、第二晶粒、第三晶粒、第四晶粒以及第五晶粒之上，第二包封體與位在第二晶粒與第四晶粒之間的第一晶粒的上部部分接觸。在實施例中，第一厚度與第一距離的比為1：1至1：3。

另一種實施例是一種方法，所述方法包括將電橋晶粒貼合到第一晶粒與第二晶粒，電橋晶粒電耦合第一晶粒至第二晶粒，電橋晶粒具有第一厚度。所述方法更包括將第三晶粒貼合到第一晶粒，將第四晶粒貼合到第二晶粒，電橋晶粒位於第三晶粒和第四晶粒之間，第三晶粒具有第二厚度，第四晶粒具有第三厚度，其中第二厚度和第三厚度中的每一個都為第一厚度的5倍至第一厚度的15倍之間。所述方法更包括在電橋晶粒、第一晶粒與第二晶粒 之上沉積包封體，所述包封體側向地圍繞第三晶粒、第四晶粒和電橋晶粒。所述方法更包括研磨包封體的上表面以及第三晶粒和第四晶粒的上部部分，直到第二厚度和第三厚度中的每一個都為第一厚度的3倍至第一厚度的10倍之間。

在實施例中，所述方法可包括在第一晶粒和第二晶粒的上表面處形成虛設支撐墊，其中貼合電橋晶粒可包括將電橋晶粒的介電接合層與虛設支撐墊鄰接。在實施例中，虛設支撐墊側向地延伸超出電橋晶粒的邊緣，使得虛設支撐墊的第一部分具有與電橋晶粒的介面，並且虛設支撐墊的第二部分從電橋晶粒暴露。在實施例中，虛設支撐墊是設置在電橋晶粒的拐角處，虛設支撐墊的第二部分沿著電橋晶粒的第一側從電橋晶粒暴露，虛設支撐墊的第三部分沿著電橋晶粒的第二側從電橋晶粒暴露。在實施例中，虛設支撐墊在平面圖中具有線性架構(linear configuration)，虛設支撐墊的第一線部分與虛設支撐墊的第二線部分相會而在電橋晶粒的拐角處相交。在實施例中，第一距離是電橋晶粒和第三晶粒之間最短的距離，其中第一距離到第一厚度的比落在3：1和1：1之間。在實施例中，第一厚度介於15μm和25μm之間。

另一個實施例是一種封裝件結構，所述封裝件結構包括第一晶粒以及第二晶粒。第一晶粒可在其第一表面處設置有第一接合墊和虛設接合結構，第一接合墊和虛設接合結構側向地被第一介電接合層包圍。第二晶粒可在其第二表面處設置有第二接合墊，第二接合墊側向地被第二介電接合層包圍，第二接合墊直接與 第一接合墊接合，第二介電接合層的內部部分與第一介電接合層接合，第二介電接合層的邊緣部分與虛設接合結構鄰接。

在實施例中，虛設接合結構對應於第二晶粒的拐角區，第二晶粒的拐角區接觸虛設接合結構。在實施例中，虛設接合結構可包括沿著第二晶粒的第一邊緣延伸的第一線段和沿著第二晶粒的第二邊緣延伸的第二線段，第一線段和第二線段在第二晶粒的拐角區處相會。在實施例中，第二厚度為第一厚度的3倍至第一厚度的10倍之間；包封體側向地包圍第二晶粒、第四晶粒和電橋晶粒，所述包封體完全填充電橋晶粒和第二晶粒之間的空間，所述空間具有落在第一厚度的1倍至第一厚度的3倍之間的寬度。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。

10:承載基底

50:SoIC封裝件裝置

205:晶粒、第二晶粒

105a:第一晶粒、晶粒、裝置晶粒

305:電橋晶粒

Claims (10)

1. 一種形成封裝件結構的方法，包括：將第二晶粒的接合墊與第一晶粒的第一接合墊金屬對齊，所述第一晶粒包括所述第一接合墊金屬和第二接合墊金屬，所述第二接合墊金屬鄰近所述第一接合墊金屬；接合所述第二晶粒的第二介電接合層至所述第一晶粒的第一介電接合層；接合所述第二晶粒的所述接合墊至所述第一晶粒的所述第一接合墊金屬、所述第二晶粒的所述接合墊與所述第一接合墊金屬直接連接；以及將所述第二晶粒的所述第二介電接合層鄰接至所述第一晶粒的所述第二接合墊金屬。
2. 如請求項1所述的方法，其中所述接合墊是第一接合墊，其中所述第二晶粒是電橋晶粒，所述方法更包括：將所述第一晶粒貼合到載體；將第三晶粒貼合到所述載體；沉積第一包封體於所述載體上，所述第一包封體側向地圍繞所述第一晶粒及所述第三晶粒；在所述第一包封體之上與所述第一晶粒及所述第三晶粒之上形成第一接合層；在所述第一晶粒之上的所述第一接合層中形成所述第一晶粒的所述第一接合墊金屬； 在所述第三晶粒之上的所述第一接合層中形成所述第三晶粒的第三接合墊金屬；接合所述第二晶粒的第二接合墊至所述第三晶粒的所述第三接合墊金屬；以及鄰接所述第二晶粒的所述第二介電接合層至所述第三晶粒的第四接合墊金屬。
3. 如請求項2所述的方法，更包括：接合第四晶粒的第一接合墊至所述第一晶粒的所述第一接合墊金屬；接合第五晶粒的第一接合墊至所述第三晶粒的所述第三接合墊金屬，所述第四晶粒與所述第二晶粒側向地隔開，所述第二晶粒具有第一厚度，所述第四晶粒和第五晶粒具有第二厚度，所述第二厚度為所述第一厚度的5倍至15倍；以及在所述第一包封體、所述第一晶粒、所述第二晶粒、所述第三晶粒、所述第四晶粒、所述第五晶粒之上沉積第二包封體，所述第二包封體在所述第二晶粒和所述第四晶粒之間接觸所述第一晶粒的上部部分。
4. 一種形成封裝件結構的方法，包括：將電橋晶粒貼合到第一晶粒及第二晶粒，所述電橋晶粒電耦合所述第一晶粒至所述第二晶粒，所述電橋晶粒具有第一厚度；貼合第三晶粒至所述第一晶粒以及貼合第四晶粒至所述第二晶粒，所述電橋晶粒夾置於所述第三晶粒和所述第四晶粒之間，所 述第三晶粒具有第二厚度，所述第四晶粒具有第三厚度，其中所述第二厚度和所述第三厚度各自落在所述第一厚度的5倍至15倍之間；在所述電橋晶粒、所述第一晶粒及所述第二晶粒之上沉積包封體，所述包封體側向地圍繞所述第三晶粒、所述第四晶粒及所述電橋晶粒；以及研磨所述包封體的上表面以及所述第三晶粒與所述第四晶粒的上部部分，直到所述第二厚度和所述第三厚度中的每一個都落在所述第一厚度的3倍至10倍之間。
5. 如請求項4所述的方法，更包括：在所述第一晶粒與所述第二晶粒的上表面處形成虛設支撐墊，其中貼合所述電橋晶粒包括將所述電橋晶粒的介電接合層鄰接至所述虛設支撐墊。
6. 如請求項5所述的方法，其中所述虛設支撐墊在平面圖中具有線性架構，所述虛設支撐墊的第一線部分與所述虛設支撐墊的第二線部分相會而在所述電橋晶粒的拐角處相交。
7. 一種封裝件結構，包括：第一晶粒，所述第一晶粒包括設置在所述第一晶粒的第一表面處的第一接合墊以及虛設接合結構，所述第一接合墊與所述虛設接合結構側向地被第一介電接合層包圍；以及第二晶粒，所述第二晶粒包括設置在所述第二晶粒的第二表 面處的第二接合墊，所述第二接合墊側向地被第二介電接合層包圍，所述第二接合墊與所述第一接合墊直接接合，所述第二介電接合層的內部部分接合至所述第一介電接合層，所述第二介電接合層的邊緣部分鄰接至所述虛設接合結構。
8. 如請求項7所述的封裝件結構，其中所述虛設接合結構對應於所述第二晶粒的拐角區，所述第二晶粒的所述拐角區接觸所述虛設接合結構。
9. 如請求項8所述的封裝件結構，其中所述虛設接合結構包括沿著所述第二晶粒的第一邊緣延伸的第一線段和沿著所述第二晶粒的第二邊緣延伸的第二線段，所述第一線段和所述第二線段相會於所述第二晶粒的所述拐角區處。
10. 如請求項7所述的封裝件結構，更包括：第三晶粒，設置鄰近於所述第一晶粒並與所述第一晶粒隔開第一距離；第四晶粒，貼合到所述第三晶粒；電橋晶粒，貼合到所述第一晶粒與所述第三晶粒，所述電橋晶粒橫跨所述第一距離，所述電橋晶粒的厚度是第一厚度，所述第二晶粒的厚度是第二厚度，其中所述第二厚度為所述第一厚度的3倍至10倍；以及包封體，側向地包圍所述第二晶粒、所述第四晶粒和所述電橋晶粒，所述包封體完全填充所述電橋晶粒與所述第二晶粒之間的空間，所述空間具有落在所述第一厚度的的1倍至3倍之間的 寬度。