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TWI890029B - 記憶胞陣列、用於操作記憶胞陣列的方法以及反或快閃記憶胞陣列 - Google Patents

記憶胞陣列、用於操作記憶胞陣列的方法以及反或快閃記憶胞陣列

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TWI890029B
TWI890029B TW112105572A TW112105572A TWI890029B TW I890029 B TWI890029 B TW I890029B TW 112105572 A TW112105572 A TW 112105572A TW 112105572 A TW112105572 A TW 112105572A TW I890029 B TWI890029 B TW I890029B
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TW
Taiwan
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bias voltage
memory cell
source
cell array
electrically connected
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TW112105572A
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English (en)
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TW202407698A (zh
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吳承潤
張孫易
賴昇志
林仲德
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

本發明實施例提供一種記憶胞陣列。所述記憶胞陣列包 括：多個記憶胞，被佈置成多個列及多個行；多個字元線，分別電性連接至所述多個列；多個源極線，分別電性連接至所述多個行；以及多個位元線，分別電性連接至所述多個行。多個未啟用字元線被配置成被施加為零的偏壓電壓，且所述多個源極線被配置成被施加正偏壓電壓。

Description

記憶胞陣列、用於操作記憶胞陣列的方法以及 反或快閃記憶胞陣列
本揭露的實施例大體而言是有關於記憶體裝置，且更特定而言，是有關於具有增大的源極偏壓電壓的記憶胞陣列。
由於各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度的不斷提高，半導體行業已經歷快速發展。在很大程度上，積體密度的提高源於最小特徵大小(minimum feature size)的迭代減小，此使得能夠將更多的組件整合至給定的面積中。
根據本發明的一實施例，一種記憶胞陣列包括：多個記憶胞，被佈置成多個列及多個行；多個字元線，分別電性連接至所述多個列；多個源極線，分別電性連接至所述多個行；以及多個位元線，分別電性連接至所述多個行。多個未啟用字元線被配置成被施加為零的偏壓電壓，且所述多個源極線被配置成被施加正偏壓 電壓。
根據本發明的一實施例，一種用於操作記憶胞陣列的方法。所述記憶胞陣列包括：多個記憶胞，被佈置成多個列及多個行；多個字元線，分別電性連接至所述多個列；多個源極線，分別電性連接至所述多個行；以及多個位元線，分別電性連接至所述多個行。所述方法包括以下步驟：向經啟用字元線施加第一增大的偏壓電壓；向多個未啟用字元線施加第二增大的偏壓電壓，其中所述第二增大的偏壓電壓為零；以及向所述多個源極線中的至少一者施加第三增大的偏壓電壓，其中所述第三增大的偏壓電壓是正偏壓電壓。
根據本發明的一實施例，一種反或快閃記憶胞陣列。所述反或快閃記憶胞陣列包括：多個記憶胞，被佈置成多個列及多個行，其中所述多個記憶胞中的每一者由電晶體組成；多個字元線，分別電性連接至所述多個列；多個源極線，分別電性連接至所述多個行；以及多個位元線，分別電性連接至所述多個行。多個未啟用字元線被配置成被施加為零的偏壓電壓，且所述多個源極線被配置成被施加正偏壓電壓。
100:記憶體裝置系統
102、102':記憶胞陣列
110:字元線解碼器
112:位元線解碼器
114:源極線解碼器
116:感測電路系統
118:偏壓產生器
120:控制邏輯
190i,j、1901,1、1901,2、1902,1、1902,2、1903,1、1903,2:記憶胞
302、304、702:ID-VG曲線
400:雙閘極電晶體
402:基底
404:第一氧化物層
406:閘極結構
408:第一介電層
410:通道層
412、412':第二介電層
414:第二閘極結構
416:汲極接觸件
418:源極接觸件
420:第二氧化物層
420a、420b:氧化物層間隔件
500、800:方法
502、504、506、508、510、512、514、516、518、520、522、802、804、806、808:操作
602:溝渠
ADDR1:第一位址
ADDR2:第二位址
ADDR3:第三位址
BL1、BL2、BLj:位元線
D:汲極
G、G1、G2:閘極
ID:汲極電流
S:源極
SL1:第一源極線
SL2:源極線
SLj:源極線
T1,1、T1,2、T2,1、T2,2、T3,1、T3,2:電晶體
R11、R12、R21、R22、R31、R32:電阻型記憶體裝置
VD:汲極偏壓電壓
VG:閘極偏壓電壓
VGR:讀取電壓
WL1、WL2、WL3:字元線
WLi:字元線
X、Z:方向
△V:增量
△V':增量
-△V:負偏壓電壓
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。 事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是示出根據一些實施例的實例性記憶體裝置系統的圖。
圖2是示出根據一些實施例的具有單電晶體(1T)配置的實例性記憶胞陣列的圖。
圖3是示出根據一些實施例的圖2中所示記憶胞陣列102的未選擇記憶胞中的一個電晶體的實例性ID-VG曲線的圖。
圖4是示出根據一些實施例的實例性雙閘極電晶體的剖視圖。
圖5是示出根據一些實施例的用於製作雙閘極電晶體的實例性方法的流程圖。
圖6A至圖6F是示出根據一些實施例的處於不同階段的雙閘極電晶體的剖視圖。
圖7是示出根據一些實施例的圖2中所示記憶胞陣列102的未選擇記憶胞中的一個電晶體的實例性ID-VG曲線的圖。
圖8是示出根據一些實施例的用於操作記憶胞陣列的實例性方法的流程圖。
圖9是示出根據一些實施例的具有單電晶體單電阻器(1T1R)配置的實例性記憶胞陣列的圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置方式的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括 其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於......之下(beneath)」、「位於......下方(below)」、「下部的(lower)」、「位於......上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
另外，源極/汲極區可端視上下文而各別地或共同地指代源極或汲極。舉例而言，一種裝置可包括第一源極/汲極區及第二源極/汲極區以及其他組件。第一源極/汲極區可為源極區，而第二源極/汲極區可為汲極區，反之亦然。此項技術中具有通常知識者將認識到諸多變型、修改形式及替代形式。
闡述了本揭露的一些實施例。在該些實施例中闡述的階段之前、期間及/或之後，可提供附加的操作。對於不同的實施例，可替換或消除所闡述的一些階段。對於不同的實施例，可替換或消 除下面闡述的一些特徵，且可添加附加的特徵。儘管一些實施例是利用以特定次序實行的操作而論述，然而該些操作可以另一種邏輯次序來實行。
概述
非揮發性記憶體(Non-volatile memory，NVM)或非揮發性儲存器是一種即使在電源被移除之後亦可留存所儲存資訊的電腦記憶體。相比之下，揮發性記憶體需要恆定的電力來留存資料。非揮發性記憶體通常用於輔助儲存器或長期持久儲存器的任務。
非揮發性記憶體包括快閃記憶體裝置、鐵電隨機存取記憶體(ferroelectric random-access memory，FeRAM或FRAM)裝置、磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)裝置、相變記憶體(phase-change memory，PCRAM或PCM)、電阻式隨機存取記憶體(resistive random-access memory，RRAM或ReRAM)以及其他類型。
快閃記憶體是一種非揮發性記憶體。快閃記憶體是一種在無任何外部電源的情況下維持所儲存資料的固態記憶體裝置。快閃記憶體裝置使用兩種不同的技術來對資料進行映射，所述兩種不同的技術
即反或(NOR)與反及(NAND)(因反或邏輯閘與反及邏輯閘而得名)。兩種技術均使用由浮置閘極金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor， MOSFET)組成的相同的胞元設計。端視位元線或字元線的狀態是被拉高或是被拉低，兩種技術在電路層級上有所不同：在反及快閃中，位元線與字元線之間的關係相似於反及閘；在反或快閃中，位元線與字元線之間的關係相似於反或閘。
反或快閃記憶體裝置提供高速隨機存取，在特定記憶體位置對資料進行讀取及寫入；反或快閃記憶體裝置僅會擷取到單一位元組。反及快閃記憶體裝置以高速依序進行讀取及寫入，以區塊(block)為單位處置資料。然而，相較於反或快閃記憶體裝置而言，反及快閃記憶體裝置的讀取速度較慢。反及快閃記憶體裝置的讀取速度較其寫入速度快，從而快速地傳送整頁資料。由於在高密度下較反或快閃記憶體裝置更便宜，因此反及技術為相同大小的矽提供更高的容量。
反或型記憶陣列被廣泛使用。與反或型記憶陣列相關聯的一個挑戰是背景洩漏(background leakage)問題。在反或型記憶陣列的讀取操作中，僅一個字元線被啟用，且與經啟用字元線對應的記憶胞被存取或被選擇。與其他字元線對應的記憶胞未被選擇。然而，在每一未選擇記憶胞中可能存在漏電流(leakage current)。漏電流可能導致讀取操作失敗。
已使用兩種方式來解決反或型記憶陣列的背景洩漏問題。第一種方式是使反或型記憶陣列中的場效電晶體(FET，有時亦被稱為「電晶體」)的臨限電壓(Vt)升高。電晶體的臨限電壓是在源極端子與汲極端子之間創建導電路徑所需的最小閘極至源 極電壓VGS。可藉由例如對電晶體的通道區及源極/汲極區的摻雜劑濃度進行工程設計來使臨限電壓升高。然而，增大的臨限電壓會導致更小的汲極電流ID(有時亦被稱為「汲極-源極電流IDS」)，此在諸多應用中可能並不令人滿意。
第二種方式是向每一未選擇記憶胞中的電晶體的閘極施加負閘極偏壓電壓(VG)。然而，施加負閘極偏壓電壓需要附加的電荷幫浦或電源，此會增加晶片面積及總成本。
根據本揭露的一些態樣，提供一種記憶胞陣列。施加至所有字元線(包括讀取操作中的一個經啟用字元線及多個未啟用字元線)及所有源極線的偏壓電壓被增大相同的增量(△V)，進而使得施加至未啟用字元線的偏壓電壓升高至零。因此，負偏壓電壓(-△V)得以避免。由於施加至所有字元線及所有源極線的偏壓電壓被增大相同的增量(△V)，因此所有電晶體的閘極至源極電壓VGS未改變，且所有電晶體的功能保持不變。
另外，可在記憶胞中使用雙閘極電晶體。雙閘極電晶體包括第二閘極結構，進而使得第一閘極結構與第二閘極結構二者均用於控制通道層的反轉(inversion)。因此，除了由於增大的源極偏壓電壓而增大以外，臨限電壓亦可進一步增大。因此，漏電流可進一步得到抑制。下面將參照圖1至圖9闡述本揭露的各個態樣的細節。
具有增大的源極偏壓電壓的實例性反或型記憶胞陣列
圖1是示出根據一些實施例的實例性記憶體裝置系統 100的圖。在圖1中所示實例中，記憶體裝置系統100包括記憶胞陣列102、字元線解碼器110、位元線解碼器112、源極線解碼器114、感測電路系統116、偏壓產生器118及控制邏輯120以及其他組件。記憶胞陣列102包括多個記憶胞190i,j，且所述多個記憶胞190i,j被佈置成多個列及多個行。此處，i是列號，而j是行號。
在圖1中所示實例中，記憶胞190i,j可操作地耦合至字元線WLi、源極線SLj及位元線BLj。在一些實施例中，記憶胞190i,j可具有單電晶體(one-transistor，1T)配置(即，「1T配置」)。所述電晶體用作儲存資訊(例如，「邏輯0」或「邏輯1」)的儲存元件。在其他實施例中，記憶胞190i,j可具有單電晶體單電阻器(one-transistor-one-resistor，1T1R)配置(即，「1T1R配置」)。換言之，在每一記憶胞190i,j中存在串聯連接的電晶體與電阻器。所述電晶體用作存取元件，而所述電阻器用作儲存資訊(例如，「邏輯0」或「邏輯1」)的儲存元件。
1T配置與1T1R配置二者均可應用於包括反或型記憶陣列的反或型記憶體裝置。1T配置可應用於例如反或快閃記憶體裝置及FeRAM裝置。1T1R配置可應用於例如MRAM裝置、RRAM裝置及PCRAM裝置。
每一記憶胞190i,j的每一儲存元件具有可在低電阻狀態(low resistance state，LRS)與高電阻狀態(high resistance state，HRS)之間切換的電阻狀態。電阻狀態指示儲存於儲存元件內的資料值(例如，「邏輯1」或「邏輯0」)。因此，記憶胞190i,j中可儲 存有一個位元的資訊。
記憶胞陣列102耦合至支援電路系統，所述支援電路系統被配置成自記憶胞190i,j讀取資料及/或向記憶胞190i,j寫入資料。在一些實施例中，支援電路系統包括字元線解碼器110、位元線解碼器112、源極線解碼器114及感測電路系統116。字元線解碼器110被配置成基於第一位址ADDR1來選擇性地向字元線WLi中的一者施加訊號(例如，電流及/或偏壓電壓)；位元線解碼器112被配置成基於第二位址ADDR2來選擇性地向位元線BLj中的一者施加訊號；源極線解碼器114被配置成基於第三位址ADDR3來選擇性地向源極線SLj中的一者施加訊號。在圖1中所示的所示實例中，第二位址ADDR2與第三位址ADDR3相同。
藉由選擇性地向字元線WLi、位元線BLj及源極線SLj施加訊號，支援電路系統能夠對記憶胞190i,j中的所選擇記憶胞實行寫入(有時亦被稱為「置位(set)」或「程式化(programming)」)操作、抹除(有時亦被稱為「複位(reset)」)操作及讀取操作。感測電路系統116被配置成對位元線BLj上的此訊號進行感測，並基於所述訊號(例如，藉由對所接收電壓與參考電壓進行比較)來確定所選擇記憶胞190i,j的資料狀態。
偏壓產生器118被配置成為記憶體裝置系統100的不同組件提供各種偏壓電壓。在所示實例中，偏壓產生器118為字元線WLi、位元線BLj及源極線SLj產生偏壓電壓。控制邏輯120被配置成控制記憶體裝置系統100的功能。
應理解，圖1中所示實例是示例性的而非限制性的，且在其他實施例中，記憶體裝置系統100可包括其他組件及功能。
圖2是示出根據一些實施例的具有1T配置的實例性記憶胞陣列102的圖。圖3是示出根據一些實施例的圖2中所示記憶胞陣列102的未選擇記憶胞中的一個電晶體的實例性ID-VG曲線的圖。在圖2中所示實例中，記憶胞陣列102是反或快閃記憶胞陣列。然而，應理解，本揭露中所論述的態樣可應用於其他類型的記憶胞陣列，例如FeRAM記憶胞陣列。
在圖2中所示實例中，記憶胞陣列102包括被佈置成三列及兩行的六個記憶胞(胞元)1901,1、1901,2、1902,1、1902,2、1903,1及1903,2。每一記憶胞(胞元)190i,j具有電晶體Ti,j作為儲存元件。電晶體Ti,j包括閘極G、源極S以及汲極D。第一字元線WL1被啟用，而第二字元線WL2及第三字元線WL3未被啟用。因此，記憶胞1901,1及1901,2被存取或被選擇；記憶胞1902,1、1902,2、1903,1及1903,2不被存取或不被選擇。
在圖2中所示實例中，第一位元線BL1及第一源極線SL1被啟用；第二位元線BL2及第二源極線SL2被啟用。因此，在第一位元線BL1上讀取儲存於記憶胞1901,1中的資料；在第二位元線BL2上讀取儲存於記憶胞1901,2中的資料。
傳統上，對於字元線，施加至第一字元線WL1的偏壓電壓(即，電晶體T1,1及T1,2的閘極偏壓電壓VG)是讀取電壓VGR；施加至第二字元線WL2與第三字元線WL3二者的偏壓電壓(即， 電晶體T2,1、T2,2、T3,1及T3,2的閘極偏壓電壓VG)是負偏壓電壓(-△V)。傳統上，對於源極線及位元線，施加至第一源極線SL1與第二源極線SL2二者的偏壓電壓(即，電晶體T1,1、T1,2、T2,1、T2,2、T3,1及T3,2的源極偏壓電壓VS)為零；施加至第一位元線BL1與第二位元線BL2二者的偏壓電壓(即，電晶體T1,1、T1,2、T2,1、T2,2、T3,1及T3,2的汲極偏壓電壓VD)是VD。因此，電晶體T1,1及T1,2的閘極至源極電壓VGS是VGR，從而在讀取操作期間使電晶體T1,1及T1,2導通；電晶體T2,1、T2,2、T3,1及T3,2的閘極至源極電壓VGS是負偏壓電壓(-△V)，從而在讀取操作期間使電晶體T2,1、T2,2、T3,1及T3,2關斷，以抑制未選擇記憶胞190的漏電流。在一個實例中，負偏壓電壓(-△V)是-0.3伏。應理解，端視例如技術節點、製程變化及類似因素等因素，在其他實例中可根據需要來採用其他負偏壓電壓值。
如上所述，引入負偏壓電壓需要附加的電荷幫浦或電源，此會增加晶片面積及總成本。因此，根據本揭露的態樣，施加至所有字元線WL1、WL2及WL3以及所有源極線SL1及SL2的偏壓電壓被增大相同的增量(△V)，進而使得施加至第二字元線WL2與第三字元線WL3二者的偏壓電壓(即，電晶體T2,1、T2,2、T3,1及T3,2的閘極偏壓電壓VG)升高至零。換言之，未選擇記憶胞190中的電晶體T2,1、T2,2、T3,1及T3,2的閘極偏壓電壓VG自負偏壓電壓(-△V)升高至零。因此，負偏壓電壓(-△V)得以避免。由於施加至所有字元線WL1、WL2及WL3以及所有源極線SL1及SL2的 偏壓電壓被增大相同的增量(△V)，因此所有電晶體的閘極至源極電壓VGS未改變，且所有電晶體的功能保持不變。負偏壓電壓(-△V)的絕對值等於施加至源極線的偏壓電壓(△V)。
在一些實施例中，施加至位元線BL1及BL2的偏壓電壓亦被增大相同的增量(△V)。具體而言，施加至位元線BL1及BL2的偏壓電壓被自VD增大至(VD+△V)。因此，所有電晶體的汲極至源極電壓VDS亦未改變。在其他實施例中，施加至位元線BL1及BL2的偏壓電壓未改變(即，VD)。所有電晶體的汲極至源極電壓VDS相應地變小，此可能在某種程度上改變汲極電流ID。
現在參照圖3，示出記憶胞陣列102的未選擇記憶胞(例如，記憶胞1902,1)中的一個電晶體(例如，電晶體T2,1)的ID-VG曲線302及304。ID-VG曲線304對應於其中源極偏壓電壓不增大的傳統情況，而ID-VG曲線302對應於其中源極偏壓電壓被自0伏增大至正偏壓電壓(△V)的情況。
如圖3中所示，在不具有增大的源極偏壓電壓的情況下，施加至第二字元線WL2與第三字元線WL3二者的偏壓電壓(即，電晶體T2,1、T2,2、T3,1及T3,2的閘極偏壓電壓VG)需要為負偏壓電壓(-△V)以抑制漏電流(即，將漏電流減小至實質上為零)。換言之，過零(zero-crossing)的VG是負偏壓電壓(-△V)。相比之下，在具有增大的源極偏壓電壓的情況下，ID-VG曲線302可被視為ID-VG曲線304以增量△V向右偏移，此乃因在VS被增大△V時，VG被增大△V以便維持相同的閘極至源極電壓VGS。因此， 用於抑制漏電流的閘極偏壓電壓VG為零。換言之，過零的VG自負偏壓電壓(-△V)升高至零。因此，不需要負偏壓電壓。藉由在記憶胞190的源極側(即，源極線SL1及SL2)上施加正偏壓電壓△V，在保持相當的汲極電流ID的同時臨限電壓Vt得到增大。
儘管在圖2中作為實例示出被佈置成三列及兩行的六個記憶胞190，然而應理解，本揭露中所揭露的技術一般適用於具有被佈置成n列及m行的n×m個記憶胞的記憶胞陣列102，其中n及m是大於一的整數。亦應理解，本揭露中所揭露的技術一般適用於具有1T配置的其他記憶胞陣列。
具有增大的源極偏壓電壓以及雙閘極電晶體的實例性反或型記憶陣列
圖4是示出根據一些實施例的實例性雙閘極電晶體400的剖視圖。雙閘極電晶體400可用作作為具有1T配置的記憶胞190的儲存元件的圖2中所示電晶體T1,1、T1,2、T2,1、T2,2、T3,1及T3,2。如下面將參照圖4及圖7來闡述，引入第二閘極結構，進而使得第一閘極結構與第二閘極結構二者均用於控制通道層的反轉。因此，除了由於增大的源極偏壓電壓而增大以外，臨限電壓亦可進一步增大。因此，漏電流可進一步得到抑制。
在圖4中所示實例中，雙閘極電晶體400包括基底402、第一氧化物層404、第一閘極結構406、第一介電層408、通道層410、汲極接觸件416、源極接觸件418、第二介電層412及第二閘極結構414以及其他組件。雙閘極電晶體400包括閘極G1、G2、 源極S以及汲極D。通道層410包括位於汲極接觸件416下方的汲極區、位於源極接觸件418下方的源極區以及在第一水平方向(即，圖4中所示X方向)上位於汲極區與源極區之間的通道區。雙閘極電晶體400可更包括第二氧化物層420(包括例如圖4中所示第二氧化物層間隔件420a及420b等組件)。
在讀取操作期間，若雙閘極電晶體400是未選擇記憶胞190(例如，圖2中所示記憶胞1902,1)中的儲存元件，則施加至第一閘極結構406的偏壓電壓自負偏壓電壓(-△V)升高至零，施加至第二閘極結構414的偏壓電壓自負偏壓電壓(-△V)升高至零，施加至源極接觸件418的偏壓電壓自零升高至正偏壓電壓△V，且施加至汲極接觸件416的偏壓電壓自VD升高至(VD+△V)。
如以上所闡釋，由於施加至第一閘極結構406、第二閘極結構414、汲極接觸件416及源極接觸件418的偏壓電壓被增大相同的增量(△V)，因此閘極至源極電壓VGS未改變，且電晶體的功能保持不變。另一方面，負偏壓電壓(-△V)得以避免。換言之，在保持相當的汲極電流ID的同時會達成更高的臨限電壓Vt。
第一閘極結構406嵌置於第一氧化物層404中。在一個實施方式中，第一閘極結構406是藉由以下方式而形成：在第一氧化物層404中蝕刻溝渠，在所述溝渠中形成第一閘極結構406，並實行例如化學機械研磨(chemical-mechanical polishing，CMP)製程等平坦化製程。
第一閘極結構406是在通道層410形成之前形成。因此， 第一閘極結構406的製作將不會對在X方向上設置於源極接觸件418與汲極接觸件416之間的通道層410的通道區造成任何損傷。然而，由於施加至汲極接觸件416的汲極偏壓電壓VD及施加至源極接觸件418的源極偏壓電壓VS，第一閘極結構406對通道區的控制可能受到損害。
因此，引入第二閘極結構414及第二介電層412以更佳地控制通道區。除了第一閘極結構406以外，第二閘極結構414可在垂直方向(即，圖4中所示Z方向)上自頂部提供對通道層410的通道區的控制。因此，可達成更高的臨限電壓Vt。
在圖4中所示實例中，汲極接觸件416、源極接觸件418、第二閘極結構414及第二介電層412皆設置於第二氧化物層420中。在一些實施方式中，在第二氧化物層420中蝕刻出的溝渠中形成汲極接觸件416、源極接觸件418、第二閘極結構414及第二介電層412，隨後進行例如CMP製程等平坦化製程。
汲極接觸件416、源極接觸件418及第二介電層412設置於通道層410上。第二閘極結構414由第二介電層412環繞。第二介電層412的側壁分別藉由第二氧化物層間隔件420a及420b自汲極接觸件416及源極接觸件418分離。
在一些實施例中，基底402是矽基底，且第一氧化物層是二氧化矽層，且第二氧化物層420是二氧化矽層。在一些實施例中，通道層410包含IV族半導體，例如Si、SiGe及類似材料。在其他實施例中，通道層410包含II-V半導體，例如GaAs、InAs、 InSb及類似材料。在又一些其他實施例中，通道層410包含其他半導體，例如氧化銦錫(indium tin oxide，ITO)、氧化銦鋅(indium zinc oxide，IZO)、氧化銦鎢(indium tungsten oxide，IWO)及類似材料。
在一些實施例中，第一介電層408與第二介電層412二者均包含一或多種介電材料，例如高介電常數(high-κ)介電材料(例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金及類似材料)、半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、非晶碳、正矽酸四乙酯(tetraethylorthosilicate，TEOS)、其他適合的介電材料及/或其組合。在一些實例中，第一介電層408與第二介電層412二者均包含氧化物，例如SiO2、SiAlOx、HfO2、ZrO2及類似材料。在一些實施例中，第一閘極結構406及第二閘極結構414是複晶矽閘極結構。在其他實施例中，第一閘極結構406及第二閘極結構414是金屬閘極結構。
應理解，以上該些實施例中所提及的材料不旨在進行限制，且在其他實施例中亦可採用其他適合的材料。
圖7是示出根據一些實施例的圖2中所示記憶胞陣列102的未選擇記憶胞中的一個電晶體的實例性ID-VG曲線的圖。
ID-VG曲線302及304與圖3中所示曲線相同。ID-VG曲線304對應於其中源極偏壓電壓不增大的傳統情況，而ID-VG曲線302對應於其中源極偏壓電壓自0伏增大至正偏壓電壓(△V)的 情況。另外，ID-VG曲線702對應於其中源極偏壓電壓自0伏增大至正偏壓電壓(△V)且每一記憶胞中的電晶體是圖4中所示雙閘極電晶體的情況。
如以上所闡釋，在具有增大的源極偏壓電壓的情況下，ID-VG曲線302可被視為ID-VG曲線304以增量△V向右偏移，此乃因在VS被增大△V時，VG被增大△V以便維持相同的閘極至源極電壓VGS。因此，過零的VG自負偏壓電壓(-△V)升高至零。藉由在記憶胞190的源極側(例如，圖2中所示源極線SL1及SL2)上施加正偏壓電壓△V，在保持相當的汲極電流ID的同時臨限電壓Vt增大。
由於第一閘極結構406與第二閘極結構414二者均用於控制通道層410中的通道區的反轉，因此除了由於增大的源極偏壓電壓而增大以外，臨限電壓Vt亦可進一步增大。如圖7中所示，ID-VG曲線702可被視為ID-VG曲線302以增量△V'向右偏移。因此，漏電流可進一步得到抑制。
製作雙閘極電晶體的實例性方法
圖5是示出根據一些實施例的用於製作雙閘極電晶體的實例性方法500的流程圖。圖6A至圖6F是示出根據一些實施例的處於各種階段的雙閘極電晶體的剖視圖。
在圖5中所示實例中，方法500包括操作502、504、506、508、510、512、514、516、518、520及522。可實行附加的操作。此外，應理解，上面參照圖5論述的不同的操作的順序是出 於例示性目的而提供，且因此，其他實施例可利用不同的順序。該些不同的操作順序欲被包括於實施例的範圍內。
在操作502處，提供基底。如上所述，在一個實施方式中，基底是矽基底。應理解，在其他實施方式中亦可採用其他類型的基底。
在操作504處，在基底上形成第一氧化物層。如上所述，在一個實施方式中，第一氧化物層是二氧化矽層。應理解，在其他實施方式中亦可採用其他類型的氧化物。在一個實施方式中，第一氧化物層可以熱生長方式來生長。在另一實施方式中，第一氧化物層可使用化學氣相沉積(chemical vapor deposition，CVD)來沉積。在又一實施方式中，第一氧化物層可使用原子層沉積(atomic layer deposition，ALD)來沉積。
在操作506處，形成第一閘極結構。第一閘極結構嵌置於氧化物層中。在一個實施例中，第一閘極結構是複晶矽閘極結構。在另一實施例中，第一閘極結構是金屬閘極結構。在一個實施方式中，第一閘極結構是藉由以下方式來形成：在第一氧化物層中蝕刻出溝渠，在所述溝渠中形成第一閘極結構，並實行例如CMP製程等平坦化製程。
如圖6A中所示，在操作502、504及506之後，在基底402上設置第一氧化物層404，且在第一氧化物層404中形成第一閘極結構406。第一閘極結構406形成於第一氧化物層404中的溝渠中。第一閘極結構406因此嵌置於第一氧化物層404中。
在操作508處，在第一閘極結構上形成第一介電層。在一些實施例中，第一介電層包含一或多種介電材料，例如高介電常數介電材料(例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金及類似材料)、半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、非晶碳、正矽酸四乙酯(TEOS)、其他適合的介電材料及/或其組合。在一些實例中，第一介電層包含氧化物，例如SiO2、SiAlOx、HfO2、ZrO2及類似材料。在一些實施方式中，第一介電層是使用各種沉積製程中的一者來形成。
在操作510處，在第一閘極介電層上形成通道層。在一些實施例中，通道層包含IV族半導體，例如Si、SiGe及類似材料。在其他實施例中，通道層包含II-V半導體，例如GaAs、InAs、InSb及類似材料。在又一些其他實施例中，通道層包含其他半導體，例如氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化銦鎢(IWO)及類似材料。應理解，在其他實施方式中亦可採用其他類型的材料。
在操作512處，在通道層上形成第二氧化物層。如上所述，在一個實施方式中，第二氧化物層是二氧化矽層。應理解，在其他實施方式中亦可採用其他類型的氧化物。在一個實施方式中，第二氧化物層可以熱生長方式來生長。在另一實施方式中，第二氧化物層可使用化學氣相沉積(CVD)來沉積。在又一實施方式中，第二氧化物層可使用原子層沉積(ALD)來沉積。
如圖6B中所示，在操作508、510及512之後，第一介 電層408設置於閘極結構406上，通道層410形成於第一介電層408上，且第二氧化物層420形成於通道層410上。在一些實施方式中，使用微影(photolithography)來對第二氧化物層420、通道層410及第一介電層408進行圖案化及蝕刻，進而使得第二氧化物層420、通道層410及第一介電層408在水平面(即，圖6B中所示X-Y平面)中與第一閘極結構406對準。
在操作514處，形成源極區及汲極區，且在第二氧化物層中形成源極接觸件及汲極接觸件。在一個實施方式中，源極區及汲極區是藉由以下方式來形成：對第二氧化物層進行圖案化及蝕刻以暴露出通道層的某些區域，對通道層的被暴露出的區域進行摻雜以形成源極區及汲極區。通道層可使用離子植入、擴散或其他適合的摻雜製程來摻雜。在一個實施例中，源極區是使用n型摻雜劑來摻雜，而汲極區是使用p型摻雜劑來摻雜。在另一實施例中，源極區是使用p型摻雜劑來摻雜，而汲極區是使用n型摻雜劑來摻雜。在第二氧化物層中及在汲極區上形成汲極接觸件；在第二氧化物層中及在源極區上形成源極接觸件。
如圖6C中所示，藉由對通道層410的被暴露出的區域進行摻雜來形成汲極區及源極區。在第二氧化物層420中及在汲極區上設置汲極接觸件416；在第二氧化物層420中及在源極區上設置源極接觸件418。
在操作516處，在第二氧化物層中蝕刻出溝渠。在一個實施方式中，所述溝渠是藉由對第二氧化物層進行圖案化及蝕刻 來形成。在蝕刻第二氧化物層的被暴露出的部分之後，所述溝渠形成於第二氧化物層中。
如圖6D中所示，在第二氧化物層420中形成溝渠602。所述溝渠在X方向上位於汲極接觸件416與源極接觸件418之間。氧化物層間隔件420a與氧化物層間隔件420b分別位於溝渠602的兩側處。溝渠602的底部在垂直方向(即，Z方向)上到達通道層410。
在操作518處，在溝渠中形成第二介電層。在一些實施例中，第二介電層包含一或多種介電材料，例如高介電常數介電材料(例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金及類似材料)、半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、非晶碳、正矽酸四乙酯(TEOS)、其他適合的介電材料及/或其組合。在一些實例中，第二介電層包含氧化物，例如SiO2、SiAlOx、HfO2、ZrO2及類似材料。在一些實施方式中，第二介電層是使用各種沉積製程中的一者來形成。如圖6E中所示，在溝渠602中形成第二介電層412'。
在操作520處，形成第二閘極結構。第二閘極結構由第二介電層環繞。在一個實施例中，第二閘極結構是複晶矽閘極結構。在另一實施例中，第二閘極結構是金屬閘極結構。在一個實施方式中，第二閘極結構是藉由以下方式來形成：在第二氧化物層中蝕刻出溝渠，在所述溝渠中形成第二閘極結構。如圖6F中所示， 在形成於圖6E中所示第二介電層412'中的溝渠中形成第二介電層412。
在另一實施方式中，在溝渠602中共形地形成第二介電層412，且在溝渠602的其餘部分中形成第二閘極結構。
在操作522處，實行平坦化製程。在一個實施方式中，平坦化製程是CMP製程。如圖6F中所示，對雙閘極電晶體400的頂表面進行平坦化，並移除第二介電層412的位於溝渠602外部的過量部分及第二閘極結構414的位於溝渠602外部的過量部分。
應理解，圖5中所示方法500是製作雙閘極電晶體400的一種方式，且此項技術中具有通常知識者將認識到諸多變型、修改形式及替代形式。
用於操作具有增大的源極偏壓電壓的反或型記憶陣列的實例性方法
圖8是示出根據一些實施例的用於操作記憶胞陣列的實例性方法800的流程圖。在一些實例中，記憶胞陣列是反或型記憶陣列(例如，記憶胞陣列102)。在圖8中所示實例中，方法800包括操作802、804、806及808。可實行附加的操作。此外，應理解，上面參照圖8論述的不同的操作的順序是出於例示性目的而提供，且因此，其他實施例可利用不同的順序。舉例而言，在另一實施例中，可在操作804之前實行操作806。在又一實施例中，操作804與操作806可同時實行。該些不同的操作順序欲被包括於 實施例的範圍內。
在操作802處，向經啟用字元線(例如，圖2中所示字元線WL1)施加第一增大的偏壓電壓(例如，圖2中所示(VGR+△V))，並向多個未啟用字元線(例如，圖2中所示字元線WL2及WL3)施加第二增大的偏壓電壓(例如，圖2中所示0伏)。對於經啟用字元線，偏壓電壓以增量(△V)自讀取電壓VGR增大至VGR+△V。對於未啟用字元線，偏壓電壓以相同的增量(△V)自負偏壓電壓(-△V)增大至零。因此，不需要負偏壓電壓。
在操作804處，向多個源極線(例如，圖2中所示源極線SL1及SL2)施加第三增大的偏壓電壓(例如，圖2中所示△V)。偏壓電壓以相同的增量(△V)自零增大至△V。由於施加至源極線的偏壓電壓被增大相同的增量(△V)，因此記憶胞陣列中的所有電晶體(例如，圖2中所示電晶體Ti,j)的閘極至源極電壓VGS未改變，且所有電晶體的功能保持不變。
在操作806處，向多個位元線(例如，圖2中所示位元線BL1及BL2)施加第四增大的偏壓電壓(例如，圖2中所示(VD+△V))。偏壓電壓以相同的增量(△V)自VD增大至(VD+△V)。如上所述，在其他實施例中，施加至位元線的偏壓電壓不必增大，且其可保持不改變或者以小於△V的增量增大。
在操作810處，讀取儲存於與經啟用字元線(例如，圖2中所示字元線WL1)對應的所選擇記憶胞(例如，圖2中所示記憶胞1901,1及1901,2)中的資料。
擁有1T1R配置的具有增大的源極偏壓電壓的實例性反或型記憶陣列
圖9是示出根據一些實施例的具有1T1R配置的實例性記憶胞陣列102'的圖。除了使用1T1R配置而非1T配置以外，記憶胞陣列102'與圖2中所示記憶胞陣列102相同。因此，將不再對與圖2中所示特徵相同或相似的特徵予以贅述。
在圖9中所示實例中，記憶胞陣列102'包括被佈置成三列及兩行的六個記憶胞(胞元)1901,1、1901,2、1902,1、1902,2、1903,1及1903,2。每一記憶胞(胞元)190i,j具有作為存取元件的電晶體Ti,j及作為儲存元件的電阻型記憶體裝置Ri,j，其中i是列號，而j是行號。電晶體Ti,j與電阻型記憶體裝置Ri,j串聯連接。電阻型記憶體裝置Ri,j的第一端部電性連接至電晶體Ti,j的汲極；電阻型記憶體裝置Ri,j的第二端部電性連接至位元線BLj。電阻型記憶體裝置Ri,j包括電阻型記憶體裝置R11、R12、R21、R22、R31、R32。
電阻型記憶體裝置Ri,j具有可在低電阻狀態(LRS)與高電阻狀態(HRS)之間切換的電阻狀態。電阻狀態指示儲存於電阻型記憶體裝置Ri,j內的資料值(例如，「邏輯1」或「邏輯0」)。因此，記憶胞190i,j中可儲存有一個位元的資訊。每一電晶體Ti,j可在其導通時提供對對應的電阻型記憶體裝置Ri,j的存取。在一個實施例中，電阻型記憶體裝置Ri,j是MRAM裝置。在另一實施例中，電阻型記憶體裝置Ri,j是RRAM裝置。在又一實施例中，電阻型記憶體裝置Ri,j是PCRAM裝置。
在圖9中所示實例中，第一字元線WL1被啟用，而第二字元線WL2及第三字元線WL3未被啟用。因此，記憶胞1901,1及1901,2被存取或被選擇；記憶胞1902,1、1902,2、1903,1及1903,2不被存取或不被選擇。
在圖9中所示實例中，第一位元線BL1及第一源極線SL1被啟用；第二位元線BL2及第二源極線SL2被啟用。因此，在第一位元線BL1上讀取儲存於記憶胞1901,1中的資料；在第二位元線BL2上讀取儲存於記憶胞1901,2中的資料。
相似地，施加至所有字元線WL1、WL2及WL3以及所有源極線SL1及SL2的偏壓電壓被增大相同的增量(△V)，進而使得施加至第二字元線WL2與第三字元線WL3二者的偏壓電壓(即，電晶體T2,1、T2,2、T3,1及T3,2的閘極偏壓電壓VG)升高至零。換言之，未選擇記憶胞190中的電晶體T2,1、T2,2、T3,1及T3,2的閘極偏壓電壓VG自負偏壓電壓(-△V)升高至零。因此，負偏壓電壓(-△V)得以避免。由於施加至所有字元線WL1、WL2及WL3以及所有源極線SL1及SL2的偏壓電壓被增大相同的增量(△V)，因此所有電晶體的閘極至源極電壓VGS未改變，且所有電晶體的功能保持不變。
應理解，圖9中所示電晶體Ti,j可被實施為雙閘極電晶體(例如，圖4中所示雙閘極電晶體400)。此項技術中具有通常知識者將認識到對本揭露的各種態樣加以組合的可能性。
根據本揭露的一些態樣，提供一種記憶胞陣列。所述記 憶胞陣列包括：多個記憶胞，被佈置成多個列及多個行；多個字元線，分別電性連接至所述多個列；多個源極線，分別電性連接至所述多個行；以及多個位元線，分別電性連接至所述多個行。多個未啟用字元線被配置成被施加為零的偏壓電壓，且所述多個源極線被配置成被施加正偏壓電壓。
在一些實施例中，其中施加至所述多個未啟用字元線的所述偏壓電壓自負偏壓電壓升高至零。
在一些實施例中，其中所述正偏壓電壓自零升高至所述正偏壓電壓。
在一些實施例中，其中所述負偏壓電壓的絕對值等於所述正偏壓電壓。
在一些實施例中，其中所述多個記憶胞中的每一者由電晶體組成，所述電晶體的閘極電性連接至所述多個字元線中的一者，所述電晶體的源極電性連接至所述多個源極線中的一者，且所述電晶體的汲極電性連接至所述多個位元線中的一者。
在一些實施例中，其中所述正偏壓電壓等於所述電晶體的閘極至源極電壓。
在一些實施例中，其中所述記憶胞陣列是反或快閃記憶胞陣列。
在一些實施例中，其中所述電晶體是雙閘極電晶體，所述雙閘極電晶體包括通道層、位於所述通道層下方的第一閘極結構及位於所述通道層之上的第二閘極結構。
在一些實施例中，其中所述記憶胞陣列是鐵電隨機存取記憶體(FeRAM)記憶胞陣列。
在一些實施例中，其中所述多個記憶胞中的每一者由串聯連接的電晶體與電阻型記憶體裝置組成，所述電晶體的閘極電性連接至所述多個字元線中的一者，所述電晶體的源極電性連接至所述多個源極線中的一者，且所述電晶體的汲極電性連接至所述電阻型記憶體裝置的第一端部，且所述電阻型記憶體裝置的第二端部電性連接至所述多個位元線中的一者。
在一些實施例中，其中所述正偏壓電壓等於所述電晶體的閘極至源極電壓。
在一些實施例中，其中所述正偏壓電壓為0.3伏。
根據本揭露的一些態樣，提供一種用於操作記憶胞陣列的方法。所述記憶胞陣列包括：多個記憶胞，被佈置成多個列及多個行；多個字元線，分別電性連接至所述多個列；多個源極線，分別電性連接至所述多個行；以及多個位元線，分別電性連接至所述多個行。所述方法包括以下步驟：向經啟用字元線施加第一增大的偏壓電壓；向多個未啟用字元線施加第二增大的偏壓電壓，其中所述第二增大的偏壓電壓為零；以及向所述多個源極線中的至少一者施加第三增大的偏壓電壓，其中所述第三增大的偏壓電壓是正偏壓電壓。
在一些實施例中，其中所述方法更包括：向所述多個位元線中與所述多個源極線中的所述至少一者對應的至少一者施加 第四增大的偏壓電壓。
在一些實施例中，其中所述方法更包括：讀取儲存於所述多個記憶胞中與所述經啟用字元線對應的所選擇記憶胞中的資料。
根據本揭露的一些態樣，提供一種反或快閃記憶胞陣列。所述反或快閃記憶胞陣列包括：多個記憶胞，被佈置成多個列及多個行，其中所述多個記憶胞中的每一者由電晶體組成；多個字元線，分別電性連接至所述多個列；多個源極線，分別電性連接至所述多個行；以及多個位元線，分別電性連接至所述多個行。多個未啟用字元線被配置成被施加為零的偏壓電壓，且所述多個源極線被配置成被施加正偏壓電壓。
在一些實施例中，其中所述電晶體是雙閘極電晶體。
在一些實施例中，其中所述雙閘極電晶體包括：第一閘極結構及第二閘極結構，電性連接至所述多個字元線中的一者；源極區，電性連接至所述多個源極線中的一者；以及汲極區，電性連接至所述多個位元線中的一者。
在一些實施例中，其中所述雙閘極電晶體更包括：通道層，其中所述第一閘極結構位於所述通道層下方，且所述第二閘極結構位於所述通道層之上；第一介電層，位於所述第一閘極結構與所述通道層之間；以及第二介電層，位於所述第二閘極結構與所述通道層之間。
在一些實施例中，其中所述正偏壓電壓等於所述雙閘極 電晶體的閘極至源極電壓。
以上概述了若干實施例的特徵，以使此項技術中具有通常知識者可更佳地理解本揭露的各態樣。此項技術中具有通常知識者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。此項技術中具有通常知識者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
102:記憶胞陣列
1901,1、1901,2、1902,1、1902,2、1903,1、1903,2:記憶胞
BL1:位元線
BL2:位元線
D:汲極
G:閘極
S:源極
SL1:第一源極線
SL2:源極線
T1,1、T1,2、T2,1、T2,2、T3,1、T3,2:電晶體
VD:汲極偏壓電壓
VGR:讀取電壓
WL1、WL2、WL3:字元線
△V:增量
-△V:負偏壓電壓

Claims (9)

  1. 一種記憶胞陣列，包括： 多個記憶胞，被佈置成多個列及多個行，其中多個記憶胞的每一個包括雙閘極電晶體，所述雙閘極電晶體包括通道層、位於所述通道層下方的第一閘極結構以及位於所述通道層上方的第二閘極結構； 多個字元線，分別在第一方向延伸且電性連接至所述多個列； 多個源極線，分別在第二方向延伸且電性連接至所述多個行；以及 多個位元線，分別在所述第二方向延伸且電性連接至所述多個行；並且 其中多個未啟用字元線被配置成被施加為零的偏壓電壓，且所述多個源極線被配置成被施加正偏壓電壓。
  2. 如請求項1所述的記憶胞陣列，其中施加至所述多個未啟用字元線的所述偏壓電壓自負偏壓電壓升高至零。
  3. 如請求項2所述的記憶胞陣列，其中所述正偏壓電壓自零升高至所述正偏壓電壓。
  4. 如請求項3所述的記憶胞陣列，其中所述負偏壓電壓的絕對值等於所述正偏壓電壓。
  5. 如請求項1所述的記憶胞陣列，其中所述雙閘極電晶體的所述第一閘極結構和所述第二閘極結構電性連接至所述多個字元線中的一者，所述雙閘極電晶體的源極電性連接至所述多個源極線中的一者，且所述雙閘極電晶體的汲極電性連接至所述多個位元線中的一者。
  6. 如請求項1所述的記憶胞陣列，其中所述多個記憶胞中的每一者由串聯連接的所述雙閘極電晶體與電阻型記憶體裝置組成，所述雙閘極電晶體的所述第一閘極結構和所述第二閘極結構電性連接至所述多個字元線中的一者，所述雙閘極電晶體的源極電性連接至所述多個源極線中的一者，且所述雙閘極電晶體的汲極電性連接至所述電阻型記憶體裝置的第一端部，且所述電阻型記憶體裝置的第二端部電性連接至所述多個位元線中的一者。
  7. 一種用於操作記憶胞陣列的方法， 所述記憶胞陣列包括： 多個記憶胞，被佈置成多個列及多個行，其中多個記憶胞的每一個包括雙閘極電晶體，所述雙閘極電晶體包括通道層、位於所述通道層下方的第一閘極結構以及位於所述通道層上方的第二閘極結構； 多個字元線，分別在第一方向延伸且電性連接至所述多個列； 多個源極線，分別在第二方向延伸且電性連接至所述多個行；以及 多個位元線，分別在所述第二方向延伸且電性連接至所述多個行；並且 所述方法包括： 向經啟用字元線施加第一增大的偏壓電壓； 向多個未啟用字元線施加第二增大的偏壓電壓，其中所述第二增大的偏壓電壓為零；以及 向所述多個源極線中的至少一者施加第三增大的偏壓電壓，其中所述第三增大的偏壓電壓是正偏壓電壓。
  8. 如請求項7所述的方法，其中所述方法更包括： 向所述多個位元線中與所述多個源極線中的所述至少一者對應的至少一者施加第四增大的偏壓電壓。
  9. 一種反或快閃記憶胞陣列，包括： 多個記憶胞，被佈置成多個列及多個行，其中所述多個記憶胞中的每一者由雙閘極電晶體組成，所述雙閘極電晶體包括通道層、位於所述通道層下方的第一閘極結構以及位於所述通道層上方的第二閘極結構； 多個字元線，分別在第一方向延伸且電性連接至所述多個列； 多個源極線，分別在第二方向延伸且電性連接至所述多個行；以及 多個位元線，分別在所述第二方向延伸且電性連接至所述多個行；並且 其中多個未啟用字元線被配置成被施加為零的偏壓電壓，且所述多個源極線被配置成被施加正偏壓電壓。
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