[go: up one dir, main page]

TWI759212B - 半導體記憶體元件 - Google Patents

半導體記憶體元件 Download PDF

Info

Publication number
TWI759212B
TWI759212B TW110118509A TW110118509A TWI759212B TW I759212 B TWI759212 B TW I759212B TW 110118509 A TW110118509 A TW 110118509A TW 110118509 A TW110118509 A TW 110118509A TW I759212 B TWI759212 B TW I759212B
Authority
TW
Taiwan
Prior art keywords
semiconductor
patterns
lines
semiconductor pattern
pair
Prior art date
Application number
TW110118509A
Other languages
English (en)
Other versions
TW202217816A (zh
Inventor
金炫哲
洪載昊
金容錫
金一權
徐亨源
柳成原
李炅奐
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Application granted granted Critical
Publication of TWI759212B publication Critical patent/TWI759212B/zh
Publication of TW202217816A publication Critical patent/TW202217816A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10W90/00—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

一種半導體記憶體元件包括：第一導電線，堆疊於與基板的頂表面垂直的第一方向上；第二導電線，在第一方向上延伸且與第一導電線相交；以及記憶單元，分別設置於第一導電線與第二導電線之間的交點處。記憶單元中的每一者包括：半導體圖案，與基板的頂表面平行，半導體圖案包括具有第一導電類型的源極區、具有第二導電類型的汲極區、及位於源極區與汲極區之間的通道區；第一閘極電極及第二閘極電極，環繞半導體圖案的通道區；以及電荷儲存圖案，位於半導體圖案與第一閘極電極及第二閘極電極之間。

Description

半導體記憶體元件 [相關申請案的交叉參考]
本專利申請案主張優先於在2020年10月26日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0138902號，所述韓國專利申請案的揭露內容特此全文併入供參考。
本發明概念的實施例是有關於一種半導體記憶體元件，且更具體而言，是有關於一種能夠在揮發性記憶模式及非揮發性記憶模式下進行操作的半導體記憶體元件。
半導體記憶體元件可包括非揮發性記憶體元件(例如，快閃記憶體元件)及揮發性記憶體元件(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)元件)。
非揮發性記憶體元件即使在其電源被中斷時仍可保留儲存於記憶單元中的資料，但將資料寫入記憶單元中或自記憶單元抹除資料的操作可實行達長的時間。在非揮發性記憶體元件中寫入資料或抹除資料的次數可能是有限的。
揮發性記憶體元件在其電源被中斷時可能丟失儲存於記憶單元中的資料。然而，在揮發性記憶體元件中對資料進行重 寫的操作可實行達短的時間，且與非揮發性記憶體元件相比，在揮發性記憶體元件中重寫資料的次數可更多。
因此，已研究出具有非揮發性記憶特性(memory characteristic)及揮發性記憶特性的半導體記憶體元件。
本發明概念的實施例可提供一種能夠在揮發性記憶模式及非揮發性記憶模式下進行操作且能夠改善整合密度的半導體記憶體元件。
根據本發明概念的實施例，一種半導體記憶體元件包括：多條第一導電線，堆疊於第一方向上且在第二方向上縱向地延伸，所述第一方向垂直於基板的頂表面，所述第二方向平行於所述基板的所述頂表面；多條第二導電線，在所述第一方向上縱向地延伸且在第三方向上與所述多條第一導電線間隔開，所述第三方向平行於所述基板的所述頂表面且不同於所述第二方向；以及多個記憶單元，各自設置於所述多條第一導電線與所述多條第二導電線之間的多個交點中的對應的一者處。每一記憶單元包括：半導體圖案，平行於所述基板的所述頂表面延伸，所述半導體圖案包括具有第一導電類型的源極區、具有與所述第一導電類型不同的第二導電類型的汲極區、及位於所述源極區與所述汲極區之間的通道區；第一閘極電極及第二閘極電極，環繞所述半導體圖案的所述通道區；以及電荷儲存圖案，位於所述半導體圖案與所述第一閘極電極及所述第二閘極電極中的每一者之間。
根據本發明概念的實施例，一種半導體記憶體元件包括：多個半導體圖案，堆疊於第一方向上，所述第一方向垂直於基板的頂表面，每一半導體圖案包括具有第一導電類型的源極區、具有與所述第一導電類型不同的第二導電類型的汲極區、及位於所述源極區與所述汲極區之間的通道區；一對第一字元線和第二字元線，環繞所述多個半導體圖案中的每一者的通道區且在所述第一方向上縱向地延伸；多個電荷儲存圖案，各自環繞所述多個半導體圖案中的對應的半導體圖案的通道區，且設置於所述對應的半導體圖案與所述一對第一字元線和第二字元線中的每一者之間；多條第一導電線，堆疊於所述第一方向上，各自連接至所述多個半導體圖案中的對應的一者的汲極區；以及第二導電線，在所述第一方向上縱向地延伸且共同連接至所述多個半導體圖案的多個源極區。
根據本發明概念的實施例，一種半導體記憶體元件包括：多條第一位元線，在第一方向上縱向地延伸且堆疊於第二方向上，所述第一方向平行於基板的頂表面，所述第二方向垂直於所述基板的所述頂表面；多條第二位元線，在所述第一方向上縱向地延伸且堆疊於所述第二方向上，所述多條第二位元線在第三方向上與所述多條第一位元線間隔開，所述第三方向平行於所述基板的所述頂表面且與所述第一方向及所述第二方向相交；多條源極線，在所述第二方向上在所述多條第一位元線與所述多條第二位元線之間縱向地延伸，且在所述第一方向上彼此間隔開；多 個第一記憶單元，各自設置於所述多條第一位元線與所述多條源極線的多個交點中的對應的一者處，每一第一記憶單元包括第一半導體圖案，所述第一半導體圖案包括具有第一導電類型的第一源極區、具有與所述第一導電類型不同的第二導電類型的第一汲極區、及位於所述第一源極區與所述第一汲極區之間的第一通道區；多個第二記憶單元，各自設置於所述多條第二位元線與所述多條源極線的多個交點中的對應的一者處，每一第二記憶單元包括第二半導體圖案，所述第二半導體圖案包括具有所述第一導電類型的第二源極區、具有所述第二導電類型的第二汲極區、及位於所述第二源極區與所述第二汲極區之間的第二通道區；一對第一字元線和第二字元線，環繞所述多個第一記憶單元的多個第一半導體圖案的多個第一通道區中的每一者且在所述第一方向及所述第二方向上延伸；多個第一電荷儲存圖案，各自環繞所述多個第一半導體圖案中的對應的第一半導體圖案的第一通道區，且設置於所述對應的第一半導體圖案與所述一對第一字元線和第二字元線中的每一者之間；一對第三字元線和第四字元線，環繞所述多個第二記憶單元的多個第二半導體圖案的多個第二通道區中的每一者，且在所述第一方向及所述第二方向上延伸；以及多個第二電荷儲存圖案，各自環繞所述多個第二半導體圖案中的對應的第二半導體圖案的第二通道區，且設置於所述對應的第二半導體圖案與所述一對第三字元線和第四字元線中的每一者之間。
1:記憶單元陣列
2:列解碼器
3:感測放大器
4:行解碼器
5:控制邏
100:基板
110:第一分隔絕緣圖案
120:第二分隔絕緣圖案
130:上絕緣層
A-A’、B-B’、C-C’:線
BIL:阻擋絕緣層
BL:位元線/第一導電線
BL1:第一位元線
BL2:第二位元線
CR:通道區
CSP:電荷儲存圖案
CTL:電荷陷獲層
D1:第一方向
D2:第二方向
D3:第三方向
DR:汲極區
Ef(I):本徵費米能階
Ef(N):N型費米能階
Ef(P):P型費米能階
EP1:第一電極
EP2:第二電極
ILD:層間絕緣層
MC:記憶單元
MC1:第一記憶單元/記憶單元
MC2:第二記憶單元/記憶單元
MW1:記憶窗口特性/第一記憶窗口
MW2:記憶窗口特性/第二記憶窗口
P:部分
PS:周邊電路結構
SL:第二導電線/源極線
SP1:第一半導體圖案/半導體圖案
SP2:第二半導體圖案/半導體圖案
SR:源極區
ST:堆疊結構
ST1:第一堆疊結構
ST2:第二堆疊結構
TIL:隧道絕緣層
VD:汲極電壓
VG1:第一閘極電壓
VG2:第二閘極電壓
Vs:源極電壓
WL1:第一閘極電極/第一字元線
WL1a:第一字元線
WL1b:第三字元線
WL2:第二閘極電極/第二字元線
WL2a:第二字元線
WL2b:第四字元線
鑒於附圖及所附詳細說明，本發明概念將變得更加顯而易見。
圖1是示出根據本發明概念一些實施例的半導體記憶體元件的方塊圖。
圖2是示意性地示出根據本發明概念一些實施例的半導體記憶體元件的立體圖。
圖3是示出根據本發明概念一些實施例的半導體記憶體元件的記憶單元陣列的立體圖。
圖4是圖3所示部分「P」的放大剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件的單位記憶單元。
圖5是示出根據本發明概念一些實施例的半導體記憶體元件的平面圖。
圖6是沿著圖5所示線A-A’截取的剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件。
圖7是沿著圖5所示線B-B’截取的剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件。
圖8是沿著圖5所示線C-C’截取的剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件。
圖9是示出根據本發明概念一些實施例的半導體記憶體元件的平面圖。
圖10是沿著圖9所示線A-A’截取的剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件。
圖11是示出根據本發明概念一些實施例的半導體記憶體元件的平面圖。
圖12是沿著圖11所示線A-A’截取的剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件。
圖13、圖14及圖15是用於闡釋根據本發明概念一些實施例的半導體記憶體元件的操作的視圖。
圖16是示出根據本發明概念一些實施例的半導體記憶體元件的寫入操作的電壓及讀取操作的電壓的時序圖。
圖17是示出根據本發明概念一些實施例的半導體記憶體元件的操作特性隨著汲極電壓條件及閘極電壓條件變化的曲線圖。
圖18是示出根據本發明概念一些實施例的半導體記憶體元件的汲極電流隨著汲極電壓變化的曲線圖。
在下文中，將參照附圖詳細闡述根據本發明概念一些實施例的半導體記憶體元件。
圖1是示出根據本發明概念一些實施例的半導體記憶體元件的方塊圖。
參照圖1，半導體記憶體元件可包括記憶單元陣列1、列解碼器2、感測放大器3、行解碼器4及控制邏輯5。
記憶單元陣列1可包括以三維方式佈置的多個記憶單元MC。記憶單元陣列1可包括：第一導電線BL；第二導電線SL， 與第一導電線BL相交；以及所述多個記憶單元MC，分別設置於第一導電線BL與第二導電線SL的交點處。
在一些實施例中，端視電壓條件而定，記憶單元MC中的每一者可在揮發性記憶模式或非揮發性記憶模式下進行操作。記憶單元MC中的每一者可包括第一閘極電極及第二閘極電極、源極電極、以及汲極電極。記憶單元MC中的每一者的汲極電極可連接至第一導電線(例如，位元線BL)，且記憶單元MC中的每一者的源極電極可連接至第二導電線(例如，源極線SL)。記憶單元MC中的每一者的第一閘極電極可連接至第一字元線WL1，且記憶單元MC中的每一者的第二閘極電極可連接至第二字元線WL2。
列解碼器2可對自外部輸入的位址訊號進行解碼，以選擇記憶單元陣列1的源極線SL之中的一者。可將在列解碼器2中所解碼的位址訊號提供至列驅動器(未示出)，且列驅動器可因應於控制電路的控制訊號而分別向源極線SL提供預定的電壓。
感測放大器3可對參考位元線與由自行解碼器4解碼的位址訊號選擇的位元線BL之間的電壓差進行感測並放大，且可將經放大的電壓差輸出至外部元件(例如，記憶體控制器)。
行解碼器4可在感測放大器3與外部元件(例如，記憶體控制器)之間提供資料傳輸路徑。行解碼器4可對自外部輸入的位址訊號進行解碼，以選擇位元線BL之中的一者。
控制邏輯5可產生用於控制向記憶單元陣列1中寫入資 料/自記憶單元陣列1讀取資料的操作的控制訊號。
圖2是示意性地示出根據本發明概念一些實施例的半導體記憶體元件的立體圖。
參照圖2，半導體記憶體元件可包括單元陣列結構CS及位於單元陣列結構CS上的周邊電路結構PS。
周邊電路結構PS可包括形成於半導體基板上的核心電路及周邊電路。核心電路及周邊電路可包括列解碼器2及行解碼器4(參見圖1)、感測放大器3(參見圖1)及控制邏輯5(參見圖1)，參照圖1進行闡述。
單元陣列結構CS可設置於周邊電路結構PS上且可包括記憶單元陣列，記憶單元陣列包括以三維方式佈置於周邊電路結構PS上的記憶單元。記憶單元陣列可包括依序地堆疊於基板上的水平圖案、在垂直方向上與水平圖案相交的垂直圖案、以及設置於水平圖案與垂直圖案之間的記憶體部件。
在一些實施例中，周邊電路結構PS可形成於第一半導體基板上，且單元陣列結構CS可形成於第二半導體基板上。第一半導體基板的金屬接墊可藉由結合方法連接至第二半導體基板的金屬接墊，且因此周邊電路結構PS可電性連接至單元陣列結構CS。
圖3是示出根據本發明概念一些實施例的半導體記憶體元件的記憶單元陣列的立體圖。圖4是圖3所示部分「P」的放大剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件 的單位記憶單元。
參照圖3，可在基板100上提供彼此相交的第一導電線與第二導電線。在以下實施例中，第一導電線將被闡述為位元線BL，且第二導電線將被闡述為源極線SL。在某些實施例中，第一導電線可為源極線，且第二導電線可為位元線。
基板100可為包含半導體材料的半導體基板。舉例而言，半導體基板可為矽基板、鍺基板、或矽-鍺基板。
位元線BL1及BL2可在第一方向D1上縱向地延伸且可堆疊於第三方向D3上，第一方向D1平行於基板100的頂表面，第三方向D3垂直於基板100的頂表面。在一些實施例中，位元線BL1及BL2可包括設置於源極線SL的一側處的第一位元線BL1及設置於源極線SL的另一側處的第二位元線BL2。舉例而言，第二位元線BL2可在第二方向D2上與第一位元線BL1間隔開，使得源極線SL插入於第二位元線BL2與第一位元線BL1之間。平行於基板100頂表面的第二方向D2可不同於第一方向D1。
源極線SL可設置於第一位元線BL1與第二位元線BL2之間且可在第三方向D3上縱向地延伸，第三方向D3垂直於基板100的頂表面。源極線SL可在第一方向D1上在基板100上彼此間隔開。
舉例而言，第一位元線BL1及第二位元線BL2以及源極線SL可包含經摻雜的半導體材料(例如，經摻雜的矽或經摻雜的鍺)、導電金屬氮化物(例如，氮化鈦或氮化鉭)、金屬(例如， 鎢、鈦或鉭)、或者金屬-半導體化合物(例如，矽化鎢、矽化鈷或矽化鈦)中的至少一者。
記憶單元MC1及MC2可分別設置於源極線SL與第一位元線BL1及第二位元線BL2的交點處。舉例而言，記憶單元MC1及MC2可以三維方式佈置於基板100上。在一些實施例中，記憶單元MC1及MC2可包括分別設置於第一位元線BL1與源極線SL的交點處的第一記憶單元MC1以及分別設置於第二位元線BL2與源極線SL的交點處的第二記憶單元MC2。在第二方向D2上彼此相鄰的第一記憶單元MC1與第二記憶單元MC2可共享源極線SL。第一記憶單元MC1及第二記憶單元MC2中的一者可由在第一位元線BL1及第二位元線BL2之中選擇的一者與在源極線SL之中選擇的一者來選擇。
第一記憶單元MC1及第二記憶單元MC2中的每一者可包括半導體圖案SP1或SP2。半導體圖案SP1或SP2可具有在第二方向D2上具有長軸的條形狀。第一記憶單元MC1中的每一者可包括第一半導體圖案SP1，且第二記憶單元MC2中的每一者可包括第二半導體圖案SP2。
第一記憶單元MC1的第一半導體圖案SP1與第二記憶單元MC2的第二半導體圖案SP2可在第一方向D1、第二方向D2及第三方向D3上彼此間隔開。舉例而言，第一半導體圖案SP1及第二半導體圖案SP2可以三維方式佈置於基板100上。第一半導體圖案SP1及第二半導體圖案SP2可包含矽或鍺中的至少一 者。作為另外一種選擇，第一半導體圖案SP1及第二半導體圖案SP2可包含氧化物半導體材料。
參照圖4，第一半導體圖案SP1及第二半導體圖案SP2中的每一者可包括具有第一導電類型(例如，N型)的源極區SR、具有第二導電類型(例如，P型)的汲極區DR、及位於源極區SR與汲極區DR之間的處於本徵狀態的通道區CR。源極區SR可摻雜有N型摻雜劑，且汲極區DR可摻雜有P型摻雜劑。源極區SR在第二方向D2上的長度可不同於汲極區DR在第二方向D2上的長度。
第一半導體圖案SP1的汲極區DR可性電連接至第一位元線BL1，且第二半導體圖案SP2的汲極區DR可電性連接至第二位元線BL2。在第二方向D2上彼此相鄰的第一半導體圖案SP1與第二半導體圖案SP2的源極區SR可電性連接至源極線SL中的一者。第一半導體圖案SP1與第二半導體圖案SP2可相對於源極線SL鏡像對稱。舉例而言，第一半導體圖案SP1的源極區SR、通道區CR及汲極區DR的佈置可相對於源極線SL而與第二半導體圖案SP2的源極區SR、通道區CR及汲極區DR的佈置鏡像對稱。
再次參照圖3，第一位元線BL1中的每一者可連接至在第一方向D1上佈置的第一半導體圖案SP1的汲極區DR中的對應的一者。第二位元線BL2中的每一者可連接至在第一方向D1上佈置的第二半導體圖案SP2的汲極區DR中的對應的一者。源極 線SL中的每一者可連接至在第三方向D3上佈置的第一半導體圖案SP1及第二半導體圖案SP2的源極區SR中的對應的一者。
第一字元線WL1a及第二字元線WL2a可在第一方向D1及第三方向D3上在第一位元線BL1與源極線SL之間延伸。第一字元線WL1a與第二字元線WL2a可在第二方向D2上彼此間隔開。第一字元線WL1a及第二字元線WL2a可環繞第一半導體圖案SP1中的每一者。第一字元線WL1a及第二字元線WL2a可與第一半導體圖案SP1的通道區CH相鄰。
第三字元線WL1b及第四字元線WL2b可在第一方向D1及第三方向D3上在第二位元線BL2與源極線SL之間延伸。第三字元線WL1b與第四字元線WL2b可在第二方向D2上彼此間隔開。第三字元線WL1b及第四字元線WL2b可環繞第二半導體圖案SP2中的每一者。第三字元線WL1b及第四字元線WL2b可與第二半導體圖案SP2的通道區CH相鄰。
舉例而言，第一字元線WL1a、第二字元線WL2a、第三字元線WL1b及第四字元線WL2b可包含經摻雜的半導體材料(例如，經摻雜的矽或經摻雜的鍺)、導電金屬氮化物(例如，氮化鈦或氮化鉭)、金屬(例如，鎢、鈦或鉭)、或者金屬-半導體化合物(例如，矽化鎢、矽化鈷或矽化鈦)中的至少一者。
電荷儲存圖案CSP可設置於第一半導體圖案SP1與第一字元線WL1a及第二字元線WL2a之間以及第二半導體圖案SP2與第三字元線WL1b及第四字元線WL2b之間。舉例而言，每一 電荷儲存圖案CSP可設置於第一半導體圖案SP1中的對應的第一半導體圖案與第一字元線WL1a及第二字元線WL2a之間、以及第二半導體圖案SP2中的對應的第二半導體圖案與第一字元線WL1a及第二字元線WL2a之間。電荷儲存圖案CSP可分別環繞第一半導體圖案SP1的側壁及第二半導體圖案SP2的側壁。電荷儲存圖案CSP中的每一者可具有管或通心粉(macaroni)形狀，所述管或通心粉形狀具有相對的開口端。電荷儲存圖案CSP中的每一者可由單個薄層或多個薄層形成。
在一些實施例中，電荷儲存圖案CSP中的每一者可包括隧道絕緣層TIL、電荷陷獲層CTL及阻擋絕緣層BIL，所述隧道絕緣層TIL、電荷陷獲層CTL及阻擋絕緣層BIL依序地堆疊於第一半導體圖案SP1及第二半導體圖案SP2中的每一者的表面上。
電荷陷獲層CTL可包括氮化矽層、氮氧化矽層、富矽氮化物層、奈米晶體矽層、或疊層(laminated)陷獲層中的至少一者。隧道絕緣層TIL可包含能帶間隙大於電荷陷獲層CTL的能帶間隙的材料中的至少一者。舉例而言，隧道絕緣層TIL可為氧化矽層。阻擋絕緣層BIL可包含能帶間隙小於隧道絕緣層TIL的能帶間隙且大於電荷陷獲層CTL的能帶間隙的材料中的至少一者。舉例而言，阻擋絕緣層BIL可包括例如氧化鋁層及氧化鉿層等高介電常數(high dielectric-constant，high-k)介電層中的至少一者。
如圖3及圖4中所示，第一電極EP1可設置於源極線SL與第一半導體圖案SP1及第二半導體圖案SP2中的每一者之 間，且第二電極EP2可設置於第一半導體圖案SP1與第一位元線BL1之間以及第二半導體圖案SP2與第二位元線BL2之間。舉例而言，第一電極EP1及第二電極EP2可包含W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN或TaSiN中的至少一者或可由所述至少一者形成。
圖5是示出根據本發明概念一些實施例的半導體記憶體元件的平面圖。圖6是沿著圖5所示線A-A’截取的剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件。圖7是沿著圖5所示線B-B’截取的剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件。圖8是沿著圖5所示線C-C’截取的剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件。
參照圖5、圖6、圖7及圖8，堆疊結構ST可設置於基板100上。堆疊結構ST可在第一方向D1及第二方向D2上在基板100上彼此間隔開。舉例而言，堆疊結構ST可藉由第二分隔絕緣圖案120在第二方向D2上彼此隔開，且可藉由第一分隔絕緣圖案110在第一方向D1上彼此隔開。
舉例而言，基板100可為單晶矽基板或絕緣體上矽(silicon-on-insulator，SOI)基板。在一些實施例中，基板100可更包括形成於半導體基板上的薄層。然而，本發明概念的實施例並不限於此。
堆疊結構ST中的每一者可包括在第三方向D3上交替地堆疊的層間絕緣層ILD與第一半導體圖案SP1或第二半導體圖案 SP2，第三方向D3垂直於基板100的頂表面。堆疊結構ST中的每一者可包括在第三方向D3上交替地堆疊的層間絕緣層ILD與第一導電線。在一些實施例中，第一導電線可包括第一位元線BL1及第二位元線BL2。
堆疊結構ST可包括分別設置於第一位元線BL1與源極線SL的交點處的第一半導體圖案SP1以及分別設置於第二位元線BL2與源極線SL的交點處的第二半導體圖案SP2。舉例而言，在堆疊結構ST中，每一第一半導體圖案SP1可設置於第一位元線BL1與源極線SL的交點中的對應的一者處，且每一第二半導體圖案SP2可設置於第二位元線BL2與源極線SL的交點中的對應的一者處。
位於第一位元線BL1與源極線SL之間的第一半導體圖案SP1可在第一方向D1及第三方向D3上彼此間隔開。為了圖式的簡單起見，圖5示出設置於第一位元線BL1與源極線SL之間的五個堆疊結構，且圖6及圖7示出位於基板100與上絕緣層130之間的十三個層階(level)。圖6示出位於第二分隔絕緣圖案120與源極線SL之間的單個堆疊結構。每一堆疊結構的第一半導體圖案SP1可共同連接至源極線SL中的對應的一者，且每一層階處的第一半導體圖案SP1可共同連接至第一位元線BL1中的對應的一者。位於同一層階處的第一半導體圖案SP1可藉由設置第一半導體圖案SP1之間的第一分隔絕緣圖案110在第一方向D1上彼此隔開。在第三方向D3上彼此間隔開的第一半導體圖案SP1可分別連 接至第一位元線BL1，且可共同連接至源極線SL中的對應的一者。在第三方向D3上彼此間隔開的第一半導體圖案SP1可藉由設置於第一半導體圖案SP1之間的層間絕緣層ILD彼此隔開。
位於第二位元線BL2與源極線SL之間的第二半導體圖案SP2可在第一方向D1及第三方向D3上彼此間隔開。每一堆疊結構的第二半導體圖案SP2可共同連接至源極線SL中的對應的一者，且每一層階處的第二半導體圖案SP2可共同連接至第二位元線BL2中的對應的一者。位於同一層階處的第二半導體圖案SP2可藉由設置於第二半導體圖案SP2之間的第一分隔絕緣圖案110彼此隔開。在第三方向D3上彼此間隔開的第二半導體圖案SP2可分別連接至第二位元線BL2，且可共同連接至源極線SL中的對應的一者。在第三方向D3上彼此間隔開的第二半導體圖案SP2可藉由設置於第二半導體圖案SP2之間的層間絕緣層ILD彼此隔開。第二半導體圖案SP2可在第二方向D2上與第一半導體圖案SP1間隔開。
第一半導體圖案SP1及第二半導體圖案SP2中的每一者可包括多晶矽層或單晶矽層或者可由多晶矽層或單晶矽層形成。層間絕緣層ILD中的每一者可包括氧化矽層、氮氧化矽層或氮化矽層中的至少一者或者可由所述至少一者形成。在堆疊結構ST中的每一者中，第一半導體圖案SP1及第二半導體圖案SP2中的每一者可具有在第二方向D2上具有長軸的條形狀，如上所述。第一半導體圖案SP1及第二半導體圖案SP2中的每一者可包括源極區 SR、汲極區DR、以及位於源極區SR與汲極區DR之間的通道區CR。源極區SR與汲極區DR可具有彼此相反的(即，不同的)導電類型。第一半導體圖案SP1及第二半導體圖案SP2中的每一者可局部地設置於在第一方向D1上彼此相鄰的一對第一分隔絕緣圖案110之間以及在第三方向D3上彼此相鄰的一對層間絕緣層ILD之間。
第一半導體圖案SP1與第二半導體圖案SP2可相對於設置於第一半導體圖案SP1與第二半導體圖案SP2之間的源極線SL對稱。舉例而言，在第二方向D2上彼此相鄰的第一半導體圖案SP1與第二半導體圖案SP2的源極區SR可共同連接至對應的源極線SL。在第二方向D2上彼此相鄰的第一半導體圖案SP1與第二半導體圖案SP2的汲極區DR可分別連接至第一位元線BL1及第二位元線BL2。
第一電極EP1可設置於源極線SL中的每一者與第一半導體圖案SP1的源極區SR及第二半導體圖案SP2的源極區SR中的每一者之間，且第二電極EP2可設置於第一位元線BL1及第二位元線BL2中的每一者與第一半導體圖案SP1的汲極區DR及第二半導體圖案SP2的汲極區DR中的每一者之間。
第一位元線BL1及第二位元線BL2可在第一方向D1上延伸。第一位元線BL1與第二位元線BL2可在層間絕緣層ILD中的每一者上在第二方向D2上彼此間隔開，且可設置於在第三方向D3上彼此相鄰的層間絕緣層ILD之間。層間絕緣層ILD中的最下 部層間絕緣層ILD可設置於基板100與第一位元線BL1中的最下部第一位元線BL1及第二位元線BL2中的最下部第二位元線BL2之間。然而，本發明概念的實施例並不限於此。
第一位元線BL1(或第二位元線BL2)可藉由堆疊結構ST中的每一者的層間絕緣層ILD在第三方向D3上彼此間隔開。
堆疊結構ST中的每一者可包括設置於第一位元線BL1與第二位元線BL2之間的第二導電線(即，源極線SL)。源極線SL可在第三方向D3上自基板100的頂表面延伸。位於第一位元線BL1與第二位元線BL2之間的源極線SL可在第一方向D1上彼此間隔開。源極線SL可在不同於第一方向D1的第三方向D3上縱向地延伸，第一位元線BL1及第二位元線BL2在第一方向D1上延伸。源極線SL在第三方向D3上的長度可實質上彼此相等。源極線SL中的每一者可穿透層間絕緣層ILD。源極線SL可設置於第一半導體圖案SP1與第二半導體圖案SP2之間。
第一位元線BL1及第二位元線BL2以及源極線SL可包含導電材料(例如金屬(例如，銅、鎢或鋁)及/或金屬氮化物(例如，氮化鉭、氮化鈦或氮化鎢))或者可由所述導電材料形成。層間絕緣層ILD可包含例如氮化矽或者可由例如氮化矽形成。
第一分隔絕緣圖案110中的每一者可設置於在第一方向D1上彼此相鄰的堆疊結構ST之間。第一分隔絕緣圖案110可在第三方向D3上自基板100的頂表面延伸且可在第一方向D1上彼此間隔開。第一分隔絕緣圖案110中的每一者可在第二方向D2上 延伸，以與第一半導體圖案SP1的側壁及第二半導體圖案SP2的側壁接觸。第一分隔絕緣圖案110中的每一者可與在第一方向D1上彼此相鄰的源極線SL的側壁接觸。源極線SL中的每一者可設置於在第一方向D1上彼此相鄰的第一分隔絕緣圖案110之間。第一分隔絕緣圖案110可包含例如氧化物、氮化物及/或氮氧化物或者可由例如氧化物、氮化物及/或氮氧化物形成。
第二分隔絕緣圖案120可在基板100上設置於堆疊結構ST的相對側處。第二分隔絕緣圖案120可覆蓋堆疊結構ST的相對側壁。當在如圖5中所示的平面圖中(下文中被稱為「在平面圖中」)觀察堆疊結構ST時，第二分隔絕緣圖案120可在第一方向D1上延伸。第二分隔絕緣圖案120可在第二方向D2上彼此間隔開且與第一方向D1相交，第二方向D2平行於基板100的頂表面。第二分隔絕緣圖案120可在第二方向D2上彼此間隔開，使得堆疊結構ST插入於第二分隔絕緣圖案120之間。第二分隔絕緣圖案120可包含例如氧化物、氮化物及/或氮氧化物或者可由例如氧化物、氮化物及/或氮氧化物形成。
第一字元線WL1a及第二字元線WL2a以及第三字元線WL1b及第四字元線WL2b可在第一方向D1上延伸，以與在第一方向D1上佈置的堆疊結構ST相交。第一字元線WL1a及第二字元線WL2a可設置於第一位元線BL1與源極線SL之間。第三字元線WL1b及第四字元線WL2b可設置於第二位元線BL2與源極線SL之間。
第一字元線WL1a及第二字元線WL2a與第三字元線WL1b及第四字元線WL2b可在第三方向D3上具有實質上相同的厚度。
第一字元線WL1a及第二字元線WL2a可在第一方向D1及第三方向D3上延伸，藉此完全環繞第一半導體圖案SP1中的每一者的通道區CR。第一字元線WL1a及第二字元線WL2a與第一半導體圖案SP1可形成全環繞閘極(gate-all-around，GAA)結構(即，GAA電晶體)。
在平面圖中，第一字元線WL1a可設置於第一半導體圖案SP1的源極區SR與汲極區DR之間，且在平面圖中，第二字元線WL2a可設置於第一字元線WL1a與第一半導體圖案SP1的汲極區DR之間。
第三字元線WL1b及第四字元線WL2b可在第一方向D1及第三方向D3上延伸，藉此完全環繞第二半導體圖案SP2的通道區CR。第三字元線WL1b及第四字元線WL2b與第二半導體圖案SP2可形成全環繞閘極(GAA)結構(即，GAA電晶體)。
在平面圖中，第三字元線WL1b可設置於第二半導體圖案SP2的源極區SR與汲極區DR之間，且在平面圖中，第四字元線WL2b可設置於第三字元線WL1b與第二半導體圖案SP2的汲極區DR之間。
如上所述，電荷儲存圖案CSP可分別設置於第一半導體圖案SP1的通道區CR與第一字元線WL1a及第二字元線WL2a 之間以及第二半導體圖案SP2的通道區CR與第三字元線WL1b及第四字元線WL2b之間。電荷儲存圖案CSP可完全環繞第一半導體圖案SP1的通道區CR及第二半導體圖案SP2的通道區CR。如第一半導體圖案SP1及第二半導體圖案SP2那般，電荷儲存圖案CSP可在第一方向D1、第二方向D2及第三方向D3上彼此間隔開。電荷儲存圖案CSP中的每一者可包括隧道絕緣層TIL、電荷陷獲層CTL及阻擋絕緣層BIL。
上絕緣層130可設置於第一字元線WL1a及第二字元線WL2a以及第三字元線WL1b及第四字元線WL2b上。
圖9是示出根據本發明概念一些實施例的半導體記憶體元件的平面圖。圖10是沿著圖9所示線A-A’截取的剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件。在下文中，為了易於及便於闡釋，將省略對與圖5至圖8的上述實施例中相同的技術特徵的說明。
參照圖9及圖10，第一半導體圖案SP1可分別設置於第一源極線SL1與位元線BL的交點處，且第二半導體圖案SP2可分別設置於第二源極線SL2與位元線BL的交點處。在第二方向D2上彼此相鄰的第一半導體圖案SP1與第二半導體圖案SP2可共享位元線BL。
第一源極線SL1與第二源極線SL2可在第二方向D2上彼此相鄰，且第二分隔絕緣圖案120可設置於第一源極線SL1與第二源極線SL2之間。第一源極線SL1可在第三方向D3上延伸 且可藉由第一分隔絕緣圖案110在第一方向D1上彼此間隔開。同樣，第二源極線SL2可在第三方向D3上延伸且可藉由第一分隔絕緣圖案110在第一方向D1上彼此間隔開。
圖11是示出根據本發明概念一些實施例的半導體記憶體元件的平面圖。圖12是沿著圖11所示線A-A’截取的剖視圖，以示出根據本發明概念一些實施例的半導體記憶體元件。在下文中，為了易於及便於闡釋，將省略對與圖5至圖8的上述實施例中相同的技術特徵的說明。
參照圖11及圖12，第一半導體圖案SP1可分別設置於第一位元線BL1與第一源極線SL1的交點處，且第二半導體圖案SP2可分別設置於第二位元線BL2與第二源極線SL2的交點處。
第一位元線BL1與第二位元線BL2可在第二方向D2上彼此相鄰，且在第一方向D1上延伸的第二分隔絕緣圖案120可設置於第一位元線BL1與第二位元線BL2之間。
第一源極線SL1與第二源極線SL2可在第二方向D2上彼此相鄰，且第三分隔絕緣圖案125可設置於第二源極線SL1與第二源極線SL2之間。第一源極線SL1可在第三方向D3上延伸且可藉由第一分隔絕緣圖案110在第一方向D1上彼此間隔開。同樣，第二源極線SL2可在第三方向D3上延伸且可藉由第一分隔絕緣圖案110在第一方向D1上彼此間隔開。
第一半導體圖案SP1與第二半導體圖案SP2可相對於第三分隔絕緣圖案125鏡像對稱。舉例而言，第一堆疊結構ST1可 在第一方向D1上在一對第二分隔絕緣圖案120和第三分隔絕緣圖案125之間彼此間隔開，且第二堆疊結構ST2可在第一方向D1上在一對第二分隔絕緣圖案120和第三分隔絕緣圖案125之間彼此間隔開。第一堆疊結構ST1中的每一者可包括在第三方向D3上交替地堆疊的層間絕緣層ILD與第一半導體圖案SP1。第二堆疊結構ST2中的每一者可包括在第三方向D3上交替地堆疊的層間絕緣層ILD與第二半導體圖案SP2。
圖13、圖14及圖15是用於闡釋根據本發明概念一些實施例的半導體記憶體元件的操作的視圖。圖16是示出根據本發明概念一些實施例的半導體記憶體元件的寫入操作的電壓條件及讀取操作的電壓條件的時序圖。
圖13示出半導體記憶體元件在熱平衡狀態下的能階。
參照圖13，在其中不對源極區SR、汲極區DR以及第一字元線WL1及第二字元線WL2施加偏置的熱平衡狀態下，由於汲極區DR的P型費米能階不同於源極區SR的N型費米能階，因此汲極區DR的價帶的能階及導帶的能階可能高於源極區SR的價帶的能階及導帶的能階。舉例而言，汲極區DR的能階可高於通道區CR的能階，且源極區SR的能階可低於通道區CR的能階。舉例而言，P型費米能階Ef(P)可高於作為本徵半導體的通道區CR的本徵費米能階Ef(I)，且N型費米能階Ef(N)可低於通道區CR的本徵費米能階Ef(I)，且當汲極區DR、源極區SR及通道區CR處於熱平衡(例如，未施加汲極電壓)時，可使汲極區DR的能階、 源極區SR的能階及通道區CR的能階轉變(shift)，使得P型費米能階Ef(P)、N型費米能階Ef(N)及本徵費米能階Ef(I)具有相同的能階。
圖14示出揮發性記憶模式中的寫入操作狀態。
參照圖14及圖16，可分別向第一字元線WL1及第二字元線WL2施加彼此相反或互補的第一閘極電壓VG1與第二閘極電壓VG2。舉例而言，在揮發性記憶模式下，第一閘極電壓VG1及第二閘極電壓VG2可分別為約3伏及約-3伏。
在揮發性記憶模式下，可施加彼此相反或互補的第一閘極電壓VG1與第二閘極電壓VG2，以改變與第一字元線WL1相鄰的第一通道區CR1的能階及與第二字元線WL2相鄰的第二通道區CR2的能階。
當第一閘極電壓VG1大於第二閘極電壓VG2時，可如利用具有第一導電類型(例如，N型)的摻雜劑來摻雜第一通道區CR1那般藉由第一閘極電壓VG1改變第一通道區CR1的能階，且可如利用具有第二導電類型(例如，P型)的摻雜劑來摻雜第二通道區CR2那般藉由第二閘極電壓VG2改變第二通道區CR2的能階。因此，可在處於本徵狀態下的通道區中形成能量障壁。舉例而言，可將半導體圖案SP2的p-i-n結構改變為p-n-p-n結構，且可將電子儲存於第一通道區CR1中，且可將空穴儲存於第二通道區CR2中。當在其中通道區具有p-n-p-n結構的能階的狀態下向位元線BL施加汲極電壓VD(例如，約1伏)時，可增加汲極區 DR與第一通道區CR1之間的能量障壁，且因此經過半導體圖案SP2的汲極電流不流動，此對應於寫入零(0)狀態。
為了讀取資料0(D0)狀態，可向第一字元線WL1及第二字元線WL2施加將彼此相反或互補的第一閘極電壓VG1與第二閘極電壓VG2，且可向位元線BL施加用於讀取操作的汲極電壓VD，用於讀取操作的汲極電壓VD可低於用於資料0(D0)狀態的寫入操作的汲極電壓VD。汲極電流由於第一通道區CR1與第二通道區CR2之間的能量障壁而不流動，且因此沒有汲極電流可被確定為資料0(D0)狀態。
當第一閘極電壓VG1(例如，-3伏)小於第二閘極電壓VG2(例如，+3伏)時，可在其中施加第一閘極電壓VG1及第二閘極電壓VG2的狀態下向位元線BL施加汲極電壓VD(例如，約1伏)，且因此可減小汲極區DR與第一通道區CR1之間的能量障壁，且可減小源極區SR與第二通道區CR2之間的能量障壁。因此，汲極電流可流過半導體圖案SP2，且汲極電流的流動可對應於寫入一(1)狀態。舉例而言，可將電荷可注入至第一通道區CR1及第二通道區CR2中，且因此源極區SR與汲極區DR之間的能量障壁可消失，並且同時，半導體圖案SP2可如內部正向偏置狀態下的二極體那般進行操作。此種現象可在揮發性記憶模式下產生記憶窗口特性MW1，如圖18中所示(資料1(D1)狀態)。
為了讀取資料1(D1)狀態，可向第一字元線WL1及第二字元線WL2施加彼此相反或互補的第一閘極電壓VG1(例 如，+3伏)與第二閘極電壓VG2(例如，-3伏)，且可向位元線BL施加讀取電壓。可減小第一通道區CR1與第二通道區CR2之間的能量障壁，且因此汲極電流可流動。因此，可確定資料1(D1)狀態。
圖15示出非揮發性記憶模式中的寫入操作狀態。
參照圖15及圖16，非揮發性記憶模式下的第一閘極電壓VG1及第二閘極電壓VG2可大於揮發性記憶模式下的第一閘極電壓VG1及第二閘極電壓VG2。舉例而言，在非揮發性記憶模式下，第一閘極電壓VG1可為約11伏且第二閘極電壓VG2可為約-11伏。在非揮發性記憶模式下，可施加彼此相反或互補的第一閘極電壓VG1與第二閘極電壓VG2，以改變與第一字元線WL1相鄰的第一通道區CR1的能階及與第二字元線WL2相鄰的第二通道區CR2的能階。
當第一閘極電壓VG1大於第二閘極電壓VG2時，可如利用具有第一導電類型(例如，N型)的摻雜劑來摻雜第一通道區CR1那般藉由第一閘極電壓VG1改變第一通道區CR1的能階且可如利用具有第二導電類型(例如，P型)的摻雜劑來摻雜第二通道區CR2那般藉由第二閘極電壓VG2改變第二通道區CR2的能階。因此，可在處於本徵狀態下的通道區中形成能量障壁。舉例而言，可將半導體圖案SP2的p-i-n結構改變為p-n-p-n結構。
當在其中半導體圖案SP2具有p-n-p-n結構的能階的狀態下向位元線BL施加汲極電壓VD(例如，2伏)時，可增加汲 極區DR與第一通道區CR1之間的能量障壁，且因此經過半導體圖案SP2的汲極電流不流動，此對應於寫入0狀態。
由於非揮發性記憶模式下的第一閘極電壓VG1的絕對值及第二閘極電壓VG2的絕對值大於揮發性記憶模式下的第一閘極電壓VG1的絕對值及第二閘極電壓VG2的絕對值，因此可將電荷累積於半導體圖案SP2的第一通道區CR1及第二通道區CR2中，且可藉由熱載流子注入現象而將電荷陷獲於電荷陷獲層CTL中，或者可將儲存於電荷陷獲層CTL中的電荷釋放至第一通道區CR1及第二通道區CR2中。
舉例而言，可向源極區SR施加地電壓(例如源極電壓Vs)，可向第一字元線WL1及第二字元線WL2施加彼此相反或互補的第一閘極電壓VG1與第二閘極電壓VG2，且可向位元線BL施加預定的汲極電壓VD。舉例而言，第一閘極電壓VG1可為11伏且第二閘極電壓VG2可為-11伏，且汲極電壓VD可為約2伏。可將電子陷獲於與第一通道區CR1相鄰的電荷陷獲層CTL中，且可將空穴陷獲於與第二通道區CR2相鄰的電荷陷獲層CTL中。此種現象可在非揮發性記憶模式下產生記憶窗口特性MW2，如圖18中所示。
圖17是示出根據本發明概念一些實施例的半導體記憶體元件的操作特性隨著汲極電壓條件及閘極電壓條件變化的曲線圖。圖18是示出根據本發明概念一些實施例的半導體記憶體元件的汲極電流隨著汲極電壓變化的曲線圖。
參照圖17及圖18，隨著汲極電壓變化的汲極電流可示出滯後且可端視汲極電壓條件而具有揮發性記憶特性或非揮發性記憶特性。
記憶單元在揮發性記憶模式下具有與隨著汲極電壓變化的汲極電流的滯後的寬度對應的第一記憶窗口MW1，且記憶單元在非揮發性記憶體模式中具有與隨著汲極電壓變化的汲極電流的滯後的寬度對應的第二記憶窗口MW2。
根據本發明概念的實施例，不具有獨立資料儲存部件的記憶單元可以三維方式實施於基板上。端視電壓條件而定，記憶單元中的每一者可選擇性地在揮發性記憶模式或非揮發性記憶模式下進行操作。
儘管已參照示例性實施例闡述了本發明概念，然而對熟習此項技術者而言將顯而易見的是，在不背離本發明概念的精神及範圍的條件下，可對其作出各種改變及修改。因此，應理解，以上實施例並非限制性的，而為例示性的。因此，本發明概念的範圍將由以下申請專利範圍及其等效範圍所許可的最廣範圍的解釋來確定，而不應受上述說明約束或限制。
100:基板
120:第二分隔絕緣圖案
130:上絕緣層
A-A’:線
BIL:阻擋絕緣層
BL1:第一位元線
BL2:第二位元線
CR:通道區
CSP:電荷儲存圖案
CTL:電荷陷獲層
DR:汲極區
EP1:第一電極
EP2:第二電極
ILD:層間絕緣層
SL:第二導電線/源極線
SP1:第一半導體圖案/半導體圖案
SP2:第二半導體圖案/半導體圖案
SR:源極區
ST:堆疊結構
TIL:隧道絕緣層
WL1a:第一字元線
WL1b:第三字元線
WL2a:第二字元線
WL2b:第四字元線

Claims (20)

  1. 一種半導體記憶體元件，包括： 多條第一導電線，堆疊於第一方向上且在第二方向上縱向地延伸，所述第一方向垂直於基板的頂表面，所述第二方向平行於所述基板的所述頂表面； 多條第二導電線，在所述第一方向上縱向地延伸且在第三方向上與所述多條第一導電線間隔開，所述第三方向平行於所述基板的所述頂表面且不同於所述第二方向；以及 多個記憶單元，各自設置於所述多條第一導電線與所述多條第二導電線之間的多個交點中的對應的一者處， 其中所述多個記憶單元中的每一者包括： 半導體圖案，平行於所述基板的所述頂表面延伸，所述半導體圖案包括具有第一導電類型的源極區、具有與所述第一導電類型不同的第二導電類型的汲極區、及位於所述源極區與所述汲極區之間的通道區； 第一閘極電極及第二閘極電極，環繞所述半導體圖案的所述通道區；以及 電荷儲存圖案，位於所述半導體圖案與所述第一閘極電極及所述第二閘極電極中的每一者之間。
  2. 如請求項1所述的半導體記憶體元件， 其中所述第一閘極電極及所述第二閘極電極中的每一者在所述第一方向上縱向地延伸，且 其中所述第一閘極電極與所述第二閘極電極在所述第三方向上彼此間隔開。
  3. 如請求項1所述的半導體記憶體元件， 其中所述電荷儲存圖案包括： 電荷陷獲層，位於所述半導體圖案與所述第一閘極電極及所述第二閘極電極中的每一者之間； 阻擋絕緣層，位於所述電荷陷獲層與所述第一閘極電極及所述第二閘極電極中的每一者之間；以及 隧道絕緣層，位於所述電荷陷獲層與所述半導體圖案之間。
  4. 如請求項1所述的半導體記憶體元件， 其中所述半導體圖案在所述第三方向上縱向地延伸， 其中所述第一閘極電極及所述第二閘極電極環繞所述多個記憶單元的多個半導體圖案中的每一者，且 其中所述多個記憶單元在所述第一方向上及在所述第二方向上彼此相鄰。
  5. 如請求項1所述的半導體記憶體元件，更包括： 多個第一電極，各自設置於所述多個記憶單元的多個半導體圖案中的對應的一者與所述多條第一導電線中的對應的一者之間；以及 多個第二電極，各自設置於所述多個半導體圖案中的對應的一者與所述多條第二導電線中的對應的一者之間。
  6. 如請求項1所述的半導體記憶體元件， 其中所述半導體圖案在所述第三方向上縱向地延伸，且 其中所述源極區在所述第三方向上的長度不同於所述汲極區在所述第三方向上的長度。
  7. 如請求項1所述的半導體記憶體元件， 其中所述半導體圖案的所述通道區是本徵半導體。
  8. 如請求項1所述的半導體記憶體元件，更包括： 多個層間絕緣層，各自設置於所述多條第一導電線之中在所述第一方向上彼此相鄰的對應的一對兩條第一導電線之間以及所述記憶單元的所述多個半導體圖案之中在所述第一方向上彼此相鄰的對應的一對兩個半導體圖案之間。
  9. 一種半導體記憶體元件，包括： 多個半導體圖案，堆疊於第一方向上，所述第一方向垂直於基板的頂表面，其中所述多個半導體圖案中的每一者包括具有第一導電類型的源極區、具有與所述第一導電類型不同的第二導電類型的汲極區、及位於所述源極區與所述汲極區之間的通道區； 一對第一字元線和第二字元線，環繞所述多個半導體圖案中的每一者的通道區且在所述第一方向上縱向地延伸； 多個電荷儲存圖案，各自環繞所述多個半導體圖案中的對應的半導體圖案的通道區，且設置於所述對應的半導體圖案與所述一對第一字元線和第二字元線中的每一者之間； 多條第一導電線，堆疊於所述第一方向上，各自連接至所述多個半導體圖案中的對應的一者的汲極區；以及 第二導電線，在所述第一方向上縱向地延伸且共同連接至所述多個半導體圖案的多個源極區。
  10. 如請求項9所述的半導體記憶體元件， 其中所述多條第一導電線在第二方向上縱向地延伸，所述第二方向平行於所述基板的所述頂表面，且 其中所述多個半導體圖案中的每一者在第三方向上具有長軸，所述第三方向平行於所述基板的所述頂表面且與所述第二方向相交。
  11. 如請求項9所述的半導體記憶體元件， 其中所述多個電荷儲存圖案中的每一者包括： 電荷陷獲層，位於所述多個半導體圖案中的對應的半導體圖案與所述一對第一字元線和第二字元線中的每一者之間； 阻擋絕緣層，位於所述電荷陷獲層與所述一對第一字元線和第二字元線之間；以及 隧道絕緣層，位於所述電荷陷獲層與所述對應的半導體圖案之間。
  12. 如請求項9所述的半導體記憶體元件， 其中所述多個半導體圖案中的每一者的所述通道區是本徵半導體。
  13. 如請求項9所述的半導體記憶體元件，更包括： 多個第一電極，各自設置於所述多條第一導電線中的對應的一者與所述多個半導體圖案中的對應的一者的汲極區之間；以及 多個第二電極，各自設置於所述第二導電線與所述多個半導體圖案中的對應的一者的源極區之間。
  14. 如請求項9所述的半導體記憶體元件，更包括： 多個層間絕緣層，各自設置於所述多個半導體圖案之中在所述第一方向上彼此相鄰的對應的一對兩個半導體圖案之間以及所述多條第一導電線之中在所述第一方向上彼此相鄰的對應的一對第一導電線之間。
  15. 一種半導體記憶體元件，包括： 多條第一位元線，在第一方向上縱向地延伸且堆疊於第二方向上，所述第一方向平行於基板的頂表面，所述第二方向垂直於所述基板的所述頂表面； 多條第二位元線，在所述第一方向上縱向地延伸且堆疊於所述第二方向上，所述多條第二位元線在第三方向上與所述多條第一位元線間隔開，所述第三方向平行於所述基板的所述頂表面且與所述第一方向及所述第二方向相交； 多條源極線，在所述第二方向上在所述多條第一位元線與所述多條第二位元線之間縱向地延伸，且在所述第一方向上彼此間隔開； 多個第一記憶單元，各自設置於所述多條第一位元線與所述多條源極線的多個交點中的對應的一者處，其中所述多個第一記憶單元中的每一者包括第一半導體圖案，所述第一半導體圖案包括具有第一導電類型的第一源極區、具有與所述第一導電類型不同的第二導電類型的第一汲極區、及位於所述第一源極區與所述第一汲極區之間的第一通道區； 多個第二記憶單元，各自設置於所述多條第二位元線與所述多條源極線的多個交點中的對應的一者處，其中所述多個第二記憶單元中的每一者包括第二半導體圖案，所述第二半導體圖案包括具有所述第一導電類型的第二源極區、具有所述第二導電類型的第二汲極區、及位於所述第二源極區與所述第二汲極區之間的第二通道區； 一對第一字元線和第二字元線，環繞所述多個第一記憶單元的多個第一半導體圖案的多個第一通道區中的每一者且在所述第一方向及所述第二方向上延伸； 多個第一電荷儲存圖案，各自環繞所述多個第一半導體圖案中的對應的第一半導體圖案的第一通道區，且設置於所述對應的第一半導體圖案與所述一對第一字元線和第二字元線中的每一者之間； 一對第三字元線和第四字元線，環繞所述多個第二記憶單元的多個第二半導體圖案的多個第二通道區中的每一者，且在所述第一方向及所述第二方向上延伸；以及 多個第二電荷儲存圖案，各自環繞所述多個第二半導體圖案中的對應的第二半導體圖案的第二通道區，且設置於所述對應的第二半導體圖案與所述一對第三字元線和第四字元線中的每一者之間。
  16. 如請求項15所述的半導體記憶體元件，更包括： 多個第一分隔絕緣圖案，各自設置於所述多個第一記憶單元之中在所述第一方向上彼此相鄰的對應的一對兩個第一記憶單元之間以及所述多個第二記憶單元之中在所述第一方向上彼此相鄰的對應的一對兩個第二記憶單元之間， 其中所述多個第一分隔絕緣圖案中的每一者在所述第二方向及所述第三方向上延伸。
  17. 如請求項15所述的半導體記憶體元件， 其中所述多個第一電荷儲存圖案中的每一者包括： 第一電荷陷獲層，位於所述多個第一半導體圖案中的對應的第一半導體圖案與所述一對第一字元線和第二字元線中的每一者之間； 第一阻擋絕緣層，位於所述第一電荷陷獲層與所述一對第一字元線和第二字元線中的每一者之間；以及 第一隧道絕緣層，位於所述第一電荷陷獲層與所述對應的第一半導體圖案之間， 其中所述多個第二電荷儲存圖案中的每一者包括： 第二電荷陷獲層，位於所述多個第二半導體圖案中的對應的第二半導體圖案與所述一對第三字元線和第四字元線中的每一者之間； 第二阻擋絕緣層，位於所述第二電荷陷獲層與所述一對第三字元線和第四字元線中的每一者之間；以及 第二隧道絕緣層，位於所述第二電荷陷獲層與所述對應的第二半導體圖案之間。
  18. 如請求項15所述的半導體記憶體元件，更包括： 多個層間絕緣層，各自設置於所述多個第一半導體圖案之中在所述第二方向上彼此相鄰的對應的一對兩個第一半導體圖案之間以及所述多個第二半導體圖案之中在所述第二方向上彼此相鄰的一對第二半導體圖案之間， 其中所述多條第一位元線中的每一者設置於所述多個層間絕緣層之中在所述第二方向上彼此相鄰的一對兩個層間絕緣層之間，且 其中所述多條第二位元線中的每一者設置於所述多個層間絕緣層之中在所述第二方向上彼此相鄰的一對兩個層間絕緣層之間。
  19. 如請求項15所述的半導體記憶體元件，更包括： 一對第二分隔絕緣圖案，在所述基板上在所述第一方向及所述第二方向上延伸， 其中所述多條第一位元線及所述多條第二位元線設置於所述一對第二分隔絕緣圖案之間。
  20. 如請求項15所述的半導體記憶體元件， 其中所述多個第一半導體圖案及所述多個第二半導體圖案中的每一者平行於所述基板的所述頂表面且在所述第三方向上具有長軸。
TW110118509A 2020-10-26 2021-05-21 半導體記憶體元件 TWI759212B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0138902 2020-10-26
KR1020200138902A KR102889679B1 (ko) 2020-10-26 2020-10-26 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
TWI759212B true TWI759212B (zh) 2022-03-21
TW202217816A TW202217816A (zh) 2022-05-01

Family

ID=81257542

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110118509A TWI759212B (zh) 2020-10-26 2021-05-21 半導體記憶體元件

Country Status (4)

Country Link
US (1) US11943925B2 (zh)
KR (1) KR102889679B1 (zh)
CN (1) CN114497055A (zh)
TW (1) TWI759212B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11217494B1 (en) 2020-07-31 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US11765892B2 (en) * 2020-10-21 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and method of manufacture
US11652148B2 (en) 2021-05-13 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of selective film deposition and semiconductor feature made by the method
WO2022239237A1 (ja) * 2021-05-14 2022-11-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
KR102783895B1 (ko) 2022-05-31 2025-03-18 창신 메모리 테크놀로지즈 아이엔씨 반도체 구조 및 그의 제조 방법
CN117222222A (zh) * 2022-05-31 2023-12-12 长鑫存储技术有限公司 半导体结构及其制作方法
US12471267B2 (en) 2022-05-31 2025-11-11 Changxin Memory Technologies, Inc. Transistor and manufacturing method thereof, and memory
CN115020480A (zh) 2022-05-31 2022-09-06 长鑫存储技术有限公司 半导体结构
EP4333023A4 (en) 2022-05-31 2024-10-09 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND CORRESPONDING MANUFACTURING METHOD
EP4307368B1 (en) 2022-05-31 2025-08-27 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method therefor
US12484211B2 (en) * 2022-07-04 2025-11-25 Macronix International Co., Ltd. Memory structure with three transistors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI597821B (zh) * 2009-07-23 2017-09-01 三星電子股份有限公司 A memory semiconductor device, a manufacturing method and a method of operating the memory semiconductor device
US10546869B2 (en) * 2017-03-07 2020-01-28 Samsung Electronics Co., Ltd. Semiconductor device
WO2020152523A1 (ja) * 2019-01-25 2020-07-30 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法、及び半導体装置の動作方法
US20200273912A1 (en) * 2015-03-31 2020-08-27 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
US10784272B2 (en) * 2017-11-24 2020-09-22 Samsung Electronics Co., Ltd. Semiconductor memory devices

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100200704B1 (ko) * 1996-06-07 1999-06-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP2001203280A (ja) * 2000-01-19 2001-07-27 Nec Corp 不揮発性メモリ構造及びその製造方法
US7847338B2 (en) 2007-10-24 2010-12-07 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US8013389B2 (en) * 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
KR101134353B1 (ko) 2008-12-30 2012-04-09 한국과학기술원 고집적 반도체 융합 메모리 소자 및 그 제조방법
EP2244306B1 (en) * 2009-04-22 2014-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. A memory cell, an array, and a method for manufacturing a memory cell
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8907392B2 (en) * 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US9208883B2 (en) 2013-08-23 2015-12-08 Sandisk Technologies Inc. Three-dimensional NAND non-volatile memory devices with buried word line selectors
US10008265B2 (en) 2014-09-06 2018-06-26 NEO Semiconductor, Inc. Method and apparatus for providing three-dimensional integrated nonvolatile memory (NVM) and dynamic random access memory (DRAM) memory device
CN107924952A (zh) 2015-04-24 2018-04-17 Neo半导体公司 双功能混合存储单元
KR102609517B1 (ko) * 2016-04-21 2023-12-05 삼성전자주식회사 메모리 장치
KR101896759B1 (ko) * 2016-05-12 2018-09-07 고려대학교 산학협력단 수직 반도체 컬럼을 구비한 듀얼 게이트 메모리 소자
KR101859847B1 (ko) 2016-11-28 2018-05-18 한국과학기술원 수직 집적 다층 전면-게이트 나노선 채널 기반의 디램 및 플래쉬 메모리의 선택적 동작이 가능한 융합 메모리 및 그 제작 방법
US10535659B2 (en) * 2017-09-29 2020-01-14 Samsung Electronics Co., Ltd. Semiconductor memory devices
KR102581384B1 (ko) * 2017-12-28 2023-09-22 삼성전자주식회사 반도체 메모리 소자
KR102707836B1 (ko) * 2019-01-23 2024-09-23 삼성전자주식회사 가변 저항 메모리 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI597821B (zh) * 2009-07-23 2017-09-01 三星電子股份有限公司 A memory semiconductor device, a manufacturing method and a method of operating the memory semiconductor device
US20200273912A1 (en) * 2015-03-31 2020-08-27 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
US10546869B2 (en) * 2017-03-07 2020-01-28 Samsung Electronics Co., Ltd. Semiconductor device
US10784272B2 (en) * 2017-11-24 2020-09-22 Samsung Electronics Co., Ltd. Semiconductor memory devices
WO2020152523A1 (ja) * 2019-01-25 2020-07-30 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法、及び半導体装置の動作方法

Also Published As

Publication number Publication date
KR20220055513A (ko) 2022-05-04
CN114497055A (zh) 2022-05-13
US20220130856A1 (en) 2022-04-28
TW202217816A (zh) 2022-05-01
US11943925B2 (en) 2024-03-26
KR102889679B1 (ko) 2025-11-24

Similar Documents

Publication Publication Date Title
TWI759212B (zh) 半導體記憶體元件
US11456297B2 (en) Semiconductor memory device, method of driving the same and method of fabricating the same
US10784311B2 (en) Three-dimensional semiconductor memory devices
JP5512700B2 (ja) 半導体記憶装置およびその製造方法
KR100695164B1 (ko) 스위칭 소자로서 트랜지스터 및 다이오드를 포함하는하이브리드 타입의 비휘발성 메모리 소자
US7742330B2 (en) Semiconductor device
CN109244078B (zh) 半导体存储器件和导体结构
US12120883B2 (en) Semiconductor memory device using a ferroelectric characteristic of charge storage layer and operating method thereof
KR20020096808A (ko) 축소가능한 2개의 트랜지스터 기억 소자
US8208285B2 (en) Vertical non-volatile switch with punchthrough access and method of fabrication therefor
KR20120035870A (ko) 반도체 메모리 장치 및 그 구동 방법
WO2023195047A1 (ja) 半導体メモリ装置
US12317478B2 (en) Semiconductor memory device
TWI810965B (zh) 半導體記憶體裝置
TWI747465B (zh) 記憶體結構
US20250301652A1 (en) Memory cell array with increased source bias voltage
KR20240127212A (ko) 반도체 메모리 장치
KR20220149304A (ko) 단순한 셀 구성을 갖는 불휘발성 연상기억장치 및 그 동작방법
JP2004349352A (ja) 半導体記憶装置およびその動作方法、半導体装置ならびに携帯電子機器