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TWI889341B - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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TWI889341B
TWI889341B TW113118011A TW113118011A TWI889341B TW I889341 B TWI889341 B TW I889341B TW 113118011 A TW113118011 A TW 113118011A TW 113118011 A TW113118011 A TW 113118011A TW I889341 B TWI889341 B TW I889341B
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顏鴻聖
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群聯電子股份有限公司
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Abstract

一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。所述記憶體管理方法包括：將第一資料寫入多個超實體抹除單元中的第一超實體抹除單元的N個超實體程式化單元；根據第一資料產生N個第一暫時奇偶校驗碼，並將N個第一暫時奇偶校驗碼儲存於緩衝記憶體；將第二資料寫入多個超實體抹除單元中的第二超實體抹除單元的M個超實體程式化單元；將第二資料與N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼；以及將N個第一奇偶校驗碼寫入第二超實體抹除單元。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理技術，且特別是有關於一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。
行動電話與筆記型電腦等可攜式電子裝置在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式電子裝置中。
一般而言，記憶體儲存裝置可利用獨立節點冗餘陣列(Redundant Array of Independent Nodes，RAIN)技術來維持資料的完整性。然而，隨著記憶體儲存裝置的實體抹除單元數日漸降低(即，每一個實體抹除單元中的實體程式化單元的數量增加)，採用習知的RAIN技術的奇偶校驗碼比例，會造成有效實體抹除單元數(Number of Valid Blocks，NVB)不足的問題，導致無法符合產品規格。
以超實體抹除單元包括的多個(例如，16個)實體抹除單元分別屬於4個不同的記憶體晶粒(die)的4個不同記憶體實體平面(Plane)為例說明。習知的RAIN技術是利用一組奇偶校驗碼對一個超實體抹除單元的16個實體抹除單元進行保護，也就是資料與奇偶校驗碼的比例為15比1。例如，在執行寫入操作時，可同時根據被寫入的資料產生用以保護資料的奇偶校驗碼，而所產生的奇偶校驗碼需要儲存於此16個實體抹除單元的其中之一，使得儲存空間減少1/16。
本發明提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可節省儲存奇偶校驗碼所需的容量，並提升記憶體儲存裝置的寫入速率。
本發明的範例實施例提供一種記憶體管理方法，其用於可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個超實體抹除單元，且所述記憶體管理方法包括：將第一資料寫入所述多個超實體抹除單元中的第一超實體抹除單元的N個超實體程式化單元；根據所述第一資料產生N個第一暫時奇偶校驗碼，並將所述N個第一暫時奇偶校驗碼儲存於緩衝記憶體；將第二資料寫入所述多個超實體抹除單元中的第二超實體抹除單元的M個超實體程式化單元；將所述第二資料與所述N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼；以及將所述N個第一奇偶校驗碼儲存於所述第二超實體抹除單元。
在本發明的一範例實施例中，所述N、M為正整數，並且M等於N。
在本發明的一範例實施例中，所述N、M為正整數，並且M大於N。
在本發明的一範例實施例中，所述記憶體管理方法更包括：根據所述第二資料產生M-N個第二暫時奇偶校驗碼，並將所述M-N個第二暫時奇偶校驗碼儲存於所述緩衝記憶體。
在本發明的一範例實施例中，所述記憶體管理方法更包括：將第三資料寫入所述第一超實體抹除單元的第N+1至N+Y個超實體程式化單元，其中Y為正整數，且N+Y大於或等於M；將所述第三資料與所述M-N個第二暫時奇偶校驗碼執行編碼操作以產生M-N個第二奇偶校驗碼；以及將所述M-N個第二奇偶校驗碼寫入所述第一超實體抹除單元。
在本發明的一範例實施例中，所述N、M的值關聯於所述緩衝記憶體的容量。
在本發明的一範例實施例中，將所述第一資料寫入所述多個超實體抹除單元中的所述第一超實體抹除單元的所述N個超實體程式化單元的步驟包括：對所述N個超實體程式化單元中的前N-1個超實體程式化單元執行快取寫入操作，以將所述第一資料寫入所述前N-1個超實體程式化單元；以及對所述N個超實體程式化單元中的第N個超實體程式化單元執行一般寫入操作，以將所述第一資料寫入所述第N個超實體程式化單元。
在本發明的一範例實施例中，將所述第二資料寫入所述多個超實體抹除單元中的所述第二超實體抹除單元的所述M個超實體程式化單元的步驟包括：對所述M個超實體程式化單元中的前M-1個超實體程式化單元執行快取寫入操作，以將所述第二資料寫入所述前M-1個超實體程式化單元：以及對所述M個超實體程式化單元中的第M個超實體程式化單元執行一般寫入操作，以將所述第二資料寫入寫入所述第M個超實體程式化單元。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元及所述可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個超實體抹除單元，其中所述記憶體控制電路單元用以：將第一資料寫入所述多個超實體抹除單元中的第一超實體抹除單元的N個超實體程式化單元；根據所述第一資料產生N個第一暫時奇偶校驗碼，並將所述N個第一暫時奇偶校驗碼儲存於緩衝記憶體；將第二資料寫入所述多個超實體抹除單元中的第二超實體抹除單元的M個超實體程式化單元；將所述第二資料與所述N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼；以及將所述N個第一奇偶校驗碼儲存於所述第二超實體抹除單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：根據所述第二資料產生M-N個第二暫時奇偶校驗碼，並將所述M-N個第二暫時奇偶校驗碼儲存於所述緩衝記憶體。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：將第三資料寫入所述第一超實體抹除單元的第N+1至N+Y個超實體程式化單元，其中Y為正整數，且N+Y大於或等於M；將所述第三資料與所述M-N個第二暫時奇偶校驗碼執行編碼操作以產生M-N個第二奇偶校驗碼；以及將所述M-N個第二奇偶校驗碼寫入所述第一超實體抹除單元。
在本發明的一範例實施例中，所述記憶體控制電路單元將所述第一資料寫入所述多個超實體抹除單元中的所述第一超實體抹除單元的所述N個超實體程式化單元的操作包括：對所述N個超實體程式化單元中的前N-1個超實體程式化單元執行快取寫入操作，以將所述第一資料寫入所述前N-1個超實體程式化單元；以及對所述N個超實體程式化單元中的第N個超實體程式化單元執行一般寫入操作，以將所述第一資料寫入所述第N個超實體程式化單元。
在本發明的一範例實施例中，所述記憶體控制電路單元將所述第二資料寫入所述多個超實體抹除單元中的所述第二超實體抹除單元的所述M個超實體程式化單元的操作包括：對所述M個超實體程式化單元中的前M-1個超實體程式化單元執行快取寫入操作，以將所述第二資料寫入所述前M-1個超實體程式化單元；以及對所述M個超實體程式化單元中的第M個超實體程式化單元執行一般寫入操作，以將所述第二資料寫入所述第M個超實體程式化單元。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個超實體抹除單元。所述記憶體控制電路單元包括主機介面、記憶體介面、記憶體管理電路以及緩衝記憶體。所述主機介面耦接至主機系統。所述記憶體介面耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述緩衝記憶體耦接至所述記憶體管理電路，其中所述記憶體管理電路用以：將第一資料寫入所述多個超實體抹除單元中的第一超實體抹除單元的N個超實體程式化單元；根據所述第一資料產生N個第一暫時奇偶校驗碼，並將所述N個第一暫時奇偶校驗碼儲存於緩衝記憶體；將第二資料寫入所述多個超實體抹除單元中的第二超實體抹除單元的M個超實體程式化單元；將所述第二資料與所述N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼；以及將所述N個第一奇偶校驗碼儲存於所述第二超實體抹除單元。
在本發明的一範例實施例中，所述記憶體管理電路更用以：根據所述第二資料產生M-N個第二暫時奇偶校驗碼，並將所述M-N個第二暫時奇偶校驗碼儲存於所述緩衝記憶體。
在本發明的一範例實施例中，所述記憶體管理電路更用以：將第三資料寫入所述第一超實體抹除單元的第N+1至N+Y個超實體程式化單元，其中Y為正整數，且N+Y大於或等於M；將所述第三資料與所述M-N個第二暫時奇偶校驗碼執行編碼操作以產生M-N個第二奇偶校驗碼；以及將所述M-N個第二奇偶校驗碼寫入所述第一超實體抹除單元。
在本發明的一範例實施例中，所述記憶體管理電路將所述第一資料寫入所述多個超實體抹除單元中的所述第一超實體抹除單元的所述N個超實體程式化單元的操作包括：對所述N個超實體程式化單元中的前N-1個超實體程式化單元執行快取寫入操作，以將所述第一資料寫入所述前N-1個超實體程式化單元；以及對所述N個超實體程式化單元中的第N個超實體程式化單元執行一般寫入操作，以將所述第一資料寫入所述第N個超實體程式化單元。
在本發明的一範例實施例中，所述記憶體管理電路將所述第二資料寫入所述多個超實體抹除單元中的所述第二超實體抹除單元的M個超實體程式化單元的操作包括：對所述M個超實體程式化單元中的前M-1個超實體程式化單元執行快取寫入操作，以將所述第二資料寫入所述前M-1個超實體程式化單元；以及對所述M個超實體程式化單元中的第M個超實體程式化單元執行一般寫入操作，以將所述第二資料寫入所述第M個超實體程式化單元。
基於上述，本發明的記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可藉由將奇偶校驗碼暫時儲存於緩衝記憶體的方式來降低可複寫式非揮發性記憶體模組用以儲存奇偶校驗碼的容量，並且增加超實體抹除單元中可使用快取寫入操作的範圍，以提升記憶體儲存裝置的效能。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42及可複寫式非揮發性記憶體模組43。
連接介面單元41用以耦接至主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件互連介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速率會大於上實體程式化單元的寫入速率，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(Page)或是實體扇(Sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(Block)。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52及記憶體介面53。
記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。
在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。
主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以取得與識別主機系統11的指令與資料。例如，主機系統11的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收(Garbage Collection, GC)操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元42還包括錯誤檢查與校正電路54、緩衝記憶體55及電源管理電路56。
錯誤檢查與校正電路54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11取得寫入指令時，錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。緩衝記憶體55可例如是靜態隨機存取記憶體(Static Random-Access Memory，SRAM)。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。
在本範例實施例中，可複寫式非揮發性記憶體模組43包括多個實體抹除單元，並且每一個實體抹除單元包括多個實體程式化單元。特別是，記憶體管理電路51可將屬於不同記憶體晶粒(LUN，亦稱為die)的不同記憶體實體平面(Plane)的數個實體抹除單元組合成一個超實體抹除單元來進行操作(例如，資料的抹除、寫入或讀取操作)，而超實體抹除單元中的每一個超實體程式化單元是由每一個實體抹除單元的其中一個實體程式化單元所組成。
圖6是根據本發明的範例實施例所繪示的超實體抹除單元的示意圖。請參照圖6，以超實體抹除單元SB0為例，記憶體管理電路51將可複寫式非揮發性記憶體模組43的每一個記憶體晶粒(LUN 0~3)中的每一個記憶體實體平面(Plane 0~3)中的第一個實體抹除單元(Block 0)綁定為超實體抹除單元SB0。類似地，記憶體管理電路51將可複寫式非揮發性記憶體模組43的每一個記憶體晶粒(LUN 0~3)中的每一個記憶體實體平面(Plane 0~3)中的第二個實體抹除單元(Block 1)綁定為超實體抹除單元SB1。前述綁定而成的超實體抹除單元SB0(或超實體抹除單元SB1)中的多個實體抹除單元可同時作動，且不一定需要同步作動。例如，當記憶體晶粒(LUN 0)的記憶體實體平面(Plane 0)的第一個實體抹除單元(Block 0)在被寫入時，記憶體晶粒(LUN 0)的記憶體實體平面(Plane 1)的第一實體抹除單元(Block 0)也可同時被寫入。另外，前述的超實體抹除單元SB0中的多個實體抹除單元與超實體抹除單元SB1中的多個實體抹除單元不可同時作動。
在一範例實施例中，記憶體管理電路51將超實體抹除單元SB0以及其下一個超實體抹除單元(即，超實體抹除單元SB1)，綁定為一個結合式超實體抹除單元SBC。在另一範例實施例中，記憶體管理電路51可將任意二個超實體抹除單元綁定為一個結合式超實體抹除單元SBC。例如，記憶體管理電路51可將超實體抹除單元SB0與由每一個記憶體晶粒(LUN 0~3)中的每一個記憶體實體平面(Plane 0~3)中的第三個實體抹除單元(Block 2)綁定成的一超實體抹除單元綁定為一個結合式超實體抹除單元SBC。
在一範例實施例中，記憶體管理電路51將資料(例如，第一資料)寫入超實體抹除單元SB0的N個超實體程式化單元，其中N為正整數。以圖6的寫入順序1(Program Sequence 1)的部分為例，N為24。記憶體管理電路51將第一資料寫入超實體抹除單元SB0中的每一個實體抹除單元的24個實體程式化單元中。例如，記憶體管理電路51對超實體抹除單元SB0中的每一個實體抹除單元的所述24個實體程式化單元中的前23個實體程式化單元組成的前23個超實體程式化單元執行快取寫入(Cache Program)操作，以將第一資料寫入此23個超實體程式化單元。例如，記憶體管理電路51對超實體抹除單元SB0中的每一個實體抹除單元的所述24個實體程式化單元中的第24個實體程式化單元組成的第24個超實體程式化單元執行一般寫入(Normal Program)操作，以將第一資料寫入此第24個超實體程式化單元。
一般而言，可複寫式非揮發性記憶體模組43的每一個實體平面(Plane 0~3)具有一快取暫存器(Cache Register)以及一頁暫存器(Page Register)，記憶體管理電路51在執行寫入操作時，將寫入指令序列與資料傳輸至可複寫式非揮發性記憶體模組43，可複寫式非揮發性記憶體模組43是依序將資料寫入快取暫存器以及頁暫存器，之後再將資料寫入可複寫式非揮發性記憶體模組43，以完成寫入操作。在快取暫存器中的資料被寫入頁暫存器之後，可複寫式非揮發性記憶體模組43可清除快取暫存器中的資料，並且由記憶體管理電路51取得下一筆資料並寫入快取暫存器。此兩種暫存器的相互配合可提升記憶體儲存裝置10的寫入速度。例如，在一般寫入操作的狀況下，當資料從頁暫存器寫入可複寫式非揮發性記憶體模組43時，雖然快取暫存器中的資料已被清除，但可複寫式非揮發性記憶體模組43仍要待到頁暫存器中的資料被完全寫入可複寫式非揮發性記憶體模組43之後，才可將下一筆資料寫入快取暫存器。例如，當可複寫式非揮發性記憶體模組43執行快取寫入操作時，當資料從頁暫存器寫入可複寫式非揮發性記憶體模組43時，記憶體管理電路51可同時將下一筆資料寫入快取暫存器。據此，記憶體管理電路51採用執行快取寫入操作的方式，可提升記憶體儲存裝置10的寫入速度，有效提升記憶體儲存裝置10的效能。
圖6的範例實施例中，是根據超實體程式化單元在超實體抹除單元中的排列順序依序寫入，例如從Page 0至Page23依序寫入。在另一範例實施例中，記憶體管理電路51可指定任意順序寫入，例如在Page 0未被寫入的情況下，由Page 1開始寫入。
在一範例實施例中，資料0~15被寫入超實體抹除單元SB0中的同一個超實體程式化單元Page 0。記憶體管理電路51是依序將資料0~15個別寫入超實體抹除單元SB0中的超實體程式化單元Page 0的每一個實體程式化單元，記憶體管理電路51並不是同時將資料0~15寫入超實體抹除單元SB0中的超實體程式化單元Page 0的每一個實體程式化單元。
在一範例實施例中，記憶體管理電路51根據第一資料產生24個第一暫時奇偶校驗碼，每一個暫時奇偶校驗碼對應一個超實體程式化單元。例如，在第一資料中的資料0~15依序被寫入超實體抹除單元SB0中的超實體程式化單元Page 0的過程中，記憶體管理電路51可依序對資料0~15進行編碼操作(例如，XOR運算)，以得到對應於超實體抹除單元SB0中的超實體程式化單元Page 0的第一暫時奇偶校驗碼。例如，記憶體管理電路51是依序將資料0~15個別寫入超實體抹除單元SB0中的超實體程式化單元Page 0的每一個實體程式化單元，意即，在完成對資料0的編碼操作後，記憶體管理電路51即可先將資料0寫入超實體抹除單元SB0中的超實體程式化單元Page 0。特別是，N的值關聯於緩衝記憶體55的容量。據此，記憶體管理電路51可將此24個第一暫時奇偶校驗碼儲存於緩衝記憶體55，以節省可複寫式非揮發性記憶體模組43用以儲存奇偶校驗碼的容量。
在一範例實施例中，記憶體管理電路51將資料(例如，第二資料)寫入超實體抹除單元SB1的M個超實體程式化單元，其中M為正整數，並且M等於N。以圖6的寫入順序2(Program Sequence 2)的部分為例，M為24。記憶體管理電路51將第二資料寫入超實體抹除單元SB1中的每一個實體抹除單元的24個實體程式化單元中。例如，記憶體管理電路51對超實體抹除單元SB1中的每一個實體抹除單元的所述24個實體程式化單元中的前23個實體程式化單元組成的前23個超實體程式化單元執行快取寫入操作，以將第二資料寫入此23個超實體程式化單元。例如，記憶體管理電路51對超實體抹除單元SB1中的每一個實體抹除單元的所述24個實體程式化單元中的第24個實體程式化單元組成的第24個超實體程式化單元執行一般寫入操作，以將第二資料寫入此第24個超實體程式化單元。關於記憶體管理電路51執行一般寫入操作及快取寫入操作的實施細節，已於前述的範例實施例中詳細說明，故不在此重述。記憶體管理電路51採用執行快取寫入操作的方式，可提升記憶體儲存裝置10的寫入速度，有效提升記憶體儲存裝置10的效能。
在一範例實施例中，記憶體管理電路51從緩衝記憶體55中取得前述的24個第一暫時奇偶校驗碼，並將預計被寫入超實體抹除單元SB1中的24個超實體程式化單元的第二資料與前述的24個第一暫時奇偶校驗碼執行編碼操作(例如，XOR運算)以產生24個第一奇偶校驗碼。例如，在資料384~398依序被寫入超實體抹除單元SB1中的超實體程式化單元Page 0的過程中，記憶體管理電路51可依序對資料384~398以及儲存於緩衝記憶體55的第一暫時奇偶校驗碼進行編碼操作(例如，XOR運算)，以得到對應於超實體抹除單元SB1中的超實體程式化單元Page 0的第一奇偶校驗碼。例如，在完成對資料384及第一暫時奇偶校驗碼的編碼操作並更新第一暫時奇偶校驗碼後，記憶體管理電路51即可先將資料384寫入超實體抹除單元SB1中的超實體程式化單元Page 0。例如，在完成對資料398及更新後的第一暫時奇偶校驗碼的編碼操作(記憶體管理電路51計算出第1個第一奇偶校驗碼)後，記憶體管理電路51可將其計算出的第一奇偶校驗碼(也就是資料399)寫入超實體抹除單元SB1中。
關於寫入順序2至寫入順序4的實施細節，可參考寫入順序1與寫入順序2，故不在此重述。
根據上述，藉由透過記憶體管理電路51將超實體抹除單元SB0以及超實體抹除單元SB1綁定為一個結合式超實體抹除單元SBC的方式，可以節省可複寫式非揮發性記憶體模組43用以儲存奇偶校驗碼的容量（如圖6所示，型態D(Type D)代表超實體程式化單元用以儲存資料，型態P(Type P)代表超實體程式化單元用以儲存奇偶校驗碼），並且增加可用以執行快取寫入操作的超實體程式化單元，以提升記憶體儲存裝置10的效能。
圖7是根據本發明的範例實施例所繪示的超實體抹除單元的示意圖。請參照圖7，記憶體管理電路51將超實體抹除單元SB0以及其下一個超實體抹除單元(即，超實體抹除單元SB1)，綁定為一個分散式超實體抹除單元SBD。記憶體管理電路51亦可將任意二個超實體抹除單元，例如超實體抹除單元SB0與SB2，綁定為一個分散式超實體抹除單元SBD。
在一範例實施例中，記憶體管理電路51將資料(例如，第一資料)寫入超實體抹除單元SB0的N個超實體程式化單元，其中N為正整數。以圖7的寫入順序1(Program Sequence 1)的部分為例，N為24。記憶體管理電路51將第一資料寫入超實體抹除單元SB0中的每一個實體抹除單元的24個實體程式化單元中。例如，記憶體管理電路51對超實體抹除單元SB0中的每一個實體抹除單元的所述24個實體程式化單元中的前23個實體程式化單元組成的前23個超實體程式化單元執行快取寫入操作，以將第一資料寫入此23個超實體程式化單元。例如，記憶體管理電路51對超實體抹除單元SB0中的每一個實體抹除單元的所述24個實體程式化單元中的第24個實體程式化單元組成的第24個超實體程式化單元執行一般寫入操作，以將第一資料寫入此第24個超實體程式化單元。關於記憶體管理電路51執行一般寫入操作及快取寫入操作的實施細節已於前述的範例實施例中詳細說明，故不在此重述。記憶體管理電路51採用執行快取寫入操作的方式，可提升記憶體儲存裝置10的寫入速度，有效提升記憶體儲存裝置10的效能。
在一範例實施例中，記憶體管理電路51根據第一資料產生24個第一暫時奇偶校驗碼。關於記憶體管理電路51產生第一暫時奇偶校驗碼的實施細節已於前述的範例實施例中詳細說明，故不在此重述。特別是，N的值關聯於緩衝記憶體55的容量。據此，記憶體管理電路51可將此24個第一暫時奇偶校驗碼儲存於緩衝記憶體55，以節省可複寫式非揮發性記憶體模組43用以儲存奇偶校驗碼的容量。
在一範例實施例中，記憶體管理電路51將資料(例如，第二資料)寫入超實體抹除單元SB1的M個超實體程式化單元，其中M為正整數，並且M大於N。以圖7的寫入順序2(Program Sequence 2)的部分為例，M為48。記憶體管理電路51將第二資料寫入超實體抹除單元SB1中的每一個實體抹除單元的48個實體程式化單元中。例如，記憶體管理電路51對超實體抹除單元SB1中每一個實體抹除單元中的所述48個實體程式化單元中的前47個實體程式化單元組成的前47個超實體程式化單元執行快取寫入操作，以將第二資料寫入此47個超實體程式化單元。例如，記憶體管理電路51對超實體抹除單元SB1中的每一個實體抹除單元中的所述48個實體程式化單元中的第48個實體程式化單元組成的第48個超實體程式化單元執行一般寫入操作，以將第二資料寫入此第48個超實體程式化單元。關於記憶體管理電路51執行一般寫入操作及快取寫入操作的實施細節已於前述的範例實施例中詳細說明，故不在此重述。記憶體管理電路51採用執行快取寫入操作的方式，可提升記憶體儲存裝置10的寫入速度，有效提升記憶體儲存裝置10的效能。
在一範例實施例中，記憶體管理電路51從緩衝記憶體55中取得前述的24個第一暫時奇偶校驗碼，並將預計被寫入超實體抹除單元SB1中的24個超實體程式化單元的第二資料與前述的24個第一暫時奇偶校驗碼執行編碼操作以產生24個第一奇偶校驗碼，並將此24個第一奇偶校驗碼儲存於第二超實體抹除單元SB1。另外，記憶體管理電路51根據預計寫入超實體抹除單元SB1中的另外24個超實體程式化單元的第二資料產生M-N個(即，24個)第二暫時奇偶校驗碼。關於記憶體管理電路51產生暫時奇偶校驗碼以及奇偶校驗碼的實施細節，可參考前述的範例實施例，故不在此重述。
在一範例實施例中，記憶體管理電路51將前述的24個第二暫時奇偶校驗碼儲存於緩衝記憶體55，以節省可複寫式非揮發性記憶體模組43用以儲存奇偶校驗碼的容量。特別是，M-N的值關聯於緩衝記憶體55的容量。
在一範例實施例中，記憶體管理電路51將資料(例如，第三資料)寫入第一超實體抹除單元SB0的第N+1至N+Y個超實體程式化單元，其中Y為正整數，且N+Y大於或等於M。以圖7的寫入順序3(Program Sequence 3)的部分為例，N+1等於25，且N+Y等於48。例如，記憶體管理電路51對超實體抹除單元SB0中的第25個超實體程式化單元至第47個超實體程式化單元執行快取寫入操作，以將第三資料寫入超實體抹除單元SB0中的第25個至第47個超實體程式化單元。例如，記憶體管理電路51對超實體抹除單元SB0中的第48個超實體程式化單元執行一般寫入操作，以將第三資料寫入超實體抹除單元SB0中的第48個超實體程式化單元。關於記憶體管理電路51執行一般寫入操作及快取寫入操作的實施細節已於前述的範例實施例中詳細說明，故不在此重述。記憶體管理電路51採用執行快取寫入操作的方式，可提升記憶體儲存裝置10的寫入速度，有效提升記憶體儲存裝置10的效能。
在一範例實施例中，記憶體管理電路51將預計被寫入超實體抹除單元SB0中的第25個超實體程式化單元至第48個超實體程式化單元中的第三資料與前述的24個第二暫時奇偶校驗碼執行編碼操作以產生24個第二奇偶校驗碼。關於記憶體管理電路51產生奇偶校驗碼的實施細節，可參考前述的範例實施例，故不在此重述。記憶體管理電路51將此24個第二奇偶校驗碼儲存於超實體抹除單元SB0中。
關於寫入順序4至寫入順序6的實施細節，可參考寫入順序2與寫入順序3，故不在此重述。
根據上述，藉由透過記憶體管理電路51將超實體抹除單元SB0以及超實體抹除單元SB1綁定為一個分散式超實體抹除單元SBD的方式，可以節省可複寫式非揮發性記憶體模組43用以儲存奇偶校驗碼的容量（如圖7所示，型態D(Type D)代表超實體程式化單元用以儲存資料，型態P(Type P)代表超實體程式化單元用以儲存奇偶校驗碼，型態P/D(Type P/D)代表超實體程式化單元用以儲存資料或奇偶校驗碼），並且增加可用以執行快取寫入操作的超實體程式化單元，以提升記憶體儲存裝置10的效能。
圖8是根據本發明的範例實施例所繪示的記憶體管理方法的流程圖。請參照圖8，在步驟S801中，對第一超實體抹除單元的N個超實體程式化單元中的前N-1個超實體程式化單元執行快取寫入操作，以將第一資料寫入前N-1個超實體程式化單元。在步驟S802中，對第一超實體抹除單元的N個超實體程式化單元中的第N個超實體程式化單元執行一般寫入操作，以將第一資料寫入第N個超實體程式化單元。在步驟S803中，根據第一資料產生N個第一暫時奇偶校驗碼，並將N個第一暫時奇偶校驗碼儲存於緩衝記憶體。在步驟S804中，對第二超實體抹除單元的M個超實體程式化單元中的前M-1個超實體程式化單元執行快取寫入操作，以將第二資料寫入前M-1個超實體程式化單元，其中M等於N。在步驟S805中，對第二超實體抹除單元的M個超實體程式化單元中的第M個超實體程式化單元執行一般寫入操作，以將第二資料寫入第M個超實體程式化單元。在步驟S806中，將第二資料與N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼。在步驟S807中，將N個第一奇偶校驗碼寫入第二超實體抹除單元。
圖9是根據本發明的範例實施例所繪示的記憶體管理方法的流程圖。請參照圖9，在步驟S901中，對第一超實體抹除單元的N個超實體程式化單元中的前N-1個超實體程式化單元執行快取寫入操作，以將第一資料寫入前N-1個超實體程式化單元。在步驟S902中，對第一超實體抹除單元的N個超實體程式化單元中的第N個超實體程式化單元執行一般寫入操作，以將第一資料寫入第N個超實體程式化單元。在步驟S903中，根據第一資料產生N個第一暫時奇偶校驗碼，並將N個第一暫時奇偶校驗碼儲存於緩衝記憶體。在步驟S904中，對第二超實體抹除單元的M個超實體程式化單元中的前M-1個超實體程式化單元執行快取寫入操作，以將第二資料寫入前M-1個超實體程式化單元，其中M大於N。在步驟S905中，對第二超實體抹除單元的M個超實體程式化單元中的第M個超實體程式化單元執行一般寫入操作，以將第二資料寫入第M個超實體程式化單元。在步驟S906中，將第二資料與N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼，並且根據第二資料產生M-N個第二暫時奇偶校驗碼。在步驟S907中，將N個第一奇偶校驗碼寫入第二超實體抹除單元，並且，並將M-N個第二暫時奇偶校驗碼儲存於緩衝記憶體。在步驟S908中，將第三資料寫入第一超實體抹除單元的第N+1至N+Y個超實體程式化單元，其中Y為正整數，且N+Y大於或等於M。在步驟S909中，將第三資料與M-N個第二暫時奇偶校驗碼執行編碼操作以產生M-N個第二奇偶校驗碼。在步驟S910中，將M-N個第二奇偶校驗碼寫入第一超實體抹除單元。
圖10是根據本發明的範例實施例所繪示的記憶體管理方法的流程圖。請參照圖10，在步驟S1001中，將第一資料寫入多個超實體抹除單元中的第一超實體抹除單元的N個超實體程式化單元。在步驟S1002中，根據第一資料產生N個第一暫時奇偶校驗碼，並將N個第一暫時奇偶校驗碼儲存於緩衝記憶體。在步驟S1003中，將第二資料寫入多個超實體抹除單元中的第二超實體抹除單元的M個超實體程式化單元。在步驟S1004中，將第二資料與N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼。在步驟S1005中，將N個第一奇偶校驗碼寫入第二超實體抹除單元。
關於圖8至圖10中各步驟已詳細說明如上，故不在此重述。值得注意的是，圖8至圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖8至圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明的記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，藉由將奇偶校驗碼暫時儲存於緩衝記憶體的方式來降低可複寫式非揮發性記憶體模組用以儲存奇偶校驗碼的容量，並且增加超實體抹除單元中可使用快取寫入操作的範圍，以提升記憶體儲存裝置的效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置 11、31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204: 無線記憶體儲存裝置 205: 全球定位系統模組 206: 網路介面卡 207: 無線傳輸裝置 208: 鍵盤 209: 螢幕 210: 喇叭 32: SD卡 33: CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 41:連接介面單元 42:記憶體控制電路單元 43:可複寫式非揮發性記憶體模組 51:記憶體管理電路 52:主機介面 53:記憶體介面 54:錯誤檢查與校正電路 55:緩衝記憶體 56:電源管理電路 S801:步驟(對第一超實體抹除單元的N個超實體程式化單元中的前N-1個超實體程式化單元執行快取寫入操作，以將第一資料寫入前N-1個超實體程式化單元) S802:步驟(對第一超實體抹除單元的N個超實體程式化單元中的第N個超實體程式化單元執行一般寫入操作，以將第一資料寫入第N個超實體程式化單元) S803:步驟(根據第一資料產生N個第一暫時奇偶校驗碼，並將N個第一暫時奇偶校驗碼儲存於緩衝記憶體) S804:步驟(對第二超實體抹除單元的M個超實體程式化單元中的前M-1個超實體程式化單元執行快取寫入操作，以將第二資料寫入前M-1個超實體程式化單元，其中M等於N) S805:步驟(對第二超實體抹除單元的M個超實體程式化單元中的第M個超實體程式化單元執行一般寫入操作，以將第二資料寫入第M個超實體程式化單元) S806:步驟(將第二資料與N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼) S807:步驟(將N個第一奇偶校驗碼寫入第二超實體抹除單元) S901:步驟(對第一超實體抹除單元的N個超實體程式化單元中的前N-1個超實體程式化單元執行快取寫入操作，以將第一資料寫入前N-1個超實體程式化單元) S902:步驟(對第一超實體抹除單元的N個超實體程式化單元中的第N個超實體程式化單元執行一般寫入操作，以將第一資料寫入第N個超實體程式化單元) S903:步驟(根據第一資料產生N個第一暫時奇偶校驗碼，並將N個第一暫時奇偶校驗碼儲存於緩衝記憶體) S904:步驟(對第二超實體抹除單元的M個超實體程式化單元中的前M-1個超實體程式化單元執行快取寫入操作，以將第二資料寫入前M-1個超實體程式化單元，其中M大於N) S905:步驟(對第二超實體抹除單元的M個超實體程式化單元中的第M個超實體程式化單元執行一般寫入操作，以將第二資料寫入第M個超實體程式化單元) S906:步驟(將第二資料與N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼，並且根據第二資料產生M-N個第二暫時奇偶校驗碼) S907:步驟(將N個第一奇偶校驗碼寫入第二超實體抹除單元，並且，並將M-N個第二暫時奇偶校驗碼儲存於緩衝記憶體) S908:步驟(將第三資料寫入第一超實體抹除單元的第N+1至N+Y個超實體程式化單元，其中Y為正整數，且N+Y大於或等於M) S909:步驟(將第三資料與M-N個第二暫時奇偶校驗碼執行編碼操作以產生M-N個第二奇偶校驗碼) S910:步驟(將M-N個第二奇偶校驗碼寫入第一超實體抹除單元) S1001:步驟(將第一資料寫入多個超實體抹除單元中的第一超實體抹除單元的N個超實體程式化單元) S1002:步驟(根據第一資料產生N個第一暫時奇偶校驗碼，並將N個第一暫時奇偶校驗碼儲存於緩衝記憶體) S1003:步驟(將第二資料寫入多個超實體抹除單元中的第二超實體抹除單元的M個超實體程式化單元) S1004:步驟(將第二資料與N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼) S1005:步驟(將N個第一奇偶校驗碼寫入第二超實體抹除單元) SB0、SB1超實體抹除單元 SBC:結合式超實體抹除單元 SBD:分散式超實體抹除單元
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的範例實施例所繪示的超實體抹除單元的示意圖。 圖7是根據本發明的範例實施例所繪示的超實體抹除單元的示意圖。 圖8是根據本發明的範例實施例所繪示的記憶體管理方法的流程圖。 圖9是根據本發明的範例實施例所繪示的記憶體管理方法的流程圖。 圖10是根據本發明的範例實施例所繪示的記憶體管理方法的流程圖。
S1001:步驟(將第一資料寫入多個超實體抹除單元中的第一超實體抹除單元的N個超實體程式化單元)
S1002:步驟(根據第一資料產生N個第一暫時奇偶校驗碼，並將N個第一暫時奇偶校驗碼儲存於緩衝記憶體)
S1003:步驟(將第二資料寫入多個超實體抹除單元中的第二超實體抹除單元的M個超實體程式化單元)
S1004:步驟(將第二資料與N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼)
S1005:步驟(將N個第一奇偶校驗碼寫入第二超實體抹除單元)

Claims (24)

  1. 一種記憶體管理方法，用於可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個超實體抹除單元，該記憶體管理方法包括： 將第一資料寫入該些超實體抹除單元中的第一超實體抹除單元的N個超實體程式化單元； 根據該第一資料產生N個第一暫時奇偶校驗碼，並將該N個第一暫時奇偶校驗碼儲存於緩衝記憶體； 將第二資料寫入該些超實體抹除單元中的第二超實體抹除單元的M個超實體程式化單元； 將該第二資料與該N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼；以及 將該N個第一奇偶校驗碼寫入該第二超實體抹除單元，其中N、M為正整數。
  2. 如請求項1所述的記憶體管理方法，其中M等於N。
  3. 如請求項1所述的記憶體管理方法，其中M大於N。
  4. 如請求項3所述的記憶體管理方法，更包括： 根據該第二資料產生M-N個第二暫時奇偶校驗碼，並將該M-N個第二暫時奇偶校驗碼儲存於該緩衝記憶體。
  5. 如請求項4所述的記憶體管理方法，更包括： 將第三資料寫入該第一超實體抹除單元的第N+1至N+Y個超實體程式化單元，其中Y為正整數，且N+Y大於或等於M； 將該第三資料與該M-N個第二暫時奇偶校驗碼執行編碼操作以產生M-N個第二奇偶校驗碼；以及 將該M-N個第二奇偶校驗碼寫入該第一超實體抹除單元。
  6. 如請求項1所述的記憶體管理方法，其中N、M的值關聯於該緩衝記憶體的容量。
  7. 如請求項1所述的記憶體管理方法，其中將該第一資料寫入該些超實體抹除單元中的該第一超實體抹除單元的該N個超實體程式化單元的步驟包括： 對該N個超實體程式化單元中的前N-1個超實體程式化單元執行快取寫入操作，以將該第一資料寫入該前N-1個超實體程式化單元；以及 對該N個超實體程式化單元中的第N個超實體程式化單元執行一般寫入操作，以將該第一資料寫入該第N個超實體程式化單元。
  8. 如請求項1所述的記憶體管理方法，其中將該第二資料寫入該些超實體抹除單元中的該第二超實體抹除單元的該M個超實體程式化單元的步驟包括： 對該M個超實體程式化單元中的前M-1個超實體程式化單元執行快取寫入操作，以將該第二資料寫入該前M-1個超實體程式化單元；以及 對該M個超實體程式化單元中的第M個超實體程式化單元執行一般寫入操作，以將該第二資料寫入該第M個超實體程式化單元。
  9. 一種記憶體儲存裝置，包括： 連接介面單元，用以耦接至主機系統； 可複寫式非揮發性記憶體模組，包括多個超實體抹除單元； 記憶體控制電路單元，耦接至該連接介面單元及該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以： 將第一資料寫入該些超實體抹除單元中的第一超實體抹除單元的N個超實體程式化單元； 根據該第一資料產生N個第一暫時奇偶校驗碼，並將該N個第一暫時奇偶校驗碼儲存於緩衝記憶體； 將第二資料寫入該些超實體抹除單元中的第二超實體抹除單元的M個超實體程式化單元； 將該第二資料與該N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼；以及 將該N個第一奇偶校驗碼寫入該第二超實體抹除單元，其中N、M為正整數。
  10. 如請求項9所述的記憶體儲存裝置，其中M等於N。
  11. 如請求項9所述的記憶體儲存裝置，其中M大於N。
  12. 如請求項11所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 根據該第二資料產生M-N個第二暫時奇偶校驗碼，並將該M-N個第二暫時奇偶校驗碼儲存於該緩衝記憶體。
  13. 如請求項12所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 將第三資料寫入該第一超實體抹除單元的第N+1至N+Y個超實體程式化單元，其中Y為正整數，且N+Y大於或等於M； 將該第三資料與該M-N個第二暫時奇偶校驗碼執行編碼操作以產生M-N個第二奇偶校驗碼；以及 將該M-N個第二奇偶校驗碼寫入該第一超實體抹除單元。
  14. 如請求項9所述的記憶體儲存裝置，其中N、M的值關聯於該緩衝記憶體的容量。
  15. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元將該第一資料寫入該些超實體抹除單元中的該第一超實體抹除單元的該N個超實體程式化單元的操作包括： 對該N個超實體程式化單元中的前N-1個超實體程式化單元執行快取寫入操作，以將該第一資料寫入該前N-1個超實體程式化單元；以及 對該N個超實體程式化單元中的第N個超實體程式化單元執行一般寫入操作，以將該第一資料寫入該第N個超實體程式化單元。
  16. 如請求項9所述的記憶體儲存裝置，其中該記憶體控制電路單元將該第二資料寫入該些超實體抹除單元中的該第二超實體抹除單元的該M個超實體程式化單元的操作包括： 對該M個超實體程式化單元中的前M-1個超實體程式化單元執行快取寫入操作，以將該第二資料寫入該前M-1個超實體程式化單元；以及 對該M個超實體程式化單元中的第M個超實體程式化單元執行一般寫入操作，以將該第二資料寫入該第M個超實體程式化單元。
  17. 一種記憶體控制電路單元，用以控制可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個超實體抹除單元，且該記憶體控制電路單元包括： 主機介面，耦接至主機系統； 記憶體介面，耦接至該可複寫式非揮發性記憶體模組； 記憶體管理電路，耦接至該主機介面與該記憶體介面；以及 緩衝記憶體，耦接至該記憶體管理電路， 其中該記憶體管理電路用以： 將第一資料寫入該些超實體抹除單元中的第一超實體抹除單元的N個超實體程式化單元； 根據該第一資料產生N個第一暫時奇偶校驗碼，並將該N個第一暫時奇偶校驗碼儲存於該緩衝記憶體； 將第二資料寫入該些超實體抹除單元中的第二超實體抹除單元的M個超實體程式化單元； 將該第二資料與該N個第一暫時奇偶校驗碼執行編碼操作以產生N個第一奇偶校驗碼；以及 將該N個第一奇偶校驗碼寫入該第二超實體抹除單元，其中N、M為正整數。
  18. 如請求項17所述的記憶體控制電路單元，其中M等於N。
  19. 如請求項17所述的記憶體控制電路單元，其中M大於N。
  20. 如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路更用以： 根據該第二資料產生M-N個第二暫時奇偶校驗碼，並將該M-N個第二暫時奇偶校驗碼儲存於該緩衝記憶體。
  21. 如請求項20所述的記憶體控制電路單元，其中該記憶體管理電路更用以： 將第三資料寫入該第一超實體抹除單元的第N+1至N+Y個超實體程式化單元，其中Y為正整數，且N+Y大於或等於M； 將該第三資料與該M-N個第二暫時奇偶校驗碼執行編碼操作以產生M-N個第二奇偶校驗碼；以及 將該M-N個第二奇偶校驗碼寫入該第一超實體抹除單元。
  22. 如請求項17所述的記憶體控制電路單元，其中N、M的值關聯於該緩衝記憶體的容量。
  23. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路將該第一資料寫入該些超實體抹除單元中的該第一超實體抹除單元的該N個超實體程式化單元的操作包括： 對該N個超實體程式化單元中的前N-1個超實體程式化單元執行快取寫入操作，以將該第一資料寫入該前N-1個超實體程式化單元；以及 對該N個超實體程式化單元中的第N個超實體程式化單元執行一般寫入操作，以將該第一資料寫入該第N個超實體程式化單元。
  24. 如請求項17所述的記憶體控制電路單元，其中該記憶體管理電路將該第二資料寫入該些超實體抹除單元中的該第二超實體抹除單元的該M個超實體程式化單元的操作包括： 對該M個超實體程式化單元中的前M-1個超實體程式化單元執行快取寫入操作，以將該第二資料寫入該前M-1個超實體程式化單元；以及 對該M個超實體程式化單元中的第M個超實體程式化單元執行一般寫入操作，以將該第二資料寫入該第M個超實體程式化單元。
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