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CN118605800A - 存储器管理方法、存储器存储装置及存储器控制电路单元 - Google Patents

存储器管理方法、存储器存储装置及存储器控制电路单元 Download PDF

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CN118605800A
CN118605800A CN202410641181.XA CN202410641181A CN118605800A CN 118605800 A CN118605800 A CN 118605800A CN 202410641181 A CN202410641181 A CN 202410641181A CN 118605800 A CN118605800 A CN 118605800A
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CN202410641181.XA
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颜鸿圣
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Phison Electronics Corp
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Phison Electronics Corp
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Publication date
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Abstract

本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元。所述存储器管理方法包括：将第一数据写入多个超实体抹除单元中的第一超实体抹除单元的N个超实体程序化单元；根据第一数据产生N个第一暂时奇偶校验码，并将N个第一暂时奇偶校验码存储于缓冲存储器；将第二数据写入多个超实体抹除单元中的第二超实体抹除单元的M个超实体程序化单元；将第二数据与N个第一暂时奇偶校验码执行编码操作以产生N个第一奇偶校验码；以及将N个第一奇偶校验码写入第二超实体抹除单元。

Description

存储器管理方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器管理技术，尤其涉及一种存储器管理方法、存储器存储装置及存储器控制电路单元。
背景技术
移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。
一般而言，存储器存储装置可利用独立节点冗余阵列(Redundant Array ofIndependent Nodes，RAIN)技术来维持数据的完整性。然而，随着存储器存储装置的实体抹除单元数日渐降低(即，每一个实体抹除单元中的实体程序化单元的数量增加)，采用现有的RAIN技术的奇偶校验码比例，会造成有效实体抹除单元数(Number of Valid Blocks，NVB)不足的问题，导致无法符合产品规格。
以超实体抹除单元包括的多个(例如，16个)实体抹除单元分别属于4个不同的存储器晶粒(die)的4个不同存储器实体平面(Plane)为例说明。现有的RAIN技术是利用一组奇偶校验码对一个超实体抹除单元的16个实体抹除单元进行保护，也就是数据与奇偶校验码的比例为15比1。例如，在执行写入操作时，可同时根据被写入的数据产生用以保护数据的奇偶校验码，而所产生的奇偶校验码需要存储于此16个实体抹除单元的其中之一，使得存储空间减少1/16。
发明内容
本发明提供一种存储器管理方法、存储器存储装置及存储器控制电路单元，可节省存储奇偶校验码所需的容量，并提升存储器存储装置的写入速率。
本发明的范例实施例提供一种存储器管理方法，其用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个超实体抹除单元，且所述存储器管理方法包括：将第一数据写入所述多个超实体抹除单元中的第一超实体抹除单元的N个超实体程序化单元；根据所述第一数据产生N个第一暂时奇偶校验码，并将所述N个第一暂时奇偶校验码存储于缓冲存储器；将第二数据写入所述多个超实体抹除单元中的第二超实体抹除单元的M个超实体程序化单元；将所述第二数据与所述N个第一暂时奇偶校验码执行编码操作以产生N个第一奇偶校验码；以及将所述N个第一奇偶校验码写入所述第二超实体抹除单元。
在本发明的范例实施例中，所述N、M为正整数，并且M等于N。
在本发明的范例实施例中，所述N、M为正整数，并且M大于N。
在本发明的范例实施例中，所述存储器管理方法更包括：根据所述第二数据产生M-N个第二暂时奇偶校验码，并将所述M-N个第二暂时奇偶校验码存储于所述缓冲存储器。
在本发明的范例实施例中，所述存储器管理方法还包括：将第三数据写入所述第一超实体抹除单元的第N+1至N+Y个超实体程序化单元，其中Y为正整数，且N+Y大于或等于M；将所述第三数据与所述M-N个第二暂时奇偶校验码执行编码操作以产生M-N个第二奇偶校验码；以及将所述M-N个第二奇偶校验码写入所述第一超实体抹除单元。
在本发明的范例实施例中，所述N、M的值关联于所述缓冲存储器的容量。
在本发明的范例实施例中，将所述第一数据写入所述多个超实体抹除单元中的所述第一超实体抹除单元的所述N个超实体程序化单元的步骤包括：对所述N个超实体程序化单元中的前N-1个超实体程序化单元执行快取写入操作，以将所述第一数据写入所述前N-1个超实体程序化单元；以及对所述N个超实体程序化单元中的第N个超实体程序化单元执行一般写入操作，以将所述第一数据写入所述第N个超实体程序化单元。
在本发明的范例实施例中，将所述第二数据写入所述多个超实体抹除单元中的所述第二超实体抹除单元的所述M个超实体程序化单元的步骤包括：对所述M个超实体程序化单元中的前M-1个超实体程序化单元执行快取写入操作，以将所述第二数据写入所述前M-1个超实体程序化单元：以及对所述M个超实体程序化单元中的第M个超实体程序化单元执行一般写入操作，以将所述第二数据写入写入所述第M个超实体程序化单元。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元及所述可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个超实体抹除单元，其中所述存储器控制电路单元用以：将第一数据写入所述多个超实体抹除单元中的第一超实体抹除单元的N个超实体程序化单元；根据所述第一数据产生N个第一暂时奇偶校验码，并将所述N个第一暂时奇偶校验码存储于缓冲存储器；将第二数据写入所述多个超实体抹除单元中的第二超实体抹除单元的M个超实体程序化单元；将所述第二数据与所述N个第一暂时奇偶校验码执行编码操作以产生N个第一奇偶校验码；以及将所述N个第一奇偶校验码存储于所述第二超实体抹除单元。
在本发明的范例实施例中，所述存储器控制电路单元更用以：根据所述第二数据产生M-N个第二暂时奇偶校验码，并将所述M-N个第二暂时奇偶校验码存储于所述缓冲存储器。
在本发明的范例实施例中，所述存储器控制电路单元更用以：将第三数据写入所述第一超实体抹除单元的第N+1至N+Y个超实体程序化单元，其中Y为正整数，且N+Y大于或等于M；将所述第三数据与所述M-N个第二暂时奇偶校验码执行编码操作以产生M-N个第二奇偶校验码；以及将所述M-N个第二奇偶校验码写入所述第一超实体抹除单元。
在本发明的范例实施例中，所述存储器控制电路单元将所述第一数据写入所述多个超实体抹除单元中的所述第一超实体抹除单元的所述N个超实体程序化单元的操作包括：对所述N个超实体程序化单元中的前N-1个超实体程序化单元执行快取写入操作，以将所述第一数据写入所述前N-1个超实体程序化单元；以及对所述N个超实体程序化单元中的第N个超实体程序化单元执行一般写入操作，以将所述第一数据写入所述第N个超实体程序化单元。
在本发明的范例实施例中，所述存储器控制电路单元将所述第二数据写入所述多个超实体抹除单元中的所述第二超实体抹除单元的所述M个超实体程序化单元的操作包括：对所述M个超实体程序化单元中的前M-1个超实体程序化单元执行快取写入操作，以将所述第二数据写入所述前M-1个超实体程序化单元；以及对所述M个超实体程序化单元中的第M个超实体程序化单元执行一般写入操作，以将所述第二数据写入所述第M个超实体程序化单元。
本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个超实体抹除单元。所述存储器控制电路单元包括主机接口、存储器接口、存储器管理电路以及缓冲存储器。所述主机接口耦接至主机系统。所述存储器界面耦接至所述可复写式非易失性存储器模块。所述存储器管理电路耦接至所述主机接口与所述存储器接口。所述缓冲存储器耦接至所述存储器管理电路，其中所述存储器管理电路用以：将第一数据写入所述多个超实体抹除单元中的第一超实体抹除单元的N个超实体程序化单元；根据所述第一数据产生N个第一暂时奇偶校验码，并将所述N个第一暂时奇偶校验码存储于缓冲存储器；将第二数据写入所述多个超实体抹除单元中的第二超实体抹除单元的M个超实体程序化单元；将所述第二数据与所述N个第一暂时奇偶校验码执行编码操作以产生N个第一奇偶校验码；以及将所述N个第一奇偶校验码存储于所述第二超实体抹除单元。
在本发明的范例实施例中，所述存储器管理电路更用以：根据所述第二数据产生M-N个第二暂时奇偶校验码，并将所述M-N个第二暂时奇偶校验码存储于所述缓冲存储器。
在本发明的范例实施例中，所述存储器管理电路更用以：将第三数据写入所述第一超实体抹除单元的第N+1至N+Y个超实体程序化单元，其中Y为正整数，且N+Y大于或等于M；将所述第三数据与所述M-N个第二暂时奇偶校验码执行编码操作以产生M-N个第二奇偶校验码；以及将所述M-N个第二奇偶校验码写入所述第一超实体抹除单元。
在本发明的范例实施例中，所述存储器管理电路将所述第一数据写入所述多个超实体抹除单元中的所述第一超实体抹除单元的所述N个超实体程序化单元的操作包括：对所述N个超实体程序化单元中的前N-1个超实体程序化单元执行快取写入操作，以将所述第一数据写入所述前N-1个超实体程序化单元；以及对所述N个超实体程序化单元中的第N个超实体程序化单元执行一般写入操作，以将所述第一数据写入所述第N个超实体程序化单元。
在本发明的范例实施例中，所述存储器管理电路将所述第二数据写入所述多个超实体抹除单元中的所述第二超实体抹除单元的M个超实体程序化单元的操作包括：对所述M个超实体程序化单元中的前M-1个超实体程序化单元执行快取写入操作，以将所述第二数据写入所述前M-1个超实体程序化单元；以及对所述M个超实体程序化单元中的第M个超实体程序化单元执行一般写入操作，以将所述第二数据写入所述第M个超实体程序化单元。
基于上述，本发明的存储器管理方法、存储器存储装置及存储器控制电路单元，可通过将奇偶校验码暂时存储于缓冲存储器的方式来降低可复写式非易失性存储器模块用以存储奇偶校验码的容量，并且增加超实体抹除单元中可使用快取写入操作的范围，以提升存储器存储装置的效能。
附图说明
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的范例实施例所示出的存储器控制电路单元的概要方块图；
图6是根据本发明的范例实施例所示出的超实体抹除单元的示意图；
图7是根据本发明的范例实施例所示出的超实体抹除单元的示意图；
图8是根据本发明的范例实施例所示出的存储器管理方法的流程图；
图9是根据本发明的范例实施例所示出的存储器管理方法的流程图；
图10是根据本发明的范例实施例所示出的存储器管理方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。
在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。
在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42及可复写式非易失性存储器模块43。
连接接口单元41用以连接至主机系统11。存储器存储装置10可经由连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于高速外设部件互连(Peripheral Component Interconnect Express,PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(Serial AdvancedTechnology Attachment,SATA)标准、并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(UltraHigh Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。
存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。
在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(Page)或是实体扇(Sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(Block)。
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。
存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。
在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。
主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以取得与识别主机系统11的指令与数据。例如，主机系统11的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCIExpress标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是兼容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收(Garbage Collection,GC)操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。
错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11取得写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。缓冲存储器55可例如是静态随机存取存储器(Static Random-Access Memory，SRAM)。
在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。
在本范例实施例中，可复写式非易失性存储器模块43包括多个实体抹除单元，并且每一个实体抹除单元包括多个实体程序化单元。特别是，存储器管理电路51可将属于不同存储器晶粒(LUN，亦称为die)的不同存储器实体平面(Plane)的数个实体抹除单元组合成一个超实体抹除单元来进行操作(例如，数据的抹除、写入或读取操作)，而超实体抹除单元中的每一个超实体程序化单元是由每一个实体抹除单元的其中一个实体程序化单元所组成。
图6是根据本发明的范例实施例所示出的超实体抹除单元的示意图。请参照图6，以超实体抹除单元SB0为例，存储器管理电路51将可复写式非易失性存储器模块43的每一个存储器晶粒(LUN 0～3)中的每一个存储器实体平面(Plane 0～3)中的第一个实体抹除单元(Block 0)绑定为超实体抹除单元SB0。类似地，存储器管理电路51将可复写式非易失性存储器模块43的每一个存储器晶粒(LUN 0～3)中的每一个存储器实体平面(Plane 0～3)中的第二个实体抹除单元(Block 1)绑定为超实体抹除单元SB1。前述绑定而成的超实体抹除单元SB0(或超实体抹除单元SB1)中的多个实体抹除单元可同时作动，且不一定需要同步作动。例如，当存储器晶粒(LUN 0)的存储器实体平面(Plane 0)的第一个实体抹除单元(Block 0)在被写入时，存储器晶粒(LUN 0)的存储器实体平面(Plane 1)的第一实体抹除单元(Block 0)也可同时被写入。另外，前述的超实体抹除单元SB0中的多个实体抹除单元与超实体抹除单元SB1中的多个实体抹除单元不可同时作动。
在一范例实施例中，存储器管理电路51将超实体抹除单元SB0以及其下一个超实体抹除单元(即，超实体抹除单元SB1)，绑定为一个结合式超实体抹除单元SBC。在另一范例实施例中，存储器管理电路51可将任意二个超实体抹除单元绑定为一个结合式超实体抹除单元SBC。例如，存储器管理电路51可将超实体抹除单元SB0与由每一个存储器晶粒(LUN 0～3)中的每一个存储器实体平面(Plane 0～3)中的第三个实体抹除单元(Block 2)绑定成的一超实体抹除单元绑定为一个结合式超实体抹除单元SBC。
在一范例实施例中，存储器管理电路51将数据(例如，第一数据)写入超实体抹除单元SB0的N个超实体程序化单元，其中N为正整数。以图6的写入顺序1(Program Sequence1)的部分为例，N为24。存储器管理电路51将第一数据写入超实体抹除单元SB0中的每一个实体抹除单元的24个实体程序化单元中。例如，存储器管理电路51对超实体抹除单元SB0中的每一个实体抹除单元的所述24个实体程序化单元中的前23个实体程序化单元组成的前23个超实体程序化单元执行快取写入(Cache Program)操作，以将第一数据写入此23个超实体程序化单元。例如，存储器管理电路51对超实体抹除单元SB0中的每一个实体抹除单元的所述24个实体程序化单元中的第24个实体程序化单元组成的第24个超实体程序化单元执行一般写入(Normal Program)操作，以将第一数据写入此第24个超实体程序化单元。
一般而言，可复写式非易失性存储器模块43的每一个实体平面(Plane 0～3)具有一快取缓存器(Cache Register)(未示出)以及一页缓存器(Page Register)(未示出)，存储器管理电路51在执行写入操作时，将写入指令序列与数据传输至可复写式非易失性存储器模块43，可复写式非易失性存储器模块43是依序将数据写入快取缓存器以及页缓存器，之后再将数据写入可复写式非易失性存储器模块43，以完成写入操作。在快取缓存器中的数据被写入页缓存器之后，可复写式非易失性存储器模块43可清除快取缓存器中的数据，并且由存储器管理电路51取得下一笔数据并写入快取缓存器。此两种缓存器的相互配合可提升存储器存储装置10的写入速度。例如，在一般写入操作的状况下，当数据从页缓存器写入可复写式非易失性存储器模块43时，虽然快取缓存器中的数据已被清除，但可复写式非易失性存储器模块43仍要待到页缓存器中的数据被完全写入可复写式非易失性存储器模块43之后，才可将下一笔数据写入快取缓存器。例如，当可复写式非易失性存储器模块43执行快取写入操作时，当数据从页缓存器写入可复写式非易失性存储器模块43时，存储器管理电路51可同时将下一笔数据写入快取缓存器。据此，存储器管理电路51采用执行快取写入操作的方式，可提升存储器存储装置10的写入速度，有效提升存储器存储装置10的效能。
图6的范例实施例中，是根据超实体程序化单元在超实体抹除单元中的排列顺序依序写入，例如从Page 0至Page23依序写入。在另一范例实施例中，存储器管理电路51可指定任意顺序写入，例如在Page 0未被写入的情况下，由Page 1开始写入。
在一范例实施例中，数据0～15被写入超实体抹除单元SB0中的同一个超实体程序化单元Page 0。存储器管理电路51是依序将数据0～15个别写入超实体抹除单元SB0中的超实体程序化单元Page 0的每一个实体程序化单元，存储器管理电路51并不是同时将数据0～15写入超实体抹除单元SB0中的超实体程序化单元Page 0的每一个实体程序化单元。
在一范例实施例中，存储器管理电路51根据第一数据产生24个第一暂时奇偶校验码，每一个暂时奇偶校验码对应一个超实体程序化单元。例如，在第一数据中的数据0～15依序被写入超实体抹除单元SB0中的超实体程序化单元Page 0的过程中，存储器管理电路51可依序对数据0～15进行编码操作(例如，XOR运算)，以得到对应于超实体抹除单元SB0中的超实体程序化单元Page 0的第一暂时奇偶校验码。例如，存储器管理电路51是依序将数据0～15个别写入超实体抹除单元SB0中的超实体程序化单元Page 0的每一个实体程序化单元，意即，在完成对数据0的编码操作后，存储器管理电路51即可先将数据0写入超实体抹除单元SB0中的超实体程序化单元Page 0。特别是，N的值关联于缓冲存储器55的容量。据此，存储器管理电路51可将此24个第一暂时奇偶校验码存储于缓冲存储器55，以节省可复写式非易失性存储器模块43用以存储奇偶校验码的容量。
在一范例实施例中，存储器管理电路51将数据(例如，第二数据)写入超实体抹除单元SB1的M个超实体程序化单元，其中M为正整数，并且M等于N。以图6的写入顺序2(Program Sequence 2)的部分为例，M为24。存储器管理电路51将第二数据写入超实体抹除单元SB1中的每一个实体抹除单元的24个实体程序化单元中。例如，存储器管理电路51对超实体抹除单元SB1中的每一个实体抹除单元的所述24个实体程序化单元中的前23个实体程序化单元组成的前23个超实体程序化单元执行快取写入操作，以将第二数据写入此23个超实体程序化单元。例如，存储器管理电路51对超实体抹除单元SB1中的每一个实体抹除单元的所述24个实体程序化单元中的第24个实体程序化单元组成的第24个超实体程序化单元执行一般写入操作，以将第二数据写入此第24个超实体程序化单元。关于存储器管理电路51执行一般写入操作及快取写入操作的实施细节，已于前述的范例实施例中详细说明，故不在此重述。存储器管理电路51采用执行快取写入操作的方式，可提升存储器存储装置10的写入速度，有效提升存储器存储装置10的效能。
在一范例实施例中，存储器管理电路51从缓冲存储器55中取得前述的24个第一暂时奇偶校验码，并将预计被写入超实体抹除单元SB1中的24个超实体程序化单元的第二数据与前述的24个第一暂时奇偶校验码执行编码操作(例如，XOR运算)以产生24个第一奇偶校验码。例如，在数据384～398依序被写入超实体抹除单元SB1中的超实体程序化单元Page0的过程中，存储器管理电路51可依序对数据384～398以及存储于缓冲存储器55的第一暂时奇偶校验码进行编码操作(例如，XOR运算)，以得到对应于超实体抹除单元SB1中的超实体程序化单元Page 0的第一奇偶校验码。例如，在完成对数据384及第一暂时奇偶校验码的编码操作并更新第一暂时奇偶校验码后，存储器管理电路51即可先将数据384写入超实体抹除单元SB1中的超实体程序化单元Page 0。例如，在完成对数据398及更新后的第一暂时奇偶校验码的编码操作(存储器管理电路51计算出第1个第一奇偶校验码)后，存储器管理电路51可将其计算出的第一奇偶校验码(也就是数据399)写入超实体抹除单元SB1中。
关于写入顺序2至写入顺序4的实施细节，可参考写入顺序1与写入顺序2，故不在此重述。
根据上述，通过存储器管理电路51将超实体抹除单元SB0以及超实体抹除单元SB1绑定为一个结合式超实体抹除单元SBC的方式，可以节省可复写式非易失性存储器模块43用以存储奇偶校验码的容量(如图6所示，型态D(Type D)代表超实体程序化单元用以存储数据，型态P(Type P)代表超实体程序化单元用以存储奇偶校验码)，并且增加可用以执行快取写入操作的超实体程序化单元，以提升存储器存储装置10的效能。
图7是根据本发明的范例实施例所示出的超实体抹除单元的示意图。请参照图7，存储器管理电路51将超实体抹除单元SB0以及其下一个超实体抹除单元(即，超实体抹除单元SB1)，绑定为一个分布式超实体抹除单元SBD。存储器管理电路51亦可将任意二个超实体抹除单元，例如超实体抹除单元SB0与SB2，绑定为一个分布式超实体抹除单元SBD。
在一范例实施例中，存储器管理电路51将数据(例如，第一数据)写入超实体抹除单元SB0的N个超实体程序化单元，其中N为正整数。以图7的写入顺序1(Program Sequence1)的部分为例，N为24。存储器管理电路51将第一数据写入超实体抹除单元SB0中的每一个实体抹除单元的24个实体程序化单元中。例如，存储器管理电路51对超实体抹除单元SB0中的每一个实体抹除单元的所述24个实体程序化单元中的前23个实体程序化单元组成的前23个超实体程序化单元执行快取写入操作，以将第一数据写入此23个超实体程序化单元。例如，存储器管理电路51对超实体抹除单元SB0中的每一个实体抹除单元的所述24个实体程序化单元中的第24个实体程序化单元组成的第24个超实体程序化单元执行一般写入操作，以将第一数据写入此第24个超实体程序化单元。关于存储器管理电路51执行一般写入操作及快取写入操作的实施细节已于前述的范例实施例中详细说明，故不在此重述。存储器管理电路51采用执行快取写入操作的方式，可提升存储器存储装置10的写入速度，有效提升存储器存储装置10的效能。
在一范例实施例中，存储器管理电路51根据第一数据产生24个第一暂时奇偶校验码。关于存储器管理电路51产生第一暂时奇偶校验码的实施细节已于前述的范例实施例中详细说明，故不在此重述。特别是，N的值关联于缓冲存储器55的容量。据此，存储器管理电路51可将此24个第一暂时奇偶校验码存储于缓冲存储器55，以节省可复写式非易失性存储器模块43用以存储奇偶校验码的容量。
在一范例实施例中，存储器管理电路51将数据(例如，第二数据)写入超实体抹除单元SB1的M个超实体程序化单元，其中M为正整数，并且M大于N。以图7的写入顺序2(Program Sequence 2)的部分为例，M为48。存储器管理电路51将第二数据写入超实体抹除单元SB1中的每一个实体抹除单元的48个实体程序化单元中。例如，存储器管理电路51对超实体抹除单元SB1中每一个实体抹除单元中的所述48个实体程序化单元中的前47个实体程序化单元组成的前47个超实体程序化单元执行快取写入操作，以将第二数据写入此47个超实体程序化单元。例如，存储器管理电路51对超实体抹除单元SB1中的每一个实体抹除单元中的所述48个实体程序化单元中的第48个实体程序化单元组成的第48个超实体程序化单元执行一般写入操作，以将第二数据写入此第48个超实体程序化单元。关于存储器管理电路51执行一般写入操作及快取写入操作的实施细节已于前述的范例实施例中详细说明，故不在此重述。存储器管理电路51采用执行快取写入操作的方式，可提升存储器存储装置10的写入速度，有效提升存储器存储装置10的效能。
在一范例实施例中，存储器管理电路51从缓冲存储器55中取得前述的24个第一暂时奇偶校验码，并将预计被写入超实体抹除单元SB1中的24个超实体程序化单元的第二数据与前述的24个第一暂时奇偶校验码执行编码操作以产生24个第一奇偶校验码，并将此24个第一奇偶校验码存储于第二超实体抹除单元SB1。另外，存储器管理电路51根据预计写入超实体抹除单元SB1中的另外24个超实体程序化单元的第二数据产生M-N个(即，24个)第二暂时奇偶校验码。关于存储器管理电路51产生暂时奇偶校验码以及奇偶校验码的实施细节，可参考前述的范例实施例，故不在此重述。
在一范例实施例中，存储器管理电路51将前述的24个第二暂时奇偶校验码存储于缓冲存储器55，以节省可复写式非易失性存储器模块43用以存储奇偶校验码的容量。特别是，M-N的值关联于缓冲存储器55的容量。
在一范例实施例中，存储器管理电路51将数据(例如，第三数据)写入第一超实体抹除单元SB0的第N+1至N+Y个超实体程序化单元，其中Y为正整数，且N+Y大于或等于M。以图7的写入顺序3(Program Sequence 3)的部分为例，N+1等于25，且N+Y等于48。例如，存储器管理电路51对超实体抹除单元SB0中的第25个超实体程序化单元至第47个超实体程序化单元执行快取写入操作，以将第三数据写入超实体抹除单元SB0中的第25个至第47个超实体程序化单元。例如，存储器管理电路51对超实体抹除单元SB0中的第48个超实体程序化单元执行一般写入操作，以将第三数据写入超实体抹除单元SB0中的第48个超实体程序化单元。关于存储器管理电路51执行一般写入操作及快取写入操作的实施细节已于前述的范例实施例中详细说明，故不在此重述。存储器管理电路51采用执行快取写入操作的方式，可提升存储器存储装置10的写入速度，有效提升存储器存储装置10的效能。
在一范例实施例中，存储器管理电路51将预计被写入超实体抹除单元SB0中的第25个超实体程序化单元至第48个超实体程序化单元中的第三数据与前述的24个第二暂时奇偶校验码执行编码操作以产生24个第二奇偶校验码。关于存储器管理电路51产生奇偶校验码的实施细节，可参考前述的范例实施例，故不在此重述。存储器管理电路51将此24个第二奇偶校验码存储于超实体抹除单元SB0中。
关于写入顺序4至写入顺序6的实施细节，可参考写入顺序2与写入顺序3，故不在此重述。
根据上述，通过存储器管理电路51将超实体抹除单元SB0以及超实体抹除单元SB1绑定为一个分布式超实体抹除单元SBD的方式，可以节省可复写式非易失性存储器模块43用以存储奇偶校验码的容量(如图7所示，型态D(Type D)代表超实体程序化单元用以存储数据，型态P(Type P)代表超实体程序化单元用以存储奇偶校验码，型态P/D(Type P/D)代表超实体程序化单元用以存储数据或奇偶校验码)，并且增加可用以执行快取写入操作的超实体程序化单元，以提升存储器存储装置10的效能。
图8是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图8，在步骤S801中，对第一超实体抹除单元的N个超实体程序化单元中的前N-1个超实体程序化单元执行快取写入操作，以将第一数据写入前N-1个超实体程序化单元。在步骤S802中，对第一超实体抹除单元的N个超实体程序化单元中的第N个超实体程序化单元执行一般写入操作，以将第一数据写入第N个超实体程序化单元。在步骤S803中，根据第一数据产生N个第一暂时奇偶校验码，并将N个第一暂时奇偶校验码存储于缓冲存储器。在步骤S804中，对第二超实体抹除单元的M个超实体程序化单元中的前M-1个超实体程序化单元执行快取写入操作，以将第二数据写入前M-1个超实体程序化单元，其中M等于N。在步骤S805中，对第二超实体抹除单元的M个超实体程序化单元中的第M个超实体程序化单元执行一般写入操作，以将第二数据写入第M个超实体程序化单元。在步骤S806中，将第二数据与N个第一暂时奇偶校验码执行编码操作以产生N个第一奇偶校验码。在步骤S807中，将N个第一奇偶校验码写入第二超实体抹除单元。
图9是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图9，在步骤S901中，对第一超实体抹除单元的N个超实体程序化单元中的前N-1个超实体程序化单元执行快取写入操作，以将第一数据写入前N-1个超实体程序化单元。在步骤S902中，对第一超实体抹除单元的N个超实体程序化单元中的第N个超实体程序化单元执行一般写入操作，以将第一数据写入第N个超实体程序化单元。在步骤S903中，根据第一数据产生N个第一暂时奇偶校验码，并将N个第一暂时奇偶校验码存储于缓冲存储器。在步骤S904中，对第二超实体抹除单元的M个超实体程序化单元中的前M-1个超实体程序化单元执行快取写入操作，以将第二数据写入前M-1个超实体程序化单元，其中M大于N。在步骤S905中，对第二超实体抹除单元的M个超实体程序化单元中的第M个超实体程序化单元执行一般写入操作，以将第二数据写入第M个超实体程序化单元。在步骤S906中，将第二数据与N个第一暂时奇偶校验码执行编码操作以产生N个第一奇偶校验码，并且根据第二数据产生M-N个第二暂时奇偶校验码。在步骤S907中，将N个第一奇偶校验码写入第二超实体抹除单元，并且，并将M-N个第二暂时奇偶校验码存储于缓冲存储器。在步骤S908中，将第三数据写入第一超实体抹除单元的第N+1至N+Y个超实体程序化单元，其中Y为正整数，且N+Y大于或等于M。在步骤S909中，将第三数据与M-N个第二暂时奇偶校验码执行编码操作以产生M-N个第二奇偶校验码。在步骤S910中，将M-N个第二奇偶校验码写入第一超实体抹除单元。
图10是根据本发明的范例实施例所示出的存储器管理方法的流程图。请参照图10，在步骤S1001中，将第一数据写入多个超实体抹除单元中的第一超实体抹除单元的N个超实体程序化单元。在步骤S1002中，根据第一数据产生N个第一暂时奇偶校验码，并将N个第一暂时奇偶校验码存储于缓冲存储器。在步骤S1003中，将第二数据写入多个超实体抹除单元中的第二超实体抹除单元的M个超实体程序化单元。在步骤S1004中，将第二数据与N个第一暂时奇偶校验码执行编码操作以产生N个第一奇偶校验码。在步骤S1005中，将N个第一奇偶校验码写入第二超实体抹除单元。
关于图8至图10中各步骤已详细说明如上，故不在此重述。值得注意的是，图8至图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图8至图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明的存储器管理方法、存储器存储装置及存储器控制电路单元，通过将奇偶校验码暂时存储于缓冲存储器的方式来降低可复写式非易失性存储器模块用以存储奇偶校验码的容量，并且增加超实体抹除单元中可使用快取写入操作的范围，以提升存储器存储装置的效能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (24)

1.一种存储器管理方法，其特征在于，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个超实体抹除单元，且所述存储器管理方法包括：
将第一数据写入所述多个超实体抹除单元中的第一超实体抹除单元的N个超实体程序化单元；
根据所述第一数据产生N个第一暂时奇偶校验码，并将所述N个第一暂时奇偶校验码存储于缓冲存储器；
将第二数据写入所述多个超实体抹除单元中的第二超实体抹除单元的M个超实体程序化单元；
将所述第二数据与所述N个第一暂时奇偶校验码执行编码操作以产生N个第一奇偶校验码；以及
将所述N个第一奇偶校验码写入所述第二超实体抹除单元。
2.根据权利要求1所述的存储器管理方法，其中N、M为正整数，并且M等于N。
3.根据权利要求1所述的存储器管理方法，其中N、M为正整数，并且M大于N。
4.根据权利要求3所述的存储器管理方法，还包括：
根据所述第二数据产生M-N个第二暂时奇偶校验码，并将所述M-N个第二暂时奇偶校验码存储于所述缓冲存储器。
5.根据权利要求4所述的存储器管理方法，还包括：
将第三数据写入所述第一超实体抹除单元的第N+1至N+Y个超实体程序化单元，其中Y为正整数，且N+Y大于或等于M；
将所述第三数据与所述M-N个第二暂时奇偶校验码执行编码操作以产生M-N个第二奇偶校验码；以及
将所述M-N个第二奇偶校验码写入所述第一超实体抹除单元。
6.根据权利要求1所述的存储器管理方法，其中N、M的值关联于所述缓冲存储器的容量。
7.根据权利要求1所述的存储器管理方法，其中将所述第一数据写入所述多个超实体抹除单元中的所述第一超实体抹除单元的所述N个超实体程序化单元的步骤包括：
对所述N个超实体程序化单元中的前N-1个超实体程序化单元执行快取写入操作，以将所述第一数据写入所述前N-1个超实体程序化单元；以及
对所述N个超实体程序化单元中的第N个超实体程序化单元执行一般写入操作，以将所述第一数据写入所述第N个超实体程序化单元。
8.根据权利要求1所述的存储器管理方法，其中将所述第二数据写入所述多个超实体抹除单元中的所述第二超实体抹除单元的所述M个超实体程序化单元的步骤包括：
对所述M个超实体程序化单元中的前M-1个超实体程序化单元执行快取写入操作，以将所述第二数据写入所述前M-1个超实体程序化单元；以及
对所述M个超实体程序化单元中的第M个超实体程序化单元执行一般写入操作，以将所述第二数据写入所述第M个超实体程序化单元。
9.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块，包括多个超实体抹除单元；
存储器控制电路单元，连接至所述连接接口单元及所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以：
将第一数据写入所述多个超实体抹除单元中的第一超实体抹除单元的N个超实体程序化单元；
根据所述第一数据产生N个第一暂时奇偶校验码，并将所述N个第一暂时奇偶校验码存储于缓冲存储器；
将第二数据写入所述多个超实体抹除单元中的第二超实体抹除单元的M个超实体程序化单元；
将所述第二数据与所述N个第一暂时奇偶校验码执行编码操作以产生N个第一奇偶校验码；以及
将所述N个第一奇偶校验码写入所述第二超实体抹除单元。
10.根据权利要求9所述的存储器存储装置，其中N、M为正整数，并且M等于N。
11.根据权利要求10所述的存储器存储装置，其中N、M为正整数，并且M大于N。
12.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元还用以：
根据所述第二数据产生M-N个第二暂时奇偶校验码，并将所述M-N个第二暂时奇偶校验码存储于所述缓冲存储器。
13.根据权利要求12所述的存储器存储装置，其中所述存储器控制电路单元还用以：
将第三数据写入所述第一超实体抹除单元的第N+1至N+Y个超实体程序化单元，其中Y为正整数，且N+Y大于或等于M；
将所述第三数据与所述M-N个第二暂时奇偶校验码执行编码操作以产生M-N个第二奇偶校验码；以及
将所述M-N个第二奇偶校验码写入所述第一超实体抹除单元。
14.根据权利要求9所述的存储器存储装置，其中N、M的值关联于所述缓冲存储器的容量。
15.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元将所述第一数据写入所述多个超实体抹除单元中的所述第一超实体抹除单元的所述N个超实体程序化单元的操作包括：
对所述N个超实体程序化单元中的前N-1个超实体程序化单元执行快取写入操作，以将所述第一数据写入所述前N-1个超实体程序化单元；以及
对所述N个超实体程序化单元中的第N个超实体程序化单元执行一般写入操作，以将所述第一数据写入所述第N个超实体程序化单元。
16.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元将所述第二数据写入所述多个超实体抹除单元中的所述第二超实体抹除单元的所述M个超实体程序化单元的操作包括：
对所述M个超实体程序化单元中的前M-1个超实体程序化单元执行快取写入操作，以将所述第二数据写入所述前M-1个超实体程序化单元；以及
对所述M个超实体程序化单元中的第M个超实体程序化单元执行一般写入操作，以将所述第二数据写入所述第M个超实体程序化单元。
17.一种存储器控制电路单元，其特征在于，用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个超实体抹除单元，且所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；
存储器管理电路，连接至所述主机接口与所述存储器接口；以及
缓冲存储器，耦接至所述存储器管理电路，
其中所述存储器管理电路用以：
将第一数据写入所述多个超实体抹除单元中的第一超实体抹除单元的N个超实体程序化单元；
根据所述第一数据产生N个第一暂时奇偶校验码，并将所述N个第一暂时奇偶校验码存储于缓冲存储器；
将第二数据写入所述多个超实体抹除单元中的第二超实体抹除单元的M个超实体程序化单元；
将所述第二数据与所述N个第一暂时奇偶校验码执行编码操作以产生N个第一奇偶校验码；以及
将所述N个第一奇偶校验码写入所述第二超实体抹除单元。
18.根据权利要求17所述的存储器控制电路单元，其中N、M为正整数，并且M等于N。
19.根据权利要求17所述的存储器控制电路单元，其中N、M为正整数，并且M大于N。
20.根据权利要求19所述的存储器控制电路单元，其中所述存储器管理电路还用以：
根据所述第二数据产生M-N个第二暂时奇偶校验码，并将所述M-N个第二暂时奇偶校验码存储于所述缓冲存储器。
21.根据权利要求20所述的存储器控制电路单元，其中所述存储器管理电路还用以：
将第三数据写入所述第一超实体抹除单元的第N+1至N+Y个超实体程序化单元，其中Y为正整数，且N+Y大于或等于M；
将所述第三数据与所述M-N个第二暂时奇偶校验码执行编码操作以产生M-N个第二奇偶校验码；以及
将所述M-N个第二奇偶校验码写入所述第一超实体抹除单元。
22.根据权利要求17所述的存储器控制电路单元，其中N、M的值关联于所述缓冲存储器的容量。
23.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路将所述第一数据写入所述多个超实体抹除单元中的所述第一超实体抹除单元的所述N个超实体程序化单元的操作包括：
对所述N个超实体程序化单元中的前N-1个超实体程序化单元执行快取写入操作，以将所述第一数据写入所述前N-1个超实体程序化单元；以及
对所述N个超实体程序化单元中的第N个超实体程序化单元执行一般写入操作，以将所述第一数据写入所述第N个超实体程序化单元。
24.根据权利要求17所述的存储器控制电路单元，其中所述存储器管理电路将所述第二数据写入所述多个超实体抹除单元中的所述第二超实体抹除单元的所述M个超实体程序化单元的操作包括：
对所述M个超实体程序化单元中的前M-1个超实体程序化单元执行快取写入操作，以将所述第二数据写入所述前M-1个超实体程序化单元；以及
对所述M个超实体程序化单元中的第M个超实体程序化单元执行一般写入操作，以将所述第二数据写入所述第M个超实体程序化单元。
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