TWI889169B

TWI889169B - 電子封裝件及其製法

Info

Publication number: TWI889169B
Application number: TW113102992A
Authority: TW
Inventors: 陳敬佳; 蔡文榮; 周庭暘; 陳嘉成; 王愉博
Original assignee: 矽品精密工業股份有限公司
Priority date: 2024-01-25
Filing date: 2024-01-25
Publication date: 2025-07-01
Also published as: CN120390471A; TW202531577A; US20250246586A1

Abstract

一種電子封裝件及其製法，主要於一光子結構之其中一部分之表面上設置電性連接該光子結構之佈線結構，且將電子元件設於該佈線結構上以電性連接該佈線結構，並將光學元件設於該光子結構之另一部分之表面上以電性連接該光子結構，故該光子結構與該電子元件係相對垂直置放於該佈線結構之相對兩側，因而可有效縮減該佈線結構之佈設面積，以符合微小化之需求。

Description

電子封裝件及其製法

本發明係有關一種半導體裝置，尤指一種包含有光電元件之電子封裝件及其製法。

目前第五代(5G)通訊技術的應用已擴展到物聯網(Internet of Things，簡稱IoT)、工業物聯網(Industrial Internet of Things，簡稱IIoT)、雲端(Cloud)、人工智慧(artificial intelligence，簡稱AI)、自動駕駛汽車(Autonomous Car)與醫療(Medical)等領域，且隨著應用層面的擴展在過程中將會產生非常大量的數據需要有效率的被傳輸、被計算與被儲存。因此，近年來，大型資料中心與雲端伺服器對於數據的傳輸需求是大量的湧現，產業開始進入光通訊領域，使用「光」取代「電」作為數據傳輸的載體。

光通訊可提高傳輸的容量/效率/距離，以增加資料頻寬與降低單位能耗，故矽光子(Silicon Photonics)的元件及其應用之產品進而開始重新被重視存在的價值與研發。

如圖1所示，習知具光電元件之半導體封裝件1係於一基板結構10上於水平方向間隔設置一光子晶片11及一電子晶片16。

惟，前述半導體封裝件1中，主要將該光子晶片11及該電子晶片16平行置放於該基板結構10上，因而佔據該基板結構10太大表面積，使該半導體封裝件1之版面難以縮小，無法符合微小化之需求。

因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：封裝模組，係包含光子結構；佈線結構，係設於該光子結構之其中一部分之表面上並電性連接該光子結構；電子元件，係設於該佈線結構上並電性連接該佈線結構；以及光學元件，係設於該光子結構之另一部分之表面上並電性連接該光子結構。

本發明亦提供一種電子封裝件之製法，係包括：提供一包含光子結構之封裝模組；將佈線結構設於該光子結構之其中一部分之表面上，並使該佈線結構電性連接該光子結構；設置電子元件於該佈線結構上，以令該電子元件電性連接該佈線結構；以及設置光學元件於該光子結構之另一部分之表面上，使該光學元件電性連接該光子結構。

前述之電子封裝件及其製法中，該封裝模組復包含一嵌埋該光子結構之包覆層，且該佈線結構復設於該包覆層上。例如，該封裝模組復包含至少一嵌埋於該包覆層中並電性連接該佈線結構之導電柱。進一步，該封裝模組復包含至少一設於該包覆層上並電性連接該導電柱之線路結構，以令該線路結構與該佈線結構分別設於該包覆層之相對兩表面上。甚至於，該光子結構係電性連接該線路結構。

前述之電子封裝件及其製法中，該光子結構之部分表面上具有金屬阻層，於移除該金屬阻層而外露該光子結構之部分表面後，設置該光學元件於該光子結構之外露表面上。

由上可知，本發明之電子封裝件及其製法中，主要藉由於該光子結構之其中一部分之表面上形成佈線結構以設置電子元件，使該光子結構與該電子元件相對垂直置放於該佈線結構之相對兩側，因而可有效縮減該佈線結構之佈設面積，故相較於習知技術，本發明之電子封裝件之版面可有效縮小，以符合微小化之需求。

1:半導體封裝件

10:基板結構

11:光子晶片

16:電子晶片

2:封裝模組

2a:光子結構

20:佈線結構

200,220:絕緣層

201:佈線層

202,242:電性接觸墊

21:光子主體

21a:第一側

21b:第二側

210:導電穿孔

211,222,261:導電凸塊

211a,23a,23b:端面

22:線路部

221:導電跡線

23:導電柱

24:線路結構

240:介電層

241:線路層

25:包覆層

25a:第一表面

25b:第二表面

26:電子元件

260,271:銲錫材料

262:底膠

27:導電元件

270:金屬凸塊

272:凸塊底下金屬層

28:金屬阻層

28a:表面

29:光學元件

290:功能段

3:電子封裝件

圖1係為習知半導體封裝件之剖視示意圖。

圖2A至圖2F係為本發明之電子封裝件之製法之剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2F係為本發明之電子封裝件3之製法之剖視示意圖。

如圖2A所示，提供一封裝模組2，其包含光子結構2a、包覆層25、導電柱23及線路結構24。

所述之光子結構2a係為光子積體電路(Photonic Integrated Circuit，簡稱PIC)形式，其包含一以半導體基材作為光子主體21及一結合該光子主體21之線路部22，且該光子主體21係於其內部形成有複數導電穿孔210。

於本實施例中，該光子結構2a係具有相對之第一側21a與第二側21b，且於該第一側21a及/或第二側21b上可依需求形成複數電性連接該些導電穿孔210及/或線路部22之導電凸塊211,222。應可理解地，該光子結構2a可依需求將該光子主體21之側作為第一側21a或第二側21b，而該線路部22之側則作為另一側，並無特別限制。

再者，該導電穿孔210係為導電矽穿孔(Through-silicon via，簡稱TSV)，且該導電凸塊211,222係為如銅凸塊之金屬凸塊，而該線路部22係包含至少一絕緣層220及結合該絕緣層220之導電跡線221，以令該導電跡線221電性連接該導電穿孔210與導電凸塊222。

又，於該光子主體21上可依需求形成至少一金屬阻層28，以覆蓋部分導電穿孔210。

所述之導電柱23具有至少一個或複數個，其係嵌埋於該包覆層25中並與該光子結構2a間隔配置，且形成該導電柱23之材質係為如銅之金屬材或銲錫材。

所述之包覆層25係包覆該光子結構2a與該導電柱23，且該包覆層25具有相對之第一表面25a與第二表面25b，以令該導電柱23之其中一端面23a與該線路部22之導電凸塊222齊平該包覆層之第一表面25a。

於本實施例中，該包覆層25係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。例如，該包覆層25之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式製作。

所述之線路結構24係設於該包覆層25之第一表面25a上，以令該線路結構24電性連接該複數導電柱23與該線路部22上之複數導電凸塊222。

於本實施例中，該線路結構24係包括至少一介電層240及設於該介電層240上之線路層241，如線路重佈層(redistribution layer，簡稱RDL)規格，以令該線路層241電性連接該複數導電柱23與該線路部22上之複數導電凸塊222，其中，最外層之介電層240可作為防銲層，且令最外層之線路層241外露出該防銲層，俾供作為電性接觸墊242，以結合複數導電元件27。例如，該導電元件27係包含一如銅材之金屬凸塊270及形成於該金屬凸塊270上之銲錫材料271。

較佳地，該電性接觸墊242上可形成凸塊底下金屬層(Under Bump Metallization，簡稱UBM)(圖略)，以利於結合該金屬凸塊270。

再者，形成該線路層241之材質係為銅，且形成該介電層240之材質係為聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)、或如綠漆、油墨等之防銲材。

如圖2B所示，移除該包覆層25之第二表面25b之部分材質，以外露出該導電柱23、金屬阻層28與該光子主體21上之導電凸塊211。

於本實施例中，可藉由整平製程，使該包覆層25之第二表面25b齊平該導電柱23之另一端面23b、金屬阻層28之表面28a與該導電凸塊211之端面211a，以令該導電柱23之端面23b、金屬阻層28之表面28a與該導電凸塊211之端面211a外露出該包覆層25之第二表面25b。例如，該整平製程係藉由研磨方式，移除該包覆層25之部分材質、該導電柱23之部分材質、該導電凸塊211之部分材質與該金屬阻層28之部分材質。

如圖2C所示，形成一佈線結構20於該包覆層25之部分第二表面25b上，以令該佈線結構20電性連接該導電柱23與該光子主體21上之導電凸塊211，並使該佈線結構20外露出該金屬阻層28而未電性連接該金屬阻層28。

所述之佈線結構20係包含至少一絕緣層200、及結合該絕緣層200之佈線層201，以令該佈線層201電性連接該導電柱23與該光子主體21上之導電凸塊211。

於本實施例中，形成該絕緣層200之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材，並可採用線路重佈層(redistribution layer，簡稱RDL)製程形成該佈線層201。例如，最外層之佈線層201具有複數電性接觸墊202。

如圖2D所示，移除該金屬阻層28，以外露該光子主體21之導電穿孔210。

如圖2E所示，設置電子元件26於該佈線結構20上，使該電子元件26電性連接該佈線結構20。

所述之電子元件26係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。

於本實施例中，該電子元件26係例如為電子積體電路(Electronic IC，簡稱EIC)元件。

再者，該電子元件26可採用覆晶方式藉由複數導電凸塊261及/或銲錫材料260電性連接該電性接觸墊202；或者，該電子元件26亦可藉由複數銲線(圖略)以打線方式藉由複數銲線電性連接該電性接觸墊202；甚至於，該電子元件26可直接接觸該電性接觸墊202。然而，有關該電子元件26電性連接佈線層201之方式不限於上述。

較佳地，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)(圖略)於該電性接觸墊202上，以利於結合該銲錫材料260或該導電凸塊261。

又，可形成底膠262於該電子元件26與該佈線結構20之間以包覆該些導電凸塊261與銲錫材料260。

如圖2F所示，設置至少一光學元件29於該光子結構2a之光子主體21上，以令該光學元件29電性連接該導電穿孔210。

於本實施例中，該光學元件29係凸伸出該光子結構2a及該包覆層25之側面，且向該導電元件27之側延伸有一功能段290，以形成一L形結構。

再者，該光子結構2a之其中一部分導電穿孔210藉由佈線結構20電性連接該電子元件26，而該光子結構2a之另一部分導電穿孔210電性連接該光學元件29。

因此，本發明之電子封裝件3主要藉由於該光子結構2a之部分區域上形成佈線結構20以設置電子元件26，使該光子結構2a與該電子元件26相對垂直置放於該佈線結構20之相對兩側，因而有效縮減該佈線結構20之佈設面積，故相較於習知技術，本發明之電子封裝件3之版面能有效縮小，以符合微小化之需求。另外，本發明外露出部分光子結構2a，得以直接連接光學元件29，使得介面較少，降低對準挑戰且無須變更傳統晶片結構，傳輸效率高。

本發明係提供一種電子封裝件3，係包括：一包含光子結構2a之封裝模組2、一佈線結構20、至少一電子元件26以及至少一光學元件29。

所述之佈線結構20係設於該光子結構2a之其中一部分之表面上並電性連接該光子結構2a。

所述之電子元件26係設於該佈線結構20上以電性連接該佈線結構20。

所述之光學元件29係設於該光子結構2a之另一部分之表面上並電性連接該光子結構20。

於一實施例中，該封裝模組2復包含一嵌埋該光子結構2a之包覆層25，且該佈線結構20復設於該包覆層25上。

於一實施例中，該封裝模組2復包含至少一嵌埋於該包覆層25中並電性連接該佈線結構20之導電柱23。

於一實施例中，該封裝模組2復包含至少一設於該包覆層25上並電性連接該導電柱23之線路結構24，以令該線路結構24與該佈線結構20分別設於該包覆層25之相對兩表面上。

於一實施例中，該光子結構2a係電性連接該線路結構24。

綜上所述，本發明之電子封裝件及其製法，係藉由將該光子結構與該電子元件相對垂直置放於該佈線結構之相對兩側，因而有效縮減該佈線結構之佈設面積，故本發明之電子封裝件之版面能有效縮小，以符合微小化之需求。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。