TWI889076B

TWI889076B - 半導體裝置及其形成方法

Info

Publication number: TWI889076B
Application number: TW112149389A
Authority: TW
Inventors: 蘇子昂; 李振銘; 李明軒
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-10-23
Filing date: 2023-12-19
Publication date: 2025-07-01
Also published as: CN223463260U; US20250132250A1; TW202518725A

Abstract

本揭露實施例提供了包括二極體的半導體裝置。二極體包括P型區域、N型區域以及未摻雜本徵區。第一導電接點和第二導電接點中的每一者設置在二極體的第一側上方。第一導電接點從第一側電耦合至P型區域。第二導電接點從第一側電耦合至N型區域。第一導通孔和第二導通孔中的每一者設置在二極體的第二側上方。第二側與第一側不同。第一導通孔從第二側電耦合至P型區域。第二導通孔從第二側電耦合至N型區域。第一導電接點電耦合至第一導通孔。第二導電接點電耦合至第二導通孔。

Description

半導體裝置及其形成方法

本揭露實施例是關於半導體裝置及其形成方法。

半導體積體電路(IC)產業經歷了指數級成長。IC材料和設計的技術進步已經產生了一代又一代的IC，其中每一代的電路都比上一代更小、更複雜。在IC的發展過程中，功能密度(即每個晶圓面積的互連裝置的數量)普遍增加，而幾何尺寸(即可使用製造過程創建的最小組件(或線路))卻減小。這種縮小規模的過程通常可通過提高生產效率和降低相關成本而帶來益處。

然而，隨著縮小製程的繼續進行，它帶來了某些製造挑戰。例如，二極體結構的製造可導致帶正電的粒子存在於介電結構內。帶正電的粒子的存在可能會吸引介電結構附近的電子，這可能導致更差的裝置性能，因此是不希望的。

因此，儘管某些二極體製造過程通常足以滿足其預期目的，但它們並未在各個方面都完全令人滿意。

本揭露的一個方面關於一種半導體裝置。半導體裝置包括二極體，此二極體包括P型區域、N型區域和未摻雜的本徵區域。第一導電接點和第二導電接點均設置在二極體的第一側上方。第一導電接點從第一側電耦合至P型區域。第二導電接點從第一側電耦合至N型區域。第一導通孔和第二導通孔均設置在二極體的第二側上方。第二側與第一側不同。第一導通孔從第二側電耦合至P型區域。第二導通孔從第二側電耦合至N型區域。第一導電接點電耦合至第一導通孔。第二導電接點電耦合至第二導通孔。

本揭露的另一方面關於一種半導體裝置。半導體裝置包括主動區，主動區包括多個第一半導體層和多個第二半導體層。多個第一半導體層與多個第二半導體層交錯。PIN二極體形成在主動區中。PIN二極體包括P型組件、N型組件以及設置在P型組件與N型組件之間的未摻雜組件。第一內連線結構形成在PIN二極體的第一側上方。第一內連線結構包括電耦合至P型組件的第一組內連組件以及電耦合至N型組件的第二組內連組件。第二內連線結構形成在PIN二極體的第二側上方。第二內連線結構包括電耦合至P型組件的第三組內連組件以及電耦合至N型組件的第四組內連組件。第一組內連組件和第三組內連組件具有相同的第一電壓電位。第二組內連組件和第四組內連組件具有相同的第二電壓電位。

本揭露的另一個方面關於一種半導體裝置的形成方法。形成包括多個交錯第一半導體層和第二半導體層的主動區。以P型摻質摻雜主動區的第一部分。以N型摻質摻雜主動區的第二部分。主動區的第二部分與主動區的第一部分通過主動區的未摻雜的第三部分隔開。在主動區的第一部分的第一側上方和在主動區的第二部分的第一側上方形成第一內連線結構，使得主動區的第一部分通過第一側電耦合至第一內連線結構的第一組內連組件，且主動區的第二部分通過第一側電耦合至第一內連線結構的第二組內連組件。在主動區的第一部分的第二側上方和在主動區的第二部分的第二側上方形成第二內連線結構，使得主動區的第一部分通過第二側電耦合至第二內連線結構的第三組內連組件，且主動區的第二部分通過第二側電耦合至第二內連線結構的第四組內連組件。第一組內連組件電耦合至第三組內連組件。第二組內連組件電耦合至第四組內連組件。

110:基底

120、210:主動區

122、730:源極/汲極組件

130、305:隔離結構

140、310:閘極結構

150:GAA裝置

155:層

160:閘極間隙壁結構

165:頂蓋層

170:奈米結構

175:介電內間隙壁

180:源極/汲極接觸件

185:層間介電質

200:PIN二極體

200A:P型組件

200B:N型組件

220、230:半導體層

250:介電結構

250A、250B:介電層

270、271、272:側向尺寸

300:IC裝置

320A、320B:導電接點

350:帶正電的電漿

360:帶正電粒子

370:電子

400:CPEC結構

410、430、431:側

410A、410A-410B、410A-411A、410B、410B-411B、410C-410E、 411A、411B、510A-514A、510B-514B、610C、610D、610E:導通孔

420A、420A-421A、420B、420B-421B、520A-524A、520B-524B、524A:金屬線

450A、450B:導電接墊

460A、460B:內連線結構

500、550、550:內連線結構

560:載體晶圓

570:接合層

580:蝕刻製程

590A、590B、590C、590C-590E、590D、590E:通孔溝渠開口

600A、600A-600B、600B:摻雜區

610:摻質植入製程

620:深度

630:沉積製程

700:GAA電晶體

720:含金屬的閘極結構

750:源極/汲極通孔

900:IC製造系統

902、904、906、908、910、912、914、916:實體

918:通訊網路

1000、1100:方法

1010、1010-1050、1020、1030、1040、1050:步驟

當結合附圖閱讀時，可從以下詳細描述中最好地理解本揭露的各方面。需要強調的是，依照業界標準慣例，各特徵並未依比例繪製。事實上，為了討論的清楚起見，各種特徵的尺寸可任意增加或減少。另外需要強調的是，附圖僅示出了本揭露的典型實施例，因此不應被視為限制範圍，因為本揭露可同樣適用於其他實施例。

圖1A示出了FinFET裝置的三維透視圖。

圖1B示出了FinFET裝置的上視圖。

圖1C示出了多通道環閘(gate-all-around，GAA)裝置的三維透視圖。

圖2A為二極體結構的上視圖。

圖2B為二極體結構的截面圖。

圖2C為二極體結構的三維透視圖。

圖3-12示出了根據本揭露的各個方面的處於各個製造階段的IC裝置的一系列截面側視圖。

圖13為根據本揭露的各個方面的製造系統的方塊圖。

圖14-15示出了根據本揭露的各個方面的IC的製造方法的流程圖。

以下揭露提供了用於實現所提供的主題的不同特徵的許多不同的實施例或範例。以下描述組件和設置的具體範例以簡化本揭露。當然，這些僅僅是示例並且不旨在進行限制。例如，在下面的描述中在第二特徵上或上方形成第一特徵可包括其中第一特徵和第二特徵形成為直接接觸的實施例，並且還可包括其中附加特徵可形成在第一特徵與第二特徵之間的實施例，使得第一特徵和第二特徵可不直接接觸。另外，本揭露可在各個範例中重複附圖標記的元件符號和/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例和/或配置之間的關係。

此外，為了便於描述，本文可使用諸如“下”、“下方”、“下部”、“上方”、“上部”等空間相對術語來描述如圖所示的一個構件或特徵與另一構件或特徵的關係。除了圖中描繪的方位之外，空間相關術語旨在涵蓋裝置在使用或操作中的不同方位。裝置可以其他方式定向(旋轉90度或以其他定向)，並且本文中使用的空間相對描述可同樣被相應地解釋。

更進一步，當用“約”、“大約”等描述數字或數字範圍時，此術語旨在涵蓋包括所描述的數字在內的合理範圍內的數字，例如為本領域技術人員理解的在所描述的數字或其他值的±10%內。例如，術語“約5nm”涵蓋從4.5nm至5.5nm的尺寸範圍。

本揭露大致關於改進包括二極體結構的積體電路(IC)裝置的性能。更詳細地，二極體結構可形成為被動IC組件的類型。例如，可通過用P型摻質摻雜半導體材料的一部分並且用N型摻質摻雜半導體材料的另一部分來形成二極體結構。以這種方式，可形成二極體的PN接面(P-N junction)。二極體結構還可包括PIN二極體，其中二極體結構的P型組件和N型組件被未摻雜的半導體組件(也稱為本徵組件(intrinsic component))分隔開。

隨著半導體裝置的尺寸不斷縮小，諸如FinFET或多通道環閘(GAA)裝置等三維電晶體裝置近年來越來越受歡迎。為了確保與這些三維電晶體的製造相容性，可在其中形成有三維電晶體的IC上形成鰭式二極體(fin diodes)(與FinFET製造相容)或側向PIN二極體(lateral PIN diodes)(與GAA製造相容)。然而，這些二極體的製造仍存在某些挑戰。例如，在與GAA電晶體一起製造的側向PIN二極體中，介電結構可位於側向PIN二極體附近。GAA電晶體的製造可能關於各種蝕刻製程，其中可使用帶正電的電漿。帶正電的電漿可能會進入IC的形成有側向PIN二極體結構的部分。例如，一些帶正電的粒子可能會進入位於側向PIN二極體附近的介電結構。介電結構中帶正電的粒子的存在可能會吸引電子。不幸的是，當足夠大量的電子聚集在介電結構表面附近時，可能會對側向PIN二極體的性能產生不利影響。例如，這些電子可能會導致意外的電壓波動，這是不想要的。二極體的接面電容(junction capacitance)和/或二極體的反向電流(reverse current)也可能受到影響，導致裝置性能下降。

本揭露實施各種電荷電位等價控制(charge potential equivalence control，CPEC)結構來解決上述問題。在一些實施例中，CPEC結構可包括額外的電性內連線結構。這些額外的電性內連線結構(例如通孔和金屬線)可用於防止帶正電的電漿進入IC裝置，從而防止電子在介電結構附近聚集。以這種方式，額外的電性內連線結構(作為CPEC結構的實施例)可消除或減少由電漿的存在引起的潛在損害。在一些其他實施例中，CPEC結構可包括形成在PIN二極體和介電結構之間的一個或多個額外的P型摻雜區。P型摻雜區吸引電子，否則電子會被吸引到介電結構的表面。被P型摻雜區吸引的電子可相互補償(例如，在電荷方面相互抵消)。這樣，也可緩解過多的電子聚集在介電結構附近的問題，進而可提升裝置效能。

現在參考圖1A、圖1B、圖1C、圖2A、圖2B、圖2C和圖3-15更詳細地討論本揭露的各個方面。更詳細地，圖1A-B示出了示例性FinFET裝置，並且圖1C示出了示例性GAA裝置。圖2A-2C示出了二極體的上視圖、截面側視圖和三維透視圖。圖3-12示出了根據本揭露實施例的處於各個製造階段的IC裝置的一部分的截面側視圖。圖13示出了可用於製造本揭露的IC裝置的半導體製造系統。圖14-15各自示出了根據本揭露的各個方面的製造IC裝置的方法。

現在參考圖1A和圖1B，分別示出了積體電路(IC)裝置90的一部分的三維透視圖和上視圖。IC裝置90使用諸如三維鰭線FET(fin-line FET，FinFET)之類的場效電晶體(FET)來實現。FinFET裝置具有從基底垂直突出的半導體鰭結構。鰭結構是主動區，由其形成源極/汲極區和/或通道區。源極/汲極區可單獨或集體地指源極或汲極，這取決於上下文。源極/汲極區也可指為多個裝置提供源極和/或汲極的區域。閘極結構部分環繞鰭結構。近年來，FinFET裝置因其比傳統平面電晶體更高的性能而受到歡迎。

如圖1A所示，IC裝置90包括基底110。基底110可包括元素(單一元素)半導體，例如矽、鍺和/或其他合適的材料；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦和/或其他適當的材料；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其他合適的材料。基底110可是具有均勻成分(composition)的單層材料。或者，基底110可包括具有適合於IC裝置製造的類似或不同成分的多種材料層。在一個範例中，基底110可是具有形成在氧化矽層上的半導體矽層的絕緣體上矽(silicon-on-insulator，SOI)基底。在另一個範例中，基底110可包括導電層、半導體層、介電層、其他層或其組合。諸如源極/汲極區的各種摻雜區可形成在基底110中或基底110上。根據設計要求，摻雜區可摻雜n型摻質，例如磷或砷，和/或p型摻質，例如硼。摻雜區可直接形成在基底110上、以p阱結構、以n阱結構、以雙阱結構、或使用凸起結構。摻雜區可通過摻質原子的植入、原位摻雜磊晶生長和/或其他合適的技術來形成。

在基底110上形成三維主動區120。主動區120可包括從基底110向上突出的細長的鰭狀結構。因此，主動區120在下文中可互換地稱為鰭結構120或鰭120。鰭結構120可使用包括微影和蝕刻製程的合適製程來製造。微影製程可包括形成覆蓋基底110 的光阻層、將光阻曝光成圖案、執行曝光後烘烤製程、以及顯影光阻以形成包括光阻的罩幕構件(未示出)。然後，使用罩幕構件在基底110中蝕刻出凹槽，從而在基底110上留下鰭結構120。蝕刻製程可包括乾蝕刻、濕蝕刻、反應離子蝕刻(RIE)和/或其他合適的製程。在一些實施例中，鰭結構120可通過雙圖案化或多圖案化製程形成。一般而言，雙重圖案化或多圖案化製程將微影製程與自對準製程相結合，從而允許創建具有例如比使用單個直接微影製程可獲得的間距(pitch)更小的間距的圖案。作為範例，可在基底上形成一層並且使用微影製程來圖案化所述層。使用自對準製程沿著圖案化的層形成間隙壁。然後移除所述層，接著可使用剩餘的間隙壁或心軸(mandrel)來圖案化鰭結構120。

IC裝置90更包括形成在鰭結構120上方的源極/汲極組件122。源極/汲極組件122(也稱為源極/汲極區)可單獨或共同地指涉電晶體的源極或汲極，這取決於上下文。源極/汲極組件122可包括磊晶生長在鰭結構120上的磊晶層。IC裝置90更包括形成在基底110上方的隔離結構130。隔離結構130將IC裝置90的各個組件電性隔離。隔離結構130可包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、低k介電材料和/或其他合適的材料。在一些實施例中，隔離結構130可包括淺溝渠隔離(STI)組件。在一個實施例中，在鰭結構120的形成期間，通過在基底110中蝕刻溝渠來形成隔離結構130。然後可用上述隔離材料填充溝渠，隨後進行化學機械平坦化(CMP)製程。諸如場氧化物、矽局部氧化(LOCOS)和/或其他合適結構之類的其他隔離結構也可實現為隔離結構130。或者，隔離結構130可包括多層結構，例如，具有一個或多個熱氧化物襯墊層。

IC裝置90更包括閘極結構140，閘極結構140形成在每個鰭120的通道區中的三個側上的鰭結構120上並與鰭結構120嵌合。換言之，閘極結構140各自環繞多個鰭結構120。閘極結構140可是虛設閘極結構(例如，包含氧化物閘極介電和多晶矽閘極電極)，或者它們可是包含高k閘極介電和金屬閘極電極的高k金屬閘極(HKMG)結構，其中HKMG結構是通過替換虛設閘極結構而形成的。儘管本文未示出，但閘極結構140可包括附加材料層，例如鰭結構120上方的界面層、頂蓋層、其他適當的層或其組合。

參考圖1A-1B，多個鰭結構120各自沿X方向縱向定向，且多個閘極結構140各自沿Y方向縱向定向，即大致上垂直於鰭結構120。在許多實施例中，IC裝置90包括附加組件，例如沿著閘極結構140的側壁設置的閘極間隙壁、設置在閘極結構140上方的硬罩幕層、以及許多其他組件。

圖1C示出了示例性多通道環閘(GAA)裝置150的三維透視圖。GAA裝置具有多個細長的奈米結構通道，這些通道可實現為奈米管、奈米片或奈米線。出於一致性和清晰性的原因，圖1C和圖1A-1B中的類似組件將被標記為相同的元件符號。例如，諸如鰭結構120的主動區在Z方向上從基底110垂直向上升起。隔離結構130提供鰭結構120之間的電隔離。閘極結構140位於鰭結構120上方和隔離結構130上方。層155位於閘極結構140上方，閘極間隙壁結構160位於閘極結構140的側壁上。頂蓋層165形成在鰭結構120上，以保護鰭結構120在形成隔離結構130期間免受氧化。

多個奈米結構170設置在每個鰭結構120上。奈米結構170可包括奈米片、奈米管、或奈米線、或沿著X方向水平延伸的一些其他類型的奈米結構。奈米結構170在閘極結構140下方的部分可用作GAA裝置150的通道。介電內間隙壁175可設置在奈米結構170之間。另外，雖然出於簡單的原因未示出，但是每個堆疊的奈米結構170可由閘極介電以及閘極電極周向地(circumferentially)包覆。在所示實施例中，奈米結構170在閘極結構140以外的部分可用作GAA裝置150的源極/汲極組件。然而，在一些實施例中，連續的源極/汲極組件可磊晶生長在鰭結構120的閘極結構140外部的部分上。無論如何，可在源極/汲極組件上形成導電源極/汲極接觸件180以提供與其的電性連接。層間介電質(interlayer dielectric，ILD)185形成在隔離結構130上方以及閘極結構140和源極/汲極接觸件180周圍。ILD 185可稱為ILD0層。在一些實施例中，ILD 185可包括氧化矽、氮化矽或低k介電材料。

圖1A-1B的FinFET裝置和圖1C的GAA裝置可用於實現具有各種功能的電路，例如記憶體裝置(例如，靜態隨機存取記憶體(SRAM)裝置)、邏輯電路、輸入/輸出(作為非限制性範例，I/O)裝置、專用積體電路(ASIC)裝置、射頻(RF)電路、驅動器、微控制器、中央處理單元(CPU)、影像感測器等。同時，用於製造FinFET裝置或GAA裝置的製造流程也可用於形成某些類型的被動裝置，例如二極體。二極體可與FinFET裝置或GAA裝置形成在同一晶圓上。如上所述，在二極體的製造過程中，帶正電的電漿可能會進入晶圓，這可能會導致損壞和/或降低裝置性能。根據本揭露的各個方面，可實現電荷電位等價控制(CPEC)結構來減輕由帶正電的電漿進入晶圓引起的潛在問題，如下文詳細討論的。

圖2A、圖2B、圖2C示出了作為根據本揭露的各個方面形成的示例性二極體的平面上視圖、截面側視圖和三維透視圖。PIN二極體200包括主動區210(也稱為OD)，其可形成為鰭結構(在FinFET裝置的情況下)或形成為交替的半導體層的堆疊(在GAA裝置的情況下)。作為非限制性範例，本文中的主動區210使用形成GAA裝置(例如上面參考圖1C討論的GAA裝置150)的製程來形成。因此，主動區210包括交錯的半導體層220和230的堆疊。半導體層220和230具有不同的材料成分。例如，半導體層220可包括矽，而半導體層230可包括矽鍺，或者反之亦然。應理解，本文中的主動區210與GAA裝置的主動區同時形成(即，使用與形成GAA裝置相同的製造過程)。

如上所述，由這些交錯的半導體層220和230形成的主動區210可用來定義GAA電晶體的通道區和/或源極/汲極區。然而，在PIN二極體200的情況下，主動區210提供了可形成PIN二極體200的P型組件、N型組件和本徵組件的區域。更詳細地，可執行植入製程以將P型摻質(例如，硼)植入到主動區210的一部分中，從而形成P型組件200A。可執行另一植入製程以將N型摻質(例如，砷或磷)植入到主動區210的另一部分中，從而形成N型組件200B。PIN二極體200的P型組件200A和N型組件200B被主動區210的未摻雜部分隔開，所述未摻雜部分也可稱為 PIN二極體200的本徵部分。

如圖2A所示，P型組件200A、N型組件200B以及本徵部分(例如，P型組件200A與N型組件200B之間的未摻雜主動區210的部分)分別具有不同的側向尺寸270、271和272。在一些實施例中，側向尺寸271大於側向尺寸272，側向尺寸272大於側向尺寸270。例如，側向尺寸270與側向尺寸271之間的比率可在約1：3和約1：3.4之間的範圍內，並且側向尺寸270與側向尺寸272之間的比率可在約1：2.6和約1：3之間的範圍內。這些比率可通過設計規則來指定，以符合GAA裝置的製造。

如圖2B和2C所示，介電結構250設置在PIN二極體200下方。在一些實施例中，介電結構250包括氮化矽層。在一些實施例中，介電結構250包括多個介電層，例如氮化矽層和氧化矽層。如上所述並將在下面進一步詳細討論，帶正電的電漿可進入介電結構250，然後其將吸引電子圍繞介電結構250與PIN二極體200之間的界面。這些電子可能會影響電壓電位、增加寄生電容和/或降低其他二極體性能參數。因此，本揭露實施CPEC結構以消除或至少減少這些電子的存在，進而提高裝置性能。

圖3是包含PIN二極體200的IC裝置300的一部分的截面側視圖。圖3有助於說明與上述討論的帶正電的電漿相關的問題。更詳細地，PIN二極體200包括主動區210的P型組件200A、N型組件200B和未摻雜部分。P型組件200A和N型組件200B各自垂直延伸穿過半導體層220和230多個交錯對(interleaving pairs)。注意，多個隔離結構305也形成在圖3所示的IC裝置300的部分中。在一些實施例中，隔離結構305包括淺溝渠隔離(STI) 結構。PIN二極體200形成於隔離結構305之間。

由於這裡的PIN二極體200的製造是使用與用於製造GAA裝置(例如，類似於圖1C的GAA裝置150的電晶體，但是形成在IC裝置300的另一部分中)相同的製造製程流程來完成的，與GAA製造相關的其他組件也可形成在包含PIN二極體200的IC裝置300的區域。例如，閘極結構310可形成在PIN二極體200的本徵部分上(例如，在P型組件200A與N型組件200B之間的主動區210的部分上)。此外，導電接點320A和導電接點320B可分別形成在PIN二極體200的P型組件200A上方和N型組件200B上方。IC裝置300的GAA部分中的導電接點320A和320B的對應部分可用作源極/汲極接觸件。然而，導電接點320A和320B可用作允許電荷進入IC裝置300的導管(conduits)。

更詳細地，在GAA裝置的製造期間，可執行多個蝕刻製程。蝕刻製程中的一些可能關於帶正電的電漿的應用，這在圖3中由元件符號350表示。由於導電接點320A和320B是導電的，因此它們可為帶正電的電漿(positively charged plasma)350進入IC裝置300提供容易的電路徑。例如，帶正電的電漿350可通過導電接點320A和320B和/或通過其他導電組件進入介電結構250。結果，介電結構250可能帶正電。在圖3中，這由介電結構250中的多個帶正電粒子(positively charged particles)360表示。介電結構250中帶正電粒子360的存在可在介電結構250與主動區210(例如，矽基底的一部分)之間的界面或附近吸引電子370。電子370的存在可能導致意外的電壓波動和/或二極體的接面電容的退化或PIN二極體200的反向電流，這可能是不想要的。

圖4示出了根據本揭露的第一實施例的用於減輕與帶正電的電漿350相關的問題的CPEC結構400的概念方塊圖。更詳細地，CPEC結構400包括分別電耦合至PIN二極體200的P型組件200A和N型組件200B的導通孔410A和導通孔410B。導電接點320A和320B形成在PIN二極體200的側430上方，而導通孔410A和410B形成在PIN二極體200的與側430相對的側431上。導電接點320A和導通孔410A通過一組電性內連線結構(例如，通孔和金屬線)460A電耦合在一起，使得第一電壓可通過導電接墊450A施加到導電接點320A和導通孔410A兩者。以這種方式，PIN二極體200的P型組件200A的兩個側(例如，側430和側431)被強制為相同的電位，這防止帶正電的電漿350通過P型組件200A進入IC裝置300。

同樣，導電接點320B和導通孔410B通過一組電性內連線結構(例如，通孔和金屬線)460B電耦合在一起，使得第二電壓可通過導電接墊450B施加到導電接點320B和導通孔410B兩者。同樣，PIN二極體200的N型組件200B的兩個側(例如，側430和側431)被強制為相同的電位，這防止帶正電的電漿350通過N型組件200B進入IC裝置300。

圖5示出了實現圖4的CPEC結構400的IC裝置300的一部分的截面側視圖。更詳細地，內連線結構500形成在PIN二極體200的側430上。內連線結構500包括多個包含金屬線的金屬層，金屬層通過多個導通孔互連在一起。例如，內連線結構500包括導通孔510A-514A和510B-514B，以及金屬線520A-524A和520B-524B。應理解，圖5中所示的內連線結構500的導通孔和金屬線僅是提供簡化的範例並且並不意味著限制，除非另外聲明。

內連線結構500的一個子集(subset)為PIN二極體200的P型組件200A提供電性連接，內連線結構500的另一個子集為PIN二極體200的N型組件200B提供電性連接。例如，導通孔510A-514A和金屬線520A-524A通過導電接點320A電耦合至PIN二極體200的P型組件200A。類似地，導通孔510B-514B和金屬線520B-524B通過導電接點320B電耦合至PIN二極體200的N型組件200B。

同時，內連線結構550形成在PIN二極體200的側431上。內連線結構500還可包括多個包含金屬線和導通孔的金屬層。例如，內連線結構550包括導通孔410A-411A和410B-411B，每個都垂直延伸穿過介電結構250。內連線結構550更包括金屬線420A-421A和420B-421B，以及上面結合圖4討論的導電接墊450A和450B。金屬線420A-421A和導通孔411A可被視為圖4的一組電性內連線結構460A的實施例，並且金屬線420B-421B和導通孔411B可被視為圖4的一組電性內連線結構460B的實施例。再次，應理解，圖5中所示的導通孔和金屬線或內連線結構550僅是為了提供簡化的範例並且並不意味著限制，除非另外聲明。

如同上面結合圖4所討論的，導通孔410A提供到PIN二極體200的P型組件200A的電性連接。由於導電接墊450A通過金屬線420A-421A和導通孔411A電耦合至導通孔410A，因此當IC裝置300工作時，可通過導電接墊450A向P型組件200A施加電壓。類似地，當IC裝置300工作時，導通孔410B提供到PIN二極體200的N型組件200B的電性連接。由於導電接墊450B通過金屬線420B-421B和導通孔411B電耦合至導通孔410B，因此電壓可通過導電接墊450B施加到N型組件200B。

根據本揭露的各個方面，內連線結構500和內連線結構550電耦合在一起，使得可向P型組件200A的側430和側431施加相同的第一電壓，並且可向N型組件200B的側430和側431施加相同的第二電壓。例如，內連線結構550的金屬線420A電耦合至內連線結構500的包括通孔510A-514A和金屬線520A-524A的部分。換言之，金屬線420A和金屬線524A之間可存在多個金屬線和導通孔，但為了簡單起見，在此沒有具體示出。金屬線420A還電耦合至導通孔410A，導通孔410A從側431電耦合至P型組件200A。因此，當第一電壓施加到導電接墊450A時，金屬線420A以及導通孔410A和導電接點320A處將感受到相同的第一電壓(通過與導通孔510A-514A和金屬線520A-524A的電耦合)。

以類似的方式，當第二電壓施加到導電接墊450B時，在金屬線420B以及導通孔410B和導電接點320B處將感受到相同的第二電壓(通過與導通孔510B-514B和金屬線520B-524B的電耦合)。換句話說，第一電壓可具有通過側430和側431到達P型組件200A的兩條路徑，並且第二電壓可具有通過側430和側431到達N型組件200B的兩條路徑，但這些路徑中的任何一個的電壓電位是相同的。這樣，帶正電的電漿難以進入IC裝置300，因為兩個電路徑的實質上相同的電壓電位將有效地防止帶電粒子進入。以這種方式，可說，包括內連線結構500和550兩者的部分的CPEC結構400可阻止帶正電的電漿進入IC裝置300，接著會減少由帶正電的電漿造成的損壞和提高裝置性能。

應理解，圖5所示的IC裝置300的部分處於製造的中間階段。例如，在此階段，IC裝置300的內連線結構500通過接合層570與載體晶圓560接合。隨後的製造處理可從載體晶圓560(和接合層570)移除IC裝置300。

圖4-5示出了根據本揭露的各個方面的CPEC結構400的第一實施例。圖6-9示出了根據本揭露的各個方面的CPEC結構400的第二實施例。根據第二實施例，CPEC結構400不利用額外的內連組件來平衡PIN二極體200的側430和側431處的電壓電位。相反，圖6-9的第二實施例中的CPEC結構400包括形成在主動區210的基底(例如，矽基底)中的一個或多個摻雜區。以下將參考圖6-9討論一個或多個摻雜區的形成。再次，為了清楚和一致性的原因，出現在圖4-5中的類似組件將在圖6-9中被標記為相同的元件符號。

更詳細地，圖6-8是根據本揭露的第二實施例的處於各個製造階段的IC裝置300的一部分的截面側視圖。現在參考圖6，從側431對IC裝置300執行一個或多個蝕刻製程580。在一些實施例中，一個或多個蝕刻製程580可包括乾蝕刻製程，或在一些其他實施例中可包括濕蝕刻製程。應理解，也可對包含GAA電晶體的IC裝置300的另一部分同時執行一個或多個蝕刻製程580，形成通孔溝渠開口(via trench openings)以建立從側431到GAA電晶體的電性連接。對於圖6所示的IC裝置300的部分，蝕刻製程580蝕刻出一個或多個溝渠開口，例如通孔溝渠開口590A和590B。通孔溝渠開口590A和590B各自垂直延伸穿過介電結構250以及主動區210的一部份。然而，通孔溝渠開口590A和590B 沒有蝕刻得足夠深，不會將PIN二極體200的P型組件200A或N型組件200B於側431露出。請注意，在這個製造階段，帶正電粒子360可能已經存在於介電結構250中，然後其可吸引電子370聚集在介電結構250與主動區210之間的界面附近。

現在參考圖7，執行摻質植入製程610以將摻質材料從側431穿過通孔溝渠開口590A和590B植入主動區210。在一些實施例中，摻質植入製程610將P型摻質材料(例如，硼)植入主動區210。植入的摻質材料在主動區中形成一個或多個摻雜區，這取決於通過其植入摻質材料的通孔溝渠開口的數量(和/或尺寸)。在圖7所示的實施例中，摻雜區600A和600B(例如，含硼的P型摻雜區)形成在主動區210中作為CPEC結構400的一部分。由於摻質植入製程610是從側431開始執行的，因此摻雜區600A和600B各自從側431向側430延伸。在圖7的實施例中，摻雜區600A和600B可橫向地彼此合併，但是應當理解，在其他實施例中它們可彼此間隔開。

摻雜區600A和600B分別設置在導通孔410A和410B上方。這是因為通孔溝渠開口590A和590B分別與導通孔410A和410B對準。根據本揭露的各個方面，由於摻雜區600A和600B含有P型摻質，因此它們將吸引並中和電子370的至少一個子集，否則此子集將被吸引到介電結構250與主動區210的基底之間的界面。以這種方式，摻雜區600A和600B的存在將減少聚集在介電結構250附近的電子370的數量，即使介電結構250仍然包含帶正電粒子360。以這種方式，可減少對IC裝置300的潛在損壞，和/或可提高IC裝置300的性能。

應理解，可通過調整本揭露的各種製造過程參數來靈活地配置摻雜區600A和600B的位置和/或尺寸。例如，摻雜區600A和600B中的每一個的位置主要取決於通過其植入摻質材料的通孔溝渠開口590A和590B的位置。換句話說，摻雜區600A可大致上與通孔溝渠開口590A垂直對齊，且摻雜區600B可大致上與通孔溝渠開口590B垂直對齊。

摻雜區600A和600B的寬度(側向尺寸)也分別與通孔溝渠開口590A和590B的寬度相關。因此，調整通孔溝渠開口590A和590B的寬度也可能影響摻雜區600A和600B的寬度。然而，應理解，通孔溝渠開口590A和590B的寬度通常會根據IC裝置300的不同部分中的電晶體(例如，GAA電晶體)的設計和/或製造規範來設定。換句話說，執行蝕刻(並隨後填充)通孔溝渠開口590A和590B的製造製程與用於形成同一晶圓上的GAA裝置(例如，作為IC裝置300的不同部分)的導通孔的製程相同。由於GAA製造可能是主要關注點，因此通孔溝渠開口590A和590B的尺寸也可能大部分繼承自GAA電晶體製造。

然而，通孔溝渠開口590A和590B的數量仍然可被配置為有效地調整整體摻雜區600A-600B的寬度，因為當形成足夠數量的溝渠開口時，摻雜區600A-600B可彼此合併，並且摻雜區600A-600B可被視為單一摻雜區。在圖7的實施例中，合併的摻雜區600A-600B可從隔離結構305中的一者橫向跨越到相鄰的隔離結構305。因此，摻雜區600A-600B整體上可比PIN二極體200的P型摻雜組件200A和/或N型摻雜組件200B更寬。摻雜區600A-600B較寬的寬度可能更有利於吸引和中和電子370。不過，摻雜區600A-600B的尺寸並沒有太大，不會干擾PIN二極體200的正常操作。

摻雜區600A和600B的深度620(例如，垂直尺寸)也可通過調整摻質植入製程的參數來配置。例如，通過改變植入能量，可改變摻雜區600A和600B的深度。溝渠開口的深度(其可能由相應的GAA製程決定)也可能影響摻雜區600A和600B的深度。在圖7的實施例中，摻雜區600A和600B的深度620延伸到主動區210的基底中，但沒有到達PIN二極體200的P型摻雜組件200A或N型摻雜組件200B。這有助於確保摻雜區600A和600B不會對PIN二極體200的正常運作產生不利干擾。

現在參考圖8，從側431對IC裝置300執行沉積製程630，以一種或多種導電材料填充通孔溝渠開口590A和590B。在一些實施例中，沉積製程630可包括化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或其組合。還可執行平坦化製程，例如化學機械拋光(CMP)製程，以平坦化通孔溝渠開口590A和590B中沉積的導電材料的表面，其中介電結構250的表面面向側431。結果，在通孔溝渠開口590A和590B中形成導通孔410A和410B。如上所述，與導通孔410A和410B類似的導通孔也形成在包含GAA裝置的IC裝置300的區域中。因此，可看出，本揭露利用IC裝置300的GAA區域的製造流程來實現為IC裝置300的非GAA區域(例如，PIN二極體200區域)定制的附加目標，這節省了製造成本和處理時間。

圖9示出了實現圖8的CPEC結構400的IC裝置300的一部分的截面側視圖。例如，圖9所示的CPEC結構400更包括摻雜P型摻質的摻雜區600A和600B。然而，與圖8中的CPEC結構400不同，圖9中的CPEC結構400被配置為使得摻雜區600A和600B不彼此合併，而是被主動區210的一部分間隔開。摻雜區600A和600B以及它們對應的導通孔410A和410B分別與PIN二極體200的P型組件200A和N型組件200B垂直對齊。

如上所述，摻雜區600A和600B有助於吸引並中和電子，否則由於帶正電的電漿引起的問題，電子會聚集在介電結構250上表面附近。因此，雖然本文的IC裝置300不使用CPEC結構400的第一實施例的額外內連組件(例如，圖5的金屬線420A和420B)來平衡PIN二極體200的電壓電位，但是由帶正電的電漿仍然可被大大減輕。應理解，為了簡單起見，帶正電粒子360和電子370沒有在圖9中具體顯示。

為了提供本揭露的第二實施例的附加背景，圖10-12示出了經歷對應於上述導通孔410A和410B的形成的一系列製造製程的IC裝置300的GAA部分的截面側視圖。再次，為了清楚和一致性的原因，出現在圖4-9中的類似組件將在圖10-12中被標記為相同的元件符號。也應注意，圖10-12中的側430和431是與圖4-9中的側430和431垂直翻轉的。

現在參考圖10，IC裝置300的GAA部分包括多個GAA電晶體700，作為上面參考圖1C討論的GAA裝置150的實施例。每個GAA電晶體700可至少部分地使用上述的主動區210形成。例如，每個GAA電晶體700可包括使用半導體層220形成的奈米結構通道(例如，奈米片、奈米棒、奈米管、奈米線等)的堆疊。半導體層230被移除並被含金屬的閘極結構720取代。例如，含金屬的閘極結構720可各自包括高k閘極介電和金屬閘極電極。含金屬的閘極結構720的另一部分可設置在奈米結構通道的堆疊的側431上方。

源極/汲極組件730也可橫向形成在含金屬的閘極結構720的相對側上。應理解，源極/汲極組件730可單獨或集體地指源極或汲極，這取決於上下文。在一些實施例中，源極/汲極組件730可通過一種或多種磊晶生長過程形成。源極/汲極通孔750可由IC的側430形成裝置300以提供從側430到源極/汲極組件730的電性連接。同時，在此製造階段還沒有從GAA電晶體700的側431形成電互連。可包括介電層250A(例如，氧化矽)和介電層250B(例如，氮化矽)的介電結構250可在圖10所示的製造階段設置在GAA電晶體700上方。

現在參考圖11，上面參考圖6討論的一個或多個蝕刻製程580也針對IC裝置300的一部分執行。一個或多個蝕刻製程580也蝕刻穿過介電層250A和250B以及主動區210的一部分以露出源極/汲極組件730。結果，形成通孔溝渠開口590C、590D和590E。如上所述，圖11的通孔溝渠開口590C、590D和590E與圖6的通孔溝渠開口590A和590B同時形成(並且使用相同的製造過程/步驟)。

現在參考圖12，對IC裝置300執行沉積製程630以用導電材料填充通孔溝渠開口590C-590E，從而形成導通孔410C-410E。如上所述，圖12的導通孔410C、410D和410E與圖8的導通孔410A-410B同時形成(並使用相同的製造流程/步驟)。導通孔410C-410E從側431電耦合至源極/汲極組件730，並相應地提供從側 431到源極/汲極組件730的電性連接。

基於圖10-12的GAA電晶體700的製程，可看出圖8-9的CPEC結構400的形成與用於製造GAA電晶體700的製程完全相容。這樣，可減少製造成本和/或處理時間。

圖13示出了根據本揭露實施例的積體電路(IC)製造系統900，其可用於製造本揭露的IC裝置300。IC製造系統900包括通過通訊網路918連接的多個實體(entities)902、904、906、908、910、912、914、916…、N。通訊網路918可為單一網路或可是各種不同的網路，例如內部網路和互聯網，並且可包括有線和無線通訊頻道。

在一個實施例中，實體902代表用於製造協作的服務系統；實體904代表用戶，例如監控感興趣的產品的產品工程師；實體906代表工程師，例如控制製程和相關配方的製程工程師，或監控或調整製程工具的條件和設定的設備工程師；實體908代表用於IC測試和測量的計量工具；實體910代表半導體處理工具，例如用於執行微影製程的EUV工具；實體912表示與處理工具910相關聯的虛擬計量模組(virtual metrology module)；實體914表示與處理工具910以及另外的其他處理工具相關聯的高階處理控制模組；實體916表示與處理工具910相關聯的採樣模組。

每個實體可與其他實體進行交互，並且可向其他實體提供積體電路製造、處理控制和/或運算能力和/或從其他實體接收這樣的能力。每個實體還可包括一個或多個用於執行計算和執行自動化的電腦系統。例如，實體914的高階處理控制模組可包括其中編碼有軟體指令的多個電腦硬體。電腦硬體可包括硬碟、隨身碟、CD-ROM、RAM記憶體、顯示器裝置(例如，監視器)、輸入/輸出裝置(例如，滑鼠和鍵盤)。軟體指令可用任何合適的程式語言來編寫並且可被設計為執行特定任務。

積體電路(IC)製造系統900使得實體之間能夠進行交互，以實現積體電路(IC)製造以及IC製造的先進處理控制。舉例來說，先進處理控制包括根據計量結果調整適用於相關晶圓的一個處理工具的處理條件、設定和/或配方。

在另一實施例中，根據基於製程品質和/或產品品質所確定的最佳取樣率從已處理晶圓的子集測量計量結果。在又一實施例中，根據基於製程品質和/或產品品質的各種特性所確定的最佳採樣場/點，從已處理晶圓子集的選定場和點測量計量結果。

IC製造系統900提供的一種功能可實現設計、工程和製程、計量以及高級製程控制等領域的協作和資訊存取。IC製造系統900提供的另一種功能可整合設施之間的系統，例如計量工具與處理工具之間的系統。這種整合使設施能夠協調其活動。例如，整合計量工具和處理工具可使製造資訊能夠更有效地合併到製造流程或APC模組中，並且可使用整合在相關處理中的計量工具實現從線上或現場測量的晶圓資料。

圖14是示出根據本揭露的各個方面的製造IC裝置的方法1000的流程圖。方法1000包括步驟1010，形成主動區，所述主動區包括多個交錯的第一半導體層和第二半導體層。

方法1000包括步驟1020，以P型摻質摻雜主動區的第一部分。

方法1000包括步驟1030，以N型摻質摻雜主動區的第二部分。主動區的第二部分與主動區的第一部分通過主動區的未摻雜的第三部分隔開。

方法1000包括步驟1040，在主動區的第一部分的第一側上方和在主動區的第二部分的第一側上方形成第一內連線結構，使得主動區的第一部分通過第一側電耦合至第一內連線結構的第一組內連組件，且主動區的第二部分通過第一側電耦合至第一內連線結構的第二組內連組件。

方法1000包括步驟1050，在主動區的第一部分的第二側上方和在主動區的第二部分的第二側上方形成第二內連線結構，使得主動區的第一部分通過第二側電耦合至第二內連線結構的第三組內連組件，且主動區的第二部分通過第二側電耦合至第二內連線結構的第四組內連組件。第一組內連組件電耦合至第三組內連組件。第二組內連組件電耦合至第四組內連組件。

在一些實施例中，介電結構形成在主動區的第二側上方。在一些實施例中，形成所述第二內連線結構包括：從第二側朝向第一側蝕刻出穿過介電結構的第一溝渠和第二溝渠，使得第一溝渠從第二側露出主動區的第一部分的一部分，並且使得第二溝渠從第二側露出主動區的第二部分的一部分；以及用導電材料填充第一溝渠和第二溝渠，從而在第一溝渠中形成第一導通孔和在第二溝渠中形成第二導通孔。

在一些實施例中，所述介電結構包括多個介電層；主動區形成在半導體基底上。第一溝渠和第二溝渠被蝕刻以延伸穿過多個介電層並且至少部分地穿過半導體基底。

在一些實施例中，形成第二內連線結構更包括：在第一導通孔的第二側上方形成第一金屬線以及在第二導通孔的第二側上方形成第二金屬線。

在一些實施例中，第一金屬線和第一導通孔為第二內連線結構的第三組內連組件的一部分；第二金屬線和第二導通孔為第二內連線結構的第四組內連組件的一部分；第一組內連組件電耦合至第一金屬線的第一側，且第二組內連組件電耦合至第二金屬線的第一側。

在一些實施例中，主動區的第一部分、主動區的第二部分和主動區的第三部分共同形成PIN二極體；形成第二內連線結構更包括：分別在第一金屬線和第二金屬線的第二側上方形成第一接墊和第二接墊；第一接墊配置為接收PIN二極體的P端子(P-terminal)的第一電壓；第二接墊配置為接收PIN二極體的N端子(N-terminal)的第二電壓。

應理解，可在方法1000的步驟1010-1050之前、期間或之後執行附加製程。例如，在一些實施例中，方法1000還可包括將第一組內連組件和第三組內連組件偏壓到相同的第一電壓的步驟，以及將第二組內連組件和第四組內連組件偏壓到相同的第二電壓偏置的的步驟。作為另一個範例，方法1000可包括至少部分地使用主動區的第四部分來製造環閘(GAA)裝置的步驟。

圖15是顯示根據本揭露的各個方面的製造IC裝置的方法1000的流程圖。方法1000包括步驟1110，在主動區中形成二極體。所述二極體包括嵌入在(embedded)主動區的第一部分中的P型組件、嵌入在主動區的第二部分中的N型組件、以及設置在P型組件與N型組件之間的未摻雜組件。

方法1000包括步驟1120，在二極體的第一側上方形成內連線結構。內連線結構的不同部分分別電耦合至P型組件和N型組件。

方法1000包括步驟1130，蝕刻出穿過介電結構的一個或多個開口，所述介電結構設置在與二極體的第一側相對的第二側上方。

方法1000包括步驟1140，通過一個或多個開口將摻質材料植入主動區中。

方法1000包括步驟1150，用導電材料填充一個或多個開口。

在一些實施例中，主動區包括第一半導體層和第二半導體層的堆疊，第一半導體層和第二半導體層具有不同的材料成分並且彼此交錯。在一些實施例中，形成二極體包括在主動區的第一部分中植入P型摻質並且在主動區的第二部分中植入N型摻質，使得P型摻質和N型摻質中的每一個摻質穿過第一半導體層和第二半導體層堆疊的至少一個子集。

在一些實施例中，植入包括通過一個或多個開口植入硼作為摻質材料。

在一些實施例中，執行植入使得植入到主動區中的摻質材料不會到達二極體的P型組件或N型組件。

在一些實施例中，執行蝕刻使得一個或多個開口中的每一者比P型組件或N型組件寬。

在一些實施例中，執行蝕刻使得一個或多個開口都不會將P型組件或N型組件於第二側露出。

應理解，可在方法1100的步驟1110-1150之前、期間或之後執行附加製程。例如，在一些實施例中，在主動區的第一部分中形成二極體，方法1100更包括至少部分地在主動區的第二部分中形成環閘(GAA)電晶體的步驟。GAA電晶體包括源極/汲極組件，並且上述蝕刻作為蝕刻製程的一部分，從第二側蝕刻出用於源極/汲極組件的源極/汲極通孔開口。

總之，本揭露關於形成CPEC結構以減少製造期間由帶正電的電漿引起的對二極體的潛在有害影響。本揭露可提供優於傳統裝置的優點。然而，應理解，本文並未討論所有優點，不同的實施例可提供不同的優點，且任何實施例都不需要特定的優點。就此而言，各種製造過程可關於使用帶正電的電漿，其可導致帶正電的粒子進入包含二極體的IC裝置的介電結構。帶正電粒子的存在可能會在介電結構表面或附近吸引電子，這可能會對二極體的性能和/或預期操作產生不利影響。本揭露的一個實施例通過形成包含額外內連組件的CPEC結構來解決此問題，所述CPEC結構可平衡二極體的兩個側上的電壓電位。結果，帶正電的粒子可能難以找到進入介電結構的路徑。進而，可減少與帶正電的電漿相關的有害影響。本揭露的另一個實施例通過在介電結構附近的主動區中形成額外的P型摻雜區來解決這個問題。額外的P型摻雜區通過利用通孔形成製程來形成，所述通孔形成製程也被執行以形成用於IC裝置的常規電晶體(例如，GAA電晶體)的電互連，其包括通孔溝渠形成製程。在蝕刻通孔溝渠之後但在填充它們之前，可通過打開的(open)通孔溝渠將P型摻質材料植入到主動區中，這形成P型摻雜區。P型摻雜區吸引和/或中和電子，否則電子會聚集在介電結構附近。以這種方式，還可減少與帶正電的電漿相關的有害影響，並且可提高裝置性能。其他優點可能包括與現有製造流程的兼容性以及實施的簡單性和低成本。

上述先進微影製程、方法和材料可用於許多應用，包括使用鰭式場效電晶體(FinFET)的IC裝置。例如，鰭片可被圖案化以在特徵之間產生相對緊密的間隔，上面的揭露非常適合於此。另外，用於形成FinFET的鰭的間隙壁(也稱為心軸)可根據上述揭露進行處理。也應理解，上述討論的本揭露的各個方面可應用於多通道裝置，例如環閘(GAA)裝置。就本揭露關於鰭結構或FinFET裝置而言，這樣的討論可同樣適用於GAA裝置。

在一些實施例中，所述未摻雜本徵區包括多個第一半導體層和多個第二半導體層，所述多個第一半導體層與所述多個第二半導體層交錯。在一些實施例中，所述第一半導體層包括矽；以及所述第二半導體層包括矽鍺。在一些實施例中，所述P型區域包括所述多個所述第一半導體層和所述第二半導體層的P摻雜部分；以及所述N型區域包括所述多個第一半導體層和所述多個第二半導體層的N摻雜部分。在一些實施例中，所述裝置包括積體電路(IC)的一部分；當所述IC的所述部分工作時，所述第一導電接點和所述第一導通孔電偏壓到相同的第一電壓；以及當所述IC的所述部分工作時，所述第二導電接點和所述第二導通孔電偏壓到相同的第二電壓。在一些實施例中，所述半導體裝置更包括：設置在所述二極體的所述第二側上方的介電層，其中所述第一導通孔和所述第二導通孔中的每一者垂直延伸穿過所述介電層。在一些實施例中，所述半導體裝置更包括：第一組內連組件，設置在所述第一導電接點和所述第二導電接點上方並且從所述第一側電耦合至所述第一導電接點和所述第二導電接點；以及第二組內連組件，設置在所述第一導通孔和所述第二導通孔上方並且從所述第二側電耦合至所述第一導通孔和所述第二導通孔，其中所述第二組內連組件電耦合至所述第一組內連組件。在一些實施例中，所述第一組內連組件包括多個通孔和多個第一金屬線；所述多個通孔的子集與所述第一導電接點和所述第二導電接點直接接觸；所述第二組內連組件包括多個第二金屬線；所述多個第二金屬線中的第一個與所述第一導通孔直接接觸；以及所述多個第二金屬線中的第二個與所述第二導通孔直接接觸。在一些實施例中，所述二極體形成在所述裝置的第一區域中，並且其中所述裝置更包括其中形成有多個環閘(GAA)電晶體的第二區域。

在一些實施例中，所述半導體裝置更包括：多個環閘(GAA)電晶體，形成在至少部分的所述主動區中或所述主動區上。在一些實施例中，所述半導體裝置更包括：位於所述PIN二極體中的所述第二側上方的介電結構，其中所述第三組內連組件和所述第四組內連組件延伸穿過所述介電結構。在一些實施例中，所述第三組內連組件包括耦合至所述P型組件的第一通孔和耦合至所述第一通孔的第一金屬線；以及所述第四組內連組件包括耦合至所述N型組件的第二通孔和耦合至所述第二通孔的第二金屬線。

在一些實施例中，所述方法更包括：將所述第一組內連組件和所述第三組內連組件偏壓到相同的第一電壓；以及將所述第二組內連組件和所述第四組內連組件偏壓到相同的第二電壓。在一些實施例中，所述方法更包括：至少部分地使用所述主動區的第四部分來製造環閘(GAA)裝置。在一些實施例中，介電結構形成在所述主動區的所述第二側上方，並且其中形成所述第二內連線結構包括：從所述第二側朝向所述第一側蝕刻出穿過所述介電結構的第一溝渠和第二溝渠，使得所述第一溝渠從所述第二側露出所述主動區的所述第一部分的一部分，並且所述第二溝渠從所述第二側露出部分所述主動區的所述第二部分的一部分；以及用導電材料填充所述第一溝渠和所述第二溝渠，從而在所述第一溝渠中形成第一導通孔，在所述第二溝渠中形成第二導通孔。在一些實施例中，所述介電結構包括多個介電層；所述主動區形成在半導體基底上；以及所述第一溝渠和所述第二溝渠被蝕刻以延伸穿過所述多個介電層和至少部分穿過所述半導體基底。在一些實施例中，形成所述第二內連線結構更包括：在所述第一導通孔的所述第二側上方形成第一金屬線以及在所述第二導通孔的所述第二側上方形成第二金屬線；其中：所述第一金屬線和所述第一導通孔為所述第二內連線結構的所述第三組內連組件的一部分；所述第二金屬線和所述第二導通孔為所述第二內連線結構的所述第四組內連組件的一部分；所述第一組內連組件電耦合至所述第一金屬線的所述第一側；以及所述第二組內連組件電耦合至所述第二金屬線中的所述第一側。在一些實施例中，所述主動區的所述第一部分、所述主動區的所述第二部分和所述主動區的所述第三部分共同形成PIN二極體；形成所述第二內連線結構更包括：分別在所述第一金屬線和所述第二金屬線的所述第二側上方形成第一接墊和第二接墊；所述第一接墊配置為接收所述PIN二極體的P端子的第一電壓；以及所述第二接墊配置為接收所述PIN二極體的N端子的第二電壓。

本揭露的另一方面關於一種裝置。裝置包括二極體，所述二極體包括P型區域、N型區域以及設置在P型區域與N型區域之間的未摻雜本徵區域。內連線結構設置在二極體的第一側上方。多個導通孔設置在二極體的第二側上方，第二側與第一側不同。二極體與導通孔之間設置有一個或多個摻雜區。

本揭露的另一方面關於一種裝置。裝置包括主動區，主動區包括多個交錯的第一半導體層和第二半導體層。PIN二極體形成在主動區中。PIN二極體包括P型組件、N型組件以及設置在P型組件與N型組件之間的未摻雜組件。第一導電接點和第二導電接點設置在PIN二極體的第一側上方。第一導電接點和第二導電接點分別電性連接至P型組件和N型組件。介電結構設置在PIN二極體的與第一側相對的第二側上方。一個或多個摻雜區設置在 PIN二極體和介電結構之間，其中一個或多個摻雜區各自包含P型摻質。

本揭露的另一個方面關於一種方法。在主動區中形成二極體。二極體包括嵌入在主動區的第一部分的P型組件、嵌入在主動區的第二部分中的N型組件、以及設置在P型組件與N型組件之間的未摻雜組件。內連線結構形成於二極體的第一側上方。內連線結構的不同部分分別電耦合至P型組件和N型組件。介電結構設置在與第一側相對的第二側上方，蝕刻出穿過介電結構的一個或多個開口。通過一個或多個開口將摻質材料植入主動區中。用導電材料填充一個或多個開口。

以上概述了幾個實施例的特徵，以便本領域技術人員更能理解下面的詳細描述。本領域技術人員應理解，他們可輕鬆地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與這裡介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員也應當認識到，這樣的等同構造並不脫離本揭露的精神和範圍，並且他們可在不脫離本揭露的精神和範圍的情況下做出各種變化、替換和變更。