TWI888931B - 半導體處理方法及半導體結構 - Google Patents

Abstract

本發明技術的實施例係關於半導體處理方法，該等半導體處理方法包括提供結構化半導體基板，該基板包括具有底表面及頂表面的溝槽。該等方法進一步包括在溝槽的底表面上沉積含矽材料的一部分至少一個沉積週期，其中每一沉積週期包括：在溝槽的底表面和頂表面上沉積含矽材料的該部分；在溝槽的底表面上的含矽材料上沉積含碳遮罩層，其中該含碳遮罩層不形成在溝槽的頂表面上；從溝槽的頂表面移除該含矽材料的該部分；以及從溝槽的底表面上的含矽材料移除含碳遮罩層，其中所沉積的含矽材料保留在溝槽的底表面上。

Description

半導體處理方法及半導體結構

本案主張申請於2022年9月28日，標題為「MOLECULAR LAYER DEPOSITION CARBON MASKS FOR DIRECT SELECTIVE DEPOSITION OF SILICON-CONTAINING MATERIALS」的美國專利申請案第17/954,565號的權益及優先權，該申請案之內容以引用之方式全部併入本文。

本發明技術係關於在含半導體元件的溝槽中，及台階以及其他結構上沉積含矽材料的半導體製造方法。

在微電子元件製造中，對於許多應用，需要填充具有大於10：1的深寬比(aspect ratio；AR)且無孔化的窄溝槽。一個應用係針對淺溝槽隔離(shallow trench isolation；STI)。對於此應用，薄膜需要在整個溝槽中具有高的品質(具有例如小於2的濕式蝕刻速率比)且具有極低的洩漏。一種已經取得成功的方法為可流動化學氣相沉積(chemical vapor deposition；CVD)。在此方法中，寡聚物以氣相小心地形成，該氣相在表面上冷凝且隨後「流動」至溝槽中。剛沉積的薄膜具有不良的品質並且需要諸如蒸汽退火及紫外線固化的處理步驟。

隨著結構尺寸減小並且深寬比增加，所沉積的可流動薄膜的沉積後固化方法變得困難。在整個經填充的溝槽中產生具有不同組成的薄膜。

諸如非晶矽的含矽材料已經廣泛用作半導體製造製程中的犧牲層，因為該含矽材料可相對於其他薄膜（例如氧化矽、非晶碳等）提供良好的蝕刻選擇性。隨著半導體製造中臨界尺寸(critical dimension; CD)的降低，填充高深寬比間隙對於先進的晶圓製造變得越來越重要。當前的金屬置換閘極製程涉及熔爐沉積的多晶矽或非晶矽虛設閘極。歸因於沉積製程的性質，在Si虛設閘極的中間形成接縫。該接縫可能在沉積後處理期間打開，並導致結構失效。

非晶矽(a-Si)的習知電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition; PECVD)由於電漿不能穿透至深溝槽中而在窄溝槽頂部形成「蘑菇狀」薄膜。此舉導致從頂部將狹窄的溝槽夾斷；在溝槽的底部形成孔隙。

習知的熱CVD/熔爐製程可經由矽前驅物（例如矽烷、二矽烷）的熱分解來生長非晶矽。歸因於前驅物供應不足或在溝槽底部存在分解副產物，溝槽頂部上的沉積速率相對於底部更高。因此，在溝槽中可以觀察到狹窄的接縫或孔隙。

因此，需要可提供無接縫的薄膜生長的用於高深寬比結構中的間隙填充的方法。

本發明技術的實施例包括半導體處理方法。該等方法包括提供結構化半導體基板，該結構化半導體基板包括溝槽，該溝槽具有底表面及與該底表面橫向相鄰的頂表面。該等方法進一步包括在溝槽的底表面上沉積含矽材料的一部分至少一個沉積週期，其中每一沉積週期包括：在溝槽的底表面和頂表面上沉積含矽材料的該部分。該週期亦包括在溝槽的底表面上的含矽材料上沉積含碳遮罩層，其中該含碳遮罩層不形成在溝槽的頂表面上。該週期進一步包括從溝槽的頂表面移除該含矽材料的該部分。該週期另外地包括從溝槽的底表面上的含矽材料移除含碳遮罩層，其中剛沉積的含矽材料保留在溝槽的底表面上。

在另外的實施例中，在溝槽的底表面和頂表面上沉積含矽材料的該部分包括用氬、氦和氫的離子處理正在沉積的含矽材料，其中該等離子在垂直於結構化半導體基板的方向上加速。在進一步實施例中，含碳遮罩層的沉積包括在溝槽的底表面上的含矽材料的該部分上沉積含碳層的第一部分，其中碳層的該第一部分由具有第一反應部分的第一含碳沉積前驅物沉積。從與結構化半導體基板接觸的基板處理區域移除第一含碳沉積前驅物，並且將含碳層的第二部分沉積在含碳層的第一部分上。含碳層的該第二部分係由第二含碳沉積前驅物沉積，該第二含碳沉積前驅物包括可操作以與第一含碳沉積前驅物上的第一反應部分反應的第二反應部分。該含碳層的剛沉積的第一和第二部分經退火以形成含碳遮罩層。在進一步實施例中，第一含碳沉積前驅物上的第一反應性部分包括含醛部分，並且第二含碳沉積前驅物上的第二反應部分包含含胺部分。在另外的實施例中，移除含碳遮罩層包括在含氧氣氛中加熱含碳遮罩層。在更多實施例中，該至少一個沉積週期包括大於或約五個沉積週期。在更多實施例中，溝槽的特徵在於大於或約3:1的深度對寬度的深寬比。在更多實施例中，含矽材料為非晶矽或氮化矽。

本發明技術的另外實施例進一步包括半導體處理方法。該等方法包括提供結構化半導體基板，該結構化半導體基板包括具有底表面、頂表面以及與底表面和頂表面相鄰的側壁表面的溝槽。該等方法進一步包括在溝槽上沉積含矽層的第一部分，其中含矽層的該第一部分的特徵在於該底表面上的底部厚度大於該溝槽的側壁表面上的側壁厚度。該等方法更進一步包括在溝槽的底表面中的含矽層的第一部分上形成含碳遮罩層。該等方法另外地包括從溝槽的頂表面和側壁表面移除含矽層的第一部分中的至少一些，其中含碳遮罩層防止從溝槽的底表面移除含矽層的第一部分。該等方法另外包括從溝槽的底表面移除含碳遮罩層，並在溝槽上形成含矽層的第二部分。

在進一步實施例中，在溝槽上沉積含矽層的第一部分包括在含有結構化半導體基板的電漿沉積腔室中產生沉積電漿，其中沉積電漿係由包括含矽前驅物、氬氣、氦氣和分子氫的沉積前驅物產生。含矽層的第一部分係由沉積腔室中的沉積電漿內形成的物種沉積在溝槽上。在另外的實施例中，沉積電漿係藉由以小於或約500瓦的功率位準向沉積前驅物提供射頻功率來產生。在更進一步實施例中，從溝槽的頂表面和側壁表面移除含矽層的第一部分中的至少一些包括將含矽層的第一部分與蝕刻電漿接觸，其中蝕刻電漿包括氫離子。在另外的實施例中，蝕刻電漿係藉由以大於或約1500瓦的功率位準向蝕刻前驅物提供射頻功率來產生。在更多實施例中，含矽層的第一部分和第二部分包括非晶矽或氮化矽。

本發明技術的進一步實施例包括半導體基板，該半導體基板包括結構化半導體基板，該結構化半導體基板包括具有底表面、頂表面以及與底表面和頂表面相鄰的側壁表面的溝槽。該半導體結構進一步包括位於該溝槽中的含矽材料，其中該含矽材料包括非晶矽和氮化矽中的至少一者，並且其中該含矽材料的特徵在於大於或約3.0的折射率。半導體結構的特徵亦在於溝槽的頂表面無含矽材料。

在更多實施例中，溝槽的特徵在於大於或約3:1的深度對寬度的深寬比。在更多實施例中，溝槽的底表面的特徵在於小於或約10 nm的寬度。在另外的實施例中，結構化半導體基板包括多晶矽或結晶矽。在進一步實施例中，位於溝槽中的含矽材料的特徵在於小於1重量百分比的碳。在進一步實施例中，位於溝槽中的含矽材料無孔隙或接縫。

與在結構化半導體基板中的窄寬度、高深寬比溝槽中沉積含矽材料的習知方法相比，本技術提供了若干優點。在實施例中，本發明技術可在溝槽的底表面上定向沉積含矽材料，而不會在溝槽的側壁和頂表面上伴隨材料的堆積。在進一步實施例中，在從溝槽的側壁和頂表面移除材料的選擇性移除操作期間，在溝槽的底表面上的含矽材料上形成的選擇性沉積的含碳遮罩保護該材料的移除。含矽材料的定向沉積和遮罩保護的選擇性移除的組合提供了在溝槽中快速沉積高品質、無孔隙的含矽材料。結合以下描述及附圖更詳細地描述該等及其他實施例，連同其許多優點及特徵。

半導體製造技術的技術進步正在將圖案化半導體基板上的相鄰結構特徵之間的距離減小至10奈米(nm)或更小。隨著該距離的不斷縮小，在結構特徵之間形成的溝槽變得越來越難以用介電材料以均勻的方式填充。困難的部分原因是溝槽的深度對寬度的深寬比的增加，此舉是由溝槽的寬度比其高度（即深度）下降得更快而引起。隨著溝槽的深寬比在該等小的奈米尺寸下增加，在溝槽的底表面上形成介電質材料的深層變得越來越困難，直至其被溝槽頂部的材料阻擋。結果是在介電體積的中間周圍形成孔隙或接縫，如此可能對相鄰半導體元件的效能產生不利影響。

已經開發了一些技術來解決介電材料的間隙填充問題，包括使用可流動的介電前驅物，該等介電前驅物允許介電質像將液體倒入玻璃中一樣自下往上填充溝槽。該等技術已經成功地用以高碳和氧含量為特徵的含矽介電質填充小的、高深寬比的溝槽。在實施例中，該等技術使用遠端電漿來產生流動的含矽碳和氧的沉積前驅物，該沉積前驅物流入溝槽並固化成為氧化矽及含矽碳氧的介電材料。不幸的是，該等可流動沉積技術沒有成功地用含矽介電質（例如，非晶矽和氮化矽）填充此類溝槽，該含矽介電質具有很少或無氧和碳。

已經開發了額外的技術來解決含矽材料的間隙填充問題，該含矽材料很少或無氧和碳。該等技術包括在溝槽的底表面上直接選擇性地填充含矽材料，而在溝槽的側壁及頂表面上形成較少的材料。在實施例中，直接選擇性填充技術亦包括從頂部和側壁表面移除含矽材料的一部分，同時從底部表面移除較少材料。經由多次此類選擇性填充及移除循環，含矽材料可自下而上填充溝槽，而不會在材料中形成孔隙或接縫。

雖然直接選擇性填充技術已經成功地在溝槽中提供了低碳和低氧含矽材料的高品質、無孔隙及接縫的沉積，但是歸因於在每個材料移除週期中發生的溝槽底表面上的材料的部分移除，該等技術受到了較低的製程效率和所得較低的晶圓產量的影響。本發明技術藉由在週期的移除部分從溝槽的側壁和頂表面移除含矽材料之前，在沉積在溝槽的底表面上的含矽材料上形成含碳遮罩層來解決此問題。含碳遮罩層係藉由分子層沉積(molecular layer deposition; MLD)在沉積於溝槽底表面上的含矽材料上選擇性地形成，該分子層沉積使用至少兩種不同的沉積前驅物，該等沉積前驅物包含當接觸時彼此反應以形成含碳層的不同反應部分。在從溝槽的側壁和頂表面選擇性移除含矽材料之後，含碳遮罩層經移除以在溝槽的底表面上提供剛沉積的含矽材料，用於下一選擇性沉積及移除週期。含碳遮罩層的併入增加了在溝槽中沉積含矽材料的製程的效率。

第1圖圖示根據本發明技術的實施例的，在結構化半導體基板200的溝槽中沉積含矽材料的方法100的選定操作的流程圖。方法100可包括或可不包括在方法開始之前的一或多個操作，包括前端處理、沉積、蝕刻、研磨、清洗或可在所述操作之前執行的任何其他操作。該方法可包括可選操作，該等操作可與或可不與根據本發明技術的方法的一些實施例特定相關聯。方法100描述了在結構化半導體基板中形成用含矽材料填充的溝槽的實施例的操作，該等溝槽之一者的一部分在第2D圖中以結構200的簡化示意形式示出。第2D圖中的結構200的橫截面視圖為分離開口橫截面圖。第2D圖僅圖示具有有限細節的部分示意圖。在未示出的進一步實施例中，示例性結構可含有額外的層、區域和材料，上述層、區域和材料具有如圖中所示的態樣，以及仍然可受益於本發明技術的態樣的任一者的替代結構及材料態樣。

方法100包括在操作105處提供結構化基板202。在操作中，取決於應用，第2A圖中所示的結構化基板202包括諸如矽、氧化矽、應變矽、絕緣體上矽(silicon on insulator; SOI)、碳摻雜的氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石的材料，及諸如金屬、金屬氮化物、金屬合金的任何其他材料，以及其他導電材料。在另外的實施例中，結構化基板可包括半導體晶圓。在進一步實施例中，結構化基板202可經暴露於預處理製程以研磨、蝕刻、還原、氧化、羥基化、退火、紫外線固化、電子束固化及/或烘烤基板表面。除了直接在結構化基板本身的表面上的薄膜處理之外，在本案中，所揭示的薄膜處理步驟中的任一者亦可在如下文中更詳細揭示的結構化基板上形成的底層上執行，並且術語「表面」意欲包括如上下文指示的此底層。因此，例如，在薄膜/層或部分薄膜/層已經沉積至結構化基板中的溝槽的底表面上的情況下，最新沉積的薄膜/層的暴露表面變為底表面。

在第2A圖中所示的結構化基板202的實施例中，出於說明之目的，結構化基板包括溝槽204a至204b形式的兩個特徵。本領域技藝人士將理解，可以存在額外的特徵。特徵的形狀可為任何適當的形狀，包括但不限於額外溝槽和圓柱形過孔以及其他特徵。如在此方面中所使用，術語「特徵」意謂任何有意的表面不規則性。特徵的適當實例包括但不限於溝槽（亦稱為間隙），該溝槽具有形成橫向鄰近底表面的峰的頂表面，以及垂直定位在溝槽的頂表面與底表面之間的側壁表面。在進一步實施例中，底表面的特徵可為小於或約20 nm、小於或約15 nm、小於或約12.5 nm、小於或約10 nm、小於或約9 nm、小於或約8 nm、小於或約7 nm、小於或約6 nm、小於或約5 nm或更小的寬度。在更進一步實施例中，深寬比（即，溝槽深度與溝槽寬度的比率）可表徵為大於或約1:1、2:1、3:1、4:1、5:1、6:1、7:1、8:1、9:1、10:1、15:1、20:1、25:1、30:1、35:1、40:1或更大。

方法100還包括在操作110處將含矽材料的第一部分沉積在結構化基板202上。在實施例中，含矽材料的第一部分的沉積包括在溝槽204a-b的頂表面上沉積含矽材料206a-b的第一頂部，以及在溝槽204a-b的底表面上沉積含矽材料208a-b的第一底部，如第2B圖中所示。在實施例中，含矽材料的第一部分可藉由電漿增強化學氣相沉積(PECVD)製程或電漿增強原子層沉積(plasma-enhanced atomic layer deposition; PEALD)製程沉積。在另外的實施例中，沉積操作110可包括PECVD製程，該PECVD製程包括第一脈衝高頻射頻(high-frequency radio-frequency; HFRF)電漿。在實施例中，第一脈衝HFRF電漿可包括複數個第一HFRF脈衝。諸如「第一」、「第二」等序數的使用係用於識別不同的製程或元件，且並不意欲意味特定的操作或使用順序。在另外的實施例中，高頻射頻電漿包括功率的高頻開啟/關閉脈衝。當開啟時，功率可為諸如射頻的輸出頻率。脈衝頻率及射頻代表用於產生可經獨立控制的電漿的功率的不同態樣。

在另外的實施例中，含矽材料可包括非晶矽或氮化矽中的至少一者，以及其他含矽材料。在進一步實施例中，含矽材料可基本上由氮化矽組成。在進一步實施例中，含矽材料可基本上由非晶矽組成。如以此方式所使用，術語「基本上由……組成」意謂含矽材料以原子計大於或等於約90%、93%、95%、98%或99%的非晶矽或氮化矽（或另一所述物種）。在一些實施例中，含矽材料包含非晶矽或氮化矽。在更多實施例中，含矽材料大體上僅包含非晶矽。如以此方式所使用，術語「大體上僅非晶矽」意謂含矽材料大於或等於約90%、93%、95%、98%或99%的非晶矽。

在更多實施例中，含矽材料可包括很少或不包括氧或碳。在實施例中，含矽材料的特徵可為小於或約5莫耳百分比、小於或約4莫耳百分比、小於或約3莫耳百分比、小於或約2莫耳百分比、小於或約1莫耳百分比或更低的氧氣的莫耳百分比。在另外的實施例中，含矽材料的特徵可為小於或約5莫耳百分比、小於或約4莫耳百分比、小於或約3莫耳百分比、小於或約2莫耳百分比、小於或約1莫耳百分比或更低的碳的莫耳百分比。

在進一步實施例中，含矽材料的第一部分經選擇性地沉積在結構化基板202上。在實施例中，含矽材料的第一部分係以不同速率沉積在溝槽204a-b的頂表面、底表面和側壁上。在另外的實施例中，含矽材料的剛沉積的第一部分的特徵在於溝槽204a-b的底表面上的底膜厚度大於溝槽的頂表面上的頂膜厚度。在更多實施例中，含矽材料的剛沉積的第一部分的特徵在於頂膜厚度大於溝槽204a-b的側壁表面上的側壁膜厚度。

在更多實施例中，含矽材料的第一部分在結構化基板202上非共形地形成。如本文所使用，術語「非共形」或「非共形地」是指黏附至且非均勻地覆蓋暴露表面的層，該層的厚度變化相對於薄膜的平均厚度大於10%。例如，平均厚度為100 Å的薄膜的厚度變化將大於10 Å。該厚度變化包括凹部的邊緣、拐角、側面和底部。在一些實施例中，該變化大於或等於10%、15%、20%、25%、30%、35%、40%、45%、50%、55%、60%、65%、70%、75%、80%、85%或90%。在一些實施例中，沉積在溝槽側壁上的薄膜比沉積在溝槽底部或形成溝槽的表面上的薄膜的厚度薄。在一些實施例中，側壁上的沉積薄膜的平均厚度小於或等於溝槽底部及/或頂部上的平均厚度的90%、80%、70%、60%、50%、40%、30%或20%。

在更多實施例中，在停止沉積之前，含矽材料的第一部分經沉積至從1 nm至100 nm、從1 nm至80 nm、從1 nm至50 nm、從10 nm至100 nm、從10 nm至80 nm、從10 nm至50 nm、從20 nm至100 nm、從20 nm至80 nm或從20 nm至50 nm之範圍內的平均厚度。在另外的實施例中，含矽材料的第一部分經沉積至從5 nm至100 nm、從5 nm至80 nm、從5 nm至40 nm、從5 nm至30 nm或從10 nm至30 nm之範圍內的平均厚度。

在實施例中，用於沉積含矽材料的第一部分的製程參數可影響溝槽204a-b的頂表面、側壁表面及底表面上的薄膜厚度。例如，特定的前驅物及/或反應物種、電漿條件和溫度以及其他製程參數可能影響不同溝槽表面上的沉積厚度。在進一步實施例中，頂表面處的厚度大於溝槽204a-b的側壁表面處的厚度。在更多實施例中，溝槽的底表面處的厚度大於溝槽204a-b的側壁和頂表面處的厚度。

在實施例中，基板結構202暴露於形成含矽材料的第一部分的一或多種製程氣體及/或條件。在另外的實施例中，製程氣體流入處理腔室的處理區域，並且脈衝HFRF電漿係由製程氣體形成以沉積含矽材料的第一部分。一些實施例的製程氣體包括矽前驅物及載氣，並且載氣藉由HFRF功率點燃成為電漿。

在更多實施例中，第一脈衝HFRF電漿為導電耦合電漿(conductively-coupled plasma; CCP)或電感耦合電漿(inductively coupled plasma; ICP)。在更多實施例中，第一脈衝HFRF電漿為直接電漿或遠端電漿。在更多個實施例中，複數個第一HFRF脈衝中的每一者係以在從0 W至500 W、從50 W至500 W、從50 W至400 W、從50 W至300 W、從50 W至200 W、從50 W至100 W、從100 W至500 W、從100 W至400 W、從100 W至300 W、從100 W至200 W、從200 W至500 W、從200 W至400 W或從200 W至300 W的範圍內的第一功率獨立地產生。在一些實施例中，最小第一電漿功率大於0 W。在一些實施例中，所有第一脈衝具有相同的功率。在一些實施例中，第一HFRF電漿中的各個脈衝功率有所不同。

在實施例中，該複數個第一HFRF電漿脈衝具有在從1%至50%、從1%至45%、從1%至40%、從1%至35%、從1%至30%、從1%至25%、從1%至20%、從1%至15%、從1%至10%、從5%至50%、從5%至45%、從5%至40%、從5%至35%、從5%至30%、從5%至25%、從5%至20%、從5%至15%、從5至10%、從10%至50%、從10%至45%、從10%至40%、從10%至35%、從10%至30%、從10%至25%、從10%至20%或從10%至15%的範圍內的第一工作週期。在另外的實施例中，沉積製程期間的電漿脈衝的每一者具有相同的工作週期。在一些實施例中，工作週期在沉積製程期間改變。

在進一步實施例中，複數個第一HFRF電漿脈衝中的每一者獨立地具有在從5 msec至50 μsec、從4 msec至50 μsec、從3 msec至50 μsec、從2 msec至50 μsec、從1 msec至50 μsec、從800 μsec至50 μsec、從500 μsec至50 μsec、從200 μsec至50 μsec、從5 msec至100 μsec、從4 msec至100 μsec、從3 msec至100 μsec、從2 msec至100 μsec、從1 msec至100 μsec、從800 μsec至100 μsec、從500 μsec至100 μsec及從200 μsec至100 μsec的範圍內的脈衝寬度。在實施例中，脈衝寬度的每一者在沉積製程期間相同。在一些實施例中，脈衝寬度在沉積製程期間變化。

在一或多個實施例中，複數個第一HFRF電漿脈衝中的每一者獨立地具有在從0.1 kHz至20 kHz、從0.1 kHz至15 kHz、從0.1 kHz至10 kHz、從0.1 kHz至5 kHz、從0.5 kHz至20 kHz、從0.5 kHz至15 kHz、從0.5 kHz至10 kHz、從0.5 kHz至5 kHz、從1 kHz至20 kHz、從1 kHz至15 kHz、從1 kHz至10 kHz、從1 kHz至5 kHz、從2 kHz至20 kHz、從2 kHz至15 kHz、從2 kHz至10 kHz或從2 kHz至5 kHz的範圍內的第一脈衝頻率。在實施例中，脈衝頻率在沉積製程期間保持相同。在另外的實施例中，脈衝寬度在沉積製程期間變化。

在一或多個實施例中，複數個第一HFRF脈衝具有在從5 Mhz至20 Mhz、從5 Mhz至15 Mhz、從5 Mhz至10 Mhz、從10 Mhz至20 Mhz或從10 Mhz至15 MHz之範圍內的第一射頻。在一或多個實施例中，複數個第一HFRF脈衝具有13.56 MHz的第一射頻。在一些實施例中，脈衝的射頻在沉積製程期間相同。在一些實施例中，脈衝的射頻在沉積製程期間有所不同。在一或多個實施例中，複數個第一HFRF脈衝的每一者獨立地具有在從5 Mhz至20 Mhz、從5 Mhz至15 Mhz、從5 Mhz至10 Mhz、從10 Mhz至20 Mhz或從10 Mhz至15 MHz之範圍內的第一射頻。在一或多個實施例中，複數個第一HFRF脈衝中的每一者獨立地具有13.56 MHz的第一射頻。

在實施例中，該複數個第一HFRF脈衝的每一者具有在從1%至50%、從1%至45%、從1%至40%、從1%至35%、從1%至30%、從1%至25%、從1%至20%、從1%至15%、從1%至10%、從5%至50%、從5%至45%、從5%至40%、從5%至35%、從5%至30%、從5%至25%、從5%至20%、從5%至15%、從5至10%、從10%至50%、從10%至45%、從10%至40%、從10%至35%、從10%至30%、從10%至25%、從10%至20%或從10%至15%的範圍內的第一工作週期。在一些實施例中，脈衝的工作週期在沉積製程期間相同。在一些實施例中，脈衝的工作週期在沉積製程期間有所不同。沉積製程可在任何適當的基板溫度下發生。在一些實施例中，在沉積製程期間，基板經保持在從15℃至250℃、從15℃至225℃、從15℃至200℃、從15℃至175℃、從15℃至150℃、從15℃至125℃、從15℃至100℃、從25℃至250℃、從25℃至225℃、從25℃至200℃、從25℃至175℃、從25℃至150℃、從25℃至125℃、從25℃至100℃、從50℃至250℃、從50℃至225℃、從50℃至200℃、從50℃至175℃、從50℃至150℃、從50℃至125℃、從50℃至100℃、從75℃至250℃、從75℃至225℃、從75℃至200℃、從75℃至175℃、從75℃至150℃、從75℃至125℃或從75℃至100℃之範圍內的溫度下。

在另外的實施例中，膜沉積製程可包括使第一載氣、前驅物或第一反應物中的一或多者流動至基板表面上。在一些實施例中，載氣包括但不限於氬氣(Ar)、氦氣(He)、H ₂或N ₂。在一些實施例中，載氣包含氦氣(He)或基本上由氦氣(He)組成。在一些實施例中，載氣包含氬氣(Ar)。在一或多個實施例中，前驅物包括但不限於矽烷、二矽烷、二氯矽烷(DCS)、三矽烷或四矽烷。在一些實施例中，前驅物氣體包含矽烷(SiH ₄)。在一些實施例中，前驅物氣體包含二矽烷(Si ₂H ₆)或基本上由二矽烷組成。在一些實施例中，前驅物氣體在熱罐中經加熱以增加蒸汽壓力，並且使用載氣經遞送至腔室。在一些實施例中，第一反應物氣體包含H ₂。

在更多實施例中，第一載氣、前驅物氣體或第一反應物氣體中的每一者係以從40 sccm至10000 sccm、從40 sccm至5000 sccm、從40 msccm至2000 sccm、從40 sccm至1000 sccm、從40 sccm至500 sccm、40 sccm至100 sccm、從100 sccm至10000 sccm、從100 sccm至5000 sccm、從100 sccm至2000 sccm、從100 sccm至1000 sccm、從100 sccm至500 sccm、從250 sccm至10000 sccm、從250 sccm至5000 sccm、從250 sccm至2000 sccm、從250 sccm至1000 sccm、從250 sccm至500 sccm、從500 sccm至10000 sccm、從500 sccm至5000 sccm、從500 sccm至2000 sccm或從500 sccm至1000 sccm的範圍內的劑量獨立地流動至基板表面上。

在實施例中，在沉積製程期間沉積的含矽材料的第一部分為連續薄膜。如本文所使用，術語「連續」是指覆蓋整個暴露表面的層，而無顯露出沉積層之下的材料的間隙或裸露的斑點。連續薄膜可具有間隙或裸點，其表面積小於薄膜的總表面積的約1%。

在一些實施例中，在沉積操作110之後但在額外操作之前，結構化基板202可經歷淨化處理及/或真空處理。在一些實施例中，諸如氬氣的淨化氣體經引入至處理腔室中以淨化反應區域，或以其他方式在沉積操作110與額外操作之間從反應區域移除任何殘留反應化合物或反應副產物。在一些實施例中，淨化氣體在整個方法100中連續流入處理腔室。在一些實施例中，在沉積操作和額外操作之間，負壓經施加至處理腔室中以從腔室的沉積區域移除任何殘留的反應性化合物或副產物。在一些實施例中，負壓在整個方法100中經連續地施加至處理腔室中。在一些實施例中，在任何後處理操作之前施加淨化處理及/或真空處理。

方法100亦包括在操作115處於含矽材料的第一部分上沉積含碳遮罩層210。在實施例中，含碳遮罩層210的沉積可包括在含矽材料的第一部分上的碳層的分子層沉積(MLD)，如第2C圖中所示。在另外的實施例中，MLD-C沉積可包括使第一沉積前驅物流入基板處理區域，該基板處理區域包括具有含矽材料的第一部分的結構化基板202。在進一步實施例中，第一前驅物可為具有至少兩個反應性基團的含碳前驅物，該反應性基團可與在基板處理區域中附著至基板表面的基團形成鍵。第一前驅物的分子與表面基團反應以形成將第一前驅物分子連接至基板表面的鍵。第一前驅物分子和基板表面上的基團之間的反應繼續進行，直至大多數或所有表面基團結合至第一前驅物分子上的反應性基團。形成沉積前驅物的化合物層的第一部分，該第一部分阻擋第一前驅物流出物中的第一前驅物分子與基板之間的進一步反應。

在另外的實施例中，化合物層的第一部分的形成速率可取決於基板溫度以及流入基板處理區域的沉積前驅物的溫度。在形成操作期間的示例性基板溫度可為大於或約50℃、大於或約60℃、大於或約70℃、大於或約80℃、大於或約90℃、大於或約100℃、大於或約110℃、大於或約120℃、大於或約130℃、大於或約140℃、大於或約150℃或更高溫度。藉由保持基板溫度升高，諸如在一些實施例中高於或約100℃，沿著基板可獲得增加數目的成核位點，如此可藉由提高每一位置的覆蓋率來改良形成並減少孔隙形成。

在更多的實施例中，第一沉積前驅物可在任意數量的溫度下遞送，以實現整個基板的配體形成增加，從而改良整個基板的初始形成及覆蓋。第一沉積前驅物可在高於或約80℃的溫度下遞送，並且可在大於或約90℃、大於或約100℃、大於或約110℃或更高的溫度下遞送。藉由增加第一前驅物的沉積，可形成增加數目的沉積位點，此舉可在基板上更加無縫地生長材料。此外，此舉可允許在低於第一溫度的溫度下遞送第二沉積前驅物。在一些實施例中，第二沉積前驅物與第一沉積前驅物之間的反應可能比第一沉積前驅物與基板之間的反應更容易發生，且因此在升高的溫度下遞送第一沉積前驅物可確保在基板上充分形成。隨後，第二沉積前驅物可在降低的溫度下與第一沉積前驅物的反應性基團反應。例如，第二沉積前驅物可在低於或約100℃的溫度下遞送，並且可在低於或者約90℃、低於或者約80℃、低於或者約70℃、低於或者約60℃、低於或者約50℃、低於或者約40℃或者更低的溫度下遞送。

在實施例中，化合物層的第一部分的形成速率亦可取決於基板處理區域中的第一沉積前驅物流出物的壓力。基板處理區域中的示例性流出物壓力可在約1毫托至約500托的範圍內。額外的示例性範圍包括1托至約20托、5托至15托及9托至12托以及其他示例性範圍。

在進一步的實施例中，第一沉積前驅物流出物可在基板處理區域中保留一段時間，以幾乎或完全形成化合物層的第一部分。可以交替脈衝的形式遞送前驅物以生長材料。在一些實施例中，第一沉積前驅物和第二沉積前驅物中的任一者或兩者的脈衝時間可大於或約0.5秒、大於或約1秒、大於或約2秒、大於或約3秒、大於或約4秒、大於或約5秒、大於或約10秒、大於或約20秒、大於或約40秒、大於或約60秒、大於或約80秒、大於或約100秒或更多。在一些實施例中，第一沉積前驅物可比第二沉積前驅物脈衝更長的時間段。類似於上文所述的溫度，藉由增加第一沉積前驅物的停留時間，可在整個基板上產生改良的黏附性。然後，第二沉積前驅物可更容易地與第一沉積前驅物的配體反應，並且因此第二沉積前驅物可經脈衝更短的時間，如此可提高產量。例如，在一些實施例中，第二前驅物可經脈衝化小於或約90%的第一前驅物被脈衝化的時間。第二前驅物亦可經脈衝化小於或約80%的第一前驅物被脈衝化的時間、小於或約70%的第一前驅物被脈衝化的時間、小於或約60%的第一前驅物被脈衝化的時間、小於或約50%的第一前驅物被脈衝化的時間、小於或約40%的第一前驅物被脈衝化的時間、小於或約30%的第一前驅物被脈衝化的時間或更少時間。

在另外的實施例中，第一沉積前驅物流出物可在化合物層的第一部分形成之後從基板處理區域得以淨化或移除。流出物可藉由將該等流出物從基板沉積區域泵送出達範圍從約10秒至約100秒的時間段來移除。額外示例性時間範圍可包括約20秒至約50秒，及25秒至約45秒，以及其他示例性的時間範圍。然而，在一些實施例中，增加的淨化時間可開始移除反應位點，如此可減少均勻的形成。因此，在一些實施例中，淨化可進行小於或約60秒，並且可進行小於或約50秒、小於或者約40秒、小於或約30秒或更少時間。在一些實施例中，淨化氣體可經引入基板處理區域以幫助移除物種。示例性的淨化氣體包括氦氣和氮氣，以及其他淨化氣體。

在實施例中，第一沉積前驅物可由第一式表徵，該第一式包括： 其中R ₁包含烷基、芳族基團或環烷基中的一或多者，並且Y ₁和Y ₂獨立地包含羥基、醛基、酮基、酸基、胺基、異氰酸酯基、硫氰酸酯基或醯氯基。在更多實施例中，示例性第一沉積前驅物可包括對苯二甲醛和1,4-伸苯基二異氰酸酯，以及其他第一沉積前驅物。

在移除第一沉積前驅物流出物之後，可將第二沉積前驅物引入結構化基板。在實施例中，第二前驅物可為具有至少兩個反應性基團的含碳前驅物，該反應性基團可與形成化合物層的第一部分的第一沉積前驅物的未反應的反應性基團形成鍵。第二前驅物的分子與第一沉積前驅物的未反應的反應性基團反應以形成將第二前驅物分子連接至第一前驅物分子的鍵。第二前驅物分子與第一前驅物分子之間的反應繼續進行，直至第一前驅物分子上的大多數或所有未反應的反應性基團已經與第二前驅物分子反應為止。形成沉積前驅物的化合物層的第二部分，該第二部分阻擋第二前驅物流出物中的第二前驅物分子與化合物層的第一部分之間的進一步反應。

在另外的實施例中，化合物層的第二部分的形成速率亦可取決於基板處理區域中的第二沉積前驅物流出物的壓力。基板處理區域中的示例性流出物壓力可在約1托至約20托的範圍內。附加的示例性範圍包括5托至15托，及9托至12托，以及其他示例性範圍。

在進一步的實施例中，第二沉積前驅物流出物可在形成化合物層的第二部分之後從基板處理區域淨化或移除。流出物可藉由將該等流出物從基板沉積區域泵送出達範圍從約10秒至約100秒的時間段來移除。額外示例性時間範圍可包括約20秒至約50秒，及25秒至約45秒，以及其他示例性的時間範圍。在一些實施例中，淨化氣體可經引入基板處理區域以幫助移除流出物。示例性的淨化氣體包括氦氣和氮氣，以及其他淨化氣體。

在實施例中，第二沉積前驅物可由第二式表徵，該第二式包括： 其中R ₂包含烷基、芳族基團或環烷基中的一或多者，並且Z ₁和Z ₂獨立地包含羥基、醛基、酮基、酸基、胺基、異氰酸酯基、硫氰酸酯基或醯氯基。在另外的實施例中，示例性的第二沉積前驅物可包括乙二胺。

在一些實施例中，可確定在形成化合物層的一或多個週期之後（例如，在形成化合物的第一部分和第二部分之後）是否已經在基板上達成剛沉積的含碳材料的目標厚度。若尚未達成剛沉積的含碳材料的目標厚度，則執行形成化合物層的第一部分和第二部分的另一週期。若已達成剛沉積的含碳材料的目標厚度，則不開始形成另一化合物層的另一週期。用於形成化合物層的週期的示例性數目可包括1個週期至2000個週期。週期次數的額外示例性範圍可包括50個週期至1000個週期，以及100個週期至750個週期，以及其他示例性範圍。停止形成化合物層的進一步週期的靶材厚度的示例性範圍包括約10 nm至約500 nm。額外的示例性厚度範圍可包括約50 nm至約300 nm，以及100 nm至約200 nm，以及其他示例性的厚度範圍。

在更多實施例中，可對基板上的剛沉積的含碳層進行退火以形成含碳遮罩層210。示例性退火可涉及由一或多個連續的化合物層組成的剛沉積的含碳材料的熱退火。熱退火的示例性溫度範圍可包括約100℃至約600℃。額外的示例性溫度範圍可包括約200℃至約500℃，及約300℃至約450℃，以及其他溫度範圍。熱退火的示例性時間可包括約1分鐘至約120分鐘、約10分鐘至約60分鐘，及約20分鐘至約40分鐘的範圍，以及其他示例性時間範圍。

方法100更進一步包括在操作120處選擇性地移除含矽材料的第一部分。在實施例中，移除操作在側壁表面上蝕刻的含矽材料的厚度大於在溝槽204a-b的頂表面上的厚度。在更進一步的實施例中，含碳遮罩層210保護在溝槽204a-b的底表面上剛沉積的含矽的第一部分在移除操作120期間不被移除，如第2D圖中所示。

在不受任何特定操作理論約束的情況下，據信定向電漿處理相對於沉積在側壁表面上的材料優先改質溝槽204a-b的頂表面和底表面上的含矽材料的第一部分。頂表面和底表面上的改質含矽材料似乎更耐蝕刻。如此導致側壁蝕刻速率高於頂表面蝕刻速率。同時，歸因於含碳遮罩層210的存在，底部表面上的含矽材料的蝕刻速率為零。

在額外實施例中，移除操作120從溝槽204a-b的側壁表面移除含矽材料的大體上所有第一部分，並留下一些頂表面。在一些實施例中，移除大體上所有的側壁材料意謂側壁的表面積的至少約95%、98%或99%已經蝕刻。在一些實施例中，移除大體上所有的側壁材料包括用於後續沉積製程的成核延遲。

在一或多個實施例中，蝕刻操作120包括將基板表面暴露於第二載氣或第二反應物氣體中的一或多者。在一些實施例中，第二載氣包含氬氣(Ar)、氦氣(He)或氮氣(N ₂)中的一或多者。在一些實施例中，第二反應物氣體包含Cl ₂、H ₂、NF ₃或HCl中的一或多者。在一些實施例中，第二反應物氣體包含H ₂或基本上由H ₂組成。在一些實施例中，第二載氣或第二反應物氣體中的每一者係以從40 sccm至10000 sccm、從40 sccm至5000 sccm、從40 msccm至2000 sccm、從40 sccm至1000 sccm、從40 sccm至500 sccm、40 sccm至100 sccm、從100 sccm至10000 sccm、從100 sccm至5000 sccm、從100 sccm至2000 sccm、從100 sccm至1000 sccm、從100 sccm至500 sccm、從250 sccm至10000 sccm、從250 sccm至5000 sccm、從250 sccm至2000 sccm、從250 sccm至1000 sccm、從250 sccm至500 sccm、從500 sccm至10000 sccm、從500 sccm至5000 sccm、從500 sccm至2000 sccm或從500 sccm至1000 sccm的範圍內的流動速率獨立地流動至基板表面上。

在一或多個實施例中，移除操作120包括將結構化基板202保持在從15℃至250℃、從15℃至225℃、從15℃至200℃、從15℃至175℃、從15℃至150℃、從15℃至125℃、從15℃至100℃、從25℃至250℃、從25℃至225℃、從25℃至200℃、從25℃至175℃、從25℃至150℃、從25℃至125℃、從25℃至100℃、從50℃至250℃、從50℃至225℃、從50℃至200℃、從50℃至175℃、從50℃至150℃、從50℃至125℃、從50℃至100℃、從75℃至250℃、從75℃至225℃、從75℃至200℃、從75℃至175℃、從75℃至150℃、從75℃至125℃或從75℃至100℃之範圍內的溫度下。在一些實施例中，結構化基板在沉積操作110及移除操作120期間保持在相同溫度下。在一些實施例中，結構化基板202在沉積操作110和蝕刻操作120期間保持在不同的（△T＞10℃）溫度下。

在一或多個實施例中，移除操作120包括將包括結構化基板202的反應區域保持在從0.1托至12托、從0.5托至12托、從1托至12托、從2托至12托、從3托至12托、從4托至12托、從0.1托至10托、從0.5托至10托、從1托至10托、從2托至10托、從3托至10托、從4托至10托、從0.1托至8托、從0.5托至8托、從1托至8托、從2托至8托、從3托至8托、從4托至8托、從0.1托至5托、從0.5托至5托、從1托至5托、從2托至5托、從3托至5托或從4托至5托的範圍內的壓力下。

在一些實施例中，移除操作120包括蝕刻電漿。在一些實施例中，蝕刻電漿為導電耦合電漿(CCP)或電感耦合電漿(ICP)。在一些實施例中，蝕刻電漿為直接電漿或遠端電漿。在一些實施例中，蝕刻電漿係以在從0 W至500 W、從50 W至500 W、從50 W至400 W、從50 W至300 W、從50 W至200 W、從50 W至100 W、從100 W至500 W、從100 W至400 W、從100 W至300 W、從100 W至200 W、從200 W至500 W、從200 W至400 W或從200 W至300 W的範圍內的功率下操作。在一些實施例中，電漿的最小功率大於0 W。

在一些實施例中，移除操作120係以連續的功率位準發生。在一些實施例中，蝕刻製程利用第二HFRF電漿脈衝發生。在一些實施例中，複數個第二HFRF電漿脈衝中的每一者係以在從0 W至500 W、從50 W至500 W、從50 W至400 W、從50 W至300 W、從50 W至200 W、從50 W至100 W、從100 W至500 W、從100 W至400 W、從100 W至300 W、從100 W至200 W、從200 W至500 W、從200 W至400 W或從200 W至300 W的範圍內的第二功率獨立地產生。在一些實施例中，最小第二電漿功率大於0 W。在一些實施例中，脈衝的功率在蝕刻處理期間相同。在一些實施例中，脈衝的功率在蝕刻處理期間有所不同。

在一或多個實施例中，該複數個第二HFRF電漿脈衝具有在從1%至50%、從1%至45%、從1%至40%、從1%至35%、從1%至30%、從1%至25%、從1%至20%、從1%至15%、從1%至10%、從5%至50%、從5%至45%、從5%至40%、從5%至35%、從5%至30%、從5%至25%、從5%至20%、從5%至15%、從5至10%、從10%至50%、從10%至45%、從10%至40%、從10%至35%、從10%至30%、從10%至25%、從10%至20%或從10%至15%的範圍內的工作週期。在一些實施例中，脈衝的工作週期在蝕刻處理期間相同。在一些實施例中，脈衝的工作週期在蝕刻處理期間有所不同。

在一或多個實施例中，複數個第二HFRF電漿脈衝中的每一者具有在從5 msec至50 μsec、從4 msec至50 μsec、從3 msec至50 μsec、從2 msec至50 μsec、從1 msec至50 μsec、從800 μsec至50 μsec、從500 μsec至50 μsec、從200 μsec至50 μsec、從5 msec至100 μsec、從4 msec至100 μsec、從3 msec至100 μsec、從2 msec至100 μsec、從1 msec至100 μsec、從800 μsec至100 μsec、從500 μsec至100 μsec及從200 μsec至100 μsec的範圍內的脈衝寬度。在一些實施例中，脈衝的脈衝寬度在蝕刻處理期間相同。在一些實施例中，脈衝的脈衝寬度在沉積製程期間有所不同。

在一或多個實施例中，複數個第二HFRF電漿脈衝中的每一者獨立地具有在從0.1 kHz至20 kHz、從0.1 kHz至15 kHz、從0.1 kHz至10 kHz、從0.1 kHz至5 kHz、從0.5 kHz至20 kHz、從0.5 kHz至15 kHz、從0.5 kHz至10 kHz、從0.5 kHz至5 kHz、從1 kHz至20 kHz、從1 kHz至15 kHz、從1 kHz至10 kHz、從1 kHz至5 kHz、從2 kHz至20 kHz、從2 kHz至15 kHz、從2 kHz至10 kHz或從2 kHz至5 kHz的範圍內的脈衝頻率。在一些實施例中，脈衝的頻率在移除操作120期間相同。在一些實施例中，脈衝的頻率在移除操作120期間有所不同。

在一或多個實施例中，複數個第二HFRF脈衝具有在從5 Mhz至20 Mhz、從5 Mhz至15 Mhz、從5 Mhz至10 Mhz、從10 Mhz至20 Mhz或從10 Mhz至15 MHz之範圍內的第二射頻。在一或多個實施例中，複數個第二HFRF脈衝具有13.56 MHz的第二射頻。在一些實施例中，脈衝的射頻在蝕刻處理期間相同。在一些實施例中，脈衝的射頻在蝕刻處理期間有所不同。在一或多個實施例中，複數個第二HFRF脈衝的每一者獨立地具有在從5 Mhz至20 Mhz、從5 Mhz至15 Mhz、從5 Mhz至10 Mhz、從10 Mhz至20 Mhz或從10 Mhz至15 MHz之範圍內的第二射頻。在一或多個實施例中，複數個第二HFRF脈衝中的每一者獨立地具有13.56 MHz的第二射頻。

方法100亦包括在操作125處移除含碳遮罩層210。在實施例中，遮罩移除操作125可包括在氧化氣氛中加熱遮罩層210以將遮罩材料轉化為二氧化碳、水蒸氣及灰。在進一步的實施例中，氧化氣氛可包括原子氧和分子氧(O ₂)，以及其他含氧氣體。在另外的實施例中，氧化性化合物可用於產生與遮罩層210接觸的氧化電漿。在更多實施例中，移除操作125可包括將遮罩層210的溫度增加至大於或約100℃、大於或約110℃、大於或約125℃、大於或約150℃、大於或約175℃、大於或約200℃、大於或約225℃、大於或約250℃、大於或約300℃或更高溫度。

方法100另外地包括在完成上述操作105-125中所述的沉積和蝕刻含矽材料的一部分並且移除含碳遮罩層的週期之後的決策操作130。在實施例中，決策操作評估溝槽204a-b是否充分填充有含矽材料。在一些實施例中，當溝槽已經充分填充（例如，完全填充）時，方法100可停止，如第1圖的操作135所示。在另外的實施例中，結構化基板202可經歷間隙填充後處理。另一方面，若溝槽沒有經充分填充，則方法100開始沉積含矽材料的一部分的另一週期，如操作110中所述。在實施例中，方法100可包括大於或約2個週期、大於或約3個週期、大於或約4個週期、大於或約5個週期、大於或約6個週期、大於或約7個週期、大於或約8個週期、大於或約9個週期、大於或約10個週期、大於或約15個週期、大於或約20個週期、大於或約25個週期或更多個週期。

本發明技術允許在結構化基板的高深寬比特徵（諸如溝槽）中沉積含矽材料，諸如非晶矽及氮化矽。在材料的其他部分的移除操作期間使用選擇性沉積的MLD碳遮罩層來保護含矽材料的選定部分增加了本發明方法的沉積效率。在實施例中，該等方法的特徵可為如藉由減小的沉積時間量測的沉積效率的增加，該沉積效率的增加為大於或約5%、大於或約10%、大於或約15%、大於或約20%、大於或約25%或更高。

已描述了若干實施例，熟習該項技術者將認識到，在不脫離本發明的精神的情況下可使用各種修改、替代構造及等同物。另外，為了避免不必要地混淆本發明，未描述多個眾所熟知的製程及元件。因此，以上描述不應視為限制本發明的範圍。

在提供值範圍的情況下，應當理解，除非上下文另有明確規定，否則還特定揭示了該範圍的上限與下限之間的每個中介值（至下限單位的十分之一）。涵蓋任何規定值或規定範圍內的中介值與該規定範圍內的任何其他規定或中介值之間的每一更小範圍。該等較小範圍的上限及下限可獨立地包括在該範圍內或排除在該範圍內，並且其中任一者、兩者皆不或兩者包括在較小範圍內的每一範圍亦涵蓋在本發明技術內，受制於以下所規定範圍中任何明確排除的限制。若所述範圍包括一個或兩個限制，則亦包括不包括其中一個或兩個限制的範圍。

如本文及所附申請專利範圍中所用，單數形式「一(a)」、「一(an)」及「該(the)」包括複數指示，除非上下文另有明確規定。因此，例如，提及「一製程」包括複數個此類製程，提及「該像素結構」包括提及熟習該項技術者已知的一或多個像素結構及其等同物，等等。

此外，當在本說明書和以下申請專利範圍中使用時，詞語「包含(comprise)」、「包含(comprising)」、「包括(include)」、「包括(including)」及「包括(includes)」意欲指定所述特徵、整數、元件或操作的存在，但不排除一或多個其他特徵、整數、元件、步驟、動作或群組的存在或添加。

100:方法 105:操作 110:操作 115:操作 120:操作 125:操作 130:操作 135:操作 202:結構化基板 204a:溝槽 204b:溝槽 206a:含矽材料 206b:含矽材料 208a:含矽材料 208b:含矽材料 210:含碳遮罩層

透過參考說明書和附圖的其餘部分可進一步理解本案發明的本質和優點，其中在多個附圖中使用相同的元件符號來代表相似的部件。在某些情況下，子標籤與元件符號相關聯並且具有連字符在後以表示多個相似組件之一。當參考元件符號而未指定現有子標籤時，其旨在指稱所有此類的多個相似組件。

第1圖顯示根據本技術的實施例的填充結構化基板中的溝槽的示例性方法的選擇性操作的流程圖。

第2A-D圖顯示根據本技術的實施例的示例性結構化結構的製造階段的簡化剖面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:方法

105:操作

110:操作

115:操作

120:操作

125:操作

130:操作

135:操作

Claims (20)

1. 一種半導體處理方法，包含以下步驟：提供一結構化半導體基板，該結構化半導體基板包含一溝槽，該溝槽具有一底表面及與該底表面橫向相鄰的頂表面；在該溝槽的該底表面上沉積一含矽材料的一部分至少一個沉積週期，其中每一沉積週期包括以下步驟：在該溝槽的該底表面及頂表面上沉積一含矽材料的該部分；在該溝槽的該底表面上的該含矽材料上沉積一含碳遮罩層，其中該含碳遮罩層不形成在該溝槽的該頂表面上；從該溝槽的該等頂表面移除該含矽材料的該部分；以及從該溝槽底表面上的該含矽材料移除該含碳遮罩層，其中剛沉積的含矽材料保留在該溝槽的該底表面上。
2. 如請求項1所述之半導體處理方法，其中該在該溝槽的底表面和頂表面上沉積該含矽材料的該部分之步驟包含以下步驟：用氬、氦和氫的離子處理所沉積之含矽材料，其中該等離子在垂直於該結構化半導體基板的一方向上加速。
3. 如請求項1所述之半導體處理方法，其中該沉積該含碳遮罩層之步驟包含以下步驟：在該溝槽的該底表面上的該含矽材料的該部分上沉積 一含碳層的一第一部分，其中該碳層的該第一部分由具有一第一反應部分的一第一含碳沉積前驅物沉積；從與該結構化半導體基板接觸的一基板處理區域移除該第一含碳沉積前驅物；將該含碳層的一第二部分沉積在該含碳層的該第一部分上，其中該含碳層的該第二部分係由一第二含碳沉積前驅物沉積，該第二含碳沉積前驅物包括可操作以與該第一含碳沉積前驅物上的該第一反應部分反應的一第二反應部分；以及將該含碳層的剛沉積的第一和第二部分退火以形成該含碳遮罩層。
4. 如請求項3所述之半導體處理方法，其中該第一反應部分包含一含醛部分，並且該第二反應部分包含一含胺部分。
5. 如請求項1所述之半導體處理方法，其中該移除該含碳遮罩層之步驟包含以下步驟：在一含氧氣氛中加熱該含碳遮罩層。
6. 如請求項1所述之半導體處理方法，其中該至少一個沉積週期包含大於或約五個沉積週期。
7. 如請求項1所述之半導體處理方法，其中該溝槽的特徵在於大於或約3：1的一深度對寬度的深寬比。
8. 如請求項7所述之半導體處理方法，其中該含矽材料包含非晶矽或氮化矽。
9. 一種半導體處理方法，包含以下步驟：提供一結構化半導體基板，該結構化半導體基板包括具有一底表面、頂表面以及與該底表面和頂表面相鄰的側壁表面的一溝槽；在該溝槽上沉積一含矽層的一第一部分，其中該含矽層的該第一部分的特徵在於該溝槽的該底表面上的一底部厚度大於該溝槽的該等側壁表面上的一側壁厚度；在該溝槽的該底表面上的該含矽層的該第一部分上形成一含碳遮罩層；從該溝槽的該等頂表面和該等側壁表面移除該含矽層的該第一部分中的至少一些，其中該含碳遮罩層防止從該溝槽的該底表面移除該含矽層的該第一部分；從該溝槽的該底表面移除該含碳遮罩層；以及在該溝槽上形成該含矽層的一第二部分。
10. 如請求項9所述之半導體處理方法，其中該在該溝槽上沉積該含矽層的該第一部分之步驟包含以下步驟：在含有該結構化半導體基板的一電漿沉積腔室中產生一沉積電漿，其中該沉積電漿係由包含一含矽前驅物、氬氣、氦氣和分子氫的沉積前驅物產生；以及由在該沉積腔室中的該沉積電漿內形成的物種在該溝槽上沉積該含矽層的該第一部分。
11. 如請求項9所述之半導體處理方法，其中該沉積電漿係藉由以小於或大約500瓦的一功率位準向 該沉積前驅物提供射頻功率來產生。
12. 如請求項9所述之半導體處理方法，其中該從該溝槽的該等頂表面和該等側壁表面移除該含矽層的該第一部分中的至少一些之步驟包含以下步驟：將該含矽層的該第一部分與一蝕刻電漿接觸，其中該蝕刻電漿包含氫離子。
13. 如請求項12所述之半導體處理方法，其中該蝕刻電漿係藉由以大於或約1500瓦的一功率位準向蝕刻前驅物提供射頻功率來產生。
14. 如請求項9所述之半導體處理方法，其中該含矽層的該第一部分和該第二部分包含非晶矽或氮化矽。
15. 一種半導體結構，包含：一結構化半導體基板，該結構化半導體基板包含具有一底表面、頂表面以及與該底表面和頂表面相鄰的側壁表面的一溝槽；位於該溝槽中的一含矽材料，其中該含矽材料包含非晶矽和氮化矽中的至少一者，並且其中該含矽材料的特徵在於大於或約3.0的一折射率；以及其中該溝槽的該等頂表面無該含矽材料。
16. 如請求項15所述之半導體結構，其中該溝槽的特徵在於大於或約3：1的一深度對寬度的深寬比。
17. 如請求項16所述之半導體結構，該溝槽的該底表面的特徵在於小於或約10nm的一寬度。
18. 如請求項15所述之半導體結構，其中該結構化半導體基板包含多晶矽或結晶矽。
19. 如請求項15所述之半導體結構，其中位於該溝槽中的該含矽材料的特徵在於小於1重量百分比的碳。
20. 如請求項15所述之半導體結構，其中位於該溝槽中的該含矽材料無孔隙或接縫。