TWI888880B

TWI888880B - 半導體裝置及其製造方法

Info

Publication number: TWI888880B
Application number: TW112128501A
Authority: TW
Inventors: 郭富強; 方郁歆; 陳信良
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-11-04
Filing date: 2023-07-28
Publication date: 2025-07-01
Also published as: TW202420503A; US20240153897A1; CN221057422U

Abstract

根據本揭露，一種形成半導體裝置的方法包含在基板內形成金屬-絕緣體-金屬結構以及在基板上方形成互連結構。該金屬-絕緣體-金屬結構包含具有第一極性的第一電極以及具有第二極性的第二電極。互連結構包含電性連接該些第一電極與該些第二電極的導電通道。導電通道在互連結構中彼此絕緣。該方法更包含在互連結構上方形成第一接觸襯墊與第二接觸襯墊。第一接觸襯墊電性連接對應第一電極的第一部份的導電通道，第二接觸襯墊電性連接對應第二電極的第二部份的導電通道。

Description

半導體裝置及其製造方法

本揭露是關於一種半導體裝置的製造方法及一種半導體裝置。

積體電路產業經歷了指數性的成長，積體電路的材料與設計的技術進步產生了數代的積體電路，其中每一代的積體電路都比前一代更小且擁有更複雜的電路。在積體電路進化的歷程之中，功能密度(即每一晶粒面積中互連的裝置數量)大致上隨著幾何尺度(即製程中所能產生的最小的元件(或線))的縮小而增長。一般而言，這種縮小的過程透過增加生產效率以及降低相關成本帶來好處。

當積體電路產業透過繼續縮小最小特徵尺寸來繼續改善多種電子部件(例如電容、二極體、電晶體、電阻等)的積體密度時，額外的問題會在使用的每一種製程中產生，而這些額外的問題必須被解決。舉例來說，一個包含一或多層導電金屬層的半導體裝置。這些導電金屬層扮演導線層且將多個電子部件在介電材料中互相耦接在一起。這些導電金屬在不同的裝置層中在彼此的上面形成。每一個半導體裝置都包含一個最上層的頂部金屬導線層，半導體裝置的這層頂部金屬導線層必須被耦接至一個焊料凸塊或其他外部部件，作為組合過程的一部分且使得半導體裝置能被使用。太長的金屬導線可能對半導體裝置造成電漿損傷。電漿能讓在金屬層上形成的介電層被充電，並且透過天線效應在金屬層中傳播至在基板上或金屬層之間形成的電容、二極體、電晶體、電阻及其他特徵(例如導電通道)。當這些電荷在不想要的狀況下到達半導體裝置中較為脆弱的特徵時，這些電荷會導致坑洞以及這些脆弱的特徵、乃至於整個半導體裝置的功能損壞。因此，雖然現有的半導體裝置的製程與架構可能大致上在它們的預期目的上足夠，它們在所有方面上依然不足。

根據本揭露一些實施例，一種半導體裝置的製造方法包含在基板內形成金屬-絕緣體-金屬結構，其中金屬-絕緣體-金屬結構包含具有第一極性的複數個第一電極以及具有第二極性的複數個第二電極；在基板上方形成互連結構，其中互連結構包含電性連接第一電極與第二電極的複數個導電通道，其中導電通道在該互連結構中彼此絕緣；以及在互連結構上方形成第一接觸襯墊與第二接觸襯墊，其中第一接觸襯墊電性連接對應第一電極的第一部份的導電通道，第二接觸襯墊電性連接對應第二電極的第二部份的導電通道。

根據本揭露一些實施例，一種半導體裝置的製造方法包含在基板內形成溝槽；在溝槽內沉積出交替的複數個導電層與複數個介電層交疊的堆疊；在堆疊上沉積介電層；形成穿透介電層且接觸導電層的複數個導電通道；在介電層上形成一或多個金屬化層，其中導電通道在金屬化層之中彼此維持電性絕緣；在金屬化層上形成鈍化層；以及形成嵌入在鈍化層內的複數個接觸襯墊，其中接觸襯墊的每一者電性連接二或多個該些導電通道。

根據本揭露一些實施例，一種半導體裝置包含基板、深溝槽電容、互連結構、第一接觸襯墊與第二接觸襯墊。深溝槽電容位於基板之內。深溝槽電容包含具有正極性的複數個第一電極與具有負極性的複數個第二電極。互連結構位於深溝槽電容與基板上方。互連結構包含電性耦接第一電極與第二電極至互連結構的上表面的複數個導電通道，其中導電通道在互連結構中彼此電性絕緣。第一接觸襯墊位於互連結構的上表面上。第一接觸襯墊電性連接第一電極。第二接觸襯墊位於互連結構的上表面上。第二接觸襯墊電性連接第二電極。

100:方法

102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134、136:操作

200:裝置

202:基板

204:溝槽

206:襯層

208A、208B、208C、208D:導電層

210A、210B、210C、210D:介電層

212:插塞層

214:深溝槽電容

216:蝕刻停止層

218:介電層

220:溝槽

222、222A、222B:連通柱

224A、224B、224C、224D、224E、224F:導電通道

230:互連結構

231:蝕刻停止層

232:介電層

232A、232B、232C、232D、232E、232F:導電線

233:蝕刻停止層

234:介電層

234A、234B、234C、234D、234E、234F:導電通道

235:蝕刻停止層

236:介電層

236A、236B、236C、236D、236E、236F:導電線

240:第一鈍化層

242A、242B、242C、242D、242E、242F:開口

244A、244B、244C、244D、244E、244F、244B/F:下部

246A、246B:上部

248A、248B:接觸襯墊

250:第二鈍化層

252A、252B:開口

260:背側鈍化層

262:背側鈍化層

264A、264B:背側接觸襯墊

266A、266B:開口

270:接點

272:接點

300:基底插板

302:基板

304:接觸襯墊

306:接觸襯墊

308:金屬化層

310:導電線

312:導電通道

314:接點

M1:第一金屬層

M2:第二金屬層

W、W1、W2、W3、W5、W6:寬度

W4:偏差量

H1:深度

D1:距離

D2:深度

D4:距離

D6:距離

S1、S2、S3、S4、S6、S7:間隔

S5:距離

L、L5、L6:長度

當與附圖一起閱讀以下詳細描述時可最好地理解本揭露之態樣。應注意，根據業內之標準慣例，各種特徵並未按比例繪製。事實上，為了討論清楚起見，可任意增大或減小各種特徵之尺寸。

第1圖繪示根據本揭露一些方面的形成一個半導體裝置的方法的流程圖。

第2、3、4、5、6、7、8、9、10、11、12、13、14、15、16A、16B、16C、17、18、19及20圖繪示一個半導體裝置根據第1圖的方法在製造過程中間的剖面圖，根據本揭露一些方面。

第21A、21B、21C、21D、21E及21F圖繪示一些接觸襯墊的設計規則，根據本揭露一些方面。

以下揭露提供許多不同的實施例或實例，以用於實施所提供之主題之不同特徵。在下面描述組件、值、操作、材料、配置或類似者之具體實例以簡化本揭露。當然，此等組件、值、操作、材料、配置或類似者僅僅係實例且並不意欲進行限制。涵蓋其他組件、值、操作、材料、配置或類似者。例如，在隨後的描述中，在第二特徵之上或在其上形成第一特徵可包含將第一特徵與第二特徵形成為直接接觸的實施例，且亦可包含可在第一特徵與第二特徵之間形成附加特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各個實例中重複參考數字及/或字母。此重複係為了簡單及清楚之目的，且本身並不決定所討論之各種實施例及/或組態之間的關係。

此外，為便於描述，在本文中可使用空間相對術語(諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及類似者)來描述如圖中所例示之一個元件或特徵與另一個(另一些)元件或特徵之關係。除了圖中所描繪之定向之外，空間相對術語意欲涵蓋元件在使用中或操作中的不同定向。可以其他方式來定向裝置(旋轉90度或以其他定向)，且同樣可相應地解釋本文所使用之空間相對描述詞。

此外，如此項技術中具有通常知識者所理解，當利用「約(about)」、「近似(approximate)」及類似用語來闡述數字或數字範圍時，所述用語旨在囊括處於考慮到在製造期間固有產生的變化的合理範圍內的數字。舉例而言，基於與製造具有和所述數字相關聯的特性的特徵相關聯的已知製造容差(tolerance)，數字或數字範圍囊括合理的範圍(包括所闡述的數字，例如在所闡述的數字的+/-10%內)。舉例而言，具有「約5奈米(nm)」的厚度的材料層可囊括4.5奈米至5.5奈米的尺寸範圍，其中此項技術中具有通常知識者已知與對材料層進行沈積相關聯的製造容差為+/-10%。另外，本揭露可在各個實例中重複參考數字及/或字母。此重複係為了簡單及清楚之目的，且本身並不決定所討論之各種實施例及/或組態之間的關係。

本揭露大致是有關半導體裝置的製造，且更精確地說，製造將電子部件耦接至焊料球或接合線的一個連接結構。關於一種半導體裝置的互連結構的實施例將會被描述，此種互連結構將下方的金屬配線電性連接到接觸襯墊層，而不將下方的金屬配線局部地連接。這種配置使下方的金屬導線彼此絕緣，並避免形成懸吊在電子部件上的冗長的金屬導線。冗長的金屬導線容易因為天線效應與電漿電弧造成互連失效。其中一種容易在半導體裝置製造過程中發生的這類互連失效是通道誘發金屬島侵蝕效應(via-induced metal-island corrosion,VIMIC)。在此處討論的一些實施例有助於避免因為電漿電弧造成的半導體裝置的多種元件的熔斷或電路短路，其中也包含通道誘發金屬島侵蝕效應。在一些被描述的實施方式中，半導體裝置可為一個包含金屬-絕緣體-金屬(Metal-Insulator-Metal,MIM)結構(例如深溝槽電容(deep trench capacitor,DTC))的整合式被動元件(integrated passive device,IPD)。然而，此處所涉及的實施方式亦可以應用於其他半導體裝置，像是平面式互補式金屬氧化物半導體(planar CMOS)裝置、鰭式場效電晶體(FinFET)裝置、全環繞閘極(GAA)裝置，或類似的裝置。

第1圖繪示了一種半導體製程的方法100，包含製造含有深溝槽電容的半導體裝置的製程。此方法100只是一種示例，非意圖限制申請專利範圍所定義之本揭露的精神與範圍。在方法100之前、期間和之後可以有額外的操作，並可替換、刪除或移動一些操作以用於此方法的另外實施例。方法100將會在以下與第2圖至第21F圖結合說明，第2圖至第20圖是根據方法100的不同階段的一種記憶體裝置的實施方式的剖面圖，根據本揭露一些實施方式。

方法100在操作102(第1圖)中，提供(或被提供)一個包含基板202的半導體裝置200(或裝置)，如第2圖所示。裝置200可以是積體電路晶片的一部份、一個系統整合晶片(System on Chip,SoC)、或其中的一部分，其中可能包含多種主動式或被動式電子元件，例如電阻、電容、電感、二極體、P型場效電晶體(PFETs)、N型場效電晶體(NFETs)、金屬氧化物場效電晶體(MOSFETs)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性電晶體(BJTs)、橫向擴散金屬氧化物半導體(LDMOS)電晶體、高壓電晶體、高頻率電晶體、其他適合的元件或上述之組合。

基板202可以包含例如摻雜或非摻雜的塊材矽(bulk silicon)或者一個絕緣層上覆半導體(semiconductor-on-insulator)基板的主動層。一般而言，絕緣層上覆半導體基板包含一層在絕緣層上形成的半導體材料，例如矽。絕緣層可以例如是埋藏氧化物(buried oxide,BOX)層或氧化矽層。絕緣層在基板上被提供，例如為矽或玻璃基板。或者，基板202可以包含另一種半導體元素，例如鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦的半導體化合物；包含矽鍺、磷化砷鎵、砷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵和/或砷磷化鎵銦的合金半導體，或上述之組合。其他種類的基板，例如多層基板或漸變式基板(gradient substrate)，亦可以被使用。

方法100在操作104(第1圖)中，在基板202內形成溝槽204(繪示為兩個溝槽)，如第3圖所示。在一些實施方式中，基板202可使用適合的微影與蝕刻操作來圖案化以形成溝槽204。舉例來說，一層光阻(圖未示)可以在基板202上形成及圖案化，且一或多個蝕刻操作(例如乾蝕刻)會被使用以移除基板202曝露的部分。在一些實施方式中，乾蝕刻法包含使用含氟的氣體的反應離子蝕刻(reactive ion etch,RIE)，在溝槽204形成之後，光阻會被移除。在一些實施方式中，溝槽204具有介於約0.1微米及約5微米的寬度W1。在一些實施方式中，溝槽204具有介於約0.5微米及約50微米的深度H1。在一些實施方式中，比值H1/W1介於約0.1及約500。如下所將更加詳細地說明，一種金屬-絕緣體-金屬結構(特指深溝槽電容)會在溝槽204裡形成。本領域具有通常知識者應當理解，金屬-絕緣體-金屬結構之外的電子部件也一樣旨在被全部包含在這些實施方式中。

方法100在操作106(第1圖)中，在基板202上及沿著溝槽204的側壁與底面沉積若干材料層，如第4圖所示。這些材料層會在接下來形成深溝槽電容的過程中被圖案化。每一層材料層可以是在裝置200的多個表面上被毯覆以至於基本上擁有一致的厚度。在所繪示的實施方式中，一層襯層206在基板202上及沿著溝槽204的側壁與底面形成。在一些實施方式中，襯層206可以包含一種介電材料，例如氧化矽、氮氧化矽、氮氧碳化矽，上述之組合或類似的材質，而且可以透過原子層沉積法(Atomic Layer Deposition,ALD)、化學氣象沉積法(Chemical Vapor Deposition,CVD)、上述方法之組合或類似的方法形成。在一些實施方式中，襯層206具有介於約5奈米及約100奈米的厚度。

在一些實施方式中，在襯層206形成之後，導電層208A~208D和介電層210A~210D在溝槽204中交替地形成。導電層208A~208D也可以被稱為電容電極208A~208D。在一些實施方式中，導電層208A~208D的每一者可以包含導電材料，例如摻雜矽、多晶矽、銅(Cu)、鎢(W)、銅或鋁的合金、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)，上述的組合或類似的材質，且可以透過電鍍法、物理氣象沉積法(Physical Vapor Deposition,PVD)、原子層沉積法、化學氣象沉積法、上述方法之組合或類似的方法形成。在一些實施方式中，導電層208A~208D的每一者具有介於約10奈米及約100奈米的厚度。在一些實施方式中，介電層210A~210D的每一者可以包含高介電常數介電材料(high-k dielectric material)例如氧化鋁、氧化鋯、上述之組合、上述之疊層或類似的材質。在一些實施方式中，介電層210A~210D 的每一者包含一個包含兩層氧化鋯與一層在兩層氧化鋯之間的氧化鋁的多層結構，在一些實施方式中，介電層210A~210D的每一者具有介於約0.3奈米及約10奈米的厚度。

方法100在操作108(第1圖)中，沉積填滿溝槽204的剩餘部分的插塞層212，如第5圖所示。在一些實施方式中，插塞層212包含介電材料，例如氧化矽、氮化矽、上述之組合、上述之疊層或類似的材質。在一些實施方式中，插塞層212包含高介電常數介電材料，例如二氧化鉿、氧化鉿矽、含鉿的氮化氧化矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、其他適合的高介電常數介電材料、上述之組合、上述之疊層或類似的材質。在一些實施方式中，插塞層212包含半導體材料，例如多晶矽。插塞層212可以用任何適合的方式沉積，舉例來說，適合的沉積方式可以包含物理氣象沉積法、濺鍍法、化學氣象沉積法、原子層沉積法、電漿增強化學沉積法(Plasma-Enhanced Chemical Vapor Deposition,PECVD)，或上述方法之組合。在操作108結束時，一個平坦化操作(例如化學機械平坦化(Chemical Mechanical Polishing,CMP))會被執行以移除多餘部分的插塞層212。

方法100在操作110(第1圖)中，圖案化導電層208A~208D、介電層210A~210D以及插塞層212以形成一個深溝槽電容214，如第6圖所繪示。在一些實施方式中，插塞層212、介電層210D以及導電層208D被圖案化使得部分的介電層210C的上表面以及導電層208D的側壁露出。圖案化的過程可以包含適合的微影與蝕刻方法，例如乾蝕刻、濕蝕刻、反應離子蝕刻和/或其他適合的製程。介電層210C以及導電層208C被圖案化使得部分的介電層210B的上表面以及導電層208C的側壁露出。圖案化的過程可以包含適合的微影與蝕刻方法。介電層210B以及導電層208B被圖案化使得部分的介電層210A的上表面以及導電層208B的側壁露出。圖案化的過程可以包含適合的微影與蝕刻方法。介電層210A以及導電層208A被圖案化使得部分的襯層206的上表面以及導電層208A的側壁露出。圖案化的過程可以包含適合的微影與蝕刻方法。可選地，襯層206也可以被圖案化已露出基板202。在所繪示的實施方式中，襯層206保持覆蓋基板202。

在操作110完成時，深溝槽電容214被形成。在第6圖所繪示的實施方式中，深溝槽電容214包含四個電容電極。在其他實施方式中，深溝槽電容214可以包含多於或少於四個電容電極，根據該深溝槽電容的設計需求而定。更進一步地，在所繪示的實施方式中，深溝槽電容214中的各層跨過兩個相鄰的溝槽204連續地延伸，也就是說，一個單一的深溝槽電容214佔據了兩個相鄰的溝槽204。在其他實施方式中，一個單一的深溝槽電容214可以佔據一個溝槽204或多於兩個溝槽204。本領域具有通常知識者應當理解，上述之形成深溝槽電容的方法只是形成深溝槽電容的方法的一種，且其他方法也旨在被全部包含在這些實施方式中。

方法100在操作112(第1圖)中，在深溝槽電容214和襯層206上沉積一層蝕刻停止層(etch stop layer,ESL)216，如第7圖所繪示。在一些實施方式中，蝕刻停止層216可以包含一或多層介電材料。適合的介電材料可以包含氧化物(例如氧化矽、氧化鋁或類似的材質)、氮化物(例如氮化矽或類似的材質)、氮氧化物(例如氮氧化矽或類似的材質)、碳氧化物(例如碳氧化矽或類似的材質)、碳氮化物(例如碳氮化矽或類似的材質)、碳化物(例如碳化矽或類似的材質)，上述的組合或類似的材質。且可以透過旋轉塗佈法(spin-on coating)、化學氣象沉積法、電漿增強化學沉積法、原子層沉積法，上述方法之組合或類似的方法。在一些實施方式中，蝕刻停止層216具有介於約3奈米及約30奈米的厚度。在一些實施方式中，蝕刻停止層216被用來幫助形成提供導電層208A~208D電性連接的導電通道。蝕刻停止層216也可以被稱為接觸蝕刻停止層(contact etch stop layer,CESL)。

方法100在操作114(第1圖)中，在蝕刻停止層216上形成介電層218，如第8圖所示。介電層218可以包含低介電常數介電材料，例如磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、氟矽玻璃 (fluorinated silicate glass，FSG)、碳氧化矽(SiOxCy)、旋塗玻璃(spin-on glass，SOG)、旋塗聚合物(Spin-On-Polymers)、碳摻雜矽材料(silicon carcbon material)、上述之化合物、合成物、組合物或類似的材質，且可以用任何適合的方式形成，例如旋轉塗佈法、化學氣象沉積法、電漿增強化學沉積法、原子層沉積法、上述方法的組合或類似的方法。

方法100在操作116(第1圖)中，在基板202中形成溝槽220，如第9圖所示。被繪示的兩個溝槽220被佈置在深溝槽電容214的兩邊。在一些實施方式中，溝槽220具有介於約0.5微米及約50微米的寬度W2以及介於約10微米到約100微米的深度D2。在一些實施方式中，比值D2/W2大約在0.2到200。溝槽220的底面在溝槽204的底面之下。溝槽220透過在基板202上放置一個溝槽遮罩(圖未示)來形成。此溝槽遮罩可以是光阻遮罩或硬遮罩，例如氮化物。接著，在溝槽遮罩定位之後，執行一次蝕刻的操作。溝槽220透過適當的蝕刻方式形成，例如一個乾蝕刻操作。在一些實施方式中，此操作的乾蝕刻法包含使用含氟的氣體的反應離子蝕刻，在溝槽220形成之後，溝槽遮罩會被移除。

方法100在操作118(第1圖)中，在溝槽220中填入導電金屬以形成連通柱222A、222B(統稱連通柱222)，如第10圖所示。連通柱222有時候被稱為基底通道或矽通道(Through Substrate Via或Through Silicon Via,TSV)，一層薄的阻障層(圖未示)可能會被沉積在基板202的前側以及溝槽220的側壁與底面，例如使用化學氣象沉積法、原子層沉積法、物理氣象沉積法、熱氧化法、上述方法的組合和/或類似的方法。阻障層可以從氧化物、氮化物或氮氧化物形成，例如氮化鈦、氮氧化鈦、氮化鉭、氮氧化鉭、氮化鎢、二氧化矽，上述的組合和/或類似的材質。導電材料會被沉積在薄的阻障層上且沉積在溝槽220中，以形成連通柱222。導電材料可以透過電化學電鍍法、化學氣象沉積法、原子層沉積法、物理氣象沉積法、上述的組合或類似的方法。導電材料可例如為銅、鎢、鋁、銀、金、上述的組合或類似的材質。在繪示的實施方式中，導電材料為銅。多餘的導電材料及阻障層可以使用例如為化學機械平坦化的方法從基板202的前側移除。因此，連通柱222可以包含導電材料與位於導電材料與基板202之間的阻障層。連通柱222的底面較深溝槽電容214的底面更靠近基板202的後側。

方法100在操作120(第1圖)中，形成與電容電極208A~208D分別物理接觸的導電通道224A~224D，如第11圖所示。導電通道224A~224D可以透過形成導電通孔，例如使用蝕刻、銑削、雷射加工、上述之組合或類似的方法形成，再填入導電材料，例如鈦、釕(Ru)、鎳、鈷、銅、鉬、鎢或鋁。在繪示的實施方式中，連通柱222與導電通道224A~224D包含不同的導電材料，例如連通柱222為銅而導電通道224A~224D為鎢，考慮到不同的導電性需求與填洞的能力。在一些實施方式中，導電通道224A延伸穿過介電層218、蝕刻停止層216以及介電層210A且物理接觸電容電極208A。導電通道224B延伸穿過介電層218、蝕刻停止層216以及介電層210B且物理接觸電容電極208B。導電通道224C延伸穿過介電層218、蝕刻停止層216以及介電層210C且物理接觸電容電極208C。導電通道224D延伸穿過介電層218、蝕刻停止層216、插塞層212以及介電層210D且物理接觸電容電極208D。導電通道224A~224D電性連接電容電極208A~208D至在接下來的過程中會在上方形成的互連結構。由於電容電極208A、208C與深溝槽電容214有相同極性(例如為正極性或反之)，且電容電極208B、208D與深溝槽電容214有相反極性(例如為負極性或反之)，導電通道224A、224C會被電性連接至在接下來的過程中形成的高處的導電層，且導電通道224B、224D會被電性連接至在接下來的過程中形成的高處的導電層。為了簡化佈線，導電通道224A、224C被佈置在深溝槽電容214的同一側，而導電通道224B、224D被佈置在深溝槽電容214的另一側。在繪示的實施方式中，導電通道224D被佈置在深溝槽電容214的中間、在兩個溝槽204之間，且由於電容電極208D被插塞層212覆蓋而更進一步地穿透插塞層212。

方法100在操作122(第1圖)中，在深溝槽電容214及基板202上方形成互連結構230，如第12圖所繪示。在一些實施方式中，互連結構230包含複數層介電層以及鑲嵌在該些介電層中的導電特徵。在繪示的實施方式中，互連結構230包含介電層232及鑲嵌在介電層232中的導電線232A~232F、介電層234及鑲嵌在介電層234中的導電通道234A~234F以及介電層236及鑲嵌在介電層236中的導電線236A~236F。在繪示的實施方式中，互連結構230包含三個介電層與鑲嵌在其中的導電特徵。在其他實施方式中，互連結構230可以包含多於或少於三個介電層與鑲嵌在其中的導電特徵，根據互連結構230的設計需求而定。具有鑲嵌在其中的導電特徵的介電層232也可以被稱為第一金屬層(M1)，具有鑲嵌在其中的導電特徵的介電層234、236也可以被統稱為第二金屬層(M2)。在其他實施方式中，互連結構230可以包含多於或少於兩個金屬層，例如根據互連結構230的設計需求可以多達十層金屬層(M1~M10)。互連結構230也可以被稱為多層互連結構。

在一些實施方式中，介電層232、234、236可以包含低介電常數介電材料，例如磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、氟矽玻璃(fluorinated silicate glass，FSG)、碳氧化矽(SiOxCy)、旋塗玻璃(spin-on glass)、旋塗聚合物(Spin-On-Polymers)、碳摻雜矽材料(silicon carcbon material)、上述之化合物、合成物、組合物或類似的材質，且可以用任何適合的方式形成，例如旋轉塗佈法、化學氣象沉積法、電漿增強化學沉積法、原子層沉積法、上述方法的組合或類似的方法。導電特徵(像是導電線232A~232F、236A~236F以及導電通道234A~234F)可以用任何適合的方法形成，像是金屬鑲嵌法(damascene method)或類似的方法。在一些實施方式中，形成導電特徵的步驟包含在分別的介電層中形成開口、在開口中沉積一或多層阻障層/黏著層(圖未示)、在該一或多層阻障層/黏著層上沉積一層種晶層(圖未示)以及在開口中填入導電材料。一次化學機械平坦化製程接著會被執行以移除填充過量的阻障層/黏著層、種晶層及導電材料。在一些實施方式中，該一或多層阻障層/黏著層可以包含鈦、氮化鈦、鉭、氮化鉭、上述的組合或類似的材質。且可以以物理氣象沉積法、化學氣象沉積法、原子層沉積法，上述方法的組合或類似的方法形成。種晶層可以包含銅、鈦、鎳、金、鎂、上述之組合或類似的材質，且可以以電鍍法、原子層沉積法、物理氣象沉積法、化學氣象沉積法，上述方法的組合或類似的方法形成。導電材料可以包含銅、鋁、鎢、上述的組合物、上述的合金或類似的材質，並且可以以例如電鍍法或任何適合的方法形成。在繪示的實施方式中，導電材料包含銅，同時也包含在連通柱222內，但與包含鎢的導電通道224A~224D不同。

在一些實施方式中，互連結構230更包含在相鄰的介電層218、232、234、236之間形成的蝕刻停止層 231、233、235。蝕刻停止層231、233、235的材料被選擇使得蝕刻停止層231、233、235的蝕刻速率小於對應的介電層232、234、236的蝕刻速率。在一些實施方式中，蝕刻停止層231的蝕刻速率小於介電層232的蝕刻速率。在一些實施方式中，蝕刻停止層233的蝕刻速率小於介電層234的蝕刻速率。在一些實施方式中，蝕刻停止層235的蝕刻速率小於介電層236的蝕刻速率。在一些實施方式中，蝕刻停止層231、233、235的每一者可以包含與上述第7圖中的蝕刻停止層216相似的材料，為了敘述簡便，因此不重複贅述。

在繪示的實施方式中，導電線232E接觸連通柱222A，複數個導電通道234E接觸導電線232E且導電線236E接觸該些導電通道234E。導電線232E、該些導電通道234E以及導電線236E構成的通道將連通柱222A電性耦接至互連結構230的上表面。類似地，導電線232F、該些導電通道234F以及導電線236F構成的通道將連通柱222B電性耦接至互連結構230的上表面。

在繪示的實施方式中，導電通道224A接觸電容電極208A，導電線232A接觸導電通道224A，導電通道234A接觸導電線232A且導電線236A接觸導電通道234A。導電通道224A、導電線232A、導電通道234A、導電線236A構成的通道將電容電極208A電性耦接至互連結構230的上表面。類似地，導電通道224B、導電線232B、導電通道234B、導電線236B構成的通道將電容電極208B電性耦接至互連結構230的上表面；導電通道224C、導電線232C、導電通道234C、導電線236C構成的通道將電容電極208C電性耦接至互連結構230的上表面；導電通道224D、導電線232D、導電通道234D、導電線236D構成的通道將電容電極208D電性耦接至互連結構230的上表面。

一種金屬佈線的方式是將同極性的電容電極以及對應的連通柱透過互連結構的金屬層連接在一起。舉例來說，由於電容電極208A與208C具有相同極性，電性連接電容電極208A的導電線232A以及電性連接電容電極208C的導電線232C可以被連接。更進一步地，導電線232E也可以被合併以電性連接連通柱222A，也就是說，第一金屬層M1中的導電線232A、232C與232E可以是一條導電線。類似地，第二金屬層M2中的導電線236A、236C與236E可以是一條導電線。也就是說，其中一種金屬佈線的方式是互連結構230內部本身提供相同極性的電容電極與對應的連通柱的電性連接。然而，這種配置為一種對「天線效應」非常敏感的結構。天線效應包含對在基板上形成的不連續的導電區域充電，這會導致多餘的電流並且損壞其下的介電層。電漿蝕刻或多種沉積製程包含發光放電(golw discharge)，這種發光放電會自然導致基板上表面的部分區域充電，因而導致天線效應。由此造成的「天線效應」會造成多餘的電流並且讓位於導電層下的氧化層或其他介電層的特性變差，並且會更進一步地造成其下的導電層或半導體零件的熔斷。天線效應會在導電層扮演「天線」並放大充電的效果的時候出現。通道誘發金屬島侵蝕效應(VIMIC)是天線效應所導致的常見的一種失效，連接在同一個金屬層中的導電線會形成懸吊在下方電子部件(例如深溝槽電容)上的冗長導電特徵，此為一種導電結構作為天線的實施例。

作為比較，在所繪示的實施方式中，電容電極208A~208D與連通柱222構成的通道彼此電性絕緣，也就是說，互連結構230將每個電容電極(以及連通柱(如果有))連接到互連結構230的上表面，並且沒有在互連結構230金屬層內提供任何電性連接。金屬層內的每一導電線232A~232F、236A~236F保持分開的狀態，因此不會在深溝槽電容214上形成一個巨大的導電特徵。如將要在下面詳細描述的，相同極性的電容電極與對應的連通柱的電性連接將會由接下來形成的接觸襯墊提供。

方法100在操作124(第1圖)中，在互連結構230上形成第一鈍化層240，如第13圖所示。在一些實施方式中，第一鈍化層240可以包含一或多層光阻無法圖案化的絕緣材料、一或多層光阻可圖案化的絕緣材料、上述的組合或類似的材料。光阻無法圖案化的絕緣材料可以包含氮化矽、氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃(borosilicate glass,BSG)、硼磷矽酸鹽玻璃、上述的組合或類似的材質。光阻可圖案化的絕緣材料可以包含聚苯並噁唑(polybenzoxazole,PBO)、聚醯亞胺 (polyimide,PI)、苯並環丁烯(benzocyclobutene,BCB)、上述的組合或類似的材質，且可以用旋轉塗佈法或類似的方法形成。在一些實施方式中，第一鈍化層240具有介於約0.5微米及約5微米的厚度。在一些實施方式中，第一鈍化層240具有介於約5奈米及約5微米的厚度。在所繪示的實施方式中，開口242A~242F在第一鈍化層240中形成以分別露出部分的導電線236A~236F。在一些實施方式中，第一鈍化層240可以使用適合的微影及蝕刻方法。在一些實施方式中，開口242A~242F具有介於約500奈米及約5000奈米的寬度。

方法100在操作126(第1圖)中，在互連結構230上形成接觸襯墊248A、248B，如第14圖所示。接觸襯墊248A電性接觸導電線236A、236C、236E。接觸襯墊248B電性接觸導電線236B、236D、236F。接觸襯墊248A包含分別在開口242A、242C、242E形成並被第一鈍化層240圍繞的下部244A、244C、244E。接觸襯墊248A更包含電性接觸下部244A、244C、244E的上部246A。接觸襯墊248B包含分別在開口242B、242D、242F形成並被第一鈍化層240圍繞的下部244B、244D、244F。接觸襯墊248B更包含電性接觸下部244B、244D、244F的上部246B。

在一些實施方式中，接觸襯墊248A與248B的上部246A、246B與下部244A~244F可以包含同樣的導電材料，例如鋁、銅、鎢、銀、金、上述之組合或類似的材質。在一些實施方式中，導電材料透過，舉例來說，化學氣象沉積法、物理氣象沉積法、原子層沉積法、電化學電鍍法、上述方法的組合或類似的方法，在互連結構230上形成。接著，導電材料會被圖案化以形成接觸襯墊248A、248B。在一些實施方式中，導電材料透過合適的微影及蝕刻製程被圖案化。

在一些實施方式中，接觸襯墊248A與248B的上部246A、246B與下部244A~244F可以包含不同的導電材料，舉例來說，下部244A~244F由具有較上部246A、246B的材料更高密度及更高表面粗糙度的阻障式材料形成。合適的阻障式材料包含鉭、氮化鉭、氮化鈦、鈦、銦、鎵，以及上述的組合。上部246A、246B可以包含含鋁的材料，或在一個實施方式中本質上為鋁。舉例來說，上部246A、246B在其他實施方式中由多種鋁合金形成，在一種實施方式中，上部246A、246B由鋁銅形成。下部244A~244F和上部246A、246B可以藉由兩種不同的沉積法形成，例如下部244A~244F由濺鍍法形成，上部246A、246B由無圖案沉積(blanket deposition)形成。含有鋁的接觸襯墊248A、248B又被稱為鋁襯墊(Alpad)，鋁襯墊在裝置的金屬化層(例如所繪示的互連結構230)上形成且耦接至焊料球或接合線或其他將半導體裝置耦接至外部部件的連接特徵。

為了電性連接連通柱222與電容電極208A~208D，接觸襯墊248A及248B可能有不規則的俯視形狀，例如包含通道墊、焊料球接觸墊、以及連接焊料球接觸墊和通道墊的佈線(例如第21E圖)。舉例來說，以俯視形狀來說，具有在其下的下部的接觸襯墊的部分為具有中等大小的通道墊，接觸襯墊從第二鈍化層250的開口252A、252B裸露的部分為具有較大大小的焊料球接觸墊，而剩下的部分為連接通道墊與接觸墊的具有較小寬度的佈線。在一些實施方式中，接觸墊和通道墊可以是同一個襯墊。接觸襯墊248A與248B的大小也可以比一般具有同樣大小的接觸襯墊大。接觸襯墊248A與248B的大小(和俯視形狀)也可以不一樣(例如所繪示的接觸襯墊248B較接觸襯墊248A大)。雖然接觸襯墊248A、248B變大，但因為接觸襯墊248A、248B遠離基板202，天線效應在如此高度的金屬下變弱，因此深溝槽電容214可避免電漿的傷害，更進一步地，下部244A~244F中具有更高密度及更高表面粗糙度的阻障式材料可以阻擋電漿電弧並對下方的深溝槽電容214提供更進一步的保護。

方法100在操作128(第1圖)中，在第一鈍化層240上形成第二鈍化層250，如第15圖所示。在一些實施方式中，第一鈍化層240和第二鈍化層250可以包含不同的絕緣材料，舉例來說，第一鈍化層240可以包含光阻無法圖案化的絕緣材料，例如氮化矽、氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、上述的組合或類似的材質，且可以用化學氣象沉積法、物理氣象沉積法、原子層沉積法、旋轉塗佈法，上述方法的組合或類似的方法形成。第二鈍化層250可以包含光阻可圖案化的絕緣材料，例如聚苯並噁唑(polybenzoxazole,PBO)、聚醯亞胺(polyimide,PI)、苯並環丁烯(benzocyclobutene,BCB)、上述的組合或類似的材質，且可以用旋轉塗佈法或類似的方法形成。在一些實施方式中，第二鈍化層250具有介於約0.5微米及5微米的厚度。在一些實施方式中，第二鈍化層250具有介於約10奈米及5微米的厚度。在一些實施方式中，開口252A、252B在第二鈍化層250中形成以分別露出部分的接觸襯墊248A、248B。在一些實施方式中，開口252A、252B具有介於約500奈米及5000奈米的寬度。開口252A、252B的數量取決於效能需求。在所繪示的實施方式中，比在接觸襯墊248A上形成的開口252A較多的開口252B在接觸襯墊248B上形成以補足因為接觸襯墊248B的體積較大而較大的電阻。

第16A圖至第16C圖繪示半導體裝置200的在操作128執行完後的一些不同的實施方式。參照第16A圖，第16A圖與第15圖的一個不同點在於第15圖的在第一鈍化層240中的接觸襯墊的下部244A~244F保持彼此隔離，而第16A圖中的在第一鈍化層240中的一些下部可以合併成為一個連續的下部。舉例來說，下部244B和244F可以合併成一個連續的下部244B/F。下部244B/F電性耦接電容電極208B以及連通柱222A。下部244B/F與下部244D保持隔離，而它們被在第二鈍化層250中的上部246B被電性連接在一起。這種配置提供了更進一步的佈線彈性。就算下部246B/F是一個較大的導電特徵且較上部246B更靠近基板202，它阻障式的特性與較高的表面粗糙度依然能提供對電漿傷害的緩解。

參照第16B圖，第16B圖與第15圖的一個不同點在於第15圖的連通柱222突出且穿過介電層218，在第16B圖中，連通柱222在介電層218之前形成，因此位於介電層218之下。複數條導電通道224E在介電層218中形成，提供連通柱222A與導電線232E之間的電性連接。複數條導電通道224F在介電層218中形成，提供連通柱222B與導電線232F之間的電性連接。導電通道224E、224F可以在操作120中與導電通道224A~224D一起形成。

參照第16C圖，第16C圖與第15圖的一個不同點在於第15圖的下部244A~244F分別接觸導電線236A~236F，而在第16C圖中下部244A~244F分別接觸導電通道234A~234F。沒有了介電層236，第二金屬層M2的整體高度下降，且裝置的整體高度也下降，這對於組合及封裝是有利的。

在接下來的圖式中，第15圖的結構完成後的製造操作會被詳細解釋。然而，同樣的操作也可以應用於第16A圖至第16C圖的架構之中。

方法100在操作130(第1圖)中，將裝置200反轉並從裝置200的背側薄化裝置200直到連通柱222殂裝置200的背側露出，如第17圖所示。在一些實施方式中，裝置200的前側被附接至一個承載基板(圖未示)，這個步驟讓裝置200能夠從裝置200的背側給接下來的製程使用。操作130可以使用任何適合的方式，例如直接接和、混合接合、透過接合膠接合或其他接合方式。承載基板在一些實施方式中可以是矽基板。背側薄化的過程可以包含一個機械研磨製程和/或一個化學薄化製程。足量的基板材料可以先從基板202被機械研磨移除。接著，一個化學薄化製程可以對基板202的背側使用蝕刻用化學物以進一步薄化基板202。

方法100在操作132(第1圖)中，形成背側鈍化層260、262與背側接觸襯墊264A、264B，如第18圖所示。背側鈍化層260、262的材料組成可能跟前側的第一鈍化層240與第二鈍化層250相似。舉例來說，第一背側鈍化層260可以包含光阻無法圖案化的絕緣材料，例如氮化矽、氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、上述的組合或類似的材質，且可以用化學氣象沉積法、物理氣象沉積法、原子層沉積法、旋轉塗佈法，上述方法的組合或類似的方法形成。第二背側鈍化層262可以包含光阻可圖案化的絕緣材料，例如聚苯並噁唑、聚醯亞胺、苯並環丁烯、上述的組合或類似的材質，且可以用旋轉塗佈法或類似的方法形成。背側接觸襯墊264A、264B鑲嵌在背側鈍化層260、262中，開口266A、266B在第二背側鈍化層262中形成以分別露出部分的背側接觸襯墊264A、264B。

在一些實施方式中，在背側鈍化層260、262中的背側接觸襯墊264A、264B的上部與下部可以包含同樣的導電材料，例如鋁、銅、鎢、銀、金，上述的組合或類似的材質。在一些實施方式中，導電材料可以使用例如化學氣象沉積法、物理氣象沉積法、原子層沉積法、電化學電鍍法、化學鍍法，上述方法的組合或類似的方法形成。接著，導電材料被圖案化以形成背側接觸襯墊264A、264B。在一些實施方式中，導電材料可以使用適合的微影與蝕刻方式圖案化。由於連通柱222本身造成天線效應的風險較低，背側接觸襯墊264A、264B的導電材料選擇較為彈性。為了促進實施例，背側接觸襯墊264A、264B具有與前側的接觸襯墊248A、248B不同的材料組成。在一個實施例中，前側的接觸襯墊248A、248B為鋁襯墊(例如鋁-銅合金)，背側接觸襯墊264A、264B為含有鎳-鈀-金(NiPdAu)的襯墊或含有銅的鎳鈀金合金(NiPdAu-Cu)以符合不同電路效能的需求。

方法100在操作134(第1圖)中，在前側接觸襯墊248A、248B上形成接點270並在背側接觸襯墊264A264B上形成接點272，如第19圖所示。在一些實施方式中，接點270、272的每一者可以是焊料球、覆晶互連技術(Controlled Collapse Chip Connection,C4)凸塊、球柵陣列封裝(Ball Grid Array,BGA)球、微凸塊、化學鎳鈀金(Electroless Nickel-Electroless Palladium-Immersion Gold,ENEPIG)形成的凸塊、銅柱、上述的組合或類似的材質。在繪示的實施方式中，背側接觸襯墊264A、264B較前側接觸襯墊248A、248B大，且接點272較接點270大。為了促進實施例，接點272為大的焊料球，而接點270為小的焊料球。如所繪示的，接點270的數量可以比接點272的數量為大。在一些接點270與接點272為由焊料組成的實施例中，回流焊接法會被執行以將焊料的形狀形成想要的凸塊形狀。在一些實施方式中，承載裝置200的半導體晶圓會被切割以形成個別的半導體裝置，切割的過程可以包含鋸切、雷射剝蝕法、蝕刻法、上述方法的組合或類似的方法。隨後，半導體裝置的每一者會被測試以找出良裸晶粒(Known Good Dices,KGD)以繼續接下來的製程。

方法100在操作136(第1圖)中，將裝置200接合至基底插板300以形成一堆疊的結構，如第20圖所示。基底插板300包含基板302、接觸襯墊304、接觸襯墊306、包含導電線310和導電通道312的金屬化層308。裝置200可以透過覆晶接合技術和/或表面安裝技術接合至基底插板300。在一些實施方式中，基板302為有機柔性基板或印刷電路板。在一些實施方式中，接觸襯墊304與接觸襯墊306分別分布於基板302的兩相反側且裸露以電性連接之後形成的元件/特徵。在一些實施方式中，金屬化層308鑲嵌在基板302內且提供基底插板300佈線的功用，導電線310和導電通道312電性連接接觸襯墊304 和接觸襯墊306。也就是說，至少一些接觸襯墊306透過金屬化層308電性連接一些接觸襯墊304。在一些實施方式中，接觸襯墊304和接觸襯墊306可以包含金屬襯墊或合金襯墊。在一些實施方式中，接觸襯墊304/306的材料可以與前側接觸襯墊248A、248B和/或背側接觸襯墊264A、264B的材料基本上相同或相似。在一些實施方式中，金屬化層308以及導電通道312的材料可以與互連結構230的材料基本上相同或相似。複數個接點314連接至接觸襯墊306。一些接點314透過接觸襯墊304和接觸襯墊306電性連接電容電極。在一些實施方式中，接點314為焊料球或球柵陣列封裝球。

一般而言，接觸襯墊有同樣的形狀跟大小。作為比較，在本揭露的實施例中，接觸襯墊的設計是穩固的。舉例來說，裝置200中的接觸襯墊248A、248B可以有不同的俯視大小跟形狀，鑒於這些接觸襯墊248A、248B需要有適合的大小跟形狀來提供電容電極之間的電性連接。舉例來說，在繪示的實施例中，接觸襯墊248B必須延伸至深溝槽電容214的中間的位置(即兩個溝槽204的中間)，以接觸導電線236D。第21A圖至第21F圖繪示關於設計這些接觸襯墊的間隔與尺寸，這些尺寸可能被包含在一個設計規則內，像是鋁襯墊的設計規則。

為了保證鋁襯墊在晶片上的平均分配，在一些實施方式中，在任何200微米乘200微米的面積內的鋁襯墊圖案的密度可在約10%至約50%的範圍中，且整個晶片上的鋁襯墊圖案的密度可在約10%至約50%的範圍中。矩形可以是鋁襯墊設計的預設形狀，而其他額外的形狀可以被加上去。參照第21A圖，在一些實施方式中，當接觸襯墊包含一個細的佈線時，佈線的最小寬度W1不小於約0.5微米。當寬度W1小於約0.5微米時，佈線的電阻會變大而減慢電路的速度。在一些實施方式中，相鄰佈線的最小間隔S1不小於約0.3微米。當間隔S1小於約0.3微米時，干擾會變大以至於降低信號完整性。在一些實施方式中，如果窄的佈線包含一個通道墊，通道墊突出佈線的寬度W2不小於約0.2微米。如果寬度W2小於約0.2微米時，通道墊可能無法提供足夠的接觸面積給導電通道。在一些實施方式中，通道墊的對角線距離D1不小於約0.7微米，以確保給導電通道的足夠面積。參照第21B圖，在一些實施方式中，接觸襯墊可能包含寬的佈線，寬度W3可以大於約10微米。邊緣的偏差量W4被控制在1微米之內以確保邊緣的平整度。在一些實施方式中，與相鄰佈線的最小間隔S2不小於約0.5微米，當間隔S2小於約0.5微米時，干擾會變大以至於降低信號完整性。參照第21C圖，接觸襯墊可以包含洞以降低金屬密度並提高金屬表面平整度，在一些實施方式中，洞會具有不小於3微米的寬度W以及不小於3微米的長度L。在一些實施方式中，相鄰的洞的距離D2不大於約7微米，且一個洞與接觸襯墊的邊緣的間隔S3不大於約7微米。參照第21D圖，在一些實施方式中，一個無洞的接觸襯墊可具有不大於約31微米的寬度W4。如果寬度W4大於約31微米，金屬的表面平整度會變差。在一些實施方式中，通道之間的距離D4與通道和邊緣的間隔S4的每一者不小於0.5微米，以緩解微影製程對齊上的不準確。參照第21E圖，接觸襯墊可以包含多個由佈線(一或多條)連接的通道墊(或由佈線連接的通道墊和露出的部分)，佈線可以彎曲，例如一個傾斜45度角的部分。在一些實施方式中，佈線彎曲處的接點與通道墊之間具有長度L5及寬度W5，每一者皆不小於約1.8微米。在一些實施方式中，相鄰的通道墊之間的距離S5不小於約2.25微米。如果距離S5小於2.25微米，干擾會變大以至於降低信號完整性。參照第21F圖，關於接觸襯墊從第二鈍化層的為了讓焊料球接觸的露出的部分，在一些實施方式中，相鄰的露出的部分之間的距離D6以及露出的部分與晶粒的邊緣的間隔S6皆不小於約5微米。在一些實施方式中，露出的部分的每一者的寬度W6與長度L6皆不小於約5微米。露出的部分可以是矩形以外的形狀，例如圓形或八角形。對於非矩形的形狀，在一些實施方式中，間隔S7可以稍微寬鬆至不小於約8微米。

藉由具有將電子部件的電極(終端)連接到接觸襯墊高度的互連結構而不在較低處局部連接金屬導線，彼此隔離的下部金屬導線與穩固的接觸襯墊設計有效地避免在電子部件上形成冗長的金屬佈線，緩解了因為天線效應與電漿電弧引起的互連結構失效。更甚者，此處討論的多種實施例可以增加裝置(例如電容)的密度及改善半導體裝置的良率。

在一個模範的方面，本揭露是關於一種方法。該方法包含在基板內形成金屬-絕緣體-金屬結構，金屬-絕緣體-金屬結構包含具有第一極性的複數個第一電極以及具有第二極性的複數個第二電極；在基板上方形成互連結構，互連結構包含電性連接第一電極與第二電極的複數個導電通道，其中導電通道在互連結構中彼此絕緣；以及在該互連結構上方形成第一接觸襯墊與第二接觸襯墊，其中第一接觸襯墊電性連接對應第一電極的第一部份的導電通道，第二接觸襯墊電性連接對應第二電極的第二部份的導電通道。在一些實施方式中，金屬-絕緣體-金屬結構為深溝槽電容。在一些實施方式中，形成金屬-絕緣體-金屬結構包含蝕刻基板以形成至少第一溝槽與第二溝槽；沉積出在第一溝槽與第二溝槽內交替排列的複數個導電層與複數個介電層的堆疊；以及圖案化堆疊以形成金屬-絕緣體-金屬結構。在一些實施方式中，在一剖面中，第二接觸襯墊延伸至使得第二溝槽完全位於第二接觸襯墊下方，且第一溝槽的至少一中間部位於第一接觸襯墊與該第二接觸襯墊之間的間隙的正下方。在一些實施方式中，該方法更包含在互連結構上方沉積第一鈍化層與第二鈍化層，其中第一接觸襯墊與第二接觸襯墊的每一者包含被第一鈍化層環繞的複數個下部與被第二鈍化層環繞的且接觸下部的上部。在一些實施方式中，下部的每一者電性連接互連結構中的導電通道的其中一者。在一些實施方式中，下部與上部包含不同的導電材料。在一些實施方式中，上部包含鋁。在一些實施方式中，第一接觸襯墊與第二接觸襯墊為含鋁的襯墊。在一些實施方式中，該方法更包含在金屬-絕緣體-金屬結構的相反的兩側形成第一通道與第二通道，第一通道與第二通道延伸至穿透基板，第一接觸襯墊將第一通道電性連接至第一電極，第二接觸襯墊將第二通道電性連接至第二電極，且第一通道以及第二通道與第一電極以及第二電極在互連結構中保持電性絕緣。

在另一個模範的方面，本揭露是關於一種方法。該方法包含在基板內形成溝槽；在溝槽內沉積出交替的複數個導電層與複數個介電層交疊的堆疊；在堆疊上沉積介電層；形成穿透介電層且接觸導電層的複數個導電通道；在介電層上形成一或多個金屬化層，其中導電通道在金屬化層之中彼此維持電性絕緣；在金屬化層上形成鈍化層；以及形成嵌入在鈍化層內的複數個接觸襯墊，其中接觸襯墊的每一者電性連接二或多個該些導電通道。在一些實施方式中，接觸襯墊的至少一者的俯視形狀包含連接至佈線的通道墊，且通道墊的寬度大於佈線的寬度。在一些實施方式中，佈線具有由通道墊延伸而出的直線部以及與直線部連接的彎曲部。在一些實施方式中，接觸襯墊包含鋁合金。在一些實施方式中，該方法更包含形成延伸至穿透基板的複數個基底通道，其中基底通道透過接觸襯墊電性連接導電通道。在一些實施方式中，該方法更包含在基板的背表面形成複數個背面接觸襯墊，其中背面接觸襯墊透過基底通道與接觸襯墊電性連接導電通道。在一些實施方式中，接觸襯墊為鋁-銅襯墊，該些背面接觸襯墊為鎳鈀金-銅襯墊。

在又一個模範的方面，本揭露是關於一種半導體裝置。該半導體裝置包含基板；位於基板之內的深溝槽電容，其中深溝槽電容包含具有正極性的複數個第一電極與具有負極性的複數個第二電極；位於深溝槽電容與基板上方的互連結構，其中互連結構包含電性耦接第一電極與第二電極至互連結構的上表面的複數個導電通道，其中導電通道在互連結構中彼此電性絕緣；位於互連結構的上表面上的第一接觸襯墊，其中第一接觸襯墊電性連接第一電極；以及位於互連結構的上表面上的第二接觸襯墊，其中第二接觸襯墊電性連接第二電極。在一些實施方式中，第一接觸襯墊與第二接觸襯墊包含鋁合金。在一些實施方式中，半導體裝置更包含延伸至穿透基板的第一基底通道，其中第一基底通道透過第一接觸襯墊電性連接第一電極；以及延伸至穿透基板的第二基底通道，其中第二基底通道透過第二接觸襯墊電性連接第二電極。

前述內容概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，他們可容易地將本揭露用作設計或修改用於實施相同目的及/或達成本文所介紹之實施例之優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效建構不脫離本揭露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下在本文中作出各種改變、取代及變更。