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TWI888151B - 形成微電子裝置之方法，以及相關之微電子裝置及電子系統 - Google Patents

形成微電子裝置之方法，以及相關之微電子裝置及電子系統 Download PDF

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TWI888151B
TWI888151B TW113119278A TW113119278A TWI888151B TW I888151 B TWI888151 B TW I888151B TW 113119278 A TW113119278 A TW 113119278A TW 113119278 A TW113119278 A TW 113119278A TW I888151 B TWI888151 B TW I888151B
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艾吉 費瑪 雅遜 席賽克
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美商美光科技公司
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Abstract

一種形成一微電子裝置之方法包括形成包括記憶體單元、數位線、字線及隔離材料之一微電子裝置結構。接觸結構經形成以延伸穿過該隔離材料。一些該等接觸結構耦合至一些該等數位線，且一些其他該等接觸結構耦合至一些該等字線。氣隙經形成以插置於該等接觸結構與該隔離材料之間。形成包括控制邏輯裝置及額外隔離材料之一額外微電子裝置結構。在形成該等氣隙之後，將該額外微電子裝置結構附接至該微電子裝置結構。額外接觸結構經形成以延伸穿過該額外隔離材料且延伸至該等接觸結構。該等額外接觸結構與該等控制邏輯裝置電連通。亦描述微電子裝置、電子系統及額外方法。

Description

形成微電子裝置之方法，以及相關之微電子裝置及電子系統
在各項實施例中，本發明大體上係關於微電子裝置設計及製造領域。更明確言之，本發明係關於形成微電子裝置及記憶體裝置之方法，且係關於相關之微電子裝置、記憶體裝置及電子系統。
微電子裝置設計者通常期望藉由減小個別特徵之尺寸且藉由減小相鄰特徵之間之分開距離而增大一微電子裝置內之特徵之整合位準或密度。另外，微電子裝置設計者通常期望設計不僅緊湊，而且提供效能優勢以及簡化、更容易及更便宜製造設計的架構。
一微電子裝置之一個實例係一記憶體裝置。記憶體裝置通常提供為電腦或其他電子裝置中之內部積體電路。存在許多類型之記憶體裝置，包含(但不限於)揮發性記憶體裝置。一種類型之揮發性記憶體裝置係一動態隨機存取記憶體(DRAM)裝置。一DRAM裝置可包含一記憶體陣列，該記憶體陣列包含配置成在一第一水平方向上延伸之列及在一第二水平方向上延伸之行之DRAM單元。在一個設計組態中，一個別DRAM單元包含一存取裝置(例如，一電晶體)及電連接至該存取裝置之一儲存節點裝置(例如，一電容器)。一DRAM裝置之DRAM單元可透過沿記憶體陣列之列及行配置之數位線及字線電存取且與DRAM裝置之一基本控制邏輯結構內之控制邏輯裝置電連通。
已使用下伏於一DRAM裝置之一記憶體陣列之一基本控制邏輯結構內之控制邏輯裝置來控制對DRAM裝置之DRAM單元之操作。基本控制邏輯結構之控制邏輯裝置可設置為藉由佈線及接觸結構與耦合至DRAM單元之數位線及字線電連通。不幸地，用於在基本控制邏輯結構上方形成記憶體陣列之處理條件(例如，溫度、壓力、材料)可限制基本控制邏輯結構內之控制邏輯裝置之組態及效能。另外，在基本控制邏輯結構內採用之不同控制邏輯裝置之數量、尺寸及配置亦可非所要地阻礙記憶體裝置之大小(例如，水平佔用面積)之減小，及/或DRAM裝置之效能之改良(例如，較快記憶體單元接通/關斷速度、較低臨限切換電壓要求、較快資料傳送速率、較低功率消耗)。
在一些實施例中，一種形成一微電子裝置之方法包括形成一微電子裝置結構，其包括記憶體單元、數位線、字線及覆蓋並圍繞該等記憶體單元、該等數位線及該等字線之隔離材料。接觸結構經形成以延伸穿過該隔離材料。一些該等接觸結構耦合至一些該等數位線，且一些其他該等接觸結構耦合至一些該等字線。氣隙經形成以插置於該等接觸結構與該隔離材料之間。形成包括控制邏輯裝置及覆蓋並圍繞該等控制邏輯裝置之額外隔離材料之一額外微電子裝置結構。在形成該等氣隙之後，將該額外微電子裝置結構附接至該微電子裝置結構以形成一總成。該等控制邏輯裝置上覆於該總成內之該等記憶體單元。在形成該總成之後，額外接觸結構經形成以延伸穿過該額外隔離材料且延伸至該等接觸結構。該等額外接觸結構與該等控制邏輯裝置電連通。
在額外實施例中，一種形成一微電子裝置之方法包括形成一第一半導體晶圓，其包括：記憶體單元，其等在陣列區內；數位線，其等耦合至該等記憶體單元且終止於與該等陣列區相鄰之數位線出口區內；及字線，其等耦合至該等記憶體單元且終止於與該等陣列區相鄰之字線出口區內。數位線接觸件形成於該等數位線出口區內。該等數位線接觸件耦合至該等數位線且被氣隙水平圍繞。字線接觸件形成於該等字線出口區內。該等字線接觸件耦合至該等字線且被額外氣隙水平圍繞。形成包括控制邏輯裝置之一第二半導體晶圓。該第二半導體晶圓透過氧化物-氧化物鍵結附接至該第一半導體晶圓。該等數位線接觸件耦合至一些該等控制邏輯裝置。該等字線接觸件耦合至一些其他該等控制邏輯裝置。
在進一步實施例中，一種微電子裝置包括陣列區、數位線出口區及字線出口區。該等陣列區個別地包括記憶體單元、數位線、字線及控制邏輯裝置。該等記憶體單元包括存取裝置及儲存節點裝置。該等數位線耦合至該等存取裝置且在一第一方向上延伸。該等字線耦合至該等存取裝置且在正交於該第一方向之一第二方向上延伸。該等控制邏輯裝置在該等記憶體單元上方且與該等記憶體單元電連通。該等數位線出口區在該第一方向上與該等陣列區水平交替。該等數位線出口區個別地包括延伸超過鄰近其之該等陣列區之該等數位線之部分、個別地從該等數位線之該等部分垂直延伸且耦合至垂直上覆於該等控制邏輯裝置之電晶體之佈線結構之數位線接觸結構及水平插置於該等數位線接觸結構與一隔離材料之部分之間之氣隙。該等字線出口區在該第二方向上與該等陣列區水平交替。該等字線出口區個別地包括延伸超過鄰近其之該等陣列區之該等字線之部分、該等字線之該等部分上之導電接觸結構、個別地從該等導電接觸結構垂直延伸且耦合至垂直上覆於該等控制邏輯裝置之該等電晶體之額外佈線結構之字線接觸結構及水平插置於該等字線接觸結構與該隔離材料之額外部分之間之額外氣隙。
在又進一步實施例中，一種電子系統包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地連接至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地連接至該處理器裝置。該記憶體裝置包括：記憶體陣列區；一數位線接觸區，其在一第一方向上彼此相鄰之兩個該等記憶體陣列區之間；及一字線接觸區，其在垂直於該第一方向之一第二方向上彼此相鄰之兩個其他該等記憶體陣列區之間。該等記憶體陣列區各包括：記憶體單元；數位線，其等耦合至該等記憶體單元；字線，其等耦合至該等記憶體單元；及控制邏輯電路系統，其上覆於該等記憶體單元且與該等記憶體單元電連通。該數位線接觸區包括：一些該等數位線之端部，其等延伸超過該兩個該等記憶體陣列區之水平邊界；數位線接觸件，其等在該一些該等數位線之該等端部上且耦合至該控制邏輯電路系統之部分；及氣隙，其等水平圍繞該等數位線接觸件且實質上跨該等數位線接觸件之整個側表面垂直延伸。該字線接觸區包括：一些該等字線之端部，其等延伸超過該兩個其他該等記憶體陣列區之水平邊界；導電接觸件，其等在該一些該等字線之該等端部上；字線接觸件，其等在該等導電接觸件上且耦合至該控制邏輯電路系統之額外部分；及額外氣隙，其等水平圍繞該等字線接觸件且實質上跨該等字線接觸件之整個側表面垂直延伸。
優先權主張
本申請案主張2021年8月31日申請之「Methods of Forming Microelectronic Devices and Related Microelectronic Devices and Electronic Systems」之美國專利申請案序號17/463,286之申請日期之權利，該案之全部揭示內容特此以引用之方式併入本文中。
以下描述提供諸如材料組合物、形狀及大小之具體細節以便提供本發明之實施例之一詳盡描述。然而，一般技術者將瞭解，可在未採用此等具體細節之情況下實踐本發明之實施例。實際上，可結合產業中採用之習知微電子裝置製造技術來實踐本發明之實施例。另外，下文提供之描述未形成用於製造一微電子裝置(例如，一記憶體裝置)之一完整程序流程。下文描述之結構未形成一完整微電子裝置。下文僅詳細描述理解本發明之實施例所必需之該等程序動作及結構。可藉由習知製造技術執行由結構形成一完整微電子裝置之額外動作。
本文中呈現之圖式僅出於闡釋性目的，且不旨在為任何特定材料、組件、結構、裝置或系統之實際視圖。預期由於舉例而言製造技術及/或容限所致之圖式中描繪之形狀的變動。因此，本文中描述之實施例不應解釋為限於如繪示之特定形狀或區，但包含舉例而言源自製造之形狀之偏差。舉例而言，繪示或描述為盒形之一區可具有粗糙及/或非線性特徵，且繪示或描述為圓形之一區可包含一些粗糙及/或線性特徵。此外，繪示之銳角可經修圓，且反之亦然。因此，圖中繪示之區本質上係示意性的，且其等形狀不意欲繪示一區之精確形狀且不限制本發明申請專利範圍之範疇。圖式不一定按比例繪製。此外，圖之間共同之元件可保留相同元件符號。
如本文中使用，一「記憶體裝置」意謂且包含展現記憶體功能性，但不一定限於記憶體功能性之微電子裝置。換言之，且僅藉由非限制性實例，術語「記憶體裝置」不僅包含習知記憶體(例如，習知揮發性記憶體；習知非揮發性記憶體)，而且包含一特定應用積體電路(ASIC) (例如，一系統單晶片(SoC))、組合邏輯及記憶體之一微電子裝置及併入記憶體之一圖形處理單元(GPU)。
如本文中使用，術語「經組態」係指至少一個結構及至少一個設備之一或多者之以一預定方式促進該結構及該設備之一或多者之操作的一大小、形狀、材料組合物、定向及配置。
如本文中使用，術語「垂直」、「縱向」、「水平」及「橫向」係關於一結構之一主平面且不一定由地球之重力場界定。一「水平」或「橫向」方向係實質上平行於結構之主平面的一方向，而一「垂直」或「縱向」方向係實質上垂直於結構之主平面的一方向。由與結構之其他表面相比具有一相對較大面積之結構之一表面界定結構之主平面。參考圖，一「水平」或「橫向」方向可垂直於一指示「Z」軸，且可平行於一指示「X」軸及/或平行於一指示「Y」軸；且一「垂直」或「縱向」方向可平行於一指示「Z」軸，可垂直於一指示「X」軸，且可垂直於一指示「Y」軸。
如本文中使用，描述為彼此「相鄰」之特徵(例如，區、結構、裝置)意謂且包含定位成彼此最接近(例如，最靠近)之所揭示識別碼(或若干識別碼)之特徵。可將未匹配「相鄰」特徵之所揭示識別碼(或若干識別碼)之額外特徵(例如，額外區、額外結構、額外裝置)安置於「相鄰」特徵之間。換言之，「相鄰」特徵可經定位彼此直接鄰近，使得無其他特徵介入「相鄰」特徵之間；或「相鄰」特徵可經定位彼此間接鄰近，使得具有不同於與至少一個「相鄰」特徵相關聯之識別碼之一識別碼之至少一個特徵經定位於「相鄰」特徵之間。因此，描述為彼此「垂直相鄰」之特徵意謂且包含定位成彼此最垂直接近(例如，最垂直靠近)之所揭示識別碼(或若干識別碼)之特徵。此外，描述為彼此「水平相鄰」之特徵意謂且包含定位成彼此最水平接近(例如，最水平靠近)之所揭示識別碼(或若干識別碼)之特徵。
如本文中使用，術語「相交點」意謂且包含兩個或更多個特徵(例如，區、結構、材料、裝置)或替代地一單個特徵之兩個或更多個部分相接之一位置。舉例而言，在一第一方向(例如，一X方向)上延伸之一第一特徵與在不同於該第一方向之一第二方向(例如，一Y方向)上延伸之一第二特徵之間之一相交點可為該第一特徵及該第二特徵相接之位置。
如本文中使用，為便於描述，諸如「在…下面」、「在…下方」、「下」、「底部」、「在…上方」、「上」、「頂部」、「前」、「後」、「左」、「右」及類似者之空間相對術語可用於描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中繪示。除非另外指定，除圖中描繪之定向以外，空間相對術語亦意欲涵蓋材料之不同定向。舉例而言，若圖中之材料反轉，則被描述為「在」其他元件或特徵「下方」或「下面」或「下」或「底部上」之元件將接著定向成「在」其他元件或特徵「上方」或「頂部上」。因此，取決於使用術語之背景內容，術語「在…下方」可涵蓋上方及下方之一定向，此對於一般技術者而言將係顯而易見的。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉等)且本文中使用之空間相對描述符相應地解釋。
如本文中使用，單數形式「一」、「一個」及「該」意欲亦包含複數形式，除非上下文另外明確指示。
如本文中使用，「及/或」包含相關聯列出品項之一或多者之任何及全部組合。
如本文中使用，片語「耦合至」係指彼此可操作地連接(諸如透過一直接歐姆連接或透過一間接連接(例如，藉由另一結構)電連接)的結構。
如本文中使用，關於一給定參數、性質或條件之術語「實質上」意謂且包含一般技術者將理解給定參數、性質或條件在一變化程度(諸如在可接受公差內)下滿足之一程度。藉由實例，取決於實質上滿足之特定參數、性質或條件，該參數、性質或條件可為至少90.0%滿足、至少95.0%滿足、至少99.0%滿足、至少99.9%滿足、或甚至100.0%滿足。
如本文中使用，關於一特定參數之一數值之「約」或「近似」包含數值及一般技術者將瞭解在特定參數之可接受公差內之數值之變動程度。舉例而言，關於一數值之「約」或「近似」可包含從數值之90.0%至110.0%之一範圍內、諸如從數值之95.0%至105.0%之一範圍內、從數值之97.5%至102.5%之一範圍內、從數值之99.0%至101.0%之一範圍內、從數值之99.5%至100.5%之一範圍內、或從數值之99.9%至100.1%之一範圍內的額外數值。
如本文中使用，「導電材料」意謂且包含導電材料，諸如以下一或多者：一金屬(例如，鎢(W)、鈦(Ti)、鉬(Mo)、鈮(Nb)、釩(V)、鉿(Hf)、鉭(Ta)、鉻(Cr)、鋯(Zr)、鐵(Fe)、釕(Ru)、鋨(Os)、鈷(Co)、銠(Rh)、銥(Ir)、鎳(Ni)、鈀(Pa)、鉑(Pt)、銅(Cu)、銀(Ag)、金(Au)、鋁(Al))、一合金(例如，一Co基合金、一Fe基合金、一Ni基合金、一Fe及Ni基合金、一Co及Ni基合金、一Fe及Co基合金、一Co及Ni及Fe基合金、一Al基合金、一Cu基合金、一鎂(Mg)基合金、一Ti基合金、一鋼材、一低碳鋼、一不鏽鋼)、一含導電金屬之材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)及一導電摻雜半導體材料(例如，導電摻雜多晶矽、導電摻雜鍺(Ge)、導電摻雜矽鍺(SiGe))。另外，一「導電結構」意謂且包含由導電材料形成且包含該導電材料之一結構。
如本文中使用，「絕緣材料」意謂且包含電絕緣材料，諸如以下一或多者：至少一種介電氧化物材料(例如，氧化矽(SiO x)、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、氧化鋁(AlO x)、氧化鉿(HfO x)、氧化鈮(NbO x)、氧化鈦(TiO x)、氧化鋯(ZrO x)、氧化鉭(TaO x)及氧化鎂(MgO x)之一或多者)、至少一種介電氮化物材料(例如，氮化矽(SiN y))、至少一種介電氮氧化物材料(例如，氮氧化矽(SiO xN y))、至少一種介電碳氧化物材料(例如，碳氧化矽(SiO xC y))、至少一種氫化介電碳氧化物材料(例如，氫化碳氧化矽(SiC xO yH z))及至少一種介電碳氧氮化物材料(例如，碳氧氮化矽(SiO xC zN y))。本文中包含「x」、「y」及「z」之一或多者之式(例如，SiO x、AlO x、HfO x、NbO x、TiO x、SiN y、SiO xN y、SiO xC y、SiC xO yH z、SiO xC zN y)表示針對另一元素(例如，Si、Al、Hf、Nb、Ti)之每個原子含有一種元素之「x」個原子、另一元素之「y」個原子及一額外元素(若有)之「z」個原子之一平均比率之一材料。由於式表示相對原子比率且非嚴格化學結構，故一絕緣材料可包括一或多種化學計量化合物及/或一或多種非化學計量化合物，且「x」、「y」及「z」 (若有)之值可為整數或可為非整數。如本文中使用，術語「非化學計量化合物」意謂且包含具有無法由明確定義自然數之一比率表示且違反定比定律之一元素成分之一化學化合物。另外，一「絕緣結構」意謂且包含由絕緣材料形成且包含該絕緣材料之一結構。
如本文中使用，術語「均勻」意謂包含於一特徵(例如，一材料、一結構)中之元素之相對量貫穿特徵之不同部分(例如，不同水平部分、不同垂直部分)不變。相反地，如本文中使用，術語「不均勻」意謂包含於一特徵(例如，一材料、一結構)中之元素之相對量貫穿特徵之不同部分變化。若一特徵係不均勻的，則包含於特徵中之一或多個元素之量可貫穿特徵之不同部分逐步變化(例如，突然改變)，或可連續變化(例如，漸進地(諸如線性地、拋物線地)改變)。特徵可舉例而言由至少兩種不同材料之一堆疊形成且包含該堆疊。
除非上下文另外指示，否則可藉由包含(但不限於)旋塗、毯覆式塗佈、化學氣相沈積(CVD)、電漿增強CVD (PECVD)、原子層沈積(ALD)、電漿增強ALD (PEALD)、物理氣相沈積(PVD) (例如，濺鍍)或磊晶生長之任何適合技術形成本文中描述之材料。取決於待形成之特定材料，可由一般技術者選擇用於沈積或生長該材料之技術。另外，除非上下文另外指示，否則可藉由包含(但不限於)蝕刻(例如，乾式蝕刻、濕式蝕刻、蒸氣蝕刻)、離子銑削、研磨平坦化(例如，化學-機械平坦化(CMP))或其他已知方法的任何適合技術完成本文中描述之材料之移除。
圖1及圖2A至圖13D係繪示根據本發明之實施例之形成一微電子裝置(例如，一記憶體裝置，諸如一DRAM裝置)之一方法之不同處理階段之各種視圖(下文進一步詳細描述)。運用下文提供之描述，一般技術者將容易明白，本文中描述之方法可用於形成各種裝置。換言之，每當期望形成一微電子裝置時可使用本發明之方法。運用下文提供之描述，一般技術者將容易明白，可使用本文中描述之方法及結構來形成各種裝置及電子系統。
圖1展示根據本發明之實施例之處於形成一微電子裝置(例如，一記憶體裝置，諸如一DRAM裝置)之一方法之一早期處理階段之一第一微電子裝置結構100 (例如，一第一晶圓)之一簡化平面圖。如圖1中展示，第一微電子裝置結構100可經形成以包含陣列區102、插置於在一第一水平方向(例如，Y方向)上彼此水平相鄰之陣列區102之對之間之數位線出口區104 (亦被稱為「數位線接觸槽孔區」)、插置於在正交於該第一水平方向之一第二水平方向(例如，X方向)上彼此水平相鄰之陣列區102之額外對之間之字線出口區106 (亦被稱為「字線接觸槽孔區」)及在該第一水平方向及該第二水平方向之一或多者上與一些陣列區102水平相鄰之一或多個槽孔區108 (亦被稱為「後段製程(BEOL)接觸槽孔區」)。陣列區102、數位線出口區104、字線出口區106及槽孔區108各自在下文中進一步詳細描述。
第一微電子裝置結構100之陣列區102可包括經組態且定位以具有隨後形成於其水平邊界內之記憶體單元陣列(例如，DRAM單元陣列)之第一微電子裝置結構100之水平區域，如下文進一步詳細描述。另外，陣列區102亦可經組態且定位以具有隨後形成於其水平邊界內之控制邏輯裝置之所要配置，亦如下文進一步詳細描述。待形成於陣列區102之水平邊界內之控制邏輯裝置可經形成以垂直偏離(例如，在Z方向上)待形成於陣列區102之水平邊界內之記憶體單元。
第一微電子裝置結構100可經形成以包含所要數量個陣列區102。為了清楚且易於理解圖式及相關描述，圖1將第一微電子裝置結構100描繪為經形成以包含四(4)個陣列區102：一第一陣列區102A、一第二陣列區102B、一第三陣列區102C及一第四陣列區102D。如圖1中展示，第二陣列區102B可在Y方向上與第一陣列區102A水平相鄰，且可在X方向上與第四陣列區102D水平相鄰；第三陣列區102C可在X方向上與第一陣列區102A水平相鄰，且可在Y方向上與第四陣列區102D水平相鄰；且第四陣列區102D可在Y方向上與第三陣列區102C水平相鄰，且可在Y方向上與第二陣列區102B水平相鄰。在額外實施例中，第一微電子裝置結構100經形成以包含不同數目個陣列區102。舉例而言，第一微電子裝置結構100可經形成以包含大於四(4)個陣列區102，諸如大於或等於八(8)個陣列區102、大於或等於十六(16)個陣列區102、大於或等於三十二(32)個陣列區102、大於或等於六十四(64)個陣列區102、大於或等於一百二十八(128)個陣列區102、大於或等於二百五十六(256)個陣列區102、大於或等於五百十二(512)個陣列區102，或大於或等於一千零二十四(1024)個陣列區102。
另外，第一微電子裝置結構100可經形成以包含陣列區102之一所要分佈。如圖1中展示，在一些實施例中，第一微電子裝置結構100經形成以包含在X方向上延伸之陣列區102之列103，及在Y方向上延伸之陣列區102之行105。陣列區102之列103可舉例而言包含包括第一陣列區102A及第三陣列區102C之一第一列，及包括第二陣列區102B及第四陣列區102D之一第二列。陣列區102之行105可舉例而言包含包括第一陣列區102A及第二陣列區102B之一第一行，及包括第三陣列區102C及第四陣列區102D之一第二行。
繼續參考圖1，第一微電子裝置結構100之數位線出口區104可包括經組態且定位以具有水平終止於其中之至少一些隨後形成之數位線(例如，位元線、資料線)之第一微電子裝置結構100之水平區域。對於一個別數位線出口區104，與位於數位線出口區104側面(例如，在Y方向上之相對邊界處)之陣列區102操作性地相關聯之至少一些隨後形成之數位線可具有在數位線出口區104之水平邊界內之端部。另外，數位線出口區104亦可經組態且定位以包含具有與至少一些隨後形成之數位線操作性地相關聯之其水平邊界之接觸結構及佈線結構。如下文進一步詳細描述，待形成於數位線出口區104內之一些接觸結構可將隨後形成之數位線耦合至隨後形成於陣列區102內之控制邏輯裝置(例如，感測放大器(SA)裝置)之控制邏輯電路系統。如圖1中展示，在一些實施例中，數位線出口區104在X方向上水平延伸，且在Y方向上水平插置於陣列區102之水平相鄰列之間。數位線出口區104可舉例而言在Y方向上與陣列區102之列水平交替。
可將一個別數位線出口區104劃分成多個子區。舉例而言，如圖1中展示，一個別數位線出口區104可包含第一數位線出口子區104A及第二數位線出口子區104B。在一些實施例中，第一數位線出口子區104A在X方向上與第二數位線出口子區104B水平交替。陣列區102之一個別行內之一對(例如，兩(2)個)水平相鄰陣列區102可包含在Y方向上水平定位於其間之第一數位線出口子區104A之一(1)者及第二數位線出口子區104B之一(1)者。藉由非限制性實例，陣列區102之一第一行之第一陣列區102A及第二陣列區102B可包含在Y方向上定位於其間之第一數位線出口子區104A之一(1)者及第二數位線出口子區104B之一(1)者。可用第一陣列區102A及第二陣列區102B在X方向上之水平邊界至少部分(例如，實質上)限制第一數位線出口子區104A之一(1)者及第二數位線出口子區104B之一(1)者。
如下文進一步詳細描述，一個別第一數位線出口子區104A可經組態且定位以促進一數位線群組(例如，奇數數位線或偶數數位線)與操作性地相關聯於一對水平相鄰陣列區102之一(1)個陣列區102 (例如，第一陣列區102A)之一部分(例如，X方向上之一半部)之一控制邏輯裝置群組(例如，奇數SA裝置或偶數SA裝置)之間之電連接，且亦促進一額外數位線群組(例如，額外奇數數位線或額外偶數數位線)與操作性地相關聯於該對水平相鄰陣列區102之一額外陣列區102 (例如，第二陣列區102B)之一對應部分(例如，X方向上之一對應半部)之一額外控制邏輯裝置群組(例如，額外奇數SA裝置或額外偶數SA裝置)之間之電連接。另外，亦如下文進一步詳細描述，一個別第二數位線出口子區104B可經組態且定位以促進一進一步數位線群組與操作性地相關聯於一(1)個陣列區102 (例如，第一陣列區102A)之另一部分(例如，X方向上之另一半部)之一進一步控制邏輯裝置群組之間之電連接，且亦促進一又進一步數位線群組與操作性地相關聯於額外陣列區102 (例如，第二陣列區102B)之一對應另一部分(例如，X方向上之一對應另一半部)之一又進一步控制邏輯裝置群組之間之電連接。
仍參考圖1，第一微電子裝置結構100之字線出口區106可包括經組態且定位以具有水平終止於其中之至少一些隨後形成之字線(例如，存取線)之第一微電子裝置結構100之水平區域。對於一個別字線出口區106，與位於字線出口區106側面(例如，在X方向上之相對邊界處)之陣列區102操作性地相關聯之至少一些隨後形成之字線可具有在字線出口區106之水平邊界內之端部。另外，字線出口區106亦可經組態且定位以包含與隨後形成之字線操作性地相關聯之其水平邊界內之接觸結構及佈線結構。如下文進一步詳細描述，待形成於字線出口區106內之一些接觸結構可將隨後形成之字線耦合至隨後形成於陣列區102內之額外控制邏輯裝置(例如，子字線驅動器(SWD)裝置)之控制邏輯電路系統。如圖1中展示，在一些實施例中，字線出口區106在Y方向上水平延伸，且在X方向上水平插置於陣列區102之水平相鄰行之間。字線出口區106可舉例而言在X方向上與陣列區102之行水平交替。
可將一個別字線出口區106劃分成多個子區。舉例而言，如圖1中展示，一個別字線出口區106可包含第一字線出口子區106A及第二字線出口子區106B。在一些實施例中，第一字線出口子區106A在Y方向上與第二字線出口子區106B水平交替。陣列區102之一個別列內之一對(例如，兩(2)個)水平相鄰陣列區102可包含在X方向上水平定位於其間之第一字線出口子區106A之一(1)者及第二字線出口子區106B之一(1)者。藉由非限制性實例，陣列區102之一第一列之第一陣列區102A及第三陣列區102C可包含在X方向上定位於其間之第一字線出口子區106A之一(1)者及第二字線出口子區106B之一(1)者。可用第一陣列區102A及第三陣列區102C在Y方向上之水平邊界至少部分(例如，實質上)限制第一字線出口子區106A之一(1)者及第二字線出口子區106B之一(1)者。
如下文進一步詳細描述，一個別第一字線出口子區106A可經組態且定位以促進一字線群組(例如，奇數字線或偶數字線)與操作性地相關聯於一對水平相鄰陣列區102之一(1)個陣列區102 (例如，第一陣列區102A)之一部分(例如，Y方向上之一半部)之一控制邏輯裝置群組(例如，奇數SWD裝置或偶數SWD裝置)之間之電連接，且亦促進一額外字線群組(例如，額外奇數字線或額外偶數字線)與操作性地相關聯於該對水平相鄰陣列區102之一進一步陣列區102 (例如，第三陣列區102C)之一對應部分(例如，Y方向上之一對應半部)之一額外控制邏輯裝置群組(例如，額外奇數SWD裝置或額外偶數SWD裝置)之間之電連接。另外，亦如下文進一步詳細描述，一個別第二字線出口子區106B可經組態且定位以促進一進一步字線群組與操作性地相關聯於一(1)個陣列區102 (例如，第一陣列區102A)之另一部分(例如，Y方向上之另一半部)之一進一步控制邏輯裝置群組之間之電連接，且亦促進一又進一步字線群組與操作性地相關聯於進一步陣列區102 (例如，第三陣列區102C)之一對應另一部分(例如，Y方向上之一對應另一半部)之一又進一步控制邏輯裝置群組之間之電連接。
繼續參考圖1，第一微電子裝置結構100之槽孔區108可包括經組態且定位以促進隨後形成之控制邏輯電路系統與額外隨後形成之結構(例如，BEOL結構)之間之電連接(例如，藉由形成於其水平邊界內之接觸結構及佈線結構)之第一微電子裝置結構100之水平區域，如下文進一步詳細描述。槽孔區108可與陣列區102之一或多個群組之一或多個周邊水平邊界(例如，在Y方向上、在X方向上)水平相鄰。為了清楚且易於理解圖式及相關描述，圖1將第一微電子裝置結構100描繪為經形成以包含與第二陣列區102B及第四陣列區102D之一共用水平邊界水平相鄰的一(1)個槽孔區108。然而，第一微電子裝置結構100可經形成以包含(若干)槽孔區108之一不同數量及一不同水平位置之一或多者。作為一非限制性實例，槽孔區108可與陣列區102之一不同群組之一共用水平邊界(例如，第三陣列區102C及第四陣列區102D之一共用水平邊界、第一陣列區102A及第三陣列區102C之一共用水平邊界、第一陣列區102A及第二陣列區102B之一共用水平邊界)水平相鄰。作為另一非限制性實例，第一微電子裝置結構100可經形成以包含與陣列區102之彼此不同群組水平相鄰之多個(例如，複數個、多於一個)槽孔區108。在一些實施例中，多個槽孔區108共同實質上水平圍繞(例如，實質上水平包圍)陣列區102。
圖2A至圖2D繪示先前參考圖1描述之第一微電子裝置結構100之不同區之簡化部分縱向截面視圖。圖2A繪示從圖1中展示之第一微電子裝置結構100之陣列區102之一者(例如，第一陣列區102A)之Y方向(以便描繪一XZ平面)之角度來看之一簡化部分縱向截面視圖。圖2B繪示從圖1中展示之第一微電子裝置結構100之數位線出口區104之一者之Y方向(以便描繪一XZ平面)之角度來看之一簡化部分縱向截面視圖。圖2C繪示從圖1中展示之第一微電子裝置結構100之字線出口區106之一者之X方向(以便描繪一YZ平面)之角度來看之一簡化部分縱向截面視圖。圖2D繪示從圖1中展示之第一微電子裝置結構100之槽孔區108之一者之X方向(以便描繪一YZ平面)之角度來看之一簡化部分縱向截面視圖。
共同參考圖2A至圖2D，第一微電子裝置結構100可經形成以包含一第一基底半導體結構110、填充溝槽112及一第一隔離材料114。填充溝槽112垂直延伸(例如，在Z方向上)至第一基底半導體結構110中。第一隔離材料114覆蓋並圍繞第一基底半導體結構110之表面。
第一基底半導體結構110包括第一微電子裝置結構100之額外特徵(例如，材料、結構、裝置)形成於其上之一基底材料或構造。第一基底半導體結構110可包括一半導體結構(例如，一半導體晶圓)或一支撐結構上之一基底半導體材料。舉例而言，第一基底半導體結構110可包括一習知矽基板(例如，一習知矽晶圓)或包括一半導體材料之另一塊狀基板。在一些實施例中，第一基底半導體結構110包括矽晶圓。第一基底半導體結構110可包含形成於其中及/或其上之一或多個層、結構及/或區。
填充溝槽112可包括第一基底半導體結構110內之用第一隔離材料114至少部分(例如，實質上)填充之溝槽(例如，開口、通孔、孔隙)。可舉例而言採用填充溝槽112作為第一基底半導體結構110內之淺溝槽隔離(STI)結構。填充溝槽112可經形成以部分(例如，不完全地)垂直延伸穿過第一基底半導體結構110。填充溝槽112之各者可經形成以展現實質上與填充溝槽112之每一其他者相同之尺寸及形狀，或填充溝槽112之至少一者可經形成以展現與填充溝槽112之至少另一者不同之尺寸及形狀之一或多者。作為一非限制性實例，填充溝槽112之各者可經形成以展現與填充溝槽112之每一其他者實質上相同之垂直尺寸及實質上相同之垂直截面形狀；或填充溝槽112之至少一者可經形成以展現與填充溝槽112之至少另一者不同之(若干)垂直尺寸及(若干)垂直截面形狀之一或多者。在一些實施例中，填充溝槽112全部經形成以垂直延伸至且終止於第一基底半導體結構110內之實質上相同深度。在額外實施例中，填充溝槽112之至少一者經形成以垂直延伸至且終止於第一基底半導體結構110內之比填充溝槽112之至少另一者相對更深之一深度。作為另一非限制性實例，填充溝槽112之各者可經形成以展現與填充溝槽112之每一其他者實質上相同之(若干)水平尺寸及實質上相同之(若干)水平截面形狀；或填充溝槽112之至少一者可經形成以展現與填充溝槽112之至少另一者不同之(若干)水平尺寸(例如，(若干)相對較大水平尺寸、(若干)相對較小水平尺寸)及(若干)水平截面形狀之一或多者。在一些實施例中，填充溝槽112之至少一者經形成以具有不同於填充溝槽112之至少另一者之一或多個水平尺寸(例如，在X方向上及/或在Y方向上)。
第一隔離材料114可由至少一種絕緣材料形成且包含該至少一種絕緣材料。藉由非限制性實例，第一隔離材料114可由以下一或多者形成且包含以下一或多者：至少一種介電氧化物材料(例如，SiO x、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、AlO x、HfO x、NbO x及TiO x之一或多者)；至少一種介電氮化物材料(例如，SiN y)；至少一種介電氮氧化物材料(例如，SiO xN y)；至少一種介電碳氧氮化物材料(例如，SiO xC zN y)；及非晶碳。在一些實施例中，第一隔離材料114由SiO x(例如，SiO 2)形成且包含SiO x。第一隔離材料114可為實質上均勻的，或第一隔離材料114可為不均勻的。在一些實施例中，第一隔離材料114係實質上均勻的。在額外實施例中，第一隔離材料114係不均勻的。第一隔離材料114可舉例而言由至少兩種不同介電材料之一堆疊形成且包含該堆疊。
接著參考圖3A至圖3D，繪示從先前描述之方向角度來看在先前參考圖1及圖2A至圖2D描述之處理階段之後形成微電子裝置之方法之一處理階段之陣列區102 (圖3A)、數位線出口區104 (圖3B)、字線出口區106 (圖3C)及槽孔區108 (圖3D)之簡化部分縱向截面視圖。如圖3A至圖3D中共同描繪，存取裝置116 (圖3A) (例如，存取電晶體)可形成於陣列區102 (圖3A)內。另外，數位線118 (圖3A及圖3B) (例如，資料線、位元線)可經形成以耦合至存取裝置116 (圖3A)且在Y方向上水平延伸穿過陣列區102 (圖3A)。至少一些數位線118 (圖3A及圖3B)可終止(例如，結束)於數位線出口區104 (圖3B)內。此外，字線120 (例如，存取線)可經形成以耦合至存取裝置116 (圖3A)且在X方向上水平延伸穿過陣列區102 (圖3A)。至少一些字線120 (圖3A及圖3C)可終止於字線出口區106 (圖3C)內。
參考圖3A，可採用形成於陣列區102內之存取裝置116作為待形成於陣列區102內之記憶體單元(例如，DRAM單元)之組件。藉由非限制性實例，各存取裝置116可個別地形成以包含：一通道區，其包括第一基底半導體結構110之一部分；一源極區及一汲極區，其等各個別地包括第一基底半導體結構110之至少一個導電摻雜部分及/或形成於第一基底半導體結構110中、上或上方之至少一個導電結構之一或多者；及至少一個閘極結構，其包括字線120之至少一者之一部分。各存取裝置116亦可包含經形成以插置於其通道區與其閘極結構之間之一閘極介電材料(例如，一介電氧化物材料)。
數位線118可展現在Y方向上平行延伸之水平長形形狀；且字線120可展現在正交於Y方向之X方向上平行延伸之水平長形形狀。如本文中使用，術語「平行」意謂實質上平行。數位線118及字線120可各個別地由導電材料形成且包含導電材料。藉由非限制性實例，數位線118及字線120可各個別地由以下一或多者形成且包含以下一或多者：至少一種金屬；至少一種合金；及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，數位線118及字線120各個別地由W、Ru、Mo及氮化鈦(TiN y)之一或多者形成且包含其等。數位線118之各者及字線120之各者可個別地為實質上均勻的，或數位線118之一或多者及/或字線120之一或多者可個別地為實質上不均勻的。在一些實施例中，數位線118之各者及字線120之各者經形成為實質上均勻的。
仍參考圖3A，在陣列區102內，額外特徵(例如，結構、材料)亦形成於存取裝置116、數位線118及字線120上、上方及/或之間。舉例而言，如圖3A中展示，第一接觸結構122 (例如，數位線接觸結構，亦被稱為所謂的「位元控制」結構)可經形成以垂直延伸於存取裝置116之間且將存取裝置116耦合至數位線118；第二接觸結構124 (例如，單元接觸結構，亦被稱為所謂的「單元控制」結構)可經形成而與存取裝置116接觸且可經組態及定位以將存取裝置116耦合至隨後形成之儲存節點裝置(例如，電容器)；介電罩蓋結構126可形成於數位線118上或上方；且額外介電罩蓋結構128可形成於字線120上或上方。另外，介電結構(例如，介電間隔件，諸如由一或多種低介電係數材料形成且包含其等之低介電係數間隔件)可經形成以介入(例如，水平介入)第二接觸結構124與數位線118之間且使其等隔離；且進一步介電結構(例如，閘極介電結構，諸如閘極介電氧化物結構)可經形成以介入(例如，水平介入)第一接觸結構122與字線120之間且使其等隔離。
第一接觸結構122及第二接觸結構124可個別地由至少一種導電材料形成且包含至少一種導電材料。在一些實施例中，第一接觸結構122及第二接觸結構124個別地由以下一或多者形成且包含以下一或多者：至少一種金屬(例如，W)；至少一種合金；至少一種導電金屬矽化物(例如，矽化鈦(TiSi x)、矽化鈷(CoSi x)、矽化鎢(WSi x)、矽化鉭(TaSi x)、矽化鉬(MoSi x)及矽化鎳(NiSi x)之一或多者)；及至少一種導電金屬氮化物(例如，TiN y、氮化鎢(WN y)、氮化鉭(TaN y)、氮化鈷(CoN y)、氮化鉬(MoN y)及氮化鎳(NiN y)之一或多者)。另外，介電罩蓋結構126及額外介電罩蓋結構128可個別地由至少一種絕緣材料形成且包含至少一種絕緣材料。在一些實施例中，介電罩蓋結構126及額外介電罩蓋結構128個別地由一介電氮化物材料(例如，SiN y，諸如Si 3N 4)形成且包含該介電氮化物材料。
參考圖3B，在數位線出口區104內，至少一些數位線118可在Y方向上水平終止(例如，結束)。水平延伸穿過陣列區102 (圖3A)且水平終止於數位線出口區104內之數位線118之各者可經形成以終止於Y方向上之實質上相同水平位置處；或水平終止於數位線出口區104內之數位線118之至少一者可經形成以終止於不同於水平終止於數位線出口區104內之數位線118之至少另一者的數位線出口區104內之Y方向上之一水平位置處。在一些實施例中，在X方向上彼此水平相鄰之至少一些數位線118具有在Y方向上彼此水平偏移之終端(例如，終端表面)。在數位線出口區104內將一些數位線118之終端水平偏離一些其他數位線118之終端可舉例而言促成或促進數位線出口區104內之所要接觸結構配置。
如圖3B中展示，在數位線出口區104內，虛設字線121可視情況形成於數位線118垂直下方。若形成，則虛設字線121可形成於第一微電子裝置結構100內(例如，在其第一基底半導體結構110內)與字線120 (圖3A及圖3C)實質上相同之垂直位置(例如，垂直高度)，且可經形成以正交於數位線118 (例如，在X方向上)水平延伸。虛設字線121之一材料組合物可實質上與字線120 (圖3A及圖3C)之一材料組合物相同。若形成，則虛設字線121可彼此且與第一微電子裝置結構100之其他組件(例如，字線120 (圖3A及圖3C)、數位線118)電隔離。在透過本發明之方法形成之一微電子裝置之使用及操作期間可不採用數位線出口區104內之虛設字線121 (若有)作為資料路徑之部分。在額外實施例中，數位線出口區104中不存在虛設字線121 (例如，從數位線出口區104省略虛設字線121)。
接著參考圖3C，在字線出口區106內，至少一些字線120可在X方向上水平終止(例如，結束)。水平延伸穿過陣列區102 (圖3A)且水平終止於字線出口區106內之字線120之各者可經形成以終止於X方向上之實質上相同水平位置處；或水平終止於字線出口區106內之字線120之至少一者可經形成以終止於不同於水平終止於字線出口區106內之字線120之至少另一者的字線出口區106內之X方向上之一水平位置處。在一些實施例中，在Y方向上彼此水平相鄰之至少一些字線120具有在X方向上彼此水平偏移之終端(例如，終端表面)。在字線出口區106內將一些字線120之終端水平偏離一些其他字線120之終端可舉例而言促成或促進字線出口區106內之所要接觸結構配置。
如圖3C中展示，在字線出口區106內，虛設數位線119可視情況形成於字線120垂直上方。若形成，則虛設數位線119可形成於第一微電子裝置結構100內(例如，在其第二隔離材料130內)與數位線118 (圖3A及圖3B)實質上相同之垂直位置(例如，垂直高度)處，且可經形成以正交於字線120 (例如，在Y方向上)水平延伸。虛設數位線119之一材料組合物可實質上與數位線118 (圖3A及圖3B)之一材料組合物相同。若形成，則虛設數位線119可彼此且與第一微電子裝置結構100之其他組件(例如，數位線118 (圖3A及圖3B)、字線120)電隔離。在透過本發明之方法形成之一微電子裝置之使用及操作期間可不採用字線出口區106內之虛設數位線119 (若有)作為資料路徑之部分。在額外實施例中，字線出口區106中不存在虛設數位線119 (例如，從字線出口區106省略虛設數位線119)。
共同參考圖3A至圖3D，第二隔離材料130可形成於至少第一基底半導體結構110、存取裝置116 (圖3A)、數位線118 (圖3A及圖3B)、字線120 (圖3A及圖3C)、第二接觸結構124及第一隔離材料114之部分上或上方。第二隔離材料130可由至少一種絕緣材料形成且包含該至少一種絕緣材料。第二隔離材料130之一材料組合物可實質上與第一隔離材料114之一材料組合物相同，或第二隔離材料130之材料組合物可不同於第一隔離材料114之材料組合物。在一些實施例中，第二隔離材料130由一介電氧化物材料(諸如SiO x(例如，SiO 2))形成且包含該介電氧化物材料。第二隔離材料130可為實質上均勻的，或第二隔離材料130可為不均勻的。在一些實施例中，第二隔離材料130係實質上均勻的。在額外實施例中，第二隔離材料130係不均勻的。第二隔離材料130可舉例而言由至少兩種不同介電材料之一堆疊形成且包含該堆疊。
接著參考圖4A至圖4D，繪示從先前描述之方向角度來看在先前參考圖3A至圖3D描述之處理階段之後形成微電子裝置之方法之一處理階段之陣列區102 (圖4A)、數位線出口區104 (圖4B)、字線出口區106 (圖4C)及槽孔區108 (圖4D)之簡化部分縱向截面視圖。如圖4C中展示，第三接觸結構132可形成於至少字線出口區106 (圖4C)內。第三接觸結構132可經形成以垂直延伸(例如，在Z方向上)至且接觸水平延伸(例如，在X方向上)至字線出口區106中之至少一些字線120。第三接觸結構132可被視為字線接觸結構(例如，一所謂的「陣列邊緣」字線接觸結構)。
參考圖4C，在字線出口區106內，個別第三接觸結構132可經形成以耦合至個別字線120。各第三接觸結構132可經形成以實體上接觸一個別字線120。舉例而言，在字線出口區106內，各第三接觸結構132可經形成以垂直延伸穿過第二隔離材料130及第一隔離材料114之一部分之各者，且實體上接觸字線120之一者。各第三接觸結構132可個別地形成以垂直終止於字線120之一者上、內或下方。在一些實施例中，各第三接觸結構132個別地形成以終止於字線120之一者之一上表面處，使得第三接觸結構132定位於字線120之上表面上(例如，實體上接觸該上表面)。在額外實施例中，第三接觸結構132之各者個別地形成以終止於字線120之一者內，使得第三接觸結構132之一下邊界定位於字線120之垂直邊界內(例如，定位於一上邊界與一下邊界之間)。在進一步實施例中，第三接觸結構132之各者個別地形成以終止於字線120之一者下方，使得第三接觸結構132之一下邊界定位於字線120之一下邊界下方。各第三接觸結構132之外側壁可實體上接觸一個別字線120之內側壁。
第三接觸結構132可由導電材料形成且包含導電材料。藉由非限制性實例，第三接觸結構132可各個別地由以下一或多者形成且包含以下一或多者：至少一種金屬；至少一種合金；及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第三接觸結構132各個別地由W形成且包含W。第三接觸結構132之各者可為實質上均勻的，或第三接觸結構132之一或多者可個別地為不均勻的。在一些實施例中，第三接觸結構132之各者係實質上均勻的。在額外實施例中，第三接觸結構132之各者係不均勻的。各第三接觸結構132可舉例而言由至少兩種不同導電材料之一堆疊形成且包含該堆疊。
接著參考圖5A至圖5D，繪示從先前描述之方向角度來看在先前參考圖4A至圖4D描述之處理階段之後形成微電子裝置之方法之一處理階段之陣列區102 (圖5A)、數位線出口區104 (圖5B)、字線出口區106 (圖5C)及槽孔區108 (圖5D)之簡化部分縱向截面視圖。如圖5A至圖5D中共同描繪，包含第一佈線結構136之至少一個第一佈線階層134可形成於存取裝置116 (圖5A)上方；儲存節點裝置138 (例如，電容器)可形成於陣列區102 (圖5A)內之至少一些第一佈線結構136上方且與其等電連通；一第三隔離材料140可形成於至少第二隔離材料130、第一佈線結構136 (圖5A)及儲存節點裝置138 (圖5A)之部分上或上方；接觸開口135 (圖5B) (例如，數位線接觸開口)可經形成以垂直延伸穿過第三隔離材料140且延伸至數位線出口區104 (圖5B)內之數位線118 (圖5B)之部分；且額外接觸開口137 (圖5C) (例如，字線接觸開口)可經形成以垂直延伸穿過第三隔離材料140且延伸至字線出口區106 (圖5C)內之第三接觸結構132。
參考圖5A，可採用第一佈線階層134之第一佈線結構136來促進耦合至其之額外特徵(例如，結構、材料、裝置)之間之電連通。第一佈線結構136可各個別地由導電材料形成且包含導電材料。藉由非限制性實例，第一佈線結構136可由以下一或多者形成且包含以下一或多者：至少一種金屬；至少一種合金；及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第一佈線結構136由W形成且包含W。
至少一些第一佈線結構136可經形成且組態以將存取裝置116 (例如，存取裝置)耦合至儲存節點裝置138 (例如，電容器)以在陣列區102內形成記憶體單元142 (例如，DRAM單元)。各記憶體單元142可個別地包含存取裝置116之一者；儲存節點裝置138之一者；插置於存取裝置116與儲存節點裝置138之間之第二接觸結構124之一者；及插置於第二接觸結構124與儲存節點裝置138之間之第一佈線結構136之一者。陣列區102內之至少一些第一佈線結構136可舉例而言經組態且用作重佈材料(RDM)結構(亦被稱為「重佈層」 (RDL)結構)以有效地偏移(例如，交錯、調整、修改)存取裝置116之半導體支柱之橫向位置以適應在存取裝置116垂直上方且與其等電連通之儲存節點裝置138之一所要配置(例如，六方最密堆積配置)。
雖然圖5A展示形成包含第一佈線結構136之一單一(例如，僅一個)第一佈線階層134，但可形成各個別地包含第一佈線結構136之一所要配置(例如，圖案)之多個(例如，多於一個)第一佈線階層134。藉由非限制性實例，可形成兩個或更多個(例如，三個或更多個)第一佈線階層134，其中不同第一佈線階層134彼此垂直偏移且各個別地在其中包含第一佈線結構136之一所要配置。第一佈線階層134之至少一者內之至少一些第一佈線結構136可藉由導電互連結構耦合至第一佈線階層134之至少另一者內之至少一些第一佈線結構136。另外，雖然圖5A至圖5D將第一佈線階層134之第一佈線結構136展示為僅形成於陣列區102 (圖5A)內，但本發明不限於此。實情係，第一佈線階層134之至少一些第一佈線結構136可經形成以至少部分定位於第一微電子裝置結構100之一或多個其他區內，諸如定位於槽孔區108 (圖5D)內。
仍參考圖5A，在陣列區102內，儲存節點裝置138可個別地形成且組態以儲存表示包含儲存節點裝置138之記憶體單元142之一可程式化邏輯狀態之一電荷。在一些實施例中，儲存節點裝置138包括電容器。在使用及操作期間，一充電電容器可表示一第一邏輯狀態，諸如一邏輯1；且一未充電電容器可表示一第二邏輯狀態，諸如一邏輯0。儲存節點裝置138之各者可舉例而言經形成以包含一第一電極(例如，一底部電極)、一第二電極(例如，一頂部電極)及介於該第一電極與該第二電極之間之一介電材料。
共同參考圖5A至圖5D，第三隔離材料140可由至少一種絕緣材料形成且包含該至少一種絕緣材料。第三隔離材料140之一材料組合物可實質上與第二隔離材料130之一材料組合物相同，或第三隔離材料140之材料組合物可不同於第二隔離材料130之材料組合物。在一些實施例中，第三隔離材料140由一介電氧化物材料(諸如SiO x(例如，SiO 2))形成且包含該介電氧化物材料。第三隔離材料140可為實質上均勻的，或第三隔離材料140可為不均勻的。在一些實施例中，第三隔離材料140係實質上均勻的。在額外實施例中，第三隔離材料140係不均勻的。第三隔離材料140可舉例而言由至少兩種不同介電材料之一堆疊形成且包含該堆疊。如圖5A至圖5D中展示，第三隔離材料140之一上表面可經形成為實質上平坦的且垂直上覆於儲存節點裝置138之上表面。
參考圖5B，在數位線出口區104內，接觸開口135可經形成以延伸穿過垂直上覆於數位線118之第三隔離材料140之部分。接觸開口135可終止於數位線118處且部分曝露數位線118。接觸開口135可經形成以與數位線118至少部分(例如，實質上)水平重疊(例如，在X方向上且在Y方向上)。在一些實施例中，接觸開口135經個別地形成以具有小於或等於藉此曝露之數位線118之對應水平尺寸(例如，在X方向上)的水平尺寸(例如，在X方向上)。在額外實施例中，接觸開口135經個別地形成以具有大於藉此曝露之數位線118之對應水平尺寸(例如，在X方向上)的水平尺寸(例如，在X方向上)。
參考圖5C，在字線出口區106內，額外接觸開口137可經形成以延伸穿過垂直上覆於第三接觸結構132之第三隔離材料140之部分。額外接觸開口137可終止於第三接觸結構132處且至少部分曝露第三接觸結構132。額外接觸開口137可經形成以與第三接觸結構132至少部分(例如，實質上)水平重疊(例如，在X方向上及在Y方向上)。在一些實施例中，額外接觸開口137經個別地形成以具有小於或等於藉此曝露之第三接觸結構132之對應水平尺寸(例如，在X方向上及在Y方向上)的水平尺寸(例如，在X方向上及在Y方向上)。在額外實施例中，額外接觸開口137經個別地形成以具有大於藉此曝露之第三接觸結構132之對應水平尺寸(例如，在X方向上)的水平尺寸(例如，在X方向上及在Y方向上)。
可藉由使第三隔離材料140之部分經受本文中未詳細描述之一或多個習知材料移除程序(例如，一或多個習知蝕刻程序，諸如一或多個習知各向異性乾式蝕刻程序)而形成接觸開口135 (圖5B)及額外接觸開口137 (圖5C)。在額外實施例中，在圖5A至圖5D之處理階段未在第三隔離材料140中形成接觸開口135 (圖5B)及額外接觸開口137 (圖5C)。代替地，在此等實施例中，推遲(例如，延緩、延遲)形成延伸至且曝露數位線出口區104 (圖5B)內之數位線118 (圖5B)之部分之開口及形成延伸至且曝露字線出口區106 (圖5C)內之第三接觸結構132 (圖5C)之額外開口直至一稍後處理階段，如下文參考圖14A至圖14D進一步詳細描述。
接著參考圖6A至圖6D，繪示從先前描述之方向角度來看在先前參考圖5A至圖5D描述之處理階段之後形成微電子裝置之方法之一處理階段之陣列區102 (圖6A)、數位線出口區104 (圖6B)、字線出口區106 (圖6C)及槽孔區108 (圖6D)之簡化部分縱向截面視圖。如圖6B及圖6C中展示，犧牲襯層結構139及第四接觸結構141可形成於接觸開口135 (圖5B)及額外接觸開口137 (圖5C)內。如下文進一步詳細描述，可採用犧牲襯層結構139以在第一微電子裝置結構100之進一步處理之後形成實質上圍繞第四接觸結構141之側表面(例如，側壁)之氣隙。
共同參考圖6B及圖6C，犧牲襯層結構139可經形成以實質上連續延伸於界定接觸開口135 (圖5B)及額外接觸開口137 (圖5C)之水平邊界之第三隔離材料140之側表面(例如，側壁)上方且實質上覆蓋該等側表面。犧牲襯層結構139可水平插置於第四接觸結構141與第三隔離材料140之間。
犧牲襯層結構139可由可相對於第三隔離材料140及第四接觸結構141選擇性地移除之至少一種材料(例如，至少一種介電材料)形成且包含該至少一種材料。舉例而言，犧牲襯層結構139在共同(例如，集體、相互)曝露於一蝕刻劑期間可相對於第三隔離材料140及第四接觸結構141選擇性地蝕刻。如本文中使用，若一材料展現比另一材料之蝕刻速率大至少約兩倍(2x) (諸如大約四倍(4x)、大約九倍(9x)、大約十九倍(19x)或大約三十九倍(39x))的一蝕刻速率，則「可」相對於該另一材料「選擇性地蝕刻」該材料。犧牲襯層結構139之一材料組合物不同於第三隔離材料140及第四接觸結構141之材料組合物。作為一非限制性實例，犧牲襯層結構139可由具有不同於第三隔離材料140之(若干)絕緣材料之一材料組合物之至少一種絕緣材料形成且包含至少一種絕緣材料。在一些實施例中，犧牲襯層結構139由至少一種介電氮化物材料(例如，SiN y，諸如Si 3N 4)及至少一種介電氮氧化物材料(例如，SiO xN y)之一或多者形成且包含該一或多者。犧牲襯層結構139可個別地形成為實質上均勻的，或犧牲襯層結構139可個別地形成為不均勻的。
各犧牲襯層結構139可個別地形成以展現延伸於第三隔離材料140與藉由犧牲襯層結構139水平圍繞之第四接觸結構141之相對側表面(例如，相對側壁)之間之一所要水平厚度。藉由非限制性實例，各犧牲襯層結構139之一水平厚度可大於或等於約8 nm，諸如在從約8奈米(nm)至約20 nm、從約10 nm至約18 nm、從約10 nm至約15 nm或從約12 nm至約15 nm之範圍內。在一些實施例中，各犧牲襯層結構139之水平厚度在從約12 nm至約15 nm的範圍內。
參考圖6B，在數位線出口區104內，犧牲襯層結構139之一第一群組139A可經形成以接觸水平延伸(例如，在Y方向上)至數位線出口區104中之至少一些數位線118。如圖6B中展示，第一群組139A之各犧牲襯層結構139可經形成以實體上接觸一個別數位線118。舉例而言，在數位線出口區104內，第一群組139A之各犧牲襯層結構139可經形成以垂直延伸穿過第三隔離材料140，且實體上接觸數位線118之一者。第一群組139A之各犧牲襯層結構139可經個別地形成以垂直終止於數位線118之一者上。在一些實施例中，第一群組139A之各犧牲襯層結構139經個別地形成以終止於數位線118之一者之一上表面處，使得犧牲襯層結構139定位於數位線118之上表面上(例如，實體上接觸該上表面)。
接著參考圖6C，在字線出口區106內，犧牲襯層結構139之一第二群組139B可形成於第三接觸結構132上或上方。如圖6C中展示，第二群組139B之各犧牲襯層結構139可經形成以實體上接觸接觸字線出口區106內之一個別字線120之一個別第三接觸結構132。舉例而言，在字線出口區106內，第二群組139B之各犧牲襯層結構139可經形成以垂直延伸穿過第三隔離材料140，且實體上接觸第三接觸結構132之一者。在一些實施例中，第二群組139B之各犧牲襯層結構139經個別地形成以終止於第三接觸結構132之一者之一上表面處，使得犧牲襯層結構139定位於第三接觸結構132之上表面上(例如，實體上接觸該上表面)。
共同參考圖6B及圖6C，第四接觸結構141可經形成以至少部分(例如，實質上)填充接觸開口135 (圖5B)及額外接觸開口137 (圖5C)之未被犧牲襯層結構139佔用之部分。在一些實施例中，犧牲襯層結構139跨第四接觸結構141之整個垂直尺寸(例如，在Z方向上)實質上水平圍繞第四接觸結構141之側表面。
第四接觸結構141可由導電材料形成且包含該導電材料。藉由非限制性實例，第四接觸結構141可各個別地由以下一或多者形成且包含以下一或多者：至少一種金屬；至少一種合金；及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第四接觸結構141各個別地由W形成且包含W。第四接觸結構141之各者可為實質上均勻的，或第四接觸結構141之一或多者可個別地為不均勻的。在一些實施例中，第四接觸結構141之各者經形成為實質上均勻的。在額外實施例中，第四接觸結構141之各者經形成為不均勻的。
參考圖6B，在數位線出口區104內，第四接觸結構141之一第一群組141A可經形成以接觸水平延伸(例如，在Y方向上)至數位線出口區104中之至少一些數位線118。第一群組141A之各第四接觸結構141可被視為一數位線接觸結構(例如，一所謂的「陣列邊緣」數位線接觸結構)。如圖6B中展示，第一群組141A之各第四接觸結構141可經形成以實體上接觸一個別數位線118。舉例而言，在數位線出口區104內，第一群組141A之各第四接觸結構141可經形成以與犧牲襯層結構139之第一群組139A之一個別犧牲襯層結構139水平相鄰，且垂直延伸穿過第三隔離材料140而至數位線118之一者。第一群組141A之各第四接觸結構141可經個別地形成以垂直終止於數位線118之一者上、內或下方。在一些實施例中，第一群組141A之各第四接觸結構141經個別地形成以終止於數位線118之一者之一上表面處，使得第四接觸結構141定位於數位線118之上表面上(例如，實體上接觸該上表面)。在額外實施例中，第一群組141A之各第四接觸結構141經個別地形成以終止於數位線118之一者內，使得第四接觸結構141之一下邊界定位於數位線118之垂直邊界內(例如，定位於一上邊界與一下邊界之間)。
接著參考圖6C，在字線出口區106內，第四接觸結構141之一第二群組141B可經形成以耦合至水平延伸(例如，在X方向上)至字線出口區106中之至少一些字線120。第二群組141B之各第四接觸結構141可被視為一字線接觸結構(例如，一所謂的「陣列邊緣」字線接觸結構)。如圖6C中展示，第二群組141B之各第四接觸結構141可經形成以實體上接觸接觸字線出口區106內之一個別字線120之一個別第三接觸結構132。舉例而言，在字線出口區106內，第二群組141B之各第四接觸結構141可經形成以與犧牲襯層結構139之第二群組139B之一個別犧牲襯層結構139水平相鄰，且垂直延伸穿過第三隔離材料140且延伸至第三接觸結構132之一者。在一些實施例中，第二群組141B之各第四接觸結構141經個別地形成以終止於第三接觸結構132之一者之一上表面處，使得第四接觸結構141定位於第三接觸結構132之上表面上(例如，實體上接觸該上表面)。在額外實施例中，第二群組141B之各第四接觸結構141經個別地形成以終止於第三接觸結構132之一者內，使得第四接觸結構141之一下邊界定位於第三接觸結構132之垂直邊界內(例如，定位於一上邊界與一下邊界之間)。
視情況，至少一種襯層材料(例如，至少一種導電襯層材料)可經形成鄰近(例如，直接鄰近)第四接觸結構141之至少一些表面(例如，側表面、底部表面)。襯層材料可舉例而言由增強藉此圍繞之第四接觸結構141之黏著及/或電阻率性質之一或多種材料形成且包含該一或多種材料。作為一非限制性實例，襯層材料可由導電材料形成且包含導電材料，諸如一金屬(例如，鈦、鉭)、一合金、一金屬氮化物(例如，氮化鎢、氮化鈦、氮化鉭)及一金屬氧化物(例如，氧化鋁)之一或多者。在一些實施例中，襯層材料包括氮化鈦(TiN y)。在數位線出口區104 (圖6B)內，襯層材料可經形成以插置於第四接觸結構141 (圖6B)與(例如，各)數位線118 (圖6B)及第三隔離材料140之一或多者之間。在字線出口區106 (圖6C)內，襯層材料可經形成以插置於第四接觸結構141 (圖6C)與(例如，各)第三接觸結構132 (圖6C)及第三隔離材料140之一或多者之間。若經形成，則襯層材料可形成為一所要厚度，諸如在從約3 nm至約10 nm (諸如從約4 nm至約8 nm、從約5 nm至約7 nm)之範圍內之一厚度。在一些實施例中，襯層材料之一厚度在從約5 nm至約6 nm之範圍內。為了清楚且易於理解描述，圖6B及圖6C中未繪示襯層材料，但將理解，襯層材料可定位成鄰近第四接觸結構141。
為形成犧牲襯層結構139及第四接觸結構141，犧牲襯層結構139之犧牲襯層材料可至少保形地沈積(例如，藉由一保形CVD程序及一ALD程序之一或多者)於接觸開口135 (圖5B)及額外接觸開口137 (圖5C)內。此後，可移除(例如，藉由一所謂的「穿通」蝕刻)數位線118 (圖6B)及第三接觸結構132 (圖6C)之上表面上或上方之犧牲襯層材料之部分以曝露數位線118 (圖6B)及第三接觸結構132 (圖6C)之部分。視情況，接著，襯層材料可保形地沈積(例如，藉由一保形CVD程序及一ALD程序之一或多者)於至少在接觸開口135 (圖5B)及額外接觸開口137 (圖5C)之水平區域內之曝露表面上。接著，第四接觸結構141之導電材料可沈積(例如，非保形地沈積，諸如透過一PVD程序及一非保形CVD程序之一或多者；保形地沈積)於接觸開口135 (圖5B)及額外接觸開口137 (圖5C)之剩餘未填充部分內。視情況，用於第四接觸結構141之導電材料之沈積程序可包含一第一材料沈積動作、一材料移除(例如，蝕刻)動作及一第二材料沈積動作之一序列以減輕第四接觸結構141內之鍵孔(例如，空隙空間、氣隙)形成。在一些實施例中，透過一第一材料沈積程序在接觸開口135 (圖5B)及額外接觸開口137 (圖5C)之剩餘未填充部分內沈積鎢(W)，蝕刻經沈積鎢(W)，且接著沈積額外鎢(W)以填充(例如，實質上填充)接觸開口135 (圖5B)及額外接觸開口137 (圖5C)之剩餘部分。此後，可移除(例如，藉由一CMP程序及一乾式蝕刻程序之一或多者)接觸開口135 (圖5B)及額外接觸開口137 (圖5C)之共同邊界外部之犧牲襯層材料、襯層材料(若有)及導電材料之部分以形成犧牲襯層結構139及第四接觸結構141。如圖6B及圖6C中展示，犧牲襯層結構139及第四接觸結構141之最上表面可形成為實質上彼此且與第三隔離材料140之一最上表面共面。
接著參考圖7A至圖7D，繪示從先前描述之方向角度來看在先前參考圖6A至圖6D描述之處理階段之後形成微電子裝置之方法之一處理階段之陣列區102 (圖7A)、數位線出口區104 (圖7B)、字線出口區106 (圖7C)及槽孔區108 (圖7D)之簡化部分縱向截面視圖。如圖7B及圖7C中展示，可選擇性地移除(例如，選擇性地挖出)犧牲襯層結構139 (圖6B及圖6C)以形成實質上圍繞第四接觸結構141之側表面(例如，側壁)之氣隙143 (例如，開放空間、空隙空間)。另外，在形成氣隙143之後，一第四隔離材料145可形成(例如，非保形地形成)於第三隔離材料140及第四接觸結構141之表面上或上方，且可覆蓋(例如，密封、封閉)氣隙143之垂直上端(例如，在Z方向上)。
共同參考圖7B及圖7C，氣隙143可水平插置於第四接觸結構141與第三隔離材料140之間。各氣隙143可經個別地形成以具有對應於(例如，實質上相同於)選擇性地移除以形成氣隙143之犧牲襯層結構139 (圖6B及圖6C)之一幾何組態的一幾何組態(例如，一形狀、尺寸)。因此，各氣隙143可經個別地形成以展現一水平厚度，延伸於第三隔離材料140與藉由氣隙143水平圍繞之第四接觸結構141之相對側表面(例如，相對側壁)之間，在從約8 nm至約20 nm (諸如從約10 nm至約18 nm或從約12 nm至約15 nm)之範圍內。在一些實施例中，各氣隙143之水平厚度在從約12 nm至約15 nm之範圍內。
參考圖7B，在數位線出口區104內，氣隙143之一第一群組143A可經形成以垂直延伸至或接近第四接觸結構141之第一群組141A之下邊界(例如，在Z方向上)。舉例而言，在數位線出口區104內，第一群組143A之各氣隙143可經形成以從或接近第四接觸結構141之第一群組141A之上邊界(例如，在Z方向上)連續延伸至或接近第四接觸結構141之第一群組141A之下邊界。第一群組143A之各氣隙143可經個別地形成以垂直終止於數位線118之一者處、上方或內。在一些實施例中，第一群組143A之氣隙143經形成以垂直延伸至或超過第四接觸結構141之第一群組141A之下垂直邊界。第一群組143A之氣隙143可曝露(例如，揭露)至少一些數位線118之部分。舉例而言，第一群組143A之各氣隙143可經個別地形成以終止於數位線118之一者之一上表面處，使得氣隙143曝露數位線118之上表面之一部分。在額外實施例中，第一群組143A之至少一些氣隙143經形成以垂直終止於第四接觸結構141之第一群組141A之下垂直邊界上方。在用於形成氣隙143之材料移除程序之後可舉例而言保留犧牲襯層結構139 (圖6B)之第一群組139A (圖6B)之相對下部分。
接著參考圖7C，在字線出口區106內，氣隙143之一第二群組143B可經形成以垂直延伸至或接近第四接觸結構141之第二群組141B之下邊界(例如，在Z方向上)。舉例而言，在字線出口區106內，第二群組143B之各氣隙143可經形成以從或接近第四接觸結構141之第二群組141B之上邊界(例如，在Z方向上)連續延伸至或接近第四接觸結構141之第二群組141B之下邊界。第二群組143B之各氣隙143可經個別地形成以垂直終止於第三接觸結構132之一者處、上方或內。在一些實施例中，第二群組143B之氣隙143經形成以垂直延伸至或超過第四接觸結構141之第二群組141B之下垂直邊界。第二群組143B之氣隙143可曝露(例如，揭露)至少一些第三接觸結構132之部分。舉例而言，第二群組143B之各氣隙143可經個別地形成以終止於第三接觸結構132之一者之一上表面處，使得氣隙143曝露第三接觸結構132之上表面之一部分。在額外實施例中，第二群組143B之至少一些氣隙143經形成以垂直終止於第四接觸結構141之第二群組141B之下垂直邊界上方。在用於形成氣隙143之材料移除程序之後可舉例而言保留犧牲襯層結構139 (圖6C)之第二群組139B (圖6C)之相對下部分。
共同參考圖7B及圖7C，氣隙143可減輕數位線出口區104 (圖7B)內之第四接觸結構141之第一群組141A (圖7B)之水平相鄰第四接觸結構141之間之電容性耦合，且亦可減輕字線出口區106 (圖7C)內之第四接觸結構141之第二群組141B (圖7C)之水平相鄰第四接觸結構141之間之電容性耦合。因此，相對於無插置於水平相鄰接觸結構(例如，具有數位線出口區之水平相鄰數位線接觸件、具有字線出口區之水平相鄰字線接觸件)之間之氣隙之習知組態，氣隙143可減輕電容性耦合誘發延時(例如，時序延遲)且改良時序效能。
可藉由運用經配製以在未實質上移除第三隔離材料140及第四接觸結構141之曝露部分之情況下選擇性地移除犧牲襯層結構139 (圖6B及圖6C)之曝露部分之至少一種蝕刻劑(例如，至少一種濕式蝕刻劑)處理第一微電子裝置結構100而形成氣隙143。藉由非限制性實例，取決於犧牲襯層結構139 (圖6B及圖6C)、第三隔離材料140及第四接觸結構141之材料組合物，蝕刻劑可包括四甲基氫氧化銨(TMAH)、磷酸(H 3PO 4)、硫酸(H 2SO 4)、鹽酸(HCl)、硝酸(HNO 3)及另一材料之一或多者。在其中犧牲襯層結構139 (圖6B及圖6C)包括介電氮化物材料(例如，SiN y，諸如Si 3N 4)及介電氮氧化物材料(例如，SiO xN y)之一或多者之一些實施例中，使用包括H 3PO 4之一濕式蝕刻劑相對於第三隔離材料140及第四接觸結構141選擇性地移除犧牲襯層結構139 (圖6B及圖6C)。
共同參考圖7A至圖7D，第四隔離材料145可經非保形地形成(例如，藉由非保形沈積程序，諸如一非保形PVD程序)於第一微電子裝置結構100之曝露表面上方。第四隔離材料145可實質上覆蓋第三隔離材料140及第四接觸結構141之上表面(例如，在Z方向上)，且亦可覆蓋(例如，封閉、密封)氣隙143之上端(例如，在Z方向上)而未實質上垂直延伸至氣隙143中且填充氣隙143。因此，在形成第四隔離材料145之後，氣隙143可保持水平鄰近第四接觸結構141。第四隔離材料145可經形成以連續水平延伸於第三隔離材料140之上表面、第四接觸結構141之上表面及氣隙143之上端上方。如圖7A至圖7D中展示，第四隔離材料145之一上邊界(例如，一上表面)可經形成為實質上平坦的且垂直上覆於第四接觸結構141 (圖7B及圖7C)之上表面。
第四隔離材料145可形成為一所要垂直厚度(例如，Z方向上之垂直高度)，諸如大於或等於約8 nm (諸如在從約8 nm至約30 nm、從約10 nm至約25 nm，或從約10 nm至約20 nm之範圍內)之一垂直厚度。在一些實施例中，第四隔離材料145之一垂直厚度在從約10 nm至約20 nm之範圍內。
第四隔離材料145可由至少一種絕緣材料形成且包含該至少一種絕緣材料。第四隔離材料145之一材料組合物可實質上與第三隔離材料140之一材料組合物相同，或第四隔離材料145之材料組合物可不同於第三隔離材料140之材料組合物。在一些實施例中，第四隔離材料145由一介電氧化物材料(諸如SiO x(例如，SiO 2))形成且包含該介電氧化物材料。第四隔離材料145可為實質上均勻的，或第四隔離材料145可為不均勻的。在一些實施例中，第四隔離材料145係實質上均勻的。在額外實施例中，第四隔離材料145係不均勻的。第四隔離材料145可舉例而言由至少兩種不同介電材料之一堆疊形成且包含該堆疊。
接著參考圖8A至圖8D，繪示與第一微電子裝置結構100 (圖7A至圖7D)分開形成之一第二微電子裝置結構144 (例如，一第二晶圓)之不同區之簡化部分縱向截面視圖。第二微電子裝置結構144可經形成以具有對應於(例如，實質上相同於)先前參考圖1至圖7D描述之不同區(例如，陣列區102、數位線出口區104、字線出口區106、槽孔區108)之配置的不同區(例如，陣列區、數位線出口區、字線出口區、槽孔區)之一配置。圖8A繪示從第二微電子裝置結構144之一陣列區102’之Y方向(以便描繪一XZ平面)之角度來看之一簡化部分縱向截面視圖。圖8B繪示從第二微電子裝置結構144之一數位線出口區104’之Y方向(以便描繪一XZ平面)之角度來看之一簡化部分縱向截面視圖。圖8C繪示從第二微電子裝置結構144之一字線出口區106’之X方向(以便描繪一YZ平面)之角度來看之一簡化部分縱向截面視圖。圖8D繪示從第二微電子裝置結構144之一槽孔區108’之X方向(以便描繪一YZ平面)之角度來看之一簡化部分縱向截面視圖。
第二微電子裝置結構144可經形成以包含一第二基底半導體結構146、額外填充溝槽148、電晶體150 (圖8A及圖8D)、一第五隔離材料152、第五接觸結構154 (圖8A及圖8D)、第六接觸結構156 (圖8A及圖8D)及包含第二佈線結構160 (圖8A及圖8D)之至少一個第二佈線階層158 (圖8A及圖8D)。額外填充溝槽148垂直延伸(例如，在Z方向上)至第二基底半導體結構146中。電晶體150至少部分垂直上覆於第二基底半導體結構146及額外填充溝槽148。第五接觸結構154及第六接觸結構156接觸電晶體150。一些第二佈線結構160接觸一些第五接觸結構154，且一些其他第二佈線結構160接觸一些第六接觸結構156。第五隔離材料152可實質上覆蓋並圍繞第二基底半導體結構146、電晶體150、第五接觸結構154、第六接觸結構156及第二佈線結構160。
第二基底半導體結構146包括第二微電子裝置結構144之額外特徵(例如，材料、結構、裝置)形成於其上之一基底材料或構造。第二基底半導體結構146可包括一半導體結構(例如，一半導體晶圓)或一支撐結構上之一基底半導體材料。舉例而言，第二基底半導體結構146可包括一習知矽基板(例如，一習知矽晶圓)或包括一半導體材料之另一塊狀基板。在一些實施例中，第二基底半導體結構146包括矽晶圓。第二基底半導體結構146可包含形成於其中及/或其上之一或多個層、結構及/或區。
額外填充溝槽148可包括第二基底半導體結構146內之用第五隔離材料152至少部分(例如，實質上)填充之溝槽(例如，開口、通孔、孔隙)。可舉例而言採用額外填充溝槽148作為第二基底半導體結構146內之STI結構。額外填充溝槽148可經形成以部分(例如，不完全地)垂直延伸穿過第二基底半導體結構146。額外填充溝槽148之各者可經形成以展現實質上與額外填充溝槽148之每一其他者相同之尺寸及形狀，或額外填充溝槽148之至少一者可經形成以展現與額外填充溝槽148之至少另一者不同之尺寸及一形狀之一或多者。作為一非限制性實例，額外填充溝槽148之各者可經形成以展現與額外填充溝槽148之每一其他者實質上相同之垂直尺寸及實質上相同之垂直截面形狀；或額外填充溝槽148之至少一者可經形成以展現與額外填充溝槽148之至少另一者不同之垂直尺寸及不同之垂直截面形狀之一或多者。在一些實施例中，額外填充溝槽148全部形成以垂直延伸至且終止於第二基底半導體結構146內之實質上相同深度。在額外實施例中，額外填充溝槽148之至少一者經形成以垂直延伸至且終止於第二基底半導體結構146內之比額外填充溝槽148之至少另一者相對更深之一深度處。作為另一非限制性實例，額外填充溝槽148之各者可經形成以展現與額外填充溝槽148之每一其他者實質上相同之(若干)水平尺寸及實質上相同之(若干)水平截面形狀；或額外填充溝槽148之至少一者可經形成以展現與額外填充溝槽148之至少另一者不同之(若干)水平尺寸(例如，(若干)相對較大水平尺寸、(若干)相對較小水平尺寸)及不同之(若干)水平截面形狀之一或多者。在一些實施例中，額外填充溝槽148之至少一者經形成以具有不同於額外填充溝槽148之至少另一者之一或多個水平尺寸(例如，在X方向上及/或在Y方向上)。
共同參考圖8A及圖8D，電晶體150可個別地形成以包含導電摻雜區162、一通道區164、一閘極結構166及一閘極介電材料168。對於一電晶體150，導電摻雜區162可形成於第二基底半導體結構146內(例如，水平相鄰於額外填充溝槽148之至少一者之第二基底半導體結構146之一相對升高部分內)；通道區164可在第二基底半導體結構146內且可水平插置於其導電摻雜區162之間；閘極結構166可垂直上覆於通道區164；且閘極介電材料168 (例如，一介電氧化物)可垂直插置於(例如，在Z方向上)閘極結構166與通道區164之間。一個別電晶體150之導電摻雜區162可包含一源極區162A及一汲極區162B。
對於一個別電晶體150，其導電摻雜區162可包括摻雜有一或多種所要導電性增強摻雜劑之第二基底半導體結構146之半導體材料。在一些實施例中，電晶體150之導電摻雜區162包括摻雜有至少一種N型摻雜劑(例如，磷、砷、銻及鉍之一或多者)之半導體材料(例如，矽)。在一些此等實施例中，電晶體150之通道區164包括摻雜有至少一種P型摻雜劑(例如，硼、鋁及鎵之一或多者)之半導體材料。在一些其他此等實施例中，電晶體150之通道區164包括實質上未摻雜半導體材料(例如，實質上未摻雜矽)。在額外實施例中，對於一個別電晶體150，其導電摻雜區162包括摻雜有至少一種P型摻雜劑(例如，硼、鋁及鎵之一或多者)之半導體材料(例如，矽)。在一些此等額外實施例中，電晶體150之通道區164包括摻雜有至少一種N型摻雜劑(例如，磷、砷、銻及鉍之一或多者)之半導體材料。在一些其他此等額外實施例中，電晶體150之通道區164包括實質上未摻雜半導體材料(例如，實質上未摻雜矽)。
閘極結構166 (例如，閘極電極)可個別地水平(例如，在X方向上)延伸於多個電晶體150之間且被多個電晶體150採用。閘極結構166可由導電材料形成且包含導電材料。閘極結構166可個別地為實質上均勻的，或閘極結構166可個別地為不均勻的。在一些實施例中，閘極結構166各為實質上均勻的。在額外實施例中，閘極結構166各為不均勻的。個別閘極結構166可舉例而言由至少兩種不同導電材料之一堆疊形成且包含該堆疊。
第五接觸結構154可個別地形成以垂直延伸於閘極結構166 (及因此，電晶體150)與第二佈線階層158之第二佈線結構160之一或多者之間且將閘極結構166耦合至第二佈線階層158之第二佈線結構160之一或多者。第五接觸結構154可個別地由導電材料形成且包含該導電材料。藉由非限制性實例，第五接觸結構154可由以下一或多者形成且包含以下一或多者：至少一種金屬；至少一種合金；及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第五接觸結構154由W形成且包含W。在額外實施例中，第五接觸結構154由Cu形成且包含Cu。
第六接觸結構156可經形成以垂直延伸於電晶體150之導電摻雜區162 (例如，源極區162A、汲極區162B)與第二佈線階層158之一些第二佈線結構160之間且將導電摻雜區162耦合至第二佈線階層158之一些第二佈線結構160。第六接觸結構156可個別地由導電材料形成且包含該導電材料。藉由非限制性實例，第六接觸結構156可由以下一或多者形成且包含以下一或多者：至少一種金屬；至少一種合金；及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。第六接觸結構156之一材料組合物可實質上與第五接觸結構154之一材料組合物相同，或第六接觸結構156之一或多者之材料組合物可不同於第五接觸結構154之一或多者之材料組合物。在一些實施例中，第六接觸結構156由W形成且包含W。在額外實施例中，第六接觸結構156由Cu形成且包含Cu。
第二佈線階層158之第二佈線結構160可由導電材料形成且包含該導電材料。藉由非限制性實例，第二佈線結構160可由以下一或多者形成且包含以下一或多者：至少一種金屬；至少一種合金；及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第二佈線結構160由W形成且包含W。在額外實施例中，第二佈線結構160由Cu形成且包含Cu。可採用至少一些第二佈線結構160作為一微電子裝置(例如，一記憶體裝置，諸如一DRAM裝置)之局部佈線結構。
共同參考圖8A至圖8D，雖然描繪形成包含第二佈線結構160之一單一(例如，僅一個)第二佈線階層158，但可形成各個別地包含第二佈線結構160之一所要配置(例如，圖案)之多個(例如，多於一個)第二佈線階層158。藉由非限制性實例，可形成兩個或更多個(例如，三個或更多個)第二佈線階層158，其中不同第二佈線階層158彼此垂直偏移且各個別地在其中包含第二佈線結構160之一所要配置。第二佈線階層158之至少一者內之至少一些第二佈線結構160可藉由導電互連結構耦合至第二佈線階層158之至少另一者內之至少一些第二佈線結構160。
仍參考圖8A至圖8D，電晶體150、第二佈線結構160、第五接觸結構154、第六接觸結構156可形成經組態以控制待透過本發明之方法形成之一微電子裝置(例如，一記憶體裝置，諸如一DRAM裝置)之各種特徵(例如，記憶體單元142 (圖7A))之各種操作之各種控制邏輯裝置170 (圖8A及圖8D)之控制邏輯電路系統。在一些實施例中，控制邏輯裝置170包括CMOS電路系統。作為一非限制性實例，控制邏輯裝置170可包含電荷泵(例如，V CCP電荷泵、V NEGWL電荷泵、DVC2電荷泵)、延遲鎖定迴路(DLL)電路系統(例如，環形振盪器)、V dd調節器、驅動器(例如，主字線驅動器、子字線驅動器(SWD))、頁面緩衝器、解碼器(例如，本端疊層解碼器、行解碼器、列解碼器)、感測放大器(例如，均衡(EQ)放大器、隔離(ISO)放大器、NMOS感測放大器(NSA)、PMOS感測放大器(PSA))、修復電路系統(例如，行修復電路系統、列修復電路系統)、I/O裝置(例如，本端I/O裝置)、記憶體測試裝置、陣列多工器(MUX)、錯誤檢查及校正(ECC)裝置、自再新/損耗均衡裝置及其他晶片/疊層控制電路系統之一或多者(例如，各者)。不同區(例如，陣列區102’ (圖8A)、槽孔區108’ (圖8D))可具有形成於其水平區域內之不同控制邏輯裝置170。
覆蓋並圍繞第二基底半導體結構146、電晶體150 (圖8A及圖8D)、閘極結構166 (圖8A及圖8D)、第五接觸結構154 (圖8A及圖8D)、第六接觸結構156 (圖8A及圖8D)及第二佈線結構160 (圖8A及圖8D)之第五隔離材料152可由至少一種絕緣材料形成且包含該至少一種絕緣材料。第五隔離材料152之一材料組合物可實質上與第一微電子裝置結構100 (圖5A至圖5D)之第三隔離材料140 (圖5A至圖5D)之一材料組合物相同，或第五隔離材料152之材料組合物可不同於第三隔離材料140 (圖5A至圖5D)之材料組合物。在一些實施例中，第五隔離材料152由一介電氧化物材料(諸如SiO x(例如，SiO 2))形成且包含該介電氧化物材料。第五隔離材料152可為實質上均勻的，或第五隔離材料152可為不均勻的。在一些實施例中，第五隔離材料152係實質上均勻的。在額外實施例中，第五隔離材料152係不均勻的。第五隔離材料152可舉例而言由至少兩種不同介電材料之一堆疊形成且包含該堆疊。第五隔離材料152之一上表面可經形成以垂直上覆於第二佈線結構160 (圖8A至圖8D)之上邊界(例如，上表面)。
至少一個第一犧牲材料172可形成於第五隔離材料152上或上方。在一些實施例中，第一犧牲材料172形成於第五隔離材料152之一上表面上。第一犧牲材料172可經配製且組態以接合至待附接至第二微電子裝置結構144之一額外微電子裝置結構(例如，一第三微電子裝置結構)之額外材料，如下文進一步詳細描述。可舉例而言採用第一犧牲材料172以在後續處理動作期間保護或以其他方式減輕對第二微電子裝置結構144之特徵(例如，材料、結構、裝置)之損害，亦如下文進一步詳細描述。在一些實施例中，第一犧牲材料172由至少一種絕緣材料形成且包含該至少一種絕緣材料。第一犧牲材料172之一材料組合物可實質上與第五隔離材料152之一材料組合物相同，或第一犧牲材料172之材料組合物可不同於第五隔離材料152之材料組合物。在一些實施例中，第一犧牲材料172由一介電氧化物材料(諸如SiO x(例如，SiO 2))形成且包含該介電氧化物材料。第一犧牲材料172可為實質上均勻的，或第一犧牲材料172可為不均勻的。在一些實施例中，第一犧牲材料172係實質上均勻的。在額外實施例中，第一犧牲材料172係不均勻的。第一犧牲材料172可舉例而言由至少兩種不同介電材料之一堆疊形成且包含該堆疊。第一犧牲材料172之一上表面可經形成為實質上平坦的且垂直上覆於第五隔離材料152之一上邊界(例如，一上表面)。在額外實施例中，第一犧牲材料172未形成於第五隔離材料152上或上方。
接著參考圖9A至圖9D，繪示從先前描述之方向角度來看在先前參考圖8A至圖8D描述之處理階段之後形成微電子裝置之方法之一處理階段之陣列區102’ (圖9A)、數位線出口區104’ (圖9B)、字線出口區106’ (圖9C)及槽孔區108’ (圖9D)之簡化部分縱向截面視圖。如圖9A至圖9D中共同描繪，包含一額外基底結構176及一第二犧牲材料178之一第三微電子裝置結構174 (例如，一第三晶圓)可附接至第二微電子裝置結構144之第一犧牲材料172 (或若省略第一犧牲材料172之形成，則附接至第五隔離材料152)以形成一第一微電子裝置結構總成180。
第三微電子裝置結構174之額外基底結構176包括額外特徵(例如，材料、結構、裝置)形成於其上之一基底材料或構造。在一些實施例中，額外基底結構176包括一晶圓。額外基底結構176可由以下一或多者形成且包含以下一或多者：半導體材料(例如以下一或多者：矽材料，諸如單晶矽或多晶矽(本文中亦被稱為「多晶矽」)；矽鍺；鍺；砷化鎵；氮化鎵；磷化鎵；磷化銦；氮化銦鎵；及氮化鋁鎵)；一支撐結構上之一基底半導體材料；玻璃材料(例如，BSP、PSG、FSG、BPSG、鋁矽酸鹽玻璃、鹼土金屬硼鋁矽酸鹽玻璃、石英、二氧化鈦矽酸鹽玻璃及鈉鈣玻璃之一或多者)；及陶瓷材料(例如，p-AlN、SOPAN、AlN、氧化鋁(例如，藍寶石；α-Al 2O 3)及碳化矽之一或多者)。藉由非限制性實例，額外基底結構176可包括一半導體晶圓(例如，矽晶圓)、一玻璃晶圓或一陶瓷晶圓。額外基底結構176可包含形成於其中及/或其上之一或多個層、結構及/或區。
第三微電子裝置結構174之第二犧牲材料178可形成於額外基底結構176上或上方。第二犧牲材料178可經配製且組態以接合至第二微電子裝置結構144之第一犧牲材料172 (或若省略第一犧牲材料172之形成，則接合至第五隔離材料152)。在一些實施例中，第二犧牲材料178由至少一種絕緣材料形成且包含該至少一種絕緣材料。第二犧牲材料178之一材料組合物可實質上與第二微電子裝置結構144之第一犧牲材料172 (及/或第五隔離材料152)之一材料組合物相同；或第二犧牲材料178之材料組合物可不同於第一犧牲材料172 (及/或第五隔離材料152)之材料組合物。在一些實施例中，第二犧牲材料178由一介電氧化物材料(諸如SiO x(例如，SiO 2))形成且包含該介電氧化物材料。第二犧牲材料178可為實質上均勻的，或第二犧牲材料178可為不均勻的。在一些實施例中，第二犧牲材料178係實質上均勻的。在額外實施例中，第二犧牲材料178係不均勻的。第二犧牲材料178可舉例而言由至少兩種不同介電材料之一堆疊形成且包含該堆疊。
為將第三微電子裝置結構174附接至第二微電子裝置結構144，第三微電子裝置結構174可垂直反轉(例如，在Z方向上上下翻轉)，其第二犧牲材料178可設置成與第一犧牲材料172 (或若省略第一犧牲材料172之形成，則與第五隔離材料152)實體接觸，且第二犧牲材料178及第一犧牲材料172 (及/或第五隔離材料152)可曝露於退火條件以在第二犧牲材料178與第一犧牲材料172 (或第五隔離材料152)之間形成鍵結(例如，氧化物-氧化物鍵結)。藉由非限制性實例，第二犧牲材料178及第一犧牲材料172 (及/或第五隔離材料152)可曝露於大於或等於約400℃ (例如，在從約400℃至約800℃之一範圍內，大於約800℃)之一溫度以在第五隔離材料152與第一犧牲材料172 (或第五隔離材料152)之間形成氧化物-氧化物鍵結。在一些實施例中，第一犧牲材料172及第二犧牲材料178曝露於大於約800℃之至少一個溫度以在第一犧牲材料172與第二犧牲材料178之間形成氧化物-氧化物鍵結。
如圖9A至圖9D中展示，將第二犧牲材料178接合至第一犧牲材料172 (或若省略第一犧牲材料172之形成，則接合至第五隔離材料152)可形成一經連接犧牲結構182。在圖9A至圖9D中，經連接犧牲結構182之第二犧牲材料178及第一犧牲材料172藉由一虛線彼此區分。然而，第二犧牲材料178至第一犧牲材料172 (或第五隔離材料152)可彼此成一體且連續。換言之，經連接犧牲結構182可為包含作為其之一第一區之第二犧牲材料178及作為其之一第二區之第一犧牲材料172 (或第五隔離材料152)之一實質上單片結構。對於經連接犧牲結構182，其第二犧牲材料178可在無一接合線之情況下附接至其第一犧牲材料172 (或第五隔離材料152)。
接著參考圖10A至圖10D，繪示從先前描述之方向角度來看在先前參考圖9A至圖9D描述之處理階段之後形成微電子裝置之方法之一處理階段之陣列區102’ (圖10A)、數位線出口區104’ (圖10B)、字線出口區106’ (圖10C)及槽孔區108’ (圖10D)之簡化部分縱向截面視圖。如圖10A至圖10D中共同描繪，第一微電子裝置結構總成180可垂直反轉(例如，在Z方向上倒置)，且可移除第二基底半導體結構146 (圖9A至圖9D)之一上部分以曝露(例如，揭露)額外填充溝槽148 (圖9A至圖9D)內之第五隔離材料152且形成包含藉由第五隔離材料152之剩餘部分彼此分離之第二半導體結構186之一第二半導體階層184 (圖10A及圖10D)。此後，一第六隔離材料188可形成於第二半導體結構186及第五隔離材料152之表面上或上方。
可使用至少一個習知晶圓薄化程序(例如，一習知CMP程序；一習知蝕刻程序，諸如一習知乾式蝕刻程序，或一習知濕式蝕刻程序)來移除在第一微電子裝置結構總成180之垂直反轉之後垂直上覆於額外填充溝槽148 (圖9A至圖9D)之第二基底半導體結構146 (圖10A至圖10D)之上部分。第二半導體結構186可經形成以透過材料移除程序展現一所要垂直高度(例如，在Z方向上)。材料移除程序亦可移除第五隔離材料152之部分(例如，在第一微電子裝置結構總成180之垂直反轉之後之上部分)。
共同參考圖10A至圖10D，經形成以覆蓋第二半導體結構186 (圖8A及圖8D)之第六隔離材料188及第五隔離材料152可由至少一種絕緣材料形成且包含該至少一種絕緣材料。第六隔離材料188之一材料組合物可實質上與第五隔離材料152之一材料組合物相同，或第六隔離材料188之材料組合物可不同於第五隔離材料152之材料組合物。在一些實施例中，第六隔離材料188由一介電氧化物材料(諸如SiO x(例如，SiO 2))形成且包含該介電氧化物材料。第六隔離材料188可為實質上均勻的，或第六隔離材料188可為不均勻的。在一些實施例中，第六隔離材料188係實質上均勻的。在額外實施例中，第六隔離材料188係不均勻的。第六隔離材料188可舉例而言由至少兩種不同介電材料之一堆疊形成且包含該堆疊。如圖10A至圖10D中展示，第六隔離材料188之一上表面可經形成為實質上平坦的。
接著參考圖11A至圖11D，繪示從先前描述之方向角度來看在先前參考圖7A至圖7D及圖10A至圖10D描述之處理階段之後形成微電子裝置之方法之一處理階段之先前參考圖2A至圖2D描述之陣列區102 (圖11A)、數位線出口區104 (圖11B)、字線出口區106 (圖11C)及槽孔區108 (圖11D)之簡化部分縱向截面視圖。如圖11A至圖11D中描繪，在先前參考圖10A至圖10D描述之處理階段之後，第一微電子裝置結構總成180可垂直反轉(例如，在Z方向上上下翻轉)且其第六隔離材料188可附接(例如，接合，諸如透過氧化物-氧化物鍵結)至第一微電子裝置結構100之第四隔離材料145以形成一第二微電子裝置結構總成190。將第一微電子裝置結構總成180之第六隔離材料188附接(例如，接合)至第一微電子裝置結構總成180之第四隔離材料145可形成第二微電子裝置結構總成190之一第二經連接隔離結構192。在將第六隔離材料188附接至第四隔離材料145之後，可至少移除第一微電子裝置結構總成180之額外基底結構176 (圖10A至圖10D)。
如圖11A至圖11D中描繪，第一微電子裝置結構總成180可附接至第一微電子裝置結構100，使得第一微電子裝置結構總成180之陣列區102’ (圖10A)、數位線出口區104’ (圖10B)、字線出口區106’ (圖10C)及槽孔區108’ (圖10D)分別與第一微電子裝置結構100之陣列區102 (圖7A)、數位線出口區104 (圖7B)、字線出口區106 (圖7C)及槽孔區108 (圖7D)水平重疊(例如，實質上與其等水平對準)。因此，在圖11A至圖11D中，陣列區102 (圖11A)、數位線出口區104 (圖11B)、字線出口區106 (圖11C)及槽孔區108 (圖11D)分別包含在先前參考圖10A至圖10D描述之處理階段之後第一微電子裝置結構總成180之陣列區102’ (圖10A)、數位線出口區104’ (圖10B)、字線出口區106’ (圖10C)及槽孔區108’ (圖10D)之特徵。雖然圖11A至圖11D中展示之不同區先前被描述為藉由根據本發明之方法處理第一微電子裝置結構100形成之第一微電子裝置結構100 (圖1及圖7A至圖7D)之不同區，但將理解，此等區成為使用第一微電子裝置結構100及第一微電子裝置結構總成180形成之本發明之一微電子裝置之區，如下文進一步詳細描述。因此，此等不同區不限於第一微電子裝置結構100之特徵(例如，結構、材料、裝置)及/或特徵之部分。代替地，此等區透過本發明之方法演進以涵蓋且包含額外特徵(例如，額外結構、額外材料、額外裝置)、額外特徵之部分及/或經修改特徵。
為形成第二微電子裝置結構總成190，第一微電子裝置結構總成180之第六隔離材料188可設置成與第一微電子裝置結構100之第四隔離材料145實體接觸，且接著第六隔離材料188及第四隔離材料145可曝露於退火條件以在第六隔離材料188與第四隔離材料145之間形成鍵結(例如，氧化物-氧化物鍵結)。藉由非限制性實例，第六隔離材料188及第四隔離材料145可曝露於大於或等於約400℃ (例如，在從約400℃至約800℃之一範圍內，大於約800℃)之一溫度以在第六隔離材料188與第四隔離材料145之間形成氧化物-氧化物鍵結。在一些實施例中，第六隔離材料188及第四隔離材料145曝露於大於約800℃之至少一個溫度以在第六隔離材料188與第四隔離材料145之間形成氧化物-氧化物鍵結。
在圖11A至圖11D中，第二經連接隔離結構192之第六隔離材料188及第四隔離材料145藉由一虛線彼此區分。然而，第六隔離材料188及第四隔離材料145可彼此成一體且連續。換言之，第二經連接隔離結構192可為包含作為其之一第一區(例如，一上區)之第六隔離材料188，及作為其之一第二區(例如，一下區)之第四隔離材料145之一實質上單片結構。對於第二經連接隔離結構192，其第六隔離材料188可在無一接合線之情況下附接至其第四隔離材料145。
如圖11A至圖11D中展示，在移除額外基底結構176 (圖10A至圖10D)之後，可至少部分維持經連接犧牲結構182。在一些此等實施例中，至少一種額外隔離材料(例如，介電氧化物材料，諸如SiO x；介電氮化物材料，諸如SiN y)可形成(例如，沈積、生長)於經連接犧牲結構182之維持部分上或上方。在進一步實施例中，除額外基底結構176 (圖10A至圖10D)以外，亦實質上移除(例如，未至少部分維持)經連接犧牲結構182。在一些此等進一步實施例中，在實質上移除連接犧牲結構182之後，至少一種額外隔離材料(例如，介電氧化物材料，諸如SiO x；介電氮化物材料，諸如SiN y)可形成於第五隔離材料152之剩餘部分上或上方。
接著參考圖12A至圖12D，繪示從先前描述之方向角度來看在先前參考圖11A至圖11D描述之處理階段之後形成微電子裝置之方法之一處理階段之陣列區102 (圖12A)、數位線出口區104 (圖12B)、字線出口區106 (圖12C)及槽孔區108 (圖12D)之簡化部分縱向截面視圖。如圖12B及圖12C中共同描繪，第七接觸結構194可形成於數位線出口區104 (圖12B)及字線出口區106 (圖12C)內。如下文進一步詳細描述，一些第七接觸結構194可經形成以耦合至數位線出口區104 (圖10B)內之數位線118 (圖10B)，且一些其他第七接觸結構194可經形成以耦合至字線出口區106 (圖10C)內之字線120 (圖10C)。與形成耦合至導電線結構(例如，數位線、字線)之接觸結構之習知方法相比，第七接觸結構194之形成可降低接觸未對準風險及/或減輕對相對複雜接觸對準操作及系統之需求。可透過第二微電子裝置結構總成190之隔離材料(例如，介電氧化物材料，諸如SiO x)清楚地觀察用於第七接觸結構194之形成之配準標記。
參考圖12B，在數位線出口區104內，第七接觸結構194之一第一群組194A可經形成以耦合至水平延伸(例如，在Y方向上)至數位線出口區104中之至少一些數位線118。第一群組194A之各第七接觸結構194可被視為一額外數位線接觸結構(例如，一額外所謂的「陣列邊緣」數位線接觸結構)。如圖12B中展示，第一群組194A之各第七接觸結構194可經形成以實體上接觸數位線出口區104內之第四接觸結構141之第一群組141A之一個別第四接觸結構141。舉例而言，在數位線出口區104內，第一群組194A之各第七接觸結構194可經形成以垂直延伸穿過經連接犧牲結構182 (若有)之一剩餘部分、第五隔離材料152、第二經連接隔離結構192及第三隔離材料140之各者，且實體上接觸第四接觸結構141之第一群組141A之第四接觸結構141之一者。在一些實施例中，第一群組194A之各第七接觸結構194經個別地形成以終止於第四接觸結構141之第一群組141A之第四接觸結構141之一者之一上表面處，使得第七接觸結構194定位於第四接觸結構141之上表面上(例如，實體上接觸該上表面)。在額外實施例中，第一群組194A之各第七接觸結構194經個別地形成以終止於第四接觸結構141之第一群組141A之第四接觸結構141之一者內，使得第七接觸結構194之一下邊界定位於第四接觸結構141之垂直邊界內(例如，定位於一上邊界與一下邊界之間)。
接著參考圖12C，在字線出口區106內，第七接觸結構194之一第二群組194B可經形成以耦合至水平延伸(例如，在X方向上)至字線出口區106中之至少一些字線120。第七接觸結構194之第二群組194B之各第七接觸結構194可被視為一額外字線接觸結構(例如，一額外所謂的「陣列邊緣」字線接觸結構)。如圖12C中展示，第二群組194B之各第七接觸結構194可經形成以實體上接觸字線出口區106內之第四接觸結構141之第二群組141B之一個別第四接觸結構141。舉例而言，在字線出口區106內，第二群組194B之各第七接觸結構194可經形成以垂直延伸穿過經連接犧牲結構182 (若有)之一剩餘部分、第五隔離材料152、第二經連接隔離結構192及第三隔離材料140之各者，且實體上接觸第四接觸結構141之第二群組141B之第四接觸結構141之一者。在一些實施例中，第二群組194B之各第七接觸結構194經個別地形成以終止於第四接觸結構141之第二群組141B之第四接觸結構141之一者之一上表面處，使得第七接觸結構194定位於第四接觸結構141之上表面上(例如，實體上接觸該上表面)。在額外實施例中，第二群組194B之各第七接觸結構194經個別地形成以終止於第四接觸結構141之第二群組141B之第四接觸結構141之一者內，使得第七接觸結構194之一下邊界定位於第四接觸結構141之垂直邊界內(例如，定位於一上邊界與一下邊界之間)。
共同參考圖12B及圖12C，第七接觸結構194 (包含其第一群組194A (圖12B)及第二群組194B (圖12C))可由導電材料形成且包含該導電材料。藉由非限制性實例，第七接觸結構194可各個別地由以下一或多者形成且包含以下一或多者：至少一種金屬；至少一種合金；及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第七接觸結構194各個別地由W形成且包含W。第七接觸結構194之各者可實質上為均勻的，或第七接觸結構194之一或多者可個別地為不均勻的。在一些實施例中，第七接觸結構194之各者實質上為均勻的。在額外實施例中，第七接觸結構194之各者係不均勻的。各第七接觸結構194可舉例而言由至少兩種不同導電材料之一堆疊形成且包含該堆疊。
接著參考圖13A至圖13D，繪示從先前描述之方向角度來看在先前參考圖12A至圖12D描述之處理階段之後形成微電子裝置之方法之一處理階段之陣列區102 (圖13A)、數位線出口區104 (圖13B)、字線出口區106 (圖13C)及槽孔區108 (圖13D)之簡化部分縱向截面視圖。如圖13A至圖13D中共同描繪，BEOL結構可形成於第二佈線階層158及第七接觸結構194 (圖13B及圖13C)上方。舉例而言，包含第三佈線結構198 (圖13A及圖13D)之至少一個第三佈線階層196 (圖13A及圖13D)可形成於第二佈線階層158上方；包含第四佈線結構202之至少一個第四佈線階層200可形成於第三佈線階層196 (圖13A及圖13D)上方；且包含第五佈線結構206之至少一個第五佈線階層204可形成於第四佈線階層200上方。第三佈線階層196 (圖13A及圖13D)之第三佈線結構198 (圖13A及圖13D)之一或多者可藉由第八接觸結構208 (圖13A及圖13D)耦合至第二佈線階層158之第二佈線結構160之一或多者。另外，第四佈線階層200之第四佈線結構202之一或多者可藉由第九接觸結構210 (圖13A及圖13D)耦合至第三佈線階層196 (圖13A及圖13D)之第三佈線結構198 (圖13A及圖13D)之一或多者。此外，第五佈線階層204之第五佈線結構206之一或多者(例如，一或多個導電墊結構)可藉由第十接觸結構212 (圖13D)耦合至第四佈線階層200之第四佈線結構202之一或多者。在額外實施例中，省略(例如，未形成)至少一些(例如，全部)第十接觸結構212 (圖13D)，且第五佈線階層204之第五佈線結構206之一或多者經形成以直接實體上接觸第四佈線階層200之第四佈線結構202之一或多者。
第三佈線結構198 (圖13A及圖13D)、第四佈線結構202、第五佈線結構206、第八接觸結構208 (圖13A及圖13D)、第九接觸結構210 (圖13A及圖13D)及第十接觸結構212 (圖13D) (若有)可各由導電材料形成且包含該導電材料。藉由非限制性實例，第三佈線結構198 (圖13A及圖13D)、第四佈線結構202、第五佈線結構206、第八接觸結構208 (圖13A及圖13D)、第九接觸結構210 (圖13A及圖13D)及第十接觸結構212 (圖13D)可個別地由以下一或多者形成且包含以下一或多者：至少一種金屬；至少一種合金；及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第三佈線結構198 (圖13A及圖13D)各由W形成且包含W；第四佈線結構202各由Cu形成且包含Cu；第五佈線結構206由Al形成且包含Al；且第八接觸結構208 (圖13A及圖13D)、第九接觸結構210 (圖13A及圖13D)及第十接觸結構212 (圖13D)各由W形成且包含W。
仍共同參考圖13A至圖13D，一第七隔離材料214可形成於至少第三佈線結構198 (圖13A及圖13D)、第四佈線結構202、第五佈線結構206、第八接觸結構208 (圖13A及圖13D)、第九接觸結構210 (圖13A及圖13D)及第十接觸結構212 (圖13D) (若有)之部分上或上方。第七隔離材料214可由至少一種絕緣材料形成且包含該至少一種絕緣材料。在一些實施例中，第七隔離材料214由一介電氧化物材料(諸如SiO x(例如，SiO 2))形成且包含該介電氧化物材料。第七隔離材料214可為實質上均勻的，或第七隔離材料214可為不均勻的。在一些實施例中，第七隔離材料214係實質上均勻的。在額外實施例中，第七隔離材料214係不均勻的。第七隔離材料214可舉例而言由至少兩種不同介電材料之一堆疊形成且包含該堆疊。另外，一或多個開口可形成於第七隔離材料214內以曝露(且因此，促進存取)第五佈線階層204之第五佈線結構206 (例如，一或多個導電墊結構)之一或多者之一或多個部分。
如圖13A至圖13D中展示，上文參考圖1及圖2A至圖13D描述之方法可實現包含本文中先前描述之特徵(例如，結構、材料、裝置)之一微電子裝置216 (例如，一記憶體裝置，諸如一DRAM裝置)的形成。在一些實施例中，採用至少一些第三佈線結構198 (圖13A及圖13D)、第四佈線結構202及第五佈線結構206作為微電子裝置216之全域佈線結構。第三佈線結構198 (圖13A及圖13D)、第四佈線結構202及第五佈線結構206可舉例而言經組態以從一外部匯流排接收全域信號，且將該等全域信號中繼至微電子裝置216之其他特徵(例如，結構、裝置)。
因此，根據本發明之實施例，一種形成一微電子裝置之方法包括形成一微電子裝置結構，其包括記憶體單元、數位線、字線及覆蓋並圍繞該等記憶體單元、該等數位線及該等字線之隔離材料。接觸結構經形成以延伸穿過該隔離材料。一些該等接觸結構耦合至一些該等數位線，且一些其他該等接觸結構耦合至一些該等字線。氣隙經形成以插置於該等接觸結構與該隔離材料之間。形成包括控制邏輯裝置及覆蓋並圍繞該等控制邏輯裝置之額外隔離材料之一額外微電子裝置結構。在形成該等氣隙之後，將該額外微電子裝置結構附接至該微電子裝置結構以形成一總成。該等控制邏輯裝置上覆於該總成內之該等記憶體單元。在形成該總成之後，額外接觸結構經形成以延伸穿過該額外隔離材料且延伸至該等接觸結構。該等額外接觸結構與該等控制邏輯裝置電連通。
如先前參考圖5A至圖5D論述，在額外實施例中，一種形成本發明之一微電子裝置之方法包含不同於本文中先前參考圖1及圖2A至圖13D描述之一些處理階段及/或一或多個處理階段內之一些處理動作。此等不同處理階段及/或處理階段內之不同處理動作可導致微電子裝置216內之一些不同特徵組態。然而，此等不同特徵組態可促進類似於透過形成參考圖1及圖2A至圖13D描述之一微電子裝置之方法之處理階段及處理動作形成之微電子裝置216之特徵之功能及相關聯益處。舉例而言，圖14A至圖14D繪示從先前描述之方向角度來看在類似於先前參考圖11A至圖11D描述之處理階段的一處理階段之後形成一微電子裝置之一額外方法之一處理階段之陣列區102 (圖14A)、數位線出口區104 (圖14B)、字線出口區106 (圖14C)及槽孔區108 (圖14D)之簡化部分縱向截面視圖。圖14A至圖14D之處理階段發生在形成類似於本文中先前參考圖13A至圖13D描述之微電子裝置的一微電子裝置之額外方法之一後續處理階段之前。如圖14B及圖14C中共同展示，代替第四接觸結構141 (圖12B及圖12C)、氣隙143 (圖12B及圖12C)及第七接觸結構194 (圖12B及圖12C)，可形成延伸接觸結構195及延伸氣隙197。
為形成延伸接觸結構195及延伸氣隙197，可延緩類似於經實現以形成第四接觸結構141 (圖12B及圖12C)及氣隙143 (圖12B及圖12C) (先前參考圖5B及圖5C、圖6B及圖6C及圖7B及圖7C描述)之處理的處理，直至在源自參考圖5A至圖5D描述之其他處理之第一微電子裝置結構100附接(例如，藉由氧化物-氧化物鍵結)至源自參考圖10A至圖10D描述之處理之第一微電子裝置結構總成180之後。可藉由對應於本文中先前參考圖11A至圖11D描述之處理的處理促進此附接。在將第一微電子裝置結構總成180附接至第一微電子裝置結構100之後，延伸接觸開口可經形成以延伸穿過經連接犧牲結構182 (若有)、第五隔離材料152、第二經連接隔離結構192及第三隔離材料140而至數位線出口區104 (圖14B)內之數位線118 (圖14B)及字線出口區106 (圖14C)內之第三接觸結構132 (圖14C)之部分。可使用類似於本文中先前參考圖5B及圖5C描述之處理的處理(例如，至少一個材料移除程序)來形成經延伸接觸開口。此後，可使用類似於本文中先前參考圖6B及圖6C描述之處理的處理(例如，材料沈積程序、材料移除程序)在延伸接觸開口內形成延伸犧牲襯層結構及延伸接觸結構195。接著，可選擇性地移除延伸犧牲襯層結構以形成延伸氣隙197，且可使用類似於本文中先前參考圖7B及圖7C描述之處理的處理(例如，材料移除程序、材料沈積程序)非保形地形成額外隔離材料(例如，額外介電氧化物材料)以覆蓋第二微電子裝置結構總成190之曝露上表面(例如，經連接犧牲結構182之一剩餘部分之一曝露上表面)及延伸氣隙197之上端。
參考圖14B，在數位線出口區104內，延伸接觸結構195之一第一群組195A可經形成以接觸水平延伸(例如，在Y方向上)至數位線出口區104中之至少一些數位線118。第一群組195A之各延伸接觸結構195可被視為一數位線接觸結構(例如，一所謂的「陣列邊緣」數位線接觸結構)。如圖14B中展示，第一群組195A之各延伸接觸結構195可經形成以實體上接觸一個別數位線118。舉例而言，在數位線出口區104內，第一群組195A之各延伸接觸結構195可經形成以垂直延伸穿過經連接犧牲結構182 (若有)之一剩餘部分、第五隔離材料152、第二經連接隔離結構192及第三隔離材料140之各者，且實體上接觸數位線118之一者。第一群組195A之各延伸接觸結構195可個別地形成以垂直終止於數位線118之一者上、內或下方。在一些實施例中，第一群組195A之各延伸接觸結構195經個別地形成以終止於數位線118之一者之一上表面處，使得延伸接觸結構195定位於數位線118之上表面上(例如，實體上接觸該上表面)。在額外實施例中，第一群組195A之各延伸接觸結構195經個別地形成以終止於數位線118之一者內，使得延伸接觸結構195之一下邊界定位於數位線118之垂直邊界內(例如，定位於一上邊界與一下邊界之間)。
仍參考圖14B，在數位線出口區104內，延伸氣隙197之一第一群組197A可經形成以水平圍繞延伸接觸結構195之第一群組195A之延伸接觸結構195。第一群組197A之延伸氣隙197可垂直延伸至或接近延伸接觸結構195之第一群組195A之下邊界(例如，在Z方向上)。舉例而言，在數位線出口區104內，第一群組197A之各延伸氣隙197可經形成以從或接近延伸接觸結構195之第一群組195A之上邊界(例如，在Z方向上)連續延伸至或接近延伸接觸結構195之第一群組195A之下邊界。第一群組197A之各延伸氣隙197可個別地形成以垂直終止於數位線118之一者處、上方或內。在一些實施例中，第一群組197A之延伸氣隙197經形成以垂直延伸至或超過延伸接觸結構195之第一群組195A之下垂直邊界。第一群組197A之延伸氣隙197可曝露(例如，揭露)至少一些數位線118之部分。舉例而言，第一群組197A之延伸氣隙197可個別地形成以終止於數位線118之一者之一上表面處，使得延伸氣隙197曝露數位線118之上表面之一部分。在額外實施例中，第一群組197A之至少一些延伸氣隙197經形成以垂直終止於延伸接觸結構195之第一群組195A之下垂直邊界上方。在用於形成延伸氣隙197之材料移除程序之後，可舉例而言保留用於形成第一群組197A之延伸氣隙197之延伸犧牲襯層結構之相對下部分。
接著參考圖14C，在字線出口區106內，延伸接觸結構195之一第二群組195B可經形成以耦合至水平延伸(例如，在X方向上)至字線出口區106中之至少一些字線120。第二群組195B之各延伸接觸結構195可被視為一字線接觸結構(例如，一所謂的「陣列邊緣」字線接觸結構)。如圖14C中展示，第二群組195B之各延伸接觸結構195可經形成以實體上接觸接觸字線出口區106內之一個別字線120之一個別第三接觸結構132。舉例而言，在字線出口區106內，第二群組195B之各延伸接觸結構195可經形成以垂直延伸穿過經連接犧牲結構182 (若有)之一剩餘部分、第五隔離材料152、第二經連接隔離結構192及第三隔離材料140之各者，且實體上接觸第三接觸結構132之一者。在一些實施例中，第二群組195B之各延伸接觸結構195經個別地形成以終止於第三接觸結構132之一者之一上表面處，使得延伸接觸結構195定位於第三接觸結構132之上表面上(例如，實體上接觸該上表面)。在額外實施例中，第二群組195B之延伸接觸結構195之各者經個別地形成以終止於第三接觸結構132之一者內，使得延伸接觸結構195之一下邊界定位於第三接觸結構132之垂直邊界內(例如，定位於一上邊界與一下邊界之間)。
仍參考圖14C，在字線出口區106內，延伸氣隙197之一第二群組197B可經形成以水平圍繞延伸接觸結構195之第二群組195B之延伸接觸結構195。第二群組197B之延伸氣隙197可垂直延伸至或接近延伸接觸結構195之第二群組195B之下邊界(例如，在Z方向上)。舉例而言，在字線出口區106內，第二群組197B之各延伸氣隙197可經形成以從或接近延伸接觸結構195之第二群組195B之上邊界(例如，在Z方向上)連續延伸至或接近延伸接觸結構195之第二群組195B之下邊界。第二群組197B之各延伸氣隙197可個別地形成以垂直終止於第三接觸結構132之一者處、上方或內。在一些實施例中，第二群組197B之延伸氣隙197經形成以垂直延伸至或超過延伸接觸結構195之第二群組195B之下垂直邊界。第二群組197B之延伸氣隙197可曝露(例如，揭露)至少一些第三接觸結構132之部分。舉例而言，第二群組197B之各延伸氣隙197可個別地形成以終止於第三接觸結構132之一者之一上表面處，使得延伸氣隙197曝露第三接觸結構132之上表面之一部分。在額外實施例中，第二群組197B之至少一些延伸氣隙197經形成以垂直終止於延伸接觸結構195之第二群組195B之下垂直邊界上方。在用於形成延伸氣隙197之材料移除程序之後，可舉例而言保留用於形成第二群組197B之延伸氣隙197之延伸犧牲襯層結構之相對下部分。
在參考圖14A至圖14D描述之處理階段之後，可實現額外處理以形成先前參考圖13A至圖13D描述之微電子裝置216，如以上文描述之方式修改以包含延伸接觸結構195 (例如，代替第四接觸結構141 (圖13B及圖13C)及第七接觸結構194 (圖13B及圖13C))及延伸氣隙197 (例如，代替氣隙143 (例如，圖13B及圖13C))。額外處理可實質上類似於本文中先前參考圖14A至圖14D描述之處理。
接著參考圖15，描繪繪示根據本發明之實施例之微電子裝置216之個別不同區(例如，陣列區102，諸如第一陣列區102A、第二陣列區102B、第三陣列區102C及第四陣列區102D；槽孔區108)內之不同控制邏輯區段(下文進一步詳細描述)之一配置，以及不同控制邏輯區段內之不同控制邏輯裝置(例如，對應於控制邏輯裝置170 (圖13A及圖13D))之佈線配置之微電子裝置216之一簡化平面圖。不同控制邏輯區段之不同控制邏輯裝置可定位於微電子裝置216之記憶體單元142 (圖13A)垂直上方(例如，在Z方向上)。至少一些不同控制邏輯裝置可以先前參考圖13A至圖13D描述之方式(或以與先前參考圖14A至圖14D描述之組態互補之一方式)耦合至記憶體單元142 (圖13A)。為了清楚且易於理解描述，圖12中未繪示先前參考圖13A至圖13D描述之微電子裝置216之全部特徵(例如，結構、材料、裝置)。
如圖15中展示，在各陣列區102之一水平區域內，微電子裝置216可經形成以包含感測放大器(SA)區段218及子字線驅動器(SWD)區段220之一所要配置。SA區段218可包含耦合至微電子裝置216之數位線118之SA裝置，如下文進一步詳細描述。數位線118可垂直下伏於(例如，在Z方向上)微電子裝置216內之SA區段218之SA裝置。SWD區段220可包含耦合至微電子裝置216之字線120之SWD裝置，亦如下文進一步詳細描述。字線120可垂直下伏於(例如，在Z方向上)微電子裝置216內之SWD區段220之SWD裝置。
一個別陣列區102 (例如，第一陣列區102A、第二陣列區102B、第三陣列區102C或第四陣列區102D)之一水平區域內之SA區段218可包含一第一SA區段218A及一第二SA區段218B。對於一個別陣列區102，第一SA區段218A及第二SA區段218B可定位於陣列區102之彼此相對隅角(例如，對角相對隅角)處或附近。舉例而言，如圖15中展示，對於一個別陣列區102，第一SA區段218A可定位於陣列區102之一第一隅角222A處或附近，且第二SA區段218B可定位於陣列區102之定位成與第一隅角222A對角相對(例如，小角)之一第二隅角222B處或附近。
對於一個別陣列區102內之各SA區段218 (例如，第一SA區段218A、第二SA區段218B)，SA區段218之SA裝置可藉由數位線佈線及接觸結構224耦合至水平延伸(例如，在Y方向上)穿過陣列區102之數位線118之一群組。數位線佈線及接觸結構224可舉例而言對應於本文中先前描述之一些佈線結構(例如，一些第二佈線結構160 (圖13A及圖13B))及一些接觸結構(例如，第七接觸結構194 (圖13B)之一些第一群組194A (圖13B)及第四接觸結構141 (圖13B)之一些第一群組141A (圖13B)；延伸接觸結構195 (圖14B)之一些第一群組195A (圖14B))。
在Y方向上彼此水平相鄰之陣列區102 (例如，第一陣列區102A及第二陣列區102B；第三陣列區102C及第四陣列區102D)之SA區段218之SA裝置可耦合至數位線118之彼此不同群組。舉例而言，第一陣列區102A之SA區段218之各者(例如，第一SA區段218A及第二SA區段218B之各者)可包含藉由與SA區段218相關聯之數位線佈線及接觸結構224耦合至微電子裝置216之偶數數位線118B之所謂的「偶數」 SA裝置；且第二陣列區102B之SA區段218之各者(例如，第一SA區段218A及第二SA區段218B之各者)可包含藉由與SA區段218相關聯之數位線佈線及接觸結構224耦合至微電子裝置216之奇數數位線118A之所謂的「奇數」 SA裝置；或反之亦然。微電子裝置216之偶數數位線118B可在X方向上與微電子裝置216之奇數數位線118A水平交替。第一陣列區102A之SA區段218之各者之SA裝置可不耦合至任何奇數數位線118A；且第二陣列區102B之SA區段218之各者之SA裝置可不耦合至任何偶數數位線118B；或反之亦然。類似地，在X方向上與第一陣列區102A水平相鄰之第三陣列區102C之SA區段218之各者(例如，第一SA區段218A及第二SA區段218B之各者)可包含藉由與SA區段218相關聯之數位線佈線及接觸結構224耦合至微電子裝置216之額外偶數數位線118B之額外偶數SA裝置；且在X方向上與第二陣列區102B水平相鄰之第四陣列區102D之SA區段218之各者(例如，第一SA區段218A及第二SA區段218B之各者)可包含藉由與SA區段218相關聯之數位線佈線及接觸結構224耦合至微電子裝置216之額外奇數數位線118A之額外奇數SA裝置；或反之亦然。
如圖15中展示，一個別陣列區102之一個別SA區段218內之SA裝置(例如，奇數SA裝置或偶數SA裝置)可耦合至水平延伸穿過陣列區102之數位線(例如，奇數數位線118A或偶數數位線118B)，且亦可耦合至水平延伸穿過在Y方向上與陣列區102水平相鄰之另一陣列區102之額外數位線(例如，額外奇數數位線118A或額外偶數數位線118B)。舉例而言，第二陣列區102B之第一SA區段218A內之一些奇數SA裝置可藉由延伸至且穿過在Y方向上與第二陣列區102B水平相鄰之第一數位線出口子區104A之一些數位線佈線及接觸結構224耦合至水平延伸穿過第二陣列區102B之奇數數位線118A；且第二陣列區102B之第一SA區段218A內之一些額外奇數SA裝置可藉由延伸至且穿過第一數位線出口子區104A之一些額外數位線佈線及接觸結構224耦合至水平延伸穿過第一陣列區102A之額外奇數數位線118A。作為另一實例，第一陣列區102A之第二SA區段218B內之一些偶數SA裝置可藉由延伸至且穿過在Y方向上與第一陣列區102A水平相鄰之第二數位線出口子區104B之一些數位線佈線及接觸結構224耦合至水平延伸穿過第一陣列區102A之偶數數位線118B；且第一陣列區102A之第二SA區段218B內之一些額外偶數SA裝置可藉由延伸至且穿過第二數位線出口子區104B之一些額外數位線佈線及接觸結構224耦合至水平延伸穿過第二陣列區102B之額外偶數數位線118B。
繼續參考圖15，一個別陣列區102 (例如，第一陣列區102A、第二陣列區102B、第三陣列區102C或第四陣列區102D)之一水平區域內之SWD區段220可包含一第一SWD區段220A及一第二SWD區段220B。對於一個別陣列區102，第一SWD區段220A及第二SWD區段220B可定位於不同於第一SA區段218A及一第二SA區段218B之隅角處或附近。另外，與第一SWD區段220A相關聯之陣列區102之隅角可與相關聯於第二SWD區段220B之陣列區102之隅角相對(例如，對角相對)。舉例而言，如圖15中展示，對於一個別陣列區102，第一SWD區段220A可定位於陣列區102之一第三隅角222C處或附近，且第二SWD區段220B可定位於陣列區102之定位成與第三隅角222C對角相對(例如，小角)之一第四隅角222D處或附近。
對於一個別陣列區102內之各SWD區段220 (例如，第一SWD區段220A、第二SWD區段220B)，SWD區段220之SWD裝置可藉由字線佈線及接觸結構226耦合至水平延伸(例如，在X方向上)穿過陣列區102之字線120之一群組。字線佈線及接觸結構226可舉例而言對應於本文中先前描述之一些佈線結構(例如，一些第二佈線結構160 (圖13A及圖13C))及一些接觸結構(例如，一些第三接觸結構132 (圖13C)、第四接觸結構141 (圖13C)之一些第二群組141B (圖13C)及第七接觸結構194 (圖13C)之一些第二群組194B (圖13C)；一些第三接觸結構132 (圖14C)及延伸接觸結構195 (圖14C)之一些第二群組195B (圖14C))。
在X方向上彼此水平相鄰之陣列區102 (例如，第一陣列區102A及第三陣列區102C；第二陣列區102B及第四陣列區102D)之SWD區段220之SWD裝置可耦合至字線120之彼此不同群組。舉例而言，第一陣列區102A之SWD區段220之各者(例如，第一SWD區段220A及第二SWD區段220B之各者)可包含藉由與SWD區段220相關聯之字線佈線及接觸結構226耦合至微電子裝置216之偶數字線120B之所謂的「偶數」 SWD裝置；且第三陣列區102C之SWD區段220之各者(例如，第一SWD區段220A及第二SWD區段220B之各者)可包含藉由與SWD區段220相關聯之字線佈線及接觸結構226耦合至微電子裝置216之奇數字線120A之所謂的「奇數」 SWD裝置；或反之亦然。微電子裝置216之偶數字線120B可在Y方向上與微電子裝置216之奇數字線120A水平交替。第一陣列區102A之SWD區段220之各者之SWD裝置可不耦合至任何奇數字線120A；且第三陣列區102C之SWD區段220之各者之SWD裝置可不耦合至任何偶數字線120B；或反之亦然。類似地，在Y方向上與第一陣列區102A水平相鄰之第二陣列區102B之SWD區段220之各者(例如，第一SWD區段220A及第二SWD區段220B之各者)可包含藉由與SWD區段220相關聯之字線佈線及接觸結構226耦合至微電子裝置216之額外偶數字線120B之額外偶數SWD裝置；且在Y方向上與第三陣列區102C水平相鄰之第四陣列區102D之SWD區段220之各者(例如，第一SWD區段220A及第二SWD區段220B之各者)可包含藉由與SWD區段220相關聯之字線佈線及接觸結構226耦合至微電子裝置216之額外奇數字線120A之額外奇數SWD裝置；或反之亦然。
如圖15中展示，一個別陣列區102之一個別SWD區段220內之SWD裝置(例如，奇數SWD裝置或偶數SWD裝置)可耦合至水平延伸穿過陣列區102之字線(例如，奇數字線120A或偶數字線120B)，且亦可耦合至水平延伸穿過在X方向上與陣列區102水平相鄰之另一陣列區102之額外字線(例如，額外奇數字線120A或額外偶數字線120B)。舉例而言，第三陣列區102C之第一SWD區段220A內之一些奇數SWD裝置可藉由延伸至且穿過在X方向上與第三陣列區102C水平相鄰之第二字線出口子區106B之一些字線佈線及接觸結構226耦合至水平延伸穿過第三陣列區102C之奇數字線120A；且第三陣列區102C之第一SWD區段220A內之一些額外奇數SWD裝置可藉由延伸至且穿過第二字線出口子區106B之一些額外字線佈線及接觸結構226耦合至水平延伸穿過第一陣列區102A之額外奇數字線120A。作為另一實例，第一陣列區102A之第二SWD區段220B內之一些偶數SWD裝置可藉由延伸至且穿過在X方向上與第一陣列區102A水平相鄰之第一字線出口子區106A之一些字線佈線及接觸結構226耦合至水平延伸穿過第一陣列區102A之偶數字線120B；且第一陣列區102A之第二SWD區段220B內之一些額外偶數SWD裝置可藉由延伸至且穿過第一字線出口子區106A之一些額外字線佈線及接觸結構226耦合至水平延伸穿過第三陣列區102C之額外偶數字線120B。
繼續參考圖15，在各陣列區102之一水平區域內，微電子裝置216可包含個別地包含額外控制邏輯裝置(例如，除SA裝置及SWD裝置以外之控制邏輯裝置)之額外控制邏輯區段。舉例而言，對於各陣列區102，額外控制邏輯區段228可水平定位於SA區段218與SWD區段220之間(例如，處於陣列區102內之相對更水平中心位置)。額外控制邏輯區段228可包含(但不限於)包括行解碼器裝置之行解碼器裝置區段，及包括MWD裝置之主字線(MWD)區段。
仍參考圖15，在各槽孔區108之一水平區域內，微電子裝置216可包含個別地包含進一步控制邏輯裝置(例如，除定位於陣列區102之水平區域內之控制邏輯裝置以外之控制邏輯裝置)之進一步控制邏輯區段230。進一步控制邏輯區段230內之至少一些進一步控制邏輯裝置可具有不同於定位於陣列區102之水平區域內之控制邏輯裝置之組態及操作功能。藉由非限制性實例，進一步控制邏輯區段230可包含包括組邏輯裝置之組邏輯區段。
因此，根據本發明之實施例，一種形成一微電子裝置之方法包括形成一第一半導體晶圓，其包括：記憶體單元，其等在陣列區內；數位線，其等耦合至該等記憶體單元且終止於與該等陣列區相鄰之數位線出口區內；及字線，其等耦合至該等記憶體單元且終止於與該等陣列區相鄰之字線出口區內。數位線接觸件形成於該等數位線出口區內。該等數位線接觸件耦合至該等數位線且被氣隙水平圍繞。字線接觸件形成於該等字線出口區內。該等字線接觸件耦合至該等字線且被額外氣隙水平圍繞。形成包括控制邏輯裝置之一第二半導體晶圓。該第二半導體晶圓透過氧化物-氧化物鍵結附接至該第一半導體晶圓。該等數位線接觸件耦合至一些該等控制邏輯裝置。該等字線接觸件耦合至一些其他該等控制邏輯裝置。
此外，根據本發明之實施例，一種微電子裝置包括陣列區、數位線出口區及字線出口區。該等陣列區個別地包括記憶體單元、數位線、字線及控制邏輯裝置。該等記憶體單元包括存取裝置及儲存節點裝置。該等數位線耦合至該等存取裝置且在一第一方向上延伸。該等字線耦合至該等存取裝置且在正交於該第一方向之一第二方向上延伸。該等控制邏輯裝置在該等記憶體單元上方且與該等記憶體單元電連通。該等數位線出口區在該第一方向上與該等陣列區水平交替。該等數位線出口區個別地包括延伸超過鄰近其之該等陣列區之該等數位線之部分、個別地從該等數位線之該等部分垂直延伸且耦合至垂直上覆於該等控制邏輯裝置之電晶體之佈線結構之數位線接觸結構及水平插置於該等數位線接觸結構與一隔離材料之部分之間之氣隙。該等字線出口區在該第二方向上與該等陣列區水平交替。該等字線出口區個別地包括延伸超過鄰近其之該等陣列區之該等字線之部分、該等字線之該等部分上之導電接觸結構、個別地從該等導電接觸結構垂直延伸且耦合至垂直上覆於該等控制邏輯裝置之該等電晶體之額外佈線結構之字線接觸結構及水平插置於該等字線接觸結構與該隔離材料之額外部分之間之額外氣隙。
根據本發明之實施例之微電子裝置(例如，微電子裝置216 (圖13A至圖13D))可用於本發明之電子系統之實施例中。舉例而言，圖16係繪示根據本發明之實施例之一電子系統300之一簡化示意性方塊圖。電子系統300可包括舉例而言一電腦或電腦硬體組件、一伺服器或其他網路硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、攜帶型媒體(例如，音樂)播放器、一Wi-Fi或具備蜂巢式功能之平板電腦(諸如(舉例而言)一iPAD®或SURFACE®平板電腦)、一電子書、一導航裝置等。電子系統300包含至少一個記憶體裝置302。記憶體裝置302可包括舉例而言本文中先前描述之一微電子裝置(例如，微電子裝置216 (圖13A至圖13D及圖15))。電子系統300可進一步包含至少一個電子信號處理器裝置304 (通常被稱為一「微處理器」)。電子信號處理器裝置304可視情況包括本文中先前描述之一微電子裝置(例如，微電子裝置216 (圖13A至圖13D及圖15))。雖然記憶體裝置302及電子信號處理器裝置304被描繪為圖16中之兩(2)個單獨裝置，但在額外實施例中，具有記憶體裝置302及電子信號處理器裝置304之功能性之一單一(例如，僅一個)記憶體/處理器裝置包含於電子系統300中。在此等實施例中，記憶體/處理器裝置可包含本文中先前描述之一微電子裝置(例如，微電子裝置216 (圖13A至圖13D及圖15))。電子系統300可進一步包含用於由一使用者將資訊輸入至電子系統300中的一或多個輸入裝置306，諸如(舉例而言)一滑鼠或其他指標裝置、一鍵盤、一觸控墊、一按鈕或一控制面板。電子系統300可進一步包含用於將資訊(例如，視覺或音訊輸出)輸出給一使用者的一或多個輸出裝置308，諸如(舉例而言)一監視器、一顯示器、一印表機、一音訊輸出插孔、一揚聲器等。在一些實施例中，輸入裝置306及輸出裝置308包括一單一觸控螢幕裝置，該單一觸控螢幕裝置可用於將資訊輸入至電子系統300且將視覺資訊輸出給一使用者。輸入裝置306及輸出裝置308可與記憶體裝置302及電子信號處理器裝置304之一或多者電連通。
因此，根據本發明之實施例，一種電子系統包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地連接至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地連接至該處理器裝置。該記憶體裝置包括：記憶體陣列區；一數位線接觸區，其在一第一方向上彼此相鄰之兩個該等記憶體陣列區之間；及一字線接觸區，其在垂直於該第一方向之一第二方向上彼此相鄰之兩個其他該等記憶體陣列區之間。該等記憶體陣列區各包括：記憶體單元；數位線，其等耦合至該等記憶體單元；字線，其等耦合至該等記憶體單元；及控制邏輯電路系統，其上覆於該等記憶體單元且與該等記憶體單元電連通。該數位線接觸區包括：一些該等數位線之端部，其等延伸超過該兩個該等記憶體陣列區之水平邊界；數位線接觸件，其等在該一些該等數位線之該等端部上且耦合至該控制邏輯電路系統之部分；及氣隙，其等水平圍繞該等數位線接觸件且實質上跨該等數位線接觸件之整個側表面垂直延伸。該字線接觸區包括：一些該等字線之端部，其等延伸超過該兩個其他該等記憶體陣列區之水平邊界；導電接觸件，其等在該一些該等字線之該等端部上；字線接觸件，其等在該等導電接觸件上且耦合至該控制邏輯電路系統之額外部分；及額外氣隙，其等水平圍繞該等字線接觸件且實質上跨該等字線接觸件之整個側表面垂直延伸。
與習知結構、習知裝置及習知方法相比，本發明之結構、裝置及方法有利地促進經改良微電子裝置效能、減少成本(例如，製造成本、材料成本)、提高之組件微型化及較大封裝密度之一或多者。與習知結構、習知裝置及習知方法相比，本發明之結構、裝置及方法亦可改良可擴展性、效率及簡單性。
下文闡述本發明之額外非限制例示性實施例。
實施例1：一種形成一微電子裝置之方法，其包括：形成一微電子裝置結構，其包括記憶體單元、數位線、字線及覆蓋並圍繞該等記憶體單元、該等數位線及該等字線之隔離材料；形成延伸穿過該隔離材料之接觸結構，一些該等接觸結構耦合至一些該等數位線，且一些其他該等接觸結構耦合至一些該等字線；形成插置於該等接觸結構與該隔離材料之間之氣隙；形成包括控制邏輯裝置及覆蓋並圍繞該等控制邏輯裝置之額外隔離材料之一額外微電子裝置結構；在形成該等氣隙之後，將該額外微電子裝置結構附接至該微電子裝置結構以形成一總成，該等控制邏輯裝置上覆於該總成內之該等記憶體單元；及在形成該總成之後形成延伸穿過該額外隔離材料且延伸至該等接觸結構之額外接觸結構，該等額外接觸結構與該等控制邏輯裝置電連通。
實施例2：如實施例1之方法，其進一步包括在將該額外微電子裝置結構附接至該微電子裝置結構以形成該總成之前形成一進一步隔離材料以實質上覆蓋該等氣隙之上端。
實施例3：如實施例1及2中一項之方法，其中形成接觸結構包括：形成延伸穿過該隔離材料且延伸至該等數位線之接觸開口；形成延伸穿過該隔離材料且延伸至耦合至該等字線之導電接觸結構之額外接觸開口；在該等接觸開口及該等額外接觸開口內形成犧牲襯層結構；及在該等接觸開口及該等額外接觸開口內形成該等接觸結構，該等犧牲襯層結構水平圍繞該等接觸結構。
實施例4：如實施例3之方法，其中形成氣隙包括相對於該等接觸結構及該隔離材料選擇性地移除該等犧牲襯層結構。
實施例5：如實施例1至4中任一項之方法，其中形成氣隙包括形成該等氣隙以從該等接觸結構之上邊界連續垂直延伸至該等接觸結構之下邊界。
實施例6：如實施例1至5中任一項之方法，其中形成氣隙包括形成該等氣隙之各者以在該隔離材料與最接近其之該等接觸結構之一者之間水平延伸從約12奈米(nm)至約15 nm之一範圍內之一距離。
實施例7：如實施例1至6中任一項之方法，其中形成氣隙包括：形成一些該等氣隙以垂直延伸至且部分曝露該一些該等數位線；及形成一些其他該等氣隙以垂直延伸至且部分曝露該一些該等字線上之導電接觸結構。
實施例8：如實施例1至7中任一項之方法，其中形成一微電子裝置結構包括：至少部分在該微電子裝置結構之一基底半導體結構內形成該等數位線、該等字線及該等記憶體單元之存取裝置，該等數位線及該等字線與該等存取裝置電連通；形成在與該等存取裝置水平相鄰之字線出口區內之該等字線之部分上方且與其等電連通之導電接觸結構；及形成在該等記憶體單元之該等存取裝置上方且與其等電連通之該等記憶體單元之儲存節點裝置。
實施例9：如實施例1至8中任一項之方法，其中形成一額外微電子裝置結構包括：至少部分在一額外基底半導體結構內形成該等控制邏輯裝置；在該等控制邏輯裝置上方附接一額外結構以形成一預備額外微電子裝置結構；垂直反轉該預備額外微電子裝置結構；在垂直反轉該預備額外微電子裝置結構之後移除該額外基底半導體結構之一部分；及在移除該額外基底半導體結構之部分之後剩餘之該額外基底半導體結構之額外部分上方形成該額外隔離材料之一部分。
實施例10：如實施例9之方法，其中在該等控制邏輯裝置上方附接一額外結構包括：在該等控制邏輯裝置上方形成一第一犧牲材料；形成該額外結構以包括一基底結構及該基底結構上方之一第二犧牲材料；及將該額外結構之該第二犧牲材料接合至形成於該等控制邏輯裝置上方之該第一犧牲材料。
實施例11：如實施例10之方法，其進一步包括在將該額外微電子裝置結構附接至該微電子裝置結構之後移除該額外結構之至少一部分。
實施例12：如實施例1至11中任一項之方法，其中將該額外微電子裝置結構附接至該微電子裝置結構包括藉由氧化物-氧化物鍵結將該額外微電子裝置結構附接至該微電子裝置結構。
實施例13：如實施例1至12中任一項之方法，其中形成額外接觸結構包括：形成一些該等額外接觸結構以實體上接觸水平偏離該等記憶體單元之數位線出口區內之該一些該等接觸結構；及形成一些其他該等額外接觸結構以實體上接觸水平偏離該等數位線出口區及該等記憶體單元之字線出口區內之該一些其他該等接觸結構。
實施例14：如實施例1至13中任一項之方法，其進一步包括：選擇一些該等控制邏輯裝置以包括感測放大器(SA)裝置，一些該等額外接觸結構經形成以實體上接觸與該等SA裝置電連通之導電佈線結構；及選擇一些其他該等控制邏輯裝置以包括子字線驅動器(SWD)裝置，一些其他該等額外接觸結構經形成以實體上接觸與該等SWD裝置電連通之額外導電佈線結構。
實施例15：如實施例1至14中任一項之方法，其進一步包括：在形成該等額外接觸結構之後形成在該等控制邏輯裝置上方且與該等控制邏輯裝置電連通之包括銅之導電佈線結構；及形成在該等導電佈線結構上方且與其等電連通之導電墊結構。
實施例16：一種形成一微電子裝置之方法，其包括：形成一第一半導體晶圓，其包括陣列區內之記憶體單元、耦合至該等記憶體單元且終止於與該等陣列區相鄰之數位線出口區內之數位線及耦合至該等記憶體單元且終止於與該等陣列區相鄰之字線出口區內之字線；在該等數位線出口區內形成數位線接觸件，該等數位線接觸件耦合至該等數位線且被氣隙水平圍繞；在該等字線出口區內形成字線接觸件，該等字線接觸件耦合至該等字線且被額外氣隙水平圍繞；形成包括控制邏輯裝置之一第二半導體晶圓；透過氧化物-氧化物鍵結將該第二半導體晶圓附接至該第一半導體晶圓；將該等數位線接觸件耦合至一些該等控制邏輯裝置；及將該等字線接觸件耦合至一些其他該等控制邏輯裝置。
實施例17：如實施例16之方法，其中：在該等數位線出口區內形成該等數位線接觸件包括在將該第二半導體晶圓附接至該第一半導體晶圓之前在該第一半導體晶圓之隔離材料內形成該等數位線接觸件及該等氣隙；且在該等字線出口區內形成該等字線接觸件包括在將該第二半導體晶圓附接至該第一半導體晶圓之前在該第一半導體晶圓之該隔離材料內形成該等字線接觸件及該等額外氣隙。
實施例18：如實施例17之方法，其中：將該等數位線接觸件耦合至一些該等控制邏輯裝置包括在將該第二半導體晶圓附接至該第一半導體晶圓之後在該等數位線出口區內形成額外數位線接觸結構，該等額外數位線接觸結構耦合至該等數位線接觸件及該一些該等控制邏輯裝置；及將該等字線接觸件耦合至一些其他該等控制邏輯裝置包括在將該第二半導體晶圓附接至該第一半導體晶圓之後在該等字線出口區內形成額外字線接觸件，該額外字線接觸件耦合至該等字線接觸件及該一些其他該等控制邏輯裝置。
實施例19：如實施例16之方法，其中：在該等數位線出口區內形成該等數位線接觸件包括在將該第二半導體晶圓附接至該第一半導體晶圓之後在該第一半導體晶圓之隔離材料及該第二半導體晶圓之額外隔離材料內形成該等數位線接觸件及該等氣隙；且在該等字線出口區內形成該等字線接觸件包括在將該第二半導體晶圓附接至該第一半導體晶圓之後在該第一半導體晶圓之該隔離材料及該第二半導體晶圓之額外隔離材料內形成該等字線接觸件及該等氣隙。
實施例20：如實施例16至19中任一項之方法，其進一步包括：選擇該一些該等控制邏輯裝置以包括在該等陣列區之水平區域內之感測放大器裝置；及選擇該一些其他該等控制邏輯裝置以包括在該等陣列區之該等水平區域內之子字線驅動器裝置。
實施例21：如實施例16至20中任一項之方法，其中將該第二半導體晶圓附接至該第一半導體晶圓包括：在該第二半導體晶圓之該等控制邏輯裝置上方接合一額外晶圓以形成一總成；垂直反轉該總成；在垂直反轉該總成之後在該等控制邏輯裝置上方形成一介電氧化物材料；將形成於該等控制邏輯裝置上方之該介電氧化物材料接合至形成於該第一半導體晶圓之該等記憶體單元上方之額外介電氧化物材料；及在將該介電氧化物材料接合至該額外介電氧化物材料之後移除該額外晶圓。
實施例22：如實施例21之方法，其中在該等控制邏輯裝置上方接合一額外晶圓包括：在該等控制邏輯裝置上方形成一第一犧牲介電材料；形成該額外晶圓以包括一基底結構及該基底結構上方之一第二犧牲介電材料；及將該額外晶圓之該第二犧牲介電材料接合至上覆於該等控制邏輯裝置之該第一犧牲介電材料。
實施例23：一種微電子裝置，其包括：陣列區，其等個別地包括：記憶體單元，其等包括存取裝置及儲存節點裝置；數位線，其等耦合至該等存取裝置且在一第一方向上延伸；字線，其等耦合至該等存取裝置且在正交於該第一方向之一第二方向上延伸；及控制邏輯裝置，其等在該等記憶體單元上方且與該等記憶體單元電連通；數位線出口區，其等在該第一方向上與該等陣列區水平交替且個別地包括：該等數位線之部分，其等延伸超過鄰近其之該等陣列區；數位線接觸結構，其等個別地從該等數位線之該等部分垂直延伸且耦合至垂直上覆於該等控制邏輯裝置之電晶體之佈線結構；及氣隙，其等水平插置於該等數位線接觸結構與一隔離材料之部分之間；及字線出口區，其等在該第二方向上與該等陣列區水平交替且個別地包括：該等字線之部分，其等延伸超過鄰近其之該等陣列區；導電接觸結構，其等在該等字線之該等部分上；字線接觸結構，其等個別地從該等導電接觸結構垂直延伸且耦合至垂直上覆於該等控制邏輯裝置之該等電晶體之額外佈線結構；及額外氣隙，其等水平插置於該等字線接觸結構與該隔離材料之額外部分之間。
實施例24：如實施例23之微電子裝置，其中該等氣隙及該等額外氣隙個別地具有在從約10 nm至約15 nm之一範圍內之水平寬度。
實施例25：如實施例23及24中一項之微電子裝置，其中：該等氣隙從至少垂直接近該等數位線接觸結構之上邊界之第一位置垂直延伸至至少垂直接近該等數位線之上邊界之第二位置；且該等額外氣隙從至少垂直接近該等字線接觸結構之上邊界之第三位置垂直延伸至至少垂直接近該等導電接觸結構之上邊界之第四位置。
實施例26：如實施例25之微電子裝置，其中：該等數位線出口區個別地進一步包括個別地從該等數位線接觸結構及該等佈線結構且在其等之間垂直延伸之額外數位線接觸結構；且該等字線出口區個別地進一步包括個別地從該等字線接觸結構及該等額外佈線結構且在其等之間垂直延伸之額外字線接觸結構。
實施例27：如實施例26之微電子裝置，其中：該等氣隙之上邊界在該等額外數位線接觸結構之下邊界下方；且該等額外氣隙之上邊界在該等額外字線接觸結構之下邊界下方。
實施例28：如實施例23至27中任一項之微電子裝置，其進一步包括水平偏離該等陣列區、該等數位線出口區及該等字線出口區之槽孔區，該等槽孔區個別地包括垂直上覆於該等陣列區之該等記憶體單元且具有不同於該等控制邏輯裝置之組態及操作功能的額外控制邏輯裝置。
實施例29：如實施例23至28中任一項之微電子裝置，其中該等陣列區之各陣列區內之該等控制邏輯裝置包括：感測放大器裝置，其等在定位成接近該陣列區之彼此對角相對之隅角之兩個感測放大器區內；及子字線驅動器裝置，其等在定位成接近該陣列區之彼此對角相對之額外隅角之兩個子字線驅動器區內。
實施例30：如實施例29之微電子裝置，其中對於該陣列區內之該兩個感測放大器區之各感測放大器區：該感測放大器區內之一些該等感測放大器裝置耦合至水平延伸穿過該陣列區之一些該等數位線；且該感測放大器區內之一些其他該等感測放大器裝置耦合至水平延伸穿過與該陣列區水平相鄰之該等陣列區之一額外陣列區之一些該等數位線。
實施例31：如實施例30之微電子裝置，其中：該一些該等感測放大器裝置藉由水平插置於該陣列區與該等陣列區之該額外陣列區之間之該等數位線出口區之一者內之一些該等數位線接觸結構及一些該等佈線結構耦合至水平延伸穿過該陣列區之該一些該等數位線；且該一些其他該等感測放大器裝置藉由該等數位線出口區之一者內之一些其他該等數位線接觸結構及一些其他該等佈線結構耦合至水平延伸穿過該等陣列區之該額外陣列區之該一些該等數位線。
實施例32：如實施例29之微電子裝置，其中對於該陣列區內之該兩個子字線驅動器區之各子字線驅動器區：該子字線驅動器區內之一些該等子字線驅動器裝置耦合至水平延伸穿過該陣列區之一些該等字線；且該子字線驅動器區內之一些其他該等子字線驅動器裝置耦合至水平延伸穿過與該陣列區水平相鄰之該等陣列區之一額外陣列區之一些該等字線。
實施例33：如實施例32之微電子裝置，其中：該一些該等子字線驅動器裝置藉由水平插置於該陣列區與該等陣列區之該額外陣列區之間之該等字線出口區之一者內之一些該等導電接觸結構、一些該等字線接觸結構及一些該等額外佈線結構耦合至水平延伸穿過該陣列區之該一些該等字線；且該一些其他該等子字線驅動器裝置藉由該等字線出口區之該一者內之一些其他該等導電接觸結構、一些其他該等字線接觸結構及一些其他該等額外佈線結構耦合至水平延伸穿過該等陣列區之該額外陣列區之該一些該等字線。
實施例34：一種電子系統，其包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地連接至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地連接至該處理器裝置且包括：記憶體陣列區，其等各包括：記憶體單元；數位線，其等耦合至該等記憶體單元；字線，其等耦合至該等記憶體單元；及控制邏輯電路系統，其上覆於該等記憶體單元且與其等電連通；一數位線接觸區，其水平插置於在一第一方向上彼此水平相鄰之兩個該等記憶體陣列區之間，該數位線接觸區包括：一些該等數位線之端部，其等延伸超過該兩個該等記憶體陣列區之水平邊界；數位線接觸件，其等在一些該等數位線之該等端部上且耦合至該控制邏輯電路系統之部分；及氣隙，其等水平圍繞該等數位線接觸件且實質上跨該等數位線接觸件之整個側表面垂直延伸；及一字線接觸區，其水平插置於在垂直於該第一方向之一第二方向上彼此水平相鄰之兩個其他該等記憶體陣列區之間，該字線接觸區包括：一些該等字線之端部，其等延伸超過該兩個其他該等記憶體陣列區之水平邊界；導電接觸件，其等在該一些該等字線之該等端部上；字線接觸件，其等在該等導電接觸件上且耦合至該控制邏輯電路系統之額外部分；及額外氣隙，其等水平圍繞該等字線接觸件且實質上跨該等字線接觸件之整個側表面垂直延伸。
雖然本發明易於以多種修改及替代形式呈現，但特定實施例已藉由實例在圖式中展示且已在本文中詳細描述。然而，本發明不限於所揭示之特定形式。實情係，本發明將涵蓋落在以下隨附發明申請專利範圍及其等合法等效物之範疇內之全部修改、等效物、及替代。舉例而言，關於一項實施例揭示之元件及特徵可與關於本發明之其他實施例揭示之元件及特徵組合。
100:第一微電子裝置結構 102:陣列區 102’:陣列區 102A:第一陣列區 102B:第二陣列區 102C:第三陣列區 102D:第四陣列區 103:列 104:數位線出口區 104’:數位線出口區 104A:第一數位線出口子區 104B:第二數位線出口子區 105:行 106:字線出口區 106’:字線出口區 106A:第一字線出口子區 106B:第二字線出口子區 108:槽孔區 108’:槽孔區 110:第一基底半導體結構 112:填充溝槽 114:第一隔離材料 116:存取裝置 118:數位線 118A:奇數數位線 118B:偶數數位線 119:虛設數位線 120:字線 120A:奇數字線 120B:偶數字線 121:虛設字線 122:第一接觸結構 124:第二接觸結構 126:介電罩蓋結構 128:額外介電罩蓋結構 130:第二隔離材料 132:第三接觸結構 134:第一佈線階層 135:接觸開口 136:第一佈線結構 137:額外接觸開口 138:儲存節點裝置 139:犧牲襯層結構 139A:第一群組 139B:第二群組 140:第三隔離材料 141:第四接觸結構 141A:第一群組 141B:第二群組 142:記憶體單元 143:氣隙 143A:第一群組 143B:第二群組 144:第二微電子裝置結構 145:第四隔離材料 146:第二基底半導體結構 148:額外填充溝槽 150:電晶體 152:第五隔離材料 154:第五接觸結構 156:第六接觸結構 158:第二佈線階層 160:第二佈線結構 162:摻雜區 162A:源極區 162B:汲極區 164:通道區 166:閘極結構 168:閘極介電材料 170:控制邏輯裝置 172:第一犧牲材料 174:第三微電子裝置結構 176:額外基底結構 178:第二犧牲材料 180:第一微電子裝置結構總成 182:犧牲結構 184:第二半導體階層 186:第二半導體結構 188:第六隔離材料 190:第二微電子裝置結構總成 192:第二經連接隔離結構 194:第七接觸結構 194A:第一群組 194B:第二群組 195:延伸接觸結構 195A:第一群組 195B:第二群組 196:第三佈線階層 197:氣隙 197A:第一群組 197B:第二群組 198:第三佈線結構 200:第四佈線階層 202:第四佈線結構 204:第五佈線階層 206:第五佈線結構 208:第八接觸結構 210:第九接觸結構 212:第十接觸結構 214:第七隔離材料 216:微電子裝置 218:感測放大器(SA)區段 218A:第一SA區段 218B:第二SA區段 220:子字線驅動器(SWD)區段 220A:第一SWD區段 220B:第二SWD區段 222A:第一隅角 222B:第二隅角 222C:第三隅角 222D:第四隅角 224:接觸結構 226:接觸結構 228:額外控制邏輯區段 230:控制邏輯區段 300:電子系統 302:記憶體裝置 304:電子信號處理器裝置 306:輸入裝置 308:輸出裝置
圖1係根據本發明之實施例之處於形成一微電子裝置之一方法之一處理階段之一微電子裝置結構之一簡化平面圖。 圖2A至圖2D係處於圖1之處理階段之圖1中展示之微電子裝置結構之一陣列區(圖2A)、一數位線出口區(圖2B)、一字線出口區(圖2C)及一槽孔區(圖2D)之簡化部分縱向截面視圖。 圖3A至圖3D分別係在圖2A至圖2D之處理階段之後形成微電子裝置之方法之另一處理階段之圖2A至圖2D中展示之陣列區(圖3A)、數位線出口區(圖3B)、字線出口區(圖3C)及槽孔區(圖3D)之簡化部分縱向截面視圖。 圖4A至圖4D分別係在圖3A至圖3D之處理階段之後形成微電子裝置之方法之另一處理階段之圖2A至圖2D中展示之陣列區(圖4A)、數位線出口區(圖4B)、字線出口區(圖4C)及槽孔區(圖4D)之簡化部分縱向截面視圖。 圖5A至圖5D分別係在圖4A至圖4D之處理階段之後形成微電子裝置之方法之另一處理階段之圖2A至圖2D中展示之陣列區(圖5A)、數位線出口區(圖5B)、字線出口區(圖5C)及槽孔區(圖5D)之簡化部分縱向截面視圖。 圖6A至圖6D分別係在圖5A至圖5D之處理階段之後形成微電子裝置之方法之另一處理階段之圖2A至圖2D中展示之陣列區(圖6A)、數位線出口區(圖6B)、字線出口區(圖6C)及槽孔區(圖6D)之簡化部分縱向截面視圖。 圖7A至圖7D分別係在圖6A至圖6D之處理階段之後形成微電子裝置之方法之另一處理階段之圖2A至圖2D中展示之陣列區(圖7A)、數位線出口區(圖7B)、字線出口區(圖7C)及槽孔區(圖7D)之簡化部分縱向截面視圖。 圖8A至圖8D係處於形成微電子裝置之方法之另一處理階段之一額外微電子裝置結構之一陣列區(圖8A)、一數位線出口區(圖8B)、一字線出口區(圖8C)及一槽孔區(圖8D)之簡化部分縱向截面視圖。 圖9A至圖9D分別係在圖8A至圖8D之處理階段之後形成微電子裝置之方法之另一處理階段之圖8A至圖8D中展示之陣列區(圖9A)、數位線出口區(圖9B)、字線出口區(圖9C)及槽孔區(圖9D)之簡化部分縱向截面視圖。 圖10A至圖10D分別係在圖9A至圖9D之處理階段之後形成微電子裝置之方法之另一處理階段之圖8A至圖8D中展示之陣列區(圖10A)、數位線出口區(圖10B)、字線出口區(圖10C)及槽孔區(圖10D)之簡化部分縱向截面視圖。 圖11A至圖11D分別係在圖7A至圖7D之處理階段及圖10A至圖10D之處理階段之後形成微電子裝置之方法之另一處理階段之圖2A至圖2D中展示之陣列區(圖11A)、數位線出口區(圖11B)、字線出口區(圖11C)及槽孔區(圖11D)之簡化部分縱向截面視圖。 圖12A至圖12D分別係在圖11A至圖11D之處理階段之後形成微電子裝置之方法之另一處理階段之圖2A至圖2D中展示之陣列區(圖12A)、數位線出口區(圖12B)、字線出口區(圖12C)及槽孔區(圖12D)之簡化部分縱向截面視圖。 圖13A至圖13D分別係在圖13A至圖13D之處理階段之後形成微電子裝置之方法之另一處理階段之圖2A至圖2D中展示之陣列區(圖13A)、數位線出口區(圖13B)、字線出口區(圖13C)及槽孔區(圖13D)之簡化部分縱向截面視圖。 圖14A至圖14D分別係根據本發明之額外實施例之處於形成與本文中參考圖5A至圖7D及圖11A至圖12D描述相比採用一些不同處理動作且形成一些不同特徵之微電子裝置之一額外方法之處理階段之圖2A至圖2D中展示之陣列區(圖14A)、數位線出口區(圖14B)、字線出口區(圖14C)及槽孔區(圖14D)之簡化部分縱向截面視圖。 圖15係根據本發明之一實施例之一微電子裝置之一簡化部分平面圖。 圖16係根據本發明之一實施例之一電子系統之一簡化示意性方塊圖。
106:字線出口區
110:第一基底半導體結構
112:填充溝槽
114:第一隔離材料
120:字線
128:額外介電罩蓋結構
130:第二隔離材料
132:第三接觸結構
140:第三隔離材料
152:第五隔離材料
158:第二佈線階層
160:第二佈線結構
182:犧牲結構
190:第二微電子裝置結構總成
192:第二經連接隔離結構
195:延伸接觸結構
195B:第二群組
197:氣隙
197B:第二群組

Claims (17)

  1. 一種記憶體裝置，其包括： 一第一結構，其包括： 揮發性記憶體單元(volatile memory cells)； 數位線接觸件(digit line contacts)，其耦合至數位線，該等數位線耦合至該等揮發性記憶體單元，該等數位線接觸件實質上被第一氣隙(air gaps)水平圍繞且定位在數位線出口區之水平區域內，該等數位線出口區在一第一方向上自含該等揮發性記憶體單元之陣列區(array regions)水平偏移；及 該等數位線在該第一方向上水平延伸穿過該等陣列區且至該等數位線出口區；及 字線接觸件(word line contacts)，其耦合至字線，該等字線耦合至該等揮發性記憶體單元，該等字線接觸件實質上被第二氣隙水平圍繞；及 一第二結構，其垂直上覆並接合至該第一結構，該第二結構包括： 感測放大器電路系統，其耦合至該等數位線接觸件；及 字線驅動器電路系統，其耦合至該等字線接觸件。
  2. 如請求項1之記憶體裝置，其中該等第一氣隙個別地包括： 內水平邊界，其由該等數位線接觸件之一各別者的側面(sides)所界定；及 外水平邊界，其由介電材料之側壁所界定，該等數位線接觸件垂直延伸穿過該介電材料。
  3. 如請求項2之記憶體裝置，其中該等第一氣隙各別地自該等數位線接觸件之上邊界實質上連續垂直延伸至該等數位線之上表面。
  4. 如請求項1之記憶體裝置，其中： 該等字線接觸件定位在字線出口區之水平區域內，該等字線出口區在正交於該第一方向之一第二方向上自含該等揮發性記憶體單元之該等陣列區水平偏移；及 該等字線在該第二方向水平延伸穿過該等陣列區且至該等字線出口區。
  5. 如請求項4之記憶體裝置，其中該等第二氣隙個別地包括： 內水平邊界，其由該等字線接觸件之一各別者的側面所界定；及 外水平邊界，其由介電材料之側壁所界定，該等字線接觸件垂直延伸穿過該介電材料。
  6. 如請求項5之記憶體裝置，其中該等第二氣隙各別地自該等字線接觸件之上邊界實質上連續垂直延伸至垂直插置於且耦合至該等字線接觸件與該等字線之間的額外接觸件之上表面。
  7. 如請求項1之記憶體裝置，其中該等揮發性記憶體單元包括動態隨機存取記憶體(DRAM)單元。
  8. 如請求項7之記憶體裝置，其中與該等DRAM單元之存取裝置相比，該等DRAM單元之電容器被定位為相對垂直更靠近該感測放大器電路系統和該等字線驅動器電路系統。
  9. 如請求項8之記憶體裝置，其中與該感測放大器電路系統和該字線驅動器電路系統之電晶體的閘極電極相比，該感測放大器電路系統和該字線驅動器電路系統之該等電晶體的通道被定位為相對垂直更靠近該等DRAM單元之該等電容器。
  10. 一種記憶體裝置，其包括： 一陣列區，其包括： 揮發性記憶體單元； 數位線，其與該等揮發性記憶體單元可操作地相關聯且在一第一方向上水平延伸； 字線，其與該等揮發性記憶體單元可操作地相關聯且在正交於該第一方向之一第二方向上水平延伸；及 控制邏輯電路系統，其垂直上覆該等揮發性記憶體單元且包括感測放大器(SA)裝置及子字線驅動器(SWD)裝置； 數位線接觸區，其在該第一方向上水平相鄰該陣列區且包括： 數位線接觸件，其水平重疊水平延伸超過該陣列區的邊界之該等數位線的部分，該等數位線接觸件耦合該等數位線至該等SA裝置；及 氣隙，其水平包圍(circumscribing)且垂直重疊該等數位線接觸件，該等氣隙之各別者的一垂直高度係實質上等於該等數位線接觸件之各別者的一垂直高度；及 字線接觸區，其在該第二方向上水平相鄰該陣列區且包括： 字線接觸件，其水平重疊水平延伸超過該陣列區的該等邊界之該等字線的部分，該等字線接觸件耦合該等字線至該等SWD裝置；及 額外氣隙，其水平包圍且垂直重疊該等字線接觸件。
  11. 如請求項10之記憶體裝置，其中該等氣隙之下邊界由該等數位線之上表面所界定。
  12. 如請求項10之記憶體裝置，其中該等氣隙之各別者的一水平厚度在從約8 nm至約20nm之一範圍內。
  13. 如請求項10之記憶體裝置，其中該等額外氣隙之各別者的一垂直高度係實質上等於該等字線接觸件之各別者的一垂直高度。
  14. 如請求項13之記憶體裝置，其中該等額外氣隙之下邊界由自該等字線接觸件之下表面垂直延伸至該等字線之上表面的額外接觸件之上表面所界定。
  15. 如請求項10之記憶體裝置，其中該等額外氣隙之各別者的一水平厚度在從約8 nm至約20nm之一範圍內。
  16. 一種記憶體裝置，其包括： 一記憶體陣列結構，其包括： 一動態隨機存取記憶體(DRAM)單元陣列，該等DRAM單元分別包括垂直上覆且耦合至一存取裝置之一電容器； 數位線結構，其耦合至該DRAM單元陣列且在平行一第一方向上水平延伸； 數位線接觸結構，其在該第一方向上水平相鄰該DRAM單元陣列且耦合至該等數位線結構； 氣隙，其直接水平鄰近且實質上曝露該等數位線接觸結構之側壁； 字線結構，其耦合至該DRAM單元陣列且在平行正交於該第一方向之一第二方向上水平延伸； 字線接觸結構，其在該第二方向上水平相鄰該DRAM單元陣列且耦合至該等字線結構；及 額外氣隙，其直接水平鄰近且實質上曝露該等字線接觸結構之側壁，其中該等氣隙及該等額外氣隙具有實質上彼此相同的垂直高度；及 一控制電路系統結構，其垂直上覆且透過介電-介電鍵結(dielectric-to-dielectric bonds)附接至該記憶體陣列結構，該控制電路系統結構包括： 感測放大器(SA)電路系統，其耦合至該等數位線接觸結構；及 子字線驅動器(SWD)電路系統，其耦合至該等字線接觸結構。
  17. 如請求項16之記憶體裝置，其中： 該等氣隙之下邊界由該等數位線結構之上表面所界定；及 該等額外氣隙之額外下邊界由垂直插置於該等字線結構與該等字線接觸結構之間的額外接觸結構之上表面所界定。
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