TWI842118B - 包括接觸結構之微電子裝置、及相關記憶體裝置、電子系統及方法 - Google Patents

Abstract

一種微電子裝置包含一第一微電子裝置結構及附接至該第一微電子裝置結構之一第二微電子裝置結構。該第一微電子裝置結構包含：記憶體陣列，其等包含記憶體胞元，該等記憶體胞元包含存取裝置及儲存節點裝置；數位線，其等耦合至該等存取裝置且在一第一方向上延伸至一數位線出口區；及字線，其等耦合至該等存取裝置且在一第二方向上延伸至一字線出口區。該第二微電子裝置結構包含在該等記憶體胞元上方並與該等記憶體胞元電連通之控制邏輯裝置。該微電子裝置進一步包含個別地與該數位線出口區中之該等數位線接觸且與該等控制邏輯裝置之至少一些者電連通之接觸結構，該等接觸結構之至少一者包含：一第一橫截面積，其在該第一微電子裝置結構及該第二微電子裝置結構之一介面處；及一第二橫截面積，其在該等數位線之一者及該等接觸結構之該至少一者之一介面處，該第二橫截面積小於該第一橫截面積。亦描述相關微電子裝置、記憶體裝置、電子系統及方法。

Description

包括接觸結構之微電子裝置、及相關記憶體裝置、電子系統及方法

在各項實施例中，本發明大體上係關於微電子裝置設計及製造之領域。更具體而言，本發明係關於包括接觸結構之微電子裝置、及相關記憶體裝置、電子系統及方法。

微電子裝置設計者通常期望藉由減小個別特徵之尺寸及減小相鄰特徵之間的分離距離來增加一微電子裝置內之特徵之整合位準或密度。另外，微電子裝置設計者通常期望設計不僅緊湊，而且提供效能優點之架構，以及簡化、更容易且更便宜地製造設計。

一微電子裝置之一個實例係一記憶體裝置。記憶體裝置通常提供為電腦或其他電子裝置中之內部積體電路。存在諸多類型之記憶體裝置，包括(但不限於)揮發性記憶體裝置。一種類型之揮發性記憶體裝置係一動態隨機存取記憶體(DRAM)裝置。一DRAM裝置可包括一記憶體陣列，該記憶體陣列包括配置成在一第一水平方向上延伸之列及在一第二水平方向上延伸之行之DRAM胞元。在一種設計組態中，一個別DRAM胞元包括一存取裝置(例如，一電晶體)及電連接至存取裝置之一儲存節點裝置(例如，一電容器)。一DRAM裝置之DRAM胞元可透過沿著記憶體陣列之列及行配置且與DRAM裝置之一基礎控制邏輯結構內之控制邏輯裝置電連通之數位線及字線電存取。

已使用下伏於一DRAM裝置之一記憶體陣列之一基礎控制邏輯結構內之控制邏輯裝置來控制DRAM裝置之DRAM胞元上之操作。可提供憑藉佈線及接觸結構與耦合至DRAM胞元之數位線及字線電連通之基礎控制邏輯結構之控制邏輯裝置。不幸的是，用於在基礎控制邏輯結構上方形成記憶體陣列之處理條件(例如，溫度、壓力、材料)可限制基礎控制邏輯結構內之控制邏輯裝置之組態及效能。另外，基礎控制邏輯結構內採用之不同控制邏輯裝置之數量、尺寸及配置亦可能非期望地阻礙一記憶體裝置之大小(例如，水平佔據面積)之減小，及/或DRAM裝置之效能之改良(例如，更快的記憶體胞元開/關速度、更低的臨限值切換電壓要求、更快的資料傳送速率、更低的功率消耗)。

在一些實施例中，一種微電子裝置包含一第一微電子裝置結構及附接至該第一微電子裝置結構之一第二微電子裝置結構。該第一微電子裝置結構包含：記憶體陣列，其等包含記憶體胞元，該等記憶體胞元包含存取裝置及儲存節點裝置；數位線，其等耦合至該等存取裝置且在一第一方向上延伸至一數位線出口區；及字線，其等耦合至該等存取裝置且在一第二方向上延伸至一字線出口區。該第二微電子裝置結構包含在該等記憶體胞元上方並與該等記憶體胞元電連通之控制邏輯裝置。該微電子裝置進一步包含個別地與該數位線出口區中之該等數位線接觸且與該等控制邏輯裝置之至少一些者電連通之接觸結構，該等接觸結構之至少一者包含：一第一橫截面積，其在該第一微電子裝置結構及該第二微電子裝置結構之一介面處；及一第二橫截面積，其在數位線之一者及該等接觸結構之該至少一者之一介面處，該第二橫截面積小於該第一橫截面積。

在其他實施例中，一種記憶體裝置包含陣列區，該等陣列區個別地包含：記憶體胞元，其等包含存取裝置及儲存節點裝置；數位線，其等耦合至該等存取裝置且在一第一方向上延伸；字線，其等耦合至該等存取裝置且在正交於該第一方向之一第二方向上延伸；及控制邏輯裝置，其等在該等記憶體胞元上方並與該等記憶體胞元電連通。該記憶體裝置進一步包含在該第一方向上與該等陣列區水平交替之數位線出口區。該等數位線出口區個別地包含：該等數位線之部分，其等延伸超過與其等鄰近之該等陣列區；及第一深接觸結構，其等個別地包含：一第一部分，其與一數位線接觸；一第二部分，其與該第一部分接觸；及一第三部分，其與該第二部分接觸，該第二部分在該第二部分與該第三部分之間之一介面處具有大於該第三部分之一水平橫截面積。該記憶體裝置進一步包含在該第二方向上與該等陣列區水平交替之字線出口區。該等字線出口區個別地包含：該等字線之部分，其等延伸超過與其等鄰近之該等陣列區；第二深接觸結構，其等個別地包含：一第一額外部分，其與一字線接觸；一第二額外部分，其與該第一額外部分接觸；及一第三額外部分，其與該第二額外部分接觸，該第二額外部分在該第二額外部分與該第三額外部分之間之一介面處具有大於該第三額外部分之一額外水平橫截面積。

在又其他實施例中，一種形成一微電子裝置之方法包含形成一微電子裝置結構，該微電子裝置結構包含：記憶體胞元；數位線；至少一種隔離材料，其覆蓋並環繞該等記憶體胞元及該等數位線；第一接觸結構，其等與該等數位線接觸且個別地包含錐形側壁；及第二接觸結構，其等垂直延伸穿過該至少一種隔離材料且與該等第一接觸結構接觸，該等第二接觸結構之各者包含在其與該等第一接觸結構接觸之一下端處小於在其上端處之一尺寸。該方法進一步包含：形成一額外微電子裝置結構，其包含控制邏輯裝置及覆蓋並環繞該等控制邏輯裝置之至少一種額外隔離材料；將該額外微電子裝置結構附接至該微電子裝置結構以形成一總成，該等控制邏輯裝置上覆於該總成內之該等記憶體胞元；及形成延伸穿過該至少一種額外隔離材料且至該等第二接觸結構之第三接觸結構。

在額外實施例中，一種電子系統包含：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦合至該處理器裝置。該記憶體裝置包含：一陣列區，其包含記憶體胞元、奇數數位線、偶數數位線、奇數字線及偶數字線；及一第一數位線出口子區，其在該陣列區之一第一側上且包含與該等奇數數位線接觸之第一深接觸結構之一第一群組。該第一群組之該等第一深接觸結構個別地包含：一第一接觸結構，其與該等奇數數位線之一者接觸；一第二接觸結構，其與該第一接觸結構接觸且具有大於該第一接觸結構之最上水平區域之一最上水平區域；及一第三接觸結構，其與該第二接觸結構接觸且具有小於該第二接觸結構之該最上水平區域之一最下水平區域。該記憶體裝置進一步包含：一第二數位線出口子區，其在該陣列區之與該第一側相對之一第二側上，該第二數位線出口子區包含與該等偶數數位線接觸之第一深接觸結構之一第二群組；一第一字線出口子區，其在該陣列區之一第三側上且包含與該等奇數字線接觸之第二深接觸結構之一第一群組；一第二字線出口子區，其在該陣列區之與該第三側相對之一第四側上，該第二字線出口子區包含與該等偶數字線接觸之第二深接觸結構之一第二群組；及控制邏輯裝置，其等垂直上覆於該等記憶體胞元並與該等記憶體胞元電連通。

在進一步實施例中，一種微電子裝置包含：記憶體陣列，其等包含記憶體胞元；數位線，其等耦合至該等記憶體胞元且在一第一水平方向上延伸；字線，其等耦合至該等記憶體胞元且在一第二水平方向上延伸；及數位線出口區，其等在該第一水平方向上與該等記憶體陣列交替。各數位線出口區個別地包含：一第一數位線出口子區，其包括與該等數位線之奇數者接觸之第一深接觸結構，在該第二水平方向上彼此水平相鄰之第一深接觸結構之至少一些者在該第一水平方向上彼此水平偏移；及一第二數位線出口子區，其包括與該等數位線之偶數者接觸之額外第一深接觸結構。該微電子裝置進一步包含在該第二水平方向上與該等記憶體陣列交替之字線出口區。各字線出口區個別地包含：一第一字線出口子區，其包括與該等字線之奇數者接觸之第二深接觸結構；及一第二字線出口子區，其包括與該等字線之偶數者接觸之額外第二深接觸結構。

優先權主張

本申請案主張2021年10月13日申請、標題為「MICROELECTRONIC DEVICES INCLUDING CONTACT STRUCTURES，AND RELATED MEMORY DEVICES，ELECTRONIC SYSTEMS，AND METHODS」之美國專利申請案第17/500,599號之申請日之權益，該案之揭示內容之全文特此以引用的方式併入本文中。

以下描述提供諸如材料組合物、形狀及大小之具體細節，以便提供對本發明之實施例之一透徹描述。然而，一般技術者將理解，可在不採用此等具體細節之情況下實踐本發明之實施例。實際上，本發明之實施例可結合工業中採用之習知微電子裝置製造技術來實踐。另外，下文所提供之描述未形成用於製造一微電子裝置(例如，一記憶體裝置)之一完整程序流程。下文所描述之結構未形成一完整微電子裝置。下文僅詳細描述理解本發明之實施例所必需之彼等程序動作及結構。由該等結構形成一完整微電子裝置之額外動作可藉由習知製造技術來執行。

本文中所呈現之圖式僅用於闡釋性目的，且並不意謂著任何特定材料、組件、結構、裝置或系統之實際視圖。由於例如製造技術及/或容限，預期圖式中所描繪之形狀之變動。因此，本文中所描述之實施例不應被解釋為限於如所繪示之特定形狀或區，而是包括例如起因於製造之形狀偏差。例如，繪示或描述為箱形之一區可具有粗糙及/或非線性特徵，且繪示或描述為圓形之一區可包括一些粗糙及/或線性特徵。此外，所繪示之銳角可為圓角，且反之亦然。因此，圖中所繪示之區本質上係示意性的，且其等形狀並不意欲於繪示一區之精確形狀且不限制本發明申請專利範圍之範疇。圖式不一定按比例繪製。另外，圖之間共有之元件可保留相同數字符號。

如本文中所使用，術語「記憶體裝置」意謂並包括展現記憶體功能性，但不一定限於記憶體功能性之微電子裝置。換言之，且僅藉由實例，術語「記憶體裝置」不僅意謂並包括習知記憶體(例如，習知揮發性記憶體，諸如習知動態隨機存取記憶體(DRAM))；習知非揮發性記憶體，諸如習知NAND記憶體)，而且包括一特定應用積體電路(ASIC) (例如，一系統單晶片(SoC))、組合邏輯及記憶體之一微電子裝置以及併入記憶體之一圖形處理單元(GPU)。

如本文中所使用，術語「經組態」係指至少一個結構及至少一個設備之一或多者之以一預定方式促進該結構及該設備之一或多者之操作的一大小、形狀、材料組合物、定向及配置。

如本文中所使用，術語「垂直」、「縱向」、「水平」及「橫向」係關於一結構之一主平面且不一定由地球之重力場界定。一「水平」或「橫向」方向係實質上平行於該結構之主平面之一方向，而一「垂直」或「縱向」方向係實質上垂直於該結構之主平面之一方向。該結構之主平面由該結構之一表面界定，該表面相較於該結構之其他表面具有一相對較大面積。參考圖，一「水平」或「橫向」方向可垂直於一所指示「Z」軸，且可平行於一所指示「X」軸及/或平行於一所指示「Y」軸；且一「垂直」或「縱向」方向可平行於一所指示「Z」軸，可垂直於一所指示「X」軸，且可垂直於一所指示「Y」軸。

如本文中所使用，描述為彼此「相鄰」之特徵(例如，區、結構、裝置)意謂並包括定位成彼此最接近(例如，最靠近)之所揭示識別碼(或若干識別碼)之特徵。可將未匹配「相鄰」特徵之所揭示識別碼(或若干識別碼)之額外特徵(例如，額外區、額外結構、額外裝置)安置於「相鄰」特徵之間。換言之，「相鄰」特徵可定位成彼此直接鄰近，使得無其他特徵介入「相鄰」特徵之間；或「相鄰」特徵可定位成彼此間接鄰近，使得具有不同於與至少一個「相鄰」特徵相關聯之識別碼之一識別碼之至少一個特徵定位於「相鄰」特徵之間。因此，描述為彼此「垂直相鄰」之特徵意謂並包括定位成彼此最垂直接近(例如，最垂直靠近)之所揭示識別碼(或若干識別碼)之特徵。此外，描述為彼此「水平相鄰」之特徵意謂並包括定位成彼此最水平接近(例如，最水平靠近)之所揭示識別碼(或若干識別碼)之特徵。

如本文中所使用，為便於描述，諸如「在…下面」、「在…下方」、「下」、「底部」、「在…上方」、「上」、「頂部」、「前」、「後」、「左」、「右」及類似者之空間相對術語可用來描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所繪示。除非另有指定，否則空間相對術語意欲於除圖中所描繪之定向之外亦涵蓋材料之不同定向。例如，若圖中之材料反轉，則描述為「在」其他元件或特徵「下方」或「下面」或「下」或「底部上」之元件將定向成「在」其他元件或特徵「上方」或「頂部上」。因此，取決於使用術語之背景內容，術語「在…下方」可涵蓋上方及下方兩個定向，此對於一般技術者而言將係顯而易見的。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉等)且相應地解釋本文中所使用之空間相對描述符。

如本文中所使用，單數形式「一」、「一個」及「該」亦意欲於包括複數形式，除非背景內容清楚地另有指示。

如本文中所使用，「及/或」包括相關聯所列項目之一或多者之任何及所有組合。

如本文中所使用，片語「耦合至」係指彼此可操作地連接，諸如透過一直接歐姆連接或透過一間接連接(例如，憑藉另一結構)電連接之結構。

如本文中所使用，關於一給定參數、性質或條件之術語「實質上」意謂並包括一般技術者將理解給定參數、性質或條件在一變異程度(諸如在可接受容限內)下滿足之一程度。藉由實例，取決於實質上滿足之特定參數、性質或條件，該參數、性質或條件可至少90.0%滿足、至少95.0%滿足、至少99.0%滿足、至少99.9%滿足或甚至100.0%滿足。

如本文中所使用，關於一特定參數之一數值之「約」或「近似」包括該數值及一般技術者將理解在特定參數之可接受容限內的數值之變異程度。例如，關於一數值之「約」或「近似」可包括在自該數值之90.0%至110.0%之一範圍內(諸如在自該數值之95.0%至105.0%之一範圍內、在自該數值之97.5%至102.5%之一範圍內、在自該數值之99.0%至101.0%之一範圍內、在自該數值之99.5%至100.5%之一範圍內或在自該數值之99.9%至100.1%之一範圍內)之額外數值。

如本文中所使用，「導電材料」意謂並包括導電材料，諸如以下一或多者：金屬(例如，鎢(W)、鈦(Ti)、鉬(Mo)、鈮(Nb)、釩(V)、鉿(Hf)、鉭(Ta)、鉻(Cr)、鋯(Zr)、鐵(Fe)、釕(Ru)、鋨(Os)、鈷(Co)、銠(Rh)、銥(Ir)、鎳(Ni)、鈀(Pa)、鉑(Pt)、銅(Cu)、銀(Ag)、金(Au)、鋁(Al))、合金(例如，鈷基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、鎂(Mg)基合金、Ti基合金、一鋼、一低碳鋼、一不鏽鋼)、含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)及一導電摻雜半導體材料(例如，導電摻雜多晶矽、導電摻雜鍺(Ge)、導電摻雜矽鍺(SiGe))。另外，一「導電結構」意謂並包括由導電材料形成並包括該導電材料之一結構。

如本文中所使用，「絕緣材料」意指並包括電絕緣材料，諸如以下一或多者：至少一種介電氧化物材料(例如，氧化矽(SiO _x)、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、氧化鋁(AlO _x)、氧化鉿(HfO _x)、氧化鈮(NbO _x)、氧化鈦(TiO _x)、氧化鋯(ZrO _x)、氧化鉭(TaO _x)及氧化鎂(MgO _x)之一或多者)、至少一種介電氮化物材料(例如，氮化矽(SiN _y))、至少一種介電氮氧化物材料(例如，氮氧化矽(SiO _xN _y))、至少一種介電碳氧化物材料(例如，碳氧化矽(SiO _xC _y))、至少一種氫化介電碳氧化物材料(例如，氫化碳氧化矽(SiC _xO _yH _z))及至少一種介電碳氮氧化物材料(例如，碳氮化矽(SiO _xC _zN _y))。本文中包括「x」、「y」及「z」之一或多者之式(例如，SiO _x、AlO _x、HfO _x、NbO _x、TiO _x、SiN _y、SiO _xN _y、SiO _xC _y、SiC _xO _yH _z、SiO _xC _zN _y)表示針對另一元素(例如，Si、Al、Hf、Nb、Ti)之每個原子含有一種元素之「x」個原子、又一元素之「y」個原子及一額外元素(若有)之「z」個原子之一平均比率之一材料。因為式表示相對原子比率而非嚴格的化學結構，所以一絕緣材料可包含一或多種化學計量化合物及/或一或多種非化學計量化合物，且「x」、「y」及「z」(若有)之值可為整數或可為非整數。如本文中所使用，術語「非化學計量化合物」意謂並包括具有無法由明確定義之自然數之一比率表示且違反定比定律之一元素組合物之一化學化合物。另外，一「絕緣結構」意謂並包括由絕緣材料形成並包括該絕緣材料之一結構。

如本文中所使用，術語「均質」意謂一特徵(例如，一材料、一結構)中包括之元素之相對量貫穿該特徵之不同部分(例如，不同水平部分、不同垂直部分)不變。相反，如本文中所使用，術語「異質」意謂一特徵(例如，一材料、一結構)中包括之元素之相對量貫穿該特徵之不同部分變動。若一特徵係異質的，則該特徵中包括之一或多種元素之量可貫穿該特徵之不同部分逐步變動(例如，突然變化)，或可連續變動(例如，漸進變化，諸如線性、抛物線)。例如，該特徵可由至少兩種不同材料之一堆疊形成並包括該堆疊。

除非背景內容另有指示，否則本文中所描述之材料可藉由任何合適技術來形成，包括(但不限於)旋塗、毯覆式塗佈、化學氣相沈積(CVD)、電漿增強型CVD (PECVD)、原子層沈積(ALD)、電漿增強型ALD (PEALD)、物理氣相沈積(PVD) (例如，濺鍍)或磊晶生長。取決於待形成之特定材料，一般技術者可選擇用於沈積或生長該材料之技術。另外，除非背景內容另有指示，否則本文中所描述之材料之移除可藉由任何合適技術來完成，包括(但不限於)蝕刻(例如，乾式蝕刻、濕式蝕刻、氣相蝕刻)、離子銑削、研磨平坦化(例如，化學機械平坦化(CMP))或其他已知方法。

根據本文中所描述之實施例，一種微電子裝置包含附接至一第二微電子裝置結構之一第一微電子裝置結構。該第一微電子裝置結構包含一陣列區，該陣列區包含記憶體陣列，各記憶體陣列包含記憶體胞元。該第二微電子裝置結構包含垂直上覆於該等記憶體陣列之該等記憶體胞元之控制邏輯裝置且包括用於實現該等記憶體胞元之一或多個控制操作之裝置。一插座區自該陣列區及該等控制邏輯裝置水平偏移且包括額外控制邏輯裝置及用於將該微電子裝置之一或多個組件耦合至後段製程(BEOL)結構之結構。該第一微電子裝置結構之該等記憶體胞元包含存取裝置及儲存節點裝置。該等存取裝置耦合至在一第一水平方向上延伸之字線及在一第二水平方向上延伸之數位線。該等數位線延伸至定位於該陣列區之周邊邊緣之外之數位線出口區且該等字線延伸至定位於該陣列區之周邊邊緣之外之字線出口區。

在該數位線出口區內，該等數位線個別地由用於提供至其之電連接之接觸結構及例如控制邏輯電路系統(例如，驅動電路系統)、一電源或另一結構接觸。該數位線出口區中之該等接觸結構包含錐形側壁使得在將該第二微電子裝置結構附接至該第一微電子裝置結構期間或之後，該等接觸結構在與該等數位線接觸之部分處維持一所要相對較小節距且在形成至該第二微電子裝置結構內之導電結構之接觸件之部分處維持一相對較大節距。該相對較小節距促進形成該等數位線以具有一所要較小(例如，較緊密)節距，而無與該等接觸結構之非期望電短路相鄰數位線，且該相對較大節距促進形成一足夠大的著陸區域以用於形成至該第二微電子裝置結構之導電結構之接觸件且補償在將該第二微電子裝置結構附接至該第一微電子裝置結構期間之未對準及未配準誤差。另外，在一些實施例中，該等接觸結構以一交錯圖案耦合至該等數位線以促進將該等接觸結構形成為節距大於該等數位線。

在該字線出口區內，該等字線個別地由用於提供至其之電連接之額外接觸結構及例如控制邏輯電路系統(例如，驅動電路系統)、一電源或另一結構接觸。該字線出口區中之額外接觸結構包含錐形側壁使得在將該第二微電子裝置結構附接至該第一微電子裝置結構期間或之後，該等額外接觸結構在與該等字線接觸之部分處維持一所要相對較小節距且在形成至該第二微電子裝置結構內之導電結構之接觸件之部分處維持一相對較大節距。該相對較小節距促進形成該等字線以具有一所要較小(例如，較緊密)節距，而無與該等額外接觸結構之非期望電短路相鄰字線，且該相對較大節距促進形成一足夠大的著陸區域以用於形成至該第二微電子裝置結構之導電結構之接觸件且補償在將該第二微電子裝置結構附接至該第一微電子裝置結構期間之未對準及未配準誤差。另外，在一些實施例中，該等額外接觸結構以一交錯圖案耦合至該等字線以促進將該等接觸結構形成為節距大於該等字線。

圖1至圖12B係繪示根據本發明之實施例的形成一微電子裝置(例如，一記憶體裝置，諸如一DRAM裝置)之一方法之不同處理階段之各種視圖(下文將進一步詳細描述)。藉助下文所提供之描述，對於一般技術者將顯而易見的是，本文中所描述之方法可用於形成各種裝置及電子系統。換言之，只要期望形成一微電子裝置，便可使用本發明之方法。藉助下文所提供之描述，對於一般技術者將顯而易見的是，本文中所描述之方法及結構可用來形成各種裝置及電子系統。

圖1係根據本發明之實施例的一第一微電子裝置結構100 (例如，一第一晶圓)在形成一微電子裝置(例如，一記憶體裝置，諸如一DRAM裝置)之一方法之一早期處理階段之一簡化平面視圖。如圖1中所展示，第一微電子裝置結構100可經形成以包括：陣列區102A至102I (統稱為陣列區102)；數位線出口區104 (亦被稱為「數位線接觸插座區」)，其等插置於在一第一水平方向(例如，Y方向)上彼此水平相鄰之陣列區102之對之間；字線出口區106 (亦被稱為「字線接觸插座區」)，其等插置於在正交於第一水平方向之一第二水平方向(例如，X方向)上彼此水平相鄰之陣列區102之額外對之間；及一或多個插座區108 (亦被稱為「後段製程(BEOL)接觸插座區」)，其在第一水平方向及第二水平方向之一或多者上與陣列區102之一些者水平相鄰。陣列區102、數位線出口區104、字線出口區106及插座區108各在下文進一步詳細描述。

第一微電子裝置結構100之陣列區102可包含第一微電子裝置結構100之水平區域，該等水平區域經組態及定位以具有隨後形成在其等水平邊界內之記憶體胞元陣列(例如，DRAM胞元陣列)，如下文進一步詳細描述。另外，陣列區102亦可經組態及定位以具有隨後形成在其等水平邊界內之控制邏輯裝置之可期望配置，亦如下文進一步詳細描述。待形成在陣列區102之水平邊界內之控制邏輯裝置可經形成為自待形成在陣列區102之水平邊界內之記憶體胞元垂直偏移(例如，在Z方向上)。

第一微電子裝置結構100可經形成以包括所要數量之陣列區102。為了清楚及易於理解圖式及相關描述，圖1將第一微電子裝置結構100描繪為經形成以包括九(9)個陣列區102：一第一陣列區102A、一第二陣列區102B、一第三陣列區102C、一第四陣列區102D、一第五陣列區102E、一第六陣列區102F、一第七陣列區102G、一第八陣列區102H及一第九陣列區102I。如圖1中所展示，第一陣列區102A可在X方向上與第四陣列區102D水平相鄰，且可在Y方向上與第二陣列區102B水平相鄰；第二陣列區102B可在Y方向上與第一陣列區102A及第三陣列區102C水平相鄰，且可在X方向上與第五陣列區102E水平相鄰；第三陣列區102C可在X方向上與第六陣列區102F水平相鄰，且可在Y方向上與第二陣列區102B水平相鄰；第四陣列區102D可在X方向上與第一陣列區102A及第七陣列區102G水平相鄰，且可在Y方向上與第五陣列區102E水平相鄰；第五陣列區102E可在X方向上與第二陣列區102B及第八陣列區102H水平相鄰，且可在Y方向上與第四陣列區102D及第六陣列區102F水平相鄰；第六陣列區102F可在X方向上與第三陣列區102C及第九陣列區102I水平相鄰，且可在Y方向上與第五陣列區102E水平相鄰；第七陣列區102G可在X方向上與第四陣列區102D水平相鄰，且可在Y方向上與第八陣列區102H水平相鄰；第八陣列區102H可在X方向上與第五陣列區102E水平相鄰，且可在Y方向上與第七陣列區102G及第九陣列區102I水平相鄰；且第九陣列區102I可在X方向上與第六陣列區102F水平相鄰，且可在Y方向上與第八陣列區102H水平相鄰。在額外實施例中，第一微電子裝置結構100經形成以包括不同數目個陣列區102。例如，第一微電子裝置結構100可經形成以包括大於九(9)個陣列區102，諸如大於或等於十六(16)個陣列區102、大於或等於三十二(32)個陣列區102、大於或等於六十四(64)個陣列區102、大於或等於一百二十八(128)個陣列區102、大於或等於二百五十六(256)個陣列區102、大於或等於五百一十二(512)個陣列區102或大於或等於一千零二十四(1024)個陣列區102。

另外，第一微電子裝置結構100可經形成以包括陣列區102之一所要分佈。如圖1中所展示，在一些實施例中，第一微電子裝置結構100經形成以包括在X方向上延伸之陣列區102之列103及在Y方向上延伸之陣列區102之行105。陣列區102之列103可例如包括：一第一列103，其包括第一陣列區102A、第四陣列區102D及第七陣列區102G；一第二列103，其包括第二陣列區102B、第五陣列區102E及第八陣列區102H；及一第三列103，其包括第三陣列區102C、第六陣列區102F及第九陣列區102I。陣列區102之行105可例如包括：一第一行105，其包括第一陣列區102A、第二陣列區102B及第三陣列區102C；一第二行105，其包括第四陣列區102D、第五陣列區102E及第六陣列區102F；及一第三行105，其包括第七陣列區102G、第八陣列區102H及第九陣列區102I。

繼續參考圖1，第一微電子裝置結構100之數位線出口區104可包含第一微電子裝置結構100之水平區域，該等水平區域經組態及定位以使至少一些隨後形成之數位線(例如，位元線、資料線)水平終止於其中。針對一個別數位線出口區104，與位於數位線出口區104側面(例如，在Y方向上之相對邊界處)之陣列區102可操作地相關聯之至少一些隨後形成之數位線可具有數位線出口區104之水平邊界內之端部。另外，數位線出口區104亦可經組態及定位以包括接觸結構及佈線結構，其等之水平邊界與至少一些該等隨後形成之數位線可操作地相關聯。如下文進一步詳細描述，待形成在數位線出口區104內之一些接觸結構可將該等隨後形成之數位線耦合至隨後形成在陣列區102內之控制邏輯裝置(例如，感測放大器(SA)裝置)之控制邏輯電路系統。如圖1中所展示，在一些實施例中，數位線出口區104在X方向上水平延伸，且在Y方向上水平插置於陣列區102之水平相鄰(例如，在Y方向上)列103之間。數位線出口區104可例如在Y方向上與陣列區102之列103水平交替(例如，在Y方向上)。換言之，一數位線出口區104可水平介入(例如，在Y方向上)陣列區102之同一行105內之水平相鄰(例如，在Y方向上)陣列區102之間。

數位線出口區104可劃分成包括第一數位線出口子區104A及第二數位線出口子區104B之數位線出口區104之多個群組。在一些實施例中，第一數位線出口子區104A在Y方向上與第二數位線出口子區104B水平交替。在一些實施例中，水平相鄰(例如，在X方向上)數位線出口區104係實質上相同的(例如，包含第一數位線出口子區104A或第二數位線出口子區104B之一者)。換言之，水平介於陣列區102之水平相鄰(例如，在Y方向上)列103之間(例如，在Y方向上)的數位線出口區104可包括第一數位線出口子區104A或第二數位線出口子區104B之一者。水平介於陣列區102之水平相鄰(例如，在Y方向上)列103之另一對之間(例如，在Y方向上)的數位線出口區104可包括第一數位線出口子區104A或第二數位線出口子區104B之另一者。在一些實施例中，彼此水平對準(例如，在Y方向上)之數位線出口區104可包括第一數位線出口子區104A或第二數位線出口子區104B之相同者。彼此水平對準(例如，在X方向上)且定位於陣列區102之同一行105內之數位線出口區104可包含第一數位線出口子區104A及第二數位線出口子區104B之交替者。在一些實施例中，陣列區102之各者個別地包括在其第一側上與陣列區102水平相鄰(例如，在Y方向上)之第一數位線出口子區104A之一者及在其第二相對側上與陣列區102水平相鄰(例如，在Y方向上)之第二數位線出口子區104B之一者。

如下文進一步詳細描述，一個別第一數位線出口子區104A可經組態及定位以促進可操作地相關聯於一對水平相鄰(例如，在Y方向上)陣列區102之一個(1)陣列區102 (例如，第二陣列區102B)的數位線(例如，奇數數位線或偶數數位線)之一群組與控制邏輯裝置(例如，SA裝置)之一群組之間之電連接，且亦促進可操作地相關聯於該對水平相鄰陣列區102之一額外陣列區102 (例如，第三陣列區102C)的額外數位線(例如，額外奇數數位線或額外偶數數位線)之一額外群組與額外控制邏輯裝置(例如，額外SA裝置)之一額外群組之間之電連接。另外，亦如下文進一步詳細描述，一個別第二數位線出口子區104B可經組態及定位以促進可操作地相關聯於另一陣列區102 (例如，第一陣列區102A)的進一步數位線之一群組與進一步控制邏輯裝置之一群組之間之電連接，且亦促進可操作地相關聯於陣列區102 (例如，第二陣列區102B)的又進一步數位線之一群組與又進一步控制邏輯裝置之一群組之間之電連接。

仍然參考圖1，第一微電子裝置結構100之字線出口區106可包含第一微電子裝置結構100之水平區域，該等水平區域經組態及定位以使至少一些隨後形成之字線(例如，存取線)水平終止於其中。針對一個別字線出口區106，與位於字線出口區106側面(例如，在X方向上之相對邊界處)之陣列區102可操作地關聯之至少一些隨後形成之字線可具有字線出口區106之水平邊界內之端部。另外，字線出口區106亦可經組態及定位以在其等水平邊界內包括與該等隨後形成之字線可操作地相關聯之接觸結構及佈線結構。如下文進一步詳細描述，待形成在字線出口區106內之一些接觸結構可將該等隨後形成之字線耦合至隨後形成在陣列區102內之額外控制邏輯裝置(例如，子字線驅動器(SWD)裝置)之控制邏輯電路系統。如圖1中所展示，在一些實施例中，字線出口區106在Y方向上水平延伸，且在X方向上水平插置於陣列區102之水平相鄰行105之間。字線出口區106可例如在X方向上與陣列區102之行105水平交替。

字線出口區106可劃分成包括第一字線出口子區106A及第二字線出口子區106B之字線出口區106之多個群組。在一些實施例中，第一字線出口子區106A在X方向上與第二字線出口子區106B水平交替。在一些實施例中，水平相鄰(例如，在Y方向上)字線出口區106係實質上相同的(例如，包括第一字線出口子區106A或第二字線出口子區106B之一者)。換言之，水平介於(例如，在X方向上)陣列區102之水平相鄰(例如，在Y方向上)行105之間的字線出口區106可包括第一字線出口子區106A或第二字線出口子區106B之一者。水平介於(例如，在X方向上)陣列區102之另一對水平相鄰(例如，在X方向上)行105之間的字線出口區106可包括第一字線出口子區106A或第二字線出口子區106B之另一者。在一些實施例中，彼此水平對準(例如，在X方向上)之字線出口區106可包括第一字線出口子區106A或第二字線出口子區106B之相同者。彼此水平對準(例如，在Y方向上)且定位於陣列區102之同一列103內之字線出口區106可包含第一字線出口子區106A及第二字線出口子區106B之交替者。在一些實施例中，陣列區102之各者個別地包括在其第一側上與陣列區102水平相鄰(例如，在X方向上)之第一字線出口子區106A之一者及在其第二相對側上與陣列區102水平相鄰(例如，在Y方向上)之第二字線出口子區106B之一者。因此，在一些實施例中，一個別陣列區102可與第一字線出口子區106A之一者及第二字線出口子區106B之一者水平相鄰(例如，在X方向上)，且與第一數位線出口子區104A之一者及第二數位線出口子區104B之一者水平相鄰(例如，在Y方向上)。

如下文進一步詳細描述，一個別第一字線出口子區106A可經組態及定位以促進可操作地相關聯於一對水平相鄰(例如，在X方向上)陣列區102之一個(1)陣列區102 (例如，第四陣列區102D)的字線(例如，奇數字線或偶數字線)之一群組與控制邏輯裝置(SWD裝置)之一群組之間之電連接，且亦促進可操作地相關聯於該對水平相鄰陣列區102之另一陣列區102 (例如，第七陣列區102G)的額外字線(例如，額外奇數字線或額外偶數字線)之一群組與額外控制邏輯裝置(例如，額外SWD裝置)之一群組之間之電連接。另外，亦如下文進一步詳細描述，一個別第二字線出口子區106B可經組態及定位以促進可操作地相關聯於一(1)個陣列區102 (例如，第四陣列區102D)的進一步字線之一群組與進一步控制邏輯裝置之一群組之間之電連接，且亦促進可操作地相關聯於一進一步陣列區102 (例如，第一陣列區102A)的又進一步字線之一群組與又進一步控制邏輯裝置之一群組之間之電連接。

繼續參考圖1，第一微電子裝置結構100之插座區108可包含第一微電子裝置結構100之水平區域，該等水平區域經組態及定位以促進隨後形成之控制邏輯電路系統與額外隨後形成之結構(例如，BEOL結構)之間之電連接(例如，憑藉形成在其水平邊界內之接觸結構及佈線結構)，如下文進一步詳細描述。插座區108可與陣列區102之一或多個群組之一或多個周邊水平邊界水平相鄰(例如，在Y方向上、在X方向上)。為了清楚及易於理解圖式及相關描述，圖1將第一微電子裝置結構100描繪為經形成以包括與第三陣列區102C、第六陣列區102F及第九陣列區102I之一共用水平邊界水平相鄰之一個(1)插座區108。然而，第一微電子裝置結構100可經形成以包括不同數量及不同水平位置之(若干)插座區108之一一或多者。作為一非限制性實例，插座區108可與陣列區102之一不同群組之一共用水平邊界(例如，第七陣列區102G、第八陣列區102H及第九陣列區102I之一共用水平邊界；第一陣列區102A、第四陣列區102D及第七陣列區102G之一共用水平邊界；第一陣列區102A、第二陣列區102B及第三陣列區102C之一共用水平邊界)水平相鄰。作為另一非限制性實例，第一微電子裝置結構100可經形成以包括與陣列區102之彼此不同之群組水平相鄰之多個(例如，複數個、多於一個)插座區108。在一些實施例中，多個插座區108共同實質上水平環繞(例如，實質上水平包圍)陣列區102。

圖2A至圖2D繪示先前參考圖1所描述之第一微電子裝置結構100之不同區之簡化、部分縱向橫截面視圖。圖2A繪示自穿過圖1之截面線A-A截取的第一微電子裝置結構100之陣列區102之一者(例如，第一陣列區102A)之Y方向(以便描繪一XZ平面)之視角的一簡化、部分縱向橫截面視圖。圖2B繪示自穿過圖1之截面線B-B截取的第一微電子裝置結構100之數位線出口區104之一者之Y方向(以便描繪一XZ平面)視角的一簡化、部分縱向橫截面視圖。圖2C繪示自穿過圖1之截面線C-C截取的第一微電子裝置結構100之字線出口區106之一者之X方向(以便描繪一YZ平面)視角的一簡化、部分縱向橫截面視圖。圖2D繪示自穿過圖1之截面線D-D截取的第一微電子裝置結構100之插座區108之一者之X方向(以便描繪一YZ平面)視角的一簡化、部分縱向橫截面視圖。

共同參考圖2A至圖2D，第一微電子裝置結構100可經形成以包括一第一基底半導體結構110、填充溝槽112及一第一隔離材料114。填充溝槽112垂直延伸(例如，在Z方向上)至第一基底半導體結構110中。第一隔離材料114覆蓋並環繞第一基底半導體結構110之表面。

第一基底半導體結構110包含第一微電子裝置結構100之額外特徵(例如，材料、結構、裝置)形成於其上之一基底材料或構造。第一基底半導體結構110可包含一半導體結構(例如，一半導體晶圓)，或一支撐結構上之一基底半導體材料。例如，第一基底半導體結構110可包含一習知矽基板(例如，一習知矽晶圓)，或包含一半導體材料之另一塊體基板。在一些實施例中，第一基底半導體結構110包含一矽晶圓。第一基底半導體結構110可包括形成於其中及/或其上之一或多個層、結構及/或區。

填充溝槽112可包含第一基底半導體結構110內之至少部分(例如，實質上)填充有第一隔離材料114之溝槽(例如，開口、通孔、孔隙)。填充溝槽112可例如用作第一基底半導體結構110內之淺溝槽隔離(STI)結構。填充溝槽112可經形成以部分(例如，不完全)垂直延伸穿過第一基底半導體結構110。填充溝槽112之各者可經形成以展現實質上相同於填充溝槽112之各其他者之尺寸及形狀，或填充溝槽112之至少一者可經形成以展現不同於填充溝槽112之至少一其他者之尺寸及形狀之一或多者。作為一非限制性實例，填充溝槽112之各者可經形成以展現實質上相同於填充溝槽112之各其他者之(若干)垂直尺寸及(若干)垂直橫截面形狀，或填充溝槽112之至少一者可經形成以展現不同於填充溝槽112之至少一其他者之(若干)垂直尺寸及(若干)垂直橫截面形狀之一或多者。在一些實施例中，填充溝槽112皆經形成以垂直延伸至第一基底半導體結構110內之實質上相同深度並終止於該深度處。在額外實施例中，與填充溝槽112之至少一其他者相比，填充溝槽112之至少一者經形成以垂直延伸至第一基底半導體結構110內之一相對較深深度並終止於該深度處。作為另一非限制性實例，填充溝槽112之各者可經形成以展現實質上相同於填充溝槽112之各其他者之(若干)水平尺寸及(若干)水平橫截面形狀；或填充溝槽112之至少一者可經形成以展現不同於填充溝槽112之至少一其他者之(若干)水平尺寸(例如，(若干)相對較大水平尺寸、(若干)相對較小水平尺寸)及(若干)水平橫截面形狀之一或多者。在一些實施例中，填充溝槽112之至少一者經形成以具有不同於填充溝槽112之至少一其他者之一或多個水平尺寸(例如，在X方向上及/或在Y方向上)。

第一隔離材料114可由至少一種絕緣材料形成並包括至少一種絕緣材料。藉由非限制性實例，第一隔離材料114可由以下一或多者形成並包括以下一或多者：至少一種介電氧化物材料(例如，SiO _x、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、AlO _x、HfO _x、NbO _x及TiO _x之一或多者)、至少一種介電氮化物材料(例如，SiN _y)、至少一種介電氮氧化物材料(例如，SiO _xN _y)、至少一種介電碳氮氧化物材料(例如，SiO _xC _zN _y)及非晶碳。在一些實施例中，第一隔離材料114由SiO _x(例如，SiO ₂)形成並包括SiO _x。第一隔離材料114可為實質上均質的，或第一隔離材料114可為異質的。在一些實施例中，第一隔離材料114係實質上均質的。在額外實施例中，第一隔離材料114係異質的。第一隔離材料114可例如由至少兩種不同介電材料之一堆疊形成並包括該堆疊。

接下來參考圖3A至圖3D，繪示陣列區102 (圖3A)、數位線出口區104 (圖3B)、字線出口區106 (圖3C)及插座區108 (圖3D)在先前參考圖1及圖2A至圖2D所描述之處理階段之後的形成微電子裝置之方法之一處理階段的自先前所描述之方向視角的簡化、部分縱向橫截面視圖。如圖3A至圖3D中共同描繪，存取裝置116 (圖3A) (例如，存取電晶體)可形成於陣列區102 (圖3A)內。另外，數位線118 (圖3A及圖3B) (例如，資料線、位元線)可經形成為耦合至存取裝置116 (圖3A)且在Y方向上水平延伸穿過陣列區102 (圖3A)。至少一些數位線118 (圖3A及圖3B)可終止(例如，結束)於數位線出口區104 (圖3B)內。此外，字線120 (例如，存取線)可經形成為耦合至存取裝置116 (圖3A)且在X方向上水平延伸穿過陣列區102 (圖3A)。至少一些字線120 (圖3A及圖3C)可終止於字線出口區106 (圖3C)內。

參考圖3A，形成於陣列區102內之存取裝置116可用作待形成在陣列區102內之記憶體胞元(例如，DRAM胞元)之組件。藉由非限制性實例，各存取裝置116可個別地經形成以包括：一通道區，其包含第一基底半導體結構110之一部分；一源極區及一汲極區，其等各個別地包含第一基底半導體結構110之至少一個導電摻雜部分及/或形成於第一基底半導體結構110中、上或上方之至少一個導電結構之一或多者；及至少一個閘極結構，其包含字線120之至少一者之一部分。各存取裝置116亦可包括經形成為插置於其通道區與其閘極結構之間的一閘極介電材料(例如，一介電氧化物材料)。

數位線118可展現在Y方向上平行延伸之水平長形形狀；且字線120可展現在正交於Y方向之X方向上平行延伸之水平長形形狀。如本文中所使用，術語「平行」意謂實質上平行。數位線118及字線120可各個別地由導電材料形成並包括導電材料。藉由非限制性實例，數位線118及字線120可各個別地由以下一或多者形成並包括以下一或多者：至少一種金屬、至少一種合金及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，數位線118及字線120各個別地由以下一或多者並包括以下一或多者：W、Ru、Mo及氮化鈦(TiN _y)。數位線118之各者及字線120之各者可個別地為實質上均質的，或數位線118之一或多者及/或字線120之一或多者可個別地為實質上異質的。在一些實施例中，數位線118之各者及字線120之各者經形成為實質上均質的。

仍參考圖3A，在陣列區102內，額外特徵(例如，結構、材料)亦形成於存取裝置116、數位線118及字線120上、上方及/或之間。例如，如圖3A中所展示，第一接觸結構122 (例如，數位線接觸結構，亦被稱為所謂的「bitcon」結構)可經形成以在存取裝置116與數位線118之間垂直延伸並將存取裝置116耦合至數位線118；第二接觸結構124 (例如，胞元接觸結構，亦被稱為所謂的「cellcon」結構)可經形成以與存取裝置116接觸且可經組態及定位以將存取裝置116耦合至隨後形成之儲存節點裝置(例如，電容器)；介電罩蓋結構126可形成於數位線118上或上方；且額外介電罩蓋結構128可形成於字線120上或上方。另外，介電結構(例如，介電間隔物，諸如由一或多種低k介電材料形成並包括一或多種低k介電材料之低k介電間隔物)可經形成以介入(例如，水平介入)第二接觸結構124與數位線118之間並隔離第二接觸結構124及數位線118；且進一步介電結構(例如，閘極介電結構，諸如閘極介電氧化物結構)可經形成以介入(例如，水平介入)第一接觸結構122與字線120之間並隔離第一接觸結構122及字線120。

第一接觸結構122及第二接觸結構124可個別地由至少一種導電材料形成並包括至少一種導電材料。在一些實施例中，第一接觸結構122及第二接觸結構124個別地由以下一或多者形成並包括以下一或多者：至少一種金屬(例如，W)、至少一種合金、至少一種導電金屬矽化物(例如，矽化鈦(TiSi _x)、矽化鈷(CoSi _x)、矽化鎢(WSi _x)、矽化鉭(TaSi _x)、矽化鉬(MoSi _x)及矽化鎳(NiSi _x)之一或多者)及至少一種導電金屬氮化物(例如，TiN _y、氮化鎢(WN _y)、氮化鉭(TaN _y)、氮化鈷(CoN _y)、氮化鉬(MoN _y)及氮化鎳(NiN _y)之一或多者)。另外，介電罩蓋結構126及額外介電罩蓋結構128可個別地由至少一種絕緣材料形成並包括至少一種絕緣材料。在一些實施例中，介電罩蓋結構126及額外介電罩蓋結構128個別地由一介電氮化物材料(例如，SiN _y，諸如Si ₃N ₄)形成並包括一介電氮化物材料。

參考圖3B，在數位線出口區104內，至少一些數位線118可水平終止(例如，結束)於Y方向上。水平延伸穿過陣列區102 (圖3A)且水平終止於數位線出口區104內之數位線118之各者可經形成以終止於Y方向上之實質上相同的水平位置處；或水平終止於數位線出口區104內之數位線118之至少一者可經形成以終止於數位線出口區104內之在Y方向上不同於水平終止於數位線出口區104內之數位線118之至少一其他者的一水平位置處。在一些實施例中，在X方向上彼此水平相鄰之至少一些數位線118具有在Y方向上彼此水平偏移之終端(例如，終端表面)。在數位線出口區104內使一些數位線118之終端自一些其他數位線118之終端水平偏移可例如促成或促進數位線出口區104內之可期望接觸結構配置。如下文進一步詳細描述，在一些實施例中，數位線118之終端可以一交錯圖案配置於數位線出口區104中以促進在數位線出口區104處形成至數位線118之較大接觸件(例如，深接觸結構)以用於在數位線出口區104處形成第一微電子裝置結構100與一第二微電子裝置結構之間之電連接。較大接觸件可促進將第一微電子裝置結構附接至第二微電子裝置結構使得第一微電子裝置結構之特徵與第二微電子裝置結構之特徵實質上對準並電連接，儘管在第二微電子裝置結構及第一微電子裝置結構之附接期間第二微電子裝置結構及第一微電子裝置結構之對準及配準存在潛在限制。

如圖3B中所展示，在數位線出口區104內，虛設字線121可視情況垂直形成於數位線118下方。若形成，則虛設字線121可形成於第一微電子裝置結構100內(例如，其第一基底半導體結構110內)之實質上相同於字線120 (圖3A及圖3C)之垂直位置(例如，垂直標高)處，且可經形成以正交於數位線118 (例如，在X方向上)水平延伸。虛設字線121之一材料組合物可實質上相同於字線120 (圖3A及圖3C)之一材料組合物。若形成，則虛設字線121可彼此電隔離且與第一微電子裝置結構100之其他組件(例如，字線120 (圖3A及圖3C)、數位線118)電隔離。在透過本發明之方法形成之一微電子裝置之使用及操作期間，數位線出口區104內之虛設字線121 (若有)可不用作資料路徑之部分。在額外實施例中，虛設字線121不存在於數位線出口區104內(例如，自數位線出口區104省略)。

接下來參考圖3C，在字線出口區106內，至少一些字線120可水平終止(例如，終止)於X方向上。水平延伸穿過陣列區102 (圖3A)且水平終止於字線出口區106內之字線120之各者可經形成以終止於X方向上之實質上相同的水平位置處；或水平終止於字線出口區106內之字線120之至少一者可經形成以終止於字線出口區106內之在X方向上不同於水平終止於字線出口區106內之字線120之至少一其他者的一水平位置處。在一些實施例中，在Y方向上彼此水平相鄰之至少一些字線120具有在X方向上彼此水平偏移之終端(例如，終端表面)。在字線出口區106內使一些字線120之終端自一些其他字線120之終端水平偏移可例如促成或促進字線出口區106內之可期望接觸結構配置。如下文進一步詳細描述，在一些實施例中，字線120之終端可以一交錯圖案配置於字線出口區106中以促進在字線出口區106處形成至字線120之較大接觸件(例如，深接觸結構)以用於在字線出口區106處形成第一微電子裝置結構100與一第二微電子裝置結構之間之電連接。較大接觸件可促進將第一微電子裝置結構附接至第二微電子裝置結構使得第一微電子裝置結構之特徵與第二微電子裝置結構之特徵實質上對準並電連接。

如圖3C中所展示，在字線出口區106內，虛設數位線119可視情況垂直形成於字線120上方。若形成，則虛設數位線119可形成於第一微電子裝置結構100內(例如，其第二隔離材料130內)實質上相同於數位線118 (圖3A及圖3B)之垂直位置(例如，垂直標高)處，且可經形成以正交於字線120 (例如，在Y方向上)水平延伸。虛設數位線119之一材料組合物可實質上相同於數位線118 (圖3A及圖3B)之一材料組合物。若形成，則虛設數位線119可彼此電隔離且與第一微電子裝置結構100之其他組件(例如，數位線118 (圖3A及圖3B)、字線120)電隔離。在透過本發明之方法形成之一微電子裝置之使用及操作期間，字線出口區106內之虛設數位線119 (若有)可不用作資料路徑之部分。在額外實施例中，虛設數位線119不存在於字線出口區106內(例如，自字線出口區106省略)。

共同參考圖3A至圖3D，第二隔離材料130可形成於至少第一基底半導體結構110、存取裝置116 (圖3A)、數位線118 (圖3A及圖3B)、字線120 (圖3A及圖3C)、第二接觸結構124及第一隔離材料114之部分上或上方。第二隔離材料130可由至少一種絕緣材料形成並包括至少一種絕緣材料。第二隔離材料130之一材料組合物可實質上相同於第一隔離材料114之一材料組合物，或第二隔離材料130之材料組合物可不同於第一隔離材料114之材料組合物。在一些實施例中，第二隔離材料130由一介電氧化物材料形成並包括一介電氧化物材料，諸如SiO _x(例如，SiO ₂)。第二隔離材料130可為實質上均質的，或第二隔離材料130可為異質的。在一些實施例中，第二隔離材料130係實質上均質的。在額外實施例中，第二隔離材料130係異質的。第二隔離材料130可例如由至少兩種不同介電材料之一堆疊形成並包括該堆疊。

接下來參考圖4A至圖4D，繪示陣列區102 (圖4A)、數位線出口區104 (圖4B)、字線出口區106 (圖4C)及插座區108 (圖4D)在先前參考圖3A至圖3D所描述之處理階段之後的形成微電子裝置之方法之一處理階段的自先前所描述之方向視角的簡化、部分縱向橫截面視圖。如圖4B及圖4C中所展示，第三接觸結構132可形成於數位線出口區104 (圖4B)及字線出口區106 (圖4C)之各者內。如下文進一步詳細描述，一些第三接觸結構132可經形成以接觸數位線出口區104 (圖4B)內之數位線118 (圖4B)之部分，且一些其他第三接觸結構132可經形成以接觸字線出口區106 (圖4C)內之字線120 (圖4C)之部分。

參考圖4B，在數位線出口區104內，第三接觸結構132之一第一群組132A可經形成以接觸水平延伸(例如，在Y方向上)至數位線出口區104中之至少一些數位線118。第三接觸結構132之第一群組132A之各第三接觸結構132可被視為一數位線接觸結構(例如，一所謂的「陣列邊緣」數位線接觸結構)之一部分。如圖4B中所展示，第三接觸結構132之第一群組132A之各第三接觸結構132可經形成以實體接觸一個別數位線118。例如，在數位線出口區104內，第一群組132A之各第三接觸結構132可經形成以垂直延伸穿過第二隔離材料130及第一隔離材料114，且接觸數位線118之一者。因此，第一群組132A之各第三接觸結構132可經形成以耦合至數位線118之一者。

接下來參考圖4C，在字線出口區106內，第三接觸結構132之一第二群組132B可經形成以接觸水平延伸(例如，在X方向上)至字線出口區106中之至少一些字線120。第三接觸結構132之第二群組132B之各第三接觸結構132可被視為一字線接觸結構(例如，一所謂的「陣列邊緣」字線接觸結構)之一部分。如圖4C中所展示，第三接觸結構132之第二群組132B之各第三接觸結構132可經形成以實體接觸一個別字線120。例如，在字線出口區106內，第二群組132B之各第三接觸結構132可經形成以垂直延伸穿過第二隔離材料130及第一隔離材料114之各者，且實體接觸字線120之一者。因此，第二群組132B之各第三接觸結構132可經形成以耦合至字線120之一者。

再次共同參考圖4B及圖4C，包括第一群組132A (圖4B)及第二群組132B (圖4C)之第三接觸結構132可由導電材料形成並包括導電材料。藉由非限制性實例，第三接觸結構132可各個別地由以下一或多者形成並包括以下一或多者：至少一種金屬、至少一種合金及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第三接觸結構132各個別地由W形成並包括W。第三接觸結構132之各者可為實質上均質的，或第三接觸結構132之一或多者可個別地為異質的。在一些實施例中，第三接觸結構132之各者係實質上均質的。在額外實施例中，第三接觸結構132之各者係異質的。各第三接觸結構132可例如由至少兩種不同導電材料之一堆疊形成並包括該堆疊。

參考圖4B及圖4C，在一些實施例中，第三接觸結構132在XY平面中之一橫截面形狀可為實質上圓形、實質上卵形、實質上矩形或實質上正方形。在一些實施例中，第三接觸結構132之橫截面形狀係實質上卵形。

在一些實施例中，包括第一群組132A (圖4B)及第二群組132B (圖4C)之第三接觸結構132可經形成以展現錐形側壁133。參考圖4B，在一第一水平方向(例如，X方向)上，第一群組132A之第三接觸結構132之一上尺寸D ₁可大於第三接觸結構132之一下尺寸D ₂。另外，在一第二水平方向(例如，Y方向)上，第一群組132A之第三接觸結構132之上尺寸D ₁可大於第三接觸結構132之下尺寸D ₂。

在一些實施例中，上尺寸D ₁在自約30奈米(nm)至約50 nm(諸如自約30 nm至約40 nm或自約40 nm至約50 nm)之一範圍內，且下尺寸D ₂在自約20 nm至約40 nm(諸如自約20 nm至約30 nm或自約30 nm至約40 nm)之一範圍內。

在一些實施例中，第一群組132A之第三接觸結構132之上尺寸D ₁及下尺寸D ₂在實質上垂直於第三接觸結構132之第一群組132A與其等接觸之數位線118延伸的一第二水平方向(例如，Y方向)之一第一水平方向上(例如，在X方向上)較大。在一些此等實施例中，第三接觸結構132之第一群組132A在第一水平方向上之上尺寸D ₁及下尺寸D ₂大於第三接觸結構132之第一群組132A在第二水平方向上之各自上尺寸D ₁及下尺寸D ₂。在一些實施例中，第三接觸結構132之第一群組132A之上尺寸D ₁在一第一水平方向(例如，X方向)上為約50 nm而在第二水平方向(例如，Y方向)上為約30 nm，且下尺寸D ₂在第一水平方向上為約40 nm而在第二水平方向上為約20 nm。

在一些實施例中，D ₁:D ₂之一比率在自約1.5:1.0至約2.5:1.0(諸如自約1.5:1.0至約2.0:1.0或自約2.0:1.0至約2.5:1.0)之一範圍內。

參考圖4C，在第二水平方向(例如，Y方向)上，第三接觸結構132之一上尺寸D ₃大於第三接觸結構132之一下尺寸D ₄。另外，在第一水平方向(例如，X方向)上，第二群組132B之第三接觸結構132之上尺寸D ₃可大於第三接觸結構132之下尺寸D ₄。

在一些實施例中，上尺寸D ₃在自約30 nm至約50 nm(諸如自約30 nm至約40 nm或自約40 nm至約50 nm)之一範圍內，且下尺寸D ₄在自約20 nm至約40 nm(諸如自約20 nm至約30 nm或自約30 nm至約40 nm)之一範圍內。在一些實施例中，第三接觸結構132之第二群組132B之上尺寸D ₃實質上相同於第三接觸結構132之第一群組132A之上尺寸D ₁；且第三接觸結構132之第二群組132B之下尺寸D ₄實質上相同於第三接觸結構132之第一群組132A之下尺寸D ₂。

在一些實施例中，第二群組132B之第三接觸結構132之上尺寸D ₃及下尺寸D ₄在實質上垂直於第三接觸結構132之第二群組132B與其等接觸之字線120延伸的一水平方向(例如，X方向)之第二水平方向上(例如，在Y方向上)較大。在一些此等實施例中，第三接觸結構132之第二群組132B在第二水平方向上之上尺寸D ₃及下尺寸D ₄大於第三接觸結構132之第二群組132B在第一水平方向上之各自上尺寸D ₃及下尺寸D ₄。在一些實施例中，第三接觸結構132之第二群組132B之上尺寸D ₃在第二水平方向(例如，Y方向)上為約50 nm而在一第一水平方向(例如，X方向)上為約30 nm，且下尺寸D ₄在第二水平方向上為約40 nm而在第一水平方向上為約20 nm。因此，在一些實施例中，第三接觸結構132之第一群組132A之上尺寸D ₁及下尺寸D ₂在一第一水平方向(例如，X方向)上大於第三接觸結構132之第二群組132B之各自上尺寸D ₃及下尺寸D ₄，且在一第二水平方向(例如，Y方向)上，小於第三接觸結構132之第二群組132B之各自上尺寸D ₃及下尺寸D ₄。

在一些實施例中，D ₃:D ₁之一比率在自約1.5:1.0至約2.5:1.0(諸如自約1.5:1.0至約2.0:1.0或自約2.0:1.0至約2.5:1.0)之一範圍內。

接下來參考圖5A至圖5D，繪示陣列區102 (圖5A)、數位線出口區104 (圖5B)、字線出口區106 (圖5C)及插座區108 (圖5D)在先前參考圖4A至圖4D所描述之處理階段之後的形成微電子裝置之方法之一處理階段的自先前所描述之方向視角的簡化、部分縱向橫截面視圖。如圖5A至圖5D中共同描繪，包括第一佈線結構136之至少一個第一佈線階層134可形成於存取裝置116 (圖5A)上方；儲存節點裝置138 (例如，電容器)可形成於陣列區102 (圖5A)內之至少一些第一佈線結構136上方並與其等電連通；第四接觸結構142可形成於數位線出口區104 (圖5B)及字線出口區106 (圖5C)之各者中；且一第三隔離材料140可形成於至少第二隔離材料130、第一佈線結構136 (圖5A)及儲存節點裝置138 (圖5A)之部分上或上方。

參考圖5A，第一佈線階層134之第一佈線結構136可用來促進與耦合至其之額外特徵(例如，結構、材料、裝置)之間之電連通。第一佈線結構136可各個別地由導電材料形成並包括導電材料。藉由非限制性實例，第一佈線結構136可由以下一或多者形成並包括以下一或多者：至少一種金屬、至少一種合金及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第一佈線結構136由W形成並包括W。

至少一些第一佈線結構136可經形成及組態以將存取裝置116 (例如，存取裝置)耦合至儲存節點裝置138 (例如，電容器)以在陣列區102內形成記憶體胞元144 (例如，DRAM胞元)。各記憶體胞元144可個別地包括存取裝置116之一者；儲存節點裝置138之一者；插置於存取裝置116與儲存節點裝置138之間的第二接觸結構124之一者；及插置於第二接觸結構124與儲存節點裝置138之間的第一佈線結構136之一者。陣列區102內之至少一些第一佈線結構136可例如經組態為及用作重佈材料(RDM)結構(亦被稱為「重佈層」(RDL)結構)以有效地移位(例如，交錯、調整、修改)存取裝置116之半導體支柱之橫向位置以適應垂直位於存取裝置116上方並與存取裝置116電連通之儲存節點裝置138之一所要配置(例如，一六方最密堆積配置)。

雖然圖5A展示包括第一佈線結構136之單個(例如，僅一個)第一佈線階層134之形成，但可形成各個別地包括第一佈線結構136之一所要配置(例如，圖案)之多個(例如，多於一個)第一佈線階層134。藉由非限制性實例，可形成兩個或更多個(例如，三個或更多個)第一佈線階層134，其中不同第一佈線階層134彼此垂直偏移且各個別地包括其中第一佈線結構136之一所要配置。第一佈線階層134之至少一者內之至少一些第一佈線結構136可憑藉導電互連結構耦合至第一佈線階層134之至少一其他者內之至少一些第一佈線結構136。另外，雖然圖5A至圖5D將第一佈線階層134之第一佈線結構136展示為僅形成於陣列區102 (圖5A)內，但本發明不限於此。實情係，第一佈線階層134之至少一些第一佈線結構136可經形成以至少部分定位於第一微電子裝置結構100之一或多個其他區內，諸如插座區108 (圖5D)內。

仍參考圖5A，在陣列區102內，儲存節點裝置138可個別地經形成及組態以儲存表示包括儲存節點裝置138之記憶體胞元144之一可程式化邏輯狀態之一電荷。在一些實施例中，儲存節點裝置138包含電容器。在使用及操作期間，一帶電電容器可表示一第一邏輯狀態，諸如一邏輯1；且一不帶電電容器可表示一第二邏輯狀態，諸如一邏輯0。儲存節點裝置138之各者可例如經形成以包括一第一電極(例如，一底部電極)、一第二電極(例如，一頂部電極)及第一電極與第二電極之間的一介電材料。

參考圖5B，在數位線出口區104內，第四接觸結構142之一第一群組142A可經形成以接觸第三接觸結構132之第一群組132A之至少一些者，該等第三接觸結構接觸水平延伸(例如，在Y方向上)至數位線出口區104中之數位線118。第四接觸結構142之第一群組142A之各第四接觸結構142可被視為一數位線接觸結構(例如，一所謂的「陣列邊緣」數位線接觸結構)之一部分。如圖5B中所展示，第四接觸結構142之第一群組142A之各第四接觸結構142可經形成以實體接觸並垂直延伸至第三接觸結構132之第一群組132A之第三接觸結構132之一者。例如，在數位線出口區104內，第一群組132A之各第三接觸結構132可經形成以實體接觸並垂直延伸穿過第三隔離材料140而至第三接觸結構132。因此，第一群組142A之各第四接觸結構142可經形成以耦合至第一群組132A之一個第三接觸結構132。

參考圖5C，在字線出口區106內，第四接觸結構142之一第二群組142B可經形成以接觸第三接觸結構132之第二群組132B之至少一些者，該等第三接觸結構接觸水平延伸(例如，在X方向上)至字線出口區106中之字線120。第四接觸結構142之第二群組142B之各第四接觸結構142可被視為一字線接觸結構(例如，一所謂的「陣列邊緣」字線接觸結構)之一部分。如圖5C中所展示，第四接觸結構142之第二群組142B之各第四接觸結構142可經形成以實體接觸並垂直延伸至第三接觸結構132之第二群組132B之第三接觸結構132之一者。例如，在字線出口區106內，第二群組142B之各第四接觸結構142可經形成以實體接觸並垂直延伸穿過第三隔離材料140而至第二群組132B之一第三接觸結構132。因此，第二群組142B之各第四接觸結構142可經形成以耦合至第二群組132B之一個第三接觸結構132。

再次共同參考圖5B及圖5C，包括第一群組142A (圖5B)及第二群組142B (圖5C)之第四接觸結構142可由導電材料形成並包括導電材料。藉由非限制性實例，第四接觸結構142可各個別地由以下一或多者形成並包括以下一或多者：至少一種金屬、至少一種合金及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第四接觸結構142包含實質上相同於第三接觸結構132之材料組合物。在其他實施例中，第四接觸結構142包含不同於第三接觸結構132之一材料組合物。在一些實施例中，第四接觸結構142各個別地由W形成並包括W。第四接觸結構142之各者可為實質上均質的，或第四接觸結構142之一或多者可個別地為異質的。在一些實施例中，第四接觸結構142之各者係實質上均質的。在額外實施例中，第四接觸結構142之各者係異質的。第四接觸結構142之各者可例如由至少兩種不同導電材料之一堆疊形成並包括該堆疊。

參考圖5B及圖5C，在一些實施例中，第四接觸結構142在XY平面中之一橫截面形狀可為實質上圓形、實質上卵形、實質上矩形或實質上正方形。在一些實施例中，第四接觸結構142之橫截面形狀係實質上卵形。

在一些實施例中，包括第一群組142A (圖5B)及第二群組142B (圖5C)之第四接觸結構142可經形成以展現錐形側壁143。參考圖5B，在一第一水平方向(例如，X方向)上，第一群組142A之第四接觸結構142之一上尺寸D ₅可大於第四接觸結構142之一下尺寸D ₆。另外，在一第二水平方向(例如，Y方向)上，第一群組142A之第四接觸結構142之上尺寸D ₅可大於第四接觸結構142之下尺寸D ₆。

在一些實施例中，上尺寸D ₅在自約40 nm至約70 nm (諸如自約40 nm至約45 nm、自約45 nm至約50 nm、自約50 nm至約55 nm、自約55 nm至約60 nm、自約60 nm至約65 nm或自約65 nm至約70 nm)之一範圍內，且下尺寸D ₆在自約20 nm至約50 nm (諸如自約20 nm至約25 nm、自約25 nm至約30 nm、自約30 nm至約35 nm、自約35 nm至約40 nm、自約40 nm至約45 nm或自約45 nm至約50 nm)之一範圍內。然而，本發明不限於此且上尺寸D ₅及下尺寸D ₆可不同於所描述之上尺寸及下尺寸。在一些實施例中，上尺寸D ₅及下尺寸D ₆大於第一群組132A之第三接觸結構132之各自上尺寸D ₁及下尺寸D ₂。

在一些實施例中，第一群組142A之第四接觸結構142之上尺寸D ₅及下尺寸D ₆在實質上垂直於第四接觸結構142之第一群組142A與其等電連接之數位線118延伸的一第二水平方向(例如，Y方向)之一第一水平方向上(例如，在X方向上)較大。在一些此等實施例中，第四接觸結構142之第一群組142A在第一水平方向上之上尺寸D ₅及下尺寸D ₆大於第四接觸結構142之第一群組142A在第二方向上之各自上尺寸D ₅及下尺寸D ₆。在一些實施例中，第四接觸結構142之第一群組142A之上尺寸D ₅在一第一水平方向(例如，X方向)上為約70 nm而在一第二水平方向(例如，Y方向)上為約60 nm，且下尺寸D ₆在第一方向上為約50 nm而在第二方向上為約40 nm。

在一些實施例中，D ₅:D ₆之一比率在自約1.2:1.0至約1.75:1.0 (諸如自約1.2:1.0至約1.5:1.0或自約1.5:1.0至約1.75:1.0)之一範圍內。

參考圖5C，在第二水平方向(例如，Y方向)上，第四接觸結構142之一上尺寸D ₇大於第四接觸結構142之一下尺寸D ₈。另外，在第一水平方向(例如，X方向)上，第二群組142B之第四接觸結構142之上尺寸D ₇可大於第四接觸結構142之下尺寸D ₈。

在一些實施例中，上尺寸D ₇在自約40 nm至約70 nm (諸如自約40 nm至約45 nm、自約45 nm至約50 nm、自約50 nm至約55 nm、自約55 nm至約60 nm、自約60 nm至約65 nm或自約65 nm至約70 nm)之一範圍內，且下尺寸D ₈在自約20 nm至約25 nm、自約25 nm至約30 nm、自約30 nm至約35 nm、自約35 nm至約40 nm、自約40 nm至約50 nm (諸如自約40 nm至約45 nm或自約45 nm至約50 nm)之一範圍內。然而，本發明不限於此且上尺寸D ₇及下尺寸D ₈可不同於所描述之上尺寸及下尺寸。在一些實施例中，上尺寸D ₇及下尺寸D ₈大於第二群組142B之第四接觸結構142之各自上尺寸D ₃及下尺寸D ₄。在一些實施例中，第四接觸結構142之第二群組142B之上尺寸D ₇實質上相同於第四接觸結構142之第一群組142A之上尺寸D ₅；且第四接觸結構142之第二群組142B之下尺寸D ₈實質上相同於第四接觸結構142之第一群組142A之下尺寸D ₆。

在一些實施例中，第二群組142B之第四接觸結構142之上尺寸D ₇及下尺寸D ₈在實質上垂直於第四接觸結構142之第二群組142B電連接至其等之字線120延伸的第一水平方向(例如，X方向)之第二水平方向上(例如，在Y方向上)較大。在一些此等實施例中，第四接觸結構142之第二群組142B在第二水平方向上之上尺寸D ₇及下尺寸D ₈大於第四接觸結構142之第二群組142B在第一水平方向上之各自上尺寸D ₇及下尺寸D ₈。在一些實施例中，第四接觸結構142之第二群組142B之上尺寸D ₇在第二水平方向(例如，Y方向)上為約70 nm而在第一水平方向(例如，X方向)上為約60 nm，且下尺寸D ₈在第二水平方向上為約50 nm而在第一水平方向上為約40 nm。因此，在一些實施例中，第四接觸結構142之第一群組142A之上尺寸D ₅及下尺寸D ₆在第一水平方向(例如，X方向)上大於第四接觸結構142之第二群組142B之各自上尺寸D ₇及下尺寸D ₈，且在第二水平方向(例如，Y方向)上小於第四接觸結構142之第二群組142B之各自上尺寸D ₇及下尺寸D ₈。

在一些實施例中，D ₇:D ₈之一比率在自約1.2:1.0至約1.75:1.0 (諸如自約1.2:1.0至約1.5:1.0或自約1.5:1.0至約1.75:1.0)之一範圍內。

在一些實施例中，第四接觸結構142之第一群組142A之垂直上(例如，在Z方向上)尺寸D ₅與第三接觸結構132之第一群組132A之垂直下(例如，在Z方向上)尺寸D ₁之一比率(D ₅:D ₁)可在自約1.5:1.0至約3.5:1.0 (諸如自約1.5:1.0至約2.0:1.0、自約2.0:1.0至約2.5:1.0、自約2.5:1.0至約3.0:1.0或自約3.0:1.0至約3.5:1.0)之一範圍內。換言之，在一些實施例中，D ₅可為D ₁之大小之約1.5倍至約3.5倍。在一些實施例中，D ₇:D ₃之比率可在自約1.5:1.0至約3.5:1.0之一範圍內，如上文參考D ₅:D ₁所描述。在一些實施例中，D ₇:D ₃之比率約相同於D ₅:D ₁之率比。在其他實施例中，D ₇:D ₃之比率不同於(例如，小於、大於) D ₅:D ₁之比率。

在一些實施例中，第四接觸結構142之第一群組142A及第二群組142B之上部分之橫截面積大於第三接觸結構132之第一群組132A及第二群組132B之下部分與各自數位線118及字線120接觸之橫截面積。

共同參考圖5A至圖5D，第三隔離材料140可由至少一種絕緣材料形成並包括至少一種絕緣材料。第三隔離材料140之一材料組合物可實質上相同於第二隔離材料130之一材料組合物，或第三隔離材料140之材料組合物可不同於第二隔離材料130之材料組合物。在一些實施例中，第三隔離材料140由一介電氧化物材料形成並包括一介電氧化物材料，諸如SiO _x(例如，SiO ₂)。第三隔離材料140可為實質上均質的，或第三隔離材料140可為異質的。在一些實施例中，第三隔離材料140係實質上均質的。在額外實施例中，第三隔離材料140係異質的。第三隔離材料140可例如由至少兩種不同介電材料之一堆疊形成並包括該堆疊。如圖5A至圖5D中所展示，第三隔離材料140之上表面可經形成為實質上平坦且垂直上覆於儲存節點裝置138之上表面。

接下來參考圖6A至圖6D，繪示獨立於第一微電子裝置結構100 (圖5A至圖5D)形成之第二微電子裝置結構145 (例如，一第二晶圓)之不同區之簡化、部分縱向橫截面視圖。第二微電子裝置結構145可經形成以具有不同區(例如，陣列區、數位線出口區、字線出口區、插座區)之一配置，該配置對應於(例如，實質上相同於)先前參考圖1至圖5D所描述之不同區(例如，陣列區102、數位線出口區104、字線出口區106、插座區108)之配置。圖6A繪示自第二微電子裝置結構145之一陣列區102′之Y方向(以便描繪一XZ平面)之視角的一簡化、部分縱向橫截面視圖。圖6B繪示自第二微電子裝置結構145之一數位線出口區104′之Y方向(以便描繪一XZ平面)之視角的一簡化、部分縱向橫截面視圖。圖6C繪示自第二微電子裝置結構145之一字線出口區106′之X方向(以便描繪一YZ平面)之視角的一簡化、部分縱向橫截面視圖。圖6D繪示自第二微電子裝置結構145之一插座區108′之X方向(以便描繪一YZ平面)之視角的一簡化、部分縱向橫截面視圖。

如圖6A至圖6D中所展示，第二微電子裝置結構145可經形成以包括一第二基底半導體結構146、額外填充溝槽148、電晶體150 (圖6A及圖6D)、一第四隔離材料152、第五接觸結構154 (圖6A及圖6D)、第六接觸結構156 (圖6A及圖6D)及包括第二佈線結構160 (圖6A及圖6D)之至少一個第二佈線階層158 (圖6A及圖6D)。額外填充溝槽148垂直延伸(例如，在Z方向上)至第二基底半導體結構146中。電晶體150至少部分垂直上覆於第二基底半導體結構146及額外填充溝槽148。第五接觸結構154及第六接觸結構156接觸電晶體150。第二佈線結構160之一些者接觸第五接觸結構154之一些者，且第二佈線結構160之一些其他者接觸第六接觸結構156之一些者。第四隔離材料152可實質上覆蓋並環繞第二基底半導體結構146、電晶體150、第五接觸結構154、第六接觸結構156及第二佈線結構160。

第二基底半導體結構146包含第二微電子裝置結構145之額外特徵(例如，材料、結構、裝置)形成於其上之一基底材料或構造。第二基底半導體結構146可包含一半導體結構(例如，一半導體晶圓)，或一支撐結構上之一基底半導體材料。例如，第二基底半導體結構146可包含一習知矽基板(例如，一習知矽晶圓)，或包含一半導體材料之另一塊體基板。在一些實施例中，第二基底半導體結構146包含一矽晶圓。第二基底半導體結構146可包括形成於其中及/或其上之一或多個層、結構及/或區。

額外填充溝槽148可包含第二基底半導體結構146內之至少部分(例如，實質上)填充有第四隔離材料152之溝槽(例如，開口、通孔、孔隙)。額外填充溝槽148可例如用作第二基底半導體結構146內之STI結構。額外填充溝槽148可經形成以部分(例如，不完全)垂直延伸穿過第二基底半導體結構146。額外填充溝槽148之各者可經形成以展現實質上相同於額外填充溝槽148之各其他者之尺寸及形狀，或額外填充溝槽148之至少一者可經形成以展現不同於額外填充溝槽148之至少一其他者之尺寸及一形狀之一或多者。作為一非限制性實例，額外填充溝槽148之各者可經形成以展現實質上相同於額外填充溝槽148之各其他者之(若干)垂直尺寸及(若干)垂直橫截面形狀；或額外填充溝槽148之至少一者可經形成以展現不同於額外填充溝槽148之至少一其他者之(若干)垂直尺寸及(若干)垂直橫截面形狀之一或多者。在一些實施例中，額外填充溝槽148皆經形成以垂直延伸至第二基底半導體結構146內之實質上相同深度並終止於該深度處。在額外實施例中，與額外填充溝槽148之至少一其他者相比，額外填充溝槽148之至少一者經形成以垂直延伸至第二基底半導體結構146內之一相對較深深度並終止於該深度處。作為另一非限制性實例，額外填充溝槽148之各者可經形成以展現實質上相同於額外填充溝槽148之各其他者之(若干)水平尺寸及(若干)水平橫截面形狀；或額外填充溝槽148之至少一者可經形成以展現不同於額外填充溝槽148之至少一其他者之(若干)水平尺寸(例如，(若干)相對較大水平尺寸、(若干)相對較小水平尺寸)及(若干)水平橫截面形狀之一或多者。在一些實施例中，額外填充溝槽148之至少一者經形成以具有不同於額外填充溝槽148之至少一其他者之一或多個水平尺寸(例如，在X方向上及/或在Y方向上)。

共同參考圖6A及圖6D，電晶體150可個別地經形成以包括導電摻雜區162、一通道區164、一閘極結構166及一閘極介電材料168。針對一電晶體150，導電摻雜區162可形成於第二基底半導體結構146內(例如，形成於第二基底半導體結構146之與額外填充溝槽148水平相鄰之部分(例如，相對升高部分)內之與額外填充溝槽148之至少一者水平相鄰之一相對升高部分內)；通道區164可在第二基底半導體結構146內且可水平插置於其導電摻雜區162之間；閘極結構166可垂直上覆於通道區164；且閘極介電材料168 (例如，介電氧化物)可垂直插置於(例如，在Z方向上)閘極結構166與通道區164之間。一個別電晶體150之導電摻雜區162可包括一源極區162A及一汲極區162B。

共同參考圖6A及圖6D，針對一個別電晶體150，其導電摻雜區162可包含摻雜有一或多種所要導電性增強摻雜劑之第二基底半導體結構146之半導體材料。在一些實施例中，電晶體150之導電摻雜區162包含摻雜有至少一種N型摻雜劑(例如，磷、砷、銻及鉍之一或多者)之半導體材料(例如，矽)。在一些此等實施例中，電晶體150之通道區164包含摻雜有至少一種P型摻雜劑(例如，硼、鋁及鎵之一或多者)之半導體材料。在此等實施例之一些其他者中，電晶體150之通道區164包含實質上未摻雜半導體材料(例如，實質上未摻雜矽)。在額外實施例中，針對一個別電晶體150，其導電摻雜區162包含摻雜有至少一種P型摻雜劑(例如，硼、鋁及鎵之一或多者)之半導體材料(例如，矽)。在此等額外實施例之一些者中，電晶體150之通道區164包含摻雜有至少一種N型摻雜劑(例如，磷、砷、銻及鉍之一或多者)之半導體材料。在此等額外實施例之一些其他者中，電晶體150之通道區164包含實質上未摻雜半導體材料(例如，實質上未摻雜矽)。

仍共同參考圖6A及圖6D，閘極結構166 (例如，閘極電極)可個別地在多個電晶體150之間水平延伸(例如，在X方向上)並被多個電晶體150採用。閘極結構166可由導電材料形成並包括導電材料。閘極結構166可個別地為實質上均質的，或閘極結構166可個別地為異質的。在一些實施例中，閘極結構166各係實質上均質的。在額外實施例中，閘極結構166各係異質的。個別閘極結構166可例如由至少兩種不同導電材料之一堆疊形成並包括該堆疊。

仍參考圖6A及圖6D，第五接觸結構154可個別地經形成以在閘極結構166 (及因此電晶體150)與第二佈線階層158之第二佈線結構160之一或多者之間垂直延伸，並將閘極結構166 (及因此電晶體150)耦合至第二佈線階層158之第二佈線結構160之一或多者。第五接觸結構154可個別地由導電材料形成並包括導電材料。藉由非限制性實例，第五接觸結構154可由以下一或多者形成並包括以下一或多者：至少一種金屬、至少一種合金及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第五接觸結構154由W形成並包括W。在額外實施例中，第五接觸結構154由Cu形成並包括Cu。

亦如圖6A及圖6D中所展示，第六接觸結構156可經形成以在電晶體150之導電摻雜區162 (例如，源極區162A、汲極區162B)與第二佈線階層158之一些第二佈線結構160之間垂直延伸，並將電晶體150之導電摻雜區162 (例如，源極區162A、汲極區162B)耦合至第二佈線階層158之一些第二佈線結構160。第六接觸結構156可個別地由導電材料形成並包括導電材料。藉由非限制性實例，第六接觸結構156可由以下一或多者形成並包括以下一或多者：至少一種金屬、至少一種合金及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。第六接觸結構156之一材料組合物可實質上相同於第五接觸結構154之一材料組合物，或第六接觸結構156之一或多者之材料組合物可不同於第五接觸結構154之一或多者之材料組合物。在一些實施例中，第六接觸結構156由W形成並包括W。在額外實施例中，第六接觸結構156由Cu形成並包括Cu。

共同參考圖6A至圖6D，第二佈線階層158之第二佈線結構160可由導電材料形成並包括導電材料。藉由非限制性實例，第二佈線結構160可由以下一或多者形成並包括以下一或多者：至少一種金屬、至少一種合金及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第二佈線結構160由W形成並包括W。在額外實施例中，第二佈線結構160由Cu形成並包括Cu。第二佈線結構160之至少一些者可用作一微電子裝置(例如，一記憶體裝置，諸如一DRAM裝置)之局部佈線結構。

雖然圖6A至圖6D展示包括第二佈線結構160之單個(例如，僅一個)第二佈線階層158之形成，但可形成各個別地包括第二佈線結構160之一所要配置(例如，圖案)之多個(例如，多於一個)第二佈線階層158。藉由非限制性實例，可形成兩個或更多個(例如，三個或更多個)第二佈線階層158，其中不同第二佈線階層158彼此垂直偏移且各個別地包括其中第二佈線結構160之一所要配置。第二佈線階層158之至少一者內之至少一些第二佈線結構160可憑藉導電互連結構耦合至第二佈線階層158之至少一其他者內之至少一些第二佈線結構160。

繼續共同參考圖6A至圖6D，電晶體150、第二佈線結構160、第五接觸結構154、第六接觸結構156可形成各種控制邏輯裝置170 (圖6A及圖6D)之控制邏輯電路系統，該控制邏輯電路系統經組態以控制待透過本發明之方法形成之一微電子裝置(例如，一記憶體裝置，諸如一DRAM裝置)之各種特徵(例如，記憶體胞元144 (圖5A))之各種操作。在一些實施例中，控制邏輯裝置170包含CMOS電路系統。作為一非限制性實例，控制邏輯裝置170可包括以下一或多者(例如，各者)：電荷泵(例如，V _CCP電荷泵、V _NEGWL電荷泵、DVC2電荷泵)、延遲鎖定迴路(DLL)電路系統(例如，環形振盪器)、V _dd調節器、驅動器(例如，主字線驅動器、子字線驅動器(SWD))、頁面緩衝器、解碼器(例如，局部層疊解碼器、行解碼器、列解碼器)、感測放大器(例如，均衡(EQ)放大器、隔離(ISO)放大器、NMOS感測放大器(NSA)、PMOS感測放大器(PSA)、修復電路系統(例如，行修復電路系統、列修復電路系統)、I/O裝置(例如，本端I/O裝置)、記憶體測試裝置、陣列多工器(MUX)、錯誤檢查及校正(ECC)裝置、自再新/損耗平衡裝置及其他晶片/層疊控制電路系統。不同區(例如，陣列區102′ (圖6A)、插座區108′ (圖6D))可具有形成於其等水平邊界內之不同控制邏輯裝置170。

參考圖6A至圖6D，覆蓋並環繞第二基底半導體結構146、電晶體150 (圖6A及圖6D)、閘極結構166 (圖6A及圖6D)、第五接觸結構154 (圖6A及圖6D)、第六接觸結構156 (圖6A及圖6D)及第二佈線結構160 (圖6A及圖6D)之第四隔離材料152可由至少一種絕緣材料形成並包括至少一種絕緣材料。第四隔離材料152之一材料組合物可實質上相同於第一微電子裝置結構100 (圖5A至圖5D)之第三隔離材料140 (圖5A至圖5D)之一材料組合物，或第四隔離材料152之材料組合物可不同於第三隔離材料140 (圖5A至圖5D)之材料組合物。在一些實施例中，第四隔離材料152由一介電氧化物材料形成並包括一介電氧化物材料，諸如SiO _x(例如，SiO ₂)。第四隔離材料152可為實質上均質的，或第四隔離材料152可為異質的。在一些實施例中，第四隔離材料152係實質上均質的。在額外實施例中，第四隔離材料152係異質的。第四隔離材料152可例如由至少兩種不同介電材料之一堆疊形成並包括該堆疊。第四隔離材料152之一上表面可經形成以垂直上覆於第二佈線結構160之上邊界(例如，上表面) (圖6A至圖6D)。

繼續參考圖6A至圖6D，包括一額外基底結構171及一第五隔離材料174之一額外微電子裝置結構175 (例如，一第二晶圓)可附接至第四隔離材料152。額外微電子裝置結構175之額外基底結構171包含額外特徵(例如，材料、結構、裝置)形成於其上之一基底材料或構造。在一些實施例中，額外基底結構171包含一晶圓。額外基底結構171可由以下一或多者形成並包括以下一或多者：半導體材料(例如以下一或多者：矽材料，諸如單晶矽或多晶矽(本文中亦被稱為「多晶矽(polysilicon)」)；矽鍺；鍺；砷化鎵；氮化鎵；磷化鎵；磷化銦；氮化銦鎵；及氮化鋁鎵)、一支撐結構上之一基底半導體材料、玻璃材料(例如，硼矽酸鹽玻璃(BSP)、磷矽酸鹽玻璃(PSG)、氟矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)、鋁矽酸鹽玻璃、堿土硼鋁矽酸鹽玻璃、石英、二氧化鈦矽酸鹽玻璃及鈉鈣玻璃之一或多者)及陶瓷材料(例如，聚氮化鋁(p-AlN)、聚氮化鋁上矽(SOPAN)、氮化鋁(AlN)、氧化鋁(例如，藍寶石；α-Al ₂O ₃)及碳化矽之一或多者)。藉由非限制性實例，額外基底結構171可包含一半導體晶圓(例如，一矽晶圓)、一玻璃晶圓或一陶瓷晶圓。額外基底結構171可包括形成於其中及/或其上之一或多個層、結構及/或區。

額外微電子裝置結構175之第五隔離材料174可由至少一種絕緣材料形成並包括至少一種絕緣材料。第五隔離材料174之一材料組合物可實質上相同於第四隔離材料152之一材料組合物；或第五隔離材料174之材料組合物可不同於第四隔離材料152之材料組合物。在一些實施例中，第五隔離材料174由一介電氧化物材料形成並包括一介電氧化物材料，諸如SiO _x(例如，SiO ₂)。

為了將額外微電子裝置結構175附接至第四隔離材料152，可提供與第四隔離材料152實體接觸之額外微電子裝置結構175之第五隔離材料174，且可將第五隔離材料174及第四隔離材料152暴露於退火條件以在第五隔離材料174與第四隔離材料152之間形成鍵(例如，氧化物-氧化物鍵)。藉由非限制性實例，可將第五隔離材料174及第四隔離材料152暴露於大於或等於約400℃之一溫度(例如，在自約400℃至約800℃之一範圍內，大於約800℃)以在第四隔離材料152與第五隔離材料174之間形成氧化物-氧化物鍵。在一些實施例中，將第四隔離材料152及第五隔離材料174暴露於大於約800℃之至少一個溫度以在第四隔離材料152與第五隔離材料174之間形成氧化物-氧化物鍵。

如圖6A至圖6D中所展示，將第五隔離材料174鍵合至第四隔離材料152可形成一第一連接隔離結構173。在圖6A至圖6D中，第一連接隔離結構173之第五隔離材料174及第四隔離材料152藉由一虛線彼此區分開。然而，第五隔離材料174及第四隔離材料152可為一體的且彼此連續。換言之，第一連接隔離結構173可為包括作為其第一區之第五隔離材料174及作為其第二區之第四隔離材料152之一實質上單片結構。在一些此等實施例中，第五隔離材料174可在無一鍵合線之情況下附接至其第四隔離材料152。

接下來參考圖7A至圖7D，繪示陣列區102′ (圖7A)、數位線出口區104′ (圖7B)、字線出口區106′ (圖7C)及插座區108′ (圖7D)在先前參考圖6A至圖6D所描述之處理階段之後的形成微電子裝置之方法之一處理階段的自先前所描述之方向視角的簡化、部分縱向橫截面視圖。如圖7A至圖7D中共同描繪，可使第二微電子裝置結構145垂直反轉(例如，在Z方向上上下翻轉)，且可移除第二基底半導體結構146 (圖6A至圖6D)之一上部分以暴露(例如，揭露)額外填充溝槽148 (圖6A至圖6D)內之第四隔離材料152並形成包括藉由第四隔離材料152之剩餘部分彼此分離之半導體結構180之一半導體階層178 (圖7A及圖7D)。此後，可在半導體結構180及第四隔離材料152之表面上或上方形成一第六隔離材料182。

可使用至少一種習知晶圓薄化程序(例如，一習知CMP程序；一習知蝕刻程序，諸如一習知乾式蝕刻程序或一習知濕式蝕刻程序)移除在第二微電子裝置結構145之垂直反轉之後垂直上覆於額外填充溝槽148 (圖6A至圖6D)之第二基底半導體結構146 (圖6A至圖6D)之上部分。透過材料移除程序，半導體結構180可經形成以展現一所要垂直高度(例如，在Z方向上)。材料移除程序亦可移除第四隔離材料152之部分(例如，在第二微電子裝置結構145之垂直反轉之後的上部分)。

共同參考圖7A至圖7D，經形成以覆蓋半導體結構180 (圖7A及圖7D)之第六隔離材料182及第四隔離材料152可由至少一種絕緣材料形成並包括至少一種絕緣材料。第六隔離材料182之一材料組合物可實質上相同於第四隔離材料152之一材料組合物，或第六隔離材料182之材料組合物可不同於第四隔離材料152之材料組合物。在一些實施例中，第六隔離材料182由一介電氧化物材料形成並包括一介電氧化物材料，諸如SiO _x(例如，SiO ₂)。第六隔離材料182可為實質上均質的，或第六隔離材料182可為異質的。在一些實施例中，第六隔離材料182係實質上均質的。在額外實施例中，第六隔離材料182係異質的。第六隔離材料182可例如由至少兩種不同介電材料之一堆疊形成並包括該堆疊。如圖7A至圖7D中所展示，第六隔離材料182之一上表面可經形成為實質上平坦。

接下來參考圖8A至圖8D，繪示先前參考圖5A至圖5D所描述之陣列區102 (圖8A)、數位線出口區104 (圖8B)、字線出口區106 (圖8C)及插座區108 (圖8D)在先前參考圖5A至圖5D及圖7A至圖7D所描述之處理階段之後的形成微電子裝置之方法之一處理階段的自先前所描述之方向視角的簡化、部分縱向橫截面視圖。如圖8A至圖8D中所描繪，在先前參考圖7A至圖7D所描述之處理階段之後，可使第二微電子裝置結構145垂直反轉(例如，在Z方向上上下翻轉)且可將其第六隔離材料182附接(例如，鍵合，諸如透過氧化物-氧化物鍵合)至第一微電子裝置結構100之第三隔離材料140以形成一微電子裝置結構總成184。將第二微電子裝置結構145之第六隔離材料182附接(例如，鍵合)至第一微電子裝置結構100之第三隔離材料140可形成包含第六隔離材料182及第三隔離材料140之微電子裝置結構總成184之一第二連接隔離結構186。在將第六隔離材料182附接至第三隔離材料140之後，可至少移除包括第二微電子裝置結構145之額外基底結構171 (圖7A至圖7D)之額外微電子裝置結構175 (圖7A至圖7D)以暴露第五隔離材料174。在一些實施例中，在將第六隔離材料182附接至第三隔離材料140以形成微電子裝置結構總成184之後，可使用至少一種習知晶圓薄化程序(例如，一習知CMP程序；一習知蝕刻程序，諸如一習知乾式蝕刻程序或一習知濕式蝕刻程序)移除第五隔離材料174 (圖7A至圖7D)之部分。

如圖8A至圖8D中所描繪，微電子裝置結構總成184可附接至第一微電子裝置結構100使得第二微電子裝置結構145之陣列區102′ (圖7A)、數位線出口區104′ (圖7B)、字線出口區106′ (圖7C)及插座區108′ (圖7D)分別與第一微電子裝置結構100之陣列區102 (圖5A)、數位線出口區104 (圖5B)、字線出口區106 (圖5C)及插座區(圖5D)水平重疊(例如，實質上水平對準)。因此，在圖8A至圖8D中，在先前參考圖7A至圖7D所描述之處理階段之後，陣列區102 (圖8A)、數位線出口區104 (圖8B)、字線出口區106 (圖8C)及插座區108 (圖8D)分別包括第二微電子裝置結構145之陣列區102′ (圖7A)、數位線出口區104′ (圖7B)、字線出口區106′ (圖7C)及插座區108′ (圖7D)之特徵。雖然圖8A至圖8D中所展示之不同區先前被描述為藉由根據本發明之方法處理第一微電子裝置結構100形成之第一微電子裝置結構100 (圖1及圖5A至圖5D)之不同區，但將理解，此等區變成使用第一微電子裝置結構100及第二微電子裝置結構145形成之本發明之一微電子裝置之區，如下文進一步詳細描述。因此，此等不同區不限於第一微電子裝置結構100之特徵(例如，結構、材料、裝置)及/或特徵之部分。代替地，此等區透過本發明之方法演進成涵蓋並包括額外特徵(例如，額外結構、額外材料、額外裝置)、額外特徵之部分及/或經修改特徵。

為了形成微電子裝置結構總成184，可提供與第一微電子裝置結構100之第三隔離材料140實體接觸之第二微電子裝置結構145之第六隔離材料182，且接著可將第六隔離材料182及第三隔離材料140暴露於退火條件以在第六隔離材料182與第三隔離材料140之間形成鍵(例如，氧化物-氧化物鍵)。藉由非限制性實例，可將第六隔離材料182及第三隔離材料140暴露於大於或等於約400℃之一溫度(例如，在自約400℃至約800℃之一範圍內，大於約800℃)以在第六隔離材料182與第三隔離材料140之間形成氧化物-氧化物鍵。在一些實施例中，將第六隔離材料182及第三隔離材料140暴露於大於約800℃之至少一個溫度以在第六隔離材料182與第三隔離材料140之間形成氧化物-氧化物鍵。

在圖8A至圖8D中，第二連接隔離結構186之第六隔離材料182及第三隔離材料140藉由一虛線彼此區分開。然而，第六隔離材料182及第三隔離材料140可為一體的且彼此連續。換言之，第二連接隔離結構186可為包括作為其第一區(例如，一上區)之第六隔離材料182及作為其第二區(例如，一下區)之第三隔離材料140之一實質上單片結構。針對第二連接隔離結構186，其第六隔離材料182可在無一鍵合線之情況下附接至其第三隔離材料140。

接下來參考圖9A至圖9D，繪示陣列區102 (圖9A)、數位線出口區104 (圖9B)、字線出口區106 (圖9C)及插座區108 (圖9D)在先前參考圖8A至圖8D所描述之處理階段之後的形成微電子裝置之方法之一處理階段的自先前所描述之方向視角的簡化、部分縱向橫截面視圖。如圖9B及圖9C中共同描繪，第七接觸結構176可形成於數位線出口區104 (圖9B)及字線出口區106 (圖9C)內。第七接觸結構176包括第七接觸結構176之一第一群組176A (圖9B)及第七接觸結構176之一第二群組176B (圖9C)。第七接觸結構176之第一群組176A可定位於數位線出口區104內且第七接觸結構176之第二群組176B可定位於字線出口區106內。第七接觸結構176之第一群組176A可經形成以耦合至數位線出口區104內之第四接觸結構142之第一群組142A (圖9B)，且第七接觸結構176之第二群組176B可經形成以耦合至字線出口區106內之第四接觸結構142之第二群組142B (圖9C)。例如，第七接觸結構176之第一群組176A可經形成以實體接觸並垂直延伸(例如，在Z方向上)至第一群組142A之第四接觸結構142；且第七接觸結構176之第二群組176B可經形成以實體接觸並垂直延伸(例如，在Z方向上)至第二群組142B之第四接觸結構142。

繼續參考圖9B及圖9C，在一些實施例中，第七接觸結構176在XY平面中之一橫截面形狀可為實質上圓形、實質上卵形、實質上矩形或實質上正方形。在一些實施例中，第七接觸結構176之橫截面形狀係實質上卵形。

在一些實施例中，包括第一群組176A (圖9B)及第二群組176B (圖9C)之第七接觸結構176可經形成以展現錐形側壁177。參考圖9B，在一第一水平方向(例如，X方向)上，第一群組176A之第七接觸結構176之一上尺寸D ₉可大於第七接觸結構176之一下尺寸D ₁₀。另外，在一第二水平方向(例如，Y方向)上，第一群組176A之第七接觸結構176之上尺寸D ₉可大於第七接觸結構176之下尺寸D ₁₀。

在一些實施例中，上尺寸D ₉在自約40 nm至約60 nm (諸如自約40 nm至約50 nm或自約50 nm至約60 nm)之一範圍內，且下尺寸D ₁₀在自約30 nm至約50 nm (諸如自約30 nm至約40 nm或自約40 nm至約50 nm)之一範圍內。然而，本發明不限於此且上尺寸D ₉及下尺寸D ₁₀可不同於所描述之上尺寸及下尺寸。在一些實施例中，上尺寸D ₉及下尺寸D ₁₀大於第三接觸結構132之各自上尺寸D ₁、D ₃及下尺寸D ₂、D ₄且小於第四接觸結構142之各自上尺寸D ₅、D ₇及下尺寸D ₆、D ₈。

在一些實施例中，D ₉:D ₁₀之一比率在自約1.2:1.0至約2.0:1.0 (諸如自約1.2:1.0至約1.5:1.0或自約1.5:1.0至約2.0:1.0)之一範圍內。

在一些實施例中，第一群組176A之第七接觸結構176之上尺寸D ₉及下尺寸D ₁₀在實質上垂直於數位線118延伸的一第二水平方向(例如，Y方向)之第一水平方向上(例如，在X方向上)較大。在一些此等實施例中，第七接觸結構176之第一群組176A在第一水平方向上之上尺寸D ₉及下尺寸D ₁₀大於第四接觸結構142之第一群組176A在第二水平方向上之各自上尺寸D ₉及下尺寸D ₁₀。在一些實施例中，第七接觸結構176之第一群組176A之上尺寸D ₉在第一水平方向(例如，X方向)上為約60 nm而在第二水平方向(例如，Y方向)上為約40 nm，且下尺寸D ₁₀在第一方向上為約50 nm而在第二水平方向上為約30 nm。

在一些實施例中，上尺寸D ₉及下尺寸D ₁₀大於第三接觸結構132之各自上尺寸D ₁、D ₃及下尺寸D ₂、D ₄且小於第四接觸結構142之各自上尺寸D ₅、D ₇及下尺寸D ₆、D ₈。

參考圖9C，在第二水平方向(例如，Y方向)上，第七接觸結構176之一上尺寸D ₁₁大於第七接觸結構176之一下尺寸D ₁₂。另外，在第一水平方向(例如，X方向)上，第二群組176B之第七接觸結構176之上尺寸D ₁₁可大於第四接觸結構142之下尺寸D ₁₂。

在一些實施例中，上尺寸D ₁₁在自約40 nm至約60 nm (諸如自約40 nm至約50 nm或自約50 nm至約60 nm)之一範圍內，且下尺寸D ₁₂在自約30 nm至約50 nm (諸如自約30 nm至約40 nm或自約40 nm至約50 nm)之一範圍內。然而，本發明不限於此且上尺寸D ₁₁及下尺寸D ₁₂可不同於所描述之上尺寸及下尺寸。在一些實施例中，上尺寸D ₁₁及下尺寸D ₁₂大於第三接觸結構132之各自上尺寸D ₁、D ₃及下尺寸D ₂、D ₄且小於第四接觸結構142之各自上尺寸D ₅、D ₇及下尺寸D ₆、D ₈。在一些實施例中，第七接觸結構176之第二群組176B之上尺寸D ₁₁實質上相同於第七接觸結構176之第一群組176A之上尺寸D ₉；且第七接觸結構176之第二群組176B之下尺寸D ₁₂實質上相同於第七接觸結構176之第一群組176A之下尺寸D ₁₀。

在一些實施例中，第二群組176B之第七接觸結構176之上尺寸D ₁₁及下尺寸D ₁₂在實質上垂直於字線120延伸的第一水平方向(例如，X方向)之第二水平方向上(例如，在Y方向上)較大。在一些此等實施例中，第七接觸結構176之第二群組176B在第二水平方向上之上尺寸D ₁₁及下尺寸D ₁₂大於第七接觸結構176之第二群組176B在第一水平方向上之各自上尺寸D ₁₁及下尺寸D ₁₂。在一些實施例中，第七接觸結構176之第二群組176B之上尺寸D ₁₁在第二水平方向(例如，Y方向)上為約60 nm而在第一水平方向(例如，X方向)上為約40 nm，且下尺寸D ₁₂在第二水平方向上為約50 nm而在第一水平方向上為約30 nm。因此，在一些實施例中，第七接觸結構176之第一群組176A之上尺寸D ₉及下尺寸D ₁₁在第一水平方向(例如，X方向)上大於第七接觸結構176之第二群組176B之各自上尺寸D ₁₁及下尺寸D ₁₂，且在第二水平方向(例如，Y方向)上小於第七接觸結構176之第二群組176B之各自上尺寸D ₁₁及下尺寸D ₁₂。

參考圖9B，在數位線出口區104內，第七接觸結構176之第一群組176A、第四接觸結構142之第一群組142A及第三接觸結構132之第一群組132A可形成電連接至數位線118之第一深接觸結構188。第一深接觸結構188可垂直延伸(例如，在Z方向上)穿過第四隔離材料152、第六隔離材料182及第三隔離材料140。第一深接觸結構188之各者(各個別地包括第一群組176A之第七接觸結構176、第一群組142A之第四接觸結構142及第一群組132A之第三接觸結構132之一者)可被稱為所謂的「陣列邊緣」數位線接觸結構。

參考圖9C，在字線出口區106內，第七接觸結構176之第二群組176B、第四接觸結構142之第二群組142B及第三接觸結構132之第二群組132B可形成電連接至字線120之第二深接觸結構190。第二深接觸結構190可垂直延伸(例如，在Z方向上)穿過第四隔離材料152、第六隔離材料182及第三隔離材料140。第二深接觸結構190之各者(各個別地包括第二群組176B之第七接觸結構176、第二群組142B之第四接觸結構142及第二群組132B之第三接觸結構132之一者)可被稱為所謂的「陣列邊緣」字線接觸結構。在一些實施例中，第一深接觸結構188大於第二深接觸結構190。例如，在一些實施例中，第一深接觸結構188之第三接觸結構132之第一群組132A、第四接觸結構142之第一群組142A及第七接觸結構176之第一群組176A之一或多者(例如，各者)大於第二深接觸結構198之第三接觸結構132之各自第二群組132B、第四接觸結構142之第二群組142B及第七接觸結構176之第二群組176B。

參考圖9B及圖9C，第七接觸結構176可藉由例如形成穿過第四隔離材料152及第六隔離材料182之開口以暴露第一群組142A及第二群組142B之第四接觸結構142之上(例如，在Z方向上)表面來形成。在形成穿過第四隔離材料152及第六隔離材料182之開口之後，可用導電材料填充該等開口以形成第七接觸結構176。在一些實施例中，透過微電子裝置結構總成184之隔離材料(例如，介電氧化物材料，諸如SiO _x)，可清楚地觀察到用於形成第七接觸結構176之配準標記。

在一些實施例中，第七接觸結構176之上部分在控制邏輯裝置170 (圖10A及圖10D)之上表面上方垂直延伸(例如，在Z方向上)。

仍參考圖9B及圖9C，第七接觸結構176 (包括其第一群組176A (圖9B)及第二群組176B (圖9C))可由導電材料形成並包括導電材料。藉由非限制性實例，第七接觸結構176可各個別地由以下一或多者形成並包括以下一或多者：至少一種金屬、至少一種合金及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第七接觸結構176各個別地由W形成並包括W。第七接觸結構176之各者可為實質上均質的，或第七接觸結構176之一或多者可個別地為異質的。在一些實施例中，第七接觸結構176之各者係實質上均質的。在額外實施例中，第七接觸結構176之各者係異質的。各第七接觸結構176可例如由至少兩種不同導電材料之一堆疊形成並包括該堆疊。

接下來參考圖10A至圖10D，繪示陣列區102 (圖10A)、數位線出口區104 (圖10B)、字線出口區106 (圖10C)及插座區108 (圖10D)在先前參考圖9A至圖9D所描述之處理階段之後的形成微電子裝置之方法之一處理階段的自先前所描述之方向視角的簡化、部分縱向橫截面視圖。如圖10A至圖10D中共同描繪，BEOL結構可形成於第二佈線階層158及第七接觸結構176 (圖10B及圖10C)上方以形成一微電子裝置250。例如，包括第三佈線結構194 (圖10A及圖10D)之至少一個第三佈線階層192 (圖10A及圖10D)可形成於第二佈線階層158上方；包括第四佈線結構198之至少一個第四佈線階層196可形成於第三佈線階層192 (圖10A及圖10D)上方；且包括第五佈線結構202之至少一個第五佈線階層200可形成於第四佈線階層196上方。第三佈線階層192 (圖10A及圖10D)之第三佈線結構194 (圖10A及圖10D)之一或多者可憑藉第八接觸結構204 (圖10A及圖10D)耦合至第二佈線階層158之第二佈線結構160之一或多者。另外，第四佈線階層196之第四佈線結構198之一或多者可憑藉第九接觸結構206 (圖10A及圖10D)耦合至第三佈線階層192 (圖10A及圖10D)之第三佈線結構194 (圖10A及圖10D)之一或多者。此外，第五佈線階層200之第五佈線結構202之一或多者(例如，一或多個導電墊結構)可憑藉第十接觸結構208 (圖10D)耦合至第四佈線階層196之第四佈線結構198之一或多者。在額外實施例中，省略(例如，未形成)至少一些(例如，全部)第十接觸結構208 (圖10D)，且第五佈線階層200之第五佈線結構202之一或多者經形成以直接實體接觸第四佈線階層196之第四佈線結構198之一或多者。

第三佈線結構194 (圖10A及圖10D)、第四佈線結構198、第五佈線結構202、第八接觸結構204 (圖10A及圖10D)、第九接觸結構206 (圖10A及圖10D)及第十接觸結構208 (圖10D) (若有)可各由導電材料形成並包括導電材料。藉由非限制性實例，第三佈線結構194 (圖10A至圖10D)、第四佈線結構198、第五佈線結構202、第八接觸結構204 (圖10A及圖10D)、第九接觸結構206 (圖10A及圖10D)及第十接觸結構208 (圖10D)可個別地由以下一或多者形成並包括以下一或多者形成：至少一種金屬、至少一種合金及至少一種含導電金屬材料(例如，一導電金屬氮化物、一導電金屬矽化物、一導電金屬碳化物、一導電金屬氧化物)。在一些實施例中，第三佈線結構194 (圖10A至圖10D)各由W形成並包括W；第四佈線結構198各由Cu形成並包括Cu；第五佈線結構202由Al形成並包括Al；且第八接觸結構204 (圖10A及圖10D)、第九接觸結構206 (圖10A及圖10D)及第十接觸結構208 (圖10D)各由W形成並包括W。

仍共同參考圖10A至圖10D，一第七隔離材料210可形成於至少第三佈線結構194 (圖10A至圖10D)、第四佈線結構198、第五佈線結構202、第八接觸結構204 (圖10A及圖10D)、第九接觸結構206 (圖10A及圖10D)及第十接觸結構208 (圖10D) (若有)之部分上或上方。第七隔離材料210可由至少一種絕緣材料形成並包括至少一種絕緣材料。在一些實施例中，第七隔離材料210由一介電氧化物材料形成並包括一介電氧化物材料，諸如SiO _x(例如，SiO ₂)。第七隔離材料210可為實質上均質的，或第七隔離材料210可為異質的。在一些實施例中，第七隔離材料210係實質上均質的。在額外實施例中，第七隔離材料210係異質的。第七隔離材料210可例如由至少兩種不同介電材料之一堆疊形成並包括該堆疊。另外，可在第七隔離材料210內形成一或多個開口以暴露(且因此促進接達)第五佈線階層200之第五佈線結構202之一或多者(例如，一或多個導電墊結構)之一或多個部分。

如圖10A至圖10D中所展示，上文參考圖1至圖10D所描述之方法可實現包括本文中先前所描述之特徵(例如，結構、材料、裝置)之微電子裝置250 (例如，一記憶體裝置，諸如一DRAM裝置)之形成。在一些實施例中，第三佈線結構194 (圖10A至圖10D)、第四佈線結構198及第五佈線結構202之至少一些者用作微電子裝置250之全域佈線結構。第三佈線結構194 (圖10A至圖10D)、第四佈線結構198及第五佈線結構202可例如經組態以自一外部匯流排接收全域信號，且將全域信號中繼至微電子裝置250之其他特徵(例如，結構、裝置)。

數位線118可憑藉第三佈線結構194耦合至控制邏輯裝置170 (圖10A及圖10D)之一或多者。另外，字線120可憑藉第三佈線結構194耦合至控制邏輯裝置170 (圖10A及圖10D)之一或多者。

相較於下尺寸D ₄、D ₈具有相對較大上尺寸D ₅、D ₇之第四接觸結構142之形成可促進將第七接觸結構176電耦合至第四接觸結構142以用於形成第一深接觸結構188 (圖10B)及第二深接觸結構190 (圖10C)以在將第二微電子裝置結構145附接至第一微電子裝置結構100之後電連接至各自數位線118及字線120。另外，第三接觸結構132 (例如，D ₂、D ₄)之下部分(下端)之相對較小大小促進第一深接觸結構188及第二深接觸結構190以數位線118及字線120之節距及間隔電連接至各自數位線118及字線120。因此，第一深接觸結構188及第二深接觸結構190之上部分可以大於第一深接觸結構188及第二深接觸結構190之下部分之一節距隔開。另外，如下文進一步詳細描述，第一深接觸結構188及第二深接觸結構190可配置成一交錯圖案使得相鄰第一深接觸結構188與第二深接觸結構190之間的間隔可相對於數位線118之間隔及字線120之間隔增加。

與在第三接觸結構132之介面處相比，第一深接觸結構188及第二深接觸結構190在第四接觸結構142及第三接觸結構132之一介面(例如，第一微電子裝置結構100與第二微電子裝置結構145之間的介面)處可包含一更大橫截面積(例如，在XY平面中)。

因此，相較於形成耦合至導電線結構(例如，數位線、字線)之接觸結構之習知方法，第四接觸結構142可降低接觸未對準風險且減輕對相對複雜的接觸對準操作及系統之需要。

在一些實施例中，包括第四接觸結構142之第一群組142A及第二群組142B之第四接觸結構142之大小之減小的尺寸可促進形成第一微電子裝置結構100以包括大於第二微電子裝置結構145之控制邏輯裝置170之電晶體150之一數量(數目)的一數量(數目)之記憶體胞元144。

接下來參考圖11，描繪根據本發明之實施例的微電子裝置250之一簡化平面視圖，其繪示微電子裝置250之個別不同區(例如，陣列區102，諸如第一陣列區102A、第二陣列區102B、第三陣列區102C、第四陣列區102D、第五陣列區102E、第六陣列區102F、第七陣列區102G、第八陣列區102H、第九陣列區102I；插座區108)內之不同控制邏輯區段之一配置(下文進一步詳細描述)，以及不同控制邏輯區段內之不同控制邏輯裝置(例如，對應於控制邏輯裝置170 (圖10A及圖10D))之佈線配置。不同控制邏輯區段之不同控制邏輯裝置可垂直定位於微電子裝置250之記憶體胞元144 (圖10A)上方(例如，在Z方向上)。不同控制邏輯裝置之至少一些者可以先前參考圖10A至圖10D所描述之方式耦合至記憶體胞元144 (圖10A)。為了清楚及容易理解描述，在圖11中未繪示先前參考圖10A至圖10D所描述之微電子裝置250之所有特徵(例如，結構、材料、裝置)。

如圖11中所展示，在各陣列區102之一水平區域內，微電子裝置250可經形成以包括感測放大器(SA)區段252及子字線驅動器(SWD)區段254之一所要配置。SA區段252可包括耦合至微電子裝置250之數位線118之SA裝置，如下文進一步詳細描述。數位線118可垂直下伏於(例如，在Z方向上)微電子裝置250內之SA區段252之SA裝置。SWD區段254可包括耦合至微電子裝置250之字線120之SWD裝置，亦如下文進一步詳細描述。字線120可垂直下伏於(例如，在Z方向上)微電子裝置250內之SWD區段254之SWD裝置。

一個別陣列區102 (例如，第一陣列區102A、第二陣列區102B、第三陣列區102C、第四陣列區102D、第五陣列區102E、第六陣列區102F、第七陣列區102G、第八陣列區102H)之一水平區域內之SA區段252可包括一第一SA區段252A及一第二SA區段252B。針對一個別陣列區102，第一SA區段252A及第二SA區段252B可定位於陣列區102之彼此相對的隅角(例如，對角相對隅角)處或附近。例如，如圖11中所展示，針對一個別陣列區102，第一SA區段252A可定位於陣列區102之一第一隅角256A處或附近，且第二SA區段252B可定位於陣列區102之一第二隅角256B處或附近，該第二隅角定位成與第一隅角256A對角相對(例如，成對角線)。

針對一個別陣列區102內之各SA區段252 (例如，第一SA區段252A、第二SA區段252B)，SA區段252之SA裝置可憑藉數位線佈線及接觸結構258耦合至水平延伸(例如，在Y方向上)穿過陣列區102之數位線118之一群組。數位線佈線及接觸結構258可例如對應於本文中先前所描述之一些佈線結構(例如，一些第二佈線結構160 (圖10A及圖10B))及一些接觸結構(例如，一些第一深接觸結構188 (圖10B))。

一個別陣列區102 (例如，第一陣列區102A、第二陣列區102B、第三陣列區102C、第四陣列區102D、第五陣列區102E、第六陣列區102F、第七陣列區102G、第八陣列區102H)之一水平區域內之SWD區段254可包括一第一SWD區段254A及一第二SWD區段254B。針對一個別陣列區102，第一SWD區段254A及第二SWD區段254B可定位於不同於第一SA區段252A及一第二SA區段252B之隅角處或附近。另外，相關聯於第一SWD區段254A之陣列區102之隅角可與相關聯於第二SWD區段254B之陣列區102之隅角對置(例如，對角對置)。例如，如圖11中所展示，針對一個別陣列區102，第一SWD區段254A可定位於陣列區102之一第三隅角256C處或附近，且第二SWD區段254B可定位於陣列區102之一第四隅角256D處或附近，該第四隅角定位成與第三隅角256C對角相對(例如，成對角線)。

針對一個別陣列區102內之各SWD區段254 (例如，第一SWD區段254A、第二SWD區段254B)，SWD區段254之SWD裝置可憑藉字線佈線及接觸結構260耦合至水平延伸(例如，在X方向上)穿過陣列區102之字線120之一群組。字線佈線及接觸結構260可例如對應於本文中先前所描述之一些佈線結構(例如，一些第二佈線結構160 (圖10A及圖10B))及一些接觸結構(例如，一些第二深接觸結構190 (圖10C))。

第一數位線出口子區104A可耦合至數位線118之一第一群組，諸如奇數數位線118A，且第二數位線出口子區104B可耦合至數位線118之一第二群組，諸如偶數數位線118B。第一數位線出口子區104A可與定位於陣列區102之同一行105內之第二數位線出口子區104B交替。在一些此等實施例中，第一數位線出口子區104A在一水平方向上(例如，在Y方向上)與第二數位線出口子區104B交替。在一些實施例中，在一水平方向上(例如，在X方向上)彼此水平相鄰之第一數位線出口子區104A係相同的。因此，耦合至定位於陣列區102之水平相鄰行105中之數位線出口子區104A、104B之數位線118可耦合至相同類型之數位線118 (奇數數位線118A或偶數數位線118B之一者)。

第一字線出口子區106A可耦合至字線120之一第一群組，諸如奇數字線120A，且第二字線出口子區106B可耦合至字線120之一第二群組，諸如偶數字線120B。第一字線出口子區106A可與定位於陣列區102之同一列103內之第二字線出口子區106B交替。在一些此等實施例中，第一字線出口子區106A在一水平方向上(例如，在X方向上)與第二字線出口子區106B交替。在一些實施例中，在一水平方向上(例如，在Y方向上)彼此水平相鄰之第一字線出口子區106A係相同的。因此，耦合至彼此水平相鄰且定位於陣列區102之水平相鄰列103中之字線出口子區106A、106B之字線120可耦合至相同類型之字線120 (奇數字線120A或偶數字線120B之一者)。

陣列區102之各者可在一第一水平方向上(例如，在Y方向上)與第一數位線出口子區104A之一者及第二數位線出口子區104B之一者水平相鄰，且在一第二水平方向上(例如，在X方向上)與第一字線出口子區106A之一者及第二字線出口子區106B之一者水平相鄰。在一些實施例中，一第一數位線出口子區104A可定位於一陣列區102之一第一水平端部處(例如，在Y方向上)，而一第二數位線出口子區104B可定位於陣列區102之一第二相對水平端部處(例如，在Y方向上)；且一第一字線出口子區106A可定位於陣列區102之一不同第一水平端部處(例如，在X方向上)，而一第二字線出口子區106B可定位於陣列區102之一不同第二相對水平端部處(例如，在X方向上)。在一些此等實施例中，陣列區102之實質上所有側被第一數位線出口子區104A、第二數位線出口子區104B、第一字線出口子區106A及第二字線出口子區106B之一者環繞。

一陣列區102內之SA區段252之各者可連接至奇數數位線118A及偶數數位線118B且陣列區102內之SWD區段254之各者可連接至奇數字線120A及偶數字線120B。

繼續參考圖11，在各陣列區102之一水平區域內，微電子裝置250可包括額外控制邏輯區段，該等額外控制邏輯區段個別地包括額外控制邏輯裝置(例如，除SA裝置及SWD裝置之外的控制邏輯裝置)。例如，針對各陣列區102，額外控制邏輯區段262可水平定位於SA區段252與SWD區段254之間(例如，在陣列區102內之相對更水平中心位置處)。額外控制邏輯區段262可包括(但不限於)包含行解碼器裝置之行解碼器裝置區段及包含MWD裝置之主字線(MWD)區段。

仍參考圖11，在各插座區108之一水平區域內，微電子裝置250可包括進一步控制邏輯區段264，該等進一步控制邏輯區段個別地包括進一步控制邏輯裝置(例如，除定位於陣列區102之水平區域內之控制邏輯裝置以外之控制邏輯裝置)。進一步控制邏輯區段264內之進一步控制邏輯裝置之至少一些者可具有不同於定位於陣列區102之水平區域內之控制邏輯裝置之組態及操作功能。藉由非限制性實例，進一步控制邏輯區段264可包括包含組邏輯裝置之組邏輯區段。

圖12A係圖11之微電子裝置250之框270中所繪示之第一數位線出口子區104A之一簡化平面視圖。數位線118可水平(例如，在Y方向上)終止於第一數位線出口子區104A內。在一些實施例中，數位線118之每隔一者(例如，奇數數位線118A)耦合至第一數位線出口子區104A內之一數位線佈線及接觸結構258。

第一數位線出口子區104A之一水平邊界273可包含第一數位線出口子區104A與一水平相鄰(例如，在Y方向上)陣列區102之間之一介面。換言之，在一些實施例中，第一數位線出口子區104A可直接定位於陣列區102之一行105 (圖11)內之水平相鄰陣列區102之間並接觸該等水平相鄰陣列區。

在一些實施例中，數位線接觸及佈線結構258係交錯的。在一些此等實施例中，耦合至水平相鄰(例如，在X方向上)奇數數位線118A之數位線接觸及佈線結構258彼此水平偏移(例如，在Y方向上)。數位線接觸及佈線結構258之一第一列259A可定位成更接近第一數位線出口子區104A之水平邊界273及因此一水平相鄰(例如，在Y方向上)陣列區102 (圖11)而非數位線接觸及佈線結構258之一第二列259B。第一列259A之數位線接觸及佈線結構258可與第一列259A之其他數位線接觸及佈線結構258水平對準(例如，在Y方向上)且自第二列259B之數位線接觸及佈線結構258偏移。第二列259B之數位線接觸及佈線結構258可與第二列259B之其他數位線接觸及佈線結構258水平對準(例如，在Y方向上)且自第一列259A之數位線接觸及佈線結構258偏移。

在一些實施例中，歸因於數位線接觸及佈線結構258之交錯圖案，每第四個數位線118之數位線接觸及佈線結構258水平對準(例如，在Y方向上)。在一些此等實施例中，每第四個數位線118之第一深接觸結構188 (圖10B)在Y方向上水平對準。在第一列259A及第二列259B之各者中，水平相鄰(例如，在X方向上)數位線接觸及佈線結構258與水平對準(例如，在Y方向上)數位線接觸及佈線結構258之間的一距離可實質上相同。

在一些實施例中，自一第一水平邊界273延伸至第一數位線出口子區104A中之數位線118連接至一第一陣列區102A之SA區段252 (圖11)，且自一第二相對水平邊界273延伸至第一數位線出口子區104A中之數位線118連接至一第二不同陣列區102之SA區段252 (圖11)。耦合至水平對準(例如，在X方向上)奇數數位線118A之數位線接觸及佈線結構258可耦合至不同陣列區102之SA區段252。耦合至水平對準(例如，在X方向上)奇數數位線118A之數位線接觸及佈線結構258可定位於不同於一最近鄰水平邊界273之一距離及因此不同於一最近鄰陣列區102之一距離處。

第一列259A內之數位線接觸及佈線結構258可定位於距一最近鄰水平邊界273一距離D ₁₃處。距離D ₁₃可在自約80 nm至約140 nm (諸如自約80 nm至約100 nm、自約100 nm至約120 nm或自約120 nm至約140 nm)之一範圍內。在一些實施例中，距離D ₁₃為約110 nm。

一奇數數位線118A之水平端部與第二列259B內之一數位線佈線及接觸結構258之間的一距離D ₁₄可在自約20 nm至約30 nm (諸如自約20 nm至約25 nm或自約25 nm至約30 nm)之一範圍內。在一些實施例中，距離D ₁₄為約25 nm。

水平相鄰奇數數位線118A之數位線接觸及佈線結構258 (一第一列259A內之一數位線佈線及接觸結構258與一第二列259B內之一數位線佈線及接觸結構258)之間的一距離D ₁₅可在自約50 nm至約70 nm (諸如自約50 nm至約60 nm或自約60 nm至約70 nm)之一範圍內。在一些實施例中，距離D ₁₅為約62 nm。

在一些實施例中，耦合至一第一陣列區102A (圖11)之奇數數位線118A之一第一群組之一水平端部與耦合至一第二陣列區102B (圖11)之奇數數位線118A之一第二群組之一水平端部之間的一距離D ₁₆可在自約40 nm至約80 nm (諸如自約40 nm至約60 nm或自約60 nm至約80 nm)之一範圍內。在一些實施例中，距離D ₁₆為約60 nm。

圖12B係圖11之微電子裝置250之框272中所繪示之第一字線出口子區106A之一簡化平面視圖。字線120可水平(例如，在X方向上)終止於第一字線出口子區106A內。在一些實施例中，字線120之每隔一者(例如，奇數字線120A)耦合至第一字線出口子區106A內之一字線佈線及接觸結構260。

第一字線出口子區106A之一水平邊界274可包含第一字線出口子區106A與一水平相鄰(例如，在X方向上)陣列區102之間之一介面。換言之，在一些實施例中，第一字線出口子區106A可直接定位於陣列區102之一列103 (圖11)內之水平相鄰陣列區102之間並接觸該等水平相鄰陣列區。

在一些實施例中，字線接觸及佈線結構260係交錯的。在一些此等實施例中，耦合至水平相鄰(例如，在Y方向上)奇數字線120A之字線接觸及佈線結構260彼此水平偏移(例如，在Y方向上)。字線接觸及佈線結構260之一第一列261A可定位成更接近第一字線出口子區106A之水平邊界274及因此一水平相鄰(例如，在X方向上)陣列區102 (圖11)而非字線接觸及佈線結構260之一第二列261B。第一列261A之字線接觸及佈線結構260可與第一列261A之其他字線接觸及佈線結構260水平對準(例如，在X方向上)且自第二列261B之字線接觸及佈線結構260偏移。第二列261B之字線接觸及佈線結構260可與第二列261B之其他字線接觸及佈線結構260水平對準(例如，在Y方向上)且自第一列261A之字線接觸及佈線結構260偏移。

在一些實施例中，歸因於字線接觸及佈線結構260之交錯圖案，每第四個字線120之字線接觸及佈線結構260水平對準(例如，在X方向上)。每第四個字線120之第二深接觸結構190 (圖10C)在X方向水平對準。在一些實施例中，在第一列261A及第二列261B之各者中，水平相鄰(例如，在Y方向上)字線接觸及佈線結構260與水平對準(例如，在X方向上)字線接觸及佈線結構260之間的一距離可實質上相同。

在一些實施例中，自一第一水平邊界274延伸至第一字線出口子區106A中之字線120連接至一第一陣列區102A之SWD區段254 (圖11)，且自一第二相對水平邊界274延伸至第一字線出口子區106A中之字線120連接至一第二不同陣列區102之SWD區段254 (圖11)。耦合至水平對準(例如，在X方向上)奇數字線120A之字線接觸及佈線結構260可耦合至不同陣列區102之SWD區段254。在一些實施例中，耦合至水平對準(例如，在Y方向上)奇數字線120A之字線接觸及佈線結構260可定位於不同於一最近鄰水平邊界274之一距離及因此不同於一最近鄰陣列區102之一距離處。

第一列261A內之字線接觸及佈線結構260可定位成距一最近鄰水平邊界274一距離D ₁₇處。距離D ₁₇可在自約80 nm至約140 nm (諸如自約80 nm至約100 nm、自約100 nm至約120 nm或自約120 nm至約140 nm)之一範圍內。在一些實施例中，距離D ₁₄為約110 nm。在一些實施例中，距離D ₁₇實質上相同於距離D ₁₃(圖12A)。在其他實施例中，距離D ₁₇小於距離D ₁₃。

一奇數字線120A之水平端部與第二列261B內之字線佈線及接觸結構260之間的一距離D ₁₈可在自約20 nm至約30 nm (諸如自約20 nm至約25 nm或自約25 nm至約30 nm)之一範圍內。在一些實施例中，距離D ₁₄為約25 nm。在一些實施例中，距離D ₁₈實質上相同於距離D ₁₄(圖12A)。在其他實施例中，距離D ₁₈小於距離D ₁₄。

水平相鄰奇數字線120A之字線接觸及佈線結構260 (一第一列261A內之一字線佈線及接觸結構260與一第二列261B內之一字線佈線及接觸結構260)之間的一距離D ₁₉可在自約50 nm至約70 nm (諸如自約50 nm至約60 nm或自約60 nm至約70 nm)之一範圍內。在一些實施例中，距離D ₁₈為約62 nm。在一些實施例中，距離D ₁₉實質上相同於距離D ₁₅(圖12A)。在其他實施例中，距離D ₁₉小於距離D ₁₅。

耦合至一第一陣列區102A (圖11)之奇數字線120A之一第一群組之一水平端部與耦合至一第二陣列區102B (圖11)之奇數字線120A之一第二群組之一水平端部之間的一距離D ₂₀可在自約40 nm至約80 nm (諸如自約40 nm至約60 nm或自約60 nm至約80 nm)之一範圍內。在一些實施例中，距離D ₂₀為約60 nm。

藉由形成第一群組142A (圖10B)及第二群組142B (圖10C)之第四接觸結構142 (圖10B及圖10C)以具有各自尺寸D ₁₀(圖9B)、D ₁₂(圖9C)來形成微電子裝置250 (圖10A至圖10D及圖11)促進在將第二微電子裝置結構145 (圖8A至圖8D)附接至第一微電子裝置結構100 (圖8A至圖8D)之後第四接觸結構142至第一群組176A (圖10B)及第二群組176B (圖10C)之第七接觸結構176 (圖10B及圖10C)之電連接，及數位線118 (圖10B)及BEOL結構(例如，第三佈線階層192 (圖10B)之第三佈線結構194 (圖10B))與控制邏輯裝置170 (圖10A及圖10D)之間的電連接，及字線120 (圖10C)及BEOL結構(例如，第三佈線階層192 (圖10C)之第三佈線結構194 (圖10C))與控制邏輯裝置170 (圖10A及圖10D)之間的電連接。

第一群組142A (圖10B)及第二群組142B (圖10C)之第四接觸結構142 (圖10B及圖10C)之尺寸D ₁₀(圖9B)及D ₁₂(圖9C)促進第一深接觸結構188 (圖10B)及第二深接觸結構190 (圖10C)之形成及其等至各自數位線118 (圖10B)及字線120 (圖10C)之電連接，即使在第二微電子裝置結構145 (圖8A至圖8D)及第一微電子裝置結構100 (圖8A至圖8D)之附接期間在該第二微電子裝置結構145與第一微電子裝置結構100之間存在未配準誤差(例如，在第二微電子裝置結構145及第一微電子裝置結構100之附接期間該第二微電子裝置結構145未與該第一微電子裝置結構100完全對準)。

另外，形成第一群組142A (圖10B)及第二群組142B (圖10C)之第四接觸結構142 (圖10B及圖10C)以包括錐形側壁133 (圖10B及圖10C)促進形成第一深接觸結構188 (圖10B)及第二深接觸結構190 (圖10C)以各個別地接觸一各自數位線118 (圖10B)及字線120 (圖10C)，而未電短接至一相鄰數位線118或字線120。另外，錐形側壁133以及數位線佈線及接觸結構258 (圖12B)與字線佈線及接觸結構260 (圖12C)之交錯促進形成第四接觸結構142之第一群組142A (圖10B)及第二群組142B (圖10C)以分別具有一上尺寸D ₁₀、D ₁₂以用於形成至第七接觸結構176之電連接。

形成數位線佈線及接觸結構258 (圖12A)以及字線佈線及接觸結構260 (圖12B)，及相關聯各自第一深接觸結構188 (圖10B)及第二深接觸結構(圖10C)以具有交錯圖案促進形成第一深接觸結構188及第二深接觸結構以具有約兩倍於各自數位線118 (圖10B)及字線120 (圖10C)之節距之一節距，同時形成第四接觸結構142 (圖10B及圖10C)以具有用於形成第七接觸結構176 (圖10B及圖10C)與第四接觸結構142之間的電連接之一所要尺寸。

因此，根據本發明之實施例，一種微電子裝置包含一第一微電子裝置結構及附接至該第一微電子裝置結構之一第二微電子裝置結構。該第一微電子裝置結構包含：記憶體陣列，其等包含記憶體胞元，該等記憶體胞元包含存取裝置及儲存節點裝置；數位線，其等耦合至該等存取裝置且在一第一方向上延伸至一數位線出口區；及字線，其等耦合至該等存取裝置且在一第二方向上延伸至一字線出口區。該第二微電子裝置結構包含在該等記憶體胞元上方並與該等記憶體胞元電連通之控制邏輯裝置。該微電子裝置進一步包含個別地與該數位線出口區中之該等數位線接觸且與該等控制邏輯裝置之至少一些者電連通之接觸結構，該等接觸結構之至少一者包含：一第一橫截面積，其在該第一微電子裝置結構及該第二微電子裝置結構之一介面處；及一第二橫截面積，其在該等數位線之一者及該等接觸結構之該至少一者之一介面處，該第二橫截面積小於該第一橫截面積。

此外，根據本發明之一些實施例，一種記憶體裝置包含陣列區，該等陣列區個別地包含：記憶體胞元，其等包含存取裝置及儲存節點裝置；數位線，其等耦合至該等存取裝置且在一第一方向上延伸；字線，其等耦合至該等存取裝置且在正交於該第一方向之一第二方向上延伸；及控制邏輯裝置，其等在該等記憶體胞元上方並與該等記憶體胞元電連通。該記憶體裝置進一步包含在該第一方向上與該等陣列區水平交替之數位線出口區。該等數位線出口區個別地包含：該等數位線之部分，其等延伸超過與其等鄰近之該等陣列區；及第一深接觸結構，其等個別地包含：一第一部分，其與一數位線接觸；一第二部分，其與該第一部分接觸；及一第三部分，其與該第二部分接觸，該第二部分在該第二部分與該第三部分之間之一介面處具有大於該第三部分之一水平橫截面積。該記憶體裝置進一步包含在該第二方向上與該等陣列區水平交替之字線出口區。該等字線出口區個別地包含：該等字線之部分，其等延伸超過與其等鄰近之該等陣列區；第二深接觸結構，其等個別地包含：一第一額外部分，其與一字線接觸；一第二額外部分，其與該第一額外部分接觸；及一第三額外部分，其與該第二額外部分接觸，該第二額外部分在該第二額外部分與該第三額外部分之間之一介面處具有大於該第三額外部分之一額外水平橫截面積。

根據又額外實施例，一種微電子裝置包含：記憶體陣列，其等包含記憶體胞元；數位線，其等耦合至該等記憶體胞元且在一第一水平方向上延伸；字線，其等耦合至該等記憶體胞元且在一第二水平方向上延伸；及數位線出口區，其等在該第一水平方向上與該等記憶體陣列交替。各數位線出口區個別地包含：一第一數位線出口子區，其包括與該等數位線之奇數者接觸之第一深接觸結構，在該第二水平方向上彼此水平相鄰之第一深接觸結構之至少一些者在該第一水平方向上彼此水平偏移；及一第二數位線出口子區，其包括與該等數位線之偶數者接觸之額外第一深接觸結構。該微電子裝置進一步包含在該第二水平方向上與該等記憶體陣列交替之字線出口區。各字線出口區個別地包含：一第一字線出口子區，其包括與該等字線之奇數者接觸之第二深接觸結構；及一第二字線出口子區，其包括與該等字線之偶數者接觸之額外第二深接觸結構。

根據進一步實施例，一種形成一微電子裝置之方法包含形成一微電子裝置結構，該微電子裝置結構包含：記憶體胞元；數位線；至少一種隔離材料，其覆蓋並環繞該等記憶體胞元及該等數位線；第一接觸結構，其等與該等數位線接觸且個別地包含錐形側壁；及第二接觸結構，其等垂直延伸穿過該至少一種隔離材料且與該等第一接觸結構接觸，該等第二接觸結構之各者包含在其與該等第一接觸結構接觸之一下端處小於其上端處之一尺寸。該方法進一步包含：形成一額外微電子裝置結構，其包含控制邏輯裝置及覆蓋並環繞該等控制邏輯裝置之至少一種額外隔離材料；將該額外微電子裝置結構附接至該微電子裝置結構以形成一總成，該等控制邏輯裝置上覆於該總成內之該等記憶體胞元；及形成延伸穿過該至少一種額外隔離材料且至該等第二接觸結構之第三接觸結構。

根據本發明之實施例的微電子裝置(例如，微電子裝置250 (圖10A至圖10D及圖11))可用於本發明之電子系統之實施例中。例如，圖13係繪示根據本發明之實施例的一電子系統300之一方塊圖。電子系統300可包含例如一電腦或電腦硬體組件、一伺服器或其他網路化硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、可攜式媒體(例如，音樂)播放器、一Wi-Fi或具備蜂巢式功能之平板電腦(諸如，舉例而言iPAD®或SURFACE®平板電腦)、一電子書、一導航裝置等。電子系統300包括至少一個記憶體裝置302。記憶體裝置302可包含例如本文中先前所描述之一微電子裝置(例如，微電子裝置250 (圖10A至圖10D及圖11))。電子系統300可進一步包括至少一個電子信號處理器裝置304 (通常被稱為「微處理器」)。視情況，電子信號處理器裝置304可包含本文中先前所描述之一微電子裝置(例如，微電子裝置250 (圖10A至圖10D及圖11))。雖然記憶體裝置302及電子信號處理器裝置304在圖13中被描繪為兩(2)個單獨裝置，但在額外實施例中，具有記憶體裝置302及電子信號處理器裝置304之功能性之單個(例如，僅一個)記憶體/處理器裝置包括於電子系統300中。在此等實施例中，該記憶體/處理器裝置可包括本文中先前所描述之一微電子裝置(例如，微電子裝置250 (圖10A至圖10D及圖11))。電子系統300可進一步包括用於由一使用者將資訊輸入至電子系統300中之一或多個輸入裝置306，諸如舉例而言一滑鼠或其他指標裝置、一鍵盤、一觸控板、一按鈕或一控制面板。電子系統300可進一步包括用於將資訊(例如，視覺或音訊輸出)輸出至一使用者之一或多個輸出裝置308，諸如舉例而言一監視器、一顯示器、一印表機、一音訊輸出插孔、一揚聲器等。在一些實施例中，輸入裝置306及輸出裝置308包含既可用來將資訊輸入至電子系統300又可將視覺資訊輸出至一使用者之單個觸控螢幕裝置。輸入裝置306及輸出裝置308可與記憶體裝置302及電子信號處理器裝置304之一或多者電連通。

因此，在至少一些實施例中，一種電子系統包含：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦合至該處理器裝置。該記憶體裝置包含：一陣列區，其包含記憶體胞元、奇數數位線、偶數數位線、奇數字線及偶數字線；及一第一數位線出口子區，其在該陣列區之一第一側上且包含與該等奇數數位線接觸之第一深接觸結構之一第一群組。該第一群組之該等第一深接觸結構個別地包含：一第一接觸結構，其與該等奇數數位線之一者接觸；一第二接觸結構，其與該第一接觸結構接觸且具有大於該第一接觸結構之最上水平區域之一最上水平區域；及一第三接觸結構，其與該第二接觸結構接觸且具有小於該第二接觸結構之該最上水平區域之一最下水平區域。該記憶體裝置進一步包含：一第二數位線出口子區，其在該陣列區之與該第一側相對之一第二側上，該第二數位線出口子區包含與該等偶數數位線接觸之第一深接觸結構之一第二群組；一第一字線出口子區，其在該陣列區之一第三側上且包含與該等奇數字線接觸之第二深接觸結構之一第一群組；一第二字線出口子區，其在該陣列區之與該第三側相對之一第四側上，該第二字線出口子區包含與該等偶數字線接觸之第二深接觸結構之一第二群組；及控制邏輯裝置，其等垂直上覆於該等記憶體胞元並與該等記憶體胞元電連通。

下文闡述本發明之額外非限制性實例實施例。

實施例1：一種微電子裝置，其包含：一第一微電子裝置結構，其包含：記憶體陣列，其等包含記憶體胞元，該等記憶體胞元包含存取裝置及儲存節點裝置；數位線，其等耦合至該等存取裝置且在一第一方向上延伸至一數位線出口區；及字線，其等耦合至該等存取裝置且在一第二方向上延伸至一字線出口區；一第二微電子裝置結構，其附接至該第一微電子裝置結構，該第二微電子裝置結構包含在該等記憶體胞元上方並與該等記憶體胞元電連通之控制邏輯裝置；及接觸結構，其等個別地與該數位線出口區中之該等數位線接觸且與該等控制邏輯裝置之至少一些者電連通，該等接觸結構之至少一者包含：一第一橫截面積，其在該第一微電子裝置結構及該第二微電子裝置結構之一介面處；及一第二橫截面積，其在該等數位線之一者及該等接觸結構之該至少一者之一介面處，該第二橫截面積小於該第一橫截面積。

實施例2：如實施例1之微電子裝置，其中該等接觸結構之該至少一者包含：一第一部分，其與該等數位線之該一者接觸；及一第二部分，其與該第一部分接觸且延伸至該第一微電子裝置結構與該第二微電子裝置結構之間之該介面。

實施例3：如實施例1或實施例2之微電子裝置，其中該等接觸結構之該至少一者進一步包含錐形側壁。

實施例4：如實施例1至3中任一實施例之微電子裝置，其進一步包含個別地與該字線出口區中之該等字線接觸之額外接觸結構，該等額外接觸結構之至少一者包含：一第三橫截面積，其在該第一微電子裝置結構及該第二微電子裝置結構之該介面處；及一第四橫截面積，其在該等字線之一者及該等額外接觸結構之該至少一者之一介面處，該第四橫截面積小於該第三橫截面積。

實施例5：如實施例1至4中任一實施例之微電子裝置，其中該等接觸結構之一第一接觸結構在該第一方向及該第二方向上自該等接觸結構之一水平相鄰的第二接觸結構水平偏移。

實施例6：如實施例1至5中任一實施例之微電子裝置，其中該等控制邏輯裝置與該等記憶體胞元之該等儲存節點裝置之間的一第一距離小於該等控制邏輯裝置與該等記憶體胞元之該等存取裝置之間的一第二距離。

實施例7：如實施例1至6中任一實施例之微電子裝置，其中該第一微電子裝置結構之該等記憶體胞元之一數目大於該第二微電子裝置結構之該等控制邏輯裝置之電晶體之一數目。

實施例8：如實施例1至7中任一實施例之微電子裝置，其中：該等接觸結構接觸該數位線出口區中之該等數位線之奇數數位線；且該等數位線之偶數數位線與一額外數位線出口區中之額外接觸結構接觸。

實施例9：如實施例1至8中任一實施例之微電子裝置，其中該等接觸結構在該第一方向上展現大於該第二方向上之一尺寸。

實施例10：如實施例1至9中任一實施例之微電子裝置，其中該第一微電子裝置結構及該第二微電子裝置結構之該介面處的該等接觸結構之該至少一者之一尺寸與該數位線及該等接觸結構之該至少一者之該介面處的該等接觸結構之該至少一者之一尺寸之間之一比率在自約1.5:1.0至約3.5:1.0之一範圍內。

實施例11：一種記憶體裝置，其包含：陣列區，其等個別地包含：記憶體胞元，其等包含存取裝置及儲存節點裝置；數位線，其等耦合至該等存取裝置且在一第一方向上延伸；字線，其等耦合至該等存取裝置且在正交於該第一方向之一第二方向上延伸；及控制邏輯裝置，其等在該等記憶體胞元上方並與該等記憶體胞元電連通；數位線出口區，其等在該第一方向上與該等陣列區水平交替且個別地包含：該等數位線之部分，其等延伸超過與其等鄰近之該等陣列區；及第一深接觸結構，其等個別地包含：一第一部分，其與一數位線接觸；一第二部分，其與該第一部分接觸；及一第三部分，其與該第二部分接觸，該第二部分在該第二部分與該第三部分之間的一介面處具有大於該第三部分之一水平橫截面積；及字線出口區，其等在該第二方向上與該等陣列區水平交替且個別地包含：該等字線之部分，其等延伸超過與其等鄰近之該等陣列區；第二深接觸結構，其等個別地包含：一第一額外部分，其與一字線接觸；一第二額外部分，其與該第一額外部分接觸；及一第三額外部分，其與該第二額外部分接觸，該第二額外部分在該第二額外部分與該第三額外部分之間的一介面處具有大於該第三額外部分之一橫截面積。

實施例12：如實施例11之記憶體裝置，其中該等第一深接觸結構之該第二部分與該第三部分之間之該介面大於該等第二深接觸結構之該第二額外部分與該第三額外部分之間之該介面。

實施例13：如實施例11或實施例12之記憶體裝置，其中該等第一深接觸結構之該第二部分與該第三部分之間之該介面更靠近該等控制邏輯裝置而非該等存取裝置。

實施例14：如實施例11至13中任一實施例之記憶體裝置，其中該等第一深接觸結構之一些者在該第二方向上相對於該等第一深接觸結構之一些其他者水平交錯。

實施例15：如實施例11至14中任一實施例之記憶體裝置，其中該等第一深接觸結構個別地展現一卵形水平橫截面形狀。

實施例16：如實施例11至15中任一實施例之記憶體裝置，其中：該等第一深接觸結構之各者之該第三部分在該第二方向上展現大於該第一方向上之一尺寸；且該等第二深接觸結構之各者之該第三額外部分在該第一方向上展現大於該第二方向上之一尺寸。

實施例17：如實施例11至16中任一實施例之記憶體裝置，其中第一深接觸結構之一些者在該第一方向上彼此水平對準且在該第一方向上自該等第一深接觸結構之一些其他者水平偏移。

實施例18：如實施例11至17中任一實施例之記憶體裝置，其中該等第一深接觸結構包含：該等第一深接觸結構之一第一列，其包含在該第一方向上彼此水平對準之該等第一深接觸結構之一第一群組；及該等第一深接觸結構之一第二列，其包含在該第一方向上彼此水平對準之該等第一深接觸結構之一第二群組，該等第一深接觸結構之該第二群組在該第一方向上自該等第一深接觸結構之該第一群組水平偏移。

實施例19：如實施例18之記憶體裝置，其中在該第一列內彼此相鄰之該等第一深接觸結構之兩者之間的一距離實質上相同於在該第二列內彼此水平相鄰之該等第一深接觸結構之兩個其他者之間的一額外距離。

實施例20：一種形成一微電子裝置之方法，該方法包含：形成一微電子裝置結構，其包含：記憶體胞元；數位線；至少一種隔離材料，其覆蓋並環繞該等記憶體胞元及該等數位線；第一接觸結構，其等與該等數位線接觸且個別地包含錐形側壁；及第二接觸結構，其等垂直延伸穿過該至少一種隔離材料且與該等第一接觸結構接觸，該等第二接觸結構之各者包含在其與該等第一接觸結構之一者接觸之一下端處小於在其上端處之一尺寸；形成一額外微電子裝置結構，其包含控制邏輯裝置及覆蓋並環繞該等控制邏輯裝置之至少一種額外隔離材料；將該額外微電子裝置結構附接至該微電子裝置結構以形成一總成，該等控制邏輯裝置上覆於該總成內之該等記憶體胞元；及形成延伸穿過該至少一種額外隔離材料且至該等第二接觸結構之第三接觸結構。

實施例21：如實施例20之方法，其中形成延伸穿過該至少一種額外隔離材料且至該等第二接觸結構之第三接觸結構包含將該等第三接觸結構形成為各具有相對小於與其接觸之該等第二接觸結構之一者之該上端之一額外下端。

實施例22：如實施例20或實施例21之方法，其中形成一微電子裝置包含：形成該等第二接觸結構之該上端以具有在自約40 nm至約70 nm之一範圍內之一水平寬度；及形成該等第二接觸結構之各者之該下端以具有在自約20 nm至約50 nm之一範圍內之一額外水平寬度。

實施例23：如實施例20至22中任一實施例之方法，其中形成第三接觸結構包含：形成該等第三接觸結構之一第一列；及形成該等第三接觸結構之一第二列，其在該等數位線平行延伸所在的一水平方向上自該等接觸結構之該第一列水平偏移。

實施例24：如實施例23之方法，其中形成第三接觸結構包含在該等第三接觸結構之該第一列內形成該等第三接觸結構以在實質上垂直於該等數位線平行延伸所在的該水平方向之一額外水平方向上彼此水平偏移。

實施例25：如實施例20至24中任一實施例之方法，其中將該額外微電子裝置結構附接至該微電子裝置結構包含將該額外微電子裝置結構附接至該微電子裝置結構，使得該等記憶體胞元之儲存節點裝置定位成比該微電子裝置結構之存取裝置更靠近該額外微電子裝置結構。

實施例26：如實施例20至25中任一實施例之方法，其中形成一微電子裝置結構包含形成該等第一接觸結構之各者以包含在一第一方向上具有在自約20 nm至約40 nm之一範圍內之一水平尺寸之一下邊界。

實施例27：如實施例26之方法，其進一步包含形成該等第一接觸結構之各者之該下邊界以在正交於該第一方向之一第二方向上具有在自約30 nm至約50 nm之一範圍內之一額外水平尺寸。

實施例28：一種電子系統，其包含：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地連接至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地連接至該處理器裝置且包含：一陣列區，其包含記憶體胞元、奇數數位線、偶數數位線、奇數字線及偶數字線；一第一數位線出口子區，其在該陣列區之一第一側上且包含與該等奇數數位線接觸之第一深接觸結構之一第一群組，該第一群組之該等第一深接觸結構個別地包含：一第一接觸結構，其與該等奇數數位線之一者接觸；一第二接觸結構，其與該第一接觸結構接觸且具有大於該第一接觸結構之最上水平區域之一最上水平區域；及一第三接觸結構，其與該第二接觸結構接觸且具有小於該第二接觸結構之該最上水平區域之一最下水平區域；一第二數位線出口子區，其在該陣列區之與該第一側相對之一第二側上，該第二數位線出口子區包含與該等偶數數位線接觸之第一深接觸結構之一第二群組；一第一字線出口子區，其在該陣列區之一第三側上且包含與該等奇數字線接觸之第二深接觸結構之一第一群組；一第二字線出口子區，其在該陣列區之與該第三側相對之一第四側上，該第二字線出口子區包含與該等偶數字線接觸之第二深接觸結構之一第二群組；及控制邏輯裝置，其等垂直上覆於該等記憶體胞元並與該等記憶體胞元電連通。

實施例29：如實施例28之電子系統，其進一步包含一額外陣列區，該第一數位線出口子區在該陣列區與該額外陣列區之間。

實施例30：如實施例28或實施例29之電子系統，其中第一深接觸結構之該第一群組之每隔一個第一深接觸結構彼此水平對準。

實施例31：如實施例28至30中任一實施例之電子系統，其中第二深接觸結構之該第一群組之該等第二深接觸結構小於第一深接觸結構之該第一群組之該等第一深接觸結構。

實施例32：如實施例28至31中任一實施例之電子系統，其中該等記憶體胞元包含動態隨機存取記憶體(DRAM)胞元。

實施例33：一種微電子裝置，其包含：記憶體陣列，其等包含記憶體胞元；數位線，其等耦合至該等記憶體胞元且在一第一水平方向上延伸；字線，其等耦合至該等記憶體胞元且在一第二水平方向上延伸；數位線出口區，其等在該第一水平方向上與該等記憶體陣列交替，各數位線出口區個別地包含：一第一數位線出口子區，其包括與該等數位線之奇數者接觸之第一深接觸結構，在該第二水平方向上彼此水平相鄰之第一深接觸結構之至少一些者在該第一水平方向上彼此水平偏移；及一第二數位線出口子區，其包括與該等數位線之偶數者接觸之額外第一深接觸結構；及字線出口區，其等在該第二水平方向上與該等記憶體陣列交替，各字線出口區個別地包含：一第一字線出口子區，其包括與該等字線之奇數者接觸之第二深接觸結構；及一第二字線出口子區，其包括與該等字線之偶數者接觸之額外第二深接觸結構。

實施例34：如實施例33之微電子裝置，其中該等第一深接觸結構之側壁係錐形的。

實施例35：如實施例33或實施例34之微電子裝置，其中該第二數位線出口子區定位於該等記憶體陣列之與該第一數位線出口子區相對之一水平側上。

實施例36：如實施例33至35中任一實施例之微電子裝置，其中在該第一水平方向上彼此水平相鄰之第二深接觸結構之至少一些者在該第二水平方向上彼此水平偏移。

雖然已結合圖描述特定闡釋性實施例，但一般技術者將認知及明白，本發明所涵蓋之實施例不限於本文中明確地展示及描述之彼等實施例。實情係，在不脫離本發明所涵蓋之實施例(諸如後文中所主張之實施例)包括法律等效物之範疇之情況下，可對本文中所描述之實施例進行諸多添加、刪除及修改。另外，來自一項所揭示實施例之特徵可與另一所揭示實施例之特徵組合，同時仍然涵蓋於本發明之範疇內。

100:第一微電子裝置結構 102:陣列區 102′:陣列區 102A:第一陣列區 102B:第二陣列區 102C:第三陣列區 102D:第四陣列區 102E:第五陣列區 102F:第六陣列區 102G:第七陣列區 102H:第八陣列區 102I:第九陣列區 103:列 104:數位線出口區 104′:數位線出口區 104A:第一數位線出口子區 104B:第二數位線出口子區 105:行 106:字線出口區 106′:字線出口區 106A:第一字線出口子區 106B:第二字線出口子區 108:插座區 108′:插座區 110:第一基底半導體結構 112:填充溝槽 114:第一隔離材料 116:存取裝置 118:數位線 118A:奇數數位線 118B:偶數數位線 119:虛設數位線 120:字線 120A:奇數字線 120B:偶數字線 121:虛設字線 122:第一接觸結構 124:第二接觸結構 126:介電罩蓋結構 128:額外介電罩蓋結構 130:第二隔離材料 132:第三接觸結構 132A:第一群組 132B:第二群組 133:錐形側壁 134:第一佈線階層 136:第一佈線結構 138:儲存節點裝置 140:第三隔離材料 142:第四接觸結構 142A:第一群組 142B:第二群組 143:錐形側壁 144:記憶體胞元 145:第二微電子裝置結構 146:第二基底半導體結構 148:額外填充溝槽 150:電晶體 152:第四隔離材料 154:第五接觸結構 156:第六接觸結構 158:第二佈線階層 160:第二佈線結構 162:摻雜區 162A:源極區 162B:汲極區 164:通道區 166:閘極結構 168:閘極介電材料 170:控制邏輯裝置 171:額外基底結構 172:第七接觸結構 172A:第一群組 172B:第二群組 173:第一連接隔離結構 174:第五隔離材料 175:額外微電子裝置結構 176:第七接觸結構 176A:第一群組 176B:第二群組 177:錐形側壁 178:半導體階層 180:半導體結構 182:第六隔離材料 184:微電子裝置結構總成 186:第二連接隔離結構 188:第一深接觸結構 190:第二深接觸結構 192:第三佈線階層 194:第三佈線結構 196:第四佈線階層 198:第四佈線結構 200:第五佈線階層 202:第五佈線結構 204:第八接觸結構 206:第九接觸結構 208:第十接觸結構 210:第七隔離材料 250:微電子裝置 252:感測放大器(SA)區段 252A:第一SA區段 252B:第二SA區段 254:子字線驅動器(SWD)區段 254A:第一SWD區段 254B:第二SWD區段 256A:第一隅角 256B:第二隅角 256C:第三隅角 256D:第四隅角 258:數位線佈線及接觸結構 259A:第一列 259B:第二列 260:字線接觸及佈線結構 261A:第一列 261B:第二列 262:額外控制邏輯區段 264:控制邏輯區段 270:框 272:框 273:水平邊界 274:水平邊界 300:電子系統 302:記憶體裝置 304:電子信號處理器裝置 306:輸入裝置 308:輸出裝置 D ₁:上尺寸 D ₂:下尺寸 D ₃:上尺寸 D ₄:下尺寸 D ₅:上尺寸 D ₆:下尺寸 D ₇:上尺寸 D ₈:下尺寸 D ₉:上尺寸 D ₁₀:下尺寸 D ₁₁:上尺寸 D ₁₂:下尺寸 D ₁₃:距離 D ₁₄:距離 D ₁₅:距離 D ₁₆:距離 D ₁₇:距離 D ₁₈:距離 D ₁₉:距離 D ₂₀:距離

圖1係根據本發明之實施例在形成一微電子裝置之一方法之一處理階段的一微電子裝置結構之一簡化平面視圖；

圖2A至圖2D係圖1中所展示之微電子裝置結構之一陣列區(圖2A)、一數位線出口區(圖2B)、一字線出口區(圖2C)及一插座區(圖2D)在圖1之處理階段之簡化、部分縱向橫截面視圖；

圖3A至圖3D分別係圖2A至圖2D中所展示之陣列區(圖3A)、數位線出口區(圖3B)、字線出口區(圖3C)及插座區(圖3D)在圖2A至圖2D之處理階段之後的形成微電子裝置之方法之另一處理階段之簡化、部分縱向橫截面視圖；

圖4A至圖4D分別係圖3A至圖3D中所展示之陣列區(圖4A)、數位線出口區(圖4B)、字線出口區(圖4C)及插座區(圖4D)在圖3A至圖3D之處理階段之後的形成微電子裝置之方法之另一處理階段之簡化、部分縱向橫截面視圖；

圖5A至圖5D分別係圖4A至圖4D中所展示之陣列區(圖5A)、數位線出口區(圖5B)、字線出口區(圖5C)及插座區(圖5D)在圖4A至圖4D之處理階段之後的形成微電子裝置之方法之另一處理階段之簡化、部分縱向橫截面視圖；

圖6A至圖6D係一第二微電子裝置結構之一陣列區(圖6A)、一數位線出口區(圖6B)、一字線出口區(圖6C)及一插座區(圖6D)在形成微電子裝置之方法之另一處理階段之簡化、部分縱向橫截面視圖；

圖7A至圖7D分別係圖6A至圖6D中所展示之陣列區(圖7A)、數位線出口區(圖7B)、字線出口區(圖7C)及插座區(圖7D)在圖6A至圖6D之處理階段之後的形成微電子裝置之方法之另一處理階段之簡化、部分縱向橫截面視圖；

圖8A至圖8D分別係圖5A至圖5D中所展示之陣列區(圖8A)、數位線出口區(圖8B)、字線出口區(圖8C)及插座區(圖8D)在圖5A至圖5D之處理階段及圖7A至圖7D之處理階段之後的形成微電子裝置之方法之另一處理階段之簡化、部分縱向橫截面視圖；

圖9A至圖9D分別係陣列區(圖9A)、數位線出口區(圖9B)、字線出口區(圖9C)及插座區(圖9D)在圖8A至圖8D之處理階段之後的形成微電子裝置之方法之另一處理階段之簡化、部分縱向橫截面視圖；

圖10A至圖10D分別係陣列區(圖10A)、數位線出口區(圖10B)、字線出口區(圖10C)及插座區(圖10D)在圖9A至圖9D之處理階段之後的形成微電子裝置之方法之另一處理階段之簡化、部分縱向橫截面視圖；

圖11係根據本發明之一實施例的圖10A至圖10D之微電子裝置之簡化平面視圖；

圖12A係根據本發明之一實施例的圖11之微電子裝置之一數位線出口子區之一簡化平面視圖；

圖12B係根據本發明之一實施例的圖11之微電子裝置之一字線出口子區之一簡化平面視圖；及

圖13係根據本發明之一實施例的一電子系統之一示意方塊圖。

102A:第一陣列區

102B:第二陣列區

102C:第三陣列區

102D:第四陣列區

102E:第五陣列區

102F:第六陣列區

102G:第七陣列區

102H:第八陣列區

102I:第九陣列區

103:列

104:數位線出口區

104A:第一數位線出口子區

104B:第二數位線出口子區

105:行

106:字線出口區

106A:第一字線出口子區

106B:第二字線出口子區

108:插座區

118:數位線

118A:奇數數位線

118B:偶數數位線

120:字線

120A:奇數字線

120B:偶數字線

250:微電子裝置

252:感測放大器(SA)區段

252A:第一SA區段

252B:第二SA區段

254:子字線驅動器(SWD)區段

254A:第一SWD區段

254B:第二SWD區段

256A:第一隅角

256B:第二隅角

256C:第三隅角

256D:第四隅角

258:數位線佈線及接觸結構

260:字線接觸及佈線結構

262:額外控制邏輯區段

264:控制邏輯區段

270:框

272:框

Claims (35)

1. 一種微電子裝置，其包含：一第一微電子裝置結構，其包含：記憶體陣列，其等包含記憶體胞元，該等記憶體胞元包含存取裝置及儲存節點裝置；數位線，其等耦合至該等存取裝置且在一第一方向上延伸至一數位線出口區；及字線，其等耦合至該等存取裝置且在一第二方向上延伸至一字線出口區；一第二微電子裝置結構，其附接至該第一微電子裝置結構，該第二微電子裝置結構包含在該等記憶體胞元上方並與該等記憶體胞元電連通之控制邏輯裝置；及接觸結構，其等個別地與該數位線出口區中之該等數位線接觸且與該等控制邏輯裝置之至少一些者電連通，該等接觸結構之至少一者包含：一第一橫截面積，其在該第一微電子裝置結構及該第二微電子裝置結構之一介面處；一第二橫截面積，其在該等數位線之一者及該等接觸結構之該至少一者之一介面處，該第二橫截面積小於該第一橫截面積；一第一部分，其與該等數位線之該一者接觸；及一第二部分，其與該第一部分接觸且延伸至該第一微電子裝置結構與該第二微電子裝置結構之間之該介面。
2. 如請求項1之微電子裝置，其中該等接觸結構之該至少一者進一步包含錐形側壁。
3. 如請求項1之微電子裝置，其進一步包含個別地與該字線出口區中之該等字線接觸之額外接觸結構，該等額外接觸結構之至少一者包含：一第三橫截面積，其在該第一微電子裝置結構及該第二微電子裝置結構之該介面處；及一第四橫截面積，其在該等字線之一者及該等額外接觸結構之該至少一者之一介面處，該第四橫截面積小於該第三橫截面積。
4. 如請求項1之微電子裝置，其中該等接觸結構之一第一接觸結構在該第一方向及該第二方向上自該等接觸結構之一水平相鄰第二接觸結構水平偏移。
5. 如請求項1之微電子裝置，其中該等控制邏輯裝置與該等記憶體胞元之該等儲存節點裝置之間的一第一距離小於該等控制邏輯裝置與該等記憶體胞元之該等存取裝置之間的一第二距離。
6. 如請求項1之微電子裝置，其中該第一微電子裝置結構之該等記憶體胞元之一數目大於該第二微電子裝置結構之該等控制邏輯裝置之電晶體之一數目。
7. 如請求項1至6中任一項之微電子裝置，其中： 該等接觸結構接觸該數位線出口區中之該等數位線之奇數數位線；且該等數位線之偶數數位線與一額外數位線出口區中之額外接觸結構接觸。
8. 如請求項1至6中任一項之微電子裝置，其中該等接觸結構在該第一方向上展現大於該第二方向上之一尺寸。
9. 如請求項1至6中任一項之微電子裝置，其中該第一微電子裝置結構及該第二微電子裝置結構之該介面處的該等接觸結構之該至少一者之一尺寸與該數位線及該等接觸結構之該至少一者之該介面處的該等接觸結構之該至少一者之一尺寸之間之一比率在自約1.5：1.0至約3.5：1.0之一範圍內。
10. 一種記憶體裝置，其包含：陣列區，其等個別地包含：記憶體胞元，其等包含存取裝置及儲存節點裝置；數位線，其等耦合至該等存取裝置且在一第一方向上延伸；字線，其等耦合至該等存取裝置且在正交於該第一方向之一第二方向上延伸；及控制邏輯裝置，其等在該等記憶體胞元上方並與該等記憶體胞元電連通；數位線出口區，其等在該第一方向上與該等陣列區水平交替且個別地包含： 該等數位線之部分，其等延伸超過與其等鄰近之該等陣列區；及第一深接觸結構，其等個別地包含：一第一部分，其與一數位線接觸；一第二部分，其與該第一部分接觸；及一第三部分，其與該第二部分接觸，該第二部分在該第二部分與該第三部分之間的一介面處具有大於該第三部分之一水平橫截面積；及字線出口區，其等在該第二方向上與該等陣列區水平交替且個別地包含：該等字線之部分，其等延伸超過與其等鄰近之該等陣列區；第二深接觸結構，其等個別地包含：一第一額外部分，其與一字線接觸；一第二額外部分，其與該第一額外部分接觸；及一第三額外部分，其與該第二額外部分接觸，該第二額外部分在該第二額外部分與該第三額外部分之間之一介面處具有大於該第三額外部分之一橫截面積。
11. 如請求項10之記憶體裝置，其中該等第一深接觸結構之該第二部分與該第三部分之間之該介面大於該等第二深接觸結構之該第二額外部分與該第三額外部分之間之該介面。
12. 如請求項10之記憶體裝置，其中該等第一深接觸結構之該第二部分與該第三部分之間之該介面更靠近該等控制邏輯裝置而非該等存取裝置。
13. 如請求項10之記憶體裝置，其中該等第一深接觸結構之一些者在該第二方向上相對於該等第一深接觸結構之一些其他者水平交錯。
14. 如請求項10之記憶體裝置，其中該等第一深接觸結構個別地展現一卵形水平橫截面形狀。
15. 如請求項10之記憶體裝置，其中：該等第一深接觸結構之各者之該第三部分在該第二方向上展現大於該第一方向上之一尺寸；且該等第二深接觸結構之各者之該第三額外部分在該第一方向上展現大於該第二方向上之一尺寸。
16. 如請求項10之記憶體裝置，其中第一深接觸結構之一些者在該第一方向上彼此水平對準且在該第一方向上自該等第一深接觸結構之一些其他者水平偏移。
17. 如請求項10至16中任一項之記憶體裝置，其中該等第一深接觸結構包含：該等第一深接觸結構之一第一列，其包含在該第一方向上彼此水平對準之該等第一深接觸結構之一第一群組；及該等第一深接觸結構之一第二列，其包含在該第一方向上彼此水平對準之該等第一深接觸結構之一第二群組，該等第一深接觸結構之該第二 群組在該第一方向上自該等第一深接觸結構之該第一群組水平偏移。
18. 如請求項17之記憶體裝置，其中在該第一列內彼此相鄰之該等第一深接觸結構之兩者之間的一距離實質上相同於在該第二列內彼此水平相鄰之該等第一深接觸結構之兩個其他者之間的一額外距離。
19. 一種形成一微電子裝置之方法，該方法包含：形成一微電子裝置結構，其包含：記憶體胞元；數位線；至少一種隔離材料，其覆蓋並環繞該等記憶體胞元及該等數位線；第一接觸結構，其等與該等數位線接觸且個別地包含錐形側壁；及第二接觸結構，其等垂直延伸穿過該至少一種隔離材料且與該等第一接觸結構接觸，該等第二接觸結構之各者包含在其與該等第一接觸結構之一者接觸之一下端處小於在其上端處之一尺寸；形成一額外微電子裝置結構，其包含控制邏輯裝置及覆蓋並環繞該等控制邏輯裝置之至少一種額外隔離材料；將該額外微電子裝置結構附接至該微電子裝置結構以形成一總成，該等控制邏輯裝置上覆於該總成內之該等記憶體胞元；及形成延伸穿過該至少一種額外隔離材料且至該等第二接觸結構之第三接觸結構。
20. 如請求項19之方法，其中形成延伸穿過該至少一種額外隔離材料且至該等第二接觸結構之第三接觸結構包含將該等第三接觸結構形成為各具有相對小於與其接觸之該等第二接觸結構之一者之該上端之一額外下端。
21. 如請求項19之方法，其中形成一微電子裝置包含：形成該等第二接觸結構之該上端以具有在自約40nm至約70nm之一範圍內之一水平寬度；及形成該等第二接觸結構之各者之該下端以具有在自約20nm至約50nm之一範圍內之一額外水平寬度。
22. 如請求項19之方法，其中形成第三接觸結構包含：形成該等第三接觸結構之一第一列；及形成該等第三接觸結構之一第二列，其在該等數位線平行延伸所在的一水平方向上自該等接觸結構之該第一列水平偏移。
23. 如請求項22之方法，其中形成第三接觸結構包含：在該等第三接觸結構之該第一列內形成該等第三接觸結構以在實質上垂直於該等數位線平行延伸所在的該水平方向之一額外水平方向上彼此水平偏移。
24. 如請求項19之方法，其中將該額外微電子裝置結構附接至該微電子裝置結構包含：將該額外微電子裝置結構附接至該微電子裝置結構，使得該等記憶體胞元之儲存節點裝置定位成比該微電子裝置結構之存取裝置更 靠近該額外微電子裝置結構。
25. 如請求項19至24中任一項之方法，其中形成一微電子裝置結構包含：形成該等第一接觸結構之各者以包含在一第一方向上具有在自約20nm至約40nm之一範圍內之一水平尺寸之一下邊界。
26. 如請求項25之方法，其進一步包含形成該等第一接觸結構之各者之該下邊界以在正交於該第一方向之一第二方向上具有在自約30nm至約50nm之一範圍內之一額外水平尺寸。
27. 一種電子系統，其包含：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地連接至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地連接至該處理器裝置且包含：一陣列區，其包含記憶體胞元、奇數數位線、偶數數位線、奇數字線及偶數字線；一第一數位線出口子區，其在該陣列區之一第一側上且包含與該等奇數數位線接觸之第一深接觸結構之一第一群組，該第一群組之該等第一深接觸結構個別地包含：一第一接觸結構，其與該等奇數數位線之一者接觸；一第二接觸結構，其與該第一接觸結構接觸且具有大於該第一接觸結構之最上水平區域之一最上水平區域；及 一第三接觸結構，其與該第二接觸結構接觸且具有小於該第二接觸結構之該最上水平區域之一最下水平區域；一第二數位線出口子區，其在該陣列區之與該第一側相對之一第二側上，該第二數位線出口子區包含與該等偶數數位線接觸之第一深接觸結構之一第二群組；一第一字線出口子區，其在該陣列區之一第三側上且包含與該等奇數字線接觸之第二深接觸結構之一第一群組；一第二字線出口子區，其在該陣列區之與該第三側相對之一第四側上，該第二字線出口子區包含與該等偶數字線接觸之第二深接觸結構之一第二群組；及控制邏輯裝置，其等垂直上覆於該等記憶體胞元並與該等記憶體胞元電連通。
28. 如請求項27之電子系統，其進一步包含一額外陣列區，該第一數位線出口子區在該陣列區與該額外陣列區之間。
29. 如請求項27之電子系統，其中第一深接觸結構之該第一群組之每隔一個第一深接觸結構彼此水平對準。
30. 如請求項27之電子系統，其中第二深接觸結構之該第一群組之該等第二深接觸結構小於第一深接觸結構之該第一群組之該等第一深接觸結構。
31. 如請求項27至30中任一項之電子系統，其中該等記憶體胞元包含動態隨機存取記憶體(DRAM)胞元。
32. 一種微電子裝置，其包含：記憶體陣列，其等包含記憶體胞元；數位線，其等耦合至該等記憶體胞元且在一第一水平方向上延伸；字線，其等耦合至該等記憶體胞元且在一第二水平方向上延伸；數位線出口區，其等在該第一水平方向上與該等記憶體陣列交替，各數位線出口區個別地包含：一第一數位線出口子區，其包括與該等數位線之奇數者接觸之第一深接觸結構，在該第二水平方向上彼此水平相鄰之第一深接觸結構之至少一些者在該第一水平方向上彼此水平偏移；及一第二數位線出口子區，其包括與該等數位線之偶數者接觸之額外第一深接觸結構；及字線出口區，其等在該第二水平方向上與該等記憶體陣列交替，各字線出口區個別地包含：一第一字線出口子區，其包括與該等字線之奇數者接觸之第二深接觸結構；及一第二字線出口子區，其包括與該等字線之偶數者接觸之額外第二深接觸結構。
33. 如請求項32之微電子裝置，其中該等第一深接觸結構之側壁係錐形的。
34. 如請求項32之微電子裝置，其中該第二數位線出口子區定位於該等記憶體陣列之與該第一數位線出口子區相對之一水平側上。
35. 如請求項32至34中任一項之微電子裝置，其中在該第一水平方向上彼此水平相鄰之第二深接觸結構之至少一些者在該第二水平方向上彼此水平偏移。