TWI888068B - 用於三維記憶體的半導體結構及其製造方法 - Google Patents

Abstract

一種用於三維記憶體的半導體結構及其製造方法。所述半導體結構可應用於三維AND快閃記憶體。所述半導體結構包括基底、絕緣牆以及堆疊結構。所述基底具有陣列區與圍繞所述陣列區的階梯區。所述絕緣牆設置於所述基底上並圍繞所述陣列區與所述階梯區。所述堆疊結構設置於所述陣列區與所述階梯區中的所述基底上，且包括交替堆疊的多個絕緣層與多個導電層，其中所述多個絕緣層與所述多個導電層共形地延伸至所述絕緣牆上。

Description

用於三維記憶體的半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種用於三維記憶體的半導體結構及其製造方法。

非揮發性記憶體(例如快閃記憶體)由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體。

在目前的三維快閃記憶體中，在位於階梯區(staircase region)的堆疊結構中，每一條字元線(word line)經由記憶陣列上方接觸窗(contact-on-array，COA)而與上方的線路層電性連接。這些COA是操作不同層的記憶單元(memory cell)的重要關鍵。

一般來說，在形成COA的過程中，經由蝕刻製程，於階梯區中的堆疊結構中形成暴露出字元線的COA孔洞。對應於不同層的字元線，這些COA孔洞具有不同的深度，因此需要較長的蝕 刻時間來形成較深的COA孔洞。如此一來，在蝕刻的過程中，位於堆疊結構的上部處的字元線容易受到過度蝕刻而受損。此外，在形成COA孔洞時，若對準度不足，則所形成的COA孔洞的位置會偏移，導致不同層的字元線產生橋接(bridge)問題。

本發明提供一種用於三維記憶體的半導體結構及其製造方法，其中絕緣牆形成於基底上並圍繞陣列區與階梯區，且包括交替堆疊的多個絕緣層與多個導電層的堆疊結構形成於陣列區與階梯區中的基底上，並共形地延伸至絕緣牆上。

本發明的用於三維記憶體的半導體結構包括基底、絕緣牆以及堆疊結構。所述基底具有陣列區與圍繞所述陣列區的階梯區。所述絕緣牆設置於所述基底上並圍繞所述陣列區與所述階梯區。所述堆疊結構設置於所述陣列區與所述階梯區中的所述基底上，且包括交替堆疊的多個絕緣層與多個導電層，其中所述多個絕緣層與所述多個導電層共形地延伸至所述絕緣牆上。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述絕緣牆具有階梯輪廓，且包括多個台階，其中所述多個絕緣層與所述多個導電層共形地延伸至所述多個台階上。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述多個台階中的每一者包括頂面與側壁；所述多個絕緣層與所述多個導電層中除了最上方的絕緣層之外的每一者包括主體部以 及與所述主體部連接的延伸部，且所述最上方的絕緣層包括所述主體部；所述多個絕緣層與所述多個導電層中除了最上方的絕緣層與最上方的導電層之外的每一者的所述延伸部包括至少一個第一部分與至少一個第二部分，且所述最上方的導電層的所述延伸部包括一個所述第二部分，其中所述第一部分對應所述頂面設置，且所述第二部分對應所述側壁設置；除了所述最上方的導電層之外的每一個所述導電層的最上方的所述第二部分以及所述最上方的導電層的所述第二部分被除了所述最上方的絕緣層之外的每一個所述絕緣層的最上方的所述第一部分以及所述最上方的絕緣層的所述主體部暴露出來。

在本發明的用於三維記憶體的半導體結構的一實施例中，除了所述最上方的導電層之外的每一個所述導電層的最上方的所述第二部分以及所述最上方的導電層的所述第二部分的頂面與除了所述最上方的絕緣層之外的每一個所述絕緣層的最上方的所述第一部分以及所述最上方的絕緣層的所述主體部的頂面是共平面的。

在本發明的用於三維記憶體的半導體結構的一實施例中，每一個所述導電層具有第一厚度，每一個所述絕緣層具有第二厚度，每一個所述台階的所述頂面具有深度，且相鄰的兩個所述導電層的所述第二部分的中心之間的距離為所述第一厚度、所述第二厚度與所述深度的總和。

在本發明的用於三維記憶體的半導體結構的一實施例中， 所述導電層的所述延伸部分的末端連接於所述主體部的末端。

在本發明的用於三維記憶體的半導體結構的一實施例中，更包括支撐柱，自所述絕緣層的所述延伸部分的末端貫穿所述堆疊結構而設置於所述基底上。

在本發明的用於三維記憶體的半導體結構的一實施例中，所述支撐柱更貫穿所述絕緣牆。

在本發明的用於三維記憶體的半導體結構的一實施例中，更包括支撐牆，貫穿所述堆疊結構與所述絕緣牆而設置於所述基底上，且在所述基底的平面方向上延伸。

在本發明的用於三維記憶體的半導體結構的一實施例中，更包括多個接觸窗，各自與對應的所述導電層的末端連接。

本發明的用於三維記憶體的半導體結構的製造方法包括以下步驟。提供基底，其中所述基底具有陣列區與圍繞所述陣列區的階梯區；於所述基底上形成圍繞所述陣列區與所述階梯區的絕緣牆，其中；於所述陣列區與所述階梯區中的所述基底上形成堆疊結構，其中所述堆疊結構包括交替堆疊的多個絕緣層與多個導電層。所述多個絕緣層與所述多個導電層共形地延伸至所述絕緣牆上。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，所述絕緣牆具有階梯輪廓，且包括多個台階，其中所述多個絕緣層與所述多個導電層共形地延伸至所述多個台階上。

在本發明的用於三維記憶體的半導體結構的製造方法的 一實施例中，所述多個台階中的每一者包括頂面與側壁；所述多個絕緣層與所述多個導電層中除了最上方的絕緣層之外的每一者包括主體部以及與所述主體部連接的延伸部，且所述最上方的絕緣層包括所述主體部；所述多個絕緣層與所述多個導電層中除了最上方的絕緣層與最上方的導電層之外的每一者的所述延伸部包括至少一個第一部分與至少一個第二部分，所述最上方的導電層的所述延伸部包括一個所述第二部分，其中所述第一部分對應所述頂面設置，且所述第二部分對應所述側壁設置；除了所述最上方的導電層之外的每一個所述導電層的最上方的所述第二部分以及所述最上方的導電層的所述第二部分被除了所述最上方的絕緣層之外的每一個所述絕緣層的最上方的所述第一部分以及所述最上方的絕緣層的所述主體部暴露出來。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，除了所述最上方的導電層之外的每一個所述導電層的最上方的所述第二部分以及所述最上方的導電層的所述第二部分的頂面與除了所述最上方的絕緣層之外的每一個所述絕緣層的最上方的所述第一部分以及所述最上方的絕緣層的所述主體部的頂面是共平面的。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，每一個所述導電層具有第一厚度，每一個所述絕緣層具有第二厚度，每一個所述台階的所述頂面具有深度，且相鄰的兩個所述導電層的所述第二部分的中心之間的距離為所述第一厚度、 所述第二厚度與所述深度的總和。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，所述導電層的所述延伸部分的末端連接於所述主體部的末端。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，更包括於所述基底上形成自所述絕緣層的所述延伸部分的末端貫穿所述堆疊結構的支撐柱。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，所述支撐柱更貫穿所述絕緣牆。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，所述堆疊結構的形成方法包括以下步驟。在形成所述絕緣牆之後，於所述絕緣牆所圍繞的所述基底上形成初始堆疊結構，其中所述初始堆疊結構包括交替堆疊的所述多個絕緣層與多個犧牲層，且所述多個絕緣層與所述多個犧牲層共形地延伸至所述多個台階上。將所述多個犧牲層置換為所述多個導電層。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，所述絕緣層為氧化矽層，且所述犧牲層為氮化矽層。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，在形成所述初始堆疊結構之後以及在將所述多個犧牲層置換為所述多個導電層之前，更包括於所述基底上形成貫穿所述初始堆疊結構與所述絕緣牆且在所述基底的平面方向上延伸的支撐牆。

在本發明的用於三維記憶體的半導體結構的製造方法的一實施例中，更包括於每一個所述導電層的末端處形成接觸窗。

基於上述，在本發明的用於三維記憶體的半導體結構及其製造方法中，絕緣牆形成於基底上並圍繞陣列區與階梯區，且包括交替堆疊的多個絕緣層與多個導電層的堆疊結構形成於陣列區與階梯區中的基底上，並共形地延伸至絕緣牆上。因此，在本發明的半導體結構應用於記憶體元件時，堆疊結構中的導電層可同時作為字元線以及與字元線連接的接觸窗，亦即字元線與接觸窗是一體形成的。如此一來，可有效地解決字元線與接觸窗之間的對準偏移問題，且不需形成深度不同的接觸窗孔洞來形成與不同層的字元線連接的接觸窗，因而可避免在形成深度不同的接觸窗孔洞的蝕刻製程中因過度蝕刻而造成字元線受損的問題。

10、30、40、50、60、70:半導體結構

100:基底

100a:陣列區

100b:階梯區

102、110:導電層

104:絕緣層

104a、300:絕緣牆

106:初始堆疊結構

106a、108:絕緣層

106b:犧牲層

112、302:堆疊結構

300a:台階

400:支撐柱

500:支撐牆

600:通道結構

700:狹縫

BL:位元線

BLOCK:區塊

CT:接觸窗

DP:汲極柱

d:深度

E1、E3:第一部分

E2、E4:第二部分

MC:記憶單元

MSC、MSC1、MSC2:記憶體陣列

P1、P3、P5:主體部

P2、P2’、P4、P4’:延伸部

R:凹槽

TF:頂面

t1、t2:厚度

SL:源極線

SP:源極柱

SW:側壁

WL:字元線

圖1A至圖1E為本發明的第一實施例的半導體結構的製造流程剖面示意圖。

圖2為圖1A中的基底的俯視示意圖。

圖3為本發明的第二實施例的半導體結構的剖面示意圖。

圖4A與圖4B分別為本發明的第三實施例的半導體結構的上視與剖面示意圖。

圖5為本發明的第四實施例的半導體結構的上視示意圖。

圖6為本發明的第五實施例的半導體結構的上視示意圖。

圖7為本發明的第六實施例的半導體結構的上視示意圖。

圖8為包括本發明的半導體結構的3D AND快閃記憶體陣列的電路圖。

下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，附圖僅以說明為目的，並未依照原尺寸作圖。為了方便理解，在下述說明中相同的元件將以相同的符號標示來說明。

關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包含但不限於」。

當以「第一」、「第二」等的用語來說明元件時，僅用於將這些元件彼此區分，並不限制這些元件的順序或重要性。因此，在一些情況下，第一元件亦可稱作第二元件，第二元件亦可稱作第一元件，且此不偏離本發明的範疇。

此外，文中所提到的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。因此，應理解，「上」可與「下」互換使用，且當層或膜等元件放置於另一元件「上」時，所述元件可直接放置於所述另一元件上，或者可存在中間元件。另一方面，當稱元件「直接」放置於另一元件「上」時，則兩者之間不存在中間元件。

圖1A至圖1E為本發明的第一實施例的半導體結構的製造流程剖面示意圖。

首先，參照圖1A，提供基底100。在本實施例中，基底100可包括矽基底。基底100具有陣列區100a與階梯區100b。如圖2所示，自基底100上方的俯視方向來看，階梯區100b圍繞陣列區100a，且陣列區100a與階梯區100b構成記憶元件區。在本實施例中，圖1A至圖1E為根據圖2中的A-A剖線所繪示的剖面示意圖。

在本實施例中，基底100還可包括形成於矽基底上的元件結構層(未繪示)。元件結構層可包括一般熟知的各種半導體元件。舉例來說，元件結構層可包括形成於矽基底的表面處的電晶體、與電晶體電性連接的內連線(interconnect)結構以及覆蓋電晶體與內連線結構的介電層，但本發明不限於此。

然後，於基底100上形成導電層102。在本實施例中，導電層102可為接地層(ground layer)，其例如為多晶矽層，但本發明不限於此。之後，於導電層102上形成絕緣層104。在本實施例中，絕緣層104例如為氧化矽層，但本發明不限於此。

接著，請參照圖1B，移除部分絕緣層104，以於絕緣層104中形成凹槽R，且剩餘的絕緣層104形成絕緣牆104a。在本實施例中，凹槽R為待形成記憶元件的區域。也就是說，絕緣牆104a形成於基底100上，且圍繞陣列區100a與階梯區100b。

然後，請參照圖1C，於基底100上共形地形成初始堆疊 結構106，以覆蓋凹槽R暴露出的導電層102以及絕緣牆104a的側壁與頂面。初始堆疊結構106包括交替堆疊的多個絕緣層106a與多個犧牲層106b，且最下方為絕緣層106a。在圖1C中，絕緣層106a與犧牲層106b的數量僅為示例性的，本發明不對此作限定。在本實施例中，絕緣層106a為氧化矽層，而犧牲層106b為氮化矽層，但本發明不限於此。在形成初始堆疊結構106之後，於初始堆疊結構106上形成絕緣層108，以填滿凹槽R。在本實施例中，絕緣層108為氧化矽層。

接著，請參照圖1D，移除凹槽R外的初始堆疊結構106與絕緣層108。此時，凹槽R中剩餘的絕緣層106a的頂面、剩餘的犧牲層106b的頂面、剩餘的絕緣層108的頂面與絕緣牆104a的頂面為共平面的。在本實施例中，移除凹槽R外的初始堆疊結構106與絕緣層108的方法例如是進行回蝕刻製程，但本發明不限於此。此外，在移除凹槽R外的初始堆疊結構106與絕緣層108的過程中，可能會些微地移除部分的絕緣牆104a，使得絕緣牆104a具有減小的高度。

之後，請參照圖1E，進行置換(replacement)製程，以將犧牲層106b置換為導電層110。導電層110包括金屬層，例如鎢層。上述的置換製程為本領域技術人員所熟知，於此不再贅述。在本實施例中，堆疊的絕緣層106a與導電層110以及絕緣層108於凹槽R中構成堆疊結構112。換句話說，堆疊結構112形成於陣列區100a與階梯區100b中，且共形地延伸至絕緣牆104a的側壁 上。此時，每一層導電層110的末端被暴露出來。如此一來，形成了本實施例的半導體結構10。

此外，在形成半導體結構10之後，可形成與每一層導電層110的末端連接的接觸窗CT。

本實施例的半導體結構10可應用於三維AND快閃記憶體。當本實施例的半導體結構10應用於三維AND快閃記憶體時，可進行形成通道(channel)結構、支撐柱、支撐牆等的製程，其為本領域技術人員所熟知，於此不另行說明。

在本實施例的半導體結構10應用於記憶體元件時，堆疊結構112中的導電層110可同時作為字元線以及與字元線連接的接觸窗。詳細地說，如圖1E所示，在堆疊結構112中，每一層絕緣層106a包括在基底100的平面方向上延伸的主體部P1以及連接於主體部P1的末端且在垂直於基底100的平面方向的方向上延伸的延伸部P2。延伸部P2自主體部P1延伸至絕緣牆104a的側壁上。此外，堆疊結構112中最上方的絕緣層108包括主體部P5而不具有延伸部。

此外，在堆疊結構112中，每一層導電層110包括與主體部P1平行設置的主體部P3以及連接於主體部P3的末端且與延伸部P2平行設置的延伸部P4。主體部P3可作為字元線，而延伸部P4可作為與字元線連接的接觸窗。也就是說，在半導體結構10中，字元線與接觸窗是一體形成的，且兩者之間不具有界面。因此，有效地解決了字元線與接觸窗之間的對準偏移問題。此外， 由於字元線與接觸窗是一體形成的，因此不需形成深度不同的接觸窗孔洞來形成與不同層的字元線連接的接觸窗，因此可避免在形成深度不同的接觸窗孔洞的蝕刻製程中因過度蝕刻而造成字元線受損的問題。換句話說，在本實施例中，如圖1E所示，用於與接觸窗CT連接的連接區(landing area)可位於相同的水平高度處。

在堆疊結構112中，每一層導電層110的延伸部P4的末端被絕緣層106a的延伸部P2以及絕緣層108的主體部P5暴露出來，使得字元線(主體部P3)可經由延伸部P4而與其他元件(例如接觸窗CT)電性連接。

在本實施例中，絕緣牆104a具有垂直的側壁，使得導電層110的延伸部P4可對應於絕緣牆104a的側壁而垂直地向上延伸，但本發明不限於此。在另一實施例中，絕緣牆104a可具有傾斜的側壁。在其他實施例中，絕緣牆可具有階梯輪廓，使得導電層110的延伸部可對應於絕緣牆的台階的側壁與頂面向上延伸。以下將對此作詳細說明。

圖3為本發明的第二實施例的半導體結構的剖面示意圖。在本實施例中，與第一實施例相同的元件將以相同的元件符號表示，且不再對其進行說明。此外，第二實施例的半導體結構的製作方法與第一實施例相似，差異僅在於絕緣牆的輪廓不同，因此第二實施例的半導體結構的製作方法將不再另行說明。

請參照圖3，在本實施例的半導體結構30中，如同絕緣 牆104a，絕緣牆300形成於基底100上，且圍繞陣列區100a與階梯區100b。絕緣牆300具有階梯輪廓，且包括多個台階300a。每一個台階300a具有頂面TF與側壁SW，且頂面TF具有深度d。在圖3中，台階300a的數量僅為示例性的，本發明不對此作限定。

堆疊結構302形成於陣列區100a與階梯區100b中，且共形地延伸至絕緣牆300的台階300a上。在本實施例中，堆疊結構302包括堆疊的絕緣層106a與導電層110以及絕緣層108。

在堆疊結構302中，除了位於最上方的絕緣層108之外，絕緣層106a包括主體部P1以及與主體部P1連接的延伸部P2’，導電層110包括主體部P3以及與主體部P3連接的延伸部P4’，且位於最上方的絕緣層108包括主體部P5。延伸部P2’的末端連接主體部P1的末端，且延伸部P4’的末端連接主體部P3的末端。此外，除了位於最上方的絕緣層108與最上方的導電層110之外，絕緣層106a的延伸部P2’包括至少一個對應台階300a的頂面TF設置的第一部分E1以及至少一個對應台階300a的側壁SW設置的第二部分E2，導電層110的延伸部P4’包括至少一個對應台階300a的頂面TF設置的第一部分E3以及至少一個對應台階300a的側壁SW設置的第二部分E4，且最上方的導電層110的延伸部P4’包括一個第二部分E4。

在本實施例中，在堆疊結構302中，最上方的導電層110的第二部分E4與其餘的導電層110的最上方的第二部分E4被絕緣層106a的最上方的第一部分E1與位於最上方的絕緣層108的 主體部P5暴露出來。也就是說，最上方的導電層110的第二部分E4的頂面以及其餘的導電層110的最上方的第二部分E4的頂面與絕緣層106a的最上方的第一部分E1的頂面以及位於最上方的絕緣層108的主體部P5的頂面是共平面的，但本發明不限於此。

在其他實施例中，視實際情況，也可以是最上方的導電層僅包括主體部P3而不具有延伸部，且不存在絕緣層108，而最上方的導電層110的主體部P3與其餘的導電層110的最上方的第一部分E3被絕緣層106a的最上方的第二部分E2暴露出來。也就是說，最上方的導電層110的主體部P3的頂面以及其餘的導電層110的最上方的第一部分E4的頂面與絕緣層106a的最上方的第二部分E2的頂面是共平面的。

此外，在堆疊結構302中，導電層110具有相同的厚度t1，絕緣層106a具有相同的厚度t2。因此，相鄰的兩個導電層110的第二部分E4的中心之間的距離為厚度t1、厚度t1與深度d的總和。如此一來，在堆疊結構302的頂面處暴露出的導電層110之間可具有較大的間距，使得後續形成的與每一層導電層110的末端連接的接觸窗CT之間可具有較大的距離，避免因接觸窗CT之間的距離過近或接觸窗CT的位置偏移而造成的橋接問題。

本實施例的半導體結構30可應用於三維AND快閃記憶體。當本實施例的半導體結構30應用於三維AND快閃記憶體時，可進行所需的三維AND快閃記憶體製程來形成通道結構、支撐柱、支撐牆等。以下將以半導體結構30為例來對這些結構進行說明。

圖4A與圖4B分別為本發明的第三實施例的半導體結構的上視與剖面示意圖。在本實施例中，與第二實施例相同的元件將以相同的元件符號表示，且不再對其進行說明。

請同時參照圖4A與圖4B，在半導體結構40中，支撐柱400設置於基底100上，且自絕緣層108以及自絕緣層106a的末端(最上方的第一部分E1)貫穿堆疊結構302以及位於下方的導電層102。此外，部分的支撐柱400除了貫穿堆疊結構302與導電層102，還貫穿了堆疊結構302下方的絕緣牆300。在圖4A中，支撐柱400的數量以及佈局方式僅為示例性的，本發明不限於此。支撐柱400的材料包括絕緣材料，例如氧化矽。此外，視實際需求，支撐柱400也可由導電柱以及包覆導電柱的絕緣材料所構成。

圖5為本發明的第四實施例的半導體結構的上視示意圖。在本實施例中，與第三實施例相同的元件將以相同的元件符號表示，且不再對其進行說明。

請參照圖5，本實施例與第三實施例的差異在於：半導體結構50還包括支撐牆500。支撐牆500設置於基底100上，且在基底100的平面方向上延伸。此外，支撐牆500貫穿堆疊結構302、絕緣牆300以及導電層102。在圖5中，支撐牆500的數量以及佈局方式僅為示例性的，本發明不限於此。支撐牆500的材料包括絕緣材料，例如氧化矽。支撐牆500的形成方法例如是在圖1E所述的置換製程之前，形成貫穿初始堆疊結構106與絕緣牆300的溝槽，然後於溝槽中填入絕緣材料。

圖6為本發明的第五實施例的半導體結構的上視示意圖。在本實施例中，與第四實施例相同的元件將以相同的元件符號表示，且不再對其進行說明。

請參照圖6，本實施例與第四實施例的差異在於：半導體結構60還包括通道結構600。通道結構600設置於基底100的陣列區100a中，且貫穿堆疊結構302以及導電層102。在圖6中，通道結構600的數量以及佈局方式僅為示例性的，本發明不限於此。通道結構600可包括通道柱、電荷儲存層、源極柱、汲極柱等，其為本領域技術人員所熟知，於此不再贅述。

圖7為本發明的第六實施例的半導體結構的上視示意圖。在本實施例中，與第五實施例相同的元件將以相同的元件符號表示，且不再對其進行說明。

請參照圖7，本實施例與第五實施例的差異在於：在半導體結構60中，堆疊結構302中具有狹縫(slit)700。狹縫700貫穿堆疊結構302以及導電層102。狹縫700將堆疊結構302劃分為多個區塊(block)，其為本領域技術人員所熟知，於此不再贅述。

以下對包括本發明的半導體結構的三維記憶體陣列MSC的電路結構進行說明。

圖8為包括本實施例的半導體結構的3D AND快閃記憶體陣列的電路圖。

請參照圖8，垂直AND記憶體陣列MSC的2個區塊BLOCK⁽ⁱ⁾與BLOCK⁽ⁱ⁺¹⁾配置成列及行。區塊BLOCK⁽ⁱ⁾中包括記憶 體陣列MSC1。記憶體陣列MSC1的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁾ _m+1)的AND記憶單元MC集合。記憶體陣列MSC1的每一列(例如是第m+1列)的AND記憶單元MC對應於共同字元線(例如WL⁽ⁱ⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁾ _n與SP⁽ⁱ⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁾ _n與DP⁽ⁱ⁾ _n+1)，從而使得AND記憶單元MC沿共同字元線(例如WL⁽ⁱ⁾ _m+1)邏輯地配置成一列。

記憶體陣列MSC1的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)的AND記憶單元MC集合。記憶體陣列MSC1的每一行(例如是第n行)的AND記憶單元MC對應於不同字元線(例如WL⁽ⁱ⁾ _m+1與WL⁽ⁱ⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。因此，記憶體陣列MSC1的AND記憶單元MC沿共同源極柱(例如SP⁽ⁱ⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁾ _n)邏輯地配置成一行。在實體佈局中，根據所應用的製造方法，行或列可經扭曲，以蜂巢式模式或其他方式配置，以用於高密度或其他原因。

在圖8中，在區塊BLOCK⁽ⁱ⁾中，記憶體陣列MSC1的第n行的AND記憶單元MC共用共同的源極柱(例如SP⁽ⁱ⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁾ _n)。第n+1行的AND記憶單元MC共用共同的源極柱(例如Sp⁽ⁱ⁾ _n+1)與共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)。

共同的源極柱(例如SP⁽ⁱ⁾ _n)耦接至共同的源極線(例如SL_n)；共同的汲極柱(例如DP⁽ⁱ⁾ _n)耦接至共同的位元線(例如BL_n)。 共同的源極柱(例如SP⁽ⁱ⁾ _n+1)耦接至共同的源極線(例如SL_n+1)；共同的汲極柱(例如DP⁽ⁱ⁾ _n+1)耦接至共同的位元線(例如BL_n+1)。

相似地，區塊BLOCK⁽ⁱ⁺¹⁾包括記憶體陣列MSC2，其與在區塊BLOCK⁽ⁱ⁾中的記憶體陣列MSC1相似。記憶體陣列MSC2的一列(例如是第m+1列)是具有共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)的AND記憶單元MC集合。記憶體陣列MSC2的每一列(例如是第m+1列)的AND記憶單元MC對應於共同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1)，且耦接至不同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n與SP⁽ⁱ⁺¹⁾ _n+1)與汲極柱(例如DP⁽ⁱ⁺¹⁾ _n與DP⁽ⁱ⁺¹⁾ _n+1)。記憶體陣列MSC2的一行(例如是第n行)是具有共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)的AND記憶單元MC集合，這些AND記憶單元MC集合彼此並聯，又稱為記憶體串。記憶體陣列MSC2的每一行(例如是第n行)的AND記憶單元MC對應於不同字元線(例如WL⁽ⁱ⁺¹⁾ _m+1與WL⁽ⁱ⁺¹⁾ _m)，且耦接至共同的源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同的汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)。因此，記憶體陣列MSC2的AND記憶單元MC沿共同源極柱(例如SP⁽ⁱ⁺¹⁾ _n)與共同汲極柱(例如DP⁽ⁱ⁺¹⁾ _n)邏輯地配置成一行。

區塊BLOCK⁽ⁱ⁺¹⁾與區塊BLOCK⁽ⁱ⁾共用源極線(例如是SL_n與SL_n+1)與位元線(例如BL_n與BL_n+1)。因此，源極線SL_n與位元線BL_n耦接至區塊BLOCK⁽ⁱ⁾的AND記憶體陣列MSC1中的第n行AND記憶單元MC，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶體陣列MSC2中的第n行AND記憶單元MC。同樣，源極線SL_n+1 與位元線BL_n+1耦接至區塊BLOCK⁽ⁱ⁾的AND記憶體陣列MSC1中的第n+1行AND記憶單元MC，且耦接至區塊BLOCK⁽ⁱ⁺¹⁾中的AND記憶體陣列MSC2中的第n+1行AND記憶單元MC。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視所附的申請專利範圍所界定者為準。

30:半導體結構

100:基底

100a:陣列區

100b:階梯區

102、110:導電層

106a、108:絕緣層

300:絕緣牆

300a:台階

302:堆疊結構

CT:接觸窗

d:深度

E1、E3:第一部分

E2、E4:第二部分

P1、P3、P5:主體部

P2’、P4’:延伸部

TF:頂面

SW:側壁

t1、t2:厚度

Claims (7)

1. 一種用於三維記憶體的半導體結構，包括： 基底，具有陣列區與圍繞所述陣列區的階梯區； 絕緣牆，設置於所述基底上並圍繞所述陣列區與所述階梯區；以及 堆疊結構，設置於所述陣列區與所述階梯區中的所述基底上，且包括交替堆疊的多個絕緣層與多個導電層， 其中所述多個絕緣層與所述多個導電層共形地延伸至所述絕緣牆上， 其中所述絕緣牆具有階梯輪廓，且包括多個台階，其中所述多個絕緣層與所述多個導電層共形地延伸至所述多個台階上，且 其中： 所述多個台階中的每一者包括頂面與側壁， 所述多個絕緣層與所述多個導電層中除了最上方的絕緣層之外的每一者包括主體部以及與所述主體部連接的延伸部，且所述最上方的絕緣層包括所述主體部， 所述多個絕緣層與所述多個導電層中除了最上方的絕緣層與最上方的導電層之外的每一者的所述延伸部包括至少一個第一部分與至少一個第二部分，且所述最上方的導電層的所述延伸部包括一個所述第二部分，其中所述第一部分對應所述頂面設置，且所述第二部分對應所述側壁設置，且 除了所述最上方的導電層之外的每一個所述導電層的最上方的所述第二部分以及所述最上方的導電層的所述第二部分被除了所述最上方的絕緣層之外的每一個所述絕緣層的最上方的所述第一部分以及所述最上方的絕緣層的所述主體部暴露出來。
2. 如請求項1所述的用於三維記憶體的半導體結構，其中： 每一個所述導電層具有第一厚度， 每一個所述絕緣層具有第二厚度， 每一個所述台階的所述頂面具有深度，且 相鄰的兩個所述導電層的所述第二部分的中心之間的距離為所述第一厚度、所述第二厚度與所述深度的總和。
3. 如請求項1所述的用於三維記憶體的半導體結構，更包括支撐柱，自所述絕緣層的所述延伸部分的末端貫穿所述堆疊結構而設置於所述基底上。
4. 如請求項3所述的用於三維記憶體的半導體結構，其中所述支撐柱更貫穿所述絕緣牆。
5. 如請求項1所述的用於三維記憶體的半導體結構，更包括支撐牆，貫穿所述堆疊結構與所述絕緣牆而設置於所述基底上，且在所述基底的平面方向上延伸。
6. 如請求項1所述的用於三維記憶體的半導體結構，更包括多個接觸窗，各自與對應的所述導電層的末端連接。
7. 一種用於三維記憶體的半導體結構的製造方法，包括： 提供基底，其中所述基底具有陣列區與圍繞所述陣列區的階梯區； 於所述基底上形成圍繞所述陣列區與所述階梯區的絕緣牆；以及 於所述陣列區與所述階梯區中的所述基底上形成堆疊結構，其中所述堆疊結構包括交替堆疊的多個絕緣層與多個導電層， 其中所述多個絕緣層與所述多個導電層共形地延伸至所述絕緣牆上， 其中所述絕緣牆具有階梯輪廓，且包括多個台階，其中所述多個絕緣層與所述多個導電層共形地延伸至所述多個台階上，且 其中： 所述多個台階中的每一者包括頂面與側壁， 所述多個絕緣層與所述多個導電層中除了最上方的絕緣層之外的每一者包括主體部以及與所述主體部連接的延伸部，且所述最上方的絕緣層包括所述主體部， 所述多個絕緣層與所述多個導電層中除了最上方的絕緣層與最上方的導電層之外的每一者的所述延伸部包括至少一個第一部分與至少一個第二部分，且所述最上方的導電層的所述延伸部包括一個所述第二部分，其中所述第一部分對應所述頂面設置，且所述第二部分對應所述側壁設置，且 除了所述最上方的導電層之外的每一個所述導電層的最上方的所述第二部分以及所述最上方的導電層的所述第二部分被除了所述最上方的絕緣層之外的每一個所述絕緣層的最上方的所述第一部分以及所述最上方的絕緣層的所述主體部暴露出來。

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