TWI887779B

TWI887779B - 電容結構

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Publication number: TWI887779B
Application number: TW112136006A
Authority: TW
Inventors: 葉騰豪; 呂函庭; 胡志瑋; 李承宥
Original assignee: 旺宏電子股份有限公司
Priority date: 2023-09-21
Filing date: 2023-09-21
Publication date: 2025-06-21
Also published as: TW202515318A

Abstract

一種電容結構，可用於應用於三維AND快閃記憶體元件。所述電容結構包括基底、陣列下電路結構、底部導電層、堆疊結構以及多個柱狀結構。所述基底具有電容陣列區以及電容階梯區。所述陣列下電路結構設置於所述基底上。所述底部導電層設置於所述陣列下電路結構上。所述堆疊結構設置於所述底部導電層上，且包括交替堆疊的多個第一介電層與多個導電層，其中所述電容階梯區中的所述多個導電層排列為階梯形式。所述多個柱狀結構，以陣列方式設置於所述電容陣列區中，且貫穿所述堆疊結構與所述底部導電層。所述多個導電層中的一部分的導電層電性連接至第一共同電壓源，且所述多個導電層中的其餘部分的導電層與所述底部導電層電性連接至第二共同電壓源。

Description

電容結構

本發明是有關於一種半導體結構，且特別是有關於一種電容結構。

對於三維AND記憶體元件來說，隨著陣列負載（array loading）增加，對於高電容的需求也隨之提高。一般來說，電容量與面積成正比，因此三維AND記憶體元件占用晶片的使用面積也因此增加。特別是，在需要高電容電路情況下，若將這些電容器設置在三維AND記憶體元件中的陣列結構的周邊區域中，將大幅佔據晶片的使用面積。

本發明提供一種電容結構，其中堆疊結構中的一部分的導電層電性連接至一個共同電壓源，而堆疊結構中的其餘部分的導電層以及下方的底部導電層電性連接至另一個共同電壓源。

本發明的電容結構包括基底、陣列下電路（circuit under array，CuA）結構、底部導電層、堆疊結構以及多個柱狀結構。所述基底具有電容陣列區以及電容階梯區。所述陣列下電路結構設置於所述基底上。所述底部導電層設置於所述陣列下電路結構上。所述堆疊結構設置於所述底部導電層上，且包括交替堆疊的多個第一介電層與多個導電層，其中所述電容階梯區中的所述多個導電層排列為階梯形式。所述多個柱狀結構，以陣列方式設置於所述電容陣列區中，且貫穿所述堆疊結構與所述底部導電層。所述多個導電層中的一部分的導電層電性連接至第一共同電壓源，且所述多個導電層中的其餘部分的導電層與所述底部導電層電性連接至第二共同電壓源。

在本發明的電容結構的一實施例中，所述一部分的導電層包括所述多個導電層中的奇數層導電層，且所述其餘部分的導電層包括所述多個導電層中的偶數層導電層。

在本發明的電容結構的一實施例中，所述多個導電層中的至少一對鄰近的導電層電性連接至所述第一共同電壓源或所述第二共同電壓源。

在本發明的電容結構的一實施例中，所述底部導電層與所述多個導電層中的最下層導電層電性連接至所述第一共同電壓源或所述第二共同電壓源。

在本發明的電容結構的一實施例中，連接至所述第一共同電壓源的所述導電層、相鄰的連接至所述第二共同電壓源的所述導電層以及位於兩者之間的所述第一介電層構成電容單元。

在本發明的電容結構的一實施例中，還包括多個導電柱，位於所述電容階梯區中，且設置於所述多個導電層以及所述底部導電層上，使得所述多個導電層與所述底部導電層通過所述多個導電柱而與所對應的共同電壓源電性連接。

在本發明的電容結構的一實施例中，所述多個柱狀結構中的每一個包括第一絕緣柱。

在本發明的電容結構的一實施例中，所述多個柱狀結構中的每一個還包括設置於所述第一絕緣柱中的第二絕緣柱。

在本發明的電容結構的一實施例中，所述多個柱狀結構中的每一個還包括半導體層以及絕緣層。所述半導體層設置於所述第一絕緣柱與所述堆疊結構之間以及所述第一絕緣柱與所述底部導電層之間。所述絕緣層設置於所述半導體層與所述堆疊結構之間以及所述半導體層與所述底部導電層之間。

在本發明的電容結構的一實施例中，每一個所述半導體層通過導電插塞而電性連接至第三共同電壓源。

在本發明的電容結構的一實施例中，連接至所述第一共同電壓源的所述導電層、所述半導體層以及位於兩者之間的所述絕緣層構成電容單元。

在本發明的電容結構的一實施例中，連接至所述第二共同電壓源的所述導電層、所述半導體層以及位於兩者之間的所述絕緣層構成電容單元。

在本發明的電容結構的一實施例中，所述陣列下電路結構還包括金屬氧化物半導體電容器。

在本發明的電容結構的一實施例中，所述底部導電層和所述堆疊結構中具有環狀溝槽，所述環狀溝槽穿透所述底部導電層和所述堆疊結構，且所述電容陣列區與所述電容階梯區中的所述堆疊結構被所述環狀溝槽圍繞。

在本發明的電容結構的一實施例中，所述底部導電層中和所述堆疊結構具有多個環狀溝槽，所述多個環狀溝槽中的每一個穿透所述底部導電層和所述堆疊結構，且每一個所述環狀溝槽沿著所述電容陣列區的列方向延伸而圍繞至少一列的所述柱狀結構以及所述電容階梯區中的所述堆疊結構，以形成獨立的導電區塊。

在本發明的電容結構的一實施例中，還包括多個第二介電層，設置於相鄰的導電區塊之間，且在所述堆疊結構的堆疊方向上位於所述多個第一介電層之間對應於所述導電層的位置。

在本發明的電容結構的一實施例中，所述第二介電層位於相鄰的所述導電區塊的所述導電層之間。

在本發明的電容結構的一實施例中，所述第二介電層的材料與所述第一介電層的材料不同。

基於上述，在本發明的電容結構中，堆疊結構中的一部分的導電層電性連接至一個共同電壓源，而堆疊結構中的其餘部分的導電層以及下方的底部導電層電性連接至另一個共同電壓源。如此一來，兩個導電層以及位於其間的介電層可構成電容單元，且堆疊結構中的最低導電層、下方的底部導電層以及位於其間的介電層可構成電容單元。

下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，附圖僅以說明為目的，並未依照原尺寸作圖。為了方便理解，在下述說明中相同的元件將以相同的符號標示來說明。

關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包含但不限於」。

此外，文中所提到的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。因此，應理解，「上」可與「下」互換使用，且當層或膜等元件放置於另一元件「上」時，所述元件可直接放置於所述另一元件上，或者可存在中間元件。另一方面，當稱元件「直接」放置於另一元件「上」時，則兩者之間不存在中間元件。

本發明的電容結構可用於應用與整合於三維AND快閃記憶體元件。進一步說，本發明的電容結構可與三維AND快閃記憶體結構在同一個製程中形成。可採用相同的包括交替堆疊的多個介電層與多個導電層的堆疊結構來構成本發明的電容結構以及三維AND快閃記憶體結構。換句話說，本發明的電容結構可具有與三維AND快閃記憶體結構相似的主架構。因此，不需要在三維AND記憶體元件的陣列結構的周邊區域中額外設置電容器，進而可節省晶片的使用面積。以下將對此進行詳細說明。

圖1A為本發明的第一實施例的電容結構的剖面示意圖。圖1B為本發明的第一實施例的電容結構的上視示意圖。在圖1B中，為使附圖清楚且便於說明，省略了包括交替堆疊的多個介電層與多個導電層的堆疊結構。此外，圖1A可為沿圖1B中的A-A剖線所繪示的剖面示意圖。

同時參照圖1A與圖1B，本實施例的電容結構10包括基底100、陣列下電路結構102、底部導電層104、堆疊結構106、介電層108、導電柱110a、導電柱110b以及柱狀結構112。在本實施例中，基底100可為矽基底，其具有電容陣列區100a以及電容階梯區100b。此外，基底100還可具有電容陣列區100a以及電容階梯區100b之外的記憶體區（未繪示）。由於本實施例的電容結構10可與三維AND快閃記憶體結構在同一個製程中形成，因此二者具有相似的主架構，在上述的記憶體區中也會設置有與電容陣列區100a以及電容階梯區100b中相同或相似的構件。

陣列下電路結構102設置於基底100上。陣列下電路結構102可包括電晶體、內連線結構以及覆蓋電晶體與內連結構的介電層，但本發明不限於此。陣列下電路結構102的詳細架構為本領域技術人員所熟知，於此不再贅述。在圖1A中，為使附圖清楚且便於說明，並未繪示出陣列下電路結構102的詳細架構。

底部導電層104設置於陣列下電路結構102上。底部導電層104可為多晶矽層，但本發明不限於此。在本實施例中，位於電容陣列區100a以及電容階梯區100b中的底部導電層104可作為電容器的電極層（後續將對此進行說明），而位於基底100的記憶體區中的底部導電層104則可作為接地層（ground layer）。

堆疊結構106設置於底部導電層104上。堆疊結構106包括交替堆疊的多個介電層106a與多個導電層106b。在本實施例中，介電層106a可為氧化矽層，導電層106b可為金屬層，但本發明不限於此。此外，在本實施例中，介電層106a與導電層106b交替堆疊於底部導電層104上，最上層的介電層106a覆蓋最上層的導電層106b，且在電容階梯區100b中，這些導電層106b排列為階梯形式。也就是說，在電容階梯區100b中，上層的導電層106b的末端的側壁SW位於下層的導電層106b的頂面上，使得下層的導電層106b的部分頂面被暴露出來。此外，最上層的介電層106a覆蓋部分的最上層的導電層106b，使得最上層的導電層106b的另一部分頂面被暴露出來。在圖1A中，堆疊結構106包括5層介電層106a與4層導電層106b，但本發明不對介電層106a與導電層106b的數量進行限制。

介電層108覆蓋堆疊結構106。多個導電柱110a設置於電容階梯區100b中的介電層108中，且這些導電柱110a各自與排列為階梯形式的導電層106b中的對應者連接。此外，導電柱110b設置於電容階梯區100b中的介電層108中，且與底部導電層104連接。在本實施例中，如圖1B所示，從上視圖看，第一族群的導電層106b（如偶數層導電層106b）所連接的導電柱110a和第二族群的導電層106b（如奇數層導電層106b）所連接的導電柱110a為交錯排列，且底部導電層104所連接的導電柱110b和相鄰的最低導電層106b所連接的導電柱110a為交錯排列，但本發明不限於此。

在本實施例中，電容結構10可與位於基底100的記憶體區中的三維AND快閃記憶體結構具有相似的主架構，但兩者的差異在於：在電容結構10中，堆疊結構106中的一部分的導電層106b通過與其連接的導電柱110a電性連接至一個共同電壓源，而堆疊結構106中的其餘部分的導電層106b以及底部導電層104通過與其連接的導電柱110a以及導電柱110b電性連接至另一個共同電壓源。兩個共同電壓源中的一者為高電壓源，而另一者為低電壓源。

詳細地說，在本實施例中，由下至上，底部導電層104通過與其連接的導電柱110b且第2層導電層106、第4層導電層106b通過與其連接的導電柱110a電性連接至共同電壓源P1，而第1層導電層106b、第3層導電層106b通過與其連接的導電柱110a電性連接至共同電壓源P2，且共同電壓源P1可為低電壓源而共同電壓源P2可為高電壓源。如此一來，底部導電層104、第1層導電層106b以及位於兩者之間的介電層106a可構成電容單元，第1層導電層106b、第2層導電層106b以及位於兩者之間的介電層106a可構成電容單元，第2層導電層106b、第3層導電層106b以及位於兩者之間的介電層106a可構成電容單元，且第3層導電層106b、第4層導電層106b以及位於兩者之間的介電層106a可構成電容單元。

對於具有相似架構的三維AND快閃記憶體結構來說，堆疊結構中的導電層並不會連接到共同電壓源，因此導電層並不會作為電容器的電極，且不會在相鄰的導電層之間產生電容。也就是說，三維AND快閃記憶體結構雖然與電容結構10具有相似的主架構，但兩者在功能上完全不同。

此外，多個柱狀結構112以陣列方式設置於電容陣列區100a中，且貫穿堆疊結構106與底部導電層104。在本實施例中，柱狀結構112包括絕緣柱112a以及位於絕緣柱112a中的絕緣柱112b，但本發明不限於此。在其他實施例中，柱狀結構112可僅由絕緣柱112a構成。絕緣柱112a的材料與絕緣柱112b的材料不同。在一實施例中，絕緣柱112a的材料可為氧化矽，絕緣柱112b的材料可為氮化矽，但本發明不限於此。在本實施例中，柱狀結構112用以支撐與穩固堆疊結構106，且不具有導電功能。

另外，在本實施例中，多個絕緣的支撐柱113設置於電容階梯區100b中，且貫穿介電層108、堆疊結構106與底部導電層104。支撐柱113可具有與柱狀結構112相同或相似的架構。支撐柱113的寬度可小於柱狀結構112的寬度。這些支撐柱113可具有相同的高度。在本實施例中，兩個支撐柱113構成一個支撐柱族群，且位於對應的一個導電柱110a或導電柱110b旁。從上視圖看，由於第一族群的導電層106b所連接的導電柱110a和第二族群的導電層106b所連接的導電柱110a為交錯排列，且底部導電層104所連接的導電柱110b和最低導電層106b所連接的導電柱110a為交錯排列，因此這些支撐柱族群在電容階梯區100b中也交錯排列。

在本實施例中，如圖1B所示，底部導電層104和堆疊結構106中具有環狀溝槽TR。環狀溝槽TR穿透底部導電層104和堆疊結構106且圍繞電容陣列區100a與電容階梯區100b中的堆疊結構106，使得電容結構10中的底部導電層104與環狀溝槽TR外的底部導電層104（例如記憶體區中的底部導電層104）分隔開且電性分離。如此一來，可確保電容結構10不受外界的電性影響而能夠具有穩定的電容。例如，可避免產生寄生電容（parasitic capacitance）。

此外，在本實施例中，如圖1B所示，底部導電層104和堆疊結構106中具有多個橫向溝槽SLT。每一個橫向溝槽SLT沿著電容陣列區100a的列方向（X方向）延伸，且在行方向（Y方向）上位於相鄰的兩列絕緣柱112之間。如此一來，堆疊結構106可被劃分成多個區段（block），且每一個區塊可視為電容結構10中獨立的子電容結構。舉例來說，如圖6所示，電容結構10中可具有4條橫向溝槽SLT，因此可將堆疊結構106劃分成5個區段，亦即電容結構10包括5個子電容結構10a。在圖6中，為使圖式清楚且便於說明，僅繪示出底部導電層104和堆疊結構106中的介電層106a與導電層106b來進行說明。

另外，為了進一步提高電容結構10的電容值，在一實施例中，陣列下電路結構102中可具有多個金屬氧化物半導體電容器20。如圖2所示，在金屬氧化物半導體電容器20中，閘介電層20a與閘極20b依序設置於基底100上，接觸窗22與閘極20b連接，且接觸窗24與基底100連接。基底100可包括摻雜區。每一個閘極20b通過接觸窗22而與一個共同電壓源電性連接，且基底100通過接觸窗24而與另一個電壓源電性連接。如此一來，在每一個金屬氧化物半導體電容器20中，閘極20b、基底100以及位於兩者之間的閘介電層20a可構成電容單元。

在本實施例的電容結構10中，除了金屬氧化物半導體電容器20之外，交替堆疊於底部導電層104上的多個介電層106a與多個導電層106b可構成多個電容單元。因此，相較於具有相似架構的三維AND快閃記憶體結構，本實施例的電容結構10可具有較大的電容量。此外，在本實施例中，可經由增加所堆疊的介電層106a與導電層106b的層數來增加電容單元的數量，因此在單位面積上，本實施例的電容結構可具有更高的電容量。換句話說，在不增加佈局面積的情況下，可獲得具有更高電容量的電容結構。

此外，對於電容結構10來說，可視實際需求來調整導電層106b以及底部導電層104與共同電壓源P1以及共同電壓源P2之間的電性連接關係，以獲得所需的電容值。以下對此作詳細說明。

圖7A至圖7E說明調整的堆疊結構中的導電層以及底部導電層與共同電壓源之間的電性連接關係來獲得所需的電容值。在圖7A至圖7E中，為使圖式清楚且便於說明，僅繪示出堆疊結構中的介電層106a、導電層106b、底部導電層104以及共同電壓源P1、P2。此外，在圖7A至圖7E中，與第一實施例相同的構件將以相同的參考符號表示，於此不再另行說明。

參照圖7A，堆疊結構106包括32層的導電層106b。如同圖1A所述，偶數層導電層106b與底部導電層104電性連接至共同電壓源P1，而奇數層導電層106b電性連接至共同電壓源P2。如此一來，電容結構10可具有32組的電容耦合（capacitance coupling），且具有的總電容值為C。

參照圖7B，將堆疊的第32層的導電層106b調整為連接至共同電壓源P2，且將第31層的導電層106b調整為連接至共同電壓源P1，使得第31層的導電層106b與第30層的導電層106b之間無法構成電容單元。如此一來，電容結構10具有31組的電容耦合，且具有的總電容值約為C的96.9%。

參照圖7C，將堆疊的第1層的導電層106b調整為連接至共同電壓源P1，使得第1層的導電層106b與第2層的導電層106b之間無法構成電容單元，且第1層的導電層106b與底部導電層104也無法構成電容單元。如此一來，電容結構10具有30組的電容耦合，且具有的總電容值約為C的93.8%。

參照圖7D，將堆疊的第1層的導電層106b調整為連接至共同電壓源P1，將堆疊的第32層的導電層106b調整為連接至共同電壓源P2，且將第31層的導電層106b調整為連接至共同電壓源P1，使得第1層的導電層106b與第2層的導電層106b之間、第1層的導電層106b與底部導電層104之間以及第31層的導電層106b與第30層的導電層106b之間皆無法構成電容單元。如此一來，電容結構10具有29組的電容耦合，且具有的總電容值約為C的90.6%。

參照圖7E，將堆疊的第1層與第3層的導電層106b調整為連接至共同電壓源P1，使得第1層的導電層106b與第2層的導電層106b之間、第1層的導電層106b與底部導電層104之間、第2層的導電層106b與第3層的導電層106b之間以及第3層的導電層106b與第4層的導電層106b之間皆無法構成電容單元。如此一來，電容結構10具有28組的電容耦合，且具有的總電容值約為C的87.5%。

由上述可知，經由簡單地調整堆疊結構中的導電層以及底部導電層與共同電壓源之間的電性連接關係可容易地獲得所需的電容值。

圖3為本發明的第二實施例的電容結構的剖面示意圖。在圖3中，與第一實施例相同的構件將以相同的參考符號表示，於此不再另行說明。

參照圖3，本實施例的電容結構30與電容結構10的差異在於：在電容結構30中，以柱狀結構300取代柱狀結構112。詳細地說，除了絕緣柱112a與絕緣柱112b，每一個柱狀結構300還包括半導體層300a以及絕緣層300b。半導體層300a可包括摻雜多晶矽。半導體層300a設置於絕緣柱112a與堆疊結構106之間以及絕緣柱112a與底部導電層104之間。絕緣層300b設置於半導體層300a與堆疊結構106之間以及半導體層300a與底部導電層104之間。也就是說，柱狀結構300與記憶體區中的垂直通道柱結構具有相似的架構，其中半導體層300a對應於垂直通道柱結構的通道層。然而，與垂直通道柱結構不同，本實施例的柱狀結構300為電性浮置的（floating），其並未通過導電柱而電性連接至其他構件。

在本實施例中，底部導電層104和堆疊結構106中具有穿透底部導電層104的環狀溝槽（如第一實施例的圖1B中的環狀溝槽TR），使得電容結構30中的底部導電層104與環狀溝槽外的其他區域中的底部導電層104能夠分隔開且電性分離。

在上述的第一實施例與第二實施例中，由於電容陣列區100a中的柱狀結構112與柱狀結構300不需要電性連接至外部電壓源，亦即柱狀結構112與柱狀結構300上方不須額外地設置與其電性連接的線路層來連接至外部電壓源。如此一來，電容陣列區100a以及電容階梯區100b之外的周邊區域（例如記憶體區）中的線路可延伸通過電容陣列區100a（柱狀結構112與柱狀結構300上方的空間），因此在線路佈局設計上可具有更大的彈性。

圖4為本發明的第三實施例的電容結構的剖面示意圖。在圖4中，與第二實施例相同的構件將以相同的參考符號表示，於此不再另行說明。

參照圖4，本實施例的電容結構40與電容結構30的差異在於：在電容結構40中，以柱狀結構400取代柱狀結構300。詳細地說，除了絕緣柱112a、絕緣柱112b、半導體層300a以及絕緣層300b，每一個柱狀結構400還包括2個導電插塞400a。導電插塞400a設置於絕緣柱112a中且通過絕緣柱112b而彼此分隔開。此外，導電插塞400a與半導體層300a連接，使得半導體層300a能夠通過導電插塞400a而電性連接至外部元件。也就是說，柱狀結構400與記憶體區中的垂直通道柱結構具有相似的架構，其中半導體層300a對應於垂直通道柱結構的通道層，且導電插塞400a對應於垂直通道柱結構的源極/汲極柱。然而，與垂直通道柱結構不同，本實施例中的每一個半導體層300a通過與其連接的兩個導電插塞400a而電性連接至共同電壓源P3。

如此一來，在電容結構40中，兩相鄰的導電層106b以及位於兩者之間的介電層106a可構成電容單元；最低的導電層106b、底部導電層104以及位於兩者之間的介電層106a可構成電容單元；導電層106b、半導體層300a以及位於兩者之間的絕緣層300b也可構成電容單元。

在本實施例中，底部導電層104和堆疊結構106中具有穿透底部導電層104的環狀溝槽（如第一實施例的圖1B中的環狀溝槽TR），使得電容結構40中的底部導電層104與環狀溝槽外的其他區域中的底部導電層104能夠分隔開且電性分離。

此外，為了進一步準確地控制電容結構的電容，可將位於環狀溝槽TR內的底部導電層104和堆疊結構106劃分為多個獨立的導電區塊，以進一步避免寄生電容的產生。以下將第一實施例的架構（具有柱狀結構112）為例來進行說明，但本發明不限於此。在其他實施例中，可採用其他實施例的架構。

圖5A為本發明的第四實施例的電容結構的上視示意圖。圖5B為沿圖5A中的A-A剖線的剖面示意圖。在圖5A與圖5B中，與第一實施例相同的構件將以相同的參考符號表示，於此不再另行說明。此外，在圖5A中，為了使附圖清楚且便於說明，省略了堆疊結構106中的介電層106a。

同時參照圖5A與圖5B，底部導電層104和堆疊結構106中具有多個環狀溝槽TR1。每一個環狀溝槽TR1穿透底部導電層104和堆疊結構106，以將底部導電層104和堆疊結構106劃分為多個獨立的導電區塊500。在本實施例中，每一個環狀溝槽TR1沿著電容陣列區100a的列方向延伸而圍繞至少一列的柱狀結構112以及電容階梯區100b中的堆疊結構106。此外，在本實施例中，為了避免相鄰的導電區塊500之間產生干擾（例如產生寄生電容），因此相鄰的導電區塊500之間以包括至少兩列的柱狀結構112的空間分隔開來，但本發明不限於此。

此外，在本實施例中，每一個導電區塊500圍繞一列的柱狀結構112，但本發明不限於此。在其他實施例中，視實際需求，每一個導電區塊500可圍繞2列、4列、8列或更多列的柱狀結構112。

另外，在本實施例中，在相鄰的兩個導電區塊500之間的區域，在堆疊結構106中，在堆疊方向上，介電層502設置於相鄰的介電層106a之間對應於導電層106b的位置。此外，介電層502位於相鄰的兩列中的導電層106b之間。介電層502的材料與介電層106a的材料不同。在一實施例中，介電層502可為氮化矽層，而介電層106a可為氧化矽層，但本發明不限於此。

詳細地說，堆疊結構106中的導電層106b是通過將交替堆疊的多個介電層106a與多個介電層502中的介電層502替換為導電材料而形成。上述的替換方法例如是先使用熱磷酸經由環狀溝槽TR1來移除介電層502，然後再填入導電材料。在本實施例中，介電層502的鄰近環狀溝槽TR1的部分被移除，而其他部分被保留下來。如此一來，導電區塊500除了可經由環狀溝槽TR1而獨立地設置之外，還可經由介電層502而與鄰近的另一個導電區塊500隔離開。如此一來，相鄰的兩個導電區塊500之間存在由介電層106a與介電層502構成的絕緣結構，使得相鄰的兩個導電區塊500中的電容結構的電容能夠更穩定而不會受到彼此的干擾。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、30、40、50:電容結構 10a:子電容結構 20:金屬氧化物半導體電容器 20a:閘介電層 20b:閘極 22、24:接觸窗 100:基底 100a:電容陣列區 100b:電容階梯區 102:陣列下電路結構 104:底部導電層 106:堆疊結構 106a、108、502:介電層 106b:導電層 110a、110b:導電柱 112、300、400:柱狀結構 112a、112b:絕緣柱 300a:半導體層 300b:絕緣層 400a:導電插塞 500:導電區塊 P1、P2、P3:共同電壓源 SW:側壁 SLT:橫向溝槽 TR、TR1:環狀溝槽

圖1A為本發明的第一實施例的電容結構的剖面示意圖。圖1B為本發明的第一實施例的電容結構的上視示意圖。圖2為本發明的一實施例的陣列下電路結構包含的金屬氧化物半導體電容器的立體示意圖。圖3為本發明的第二實施例的電容結構的剖面示意圖。圖4為本發明的第三實施例的電容結構的剖面示意圖。圖5A為本發明的第四實施例的電容結構的上視示意圖。圖5B為沿圖5A中的B-B剖線的剖面示意圖。圖6為第一實施例的電容結構中的堆疊結構的立體示意圖。圖7A至圖7E說明調整的堆疊結構中的導電層以及底部導電層與共同電壓源之間的電性連接關係來獲得所需的電容值。

10:電容結構

100:基底

100a:電容陣列區

100b:電容階梯區

102:陣列下電路結構

104:底部導電層

106:堆疊結構

106a、108:介電層

106b:導電層

110a、110b:導電柱

112:柱狀結構

112a、112b:絕緣柱

P1、P2:共同電壓源

SW:側壁

Claims

一種電容結構，包括：基底，具有電容陣列區以及電容階梯區；陣列下電路結構，設置於所述基底上；底部導電層，設置於所述陣列下電路結構上；堆疊結構，設置於所述底部導電層上，且包括交替堆疊的多個第一介電層與多個導電層，其中所述電容階梯區中的所述多個導電層排列為階梯形式；以及多個柱狀結構，以陣列方式設置於所述電容陣列區中，且貫穿所述堆疊結構與所述底部導電層，其中所述多個導電層中的一部分的導電層電性連接至第一共同電壓源，且所述多個導電層中的其餘部分的導電層與所述底部導電層電性連接至第二共同電壓源，且其中所述多個柱狀結構中的每一個包括：第一絕緣柱；半導體層，設置於所述第一絕緣柱與所述堆疊結構之間以及所述第一絕緣柱與所述底部導電層之間；以及絕緣層，設置於所述半導體層與所述堆疊結構之間以及所述半導體層與所述底部導電層之間。
如請求項1所述的電容結構，其中所述一部分的導電層包括所述多個導電層中的奇數層導電層，且所述其餘部分的導電層包括所述多個導電層中的偶數層導電層。
如請求項1所述的電容結構，其中所述多個導電層中的至少一對鄰近的導電層電性連接至所述第一共同電壓源或所述第二共同電壓源。
如請求項1所述的電容結構，其中所述底部導電層與所述多個導電層中的最下層導電層電性連接至所述第一共同電壓源或所述第二共同電壓源。
如請求項1所述的電容結構，其中連接至所述第一共同電壓源的一個導電層、連接至所述第二共同電壓源的相鄰的一個導電層以及位於兩者之間的所述第一介電層構成一個電容單元。
如請求項1所述的電容結構，還包括多個導電柱，位於所述電容階梯區中，且設置於所述多個導電層以及所述底部導電層上，使得所述多個導電層與所述底部導電層通過所述多個導電柱而與所對應的共同電壓源電性連接。
如請求項1所述的電容結構，其中所述多個柱狀結構中的每一個還包括設置於所述第一絕緣柱中的第二絕緣柱。
如請求項1所述的電容結構，其中每一個所述半導體層通過導電插塞而電性連接至第三共同電壓源。
如請求項8所述的電容結構，其中連接至所述第一共同電壓源的一個導電層、一個半導體層以及位於兩者之間的所述絕緣層構成一個電容單元。
如請求項8所述的電容結構，其中連接至所述第二共同電壓源的一個導電層、一個半導體層以及位於兩者之間的所述絕緣層構成一個電容單元。
如請求項1所述的電容結構，其中所述陣列下電路結構還包括金屬氧化物半導體電容器。
如請求項1所述的電容結構，其中所述底部導電層和所述堆疊結構中具有環狀溝槽，所述環狀溝槽穿透所述底部導電層和所述堆疊結構，且所述電容陣列區與所述電容階梯區中的所述堆疊結構被所述環狀溝槽圍繞。
如請求項1所述的電容結構，其中所述底部導電層中和所述堆疊結構具有多個環狀溝槽，所述多個環狀溝槽中的每一個穿透所述底部導電層和所述堆疊結構，且每一個所述環狀溝槽沿著所述電容陣列區的列方向延伸而圍繞至少一列的所述柱狀結構以及所述電容階梯區中的所述堆疊結構，以形成獨立的導電區塊。
如請求項13所述的電容結構，還包括第二介電層，設置於相鄰的導電區塊之間，且在所述堆疊結構的堆疊方向上位於所述多個第一介電層之間對應於所述導電層的位置。
如請求項14所述的電容結構，其中所述第二介電層位於相鄰的所述導電區塊的所述導電層之間。
如請求項14所述的電容結構，其中所述第二介電層的材料與所述第一介電層的材料不同。