TW201814885A

TW201814885A - 三維電容及其製造方法

Info

Publication number: TW201814885A
Application number: TW105133248A
Authority: TW
Inventors: 胡志瑋; 葉騰豪
Original assignee: 旺宏電子股份有限公司
Priority date: 2016-10-14
Filing date: 2016-10-14
Publication date: 2018-04-16
Also published as: TWI602281B

Abstract

積體電路包含3D記憶體區塊與3D電容區塊。3D電容包括與複數個絕緣條交錯之複數個導電條的複數個堆疊，與第一終端連接至一或更多個堆疊中之連續階層中的導電條，藉此導電條作用為3D電容的第一極板。第二終端絕緣於第一終端，或連接至另一或其它堆疊中之連續階層中的導電條，或連接至複數個柱體。並未有插入的導電條設置在連續階層中的導電條之間。

Description

三維電容及其製造方法

本發明是有關於一種記憶體裝置，且特別是有關於一種其中包括三維(3D)電容的3D陣列記憶體裝置。

積體電路中裝置的臨界尺寸微縮化至共用記憶胞技術的極限，設計者尋求堆疊多階層之記憶胞的技術以達到更大的儲存容量與更低的每位元成本。因此，係發展多種三維結構，例如垂直通道與垂直閘極NAND記憶體。電容可用以幫助降低電壓變化，並可用以幫助在正常操作期間或由於非預期的電源失效保存資料在例如SRAM、DRAM與快閃記憶體中。在程式化與抹除操作中，係使用電荷幫浦提供偏壓至字元線/位元線，以提升高壓階層處的電壓，其需高電容。然而，提供大電容值的一般電容會佔大面積的預定著陸區(footprint)，而這會影響記憶裝置的擴充性。

因此係期望提供包括穩定的大電容值、所佔面積小、且不會提高製造成本的電容。

所述3D電容包括交錯之複數個導電條與絕緣複數個導電條的複數個堆疊、第一終端與第二終端。第一終端連接至該些堆疊中第一組間隔堆疊中之該些堆疊中連續階層(consecutive levels)中的數個導電條。第二終端連接至該些堆疊中第二組間隔堆疊中之該些堆疊中連續階層中的數個導電條。第一組間隔堆疊中的堆疊係指叉(interdigitated)第二組間隔堆疊中的堆疊。第一組間隔堆疊中之堆疊中的連續階層中的導電條係電性且被動地連接在一起，並作用為3D電容的第一極板，且第二組間隔堆疊中之堆疊中的連續階層中的導電條係電性且被動地連接在一起，並作用為3D電容的第二極板。第一組間隔堆疊之堆疊中的連續階層中的導電條之間並未設置插入的導電條。類似地，第二組間隔堆疊之堆疊中的連續階層中的導電條之間並未設置插入的導電條。

所述3D電容包括導電條與絕緣條交錯之一或更多個堆疊、複數個柱體、第一終端與第二終端。複數個柱體分別包含垂直導電膜與第一絕緣體。第一終端連接至一或更多個堆疊中的導電條。第二終端連接至複數個柱體中的垂直導電膜。一或更多個堆疊中的導電條係電性且被動地連接在一起，並作用為3D電容的第一極板，且複數個柱體中的垂直導電膜係電性且被動地連接在一起，並作用為3D電容的第二極板。

一概念中，複數個柱體可設置在一或更多個堆疊的側壁上。

另一概念中，複數個柱體可設置穿過一個堆疊中的導電條。此外，複數個柱體可具有錯開或蜂巢狀的配置。

又另一概念中，於此所述的3D電容可有效地壓抑可變的寄生電容，並能耐住大於30V的電壓。

於此也提供製造所述3D電容的製造方法。一種製造3D電容的方法包含形成導電條與絕緣條交錯的複數個堆疊；形成第一終端連接至複數個堆疊中之第一組間隔堆疊中的堆疊中的連續階層中的導電條；及形成第一終端連接至複數個堆疊中之第二組間隔堆疊中的堆疊中的連續階層中的導電條；其中第一組間隔堆疊中的堆疊係指叉於第二組間隔堆疊中的堆疊。

3D電容的一種製造方法包含形成導電條與絕緣條交錯之一或更多個堆疊；形成複數個柱體，分別包含垂直導電膜與第一絕緣體；形成第一終端連接至一或更多個堆疊中的導電條；及形成第二終端連接至複數個柱體中的垂直導電膜。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

以下參照第3圖至第33圖詳細說明實施例。

第1圖繪示電荷幫浦之簡單示意圖。電荷幫浦係用以將較低的輸入電壓Vin提升至較高的輸出電壓Vout。如在示意圖中所繪示，電荷幫浦利用二極體D1-D4以控制至使用相反時脈CLK1、CLK2之電容C1-C4的電壓連接。在未考慮漏電流或其它因素的理想情況下，當時脈CLK1係為低時，二極體D1將把電容C1充電至Vin。當時脈CLK1係為高時，電容C1的第一終端係推高至2Vin。然後二極體D1被關閉，且二極體D2開啟，且電容C2開始充電至2Vin。在下一次時脈循環上，時脈CLK1再次為低，且此次時脈CLK2為高而推高電容C2的第一終端至3Vin。二極體D2關閉且二極體D3開啟，而充電電容C3至4Vin。如此重複下，此四階段電荷幫浦之輸出電壓Vout將充電至5Vin。第1圖係電荷幫浦的簡單示意圖，可應用其它電荷幫浦，如在此完全提出併入此說明書中做參考之美國專利號US 6,366,519 B1，其專利名稱為REGULATED REFERENCE VOLTAGE CIRCUIT FOR FLASH MEMORY DEVICE AND OTHER INTEGRATED CIRCUIT APPLICATIONS，發明人Hung et al。

第2圖繪示MOS電容，其通常使用在電荷幫浦中，係具有在P型基底(P-SUB)中的N型井(N-WELL)與N+摻雜的源極/汲極。為了具有大的電容(capacitance) Cox，MOS電容需要大面積的極板，例如閘極(GATE)與N型井。MOS電容必然包含由N型井及P型基底引起的寄生電容Cdep。寄生電容Cdep改變提高供應至N型井的電壓，其轉而造成高功耗並導致不穩定且易變的電容。

第3圖係3D NAND記憶裝置100的簡單區塊圖，其包括形成在相同基底上的3D記憶體區塊(例如區塊0至區塊3)及3D電容(例如CAP 0至CAP 1)。3D電容可使用於電荷幫浦中以供給記憶裝置100之讀取、抹除及程式化操作所需的偏壓。3D電容也可應用於其它電路中，例如備用電源。3D NAND記憶體區塊與3D電容都具有複數個堆疊，且包括許多共用的沉積與蝕刻步驟的製程幾乎相容，因此複雜度及成本並未明顯提高。

第4圖係應用在NAND記憶裝置中之3D記憶體區塊的立體圖。記憶體區塊包括導電條1102、1103、1104、1105、1106及1107與絕緣條1121、1122、1123、1124及1125交錯的複數個堆疊。導電條1103、1104、1105及1106作用為字元線(WL)，且導電條1102作用為輔助閘極(assist gate; AG)。偶數堆疊中的導電條1107作用為接地選擇線(GSL)電晶體的閘極。類似地，奇數堆疊中的導電條1107作用為串列選擇線(SSL)電晶體的閘極。柱體包含設置在鄰近之導電條的堆疊之間的垂直半導體/導電膜(例如80a、80b)與第一絕緣體69。第一絕緣體69作用為包括阻擋層1130、電荷捕捉層1131與穿隧層1132的資料儲存結構，阻擋層1130例如氧化矽，電荷捕捉層1131例如氮化矽，穿隧層1132例如氧化矽。複數個串連的記憶胞係位在柱體與導電條(WL) 1103-1106之間的交點處。

參考線結構及位元線結構設置在堆疊上方。參考線結構，例如第一圖案化導電層中參考線2031、2034的區段，可配置在導電條之偶數堆疊中的接地選擇線(GSL)上方，並在接觸SL處連接至主動柱體。位元線結構，例如第二圖案化導電層中之位元線2060、2061、2062的區段，可正交地配置在導電條的偶數與奇數堆疊的上方，並在接觸BL處透過階層間連接體(inter-level connector) 2035、2036、2037連接至柱體。

不同階層的導電條(例如1102、1103、1104、1105、1106及1107)透過著陸墊區域處的階梯接觸結構(未顯示)分別連接至堆疊上方的第一圖案化導體層中的對應金屬線。因此，相同堆疊中不同階層的導電條未連接在一起。

第5圖係根據第一實施例之3D電容的立體圖。於此3D電容包括導電條1102、1103、1104、1105、1106及1107交錯於絕緣條1121、1122、1123、1124及1125的複數個堆疊。3D電容之第一終端係連接至該些堆疊中該第一組間隔堆疊(例如偶數堆疊)中之該些堆疊中連續階層(consecutive levels)的導電條，藉此，第一組間隔堆疊中的導電條係電性且被動地(conductively and passively)連接在一起，並作用為3D電容的第一極板。3D電容之第二終端係連接至該些堆疊中該第二組間隔堆疊(例如奇數堆疊)中之該些堆疊中的連續階層的導電條，藉此，第二組間隔堆疊中的導電條係電性且被動地連接在一起，並作用為3D電容的第二極板。第一終端絕緣於第二終端。第一組間隔堆疊中的堆疊係指叉(interdigitated)於第二組間隔堆疊中的堆疊。第二終端未連接至第一組間隔堆疊中的導電條。

此例子中，連接至第一終端的導電條包括從最底階層至最高階層之所有導電條，在其中、之間並未有連接至第二終端的任何插入的導電條。類似地，連接至第二終端的導電條包括從最底階層至最高階層之所有導電條，在其中、之間並未有連接至第一終端的任何插入的導電條。其它例子中，導電條可包括中間階層的導電條，例如連續階層之導電條1103至導電條1106，或連續階層之導電條1104至導電條1106，其中、之間並沒有任何插入的導電條。又其它例子中，導電條可包括在相同堆疊中之任何階層的導電條，而非連續階層的導電條。

第5A圖繪示第5圖之3D電容的放大圖。在此示範例中，第一絕緣體69係形成在導電條1105-E、1106-E的右側與導電條1105-O、1106-O的左側之間的相反側上。第二絕緣體3010係設置在相反側上的第一絕緣體69之間。導電條1105-E與1106-E係連接至3D電容的第一終端，並作用為3D電容的第一極板。導電條1105-E與1106-E之間並沒有連接至第二終端之插入的導電條。導電條1105-O與1106-O係連接至3D電容的第二終端，並作用為3D電容的第二極板。導電條1105-O與1106-O之間並沒有連接至第一終端之插入的導電條。3D電容的介電質包括相反側上的第一絕緣體69與其中、之間的第二絕緣體3010。因此，電容C1係形成在導電條1106-E與1106-O之間。類似地，電容C2係形成在導電條1105-E及1105-O之間。假設導電條的總厚度係H µm，導電條的長度係L µm，第一極板與第二極板之間的距離係D，且單元的數目係N，那麼總電容可以C= ε₀ ×ε ×H×L×N/D大致估計，其中ε₀ 係真空中的介電常數，且ε係第一絕緣體與第二絕緣體的介電常數。

第6圖係根據第二實施例之3D電容的立體圖。大部份在第5圖中使用的參考符號係應用在以下圖示中，且不再敘述。第6圖的電容與第5圖的電容的差異在於3D電容的第一終端係連接至一或更多個堆疊中每個堆疊中的導電條，且3D電容的第二終端係連接至該一或更多個堆疊中堆疊之側壁上的複數個柱體。在此示範例中，3D電容包括與複數個絕緣條交錯之複數個導電條的複數個堆疊，且該些柱體分別包含垂直導電膜(例如80a、80b)與第一絕緣體69。導電膜1140C在複數個堆疊中之堆疊的頂部與側壁上之第一絕緣體69的上方。複數個堆疊中的導電條係電性且被動地一起連接至3D電容的第一終端，並作用為3D電容的第一極板。第一終端係絕緣於第二終端。鄰近堆疊之間之該些柱體中的垂直導電膜(例如80a、80b)係電性且被動地連接在一起，並作用為電容的第二極板。第一絕緣體69作用為3D電容的介電質。填充結構3060設置在鄰近堆疊之間之柱體之中，其中可能形成孔洞。

此例子中，連接至第一終端之堆疊中連續階層的導電條包括從最底階層至最高階層的導電條，在其中、之間並未有連接至第二終端的任何插入的導電條。其它例子中，連接至第一終端的導電條可包括中間階層的導電條，例如從導電條1103至導電條1106，在其中、之間並未有連接至第二終端的任何插入的導電條。又其它例子中，連接至第一終端的導電條可包括相同堆疊中任何階層的導電條，而非連續階層的導電條。

第6A圖繪示第6圖之3D電容的放大圖。在此示範例中，第一絕緣體69係形成在導電條1105-E、1106-E的右側與導電條1105-O、1106-O的左側之間的相反側上。垂直導電膜(例如80a、80b)在形成在鄰近堆疊之間相反側上的第一絕緣體69上方。填充結構3060設置在複數個堆疊中之堆疊的相反側上的垂直導電膜(例如80a、80b)之間。導電條1105-E、1106-E、1105-O與1106-O係電性且被動地連接至3D電容的第一終端，並作用為3D電容的第一極板。導電條1105-E與1106-E之間，與導電條1105-O與1106-O之間，並沒有設置插入的導電條。垂直導電膜80a與80b係電性且被動地連接至3D電容的第二終端，並作用為3D電容的第二極板。第一絕緣體作用為3D電容的介電質。因此電容C1-C4係分別形成在垂直導電膜80a、80b與導電條1106-E、1105-E、1106-O與1106-O之間。假設導電條的總厚度係H µm，導電條的長度係L µm，第一極板與第二極板之間的距離係D_ONO ，且單元的數目係N，那麼總電容可以C= ε₀ ×ε×2(H×L)×N/D_ONO 大致估計，其中ε₀ 係真空中的介電常數，且ε係第一絕緣體(ONO)的介電常數。相較於第5圖的電容，第6圖的電容包含至少兩倍電容。

第7圖係根據第三實施例之3D電容的立體圖。第7圖的電容與第6圖的電容之間的差異在於，複數個柱體係設置穿過導電條，且複數個柱體具有錯開或蜂巢狀的配置。所述3D電容包括與複數個絕緣條交錯之複數個導電條的一或更多個堆疊，且複數個柱體分別包含垂直導電膜與第一絕緣體69。3D電容的第一終端係連接至一或更多個堆疊中的導電條，藉此導電條係電性且被動地連接在一起，並作用為3D電容的第一極板。3D電容的第二終端係連接至複數個柱體中的垂直導電膜，藉此垂直導電膜係電性且被動地連接在一起，並作用為3D電容的第二極板。第一終端係絕緣於第二終端。填充結構3160係設置在複數個柱體中各個之中。

柱體的數目與位置可視需求應用，可且不同於第6圖及第7圖所述。為求簡潔，第7圖中僅繪示複數個堆疊中的一個堆疊。

此例子中，連接至第一終端之一或更多個堆疊中連續階層的導電條包括從最底階層至最高階層的導電條，在其中、之間並未有連接至第二終端的任何插入的導電條。其它例子中，連接至第一終端的導電條可包括中間階層的導電條，例如從導電條1103至導電條1106，在其中、之間並未有連接至第二終端的任何插入的導電條。又其它例子中，連接至第一終端的導電條可包括相同堆疊中任何階層的導電條，而非連續階層的導電條。

第7A圖繪示第7圖之3D電容的放大圖。此例子中，柱體的剖面係具有半徑R的圓形。導電條1105、1106係電性且被動地一起連接至3D電容的第一終端，並作用為3D電容的第一極板。導電條1105、1106之間並沒有設置連接至第一終端之插入的導電條。垂直導電膜80係電性且被動地連接至3D電容的第二終端，並作用為3D電容的第二極板。第一絕緣體作用為3D電容的介電質。因此，電容C1係形成在導電條1106與垂直導電膜80之間。類似地，電容C2係形成在導電條1105與導電膜80之間。假設導電條的總厚度係H µm，柱體的半徑係R µm，且柱體的數目係N，那麼總電容可以C= ε₀ ×ε ×(H×2πR)× N大致估計，其中ε₀ 係真空中的介電常數，且ε係第一絕緣體(ONO)的介電常數。其它例子中，柱體可為其它形狀，例如方形及橢圓形，且柱體可具有其它配置。

第8圖繪示使用所述3D電容之電荷幫浦的簡單示意圖。此例子中，四階段(four-stage)電荷幫浦包含3D電容3DCAP1、3DCAP2、3DCAP3及3DCAP4。其它例子中，電荷幫浦使用一個3D電容，並放置其在輸出端處，以提供提升的電壓。如所述，3D電容的第一終端係連接至電荷幫浦的第一節點，且3D電容的第二終端係連接至電荷幫浦的第二節點。 A. 3D記憶體區塊

第9至17圖繪示3D記憶體區塊之製造流程的例子。

第9圖繪示製程在蝕刻複數個層，並停在絕緣層1101，以定義堆疊之後的步驟。為了形成第9圖中所示的結構，複數個與絕緣層交錯的導電層係沉積在基底(未顯示)上之絕緣層1101上方。在形成所述複數個層之後，係進行圖案化蝕刻以形成與絕緣條1121、1122、1123、1124、1125及1108交錯之導電條1102、1103、1104、1105、1106及1107的複數個堆疊1110、1111、1112及1113。

導電層可使用n型或p型重摻雜的多晶矽或磊晶單晶矽之相同的導電材料形成。此例子中，可用以提供拉伸應力之最頂層的氮化矽層係沉積在所述複數個層上方。當它們被蝕刻為高深寬比且窄的線時，此層可提升堆疊的均一性並減緩彎折。絕緣材料層可包括以各種習知方法沉積的氧化矽。絕緣材料層也可包括其它絕緣材料，及絕緣材料的組合。此例子中，除了頂層，所有的絕緣層係以相同的材料構成，例如氧化矽。其它例子中，為符合特定的設計目的，不同層可使用不同的材料。

又其它例子中，作用輔助閘極的導電條1102可使用主動柱體下方之基底中摻雜的區域，或使用其它的技術。

堆疊包含至少作用輔助閘極(AG)之底階層的導電條、作用為字元線(WL)之複數個中間階層的導電條、及作用SSL/GLS電晶體之閘極的頂階層的導電條。堆疊之複數個中間階層可包含N階層，範圍從0至N-1。

第10圖繪示繪示製程在形成第一絕緣體69於複數個堆疊之頂部與側壁上方及上，使得第一絕緣體69接觸複數個堆疊中之導電條的側壁之後的步驟。作用記憶體區塊之資料儲存結構的第一絕緣體69包括穿隧層1132、電荷捕捉層1131及阻擋層1130。

穿隧層1132可包括例如使用LPCVD所形成之氧化矽，厚度約20Å至60Å，例如40Å。可使用其它穿隧材料及結構，例如複合的穿隧結構。複合穿隧結構包括厚度小於2 nm的二氧化矽層、厚度小於3 nm的氮化矽層、及厚度小於4 nm的二氧化矽層。一實施例中，複合穿隧結構由超薄氧化矽層O₁ (例如≤15Å)、超薄氮化矽層N₁ (例如≤30Å)及超薄氧化矽層O₂ (例如≤35Å)構成，其造成在離與半導體主體之界面15Å或更近之偏移處的價電帶能階提高約2.6 eV。透過O2區域擁有較低價電帶能階(較高電洞穿隧阻障率)及較高傳導帶能階的特性，可於離界面之第二偏移處(例如約30Å至45Å)將N₁ 層與自電荷捕捉層隔離。在第二位置至有效消減電洞穿隧阻障的階層之後。由於第二位置係在離界面較大的距離處，足以引發電洞穿隧的電場提高價電帶能階。因此，當低電場操作時其特殊穿隧介電質仍擁有防止漏損之能力，因O₂ 層並不影響電場輔助的電洞穿隧。這些層可例如使用低壓化學氣相沉積法(LPCVD)共形地沉積。

電荷捕捉層1131可包括例如使用LPCVD形成的氮化矽，厚度約40Å至90Å，例如約70Å。可使用其它電荷捕捉材料及結構，例如包含氮氧化物矽(Si_x O_y N_z )、富矽氮化物、富矽氧化物、包含埋入的奈米粒子的捕捉層等等。

阻擋層1130可包括以LPCVD或其它藉由濕式爐管氧化製程從氮化物濕式轉化形成的氧化矽，厚度約50Å至130Å，例如約90Å。其它阻擋介電質可包含高介電常數(high-κ)材料，例如150Å的氧化鋁。

用以形成多層資料儲存結構的沉積技術可以一般的LPCVD製程實施。另一方面，原子層沉積(ALD)或其它合適的機台可用於這些膜。SSL及GSL層之區域中的閘極介電層可具有不同於資料儲存結構的組成。

所述資料儲存結構可知為氧化物-氮化物-氧化物(ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)、矽-氧化物-氮化物-矽化物-矽(SONOS)、能隙工程的矽-氧化物-氮化物-氧化物-矽(BE-SONOS)、氮化鉭-氧化鋁-氮化矽-氧化矽-矽(TANOS)及金屬-high-k能隙工程的矽-氧化物-氮化物-氧化物-矽(MA BE-SONOS)。

第11圖繪示製程在形成半導體膜1140於堆疊上之第一絕緣體69上方且具有與第一絕緣體69共形的表面之後的步驟。半導體膜1140可具有約10奈米或更小的厚度。如所繪示的，在堆疊之間的區域(例如1141)中，半導體膜1140延伸至堆疊之間的區域(例如1141)底部，並在第一絕緣體69上方。氧化薄層(未顯示)可藉由半導體膜1140的短氧化形成。半導體膜1140包括由材料與摻雜濃度之選擇所採用的半導體，材料例如矽，摻雜濃度例如未摻雜的或輕摻雜的。在記憶體區塊中，至少在複數個堆疊中之鄰近堆疊之間的區域中的半導體膜1140係作用為記憶胞的通道區域。

第12圖繪示製程在進行以絕緣材料填充半導體膜1140之內側表面上之堆疊之間的區域(例如第10圖的1141)的步驟之後的步驟。當實施填充步驟時，突懸物可能形成在半導體膜1140之內側表面的頂部上。當兩個鄰近的突懸物係非常靠近或連接在一起時，可能會形成孔洞或孔隙1161，使得堆疊之間的區域無法完全被絕緣材料填充。在填充步驟之後，可進行回蝕刻或平坦化步驟例如化學機械研磨以露出半導體膜1140的頂表面。在所繪示的例子中，填充結構1160包含在中間與底階層處鄰近導電條之區域中的孔洞(例如1161)，並包含在頂階層處鄰近導電條之區域中的填充部分。孔洞1161封住氣體，例如來自形成期間腔室中之氣氛的氣體，其在本說明中可被稱為「空氣(air)」。

其它例子中，絕緣材料可完全填滿區域，使得堆疊之間的填充結構1160係被固質絕緣體所填充，例如氧化矽、low-κ介電材料或其它合適的絕緣體。

在又其它例子中，孔洞可能延伸至堆疊之間區域的頂部。

包含孔洞或固質絕緣體的填充結構1160可降低主動柱體中半導體膜1140之相反側壁之間的電容耦合。

第13圖繪示製程在進行柱體削減蝕刻之後的步驟，柱體削減蝕刻包含在複數個堆疊中之堆疊之間蝕刻出開口，以形成複數個絕緣結構2000、2001、2002、2003、2004及2005。在此例子中，開口係延伸以露出絕緣層1101。柱體削減蝕刻的結果係形成垂直通道結構，其係設置在偶數堆疊(例如2011-E)與奇數堆疊(例如2011-O)之間。此例子中，絕緣結構2002係設置在堆疊2011-E與堆疊2011-O之間。垂直通道結構包括偶數與奇數之具有外側表面與內側表面的垂直半導體膜。外側表面係設置在資料儲存結構上並接觸資料儲存結構，資料儲存結構係在形成記憶胞之3D陣列的偶數與奇數堆疊的側壁上。內側表面係與絕緣結構(例如2000、2001、2002、2003、2004及2005)交錯，此例子中絕緣結構包含絕緣材料及孔洞。垂直通道結構的垂直半導體膜可具有10 nm或更薄的厚度。

如在第12圖中所繪示，垂直通道結構係佈局成蜂巢狀配置，使得垂直通道結構的各列(row)係在列方向上偏移自鄰近的列。此蜂巢狀配置有利於以更緊密的間距形成上方的位元線。絕緣填充物(未顯示)係供應至垂直通道結構之間的開口中。

在柱體削減蝕刻之後，半導體膜1140係連續在堆疊之頂部的上方，並連接至垂直半導體膜，用作柱體的垂直通道結構。在第13圖中，半導體膜1140之部分1140-O 在奇數堆疊2011-O上方，且係連續沿著堆疊2011-O頂部。半導體膜1140的部分1140-O係連接絕緣結構2002左側上的垂直通道結構、絕緣結構2000右側上的垂直通道結構、及絕緣結構2001右側上的垂直通道結構。半導體膜1140的部分1140-E在偶數堆疊2011-E上方，且係連續沿著堆疊2011-E的頂部。在此示範例中，半導體膜1140的部分1140-E係連接絕緣結構2002右側上的垂直通道結構、絕緣結構2003左側上的垂直通道結構、及絕緣結構2004左側上的垂直通道結構。

第14圖繪示製程在進行圖案化蝕刻以將堆疊之頂部上剩餘的半導體膜1140分開成複數個部分以達到形成陣列連接之目的之後的步驟。在圖案化蝕刻之後，半導體膜1140係分割成偶數堆疊上方的部分2070及2071，與奇數堆疊上方的部分2073、2074、2075、2077、2078及2079。部分2070及2071將NAND串列之共用源極側上的柱體連接在一起，並提供內層連接體的著陸區域以連接至共用源極線。部分2073、2074、2075、2077、2078及2079係分開，並提供形成至位元線之獨立連接的內層連接體的著陸區域。

第15圖繪示形成內層連接體2020、2021、2022、2023、2024、2025、2026、2027的陣列穿過內層介電質(未顯示)並著陸在對應的部分2073、2074、2075、2077、2078及2079上後的結構。製程可包含形成內層介電質的層，例如在陣列頂部上的氧化矽，厚度可例如約100 nm至500 nm，然後形成通孔穿過內層介電質並露出部分2073、2074、2075、2077、2078及2079的著陸區域。沉積與半導體膜相容的導電材料以填充通孔，藉此形成內層連接體。內層連接體可包括多晶矽插塞。內層連接體2020與2024提供電性連接至部分2070與2071，部分2070與2071係連續於柱體之GSL側上的垂直通道結構。內層連接體2021、2022、2023、2025、2026及2027分別提供電性連接至部分2073、2074、2075、2077、2078及2079，部分2073、2074、2075、2077、2078及2079係柱體之SSL側上的部分。

第16圖繪示在形成包含參考線(例如2030、2034)與階層間連接體(例如2031、2032、2033、2035、2036及2037)之第一圖案化導體層之後的結構。參考線2034電性接觸內層連接體2024與設置在相同堆疊上方的其它內層連接體(未顯示)，並連接至NAND串列之GSL側上的垂直通道結構。如此，參考線2034係作用為局部共用源極線，並提供至總體共用源極線的連接。

所述參考線可為參考線的區段，且參考線的區段與階層間連接體在製造期間可為先沉積的金屬層所形成。

此例子中，階層間連接體2035、2036與2037係分別對準在內層連接體2025、2026與2027的上方，並與內層連接體2025、2026與2027電性接觸。階層間連接體係連接至NAND串列之SSL側上的垂直通道膜，並提供獨立的連接至位元線。

參考線與階層間連接體可包括鎢或其它的導電材料，例如銅、矽化鈷、矽化鎢、其它金屬材料、或上述之組合，並形成在相同階層中。

第17圖繪示在第一圖案化導體層上方提供第二圖案化導體層之後的結構。第二圖案化導體層包括複數個位元線(例如2060、2061及2062)，且位元線至少具有延伸部。延伸部係在位元線的形成步驟中形成並向下延伸。所述位元線可為位元線的區段。舉例來說，位元線2060包含延伸部2041與2045；位元線2061包含延伸部2043與2047；且位元線2062包含延伸部2042與2046。延伸部可包括鰭部。第二圖案化導體層係以雙鑲嵌製程的方式形成。如在第17圖中所繪示，包含柱體中之NAND串列的GSL側上的垂直半導體膜的半導體膜的部分2070係藉由內層連接體(例如第15圖的2020)連接至第一圖案化導體階層中的參考線2030。類似地，包含柱體中之NAND串列的GSL側上的垂直半導體膜的半導體膜的部分2071係藉由內層連接體(例如第15圖的2024)連接至第一圖案化導體階層中的參考線2034。參考線2030與2034沿著各自的列連接複數個內層連接體，並可操作為共用源極線。包含柱體中之NAND串列的SSL側上的垂直半導體膜結構的半導體膜的部分2073與2077係藉由階層間連接體連接至位元線2060的延伸部2041、2045。包含柱體中之NAND串列的SSL側上的垂直半導體膜的半導體膜的部分2075與2079係藉由階層間連接體連接至位元線2061的延伸部2043、2047。包含柱體中之NAND串列的SSL側上的垂直半導體膜結構的半導體膜的部分2074與2078係藉由階層間連接體連接至位元線2062的延伸部2042、2046。此例子中，記憶體區塊係三維垂直通道(3GVC)結構，如在美國專利申請號14/861,377中所述，其專利名稱為REFERENCE LINE AND BIT LINE STRUCTURE FOR 3D MEMORY，發明人Yeh et al，於此完全提出併入此說明書中做參考。

其它例子中，記憶體區塊可應用三維垂直閘極(3DVG)結構，如在美國專利號US8,208,279 B2中所述，其專利名稱為INTEGRATED CIRCUIT SELF ALIGNED3D MEMORY ARRAY AND MANUFACTURING METHOD，發明人為H.T. Lue，於此完全提出併入此說明書中做參考。在3DVG記憶體陣列中，複數個堆疊中的導電條包含位元線，且垂直導電膜包含字元線。

第17圖繪示出U型NAND串列之電流的電路路徑2069，其係連接在參考線2034與位元線2060之間。結構顯示導電條之堆疊之間的複數個柱體。該些柱體各包括具有外側表面與內側表面的垂直半導體膜。外側表面係設置在複數個堆疊中之鄰近堆疊的側壁上的第一絕緣體69的穿隧層1132上。記憶胞係串聯以形成從GSL側上之垂直半導體膜的較高端至較低端，與從SSL側上之垂直半導體膜的較低端至較高端的電流路徑。 B. 第一實施例之3D電容

3D記憶體區塊的大多製程步驟係可應用至製造第一實施例之3D電容，使得記憶體區塊與電容區域中可共用並實施許多沉積與蝕刻步驟。因此，為了避免贅述，將只說明差異處。第一實施的3D電容例可使用以上參照第9至12圖所述的製程，接著進行以下參照第18至21圖所述的製程形成。

第18圖繪示製程中在對第12圖的結構進行溝槽蝕刻以移除複數個堆疊之間的填充結構(例如第12圖的1160)並移除垂直半導體膜之後的步驟。如圖所繪示，溝槽蝕刻停在穿隧層1132以形成溝槽3000、3001與3002在堆疊之間。此例子中，複數個堆疊之側壁上的第一絕緣體69並未被蝕刻掉，且留下的半導體膜1140只在複數個堆疊的頂部上。其它例子中，溝槽蝕刻可移除堆疊之側壁上的垂直半導體膜與垂直的第一絕緣體，而留下其位在堆疊之頂部上的部分。

第19圖繪示製程中以絕緣材料填充堆疊之間穿隧層1132之內側表面上的溝槽(例如第18圖的3000、3001及3002)的步驟之後的結構。當實施填充步驟時，突懸物可能形成在第二氧化矽層1132之內側表面的頂部上。當兩個鄰近的突懸物係非常靠近或連接在一起時，可能會形成孔洞或孔隙3011，使得堆疊之間的溝槽無法完全被絕緣材料填充。在填充步驟之後，可進行回蝕刻或平坦化步驟例如化學機械研磨以露出半導體膜1140的頂表面。在所繪示的例子中，第二絕緣體3010包含在中間與底階層處鄰近導電條的孔洞3011，並包含在頂階層處鄰近導電條的填充部分。孔洞3011封住氣體，例如來自形成期間腔室中之氣氛的氣體，其在本說明中可被稱為「空氣(air)」。

其它例子中，絕緣材料可完全填滿溝槽，使得第二絕緣體3010係被固質絕緣體所填充，例如氧化矽、low-κ介電材料或其它合適的絕緣體。

在又其它例子中，孔洞可能延伸至堆疊之間區域的頂部。

第20圖繪示第19圖之結構的上視圖。在此示範例中，奇數堆疊3111、3113、3115與3117係從左側的著陸墊區域3013延伸，且偶數堆疊3112、3114與3116係從右側的著陸墊區域3012延伸。半導體膜1140係在複數個堆疊的頂部上，而未在著陸墊區域3012與3013上。奇數堆疊3111、3113、3115與3117係指叉偶數堆疊3112、3114與3116，並藉由第二絕緣體3010分開自偶數堆疊3112、3114與3116。如上所述，第一終端連接至第一組間隔堆疊中之堆疊中的連續階層的導電條，第一組間隔堆疊中之堆疊例如偶數堆疊3112、3114及3116，第二終端連接至第二組間隔堆疊中之堆疊中的連續階層的導電條，第二組間隔堆疊中之堆疊例如奇數堆疊3111、3113、3115及3117。此例子中，偶數堆疊中的導電條作用為3D電容的第一極板，奇數堆疊中的導電條作用為3D電容的第二極板，且第一絕緣體與第二絕緣體一起作用為3D電容的介電質。

右側的著陸墊區域3012包括右側的接觸區域3014，接觸區域3014包含複數個接觸插塞連接至對應的導電條。類似地，左側的著陸墊區域3013包括左側的接觸區域3015，接觸區域3015包含複數個接觸連接至對應的導電條。

第21圖係第20圖之右側的接觸區域3014沿AA’線的簡單剖面圖。在此示範例中，接觸插塞3020、3021、3022、3023、3024與3025分別著陸在條1102、1103、1104、1105、1106及1107，以配置為階梯結構。中間連接體3026可設置在第一圖案化導體層中並接觸複數個接觸插塞3020、3021、3022、3023、3024與3025的各個，使得從右側著陸墊區域延伸之堆疊(亦即偶數堆疊)中的導電條係電性且被動地一起連接至設置在第一圖案化導體層中的中間連接體3026。中間連接體3026係連接至3D電容的第一終端，亦即連接至(第8圖中所示之)電荷幫浦的第一節點。如此，偶數堆疊(例如第20圖的3012、3014與3016)中的導電條係透過中間連接體3026與接觸插塞3020、3021、3022、3023、3024與3025一起電性且被動地連接至所述3D電容的第一終端。

類似地，左側的接觸區域(第20圖的3015)包含複數個接觸插塞分別著陸在配置於如第21圖所示之階梯結構中之對應的導電條上。第二中間連接體(未顯示)接觸複數個接觸插塞的各個，使得從左側的著陸墊區域延伸之堆疊(亦即奇數堆疊)中的導電條係電性且被動地一起連接至第二中間連接體。第二中間連接體可設置在第二圖案化導體層中，使得第一中間連接體並未與第二中間連接體電性接觸。第二中間連接體係連接至3D電容的第二終端，亦即連接至(第8圖所示之)電荷幫浦的第二節點。如此，奇數堆疊(例如第20圖的3011、3013、3015與3017)中的導電條係透過第二中間連接體與接觸插塞一起電性且被動地連接至所述3D電容的第二終端。 C. 第二實施例的3D電容

3D記憶體陣列的大多製程步驟係可應用至製造第二實施例之3D電容，使得記憶體區塊與電容區域中可共用並實施許多沉積與蝕刻步驟。因此，為了避免贅述，將只說明差異處。第二實施例的3D電容例可使用以上參照第9至10圖所述的製程，接著進行以下參照第22至25圖所述的製程形成。

第22圖繪示製程在形成具有表面共形於複數個堆疊上之第一絕緣體的導電膜，藉此形成複數個柱體之步驟後的結構。導電膜1140C可為摻雜的半導體或導體以具有低電阻。在導電膜1140C為摻雜的半導體例子中，其可與參照第12圖所述之記憶體區塊中的半導體膜1140形成，然後添加雜質至半導體中以提高導電性。其它例子中，摻雜的半導體可臨場(in situ)與雜質形成。又其它例子中，更對半導體膜1140進行金屬矽化製程，以形成矽化物層，例如矽化鎢、矽化鈷及矽化鈦，其可降低電阻。在其它例子中，導電膜1140C可為金屬，例如鎢、銅、鈦、其它金屬材料、或上述之組合。導電膜1140C具有在堆疊之間的複數個垂直導電膜，作用為所述3D電容的一個極板。因此，當電容的極板其電阻愈低時，電容的電容值愈大。

第23圖繪示製程在以絕緣材料填充堆疊之間的區域(例如第22圖的1141)之步驟之後的結構。參照第12圖所述之應用在記憶體區塊中之填充步驟也應用在所述的電容。因而形成了填充結構3060，其類似第12圖的填充結構1060。

第24圖繪示在形成內層連接體(例如3030、3031)與階層間連接體(例如3032、3033)在堆疊之頂部上的導電膜1140C上之步驟後的結構。此例子中，於導電膜1140C上形成內層連接體(例如3030、3031)的步驟可在參照第15圖所述的步驟中執行，且在內層連接體上形成階層間連接體(例如3032、3033)的步驟可在參照第16圖所述的步驟中執行。如圖所示，階層間連接體(例如3032、3033)係在第二圖案化導體層中電性且被動地連接在一起，藉此3D電容的第二終端係連接至設置在鄰近堆疊之間之複數個柱體中的垂直導電膜。3D電容的第一終端係透過參照第21圖所述的中間連接體與階梯接觸結構連接至各個堆疊中的導電條1102、1103、1104、1105、1106及1107。

第25圖繪示第24圖之結構的上視圖。在此示範例中，奇數堆疊3111、3113、3115與3117係從左側的著陸墊區域3013延伸，且偶數堆疊3112、3114與3116係從右側的著陸墊區域3012延伸。導電膜1140C在堆疊3111、3112、3113、3114、3115、3116與3117上方，但並未在著陸墊區域3012與3013上方。填充結構3060設置在鄰近堆疊之相反側上的垂直導電膜之間。該些堆疊具有指叉狀的配置。偶數堆疊中的導電條係透過右側的接觸區域3014一起電性且被動地連接至3D電容的第一終端，亦即至電荷幫浦的第一節點，或其它電路。此外，奇數堆疊中的導電條係透過接觸區域3015一起電性且被動地連接至第一終端。如此，複數個堆疊(亦即奇數與偶數堆疊)中的導電條作用為3D電容的第一極板。此例子中，接觸區域3014與3015中的接觸插塞係連接在第一圖案化導體層中。另一方面，複數個柱體中的垂直導電膜係透過複數個連接體一起電性且被動地連接至3D電容的第二終端，亦即連接至電荷幫浦的第二節點，或其它電路，藉此垂直導電膜係作用為3D電容的第二極板。此例子中，複數個階層間連接體係連接在第二圖案化導體層中。

第26圖繪示第二實施例之3D電容的變化例。此例中，堆疊之間的區域(例如第22圖的1141)係以導電膜1140C填充，使得所示之結構的整個頂表面係導電的。因此，其提供更多以包含中間(intermediate)與階層間(inter-level)連接體的空間，並消除在堆疊之間的填充結構3060上配置連接體時的誤對準問題。 D. 第三實施例的3D電容

第27至31圖繪示第三實施例之3D電容之製造流程例。

第27圖繪示製程中形成穿過與絕緣條1121、1122、1123、1124、1125及1108交錯之導電條1102、1103、1104、1105、1106及1107的堆疊的複數個開口，其中開口係配置為錯開(twisted)或蜂巢圖案之步驟後的結構。為了形成第28圖所示之結構，複數個交錯的導電層與絕緣層沉積在基底(未顯示)上的絕緣層1101上方。在形成複數個層之後，進行圖案化蝕刻，其停止在絕緣層1101，以形成穿過一或更多個堆疊中之導電條1102、1103、1104、1105、1106及1107的複數個開口(例如3101、3102及3103)。為求簡潔，第27圖中僅繪示一個堆疊。複數個開口的形成步驟可在記憶體區塊中形成複數個堆疊之步驟執行。

第28圖製程中形成第一絕緣體69與導電膜1140C覆蓋複數個開口以形成接觸導電條之側壁的複數個柱體之步驟後的結構。第一絕緣體69與導電膜1140C並未完全填滿開口，而留下開口中的區域(例如3104、3105與3106)。第一絕緣體69可由參照第10圖所述的步驟形成，且導電膜1140C可由參照第23圖所示述的步驟形成。

第29圖繪示製程中以絕緣材料填充區域(例如第28圖的3104、3105與3106)之形成步驟後的結構。參照第11圖所述之在記憶體區塊中進行的填充步驟也應用至於此所述的電容。如此，形成了填充結構3160，其類似第11圖的填充結構1060。

第30圖繪示製程中形成內層連接體(例如3030、3031)與階層間連接體(例如3032、3033)於堆疊之頂部上方的導電膜1140C上之步驟後的結構。此例子中，內層連接體(例如3030、3031)可於參照第15圖所述的步驟中形成，且階層間連接體3032、3033可於參照第16圖所述的步驟中形成。如圖所示，階層間連接體(例如3032、3033)係在第二圖案化導體層中電性且被動地連接在一起，3D電容的第二終端係透過其連接至設置在堆疊中之複數個柱體中的垂直導電膜。3D電容的第一終端係透過參照第21圖所述的中間連接體與階梯接觸結構連接至堆疊中的導電條1102、1103、1104、1105、1106及1107。

第31圖繪示第30圖之結構的上視圖。在此示範例中，堆疊包括右側的著陸墊區域3012與左側的著陸墊區域3013。其它例子中，右側的著陸墊區域3012可選擇性地消除，使得能形成更多柱體以提高電容。導電膜1140C在堆疊中之複數個開口上方，並能選擇性地覆蓋著陸墊區域3013之區域3016，使得能形成更多至第二終端的連接體。複數個柱體與柱體中的填充結構(例如3160)在堆疊中具有錯開或蜂巢狀的配置。堆疊中的導電條係透過右側的著陸墊區域3012中的右側的接觸區域3014與左側的著陸墊區域3013中左側的接觸區域3015一起電性且被動地連接至3D電容的第一終端，亦即連接至電荷幫浦的第一節點或其它電路。如此，導電條作用為3D電容的第一極板。此例子中，接觸區域3014與3015中的接觸插塞係連接在第一圖案化導體層中。另一方面，複數個柱體中的垂直導電膜係透過複數個連接體一起電性且被動地連接至3D電容的第二終端，亦即連接至電荷幫浦的第二節點或其它電路，藉此垂直導電膜係作用為3D電容的第二極板。此例子中，複數個階層間連接體係連接在第二圖案化導體層中。

第32圖繪示第三實施例之3D電容之一變化例。此示範例中，係以導電膜1140C填充堆疊中之開口中的區域(例如第28圖的3104、3105與3106)，使得繪示之結構的整個頂表面係導電的。因此，此變化例提供更多以包含中間(intermediate)與階層間(inter-level)連接體的空間，並消除在柱體中的填充結構3160上配置連接體時的誤對準問題。

第33圖係包含3D NAND快閃記憶體之積體電路901的簡單晶片方塊圖。積體電路901包含記憶體陣列960，記憶體陣列960包含在積體電路基底上之一或更多個於此所述的3D記憶體區塊。

SSL/GSL解碼器940耦接至配置在記憶體陣列960中複數個SSL/GSL線945。偶數/奇數階層解碼器950耦接至複數個偶數/奇數字元線955。總體位元線行解碼器970耦接至在記憶體陣列960沿著行(column)配置的複數個總體位元線965，以從記憶體陣列960讀取資料並寫入資料至記憶體陣列960。總體位元線係設置至如第16圖中所示之具有延伸部2041-2043、2045-2046之位元線2060-2062。位址係在匯流排930從控制邏輯910供應至解碼器970、解碼器940與解碼器950。此例子中，感測放大器與程式化緩衝電路980係透過第一資料線975耦接至行解碼器970。電路980中的程式化緩衝可儲存用於多階層程式化的程式碼、或為程式碼之功效的值，以指示所選擇之位元線的程式化或禁止狀態。行解碼器970可包含電路，用以回應程式化緩衝中的資料值，選擇性地供應程式化與禁止電壓至記憶體中的位元線。

從感測放大器/程式化緩衝電路980的感測資料係透過第二資料線985供應至多階層資料緩衝990，然後藉由資料路徑993耦接至輸入/輸出電路991。此外，此例子中，輸入資料係提供至多階層資料緩衝990，用於支援陣列中獨立的雙閘極胞之獨立側各個的多階層程式化操作。

輸入/輸出電路991驅動資料至積體電路901外部的目的端。輸入/輸出資料與控制訊號的移除係透過輸入/輸出電路991之間的資料匯流排905、控制邏輯910與積體電路901上的輸入/輸出埠，或積體電路901內部或外部的其它資料源，例如一般目的程序或特殊目的應用電路，或提供3D記憶體區塊與3D電容區塊960所支援之晶片上系統功能之模組的組合。

在第33圖所示之例子中，控制邏輯910致能電荷幫浦，並使用電荷幫浦產生用以讀取、抹除與程式化操作的正電壓與負電壓，且控制應用透過區塊920中所產生或提供之電壓供給，例如讀取、抹除、驗證及程式化偏壓。控制邏輯910耦接至多階層資料緩衝990及3D記憶體區塊與3D電容區塊960。控制邏輯910包含用以控制多階層程式化操作的邏輯。在支援於此所述之U形垂直NAND結構的實施例中，安裝的邏輯係用以執行方法：例如使用字元線層解碼器選擇陣列中記憶胞的層；例如藉由選擇偶數或奇數側之字元線結構，以在選擇的層中選擇垂直通道結構的一側；例如藉由使用垂直通道結構之列上的SSL開關與GSL開關，以在陣列中之選擇的列中選擇垂直通道結構；及使用耦接至選擇列之垂直通道結構之像頁緩衝之總體位元線上的位元線電路，來儲存電荷在陣列中一或更多個選擇的行中的垂直通道結構之選擇側上的選擇層中的電荷捕捉側中以表示資料。

一些實施例中，係安裝邏輯，例如藉由控制偶數與奇數字元線層解碼器，來在陣列之選擇層中指叉的偶數與奇數字元線結構其中之一做選擇，以選擇層並選擇側。

一些實施例，係安裝邏輯以儲存多階層之電荷，以在選擇側上之選擇層中的電荷捕捉層中表示出多於一位元的資料。以此方法，陣列中垂直通道結構之選擇的平截頭體(frustum)中的選擇胞係儲存多於二位元，包括在各側胞上之多於一位元。

控制邏輯910可使用已知的特殊目的邏輯電路。其它實施例中，控制邏輯包括一般目的程序，其可應用在相同的積體電路上，其執行電腦程式以控制裝置之操作。又其它實施例中，控制邏輯可應用特殊目的邏輯電路與一般目的程序之組合。

藉由建立對應於儲存電荷量之多程式化階層而建立記憶胞臨界電壓VT，3D記憶體區塊與3D電容區塊960可包括配置以在每胞中儲存多個位元的電荷捕捉記憶胞。如上所述，每胞單一位元的實施例可包含於此所述的結構。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

69‧‧‧第一絕緣體
80、80a、80b‧‧‧導電膜
100‧‧‧記憶裝置
901‧‧‧積體電路
905‧‧‧輸入/輸出資料
910‧‧‧控制器
920‧‧‧偏壓配置、3D電荷幫浦區塊
930‧‧‧位址
940‧‧‧SSL/GSL列解碼器
945‧‧‧SSL/GSL線
950‧‧‧偶數/奇數階層解碼器
955‧‧‧偶數/奇數字元線
960‧‧‧3D記憶體區塊與3D電容區塊
965‧‧‧總體位元線
970‧‧‧總體位元線行解碼器
975‧‧‧第一資料線
980‧‧‧感測放大器/程式化緩衝
985‧‧‧第二資料線
990‧‧‧多階層資料緩衝
991‧‧‧輸入/輸出電路
993‧‧‧資料路徑
1101‧‧‧絕緣層
1105-E、1105-O、1106-E、1106-O‧‧‧導電條
1102、1103、1104、1105、1106、1107‧‧‧導電條
1108、1121、1122、1123、1124、1125‧‧‧絕緣條
1110、1111、1112、1113‧‧‧堆疊
1130‧‧‧阻擋層
1131‧‧‧電荷捕捉層
1132‧‧‧穿隧層
1140‧‧‧半導體膜
1140C‧‧‧導電膜
1140-O、1140-E‧‧‧半導體膜之部分
1141‧‧‧堆疊之間的區域
1160‧‧‧填充結構
1161‧‧‧孔洞
2000、2001、2002、2003、2004、2005‧‧‧絕緣結構
2011-O‧‧‧奇數堆疊
2011-E‧‧‧偶數堆疊
2020、2021、2022、2023、2024、2025、2026、2027‧‧‧內層連接體
2030、2031、2034‧‧‧參考線
2032、2033、2035、2036、2037‧‧‧階層間連接體
2041、2042、2043、2045、2046、2047‧‧‧延伸部
2060、2061、2062‧‧‧位元線
2069‧‧‧電路路徑
2070、2071、2073、2074、2075、2077、2078、2079‧‧‧半導體膜的部分
3000、3001、3002‧‧‧溝槽
3010‧‧‧第二絕緣體
3011‧‧‧孔洞
3012、3013‧‧‧著陸墊區域
3014‧‧‧右側的接觸區域
3015‧‧‧右側的接觸區域
3016‧‧‧偶數堆疊
3017‧‧‧奇數堆疊
3020、3021、3022、3023、3024、3025‧‧‧接觸插塞
3026‧‧‧中間連接體
3030、3031‧‧‧內層連接體
3032、3033‧‧‧階層間連接體
3060‧‧‧填充結構
3101、3102、3103‧‧‧開口
3104、3105、3106‧‧‧開口中的區域
3111、3113、3115、3117‧‧‧奇數堆疊
3112、3114、3116‧‧‧偶數堆疊
3160‧‧‧填充結構
3DCAP1、3DCAP2、3DCAP3、3DCAP4‧‧‧3D電容
AG‧‧‧輔助閘極
C1、C2、C3、C4‧‧‧電容
CAP 0、CAP 13D‧‧‧電容
CLK1、CLK2‧‧‧時脈
Cdep‧‧‧寄生電容
Cox‧‧‧電容
D‧‧‧第一極板與第二極板之間的距離
D1、D2、D3、D4‧‧‧二極體
D_ONO ‧‧‧第一極板與第二極板之間的距離係
GATE‧‧‧閘極
GSL‧‧‧接地選擇線
L‧‧‧導電條的長度
N+‧‧‧N+摻雜的源極/汲極
N-WELL‧‧‧N型井
P-SUB‧‧‧P型基底
R‧‧‧半徑
SSL‧‧‧串列選擇線
Vin‧‧‧輸入電壓
Vout‧‧‧輸出電壓
WL‧‧‧字元線

第1圖繪示先前技術之電荷幫浦之簡單示意圖。第2圖繪示先前技術之具有寄生電容的一般MOS電容。第3圖係包括所述3D記憶體區塊與電容的3D NAND記憶裝置100的區塊圖。第4圖繪示3D記憶體區塊的立體圖。第5至5A圖繪示根據第一實施例之3D電容的立體圖。第6至6A圖繪示根據第二實施例之3D電容的立體圖。第7至7A圖繪示根據第三實施例之3D電容的立體圖。第8圖係使用所述3D電容之電荷幫浦的簡單示意圖。第9至17圖繪示3D記憶體區塊之製造流程期間之結構的立體圖。第18至21圖係伴隨發生在3D記憶體區塊製程中，第一實施例中之3D電容製造步驟期間的額外結構立體圖。第22至25圖係伴隨發生在3D記憶體區塊製程中，第二實施例中之3D電容製造步驟期間的額外結構立體圖。第26圖繪示第二實施例中之3D電容的變化例。第27至31圖係伴隨發生在3D記憶體區塊製程中，第三實施例中之3D電容製造步驟期間的額外結構立體圖。。第32圖繪示第三實施例中之3D電容的變化例。第33圖係包含所述3D記憶體區塊與3D電容之積體電路的方塊圖。

Claims

一種三維(3D)電容，包括：與複數個絕緣條交錯之複數個導電條的複數個堆疊；一第一終端，連接至該些堆疊中一第一組間隔堆疊中該些堆疊中的複數個導電條；及一第二終端，連接至該些堆疊中一第二組間隔堆疊中該些堆疊中的複數個導電條。
如申請專利範圍第1項所述之3D電容，其中該第一組間隔堆疊中的該些堆疊係指叉(interdigitated)於該第二組間隔堆疊中的該些堆疊。
一種3D電容，包括：與複數個絕緣條交錯之複數個導電條的一或更多個堆疊；複數個柱體，分別包含一垂直導電膜與一第一絕緣體；一第一終端，連接至該一或更多個堆疊中的該些導電條；及一第二終端，連接至該些柱體中的該些垂直導電膜。
如申請專利範圍第3項所述之3D電容，其中該些柱體具有錯開或蜂巢狀的配置。
一種3D電容，包括：數個導電條與數個絕緣條相交錯的數個堆疊；一第一終端，連接至該些堆疊中一或更多個堆疊中之連續階層的數個導電條；及一第二終端，絕緣於該第一終端。
一種3D電容的製造方法，包括：形成與複數個絕緣條交錯之複數個導電條的複數個堆疊；形成該3D電容的一第一終端，該第一終端連接至該些堆疊中一或更多個堆疊中之連續階層的數個導電條；及形成該該3D電容的一第二終端，該第二終端絕緣於該第一終端。
如申請專利範圍第6項所述之3D電容的製造方法，其中該形成該第二終端包括連接數個堆疊中之連續階層的數個導電條。
如申請專利範圍第7項所述之3D電容的製造方法，其中該第二終端所連接連續階層之該些導電條的該些堆疊係指叉於包括該第一終端所連接連續階層之該些導電條的該一或更多個堆疊。
如申請專利範圍第6項所述之3D電容的製造方法，其中該形成該第二終端包含形成複數個柱體，該些柱體具有錯開或蜂巢狀的配置。