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TWI886851B - 功率半導體封裝及其製造方法 - Google Patents

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TWI886851B
TWI886851B TW113110087A TW113110087A TWI886851B TW I886851 B TWI886851 B TW I886851B TW 113110087 A TW113110087 A TW 113110087A TW 113110087 A TW113110087 A TW 113110087A TW I886851 B TWI886851 B TW I886851B
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epitaxial
trench
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semiconductor package
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許志祥
龍濤
黃品豪
陳芃君
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美商達爾科技股份有限公司
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Abstract

本揭露涉及功率半導體封裝及其製造方法。功率半導體封裝包括：基底，其定義有單元區以及圍繞所述單元區的外圍區，且包括襯底和位於所述襯底上方的外延層；結接層，其設置於所述外圍區內且位於所述外延層上方；勢壘層，其設置於所述單元區內且位於所述外延層上方；第一電極，其設置在所述結接層上；以及第二電極，其設置在所述勢壘層上，其中，所述外延層包括摻雜溝道，所述摻雜溝道設置於所述外圍區內，且在所述結接層和所述襯底之間延伸，電流可從所述襯底通過所述摻雜溝道及所述結接層流至所述第一電極。

Description

功率半導體封裝及其製造方法
本揭露涉及功率半導體封裝及其製造方法，具體而言，是涉及集成電路(IC)封裝的功率半導體器件及其製造方法，更具體而言，是涉及芯片級封裝(CSP)的結勢壘肖特基(JBS)整流器及其製造方法。
現代功率電路需要具有高功率、低損耗與快速切換的整流器。當需要高開關速度和非常低的順向電壓(forward bias)時，目前經常采用肖特基(Schottky)勢壘整流器。肖特基勢壘整流器是一種多數載流子器件，它運用金屬氧化半導體(MOS)制程，允許在恢復過程中僅僅只有很小的逆向漏電流流過。不幸的是，當在較高的溫度下工作時，肖特基勢壘整流器會承受所不希望出現的高逆向漏電流。
目前採用的一些改進措施來改善肖特基整流器的耐高溫度工作能力，這類改善方法之一是以碳化矽(SiC)材料取代矽材料作為肖特基勢壘整流器的基底，使整流器具有高擊穿電壓(breakdown voltage)、低順向壓降(forward voltage drop)、短時間逆向恢復和耐高溫度工作能力。但碳化矽材料為易碎易磨損，切削加工性差，導致加工難度大。而且，與矽材料相比，碳化矽使整流器的漏電流更大，這限制了碳化矽整流器僅能在低電壓應用中使用。
因此，涉及整流器件的現有技術需要進一步改良，以獲得更理想的高功率、低損耗，以能適用於快速切換應用。
本揭露的實施例涉及一種功率半導體封裝。所述功率半導體封裝包括：基底，其定義有單元區以及圍繞所述單元區的外圍區，且包括襯底和位於所述襯底上方的外延層；結接層，其設置於所述外圍區內且位於所述外延層上方；勢壘層，其設置於所述單元區內且位於所述外延層上方；第一電極，其設置在所述結接層上；以及第二電極，其設置在所述勢壘層上，其中，所述外延層包括摻雜溝道，所述摻雜溝道設置於所述外圍區內，且在所述結接層和所述襯底之間延伸，電流可從所述襯底通過所述摻雜溝道及所述結接層流至所述第一電極。
本揭露的實施例涉及一種功率半導體封裝。所述功率半導體封裝包括：基底，其定義有單元區及圍繞所述單元區的外圍區，且包括襯底和位於所述襯底上方的外延層；半導體構件，其被所述襯底及所述外延層包圍；結接層，其設置於所述外圍區內且位於所述外延層上方；以及第一電極，其設置於所述結接層上，其中，所述外延層包括設置在所述外圍區內且在所述結接層和所述半導體構件之間延伸的摻雜溝道，電流可從所述襯底通過所述半導體構件、所述摻雜溝道和所述結接層流至所述第一電極。
本揭露的實施例涉及一種製造功率半導體封裝的方法。所述方法包括：在襯底上方形成第一外延子層；將摻雜離子注入至所述第一外延子層的一部分，以形成第一摻雜子溝道；在所述第一外延子層上方形成第二外延子層；將所述摻雜離子注入至所述第二外延子層的一部分，以在所述第一摻雜子溝道上方形成第二摻雜子溝道；在所述第二摻雜子溝道上方形成結接層；以及在所述結接層上方形成第一電極，其中，形成包括所述第一摻雜子溝道和所述第二摻雜子溝道的摻雜溝道，所述摻雜溝道在所述結接層和所述襯底之間延伸。
以下揭露提供了用於實施所提供標的的不同特徵的許多不同實施例或範例。下文描述了組件和配置的具體實例。當然，這些僅為範例且不欲為限制性的。在本揭露中，對在第二特徵上方或之上形成第一特徵的引用可以包含將第一特徵和第二特徵形成為直接接觸的實施例，並且還可以包含可以在第一特徵與第二特徵之間形成另外的特徵使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本揭露可以在各個實例中重複附圖標記和/或字母。這種重複是為了簡單和清晰起見並且本身並不指示所討論的各個實施例和/或配置之間的關係。
下文詳細討論了本揭露的實施例。然而，應當理解的是，本揭露提供了許多可以在各種各樣的特定環境下具體化的適用概念。所討論的具體實施例僅是說明性的，而不限制本揭露的範圍。
本揭露提供一種功率半導體封裝及其製造方法。相對於在襯底上方形成碳化矽外延層，本揭露的功率半導體封裝以碳化矽子外延層逐一堆疊的方式而形成碳化矽外延層，且在形成每一碳化矽子外延層後在特定位置進行擴散或離子注入工藝而形成在碳化矽外延層中延伸、由多個子摻雜溝道組成的摻雜溝道，使本揭露的功率半導體封裝在不需要對碳化矽外延層切削加工之情况下能形成摻雜溝道，避免了碳化矽材料難以切削加工之問題。此外，本揭露的功率半導體封裝以碳化矽子外延層逐一堆疊的方式而形成碳化矽外延層，這方式可製造較厚的碳化矽外延層，以减少漏電流，使本揭露的功率半導體封裝能在高電壓應用中使用。
圖1所示是根據本案的某些實施例的功率半導體封裝100的剖面圖。具體而言，功率半導體封裝100為以集成電路(IC)封裝的功率半導體器件。在一些實施例中，功率半導體封裝100為以芯片級封裝(CSP)的結勢壘肖特基(JBS)整流器。如圖1所示，功率半導體封裝100包括基底101、在基底101上方的接觸層103，以及在接觸層103上的電極104。基底101定義有從頂視圖來看的單元區100a以及鄰近單元區100a的外圍區100b。在一些實施例中，單元區100a為主動區域(active region)，用以容納主動元件或被動元件，外圍區100b為邊緣終端區(edge termination)，用以連接至電路終端。在一些實施例中，單元區100a被外圍區100b圍繞。
基底101包括襯底101a以及在襯底101a上方的外延層101b。在一些實施例中，襯底101a包括例如是矽、碳化矽(SiC)、鍺(Ge)、矽鍺(SiGe)、氮化鎵(GaN)、砷化鎵(GaAs)、磷砷化鎵(GaAsP)或其他半導體材料。外延層101b包括例如矽、碳化矽(SiC)、鍺(Ge)、矽鍺(SiGe)、氮化鎵(GaN)、砷化鎵(GaAs)、磷砷化鎵(GaAsP)或其他半導體材料。在一些實施例中，襯底101a及外延層101b均包括碳化矽。在一些實施例中，襯底101a是N型或P型的半導體材料，外延層101b是N型或P型的半導體材料。在一些實施例中，襯底101a與外延層101b具有相同導電型摻雜，例如襯底101a與外延層101b均為N型。在一些實施例中，襯底101a屬碳化矽晶圓的一部分。在一些實施例中，襯底101a的摻雜濃度大於外延層101b的摻雜濃度。襯底101a與外延層101b均包含N型摻雜劑，N型摻雜劑可以例如是磷(P)或砷(As)。在一些實施例中，外延層101b的厚度大於襯底101a的厚度。在一些實施例中，外延層101b的厚度大於或等於6μm。外延層101b的厚度越大，功率半導體封裝100較佳地在高電壓(例如650伏(V)至3000伏)應用中使用。
外延層101b中包括摻雜溝道101c，摻雜溝道101c設置於外圍區100b內，且在電極104和襯底101a之間延伸。在一些實施例中，摻雜溝道101c在外延層101b中沿外延層101b的厚度垂直地延伸。摻雜溝道101c的高度H1基本上等於外延層101b的厚度。在一些實施例中，摻雜溝道101c的高度H1和外延層101b的厚度分別在約2μm和約6μm的數值範圍內。襯底101a和摻雜溝道101c具有相同的導電型。在一些實施例中，襯底101a、外延層101b及摻雜溝道101c均為N型。
外延層101b還可包括彼此堆叠的多個外延子層101b-1、101b-2、101b-3，摻雜溝道101c延伸跨越多個外延子層101b-1、101b-2、101b-3。外延子層101b-1、101b-2、101b-3的數量可為一或以上之整數，可按需求調整。在一些實施例中，外延層101b包括第一外延子層101b-1、第二外延子層101b-2和第三外延子層101b-3。第一外延子層101b-1設置在襯底101a上方，第二外延子層101b-2設置在第一外延子層101b-1上方，第三外延子層101b-3設置在第二外延子層101b-2上方。第一外延子層101b-1、第二外延子層101b-2和第三外延子層101b-3具有相同導電型，例如均為N型。第一外延子層101b-1具有厚度T1，第二外延子層101b-2具有厚度T2，第三外延子層101b-3具有厚度T3。在一些實施例中，厚度T1、厚度T2及厚度T3基本上相同。在一些實施例中，厚度T1、厚度T2及厚度T3分別在約1.5μm和約2μm的數值範圍內。
在一些實施例中，摻雜溝道101c可包括第一摻雜子溝道101c-1、第二摻雜子溝道101c-2和第三摻雜子溝道101c-3。第一摻雜子溝道101c-1延伸跨越第一外延子層101b-1，第二摻雜子溝道101c-2延伸跨越第二外延子層101b-2，第三摻雜子溝道101c-3延伸跨越第三外延子層101b-3。第一摻雜子溝道101c-1在襯底101a上方，第二摻雜子溝道101c-2在第一摻雜子溝道101c-1上方，第三摻雜子溝道101c-3在第二摻雜子溝道101c-2上方。第一摻雜子溝道101c-1、第二摻雜子溝道101c-2和第三摻雜子溝道101b-3具有相同導電型，例如均為N型。在一些實施例中，第一摻雜子溝道101c-1的摻雜濃度大於第二摻雜子溝道101c-2的摻雜濃度，第二摻雜子溝道101c-2的摻雜濃度大於第三摻雜子溝道101b-3的摻雜濃度。在一些實施例中，第一摻雜子溝道101c-1、第二摻雜子溝道101c-2和第三摻雜子溝道101c-3具有基本上相同的摻雜濃度。
在一些實施例中，外延層101b中還包括保護環101d、101f，用於降低邊緣電場或表面電場，提高功率半導體封裝100的擊穿電壓。保護環101d、101f為場限制環(field limiting ring)。外延層101b中還包括第一保護環101d，第一保護環101d設置於單元區100a與外圍區100b之間，且延伸跨越外延層101b的至少一部分，且用於减少電極104的邊緣高電場的影響。第一保護環101d鄰近電極104的邊緣位置。第一保護環101d具有與外延層101b相反的導電型，例如第一保護環101d為P型，外延層101b為N型。第一保護環101d包括P型摻雜劑，P型摻雜劑可以例如硼、鋁、鎵、銦等。在一些實施例中，第一保護環101d的高度H2基本上等於或小於外延層101b的厚度。在一些實施例中，第一保護環101d的高度H2在約2μm和約6μm的數值範圍內。
在一些實施例中，第一保護環101d包括第一保護子環101d-1和第二保護子環101d-2。第一保護子環101d-1延伸跨越第二外延子層101b-2，第二保護子環101d-2延伸跨越第三外延子層101b-3。第一保護子環101d-1在第一外延子層101b-1上方，第二保護子環101d-2在第一保護子環101d-1上方。在一些實施例中，第一保護環101d還包括延伸跨越第一外延子層101b-1的第三保護子環(未視出)。第一保護子環101d-1和第二保護子環101d-2具有相同導電型，例如均為P型。在一些實施例中，第一保護子環101d-1的摻雜濃度大於第二保護子環101d-2的摻雜濃度。在一些實施例中，第一保護子環101d-1和第二保護子環101d-2具有基本上相同的摻雜濃度。
在一些實施例中，外延層101b中還包括第二保護環101f，第二保護環101f設置於外圍區100b內，且延伸跨越外延層101b的至少一部分，且用於减少表面電場之影響。在一些實施例中，第二保護環101f延伸跨越第三外延子層101b-3的至少一部分。第二保護環101f設置於摻雜溝道101c和第一保護環101d之間。第二保護環101f圍繞第一保護環101d以及單元區100a。第二保護環101f和第一保護環101d具有相同導電型，例如均為P型。第二保護環101f具有與外延層101b相反的導電型，例如第二保護環101f為P型，外延層101b為N型。
在一些實施例中，第二保護環101f的摻雜濃度低於或等於第一保護環101d的摻雜濃度。在一些實施例中，第二保護環101f的高度基本上等於或小於第三外延子層101b-3的厚度T3。在一些實施例中，第二保護環101f的高度等於或小於約2μm。在一些實施例中，第二保護環101f為浮置場限制環，不與單元區100a內的電路或元件電連接。
外延層101b中還包括摻雜區域101e，設置在單元區100a內，且延伸跨越外延層101b的至少一部分。摻雜區域101e為有源區(active area)，後續在其上方形成電極104。在一些實施例中，摻雜區域101e被第一保護環101d圍繞。摻雜區域101e具有與外延層101b相反的導電型，例如摻雜區域101e為P型，外延層101b為N型。摻雜區域101e具有與摻雜溝道101c相反的導電型，例如摻雜區域101e為P型，摻雜溝道101c為N型。摻雜區域101e包括P型摻雜劑，P型摻雜劑可以例如硼、鋁、鎵、銦等。摻雜區域101e沿外延層101b的厚度延伸越深，可更進一步减少表面電場之影響，從而降低功率半導體封裝100漏電流。在一些實施例中，摻雜區域101e的高度基本上等於或小於外延層101b的厚度。在一些實施例中，摻雜區域101e的高度在約2μm和約6μm的數值範圍內。
摻雜區域101e包括第一摻雜子區域101e-1和第二摻雜子區域101e-2。第一摻雜子區域101e-1延伸跨越第二外延子層101b-2，第二摻雜子區域101e-2延伸跨越第三外延子層101b-3。第一摻雜子區域101e-1在第一外延子層101b-1上方，第二摻雜子區域101e-2在第一摻雜子區域101e-1上方。在一些實施例中，摻雜區域101e還包括延伸跨越第一外延子層101b-1的第三摻雜子區域(未視出)。第一摻雜子區域101e-1和第二摻雜子區域101e-2具有相同導電型，例如均為P型。第一保護環101d、第二保護環101f以及摻雜區域101e具有相同導電型，例如均為P型。在一些實施例中，第一摻雜子區域101e-1和第二摻雜子區域101e-2具有基本上相同的摻雜濃度。在一些實施例中，第一摻雜子區域101e-1的摻雜濃度大於第二摻雜子區域101e-2的摻雜濃度。
功率半導體封裝100還包括介電層102，其位於基底101上方。介電層102位於外延層101b上方且圍繞接觸層103的至少一部分及電極104的至少一部分。在一些實施例中，介電層102覆蓋第二保護環101f以及第一保護環101d的至少一部分。在一些實施例中，介電層102包含絕緣材料，例如氧化物、氮化物或氮氧化物。在一些實施例中，介電層102包含氧化矽。在一些實施例中，介電層102為場氧化物(field oxide)。
接觸層103包括結接層103a以及勢壘層103b。結接層103a設置於外圍區100b內且位於外延層101b上方。在一些實施例中，結接層103a的至少一部分被介電層102圍繞，結接層103a的至少一部分在介電層102上方。結接層103a與外延層101b的至少一部分接觸。結接層103a與摻雜溝道101c的至少一部分接觸。在一些實施例中，結接層103a與第三摻雜子溝道101c-3接觸。摻雜溝道101c在結接層103a和襯底101a之間延伸。在一些實施例中，結接層103a與摻雜溝道101c之間形成歐姆接觸(ohmic contact)或非歐姆接觸(non-ohmic contact)，從而電流可由結接層103a流到摻雜溝道101c，或由摻雜溝道101c流到結接層103a。在一些實施例中，結接層103a包括金屬材料，例如鋁(Al)、銅(Cu)、鈦(Ti)、鎳(Ni)、鎢(W)、鉬(Mo)等等。在一些實施例中，結接層103a為歐姆性或非歐姆性。
勢壘層103b設置於單元區100a內且位於外延層101b上方。在一些實施例中，勢壘層103b的至少一部分被介電層102圍繞，勢壘層103b的至少一部分在介電層102上方。勢壘層103b與外延層101b的至少一部分接觸。摻雜區域101e在勢壘層103b和襯底101a之間延伸。勢壘層103b與摻雜區域101e的至少一部分接觸。在一些實施例中，勢壘層103b與第二摻雜子區域101e-2接觸。在一些實施例中，勢壘層103b與摻雜區域101e之間形成肖特基接觸(Schottky contact)或非歐姆接觸(non-ohmic contact)，從而電流可由勢壘層103b流到摻雜區域101e。在一些實施例中，電流基本上無法由摻雜區域101e流到勢壘層103b。在一些實施例中，勢壘層103b包括金屬材料，例如鉑(Pt)、鈦(Ti)、鎳(Ni)、金(Au)等等。在一些實施例中，勢壘層103b為非歐姆性。在一些實施例中，勢壘層103b為肖特基金屬。勢壘層103b與第一保護環101d的至少一部分接觸。在一些實施例中，勢壘層103b與第二保護子環101d-2接觸。第一保護環101d在勢壘層103b與襯底101a之間延伸。
電極104包括第一電極104a和第二電極104b。第一電極104a設置在結接層103a上，第二電極104b設置在勢壘層103b上。在一些實施例中，第一電極104a及第二電極104b均設置於功率半導體封裝100的上側。在一些實施例中，第一電極104a及第二電極104b均設置於功率半導體封裝100的同一側。第一電極104a設置在外圍區100b內，第二電極104b設置在單元區100a內。在一些實施例中，第一電極104a的至少一部分及第二電極104b的至少一部分被介電層102圍繞，第一電極104a的至少一部分及第二電極104b的至少一部分在介電層102上方。第一電極104a與結接層103a的至少一部分接觸。第二電極104b與勢壘層103b的至少一部分接觸。在一些實施例中，第一電極104a及第二電極104b分別包括導電材料，例如金屬材料如銅(Cu)、銀(Ag)、金(Au)等等。在一些實施例中，電流可從襯底101a通過摻雜溝道101c及結接層103a流至第一電極104a。在一些實施例中，電流可從第二電極104b通過摻雜區域101e及勢壘層103b流至襯底101a。在一些實施例中，電流可從第二電極104b通過勢壘層103b、摻雜區域101e、襯底101a、摻雜溝道101c及結接層103a流至第一電極104a。在一些實施例中，第一電極104a為陰極或負極，第二電極104b為陽極或正極。
功率半導體封裝100還包括鈍化層105，其位於介電層102、第一電極104a及第二電極104b上方。在一些實施例中，鈍化層105包含絕緣材料，例如聚合物、聚醯亞胺(PI)、氧化物、氮化物、氮氧化物等等。在一些實施例中，第一電極104a的至少一部分及第二電極104b的至少一部分由鈍化層105暴露。通過介電層102和鈍化層105使結接層103a和第一電極104a與勢壘層103b和第二電極104b隔離。
功率半導體封裝100還包括多個導電凸塊106，其分別地設置於電極104上方。多個導電凸塊106被鈍化層105圍繞。在一些實施例中，導電凸塊106包含導電材料，例如錫、鉛、銀、銅、鎳等。在一些實施例中，導電凸塊106為焊球或錫球。導電凸塊106可與功率半導體封裝100以外的電路或元件電連接，使功率半導體封裝100可對外電連接。在一些實施例中，多個導電凸塊106包括第一導電凸塊106a和第二導電凸塊106b。第一導電凸塊106a設置在外圍區100b內，第二導電凸塊106b設置在單元區100a內。第一導電凸塊106a設置於第一電極104a上方，和第二導電凸塊106b設置於第二電極106b上方。在一些實施例中，第一導電凸塊106a設置於由鈍化層105暴露的至少一部分第一電極104a，第二導電凸塊106b設置於由鈍化層105暴露的至少一部分第二電極104b。第一導電凸塊106a與第一電極104a電連通，第二導電凸塊106b與第二電極104b電連通。通過和鈍化層105使第一導電凸塊106a與第二導電凸塊106b隔離。在一些實施例中，功率半導體封裝100不包括多個導電凸塊106，例如多個導電凸塊106被焊接綫(wirebond)所取代，焊接綫與電極104接觸。
功率半導體封裝100的外延層101b由多個子外延層101b-1、101b-2、101b-3堆疊而形成，使功率半導體封裝100具有較厚的外延層101b，從而减少功率半導體封裝100的漏電流，以及可在高電壓應用中使用功率半導體封裝100。
圖2所示是根據本案的某些實施例的另一功率半導體封裝200的剖面圖。具體而言，功率半導體封裝200具有類似圖1所示的功率半導體封裝100，不同之處在於功率半導體封裝200還具有半導體構件107，其設置於摻雜溝道101c與襯底101a之間，且在摻雜溝道101c與襯底101a之間延伸。半導體構件107被襯底101a及外延層101b包圍，半導體構件107延伸穿越外延層101b的一部分。半導體構件107設置在外圍區100b內，摻雜溝道101c在結接層103a和半導體構件107之間延伸。電流可從襯底101a通過半導體構件107、摻雜溝道101c和結接層103a流至第一電極104a。在一些實施例中，半導體構件107包括半導體材料，例如多晶矽。半導體構件107不涉及擴散或離子注入工藝。相對於功率半導體封裝100，功率半導體封裝200具有不涉及擴散或離子注入工藝的半導體構件107，减少擴散或離子注入工藝，從而可降低功率半導體封裝200的熱積存(thermal budget)，提高功率半導體封裝200的可靠度。
在一些實施例中，半導體構件107被第一外延子層101b-1包圍，半導體構件107延伸穿越第一外延子層101b-1。在一些實施例中，半導體構件107的高度H3基本上小於或等於摻雜溝道101c的高度H1。在一些實施例中，半導體構件107的高度H3基本上小於或等於第一外延子層101b-1的厚度T1。在一些實施例中，半導體構件107的高度H3為約2μm。
在一些實施例中，半導體構件107被第一外延子層101b-1及第一外延子層101b-2包圍，半導體構件107延伸穿越第一外延子層101b-1及第一外延子層101b-2。在一些實施例中，半導體構件107的高度H3基本上大於或等於摻雜溝道101c的高度H1。在一些實施例中，半導體構件107的高度H3基本上大於第一外延子層101b-1的厚度T1。在一些實施例中，半導體構件107的高度H3基本上大於第二外延子層101b-2的厚度T2。在一些實施例中，半導體構件107的高度H3為大於2μm。
圖3所示是根據本案的某些實施例的另一功率半導體封裝300的剖面圖。具體而言，功率半導體封裝300具有類似圖2所示的功率半導體封裝200，不同之處在於半導體構件107包含多個構件，外延層101b的至少一部分在鄰近的兩個構件之間，外延層101b的至少一部分在摻雜溝道101c和襯底101a之間延伸，且被多個構件圍繞。在一些實施例中，半導體構件107的高度H3基本上大於或等於摻雜溝道101c的高度H1。在一些實施例中，半導體構件107的高度H3基本上等於第一外延子層101b-1的厚度T1。在一些實施例中，第一外延子層101b-1的厚度T1基本上大於第二外延子層101b-2的厚度T2或第三外延子層101b-3的厚度T3。在一些實施例中，半導體構件107的高度H3基本上大於或等於5μm。相對於功率半導體封裝200中的半導體構件107，功率半導體封裝300中的半導體構件107的每個構件具有較大的長寬比(aspect ratio)，較大的長寬比使填充半導體材料於外延層101b之間時達到較佳的均勻度，從而形成較佳的、可靠的半導體構件107的構件。
圖4到圖44所示為根據本案的某些實施例的功率半導體封裝100的製造方法中的一或者更多階段。這些附圖中的至少一些附圖已經簡化，俾便更好地理解本揭露的態樣。
參照圖4至圖5，所述製造方法包括在襯底101a上方形成第一外延子層101b-1。在襯底101a上進行外延生長(epitaxial growth)，形成第一外延子層101b-1。在一些實施例中，襯底101a與第一外延子層101b-1具有相同導電型摻雜，例如襯底101a與第一外延子層101b-1均為N型。在一些實施例中，外延生長同時進行離子注入，注入具有N型電性的離子，例如是磷(P)或砷(As)，以形成N型的第一外延子層101b-1。在一些實施例中，襯底101a及第一外延子層101b-1均包括碳化矽。在一些實施例中，第一外延子層101b-1具有厚度T1，厚度T1在約1.5μm和約2μm的數值範圍內。
參照圖6至圖10，所述製造方法包括將摻雜離子注入至第一外延子層101b-1的一部分，以形成第一摻雜子溝道101c-1。參照圖6，在第一外延子層101b-1上形成第一圖案化屏蔽層108，用來定義第一摻雜子溝道101c-1的位置。在一些實施例中，第一圖案化屏蔽層108包含光阻劑(photoresist)或氧化物等。第一圖案化屏蔽層108具有第一開口108a，在第一開口108a露出的第一外延子層101b-1的一部分形成第一摻雜子溝道101c-1。參照圖7，第一摻雜子溝道101c-1可以是經由自第一開口108a露出的第一外延子層101b-1之表面進行擴散或離子注入工藝而形成。襯底101a、第一外延子層101b-1和第一摻雜子溝道101c-1具有相同的導電型。在一些實施例中，摻雜離子例如磷離子、砷離子等注入自第一開口108a露出的第一外延子層101b-1之表面以形成第一摻雜子溝道101c-1。參照圖8，在擴散或離子注入工藝之後，移除第一圖案化屏蔽層108。在一些實施例中，對第一圖案化屏蔽層108進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第一圖案化屏蔽層108。參照圖9，移除第一圖案化屏蔽層108之後，在第一外延子層101b-1上形成第一保護層109，用來在退火工藝時保護第一外延子層101b-1及第一摻雜子溝道101c-1。在一些實施例中，第一保護層109包含碳(carbon)。形成第一保護層109之後，對第一摻雜子溝道101c-1進行退火(anneal)工藝，例如快速熱退火(RTA)或激光退火(laser anneal)，以使第一摻雜子溝道101c-1中的摻雜離子活化(activation)。參照圖10，在退火工藝之後，可透過幹熱氧化、等離子體幹蝕刻或其他蝕刻工藝移除第一保護層109。
參照圖11，所述製造方法包括在第一外延子層101b-1上方形成第二外延子層101b-2。在第一外延子層101b-1上方進行外延生長(epitaxial growth)，形成第二外延子層101b-2。在一些實施例中，襯底101a、第一外延子層101b-1與第二外延子層101b-2具有相同導電型摻雜，例如第二外延子層101b-2與第一外延子層101b-1均為N型。在一些實施例中，外延生長同時進行離子注入，注入具有N型電性的離子，例如是磷(P)或砷(As)，以形成N型的第二外延子層101b-2。在一些實施例中，襯底101a、第一外延子層101b-1及第二外延子層101b-2均包括碳化矽。在一些實施例中，第二外延子層101b-2具有厚度T2，厚度T1與厚度T2基本上相同，厚度T2在約1.5μm和約2μm的數值範圍內。
參照圖12至圖14，所述製造方法包括將所述摻雜離子注入至第二外延子層101b-2的一部分，以在第一摻雜子溝道101c-1上方形成第二摻雜子溝道101c-2。參照圖12，在第二外延子層101b-2上形成第二圖案化屏蔽層110，用來定義第二摻雜子溝道101c-2的位置。在一些實施例中，第二圖案化屏蔽層110包含光阻劑(photoresist)或氧化物等。第二圖案化屏蔽層110具有第二開口110a，在第二開口110a露出的第二外延子層101b-2的一部分形成第二摻雜子溝道101c-2。參照圖13，第二摻雜子溝道101c-2可以是經由自第二開口110a露出的第二外延子層101b-2之表面進行擴散或離子注入工藝而形成。第二外延子層101b-2和第二摻雜子溝道101c-2具有相同的導電型。在一些實施例中，摻雜離子例如磷離子、砷離子等注入自第二開口110a露出的第二外延子層101b-2之表面以形成第二摻雜子溝道101c-2。在一些實施例中，第一摻雜子溝道101c-1的摻雜濃度大於第二摻雜子溝道101c-2的摻雜濃度。
參照圖14，在擴散或離子注入工藝之後，移除第二圖案化屏蔽層110。在一些實施例中，對第二圖案化屏蔽層110進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第二圖案化屏蔽層110。
在一些實施例中，參照圖15，移除第二圖案化屏蔽層110之後，在第二外延子層101b-2上形成第三圖案化屏蔽層111，用來定義第一保護子環101d-1及第一摻雜子區域101e-1的位置。在一些實施例中，第三圖案化屏蔽層111包含光阻劑(photoresist)或氧化物等。第三圖案化屏蔽層111具有第三開口111a，在第三開口111a露出的第二外延子層101b-2的一部分形成第一保護子環101d-1及第一摻雜子區域101e-1。參照圖16，第一保護子環101d-1及第一摻雜子區域101e-1可以是經由自第三開口111a露出的第二外延子層101b-2之表面進行擴散或離子注入工藝而形成。第一保護子環101d-1及第一摻雜子區域101e-1具有相同的導電型，例如均為P型。P型摻雜劑可以例如硼、鋁、鎵、銦等。在一些實施例中，摻雜離子例如硼離子等注入自第三開口111a露出的第二外延子層101b-2之表面以形成第一保護子環101d-1及第一摻雜子區域101e-1。參照圖17，在擴散或離子注入工藝之後，移除第三圖案化屏蔽層111。在一些實施例中，對第三圖案化屏蔽層111進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第三圖案化屏蔽層111。
參照圖18，移除第三圖案化屏蔽層111之後，在第二外延子層101b-2上形成第二保護層112，用來在退火工藝時保護第二外延子層101b-2、第一保護子環101d-1、第一摻雜子區域101e-1及第二摻雜子溝道101c-2。形成第二保護層112之後，對第一保護子環101d-1、第一摻雜子區域101e-1及第二摻雜子溝道101c-2進行退火(anneal)工藝，例如快速熱退火(RTA)或激光退火(laser anneal)，以使第一保護子環101d-1、第一摻雜子區域101e-1及第二摻雜子溝道101c-2中的摻雜離子活化(activation)。參照圖19，在退火工藝之後，對第二保護層112進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第二保護層112。
在一些實施例中，參照圖20，所述製造方法包括在第二外延子層101b-2上方形成第三外延子層101b-3。在第二外延子層101b-2上方進行外延生長(epitaxial growth)，形成第三外延子層101b-3。在一些實施例中，襯底101a、第一外延子層101b-1、第二外延子層101b-2與第三外延子層101b-3具有相同導電型摻雜，例如第一外延子層101b-1、第二外延子層101b-2與第三外延子層101b-3均為N型。在一些實施例中，外延生長同時進行離子注入，注入具有N型電性的離子，例如是磷(P)或砷(As)，以形成N型的第三外延子層101b-3。在一些實施例中，襯底101a、第一外延子層101b-1、第二外延子層101b-2及第三外延子層101b-3均包括碳化矽。在一些實施例中，第三外延子層101b-3具有厚度T3，厚度T1、厚度T2與厚度T3基本上相同，厚度T3在約1.5μm和約2μm的數值範圍內。在一些實施例中，第一外延子層101b-1、第二外延子層101b-2及第三外延子層101b-3形成外延層101b，襯底101a及外延層101b形成基底101。
參照圖21至圖23，所述製造方法包括將摻雜離子注入至第三外延子層101b-3的一部分，以形成第三摻雜子溝道101c-3。參照圖21，在第三外延子層101b-3上形成第四圖案化屏蔽層113，用來定義第三摻雜子溝道101c-3的位置。在一些實施例中，第四圖案化屏蔽層113包含光阻劑(photoresist)或氧化物等。第四圖案化屏蔽層113具有第四開口113a，在第四開口113a露出的第三外延子層101b-3的一部分形成第三摻雜子溝道101c-3。參照圖22，第三摻雜子溝道101c-3可以是經由自第四開口113a露出的第三外延子層101b-3之表面進行擴散或離子注入工藝而形成。襯底101a、第一外延子層101b-1、第一摻雜子溝道101c-1、第二外延子層101b-2、第二摻雜子溝道101c-2、第三外延子層101b-3及第三摻雜子溝道101c-3具有相同的導電型。在一些實施例中，摻雜離子例如磷離子、砷離子等注入自第四開口113a露出的第三外延子層101b-3之表面以形成第三摻雜子溝道101c-3。參照圖23，在擴散或離子注入工藝之後，移除第四圖案化屏蔽層113。在一些實施例中，對第四圖案化屏蔽層113進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第四圖案化屏蔽層113。在一些實施例中，第一摻雜子溝道101c-1、第二摻雜子溝道101c-2及第三摻雜子溝道101c-3形成摻雜溝道101c。在一些實施例中，第一摻雜子溝道101c-1的摻雜濃度大於第二摻雜子溝道101c-2的摻雜濃度，第二摻雜子溝道101c-2的摻雜濃度大於第三摻雜子溝道101b-3的摻雜濃度。在一些實施例中，第一摻雜子溝道101c-1、第二摻雜子溝道101c-2和第三摻雜子溝道101c-3具有基本上相同的摻雜濃度。
在一些實施例中，參照圖24，移除第四圖案化屏蔽層113之後，在第三外延子層101b-3上形成第五圖案化屏蔽層114，用來定義第二保護子環101d-2及第二摻雜子區域101e-2的位置。在一些實施例中，第五圖案化屏蔽層114包含光阻劑(photoresist)或氧化物等。第五圖案化屏蔽層114具有第五開口114a，在第五開口114a露出的第三外延子層101b-3的一部分形成第二保護子環101d-2及第二摻雜子區域101e-2。參照圖25，第二保護子環101d-2及第二摻雜子區域101e-2可以是經由自第五開口114a露出的第三外延子層101b-3之表面進行擴散或離子注入工藝而形成。第一保護子環101d-1、第二保護子環101d-2、第一摻雜子區域101e-1及第二摻雜子區域101e-2具有相同的導電型，例如均為P型。P型摻雜劑可以例如硼、鋁、鎵、銦等。在一些實施例中，摻雜離子例如硼離子等注入自第五開口114a露出的第三外延子層101b-3之表面以形成第二保護子環101d-2及第二摻雜子區域101e-2。參照圖26，在擴散或離子注入工藝之後，移除第五圖案化屏蔽層114。在一些實施例中，對第五圖案化屏蔽層114進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第五圖案化屏蔽層114。在一些實施例中，第一保護子環101d-1及第二保護子環101d-2形成第一保護環101d，第一摻雜子區域101e-1及第二摻雜子區域101e-2形成摻雜區域101e。在一些實施例中，第一摻雜子區域101e-1的摻雜濃度大於第二摻雜子區域101e-2的摻雜濃度。在一些實施例中，第一保護子環101d-1的摻雜濃度大於第二保護子環101d-2的摻雜濃度。
在一些實施例中，參照圖27，移除第五圖案化屏蔽層114之後，在第三外延子層101b-3上形成第六圖案化屏蔽層115，用來定義第二保護環101f的位置。在一些實施例中，第六圖案化屏蔽層115包含光阻劑(photoresist)或氧化物等。第六圖案化屏蔽層115具有第六開口115a，在第六開口115a露出的第三外延子層101b-3的一部分形成第二保護環101f。參照圖28，第二保護環101f可以是經由自第六開口115a露出的第三外延子層101b-3之表面進行擴散或離子注入工藝而形成。第一保護子環101d-1、第二保護子環101d-2及第二保護環101f具有相同的導電型，例如均為P型。P型摻雜劑可以例如硼、鋁、鎵、銦等。在一些實施例中，摻雜離子例如硼離子等注入自第六開口115a露出的第三外延子層101b-3之表面以形成第二保護環101f。參照圖29，在擴散或離子注入工藝之後，移除第六圖案化屏蔽層115。在一些實施例中，對第六圖案化屏蔽層115進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第六圖案化屏蔽層115。在一些實施例中，第二保護環101f的摻雜濃度低於或等於第一保護子環101d-1的摻雜濃度。在一些實施例中，第二保護環101f的高度基本上等於或小於第三外延子層101b-3的厚度T3。
參照圖30，移除第六圖案化屏蔽層115之後，在第三外延子層101b-3上形成第三保護層116，用來在退火工藝時保護第三外延子層101b-3、第二保護子環101d-2、第二摻雜子區域101e-2及第三摻雜子溝道101c-3。形成第三保護層112之後，對第二保護子環101d-2、第二摻雜子區域101e-2及第三摻雜子溝道101c-3進行退火(anneal)工藝，例如快速熱退火(RTA)或激光退火(laser anneal)，以使第二保護子環101d-2、第二摻雜子區域101e-2及第三摻雜子溝道101c-3中的摻雜離子活化(activation)。參照圖31，在退火工藝之後，對第三保護層116進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第三保護層116。
在一些實施例中，參照圖32至圖34，在外延層101b上形成介電層102。參照圖32，介電材料102’覆蓋在外延層101b上，在介電材料102’上形成第七圖案化屏蔽層117。在一些實施例中，介電材料102’以熱氧化或其他沉積方法形成。在一些實施例中，介電材料102’包含氧化物。在一些實施例中，第七圖案化屏蔽層117包含光阻劑(photoresist)等。第七圖案化屏蔽層117具有第七開口117a，在第七開口117a露出介電材料102’的一部分。參照圖33，將露出的介電材料102’的一部分移除，形成介電層102。在一些實施例中，介電層102為場氧化物(field oxide)。參照圖34，形成介電層102之後，移除第七圖案化屏蔽層117。在一些實施例中，對第七圖案化屏蔽層117進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第七圖案化屏蔽層117。
在一些實施例中，參照圖35至圖39，在外延層101b上形成接觸層103及電極104。在一些實施例中，在第三外延子層101b-3上形成被介電層102部分包圍的結接層103a、勢壘層103b、第一電極104a和第二電極104b。參照圖35，接觸層材料103’覆蓋在外延層101b及介電層102上。在一些實施例中，接觸層材料103’以電鍍、化學氣相沉積(CVD)或其他沉積方法覆蓋在外延層101b及介電層102上。在一些實施例中，接觸層材料103’包括金屬材料，例如鋁(Al)、銅(Cu)、鈦(Ti)、鎳(Ni)、鎢(W)、鉬(Mo)、鉑(Pt)、金(Au)等等。參照圖36，電極材料104’覆蓋在接觸層材料103’上。在一些實施例中，電極材料104’以電鍍、化學氣相沉積(CVD)或其他沉積方法覆蓋在接觸層材料103’上。在一些實施例中，電極材料104’包括導電材料，例如金屬材料如銅(Cu)、銀(Ag)、金(Au)等等。參照圖37，電極材料104’覆蓋之後，在電極材料104’上形成第八圖案化屏蔽層118。在一些實施例中，第八圖案化屏蔽層118包含光阻劑(photoresist)等。第八圖案化屏蔽層118具有第八開口118a，在第八開口118a露出電極材料104’的一部分。
參照圖38，將露出的電極材料104’的一部分移除，以及將由餘下的電極材料104’露出的接觸層材料103’的一部分移除，形成接觸層103及電極104。在一些實施例中，對露出的電極材料104’的一部分以及由餘下的電極材料104’露出的接觸層材料103’的一部分進行蝕刻工藝，移除露出的電極材料104’的一部分以及由餘下的電極材料104’露出的接觸層材料103’的一部分。在一些實施例中，形成的接觸層103包括結接層103a和勢壘層103b，形成的電極104包括第一電極104a和第二電極104b。在一些實施例中，在外圍區100b內、摻雜溝道101c上方形成結接層103a，在結接層103a上方形成第一電極104a。在一些實施例中，在單元區100a內、摻雜區域101e及保護環101d上方形成勢壘層103b，在勢壘層103b上方形成第二電極104b。在一些實施例中，摻雜溝道101c在結接層103a和襯底101a之間延伸。參照圖39，形成接觸層103及電極104之後，移除第八圖案化屏蔽層118。在一些實施例中，對第八圖案化屏蔽層118進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第八圖案化屏蔽層118。
在一些實施例中，參照圖40至圖43，在介電層102、第一電極104a及第二電極104b上方形成鈍化層105。參照圖40，鈍化層材料105’覆蓋在介電層102、第一電極104a及第二電極104b上。在一些實施例中，鈍化層材料105’以沉積或其他方法覆蓋在介電層102、第一電極104a及第二電極104b上。在一些實施例中，鈍化層材料105’包含絕緣材料，例如聚合物、聚醯亞胺(PI)、氧化物、氮化物、氮氧化物等等。參照圖41，鈍化層材料105’覆蓋之後，在鈍化層材料105’上形成第九圖案化屏蔽層119。在一些實施例中，第九圖案化屏蔽層119包含光阻劑(photoresist)等。第九圖案化屏蔽層119具有第九開口119a，在第九開口119a露出鈍化層材料105’的一部分。參照圖42，將露出的鈍化層材料105’的一部分移除，形成鈍化層1054。在一些實施例中，對露出的鈍化層材料105’的一部分進行蝕刻工藝，移除露出的鈍化層材料105’的一部分。在一些實施例中，第一電極104a的至少一部分及第二電極104b的至少一部分由鈍化層105暴露。通過介電層102和鈍化層105使結接層103a和第一電極104a與勢壘層103b和第二電極104b隔離。參照圖43，形成鈍化層105之後，移除第九圖案化屏蔽層119。在一些實施例中，對第九圖案化屏蔽層118進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第九圖案化屏蔽層119。
在一些實施例中，參照圖44，在電極104上方形成多個導電凸塊106。在一些實施例中，導電凸塊106包含導電材料，例如錫、鉛、銀、銅、鎳等。在一些實施例中，導電凸塊106為焊球或錫球。在一些實施例中，多個導電凸塊106包括第一導電凸塊106a和第二導電凸塊106b。第一導電凸塊106a形成在外圍區100b內，第二導電凸塊106b形成在單元區100a內。第一導電凸塊106a形成在第一電極104a上方，第二導電凸塊106b形成在第二電極106b上方。在一些實施例中，第一導電凸塊106a形成在由鈍化層105暴露的至少一部分第一電極104a，第二導電凸塊106b形成在由鈍化層105暴露的至少一部分第二電極104b。通過和鈍化層105使第一導電凸塊106a與第二導電凸塊106b隔離。參照圖44，形成如圖1所示的功率半導體封裝100。在一些實施例中，功率半導體封裝100不包括多個導電凸塊106，例如多個導電凸塊106被焊接綫(wirebond)所取代，焊接綫與電極104接觸。
圖4到圖5、圖45到圖48、圖12到圖43以及圖49所示為根據本案的某些實施例的功率半導體封裝200的製造方法中的一或者更多階段。
參照圖4至圖5，功率半導體封裝200的製造方法包括在襯底101a上方形成第一外延子層101b-1。在襯底101a上進行外延生長(epitaxial growth)，形成第一外延子層101b-1。參照圖45，形成第一外延子層101b-1之後，在第一外延子層101b-1上形成第一圖案化屏蔽層108，用來定義後續形成的半導體構件107的位置。在一些實施例中，第一圖案化屏蔽層108具有第一開口108a，第一開口108a露出第一外延子層101b-1的一部分。參照圖46，將露出的第一外延子層101b-1的一部分移除，形成第十開口120，露出襯底101a的一部分。在一些實施例中，對露出的第一外延子層101b-1的一部分進行蝕刻工藝，移除露出第一外延子層101b-1的一部分。參照圖47，形成第十開口120之後，移除第一圖案化屏蔽層108。在一些實施例中，對第一圖案化屏蔽層108進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第一圖案化屏蔽層108。參照圖48，在第十開口120填充半導體材料，以形成半導體構件107。可透過濺鍍、物理氣相沉積(physical vapor deposition, PVD)或其他沉積方法形成半導體構件107。在一些實施例中，半導體構件107包括半導體材料，例如多晶矽。形成半導體構件107之後，進行參照圖12到圖43所示的步驟。進行參照圖12到圖43所示的步驟之後，參照圖49，形成如圖2所示的功率半導體封裝200。半導體構件107在襯底101a與摻雜溝道101c之間。半導體構件107被襯底101a及外延層101b包圍，半導體構件107延伸穿越外延層101b的一部分。半導體構件107設置在外圍區100b內，摻雜溝道101c在結接層103a和半導體構件107之間延伸。
圖4到圖5、圖50到圖53、圖12到圖43以及圖54所示為根據本案的某些實施例的功率半導體封裝300的製造方法中的一或者更多階段。
參照圖4至圖5，功率半導體封裝300的製造方法包括在襯底101a上方形成第一外延子層101b-1。在襯底101a上進行外延生長(epitaxial growth)，形成第一外延子層101b-1。參照圖50，形成第一外延子層101b-1之後，在第一外延子層101b-1上形成第一圖案化屏蔽層108，用來定義後續形成的半導體構件107的多個構件的各自位置。在一些實施例中，第一圖案化屏蔽層108具有多個第一開口108a，多個第一開口108a露出第一外延子層101b-1的多個部分。參照圖51，將露出的第一外延子層101b-1的多個部分移除，形成多個第十開口120，露出襯底101a的多個部分。在一些實施例中，對露出的第一外延子層101b-1的多個部分進行蝕刻工藝，移除露出第一外延子層101b-1的多個部分。參照圖52，形成多個第十開口120之後，移除第一圖案化屏蔽層108。在一些實施例中，對第一圖案化屏蔽層108進行蝕刻工藝，例如等離子體幹蝕刻工藝，移除第一圖案化屏蔽層108。參照圖53，在多個第十開口120填充半導體材料，以形成半導體構件107的多個構件。可透過濺鍍、物理氣相沉積(PVD)或其他沉積方法形成半導體構件107的多個構件。在一些實施例中，半導體構件107的每個構件包括半導體材料，例如多晶矽。形成半導體構件107的多個構件之後，進行參照圖12到圖43所示的步驟。進行參照圖12到圖43所示的步驟之後，參照圖54，形成如圖3所示的功率半導體封裝300。半導體構件107在襯底101a與摻雜溝道101c之間。半導體構件107被襯底101a及外延層101b包圍，半導體構件107的每個構件延伸穿越外延層101b的一部分。半導體構件107的每個構件均設置在外圍區100b內，摻雜溝道101c在結接層103a和半導體構件107的多個構件之間延伸。
根據上述說明的本揭露的結構與工藝，在相同的目的與觀念之下，上述工藝中的步驟可以做調整或是順序的置換，以達到相同或相似的半導體結構。
在本文中可以為了便於描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“左側”、“右側”等空間相對術語來描述如附圖所示的一個組件或特徵與另一或多個組件或特徵的關係。除了在附圖中描繪的定向之外，空間相對術語還旨在涵蓋裝置在使用時或運行時的不同定向。可以以其它方式定向裝置(旋轉90度或處於其它定向)，並且同樣可以以相應的方式解釋本文中使用的空間相對描述語。應理解，當組件被稱為“連接到”或“耦接到”另一組件時，其可以直接連接到或耦接到另一組件，或者可以存在中間組件。
如本文所使用的，術語“大約”、“基本上”、“基本”和“約”用於描述和解釋小的變化。當結合事件或情形使用時，所述術語可以指代事件或情形精確發生的實例以及事件或情形接近發生的實例。如本文關於給定值或範圍所使用的，術語“約”總體上意指處於給定值或範圍的±10%、±5%、±1%或±0.5%內。本文中可以將範圍表示為一個端點到另一個端點或介於兩個端點之間。本文揭露的所有範圍都包含端點，除非另外指明。術語“基本上共面”可以指兩個表面沿同一平面定位的位置差處於數微米(μm)內，如沿同一平面定位的位置差處於10 μm內、5 μm內、1 μm內或0.5 μm內。當將數值或特性稱為“基本上”相同時，所述術語可以指處於所述值的平均值的±10%、±5%、±1%或±0.5%內的值。
前述內容概述了幾個實施例的特徵和本揭露的詳細方面。本揭露中描述的實施例可以容易地用作設計或修改其它工藝和結構以便於實施相同或類似目的和/或實現本文介紹的實施例的相同或類似優點的基礎。此類等同構造不背離本揭露的精神和範圍，並且在不背離本揭露的精神和範圍的情况下，可以作出各種改變、替代和變更。
100: 功率半導體封裝 100a: 單元區 100b: 外圍區 101: 基底 101a: 襯底 101b: 外延層 101b-1: 第一外延子層 101b-2: 第二外延子層 101b-3: 第三外延子層 101c: 摻雜溝道 101c-1: 第一摻雜子溝道 101c-2: 第二摻雜子溝道 101c-3: 第三摻雜子溝道 101d: 第一保護環 101d-1: 第一保護子環 101d-2: 第二保護子環 101e: 摻雜區域 101e-1: 第一摻雜子區域 101e-2: 第二摻雜子區域 101f: 第二保護環 102: 介電層 103: 接觸層 103a: 結接層 103b: 勢壘層 104: 電極 104a: 第一電極 104b: 第二電極 105: 鈍化層 106: 導電凸塊 106a: 第一導電凸塊 106b: 第二導電凸塊 107: 半導體構件 108: 第一圖案化屏蔽層 108a: 第一開口 109: 第一保護層 110: 第二圖案化屏蔽層 110a: 第二開口 111: 第三圖案化屏蔽層 111a: 第三開口 112: 第二保護層 113: 第四圖案化屏蔽層 113a: 第四開口 114: 第五圖案化屏蔽層 114a: 第五開口 115: 第六圖案化屏蔽層 115a: 第六開口 116: 第三保護層 117: 第七圖案化屏蔽層 117a: 第七開口 118: 第八圖案化屏蔽層 118a: 第八開口 119: 第九圖案化屏蔽層 119a: 第九開口 120: 第十開口 H1: 高度 H2: 高度 H3: 高度 T1: 厚度 T2: 厚度 T3: 厚度
當結合附圖閱讀以下的詳細描述時，本揭露之若干實施例的態樣可被最佳地理解。應注意，各種結構可不按比例繪製。實際上，為了論述清楚起見，各種結構的尺寸可任意放大或縮小。
圖1所示為根據本案的某些實施例的功率半導體封裝的剖面圖；
圖2所示為根據本案的另一些實施例的功率半導體封裝的剖面圖；
圖3所示為根據本案的另一些實施例的功率半導體封裝的剖面圖；
圖4至54所示為根據本案的某些實施例的功率半導體封裝的製造方法中的一或者更多階段。
相同或類似的組件在圖式和詳細描述中使用同樣的參考標號來標示。從以下的詳細描述並結合附圖，本揭露之若干實施例將可被立即地理解。
100:功率半導體封裝
100a:單元區
100b:外圍區
101:基底
101a:襯底
101b:外延層
101b-1:第一外延子層
101b-2:第二外延子層
101b-3:第三外延子層
101c:摻雜溝道
101c-1:第一摻雜子溝道
101c-2:第二摻雜子溝道
101c-3:第三摻雜子溝道
101d:第一保護環
101d-1:第一保護子環
101d-2:第二保護子環
101e:摻雜區域
101e-1:第一摻雜子區域
101e-2:第二摻雜子區域
101f:第二保護環
102:介電層
103:接觸層
103a:結接層
103b:勢壘層
104:電極
104a:第一電極
104b:第二電極
105:鈍化層
106:導電凸塊
106a:第一導電凸塊
106b:第二導電凸塊
H1:高度
H2:高度
T1:厚度
T2:厚度
T3:厚度

Claims (26)

  1. 一種功率半導體封裝，包括： 基底，其定義有單元區以及圍繞所述單元區的外圍區，且包括襯底和位於所述襯底上方的外延層； 結接層，其設置於所述外圍區內且位於所述外延層上方； 勢壘層，其設置於所述單元區內且位於所述外延層上方； 第一電極，其設置在所述結接層上；以及 第二電極，其設置在所述勢壘層上， 其中，所述外延層包括摻雜溝道，所述摻雜溝道設置於所述外圍區內，且在所述結接層和所述襯底之間延伸，電流可從所述襯底通過所述摻雜溝道及所述結接層流至所述第一電極。
  2. 根據請求項1所述的功率半導體封裝，其中，所述摻雜溝道的高度基本上等於所述外延層的厚度。
  3. 根據請求項2所述的功率半導體封裝，其中，所述摻雜溝道的高度和所述外延層的厚度分別在約2μm和約6μm的數值範圍內。
  4. 根據請求項1所述的功率半導體封裝，其中，所述基底包括碳化矽(SiC)。
  5. 根據請求項1所述的功率半導體封裝，其中，所述基底和所述摻雜溝道具有相同的導電型。
  6. 根據請求項1所述的功率半導體封裝，其中，所述外延層包括彼此堆叠的多個外延子層，所述摻雜溝道延伸跨越所述多個外延子層。
  7. 根據請求項6所述的功率半導體封裝，其中，所述多個外延子層中的每一者彼此具有基本上相同的厚度。
  8. 根據請求項1所述的功率半導體封裝，其中，所述外延層包括設置在所述單元區內且在所述勢壘層和所述襯底之間延伸的摻雜區域。
  9. 根據請求項8所述的功率半導體封裝，其中，所述摻雜區域的高度基本上小於所述摻雜溝道的高度。
  10. 根據請求項8所述的功率半導體封裝，其中，所述摻雜區域的導電型與所述摻雜溝道的導電型相反。
  11. 根據請求項1所述的功率半導體封裝，其中，所述結接層為歐姆性或非歐姆性，且所述勢壘層為非歐姆性。
  12. 根據請求項1所述的功率半導體封裝，進一步包括： 介電層，其位於所述外延層上方且圍繞所述結接層的至少一部分及所述勢壘層的至少一部分； 鈍化層，其位於所述介電層、所述第一電極及所述第二電極上方； 多個導電凸塊，其對應地設置於所述第一電極或所述第二電極上方。
  13. 根據請求項12所述的功率半導體封裝，其中，通過所述介電層和所述鈍化層使所述結接層和所述第一電極與所述勢壘層和所述第二電極隔離。
  14. 一種功率半導體封裝，包括： 基底，其定義有單元區及圍繞所述單元區的外圍區，且包括襯底和位於所述襯底上方的外延層； 半導體構件，其被所述襯底及所述外延層包圍； 結接層，其設置於所述外圍區內且位於所述外延層上方；以及 第一電極，其設置於所述結接層上， 其中，所述外延層包括設置在所述外圍區內且在所述結接層和所述半導體構件之間延伸的摻雜溝道，電流可從所述襯底通過所述半導體構件、所述摻雜溝道和所述結接層流至所述第一電極。
  15. 根據請求項14所述的功率半導體封裝，其中，所述半導體構件包括多晶矽。
  16. 根據請求項14所述的功率半導體封裝，其中，所述外延層的高度基本上大於5μm。
  17. 根據請求項14所述的功率半導體封裝，其中，所述半導體構件的高度基本上小於所述摻雜溝道的高度。
  18. 根據請求項17所述的功率半導體封裝，其中，所述半導體構件的高度為約2μm。
  19. 根據請求項14所述的功率半導體封裝，其中，所述外延層的一部分在所述摻雜溝道和所述襯底之間延伸，且被所述半導體構件圍繞。
  20. 根據請求項14所述的功率半導體封裝，其中，所述半導體構件的高度基本上大於或等於所述摻雜溝道的高度。
  21. 根據請求項20所述的功率半導體封裝，其中，所述半導體構件的高度基本上大於5μm。
  22. 一種製造功率半導體封裝的方法，包括： 在襯底上方形成第一外延子層； 將摻雜離子注入至所述第一外延子層的一部分，以形成第一摻雜子溝道； 在所述第一外延子層上方形成第二外延子層； 將所述摻雜離子注入至所述第二外延子層的一部分，以在所述第一摻雜子溝道上方形成第二摻雜子溝道； 在所述第二摻雜子溝道上方形成結接層；以及 在所述結接層上方形成第一電極， 其中，形成包括所述第一摻雜子溝道和所述第二摻雜子溝道的摻雜溝道，所述摻雜溝道在所述結接層和所述襯底之間延伸。
  23. 根據請求項22所述的方法，在形成所述第一外延子層之前，進一步包括： 在所述襯底上方形成第三外延子層； 去除所述第三外延子層的一部分，以形成開口； 將半導體材料填充所述開口，以形成半導體構件。
  24. 根據請求項23所述的方法，其中，所述半導體構件設置在所述襯底與所述摻雜溝道之間。
  25. 根據請求項23所述的方法，其中，所述第三外延子層的厚度基本上大於或等於所述第一外延子層的厚度，或者所述第三外延子層的厚度基本上大於或等於所述第二外延子層的厚度。
  26. 根據請求項22所述的方法，在形成所述第二外延子層以及將所述摻雜離子注入至所述第二外延子層的所述一部分之前，進一步包括通過退火來激活所述第一摻雜子溝道。
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