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TWI886070B - 包括保護基於先前更新字元線的脆弱字元線的機制的記憶體元件及相關方法 - Google Patents

包括保護基於先前更新字元線的脆弱字元線的機制的記憶體元件及相關方法 Download PDF

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TWI886070B
TWI886070B TW113141421A TW113141421A TWI886070B TW I886070 B TWI886070 B TW I886070B TW 113141421 A TW113141421 A TW 113141421A TW 113141421 A TW113141421 A TW 113141421A TW I886070 B TWI886070 B TW I886070B
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Abstract

本揭露提供一種記憶體元件及其保護方法。該記憶體元件包括一亂數產生器、一計數器和一控制器。該亂數產生器包括一第一邏輯閘和一第二邏輯閘，其經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而分別產生一第一輸出和一第二輸出。該亂數產生器還包括一開關，該開關經配置以選擇該第一輸出和該第二輸出中的一個作為一第一數。該計數器經配置以接收該第一數並從該第一數開始倒數。該控制器經配置以當該計數器倒數至零時則獲得正被存取的一第二被存取的字元線的一位址，並且在一第二更新周期期間更新該第二被存取的字元線的相鄰字元線。

Description

包括保護基於先前更新字元線的脆弱字元線的機制的記憶體元件及相關方法
本申請案是2024年3月13日申請之第113109296號申請案的分割案，第113109296號申請案主張2024年1月2日申請之美國正式申請案第18/401,758號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種記憶體元件及其保護方法。特別是有關於一種包括用於保護一字元線的一保護電路的記憶體元件。
一動態隨機存取記憶體(DRAM)將資料的每一位元儲存在單獨的電容器中。一簡單的DRAM單元包含一個單一電晶體和一個單一電容器。如果電荷儲存在電容器中，則該單元稱為儲存一邏輯高電位(HIGH)，具體取決於所使用的慣例(convention)。然後，如果不存在電荷，則該單元稱為儲存一邏輯低電位(LOW)。由於電容器中的電荷會隨著時間的推移而消散，因此DRAM系統需要額外的更新電路來定期更新儲存在電容器中的電荷。由於電容器只能儲存非常有限的電荷，為了快速區分邏輯「1」和邏輯「0」之間的差異，每個位元通常使用兩條位元線(BL)，其中該位元線對中的第一個稱為一位元線真(bit line true，BLT)，另一個則稱為一位元線補數(bit line complement，BLC)。單一電晶體的閘極被一字元線(WL)所控制。
列錘(row hammer)是一個安全問題，源自於DRAM的意外和不良副作用，其中記憶體單元透過洩漏電荷在彼此之間進行電性相互作用，可能會改變原始記憶體存取中未定址的附近記憶體列(字元線)的內容。列錘可以由特定的記憶體存取模式觸發，該模式會多次快速啟動相同的記憶體列(字元線)。因此，連接到相鄰字元線的記憶體單元洩漏電荷並且難以透過隨後的週期性更新週期保持原始內容。一惡意操作者可以利用列錘效應改變附近記憶體列的內容，導致元件故障。因此，需要開發一種保護記憶體(特別是其字元線)的方法來緩解所描述的問題。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括多條字元線、一亂數產生器、一計數器以及一控制器。該亂數產生器經配置以接收一第一字元線的一位址和一第一被存取的字元線的一位址，其中該第一字元線和該第一被存取的字元線的相鄰字元線在一第一更新週期期間進行更新。該亂數產生器包括一第一邏輯閘、第二邏輯閘以及一開關。該第一邏輯閘經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第一輸出。該第二邏輯閘經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第二輸出。該開關電性耦接該第一邏輯閘與該第二邏輯閘，用以選擇該第一輸出與該第二輸出其中之一為一第一數。該計數器電性耦接到該亂數產生器，且該計數器經配置以接收該第一數並從該第一數開始倒數。該控制器經配置以當該計數器從該第一數字倒數到零時即獲得正在被存取的一第二被存取的字元線的一位址，以及在一第二更新週期期間更新該第二被存取的字元線的相鄰字元線。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括多條字元線、一亂數產生器、一計數器、一位址暫存器以及一控制器。該亂數產生器經配置以接收一第一字元線的一位址和一第一被存取的字元線的一位址，其中該第一字元線和該第一被存取的字元線的相鄰字元線在一第一更新週期期間進行更新。該亂數產生器包括一第一邏輯閘、一第二邏輯閘以及一開關。該第一邏輯閘經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第一輸出。該第二邏輯閘經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第二輸出。該開關電性耦接該第一邏輯閘與該第二邏輯閘，用以選擇該第一輸出與該第二輸出其中之一為一第一數。該計數器電性耦接到該亂數產生器，並經配置以接收該第一數並從該第一數開始倒數。該位址暫存器電性耦接至該計數器，並經配置以儲存當該計數器倒數至零時為有效的一第二被存取的字元線的一位址。該控制器經配置以存取該位址暫存器以獲得該第二被存取的字元線的該位址，並在一第二更新週期期間保護該第二被存取的字元線的相鄰字元線。
本揭露之另一實施例提供一種記憶體元件的保護方法，其中該記憶體元件包括多個字元線。該保護方法包括藉由一第一邏輯閘根據一第一字元線的一位址和一第一被存取的字元線的一位址而產生一第一輸出，其中該第一字元線和該第一被存取的字元線的相鄰字元線在一第一更新週期期間進行更新；藉由一第二邏輯閘根據該第一字元線的該位址和該第一被存取的字元線的該位址產生一第二輸出；藉由一多工器響應於一選擇訊號來選擇該第一輸出和該第二輸出其中一個為一第一數；藉由一計數器從該第一數開始倒數；當該計數器計數至零時，藉由一控制器取得正在存取的一第二被存取的字元線的一位址；以及在該第二更新週期期間更新一第二受保護字元線，其中該第二受保護字元線與該第二被存取的字元線相鄰。
本揭露的實施例提供了一種具有用於選擇和保護易受攻擊的字元線的保護電路的記憶體元件。具體地，記憶體元件的保護電路可以保護字元線(記憶體單元)免受列錘。為了觸發列錘，惡意操作者會快速啟動相同的記憶體列，導致相鄰未啟動的記憶體列上的電荷可能洩漏。本保護電路提供一亂數產生器和一計數器，以隨機選擇並保護一可能被攻擊的記憶體列。該計數器可以經配置以從該亂數產生器所產生的一亂數開始倒數。當該計數器達到零時，可以獲得被啟動的記憶體列的位址。換句話說，記憶體列是從更新週期之間所啟動的記憶體列中進行選擇的。在這種情況下，選擇池包括在更新週期之間所啟動的記憶體列。該亂數產生器可以根據最後更新的字元線位址和最後存取的字元線(所選擇的可能被攻擊的字元線)的位址來產生亂數，以便增加亂數的不可預測性。具體地，該亂數產生器可以包括一個或多個邏輯閘，其根據上一個更新週期中的更新字元線位址和目標字元線位址來產生亂數。該亂數產生器還可以包括一開關，用於在邏輯閘的輸出中選擇要輸出到該計數器的亂數，使得該亂數產生器所產生的數更難以預測。
另外，為了避免該亂數產生器所產生的亂數超過更新週期之間的最大啟動次數，該數值調整器(number trimmer)將亂數修改為從零到一預定數(即，更新週期之間的最大啟動次數)的範圍。由於與啟動的記憶體列相鄰的記憶體列更容易受到列錘效應的影響，因此它們將在隨後的更新週期中受到保護。
一般情況下，觸發列錘的啟動量是無法在兩個更新週期內完成的。舉例來說，具有8192列的一記憶體元件在更新週期之間可以有大約170次啟動，並且在同一列中觸發列錘的啟動量可以是10000或更多。因此，在每個更新週期中保護額外的易受攻擊的記憶體列可以消除列錘問題。此外，該記憶體元件可以包括一數值調整器電路，以確定用於在選擇其中一個儲存列的亂數是否超過更新週期之間的最大啟動量(即，在這種情況下為170)，然後將亂數減少到0到170的範圍，提高記憶體元件的安全性和效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
應當理解，在本揭露的描述中，使用的術語「大約」(about)改變本揭露的成分、組成或反應物的數量，意指例如藉由用於製備濃縮物或溶液的典型測量以及液體處理程序而可能發生的數量變化。再者，在測量程序中的疏忽錯誤、用於製造組合物或實施方法之成分的製造、來源或純度的差異等可能會導致變化。在一方面，術語「大約」(about)是指在報告數值的10％以內。在另一個方面，術語「大約」(about)是指在報告數值的5％以內。進而，在另一方面，術語「大約」(about)是指在所報告數值的10、9、8、7、6、5、4、3、2或1％以內。
圖1是示意圖，例示本揭露一些實施例的記憶體元件1。記憶體元件1可以包括多個記憶體單元11的一陣列、多個感測放大器12、一列位址解碼器131和一行位址解碼器132。在一些實施例中，記憶體元件1可以是一DRAM。
請參考圖1，記憶體單元11的陣列可以包含多個列和行。每行記憶體單元可以共用一條位元線或一對位元線。每列記憶體單元可以共用一條字元線。在一些實施例中，單一記憶體單元可以包括一電容器和一電晶體，並且經配置以在其中儲存資料(data)的一位元。電容器的充電狀態(充電或放電)可確定記憶體單元是否儲存「1」或「0」作為二進位值。
在一些實施例中，應用於一矩陣的記憶體單元11的陣列的記憶體位址可以表示為列位址和行位址，其由列位址解碼器131和行位址解碼器132進行處理。當列位址解碼器131選擇一特定列(例如，記憶體列114)用於一讀取操作(此選擇也稱為列啟動)時，來自特定列中的所有記憶體單元的位元可傳送到感測放大器12中。在一些實施例中，一個感測放大器12用於每行記憶體單元來暫時保存資料。在一些實施例中，行位址解碼器132可以從其中一個感測放大器12選擇準確的位元。在一些實施例中，感測放大器12可以經配置以響應於讀/寫訊號R/W來接收或發送資料。寫入操作以類似的方式對位址進行解碼，但可以重寫整列以更改一單個位元的值。
由於將資料位元儲存在具有一自然放電率的電容器中，儲存在記憶體單元11中的狀態可能隨著時間的推移而遺失，因此需要週期性地重寫所有記憶體單元，這是一個稱為更新的程序，以便保存儲存在記憶體單元上的資訊。每個記憶體更新週期可以更新一列或多列記憶體單元，並且所有記憶體單元可以在一連續的週期內重複更新。記憶體更新可以透過多種類型來完成。在一些實施例中，記憶體更新可以透過不同模式的訊號來進行，例如列地址選通(RAS)更新、列地址選通之前的行地址選通(CAS-before-RAS)更新(也稱為簡稱CBR更新），還有隱藏更新。
為了觸發列錘，可以高頻率和高量地啟動相同的記憶體列111。當記憶體列111的啟動頻率和啟動量夠大時，未啟動的鄰近記憶體列112和113上的電荷可能會洩漏，因此儲存在其中的資料/內容可能會遺失。
本保護電路提供一亂數產生器和一計數器(其詳細描述請參閱圖3)，以隨機選擇並保護一可能的記憶體列。計數器可以經配置以從亂數產生器所產生的一亂數開始倒數。當計數器減至零時，即可獲得已啟動的記憶體列(例如記憶體列111)的一位址。換句話說，記憶體列是從更新週期之間所啟動的記憶體列中進行選擇的。與啟動的記憶體列111相鄰的附近的記憶體列112和113更有可能遭受列錘效應，因此它們將在後續的更新週期中受到保護。在一些實施例中，記憶體列112和113以及一計畫更新記憶體列114可以在隨後的更新週期中進行更新。
圖2是示意圖，例示本揭露一些實施例的記憶體元件2。請參考圖2，記憶體元件2可以包括記憶體單元21的一陣列、一控制器22、一亂數產生器23、一計數器24、一位址暫存器25和一數值調整器26。在一些實施例中，記憶體元件2可以是一動態隨機存取記憶體(DRAM)。
在一些實施例中，記憶體單元21的陣列可以包含多個字元線。在一些實施例中，記憶體單元21的陣列可以包括正被存取的一可能目標字元線211，即列錘目標、與可能目標字元線211相鄰的兩條相鄰字元線212和213、以及一普通字元線214。普通字元線214可以位於記憶體單元21的陣列中的任何位置。舉例來說，普通字元線214可以是邊緣字元線或被兩個字元線夾在中間的字元線。在一實施例中，普通字元線214可以與可能目標字元線211分開。在另一實施例中，普通字元線214可以鄰近可能目標字元線211(圖未示)。
控制器22可以經配置以在一第一更新週期期間透過提供一更新訊號RS來更新至少一個字元線。在一些實施例中，更新訊號RS可以由控制器22本身基於一時脈訊號而產生。在另一實施例中，控制器22可以經配置以響應於一更新訊號RS在一第一更新週期期間更新至少一個字元線。在這樣的實施例中，控制器22可以從其他元件(圖未示)接收更新訊號RS。在一些實施例中，更新訊號RS可以是RAS更新指令或CBR更新指令。控制器22可經配置以在一個更新週期期間更新一條或多條字元線。在一些實施例中，控制器22可以經配置以同時更新一條、兩條、三條、四條或更多條字元線。在一些實施例中，控制器22可以經配置以逐週期地更新所有記憶體單元21的陣列。在一些實施例中，控制器22可以經配置而以一預定模式(即，一更新模式)更新所有記憶體單元21的陣列。
亂數產生器23可以經配置以產生一第一數23A。第一數23A可以是一正整數。在一些實施例中，第一數23A可以是二進位的。第一數23A可以由具有多於2位元的二進位序列來表示。舉例來說，第一數23A可以由8位元的二進位序列來表示。也就是說，第一數23A可以是0至255範圍內的數值。在其他實施例中，第一數23A可以多於或少於8位元。
亂數產生器23可以經配置以接收在前一更新週期中更新的字元線Add CBR的一位址以及被存取的字元線Add LRH的一位址，即位於前一更新週期中的可能目標列錘字元線。在一些實施例中，亂數產生器23可經配置以根據字元線Add CBR(例如，字元線214)的位址以及被存取的字元線Add LRH(例如，字元線211)的位址而產生第一數23A。
在一些實施例中，字元線Add CBR的位址和被存取的字元線Add LRH的位址均可以由具有4位元的十六進位序列來表示。由具有4位元的十六進位序列所表示的字元線的位址可以被轉換為具有16位元的二進位序列。
請參考圖2，亂數產生器23可以包含一個或多個邏輯閘231和232以及一開關235。在一些實施例中，邏輯閘231和232可以包括不同類型的邏輯閘。邏輯閘231和232可以包括OR閘、AND閘、NOR閘、NAND閘、XOR閘、XNOR閘等。舉例來說，邏輯閘231可以是XOR閘，邏輯閘231可以是AND閘。
邏輯閘231可以有接收字元線Add CBR的位址的一第一輸入端、接收被存取的字元線Add LRH的位址的一第二輸入端、以及輸出一第一輸出S231的一輸出端。邏輯閘231可以經配置以根據字元線Add CBR的位址和被存取的字元線Add LRH的位址來產生第一輸出S231。在一些實施例中，邏輯閘231可以經配置以根據字元線Add CBR的位址的一部分和被存取的字元線Add LRH的位址的一部分來產生第一輸出S231。
邏輯閘232可以有接收字元線Add CBR的位址的一第一輸入端、接收被存取的字元線Add LRH的位址的一第二輸入端、以及輸出一第二輸出S232的一輸出端。邏輯閘232可經配置以根據字元線Add CBR的位址和被存取的字元線Add LRH的位址來產生第二輸出S232。在一些實施例中，邏輯閘232可以經配置以根據字元線Add CBR的位址的一部分和被存取的字元線Add LRH的位址的一部分來產生第二輸出S232。
在一些實施例中，邏輯閘231的第一輸入端可以連接至邏輯閘232的第一輸入端，以接收字元線Add CBR的位址。邏輯閘231的第二輸入端可連接至邏輯閘232的第二輸入端，以接收被存取的字元線Add LRH的位址。
儘管邏輯閘231和232接收相同的輸入，即字元線Add CBR的位址和被存取的字元線Add LRH的位址，但是由於邏輯閘231和232可以包括具有不同計算的不同類型的邏輯閘，所以第一輸出S231和第二輸出S232可以不同。
在一些實施例中，當字元線Add CBR的位址以4位的十六進位序列表示時，輸入到亂數產生器23的字元線Add CBR的位址的該部分可以是2位元，即總位元長度的一半。在其他實施例中，字元線Add CBR的位址的該部分可以是最後2位元，而與總位元長度無關。在一些實施例中，可以將十六進位的字元線Add CBR的位址轉換為二進位。在一些實施例中，字元線Add CBR的位址的十六進位的2位元可以轉換為二進位的8位元。
在一些實施例中，當被存取的字元線Add LRH的位址以4位元的十六進位序列表示時，被存取的字元線Add LRH的位址中輸入到亂數產生器23的部分可以是2位元，即，總位元長度。在其他實施例中，被存取的字元線Add LRH的位址的該部分可以是最後2位元，而與總位元長度無關。在一些實施例中，被存取的字元線Add LRH的十六進位的位址可以轉換為二進位。在一些實施例中，存取位元線Add LRH的位址的十六進位的2位元可以轉換為二進位的8位元。
輸入到亂數產生器23(例如邏輯閘231和232)的字元線Add CBR的該部分和被存取的字元線Add LRH的該部分可以具有相同的位元長度。在一些實施例中，輸入到亂數產生器23的字元線Add CBR的位元和被存取的字元線Add LRH的位元可以根據記憶體陣列的大小來決定。
在一些實施例中，開關235可以電性耦接到邏輯閘231和232。開關235可以連接到邏輯閘231的輸出端。開關235可以連接到邏輯閘232的輸出端。也就是說，開關235可以經配置以接收第一輸出S231和第二輸出S232。在一些實施例中，開關235可以經配置以選擇第一輸出S231和第二輸出S232其中的一個作為第一數23A，即亂數產生器23的輸出。在一些實施例中，第一數23A是從第一輸出S231和第二輸出S232中進行選擇的，因此可以增加不可預測性。
在一些實施例中，開關235經配置以響應於一選擇訊號S0在第一輸出S231和第二輸出S232之間進行選擇。在一些實施例中，開關235可以是一多工器(MUX)。舉例來說，開關235可以是2對1多工器。在其他實施例中，開關235可以是其他適當的元件。
在一些實施例中，在每個更新週期中，開關235可以經配置以響應於選擇訊號S0依序選擇第一輸出S231和第二輸出S232為第一數23A。在另一實施例中，在每個更新週期中，開關235可經配置以響應於選擇訊號S0而隨機選擇第一輸出S231和第二輸出S232為第一數23A。在一些實施例中，選擇訊號S0可以由控制器22基於一時脈訊號而產生。在另一實施例中，開關235可以從其他元件(圖未示)接收選擇訊號S0。
在一些實施例中，亂數產生器23可以耦接到計數器24。亂數產生器23可以透過數值調整器26而連接到計數器24。在另一實施例中，亂數產生器23可以繞過數值調整器26(圖未示)連接到計數器24。
亂數產生器23可以經配置以響應於字元線Add CBR的位址和被存取的字元線Add LRH的位址來產生一亂數(即，第一數23A)。儘管可以根據更新模式預先確定字元線Add CBR，但是可以從記憶體陣列中隨機選擇被存取的字元線Add LRH。因此，第一數23A可能更難以預測。因此，可以改善記憶體元件2的安全性。
數值調整器26可以連接到亂數產生器23並且經配置以接收第一數23A。數值調整器26可以是將第一數23A減少到小於一臨界值的一電路。在一些實施例中，數值調整器26可經配置以根據第一數23A而產生一修改後的第一數23B(或一第二數23B)。在一些實施例中，當第一數量23A大於一第一預定數時，數值調整器26可以將第一數23A修改為修改後的第一數23B。在一些實施例中，第一預定數為更新週期之間的最大存取數(其詳細描述可參考圖3)。修改後，修改後的第一數23B小於第一預定數。修改後的第一數23B可以小於第一數23A。
在討論圖2A和2B所示的記憶體元件2A和2B之前，將根據圖3、圖3A、圖3B和圖3C詳細說明記憶體元件2在更新週期期間所執行的操作。
圖3是示意圖，例示本揭露一些實施例沿著時間軸在更新週期之間的字元線的啟動。
請參考圖3，沿著時間軸(即，x軸)，一時間段T CBR位於一第一更新週期CBR與一第二更新週期CBR+1之間。在一些實施例中，第二更新週期CBR+1緊接著第一更新週期CBR。在一些實施例中，第一更新週期CBR和第二更新週期CBR+1中的每一個可以包括用於更新作業的一時段以及一閒置時段。這裡所述的閒置時段是指從更新週期CBR開始到更新週期CBR+1開始之間的等待時間。因此，時間段T CBR可以是從第一更新週期CBR的起點到第二更新週期CBR+1的起點。
在一些實施例中，在第一更新週期CBR與第二更新週期CBR+1之間發生N次啟動(act_1、act_2、act_3、...、act_N-1、act_N)。每個啟動act_1、act_2、act_3、act_N-1和act_N表示對一字元線的一存取。時間段T act是在兩次啟動之間的。舉例來說，時間段T act可以在啟動act_1和act_2之間。在一些實施例中，時間段T act可以是存取一字元線(例如第一啟動act_1)的最小必要時間。
為了清楚闡述本揭露，以具有8k條字元線的記憶體陣列為例。記憶體陣列可以包括8192條字元線。字元線的位址可以由十六進位序列表示，例如用4位元。在一些實施例中，更新所有字元線(即，8192條字元線)的時間可以是64ms。此時，更新一條字元線所需的時間段T CBR可以計算為64ms/8192，因此時間段T CBR為7.8125μs。換句話說，對於總共8k條字元線，從第一更新週期的起點到第二更新週期的起點的時間段T CBR可以是7.8125μs。假設時間段T act為45.75ns，則更新週期之間的最大存取次數N max可以根據公式 來計算。因此，最大存取次數N max可以為7.8125μs/45.75ns＝170.765≈170，即圖3中的次數N為170。在該實施例中，在更新週期之間可以存取170條字元線。據此，計數器24接收到的第一數23A可被調變至低於一預定數(例如，在本實施例中為170)。
在一些實施例中，第一數23A可以小於一預定數，該預定數與用於存取字元線的時間段T act以及第一更新週期CBR和第二更新週期CBR+1之間的時間段T CBR相關聯。在一些實施例中，計數器24可以經配置以當第一數23A大於該預定數時則重置初始值。舉例來說，計數器24的初始值可以重置為零或小於該預定數的一常數。因此，計數器24可以從0到該預定數(即更新週期之間的最大存取次數)範圍內的初始值開始倒數，且當遞減至零時，可以選擇在隨後的更新週期期間保護字元線。
請再參考圖2，修改後的第一數23B可以以與第一數23A相同的形式來表示。在一些實施例中，第一數和修改後的數都可以是二進位的。舉例來說，如果第一數23A由具有8位的二進位序列表示，則修改後的第一數23B也由具有8位的二進位序列表示。在一些實施例中，第一數23A可以以具有Bit7、Bit6、Bit5、Bit4、Bit3、Bit2、Bit1和Bit0的二進位序列來表示。修改後的第一個數23B可以以具有Bit7'、Bit6'、Bit5'、Bit4'、Bit3'、Bit2'、Bit1'和Bit0'的二進位序列來表示。
第一數23A和修改後的第一數23B之間的差異可以是二進位序列的一個位元。舉例來說，第一數23A的一最高有效位元(msb)可以與修改後的第一數23B的最高有效位元不同。即，修改後的第一數23B的Bit7'與第一數23A的Bit7不同。在一些實施例中，修改後的第一數23B的Bit6'至Bit0'可以與第一數23A的Bit6至Bit0相同。在另一實施例中，修改後的第一數23B可以由數值調整器26重置為零。因此，修改後的第一數23B的Bit7'至Bit0'是邏輯「0」。
反之，當第一數23A小於該第一預定數時，數值調整器26不會對第一數23A採取任何動作。在這種情況下，修改後的第一數23B將與原始第一數23A相同。
計數器24可以電性耦接到亂數產生器23和數值調整器26。在一些實施例中，計數器24可以透過數值調整器26電性耦解到亂數產生器23。計數器24可以經配置以接收修改後的第一數23B作為計數器24的一初始值。即，計數器24可以從該初始值(即，修改後的第一個數23B)開始倒數。在一個實施例中，當第一數23A小於該第一預定數時，修改後的第一數23B與第一數23A相同，且計數器24從修改後的第一數23B遞減，即第一數23A。在另一實施例中，當第一數23A大於該第一預定數時，將第一數23A修改為小於該第一預定數的修改後的第一數23B，且計數器24從與第一數23A不同的修改後的第一數23B遞減。
在一些實施例中，計數器24經配置以響應於從控制器22接收到的更新訊號RS而開啟。換句話說，計數器24可以經配置以響應於更新訊號RS而開始倒數。計數器24可以經配置以從初始值遞減，初始值即第一數23A或修改後的第一數23B。
在一些實施例中，計數器24可以經配置以響應於指示對其中一個字元線的一存取的一存取訊號而遞減。
位址暫存器25可以電性耦接至計數器24。位址暫存器25可以經配置以取得當計數器24遞減至零時有效的第一字元線211(或可能目標字元線211)的位址，並且儲存該位址。
圖3A是示意圖3A，例示本揭露一些實施例沿著時間軸在更新週期CBR與CBR+1之間的每次啟動時所存取的字元線位址。
請參考圖3A，在每次啟動act_1、act_2、act_3、act_4、...和act_N時存取字元線位址WL1。在這種情況下，無論計數器24的初始值為何，位址暫存器25都儲存被存取次數最多的字元線位址WL1。換句話說，字元線位址WL1最有可能成為惡意操作者的目標。因此，選擇與待保護的字元線位址WL1相鄰的字元線可以防止列錘。
圖3B是示意圖3B，例示本揭露一些實施例沿著時間軸在更新週期CBR與CBR+1之間的每次啟動時所存取的字元線位址。
請參考圖3B，在啟動act_1時存取字元線位址WL1。在啟動act_2處存取字元線位址WL2。在啟動act_3處存取字元線位址WL1。在啟動act_4處存取字元線位址WL2。在啟動act_N時存取字元線位址WL2。即，僅存取字元線位址WL1和WL2。在這種情況下，無論計數器24的初始值為何，位址暫存器25都儲存存取次數最多的字元線位址WL1或WL2。在一些實施例中，字元線位址WL1和WL2被攻擊的可能性均為50％。換句話說，字元線位址WL1和WL2最有可能成為攻擊者的目標。因此，選擇與字元線位址WL1或WL2相鄰的字元線進行保護可以防止列錘。
圖3C是示意圖3C，例示本揭露一些實施例沿著時間軸在更新週期CBR與CBR+1之間的每次啟動時所存取的字元線位址。
請參考圖3C，在啟動act_1時存取字元線位址WL1。在啟動act_2處存取字元線位址WL2。在啟動act_3處存取字元線位址WL3。在啟動act_4處存取字元線位址WL1。在啟動act_N-1時存取字元線位址WL2。在啟動act_N時存取字元線位址WL3。在一些實施例中，字元線位址WL1、WL2和WL3被重複地依序存取。即，在更新週期之間僅存取字元線位址WL1、WL2和WL3。在這種情況下，位址暫存器25儲存字元線位址WL1、WL2和WL3其中之一。在一些實施例中，字元線位址WL1、WL2和WL3被攻擊的可能性可以是大約33.33％。換句話說，字元線位址WL1、WL2和WL3最有可能成為惡意操作者的目標。因此，選擇與字元線位址WL1、WL2或WL3相鄰的字元線進行保護可以防止列錘。
請參考圖3A到圖3C，可以從在兩個更新週期期間有效的那些字元線中隨機選擇要保護的字元線的位址。字元線是從更新週期之間啟動的字元線中進行選擇的。在這種情況下，選擇池包括在更新週期之間啟動的字元線。
請往回參考圖2，控制器22可以經配置以在第二更新週期期間存取位址暫存器25以獲得第一字元線的位址並保護第二字元線212/213(即，相鄰的字元線212或213)。為了保護第二字元線212/213，控制器可以經配置以響應於更新訊號RS在第二更新週期期間更新第二字元線212/213。在一些實施例中，第二更新週期在第一更新週期之後。舉例來說，第二更新週期可以是第一更新週期的後續更新週期。在一些實施例中，第二字元線212/213與第一字元線211相鄰。
控制器22可經配置以在一個更新週期期間更新一條或多條字元線。在一些實施例中，控制器22可以經配置以同時更新一條、兩條、三條、四條或更多字元線。控制器22可以經配置以在同一更新週期期間更新相鄰的字元線212和213。在一些實施例中，除了第二字元線212/213之外，控制器22還可以經配置以響應於更新訊號RS在第二更新週期期間更新一第三字元線214，其中第三字元線214的位址與第一字元線211的位址分開。
在一些實施例中，控制器22可以經配置以更新與可能目標字元線211相鄰的一個字元線以及與可能目標字元線211分開的另一字元線。舉例來說，字元線212和字元線214可以在第二更新週期期間進行更新。在一些實施例中，在一個更新週期中，控制器22可以經配置以根據由亂數產生器23和計數器24所確定的預定更新模式來更新一條普通字元線(例如字元線214)和一條高風險字元線(例如字元線212和213)。也就是說，在一個更新週期中，可以同時更新至少一條普通更新字元線和具有高列錘效應風險的至少一條字元線。
在本揭露中，當計數器24遞減至零時，可以得到啟動的第一字元線211(或可能目標字元線211)的位址。在這種情況下，可以從在兩個更新週期期間有效的那些字元線中隨機選擇要保護的字元線的位址。另外，數值調整器26將第一數23A修改為從零到第一預定數的範圍，以避免第一數23A超過更新週期之間的最大啟動次數。
圖2A是示意圖，例示本揭露一些實施例的記憶體元件2A。圖2A的記憶體元件2A與圖2的記憶體元件2類似，除了圖2A的記憶體元件2A包括一亂數產生器23'，而亂數產生器23'包括三個邏輯閘231、232和233。
請參考圖2A，亂數產生器23'可以包括邏輯閘231、232和233以及一開關235'。在一些實施例中，邏輯閘231、232和233可以包括不同類型的邏輯閘。邏輯閘231、232和233可以包括OR閘、AND閘、NOR閘、NAND閘、XOR閘、XNOR閘等。舉例來說，邏輯閘231可以是XOR閘。邏輯閘232可以AND閘。邏輯閘233可以是OR閘。
圖2A中的邏輯閘231和232的佈置與圖2中的類似。在一些實施例中，邏輯閘233可以具有接收字元線Add CBR的位址的一第一輸入端、接收被存取的字元線Add LRH的位址的一第二輸入端、以及輸出一第三輸出S233的一輸出端。邏輯閘233可以經配置以根據字元線Add CBR的位址和被存取的字元線Add LRH的位址來產生第三輸出S233。在一些實施例中，邏輯閘233可以經配置以根據字元線Add CBR的位址的一部分和被存取的字元線Add LRH的位址的一部分來產生第三輸出S233。在一些實施例中，邏輯閘233的操作可以類似邏輯閘231或232的操作。
在一些實施例中，邏輯閘231的第一輸入端、邏輯閘232的第一輸入端和邏輯閘233的第一輸入端可以連接，以接收字元線Add CBR的位址。邏輯閘231的第二輸入端、邏輯閘232的第二輸入端和邏輯閘233的第二輸入端可以連接，以接收所存取的字元線Add LRH的位址。
儘管邏輯閘231、232和233接收相同的輸入，即字元線Add CBR的位址和被存取的字元線Add LRH的位址，但是第一輸出S231、第二輸出S232和第三輸出S233可以因為不同類型的邏輯閘具有不同的計算而不同。
在一些實施例中，開關235'可以電性耦接到邏輯閘231、232和233。開關235'可以連接到邏輯閘231、232和233的輸出端。也就是說，開關235'可以經配置以接收第一輸出S231、第二輸出S232和第三輸出S233。在一些實施例中，開關235'可以經配置以選擇第一輸出S231、第二輸出S232和第三輸出S233的其中一個作為第一數23A，即亂數產生器23的輸出。在一些實施例中，第一數23A是在第一輸出S231、第二輸出S232和第三輸出S233中所選擇的，因而增加了不可預測性。
在一些實施例中，開關235'經配置以響應於一選擇訊號S0和S1在第一輸出S231、第二輸出S232和第三輸出S233之間進行選擇。在一些實施例中，開關235'可以是一多工器(MUX)。舉例來說，開關235'可以是3對1多工器或4對1多工器。在其他實施例中，開關235'可以是其他適當的元件。
在一些實施例中，在每個更新週期中，開關235'可經配置以響應於選擇訊號S0和S1依序選擇第一輸出S231、第二輸出S232和第三輸出S233為第一數23A。在另一個實施例中，在每個更新週期中，開關235'可以經配置以響應於選擇訊號S0和S1隨機選擇第一輸出S231、第二輸出S232和第三輸出S233為第一數23A。在一些實施例中，選擇訊號S0和S1可以由控制器22基於一時脈訊號而產生。在另一實施例中，開關235'可以從其他元件(圖未示)接收選擇訊號S0和S1。
圖2B是示意圖，例示本揭露一些實施例的記憶體元件2B。圖2B的記憶體元件2B類似圖2A的記憶體元件2A，除了圖2B的記憶體元件2B包括一亂數產生器23''，亂數產生器23''包括四個邏輯閘231、232、233和234。
請參考圖2B，亂數產生器23''可以包括邏輯閘231、232、233和234以及一開關235''。在一些實施例中，邏輯閘231、232、233和234可以包括不同類型的邏輯閘。邏輯閘231、232、233和234可以包括OR閘、AND閘、NOR閘、NAND閘、XOR閘、XNOR閘等。舉例來說，邏輯閘231可以是XOR閘。邏輯閘232可以是AND閘。邏輯閘233可以是OR閘。邏輯閘234可以是NOR閘。
圖2B中的邏輯閘231、232和233的佈置與圖2A中的類似。在一些實施例中，邏輯閘234可以具有接收字元線Add CBR的位址的一第一輸入端、接收被存取的字元線Add LRH的位址的一第二輸入端、以及輸出一第四輸出S234的一輸出端。邏輯閘234可經配置以根據字元線Add CBR的位址和被存取的字元線Add LRH的位址來產生第四輸出S234。在一些實施例中，邏輯閘234可以經配置以根據字元線Add CBR的位址的一部分和被存取的字元線Add LRH的位址的一部分來產生第四輸出S234。在一些實施例中，邏輯閘234的操作可以與邏輯閘231、232或233的操作類似。
在一些實施例中，邏輯閘231的第一輸入端、邏輯閘232的第一輸入端、邏輯閘233的第一輸入端和邏輯閘234的第一輸入端可以連接，以接收字元線Add CBR的位址。邏輯閘231的第二輸入端、邏輯閘232的第二輸入端、邏輯閘233的第二輸入端和邏輯閘234的第二輸入端可以連接，以接收被存取的字元線Add LRH的位址。
儘管邏輯閘231、232、233和234接收相同的輸入，即字元線Add CBR的位址和被存取的字元線Add LRH的位址，但是第一輸出S231、第二輸出S232、第三輸出S233和第四輸出S234可以因為不同類型的邏輯閘具有不同的計算而不同。
在一些實施例中，開關235''可以電性耦接到邏輯閘231、232、233和234。開關235''可以連接到邏輯閘231、232、233和234的輸出端。也就是說，開關235''可以經配置以接收第一輸出S231、第二輸出S232、第三輸出S233和第四輸出S234。在一些實施例中，開關235''可以經配置以選擇第一輸出S231、第二輸出S232、第三輸出S233和第四輸出S234的其中一個作為第一數23A，即亂數產生器23的輸出。在一些實施例中，第一數23A是在第一輸出S231、第二輸出S232、第三輸出S233和第四輸出S234中進行選擇的，增加了其不可預測性。
在一些實施例中，開關235''經配置以響應於選擇訊號S0和S1在第一輸出S231、第二輸出S232、第三輸出S233和第四輸出S234之間進行選擇。在一些實施例中，開關235''可以是一多工器(MUX)。舉例來說，開關235''可以是4對1多工器。在其他實施例中，開關235''可以是其他適當的元件。
在一些實施例中，在每個更新週期中，開關235''可經配置以響應於選擇訊號S0和S1依序選擇第一輸出S231、第二輸出S232、第三輸出S233和第四輸出S234為第一數23A。在另一實施例中，在每個更新週期中，開關235''可經配置以響應於選擇訊號S0和S1，隨機選擇第一輸出S231、第二輸出S232、第三輸出S233和第四輸出S234為第一數23A。在一些實施例中，選擇訊號S0和S1可以由控制器22基於一時脈訊號而產生。在另一實施例中，開關235''可以從其他元件(圖未示)接收選擇訊號S0和S1。
根據本揭露的一些實施例，圖4A到圖4D例示圖2B中的記憶體元件2B的亂數產生器23''的開關235''在每個更新週期中依序選擇第一輸出S231、第二輸出S232、第三輸出S233和第四輸出S234的範例情況。
圖4A是示意圖4A，例示本揭露一些實施例沿著時間軸顯示更新週期CBR與CBR+1之間所存取的字元線位址、以及每個更新週期中的更新字元線位址Add CBR、列錘目標字元線位址Add LRH和初始倒數數值CDN。
請參考圖4A，在啟動act_1處存取為1235的字元線位址WL。在啟動act_2處存取為0021的字元線位址WL。在啟動act_3處存取為1235的字元線位址WL。在啟動act_59處存取為1235的字元線位址WL。在啟動act_60處存取為0021的字元線位址WL。在啟動act_N-1處存取為1235的字元線位址WL。在啟動act_N時存取為0021的字元線位址WL。即，僅存取為1235和0021的兩個字元線位址。在一些實施例中，圖4A中的字元線位址由具有4位元的十六進位序列表示。換句話說，十六進位為1235的字元線位址WL可以相當於十進位的4661，並且相當於二進位的0001001000110101。十六進位為0021的字元線位址WL可以相當於十進位的33，以及二進位的0000000000100001。
在更新週期CBR中，更新字元線位址AddCBR可以是例如1ABC。當更新週期CBR為初始更新週期時，沒有先前的更新週期，因此可能的目標列錘字元線位於位址Add LRH(在先前的更新週期中)可以為0000。十六進位為1ABC的字元線位址WL相當於十進位的6844，相當於0001101010111100。如圖2B所討論的，亂數產生器23''可以經配置以響應於十六進位的更新字元線位址Add CBR和列錘目標字元線位址Add LRH的最後2位元來產生第一數23A。
響應於更新字元線位址Add CBR的最後2位元為BC且列錘目標字元線位址Add LRH的最後2位元為00，根據邏輯閘231的操作，第一輸出S231 hex可以為BC(例如，XOR)。在一些實施例中，第一輸出S231 hex=BC可以等於第一輸出S231 dec=188。
響應於更新字元線位址Add CBR的最後2位元為BC且列錘目標字元線位址Add LRH的最後2位元為00，根據邏輯閘232的操作，第二輸出S232 hex可以為00(例如，AND)。在一些實施例中，第二輸出S232 hex=00可以等同於第二輸出S232 dec=0。
響應於更新字元線位址Add CBR的最後2位元為BC且列錘目標字元線位址Add LRH的最後2位元為00，根據邏輯閘233的操作，第三輸出S233 hex可以為BC(例如，OR)。在一些實施例中，第三輸出S233 hex=BC可以等於第三輸出S233 dec=188。
響應於更新字元線位址Add CBR的最後2位元為BC且列錘目標字元線位址Add LRH的最後2位元為00，根據邏輯閘234的操作，第四輸出S234 hex可以為43(例如，NOR)。在一些實施例中，第四輸出S234 hex=43可以等於第四輸出S234 dec=67。
對於第一更新週期CBR，開關235''可以選擇第一輸出S231作為第一數位23A。第一數23A可以是十六進位的BC(十進位的188)，因此超出了第一預定數(例如十進位的171)。在數值調整器26操作之後，第一數23A可重置為零，以成為輸入到計數器24的修改後的第一數23B。因此，初始倒數數值CDN hex(計數器24的初始數值)，即修改後的第一個數字23B，可以是十六進位的3C。在一些實施例中，初始倒數數值CDN hex=3C可以等於初始倒數數值CDN dec=60。在這種情況下，計數器24可以從60開始倒數，並且位址暫存器25可以經配置以獲得在更新週期CBR和CBR+1之間的啟動act_60處存取的字元線位址，即為0021的WL。相應地，在後續的更新週期CBR+1中，列錘目標字元線位址Add LRH將為0021。也就是說，在更新週期CBR+1中可以保護為0021的相鄰的字元線位址(例如為0020或0022的字元線位址)。
在更新週期CBR+1中，更新字元線位址Add CBR可以為1ABD，列錘目標字元線位址Add LRH可以為0021。十六進位的1ABD的字元線位址WL相當於十進位的6845，相當於0001101010111101。
響應於更新字元線位址Add CBR的最後2位元為BD且列鎚目標字元線位址Add LRH的最後2位元為21，根據邏輯閘231的操作，第一輸出S231 hex可以為9C(例如，XOR)。在一些實施例中，第一輸出S231 hex=9C可以等於第一輸出S231 dec=156。
響應於更新字元線位址Add CBR的最後2位元為BD且列錘目標字元線位址Add LRH的最後2位元為21，根據邏輯閘232的操作，第二輸出S232 hex可以為21(例如，AND)。在一些實施例中，第二輸出S232 hex=21可以等於第二輸出S232 dec=33。
響應於更新字元線位址Add CBR的最後2位元為BD且列錘目標字元線位址Add LRH的最後2位元為21，根據邏輯閘233的操作，第三輸出S233 hex可以為BD(例如，OR)。在一些實施例中，第三輸出S233 hex=BD可以等於第三輸出S233 dec=189。
響應於更新字元線位址Add CBR的最後2位元為BD且列錘目標字元線位址Add LRH的最後2位元為21，根據邏輯閘234的操作，第四輸出S234 hex可以為42(例如，NOR)。在一些實施例中，第四輸出S234 hex=42可以等於第四輸出S234 dec=66。
對於第二更新週期CBR+1，開關235''可以選擇第二輸出S232作為第一個數字23A。第一數23A可以是十六進位的21(十進位的33)，因此小於第一預定數(例如十進位的171)。在不觸發數值調整器26的操作的情況下，第一數23A可以與修改後的第一數23B相同以輸入到計數器24。因此，初始倒數數值CDN hex(計數器24的初始數值)，即修改後的第一數23B，可以是十六進位的21。在一些實施例中，初始倒數數值CDN hex=21可以等於初始倒數數值CDN dec=33。在這種情況下，計數器24可以從33倒數，並且位址暫存器25可以經配置以獲得在更新週期CBR+1和CBR+2之間的啟動act_33處存取的字元線位址(請參考圖4B)。
圖4B是示意圖4B，例示本揭露一些實施例沿著時間軸顯示更新週期CBR+1與CBR+2之間所存取的字元線位址、以及每個更新週期中的更新字元線位址Add CBR、列錘目標字元線位址Add LRH和初始倒數數值CDN。
請參考圖4B，在啟動act_1處存取為1235的字元線位址WL。在啟動act_2處存取為0021的字元線位址WL。在啟動act_3處存取為1235的字元線位址WL。在啟動act_33處存取為1265的字元線位址WL。在啟動act_34處存取為0021的字元線位址WL。在啟動act_N-1處存取為1235的字元線位址WL。在啟動act_N時存取為0021的字元線位址WL。即，僅存取為1235和0021的兩個字元線位址。
在更新週期CBR+1中，更新字元線位址Add CBR可以為1ABD，列錘目標字元線位址Add LRH可以為0021。如圖4A所示，響應於更新字元線位址Add CBR的最後2位元為BD，列錘目標字元線位址Add LRH的最後2位元為21，在更新週期CBR+1中初始倒數數值CDN hex可以為十六進位的21。在一些實施例中，初始倒數數值CDN hex=21可以等於初始倒數數值CDN dec=33。在這種情況下，計數器24可以從33開始倒數，並且位址暫存器25可以經配置以取得在更新週期CBR+1和CBR+2之間的啟動act_33處存取的字元線位址，即WL為1235。因此，在接下來的更新週期CBR+2中，列錘目標字元線位址Add LRH將為1235。也就是說，為1265的相鄰的字元線位址(例如為1234或1236的字元線位址)可以在更新週期CBR+2中受到保護。
在更新週期CBR+2中，更新字元線位址Add CBR可以為1ABE，列錘目標字元線位址Add LRH可以是1235。十六進位的1ABE的字元線位址WL可以相當於十進位的6846，並且相當於0001101010111110。
響應於更新字元線位址Add CBR的最後2位元為BE且列錘目標字元線位址Add LRH的最後2位元為35，根據邏輯閘231的操作，第一輸出S231 hex可以為8B(例如，XOR)。在一些實施例中，第一輸出S231 hex=8B可以等於第一輸出S231 dec=139。
響應於更新字元線位址Add CBR的最後2位元為BE以及列錘目標字元線位址Add LRH的最後2位元為35，根據邏輯閘232的操作，第二輸出S232hex可以為34(例如，AND)。在一些實施例中，第二輸出S232 hex=34可以等於第二輸出S232 dec=52。
響應於更新字元線位址Add CBR的最後2位元為BE且列錘目標字元線位址Add LRH的最後2位元為35，根據邏輯閘233的操作，第三輸出S233 hex可以為BF(例如，OR)。在一些實施例中，第三輸出S233 hex=BF可以等於第三輸出S233 dec=191。
響應於更新字元線位址Add CBR的最後2位元為BE以及列錘目標字元線位址Add LRH的最後2位元為35，根據邏輯閘234的操作，第四輸出S234hex可以為40(例如，NOR)。在一些實施例中，第四輸出S234 hex=40可以等於第四輸出S234 dec=64。
對於第三更新周期CBR+2，開關235''可以選擇第三輸出S233作為第一個數23A。第一數23A可以是十六進位的BF(十進位的191)，因此超過了第一預定數(例如十進位的171)。在數值調整器26操作之後，第一數23A可重置為零，以成為輸入到計數器24的修改後的第一數字23B。因此，初始倒數數值CDN hex(計數器24的初始數值)，即修改後的第一數23B，可以是十六進位的3F。在一些實施例中，初始倒數數值CDN hex=3F可以等於初始倒數數值CDN dec=63。在這種情況下，計數器24可以從63開始倒數，並且位址暫存器25可以經配置以獲得在更新週期CBR+2和CBR+3之間的啟動act_63處存取的字元線位址(請參考圖4C)。
圖4C是示意圖4C，例示本揭露一些實施例沿著時間軸顯示更新週期CBR+2與CBR+3之間所存取的字元線位址、以及每個更新週期中的更新字元線位址Add CBR、列錘目標字元線位址Add LRH和初始倒數數值CDN。
請參考圖4C，在啟動act_1處存取為1235的字元線位址WL。在啟動act_2處存取為0021的字元線位址WL。在啟動act_3處存取為1235的字元線位址WL。在啟動act_63處存取為1235的字元線位址WL。在啟動act_64處存取為0021的字元線位址WL。在啟動act_N-1處存取為1235的字元線位址WL。在啟動act_N時存取為0021的字元線位址WL。即，僅存取為1235和0021的兩個字元線位址。
在更新週期CBR+2中，更新字元線位址Add CBR可以為1ABE，列錘目標字元線位址Add LRH可以是1235。如圖4B所示，響應於更新字元線位址Add CBR的最後2位元為BE，列錘目標字元線位址Add LRH的最後2位元為35，在更新週期CBR+2中初始倒數數值CDN hex可以為十六進位的3F。在一些實施例中，初始倒數數值CDN hex=3F可以等於初始倒數數值CDN dec=63。在這種情況下，計數器24可以從63開始倒數，並且位址暫存器25可以經配置以取得在更新週期CBR+2和CBR+3之間的啟動act_63處存取的字元線位址，即為1235的WL。相應地，在後續的更新週期CBR+3中，列錘目標字元線位址Add LRH也將為1235。也就是說，在更新週期CBR+3中可以保護為1235的相鄰的字元線位址(例如字元線位址1234或1236)。
在更新週期CBR+3中，更新字元線位址Add CBR可以為1ABF，列錘目標字元線位址Add LRH可以是1235。十六進位的1ABF的字元線位址WL可以相當於十進位的6847，並且相當於0001101010111111。
響應於更新字元線位址Add CBR的最後2位元為BF且列錘目標字元線位址Add LRH的最後2位元為35，根據邏輯閘231的操作，第一輸出S231 hex可為8A(例如，XOR)。在一些實施例中，第一輸出S231 hex=8A可以等於第一輸出S231 dec=138。
響應於更新字元線位址Add CBR的最後2位元為BF且列錘目標字元線位址Add LRH的最後2位元為35，根據邏輯閘232的操作，第二輸出S232 hex可以為35(例如，AND)。在一些實施例中，第二輸出S232 hex=35可以等於第二輸出S232 dec=53。
響應於更新字元線位址Add CBR的最後2位元為BF且列錘目標字元線位址Add LRH的最後2位元為35，根據邏輯閘233的操作，第三輸出S233 hex可以為BF(例如，OR)。在一些實施例中，第三輸出S233 hex=BF可以等於第三輸出S233 dec=191。
響應於更新字元線位址Add CBR的最後2位元為BF且列錘目標字元線位址Add LRH的最後2位元為35，根據邏輯閘234的操作，第四輸出S234 hex可以為40(例如，NOR)。在一些實施例中，第四輸出S234 hex=40可以等於第四輸出S234 dec=64。
對於第四更新週期CBR+3，開關235''可以選擇第四輸出S234作為第一個數23A。第一數23A可以是十六進位的40(十進位的64)，因此超過第一預定數(例如十進位的171)。在不觸發數值調整器26的操作的情況下，第一數23A可以與修改後的第一數23B相同，以輸入到計數器24。因此，初始倒數CDN hex(計數器24的初始數值)，即修改後的第一數23B，可以是十六進位的40。在一些實施例中，初始倒數數值CDN hex=40可以等於初始倒數數值CDN dec=64。在這種情況下，計數器24可以從64倒數，並且位址暫存器25可以經配置以取得在更新週期CBR+3和CBR+4之間的啟動act_64處存取的字元線位址(請參考圖4D)。
圖4D是示意圖4D，例示本揭露一些實施例沿著時間軸顯示更新週期CBR+3與CBR+4之間所存取的字元線位址、以及每個更新週期中的更新字元線位址Add CBR、列錘目標字元線位址Add LRH和初始倒數數值CDN。
請參考圖4D，在啟動act_1處存取為1235的字元線位址WL。在啟動act_2處存取為0021的字元線位址WL。在啟動act_3處存取為1235的字元線位址WL。在啟動act_63處存取為1235的字元線位址WL。在啟動act_64處存取為0021的字元線位址WL。在啟動act_N-1處存取為1235的字元線位址WL。在啟動act_N時存取為0021的字元線位址WL。即，僅存取為1235和0021的字元線位址。
在更新週期CBR+3中，更新字元線位址Add CBR可以為1ABF，列錘目標字元線位址Add LRH可以是1235。如圖4C所示，響應於更新字元線位址Add CBR的最後2位元為BF且列錘目標字元線位址Add LRH的最後2位元為35，在更新週期CBR+3中初始倒數數值CDN hex可以為十六進位的40。在一些實施例中，初始倒數數值CDN hex=40可以等於初始倒數數值CDN dec=64。在這種情況下，計數器24可以從64開始倒數，並且位址暫存器25可以經配置以取得在更新週期CBR+3和CBR+4之間的啟動act_64處存取的字元線位址，即為0021的WL。相應地，在後續的更新週期CBR+4中，列錘目標字元線位址Add LRH也將為0021。也就是說，在更新週期CBR+4中可以保護為0021的相鄰的字元線位址(例如為0020或0022的字元線位址)。
在更新週期CBR+4中，更新字元線位址Add CBR可以為1AC0，列錘目標字元線位址Add LRH可以為0021。十六進位的1AC0的字元線位址WL可以相當於十進位的6848，並且相當於0001101011000000。
響應於更新字元線位址Add CBR的最後2位元為C0且列錘目標字元線位址Add LRH的最後2位元為21，根據邏輯閘231的操作，第一輸出S231 hex可以為E1(例如，XOR)。在一些實施例中，第一個輸出S231 hex=E1可以等於第一輸出S231 dec=225。
響應於更新字元線位址Add CBR的最後2位元為C0且列錘目標字元線位址Add LRH的最後2位元為21，根據邏輯閘232的操作，第二輸出S232 hex可以為00(例如，AND)。在一些實施例中，第二輸出S232 hex=00可以等同於第二輸出S232 dec=0。
響應於更新字元線位址Add CBR的最後2位元為C0且列錘目標字元線位址Add LRH的最後2位元為21，根據邏輯閘233的操作，第三輸出S233 hex可以為E1(例如，OR)。在一些實施例中，第三輸出S233 hex=E1可以等於第三輸出S233 dec=225。
響應於更新字元線位址Add CBR的最後2位元為C0且列錘目標字元線位址Add LRH的最後2位元為21，根據邏輯閘234的操作，第四輸出S234 hex可以為1E(例如，NOR)。在一些實施例中，第四輸出S234 hex=1E可以等於第四輸出S234 dec=30。
對於第五更新週期CBR+4，開關235''可以選擇第一輸出S231為第一數23A。第一數23A可以是十六進位的E1(十進位的225)，因此超出了第一預定數(例如十進位的171)。在數值調整器26操作之後，第一數23A可重置為零，以成為輸入到計數器24的修改後的第一數23B。因此，初始倒數數值CDN hex(計數器24的初始數值)，即修改後的第一數23B，可以是十六進位的61。在一些實施例中，初始倒數數值CDN hex＝61可以等於初始倒數數值CDN dec＝97。在這種情況下，計數器24可以從97開始倒數，並且位址暫存器25可以經配置以獲得在更新週期CBR+4和CBR+5之間的啟動act_97處存取的字元線位址(圖未示)。
請參考圖4A到圖4D，可以從在兩個更新週期期間有效的那些字元線中隨機選擇要保護的字元線的位址。在更新週期之間啟動的字元線中選擇字元線。在這種情況下，選擇池包括在更新週期之間啟動的字元線(即，為0021和1235的字元線位址)。
圖5是示意圖，例示本揭露一些實施例包含在記憶體元件中的數值調整器26。數值調整器26是圖2所示的數值調整器26的實施例。數值調整器26經配置以當第一數23A大於第一預定數時重置第一數23A的一最高有效位元(msb)。
請參考圖5，數值調整器26可包括一判斷單元261和一AND閘262。判斷單元261可以經配置以從亂數產生器23接收第一數23A。在一些實施例中，判斷單元261可以經配置以判斷第一數23A是否大於第一預定數，並輸出一判斷結果2610。
AND閘262可以具有連接到亂數產生器23的一個輸入端、連接到判斷單元261的另一個輸入端、以及連接到計數器24的一輸出端。在一些實施例中，AND閘262可以經配置以接收第一數23A的最高有效位元Bit7和判斷結果2610，並響應於第一數23A的最高有效位元Bit7和判斷結果2610產生一AND輸出2620。在一些實施例中，AND閘262可以經配置以將AND輸出2620作為修改後的第一數23B的最高有效位元Bit7'傳送到計數器24。
原則上，只有當所有輸入值都是邏輯「1」時，兩個輸入AND閘的輸出才為真，如果不是所有輸入到AND閘的輸入都是邏輯「1」，則輸出為假。基於AND閘262的這種計算，AND輸出2620可以表示為真值表1。
Bit7 2610 2620/Bit7'
0 0 0
0 1 0
1 0 0
1 1 1
真值表1
在一些實施例中，判斷結果2610為邏輯高表示第一數23A小於預定數。反之，判斷結果2610為邏輯低則表示第一數23A大於預定數。因此，當判斷結果2610為邏輯低(邏輯「0」)且第一數23A的Bit7為邏輯高(邏輯「1」)時，AND輸出2620將為邏輯低，以將第一數23A減少至修改後的第一數23B。也就是說，第一數23A的最高有效位元(msb)可以重置為邏輯「0」。在一些實施例中，當第一數23A大於第一預定數時，數值調整器26可經配置以將第一數23A減去128(即，2 7)以得到修改後的第一數23B。舉例來說，當第一數23A為171且大於第一預定數170時，數值調整器26可將第一數23A減去128以產生修改後的第一數23B為42。
判斷單元261可以是包含一個或多個邏輯閘的電路。在一些實施例中，判斷單元261可以包括一第一部分2611、一第二部分2612和一邏輯閘L8。
在一些實施例中，第一部分2611可以包括兩個AND閘L6和L7。AND閘L6的兩個輸入端連接至亂數產生器23，並經配置以分別接收第一數23A的Bit5和Bit7。AND閘L6經配置以響應於第一數23A的Bit5和Bit7而在輸出端產生一輸出L60。AND閘L7可以具有連接到亂數產生器23的三個輸入端，並且經配置以分別接收第一數23A的Bit4、Bit5和Bit7。AND閘L7經配置以響應於第一數23A的Bit4、Bit5和Bit7而在輸出端產生一輸出L70。
第一部分2611可以經配置以判斷第一數23A的二進位序列的一第一部分是否大於一第一臨界值。在一些實施例中，當第一數23A由具有8位元的二進位序列表示時，第一數23A的二進位序列的第一部分可以是4位元(例如，前四位數字)。在一些實施例中，第一臨界值可以用4位元的二進位序列(例如第一預定數的前四位數字)來表示。舉例來說，若第一預定數為170，則可以用二進位表示為10101010，則第一臨界值可以用二進位表示為1010。
在一些實施例中，第二部分2612包括AND閘L1、L2、L4和L5以及OR閘L3。AND閘L1可以具有連接到亂數產生器23的三個輸入端，並且經配置以分別接收第一數23A的Bit0、Bit1和Bit3。AND閘L1經配置以響應於第一數23A的Bit0、Bit1和Bit3而在輸出端產生一輸出L10。AND閘L2可以具有連接到亂數產生器23的兩個輸入端，並且經配置以分別接收第一數23A的Bit2和Bit3。AND閘L2經配置以響應於第一數23A的Bit2和Bit3而在輸出端產生一輸出L20。AND閘L1和L2的輸出端連接至OR閘L3作為輸入。OR閘L3經配置以響應於輸出L10和L20而在輸出端產生一輸出L30。
AND閘L4的兩個輸入端連接至亂數產生器23，並且經配置以分別接收第一數23A的Bit5和Bit7。AND閘L4經配置以響應於第一數23A的Bit5和Bit7而在輸出端產生一輸出L40。AND閘L5可以具有分別連接到OR閘L3和AND閘L4的兩個輸入端，並且經配置以分別接收輸出L30和L40。AND閘L5經配置以響應於輸出L30和L40而在輸出端產生一輸出L50。
第二部分2612可以經配置以在第一數23A的二進位序列的第一部分大於等於第一臨界值的情況下，判斷第一數23A的二進位序列的一第二部分是否大於一第二臨界值。在一些實施例中，當第一數23A的二進位序列為8位元時，第一數23A的二進位序列的第二部分可以為4位元(例如最後四位數字)。在一些實施例中，第二臨界值可以用4位元的二進位序列(例如第一預定數的後四位數字)來表示。舉例來說，如果第一預定數為170，則可以用二進位表示為10101010，則第二臨界值可以用二進位表示為1010。在一些實施例中，AND閘L4經配置以判斷第一數23A的二進位序列的第一部分是否大於且等於第一臨界值。
在一些實施例中，第一部分2611和第二部分2612中的每一個都可以將第一數23A的一部分與第一預定數的相應部分進行比較。然後，邏輯閘L8可以將第一部分2611和第二部分2612的結果結合起來並輸出一最終的判斷結果(即，判斷結果2610)。
在一些實施例中，邏輯閘L8可以是NOR閘。NOR閘L8可以連接到第一部分2611和第二部分2612。在一些實施例中，NOR閘L8可以具有分別連接到AND閘L5、L6和L7的三個輸入端，並且經配置以分別接收輸出L50、L60和L70。在一些實施例中，NOR閘L8經配置以響應於輸出L50、L60和L70而在輸出端產生判斷結果2610。基於NOR閘L8的這樣的計算，判斷結果2610可以表示為真值表2。
L50 L60 L70 2610
0 0 0 1
0 0 1 0
0 1 0 0
1 0 0 0
0 1 1 0
1 0 1 0
1 1 0 0
1 1 1 0
真值表2
僅當輸出L50、L60和L70均為邏輯「0」時，NOR閘L8輸出邏輯「1」。在一些實施例中，判斷結果2610為邏輯高表示第一數23A小於預定數。反之，判斷結果2610為邏輯低則表示第一數23A大於預定數。在這種情況下，當判斷結果2610為邏輯低且第一數23A的Bit7為邏輯高時，第一數23A的最高有效位元(msb)可以重置為邏輯「0」。
以第一預定數為170為例，當第一數23A為127、128、170、171和187時，數值調整器26的邏輯閘的輸出可分別表示為表1至表5。
23A Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0
127 0 1 1 1 1 1 1 1
L10 L20 L30 L40 L50 L60 L70 2610 2620
1 1 1 0 0 0 0 1 0
表1
23A Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0
128 1 0 0 0 0 0 0 0
L10 L20 L30 L40 L50 L60 L70 2610 2620
0 0 0 0 0 0 0 1 1
表2
23A Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0
170 1 0 1 0 1 0 1 0
L10 L20 L30 L40 L50 L60 L70 2610 2620
0 0 0 1 0 0 0 1 1
表3
23A Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0
171 1 0 1 0 1 0 1 1
L10 L20 L30 L40 L50 L60 L70 2610 2620
1 0 1 1 1 0 0 0 0
表4
23A Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0
187 1 0 1 1 1 0 1 1
L10 L20 L30 L40 L50 L60 L70 2610 2620
1 0 1 1 1 0 1 0 0
表5
圖5所示的判斷單元261是判斷第一數23A是否大於第一預設數的一例示電路。在一些實施例中，判斷單元261也可以透過其他配置來實現，用於判斷第一數23A是否大於相同的第一預定數。在其他實施例中，為了將第一數與不同的第一預定數進行比較，判斷單元261可以根據需要透過不同的配置來實現。
數值調整器26用於判斷亂數(即第一數23A)是否超過第一預定數(即兩個更新週期之間的最大啟動次數)，然後將亂數修改為0到第一判斷數的範圍。數值調整器26修改第一數23A的最高有效位元，使得第一數23A可以稍微修改以保持隨機性。數值調整器26的操作與亂數產生器23的處理無關，因此不會影響第一數23A的隨機性。
圖6是流程示意圖，例示本揭露一些實施例之記憶體元件的保護方法6。在一些實施例中，保護方法6用於保護包含在記憶體元件中的字元線。在一些實施例中，記憶體元件可以包括多條字元線。
在步驟61中，一第一輸出可藉由一第一邏輯閘而根據一第一字元線的一位址和一第一被存取的字元線的一位址而產生，其中該第一字元線和該第一被存取的字元線的相鄰字元線在一第一更新週期期間進行更新。在一些實施例中，第一邏輯閘(例如圖2B中的邏輯閘231)可以經配置以根據字元線Add CBR的位址和被存取的字元線Add LRH的位址而產生第一輸出S231，即，可能的目標列錘字元線位於前一個更新週期。
在一些實施例中，記憶體元件的控制器(例如，圖2中的控制器22)可以響應於更新訊號而在每個更新週期中更新一條或多條字元線。在一些實施例中，在該第一更新週期(例如，圖4B中的更新週期CBR+1)中，控制器可經配置以根據預定更新模式來更新一條普通字元線(例如為1ABD的字元線位址)和一條高風險位元線(例如為0020或0022的字元線位址，鄰近Add LRH=0021)。
因此，響應於更新字元線位址Add CBR的最後2位元為BD且列錘目標字元線位址Add LRH的最後2位元為21，第一輸出S231根據邏輯閘231的運算(例如XOR)可以為十六進位的9C(十進位的156)。
在步驟62中，一第二輸出可以藉由一第二邏輯閘根據該第一字元線的該位址和該第一被存取的字元線的該位址來產生。在一些實施例中，該第二邏輯閘(例如，圖2B中的邏輯閘232)可以經配置以根據字元線Add CBR的位址和被存取的字元線Add LRH的位址來產生第二輸出S232。以圖4B為例，響應於更新字元線位址Add CBR的最後2位元為BD且列錘目標字元線位址Add LRH的最後2位元為21，第二輸出S232根據邏輯閘232的運算(例如AND)可以為十六進位的21(十進位的33)。
在步驟63中，可以藉由一多工器響應於一選擇訊號而選擇該第一輸出和該第二輸出其中一個為一第一數。在一些實施例中，該多工器(例如，圖2中的多工器235)可經配置以響應於選擇訊號S0而選擇第一輸出S231和第二輸出S232其中一個作為第一數23A。在一些實施例中，一旦第一數23A超過第一預定數(例如，171)，則第一數23A可以被數值調整器26處理為修改後的第一數23B。
在步驟64中，一計數器可以從該第一數開始倒數。在一些實施例中，該計數器(例如，圖2中的計數器24)響應於更新訊號RS而從第一數23A開始倒數。在一些實施例中，每個倒數都會由指示對一條字元線的存取的一存取訊號進行觸發。在一些實施例中，步驟64可以由圖2所示的計數器24來執行。
在步驟65中，當該計數器計數至零時，該控制器可以獲得正在存取的一第二存取字元線的一位址。在一些實施例中，當該計數器遞減至零時，可以獲得該第二存取字元線的該位址(例如，如圖4B所示，在啟動act_33中被存取的為1235的字元線位址)並將其儲存在一位址暫存器(例如，圖2所示的位址暫存器25)中。該控制器(例如，圖2中的控制器22)可以經配置以存取位址暫存器25並取得該第二存取字元線的該位址。在一些實施例中，步驟65可以由控制器22在具有/不具有圖2所示的位址暫存器25的情況下執行。
在步驟66中，一第二受保護字元線可以在一第二更新週期期間進行更新，其中該第二受保護字元線與該第二被存取的字元線相鄰。在一些實施例中，該第二受保護字元線可以在該第二更新週期期間進行更新(例如，為1234或1236的字元線位址可以在更新週期CBR+2期間進行更新，如圖4B所示)。在一些實施例中，步驟66可由圖2中的控制器22執行。
為了實現列錘，惡意操作者往往會高頻地存取一條或多條目標字元線。對目標字元線的大量存取會導致在與目標字元線相鄰的字元線上出現列錘效應。也就是說，在列錘效應下，即使附近的字元線沒有被存取，附近的字元線的內容也可能會因為洩漏的電荷而改變。
本揭露提供一種記憶體元件，其能夠判斷可能被攻擊的目標字元線並且保護與可能的目標字元線相鄰的字元線。亂數產生器可產生一亂數作為計數器的初始值，當計數器減至零時即可得到所存取的目標字元線位址。具體地，亂數產生器包括一個或多個邏輯閘，其可以根據更新字元線位址和前一更新週期中的目標字元線位址來產生一亂數。亂數產生器還可以包括一開關，用於在邏輯閘的輸出中選擇作為輸出到計數器的亂數。因此，由亂數產生器產生的數值可能難以預測。另外，為了避免亂數超過更新週期之間的最大啟動次數，數值調整器將亂數修改為從零到預定數(即，更新週期之間的最大啟動次數)的範圍。因此，與頻繁存取的目標字元線相鄰的字元線可以進行更新以維持內容。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括多條字元線、一亂數產生器、一計數器以及一控制器。該亂數產生器經配置以接收一第一字元線的一位址和一第一被存取的字元線的一位址，其中該第一字元線和該第一被存取的字元線的相鄰字元線在一第一更新週期期間進行更新。該亂數產生器包括一第一邏輯閘、第二邏輯閘以及一開關。該第一邏輯閘經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第一輸出。該第二邏輯閘經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第二輸出。該開關電性耦接該第一邏輯閘與該第二邏輯閘，用以選擇該第一輸出與該第二輸出其中之一為一第一數。該計數器電性耦接到該亂數產生器，且該計數器經配置以接收該第一數並從該第一數開始倒數。該控制器經配置以當該計數器從該第一數字倒數到零時即獲得正在被存取的一第二被存取的字元線的一位址，以及在一第二更新週期期間更新該第二被存取的字元線的相鄰字元線。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括多條字元線、一亂數產生器、一計數器、一位址暫存器以及一控制器。該亂數產生器經配置以接收一第一字元線的一位址和一第一被存取的字元線的一位址，其中該第一字元線和該第一被存取的字元線的相鄰字元線在一第一更新週期期間進行更新。該亂數產生器包括一第一邏輯閘、一第二邏輯閘以及一開關。該第一邏輯閘經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第一輸出。該第二邏輯閘經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第二輸出。該開關電性耦接該第一邏輯閘與該第二邏輯閘，用以選擇該第一輸出與該第二輸出其中之一為一第一數。該計數器電性耦接到該亂數產生器，並經配置以接收該第一數並從該第一數開始倒數。該位址暫存器電性耦接至該計數器，並經配置以儲存當該計數器倒數至零時為有效的一第二被存取的字元線的一位址。該控制器經配置以存取該位址暫存器以獲得該第二被存取的字元線的該位址，並在一第二更新週期期間保護該第二被存取的字元線的相鄰字元線。
本揭露之另一實施例提供一種記憶體元件的保護方法，其中該記憶體元件包括多個字元線。該保護方法包括藉由一第一邏輯閘根據一第一字元線的一位址和一第一被存取的字元線的一位址而產生一第一輸出，其中該第一字元線和該第一被存取的字元線的相鄰字元線在一第一更新週期期間進行更新；藉由一第二邏輯閘根據該第一字元線的該位址和該第一被存取的字元線的該位址產生一第二輸出；藉由一多工器響應於一選擇訊號來選擇該第一輸出和該第二輸出其中一個為一第一數；藉由一計數器從該第一數開始倒數；當該計數器計數至零時，藉由一控制器取得正在存取的一第二被存取的字元線的一位址；以及在該第二更新週期期間更新一第二受保護字元線，其中該第二受保護字元線與該第二被存取的字元線相鄰。
本揭露的實施例提供了一種具有用於選擇和保護易受攻擊的字元線的保護電路的記憶體元件。具體地，記憶體元件的保護電路可以保護字元線(記憶體單元)免受列錘。為了觸發列錘，惡意操作者會快速啟動相同的記憶體列，導致相鄰未啟動的記憶體列上的電荷可能洩漏。本保護電路提供一亂數產生器和一計數器，以隨機選擇並保護一可能被攻擊的記憶體列。該計數器可以經配置以從該亂數產生器所產生的一亂數開始倒數。當該計數器達到零時，可以獲得被啟動的記憶體列的位址。換句話說，記憶體列是從更新週期之間所啟動的記憶體列中進行選擇的。在這種情況下，選擇池包括在更新週期之間所啟動的記憶體列。該亂數產生器可以根據最後更新的字元線位址和最後存取的字元線(所選擇的可能被攻擊的字元線)的位址來產生亂數，以便增加亂數的不可預測性。具體地，該亂數產生器可以包括一個或多個邏輯閘，其根據上一個更新週期中的更新字元線位址和目標字元線位址來產生亂數。該亂數產生器還可以包括一開關，用於在邏輯閘的輸出中選擇要輸出到該計數器的亂數，使得該亂數產生器所產生的數更難以預測。
另外，為了避免該亂數產生器所產生的亂數超過更新週期之間的最大啟動次數，該數值調整器將亂數修改為從零到一預定數(即，更新週期之間的最大啟動次數)的範圍。由於與啟動的記憶體列相鄰的記憶體列更容易受到列錘效應的影響，因此它們將在隨後的更新週期中受到保護。
一般情況下，觸發列錘的啟動量是無法在兩個更新週期內完成的。舉例來說，具有8192列的一記憶體元件在更新週期之間可以有大約170次啟動，並且在同一列中觸發列錘的啟動量可以是10000或更多。因此，在每個更新週期中保護額外的易受攻擊的記憶體列可以消除列錘問題。此外，該記憶體元件可以包括一數值調整器電路，以確定用於在選擇其中一個儲存列的亂數是否超過更新週期之間的最大啟動量(即，在這種情況下為170)，然後將亂數減少到0到170的範圍，提高記憶體元件的安全性和效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
1:記憶體元件 2:記憶體元件 2A:記憶體元件 2B:記憶體元件 3A:示意圖 3B:示意圖 3C:示意圖 4A:示意圖 4B:示意圖 4C:示意圖 4D:示意圖 6:保護方法 11:記憶體單元 12:感測放大器 21:記憶體單元 22:控制器 23:亂數產生器 23':亂數產生器 23'':亂數產生器 23A:第一數 23B:修改後的第一數(第二數) 24:計數器 25:位址暫存器 26:數值調整器 61:步驟 62:步驟 63:步驟 64:步驟 65:步驟 66:步驟 111:記憶體列 112:記憶體列 113:記憶體列 114:記憶體列 131:列位址解碼器 132:行位址解碼器 211:可能目標字元線(第一字元線) 212:字元線(第二字元線) 213:字元線(第二字元線) 214:普通字元線(第三字元線) 231:邏輯閘 232:邏輯閘 233:邏輯閘 234:邏輯閘 235:開關 235':開關 235'':開關 261:判斷單元 262:AND閘 2610:判斷結果 2611:第一部分 2612:第二部分 2620:AND輸出 act_1,act_2,act_3,…,act_N-1,act_N:啟動 Add CBR:字元線 Add LRH:被存取的字元線 Bit7,Bit6,Bit5,Bit4,Bit3,Bit2,Bit1,Bit0:二進位序列 Bit7',Bit6',Bit5',Bit4',Bit3',Bit2',Bit1',Bit0':二進位序列 CBR:第一更新週期 CBR+1:第二更新週期 CBR+2:第三更新週期 CBR+3:第四更新週期 CBR+4:第五更新週期 CBR+5:第六更新週期 CDN:初始倒數數值 CDN dec:初始倒數數值 CDN hex:初始倒數數值 L1:AND閘 L10:輸出 L2:AND閘 L20:輸出 L3:OR閘 L30:輸出 L4:AND閘 L40:輸出 L5:AND閘 L50:輸出 L6:AND閘 L60:輸出 L7:AND閘 L70:輸出 L8:邏輯閘(NOR閘) R/W:讀/寫訊號 RS:更新訊號 S0:選擇訊號 S1:選擇訊號 S231:第一輸出 S231 dec:第一輸出 S231 hex:第一輸出 S232:第二輸出 S232 dec:第二輸出 S232 hex:第二輸出 S233:第三輸出 S233 dec:第三輸出 S233 hex:第三輸出 S234:第四輸出 S234 dec:第四輸出 S234 hex:第四輸出 T act:時間段 T CBR:時間段 WL:字元線位址 WL1:字元線位址 WL2:字元線位址 WL3:字元線位址
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。 圖1是示意圖，例示本揭露一些實施例的記憶體元件。 圖2是示意圖，例示本揭露一些實施例的記憶體元件。 圖2A是示意圖，例示本揭露一些實施例的記憶體元件。 圖2B是示意圖，例示本揭露一些實施例的記憶體元件。 圖3是示意圖，例示本揭露一些實施例沿著時間軸在更新週期之間的字元線的啟動。 圖3A是示意圖，例示本揭露一些實施例沿著時間軸在更新週期之間的每次啟動時所存取的字元線位址。 圖3B是示意圖，例示本揭露一些實施例沿著時間軸在更新週期之間的每次啟動時所存取的字元線位址。 圖3C是示意圖，例示本揭露一些實施例沿著時間軸在更新週期之間的每次啟動時所存取的字元線位址。 圖4A是示意圖，例示本揭露一些實施例沿著時間軸顯示更新週期之間所存取的字元線位址、以及每個更新週期中的更新字元線位址、列錘目標字元線位址和初始倒數數值。 圖4B是示意圖，例示本揭露一些實施例沿著時間軸顯示更新週期之間所存取的字元線位址、以及每個更新週期中的更新字元線位址、列錘目標字元線位址和初始倒數數值。 圖4C是示意圖，例示本揭露一些實施例沿著時間軸顯示更新週期之間所存取的字元線位址、以及每個更新週期中的更新字元線位址、列錘目標字元線位址和初始倒數數值。 圖4D是示意圖，例示本揭露一些實施例沿著時間軸顯示更新週期之間所存取的字元線位址、以及每個更新週期中的更新字元線位址、列錘目標字元線位址和初始倒數數值。 圖5是示意圖，例示本揭露一些實施例包含在記憶體元件中的數值調整器。 圖6是流程示意圖，例示本揭露一些實施例之記憶體元件的保護方法。
2:記憶體元件
21:記憶體單元
22:控制器
23:亂數產生器
23A:第一數
23B:修改後的第一數(第二數)
24:計數器
25:位址暫存器
26:數值調整器
211:可能目標字元線(第一字元線)
212:字元線(第二字元線)
213:字元線(第二字元線)
214:普通字元線(第三字元線)
231:邏輯閘
232:邏輯閘
235:開關
AddCBR:字元線
AddLRH:被存取的字元線
Bit7,Bit6,Bit5,Bit4,Bit3,Bit2,Bit1,Bit0:二進位序列
Bit7',Bit6',Bit5',Bit4',Bit3',Bit2',Bit1',Bit0':二進位序列
RS:更新訊號
S0:選擇訊號
S231:第一輸出
S232:第二輸出

Claims (18)

  1. 一種記憶體元件，包括： 多條字元線； 一亂數產生器，經配置以接收一第一字元線的一位址和一第一被存取的字元線的一位址，其中該第一字元線和該第一被存取的字元線的相鄰字元線在一第一更新週期期間進行更新，其中該亂數產生器包括： 一第一邏輯閘，經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第一輸出； 一第二邏輯閘，經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第二輸出；以及 一開關，電性耦接該第一邏輯閘與該第二邏輯閘，用以選擇該第一輸出與該第二輸出其中之一為一第一數；以 一計數器，電性耦接到該亂數產生器，其中該計數器經配置以接收該第一數並從該第一數開始倒數； 一位址暫存器，電性耦接至該計數器，並經配置以儲存當該計數器倒數至零時為有效的一第二被存取的字元線的一位址；以及 一控制器，經配置以存取該位址暫存器以獲得該第二被存取的字元線的該位址，並在一第二更新週期期間保護該第二被存取的字元線的相鄰字元線；以及 一數值調整器，經配置以當該第一數大於一第一預定數時即重置該第一數的一最高有效位元(msb)， 其中該亂數產生器還包括一第三邏輯閘，經配置以根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第三輸出。
  2. 如請求項1所述之記憶體元件，其中該開關經配置以在每個更新週期中響應於一選擇訊號依序選擇該第一輸出、該第二輸出和該第三輸出為該第一數。
  3. 如請求項1所述之記憶體元件，其中該開關經配置以響應於一選擇訊號在每個更新週期隨機選擇該第一輸出、該第二輸出和該第三輸出為該第一數。
  4. 如請求項1所述之記憶體元件，其中該第一邏輯閘和該第二邏輯閘包括不同類型的邏輯閘。
  5. 如請求項1所述之記憶體元件，其中該第一邏輯閘包括OR閘、AND閘、NOR閘、NAND閘、XOR閘或XNOR閘其中之一。
  6. 如請求項1所述之記憶體元件，其中該開關包括一多工器。
  7. 如請求項1所述之記憶體元件，其中該第一字元線的該位址和該第一被存取的字元線的該位址均由具有4位元的十六進位序列所表示。
  8. 如請求項7所述之所述之記憶體元件，其中該亂數產生器經配置以基於該第一字元線的該位址的一第一部分和該第一被存取的字元線的該位址的一第一部分來產生該第一數。
  9. 一種記憶體元件的保護方法，其中該記憶體元件包括多個字元線，該保護方法包括： 藉由一第一邏輯閘根據一第一字元線的一位址和一第一被存取的字元線的一位址而產生一第一輸出，其中該第一字元線和該第一被存取的字元線的相鄰字元線在一第一更新週期期間進行更新； 藉由一第二邏輯閘根據該第一字元線的該位址和該第一被存取的字元線的該位址產生一第二輸出； 藉由一多工器響應於一選擇訊號來選擇該第一輸出和該第二輸出其中一個為一第一數； 藉由一計數器從該第一數開始倒數； 當該計數器計數至零時，藉由一控制器取得正在存取的一第二被存取的字元線的一位址；以及 在一第二更新週期期間更新一第二受保護字元線，其中該第二受保護字元線與該第二被存取的字元線相鄰。
  10. 如請求項9所述之所述之保護方法，更包括： 藉由一第三邏輯閘根據該第一字元線的該位址和該第一被存取的字元線的該位址而產生一第三輸出。
  11. 如請求項10所述之所述之保護方法，其中藉由該多工器選擇該第一輸出、該第二輸出與該第三輸出是依序在每個更新週期中進行。
  12. 如請求項10所述之所述之保護方法，其中藉由該多工器選擇該第一輸出、該第二輸出與該第三輸出是隨機在每個更新週期中進行。
  13. 如請求項9所述之所述之保護方法，其中該第一邏輯閘和該第二邏輯閘包括不同類型的邏輯閘。
  14. 如請求項9所述之所述之保護方法，其中該第一字元線的該位址和該第一被存取的字元線的該位址均由具有4位元的十六進位序列所表示。
  15. 如請求項14所述之所述之保護方法，其中該第一邏輯閘用以基於該第一字元線的該位址的一第一部分和該第一被存取的字元線的該位址的一第一部分產生該第一輸出。
  16. 如請求項9所述之所述之保護方法，其中該第一數小於一第一預定數，其中該第一預定數相關於用來存取一字元線的一第一時間段以及該第一更新週期和該第二更新週期之間的一第二時間段。
  17. 如請求項16所述之所述之保護方法，更包含： 當該第一數大於一第一預定數時，藉由一數值調整器重置該第一數的一最高有效位元(msb)。
  18. 如請求項9所述之所述之保護方法，更包含： 於該第二更新週期中更新一第二字元線。
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