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CN114121126A - 用于基于自刷新命令复位行锤击检测器电路的设备、系统及方法 - Google Patents

用于基于自刷新命令复位行锤击检测器电路的设备、系统及方法 Download PDF

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CN114121126A
CN114121126A CN202110989854.7A CN202110989854A CN114121126A CN 114121126 A CN114121126 A CN 114121126A CN 202110989854 A CN202110989854 A CN 202110989854A CN 114121126 A CN114121126 A CN 114121126A
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Micron Technology Inc
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Abstract

本申请涉及用于行锤击检测器电路复位的设备、系统及方法。行锤击检测器电路包含散列电路，其经配置以存储散列密钥及基于所述散列密钥与对应于存储器阵列的存储器单元的行的行地址之间的散列提供第一计数值。所述行锤击检测器电路经配置以响应于所述计数值超过阈值而提供匹配信号以引起对邻近所述存储器单元的行的受害行的目标刷新。响应于从自刷新模式退出，所述散列电路经配置以用新散列密钥更新所述所存储的散列密钥。

Description

用于基于自刷新命令复位行锤击检测器电路的设备、系统及 方法
技术领域
本公开大体上涉及半导体装置，且更明确来说，涉及半导体存储器装置。
背景技术
特定来说，本公开涉及易失性存储器，例如动态随机存取存储器(DRAM)。信息可经存储在存储器的个别存储器单元上作为物理信号(例如，电容元件上的电荷)。存储器可为易失性存储器，且物理信号可随着时间的推移衰减(其可使存储于存储器单元中的信息降级或破坏所述信息)。通过(例如)重写存储器单元中的信息以周期性地刷新所述信息来使物理信号恢复到初始值可能是必要的。
随着存储器组件尺寸的减小，存储器单元密度大大增加。对特定存储器单元或存储器单元群组的重复存取(通常称为‘行锤击’)可导致附近存储器单元中的数据降级速率增加。受行锤击效应影响的存储器单元可被识别并作为目标刷新操作的部分被刷新。
发明内容
本公开的实施例提供一种设备，其包括：行锤击检测器电路，其包括：散列电路，其经配置以存储散列密钥并基于所述散列密钥与对应于存储器阵列的存储器单元的行的行地址之间的散列提供第一计数值，其中所述行锤击检测器电路经配置以响应于所述计数值超过阈值而提供匹配信号以引起对邻近所述存储器单元的行的受害行的目标刷新，其中响应于从自刷新模式退出，所述散列电路经配置以用新散列密钥更新所述所存储的散列密钥。
本公开的另一实施例提供一种设备，其包括：存储器阵列，其包括存储器单元的多个行；命令解码器，其经配置以从主机接收自刷新命令，其中所述命令解码器经配置以响应于所述自刷新命令而进入自刷新模式，其中当处于所述自刷新模式中时，所述命令解码器经配置以致使所述多个存储器单元中的每一者进行刷新且忽略存储器存取请求，其中所述命令解码器经配置以响应于来自所述解码器的自刷新退出命令而退出所述自刷新模式；及行锤击检测器电路，其经配置以响应于基于散列密钥与对应于邻近所述存储器单元的受害行的所述多个存储器单元的侵略行的存储器单元的地址之间的散列检测到行锤击攻击而引起对所述存储器单元的多个行的存储器单元的受害行的目标刷新，其中所述行锤击检测器电路经配置以响应于从所述自刷新模式退出而用新散列密钥更新所述散列密钥。
本公开的又一实施例提供一种方法，其包括：当处于自刷新模式中时在存储器处从主机接收自刷新退出命令；响应于从所述主机接收到自刷新退出命令而致使所述存储器退出所述自刷新命令；及响应于从所述自刷新模式退出，致使所述存储器的行锤击检测器电路的散列密钥用新散列密钥进行更新。
附图说明
图1是根据本公开的实施例的存储器系统的框图。
图2是根据本公开的实施例的半导体装置的框图。
图3是根据本公开的实施例的刷新控制电路的框图。
图4是根据本公开的实施例的侵略检测器电路的框图。
图5是根据本公开的实施例的散列电路的框图。
图6是根据本公开的实施例的复位行锤击检测器电路的方法的框图。
具体实施方式
本申请案描述存储器响应于从存储器控制器接收到自刷新命令而更新用于行锤击检测器电路系统中的散列密钥的操作的实例。通常，响应于从存储器控制器接收执行自刷新的命令(例如自刷新命令)，存储器可进入自刷新模式或状态(例如，或空闲模式或状态)并对存储器的存储器单元阵列的一或多个存储体的所有行执行刷新操作。在一些实例中，自刷新命令可识别将对其执行自刷新操作的存储器单元阵列的存储体。在一些实例中，自刷新命令可指示存储器单元阵列的所有行的自刷新。当处于自刷新模式中时，存储器可停止执行对应于存储器存取请求(例如读取或写入请求)的存取操作。从自刷新模式退出后，存储器可响应于从存储器控制器接收到的存取请求而恢复存储器存取操作。
在易失性存储器中，信息可通过跨存储器单元中的电容元件放置电荷来存储。随着时间的推移，跨存储器单元中的电容元件的电荷可能衰减；从而导致信息在足够的电荷已消散的情况下丢失。为了防止信息由于此衰减而丢失或受损，存储器可实施刷新操作。在刷新操作期间，信息可经重写到字线以使单元恢复到其初始状态。通常，存储器可执行两种类型的刷新操作，例如自动刷新操作或自刷新操作。刷新操作的类型可基于从存储器控制器接收到的命令(例如自动刷新命令或自刷新命令)来确定。
自动刷新操作是后台刷新操作，其中存储器单元的个别行的刷新操作与执行正常存取操作(例如读取及写入操作)交织。即，在自动刷新操作期间，存储器以系统方式间歇地刷新存储器阵列的存储器单元的若干行同时保持可用于执行正常存取操作。自动刷新操作可按顺序在存储器的字线上执行使得随着时间的推移存储器的字线中的每一者都以比预期数据降级速率更快的速率进行刷新。
自刷新操作可包含存储器进入专用自刷新模式(或空闲模式)，其中存储器阵列的一或多个存储体的每一行都被刷新。当处于自刷新模式中时，存储器可能不可用于执行正常存取操作(例如，存储器实际上离线)。
对存储器的特定行(例如侵略行)的重复存取(例如行锤击)可致使靠近或邻近于侵略行的行(例如受害行)中的衰减速率增加。这些重复存取可为对存储器的蓄意攻击的部分及/或可归因于存储器的‘自然’存取模式。受害行中的衰减速率增加可能要求所述行比正常情况更早进行刷新以避免所存储的数据丢失。当存储器检测到行锤击攻击时，其可代替自动刷新操作执行针对一或多个受害行的目标刷新操作。
存储器可基于以十分高的速率进行的对侵略行的重复存取而检测到行锤击攻击。在一些实例中，存储器的行锤击检测器电路(例如侵略检测器电路)可包含具有变化的位大小(例如散列密钥中的位数)的一或多个散列电路，其各自经配置以用相应散列密钥来使接收到的行地址散列化。即，行锤击检测器电路可包含：第一散列电路，其经配置以使用n位散列密钥将行地址散列成n位散列；及第二散列电路，其经配置以使用m位散列密钥将行地址散列为m位散列。行锤击检测器电路可改变与n位散列的值相关联的第一计数值及与m位散列的值相关联的第二计数值。基于这些计数的值，行锤击检测器电路可确定行地址是否涉嫌行锤击攻击。
散列电路的相应大小小于行地址的位数。因为散列电路使用比行地址更少的位，所以行地址的散列化可导致冲突，其中多个地址可与同一散列值(例如同一计数值)相关联。因此，如果散列密钥是已知的，那么攻击者可通过发送具有规避检测的行地址组合的存取请求来规避行锤击检测。为了减缓散列密钥检测，存储器可包含用以产生散列密钥的一或多个随机数产生器。通常，散列密钥可在存储器的电力循环或复位期间产生。然而，在一些应用中，存储器可在无电力循环或复位的情况下保持可操作达很长时间段，这给攻击者提供了确定散列密钥的机会。因此，在一些实例中，存储器可经配置以响应于自刷新操作而复位散列密钥。举例来说，存储器可经配置以响应于进入自刷新模式或在退出自刷新模式后复位散列密钥。散列密钥可通过从一或多个随机数产生器获得新散列密钥来更新。在一些实例中，为了确保散列密钥值在预设时段内不定期地更新，存储器控制器可在预定时段内发出至少一个自刷新命令，例如一小时至少一次、每6小时一次、每12小时一次、一天一次、在预定天数内一次、一周一次、一月一次等。强迫以预定时间间隔更新散列密钥可减轻攻击者发现散列密钥以用于利用散列电路及规避行锤击攻击检测的能力。
特定实施例的以下描述在性质上仅是示范性的且决不希望限制本公开的范围或其应用或使用。在本系统及方法的实施例的以下详细描述中，参考形成详细描述的一部分且通过说明展示可在其中实践所描述的系统及方法的特定实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践目前公开的系统及方法，且应理解，可利用其它实施例且可在不背离本公开的精神及范围的情况下做出结构及逻辑变化。此外，出于清晰的目的，当特定特征的详细描述是所属领域的技术人员显而易见的时将不论述其以便不模糊本公开的实施例的描述。因此，不应以限制意义看待以下详细描述，且本公开的范围仅由所附权利要求书定义。
图1是根据本公开的实施例的存储器系统100的框图。存储器系统100可包含经配置以经由命令及地址总线C/A与存储器110通信的主机控制器104。图1中描绘的存储器系统100为了清楚起见被简化，且应了解，主机控制器104及存储器110两者都将包含额外电路系统，而不会背离本公开的范围。
主机控制器104可包含控制逻辑106及自刷新计时器108。控制逻辑106可包含输入/输出电路系统，其经配置以提供命令及地址到存储器110以致使存储器110执行例如存取操作、刷新操作等的各种操作。在一些实例中，控制逻辑106可经配置以基于自刷新计时器108以某最小间隔发出自刷新命令到存储器110。最小间隔可包含一小时至少一次、每6小时至少一次、每12小时至少一次、一天至少一次、预定天数内至少一次、一周至少一次、一月至少一次或某个其它最小间隔等。
自刷新计时器108可经配置以在被控制逻辑106经由复位信号复位之后在基于最小间隔的预定时段期满之后提供超时信号。在一些实例中，控制逻辑106可在接收到超时信号之前提供自刷新命令。在一些实例中，控制逻辑106可在自刷新命令被提供的任何时间复位自刷新计时器108。
存储器110可包含易失性存储器装置，例如集成于单个半导体芯片上的DRAM装置。存储器110可包含随机数产生器112、行锤击检测器电路114及存储器阵列116。存储器110可经配置以经由C/A总线接收致使其作为自刷新模式或自动刷新模式的部分实施一或多个刷新操作的命令。自动刷新模式是后台刷新模式，其中存储器阵列116的行随着存储器存取操作的执行间歇地进行刷新。自刷新模式是其中使存储器110离线以刷新存储器阵列116的一或多个存储体的所有行的刷新模式。在一些实施例中，存储器110可响应于经由C/A总线从存储器控制器(未展示)接收到的自刷新命令或信号而进入自刷新模式。
当处于自动刷新模式中时，行锤击检测器电路114经配置以基于以十分高的速率重复存取侵略行的模式而检测到行锤击攻击。在一些实例中，行锤击检测器电路114可包含具有变化的位大小(例如散列密钥中的位数)的一或多个散列电路，其各自经配置以用相应散列密钥来使接收到的行地址散列化。即，行锤击检测器电路114可包含：第一散列电路，其经配置以使用n位散列密钥将行地址散列成n位散列；及第二散列电路，其经配置以使用m位散列密钥将行地址散列为m位散列。行锤击检测器电路114可改变与n位散列的值相关联的第一计数值及与m位散列的值相关联的第二计数值。基于这些计数值，侵略检测器电路可确定行地址是否涉嫌行锤击攻击。
散列电路的相应大小小于行地址的位数。因为散列电路使用比行地址更少的位，所以行地址的散列化可导致冲突，其中多个地址可与同一散列值(例如同一计数值)相关联。因此，如果散列密钥是已知的，那么攻击者可通过发送具有规避检测的行地址组合的存取请求来规避行锤击检测。为了减轻散列密钥检测，存储器110可包含产生散列密钥的一或多个随机数产生器112。随机数产生器112可使用种子值来启动散列密钥的产生。在一些实例中，种子值可为最后接收到的行地址、经编程于模式寄存器或熔丝存储体中的值或某个其它值。
通常，随机数产生器112可在加电序列期间或在存储器110复位之后产生散列密钥。然而，在一些应用中，存储器110可在无电力循环或复位的情况下保持可操作达很长时间段，这给攻击者提供了确定散列密钥的机会。因此，在一些实例中，存储器110可致使随机数产生器112及行锤击检测器电路114响应于从主机控制器104接收到的自刷新退出命令而产生并实施新密钥散列。因为散列密钥的复位可导致计数值被复位，所以在从自刷新模式退出之后执行复位可减轻任何先前持续存在的行锤击攻击，这是由于每个行最近都将被刷新。在一些其它实例中，随机数产生器112可响应于进入自刷新模式而非在退出自刷新模式后复位散列密钥。
图2是根据本公开的实施例的半导体装置的框图。半导体装置200可为半导体存储器装置，例如集成于单个半导体芯片上的DRAM装置。在一些实例中，半导体装置200可实施存储器110。半导体装置200可包含时钟输入电路212、内部时钟产生器214、命令及地址命令输入电路202、地址解码器204、命令解码器206、多个行解码器208、包含感测放大器及传送门的存储器单元阵列218、多个列解码器210、多个读取/写入放大器220、输入/输出(I/O)电路222、刷新控制电路216、随机数产生器230及电压产生器224。半导体装置200可包含多个外部端子，其包含耦合到命令/地址总线210的地址及命令端子、时钟端子CK及/CK、数据端子DQ及DQS、电力供应端子VDD及VSS。
半导体装置200包含存储器阵列218。存储器阵列218可被展示为包含多个存储器存储体。在图2的实施例中，存储器阵列218被展示为包含8个存储器存储体BANK0到BANK7。在其它实施例的存储器阵列218中可包含更多或更少存储体。每一存储器存储体包含多个字线WL、多个位线BL、及布置在多个字线WL与多个位线BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器208执行，且位线BL的选择由列解码器210执行。在图2的实施例中，行解码器208包含用于每一存储器存储体的相应行解码器，且列解码器210包含用于每一存储器存储体的相应列解码器。位线BL耦合到相应感测放大器(SAMP)。从位线BL读取的数据由感测放大器SAMP放大，且通过耦合到错误校正码(ECC)控制电路220的互补本地数据线(LIOT/B)、传送门(TG)及互补主数据线(MIOT/B)传送到读取/写入放大器。相反，从ECC控制电路220输出的写入数据通过互补主数据线MIOT/B、传送门TG及互补本地数据线LIOT/B传送到感测放大器SAMP，且经写入于耦合到位线BL的存储器单元MC中。
半导体装置200可采用多个外部端子，其包含耦合到命令及地址总线以接收命令及地址的命令及地址(C/A)端子、及CS信号、用以接收时钟CK及/CK的时钟端子、用以提供数据的数据端子DQ及用以接收电力供应电势VDD、VSS、VDDQ及VSSQ的电力供应端子。
时钟端子经供应有经提供到输入电路212的外部时钟CK及/CK。外部时钟可互补。输入电路212基于CK及/CK时钟产生内部时钟ICLK。ICLK时钟经提供到命令解码器206及内部时钟产生器214。内部时钟产生器214基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各个内部电路的定时操作。内部数据时钟LCLK经提供到输入/输出电路222以对包含于输入/输出电路222中的电路操作进行定时，例如，经提供到数据接收器以对写入数据的接收进行定时。
C/A端子可经供应有存储器地址。供应到C/A端子的存储器地址经由命令/地址输入电路202传送到地址解码器204。地址解码器204接收地址且将经解码行地址XADD供应到行解码器208，且将经解码列地址YADD供应到列解码器210。地址解码器204还可供应经解码存储体地址BADD，其可指示含有经解码行地址XADD及列地址YADD的存储器阵列218的存储体。C/A端子可经供应有命令。命令的实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令(例如用于执行读取操作的读取命令及用于执行写入操作的写入命令)以及其它命令及操作。存取命令可与一或多个行地址XADD、列地址YADD及存储体地址BADD相关联以指示要存取的存储器单元。
命令可经由命令/地址输入电路202作为内部命令信号被提供到命令解码器206。命令解码器206包含解码内部命令信号以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器206可提供用以选择字线的行命令信号及用以选择位线的列命令信号。
装置200可接收作为读取命令的存取命令。当读取命令被接收且随着读取命令一起及时供应存储体地址、行地址及列地址时，从存储器阵列218中的对应于行地址及列地址的存储器单元读取读取数据。读取命令由命令解码器206接收，命令解码器206提供内部命令使得从存储器阵列218读取的数据经提供到读取/写入放大器220。读取数据经由输入/输出电路222从数据端子DQ输出到外部。
装置200可接收作为写入命令的存取命令。当写入命令被接收且随着写入命令一起及时供应存储体地址、行地址及列地址时，供应到数据端子DQ的写入数据经写入到存储器阵列218中的对应于行地址及列地址的存储器单元。写入命令由命令解码器206接收，命令解码器206提供内部命令使得写入数据由输入/输出电路222中的数据接收器接收。写入时钟也可经提供到外部时钟端子以用于对由输入/输出电路222的数据接收器接收写入数据进行定时。写入数据经由输入/输出电路222供应到读取/写入放大器220，且由读取/写入放大器220供应到存储器阵列218以写入到存储器单元MC中。
半导体装置200也可接收导致其作为自刷新模式或自动刷新模式的部分实施一或多个刷新操作的命令。自动刷新模式是后台刷新模式，其中存储器单元阵列218的行随着存储器存取操作的执行间歇地进行刷新。自刷新模式是其中使半导体装置200离线以刷新存储器单元阵列218的一或多个存储体BANK0到7的所有行的刷新模式。在一些实施例中，半导体装置200可响应于经由C/A总线从存储器控制器(未展示)接收到的自刷新命令或信号而进入自刷新模式。在一些实施例中，命令解码器206可响应于进入自刷新模式或自动刷新模式而激活刷新信号AREF。即，刷新信号AREF可为当命令解码器206接收到指示进入到自刷新模式的自刷新命令或进入自动刷新模式的自动刷新命令时激活的脉冲信号。
关于自刷新模式，在进入自刷新模式后，命令解码器206可立即激活刷新信号AREF，且此后可以所期望的内部时序周期性地激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的时序。因此，刷新操作可自动继续。响应于从存储器控制器接收到的自刷新退出命令的接收，半导体装置200可退出自刷新模式。响应于退出自刷新模式，命令解码器206可停止刷新信号AREF的自动激活且可发出自刷新退出信号SREF EXIT。刷新信号AREF可经供应到刷新控制电路216及行解码器208，且SREF EXIT信号可经供应到刷新控制电路216、行解码器208及随机数产生器230。
在自刷新模式或自动刷新模式中，刷新控制电路216将刷新行地址RXADD供应到行解码器208，其可刷新由刷新行地址RXADD指示的一或多个字线WL。在一些实施例中，刷新地址RXADD可表示单个字线。在一些实施例中，刷新地址RXADD可表示多个字线，其可由行解码器208循序或同时刷新。在一些实施例中，由刷新地址RXADD表示的字线数目可因刷新地址的不同而不同。刷新控制电路216可控制刷新操作的时序，且可产生及提供刷新地址RXADD。刷新控制电路216可经控制以改变刷新地址RXADD的细节(例如，刷新地址是如何计算的、刷新地址的时序、由地址表示的字线数)，或可基于内部逻辑操作。
当处于自动刷新模式中时，刷新控制电路216可选择性地输出目标刷新地址(例如，其指定基于侵略行的一或多个受害行)或自动刷新地址(例如，来自自动刷新地址序列)作为刷新地址RXADD。基于刷新地址RXADD的类型，行解码器208可执行目标刷新或自动刷新操作。在一些实施例中，侵略地址可基于经取样及/或所存储的地址来确定。举例来说，经取样地址与所存储的地址之间的比较可用于更新与所存储的地址相关联的计数值(例如存取计数)，且侵略地址可基于计数值来计算。接着，可基于侵略地址使用刷新地址RXADD。
虽然一般来说本公开涉及确定侵略字线及受害字线及地址，但应理解，如本文中使用，侵略字线不一定需要引起相邻字线中的数据降级，且受害字线不一定需要经受此降级。刷新控制电路216可使用某准则来判断地址是否是侵略地址，此可捕获潜在侵略地址而非决定性地确定哪些地址引起附近受害地址中的数据降级。举例来说，刷新控制电路216可基于对地址的存取模式确定潜在侵略地址且此准则可能包含不是侵略地址的一些地址且可能漏掉是侵略地址的一些地址。类似受害地址可基于哪些字线预期将受侵略字线影响来确定，而非决定性地确定哪些字线正经历速率增加的数据衰减。
刷新控制电路216可包含侵略检测器电路，其经配置以基于以十分高的速率重复存取侵略行的模式而检测到行锤击攻击。在一些实例中，侵略检测器电路可包含具有变化的位大小(例如散列密钥中的位数)的一或多个散列电路，其各自经配置以用相应散列密钥来使接收到的行地址散列化。即，侵略检测器电路可包含：第一散列电路，其经配置以使用n位散列密钥将行地址散列成n位散列；及第二散列电路，其经配置以使用m位散列密钥将行地址散列为m位散列。侵略检测器电路可改变与n位散列的值相关联的第一计数值及与m位散列的值相关联的第二计数值。基于这些计数的值，侵略检测器电路可确定行地址是否涉嫌行锤击攻击。
散列电路的相应大小小于行地址的位数。因为散列电路使用比行地址更少的位，所以行地址的散列化可导致冲突，其中多个地址可与同一散列值(例如同一计数值)相关联。因此，如果散列密钥是已知的，那么攻击者可通过发送具有规避检测的行地址组合的存取请求来规避行锤击检测。为了减轻散列密钥检测，半导体装置200可包含产生散列密钥的一或多个随机数产生器230。随机数产生器230可使用种子值来启动散列密钥的产生。在一些实例中，种子值可为最后接收到的行地址、经编程于模式寄存器或熔丝存储体的熔断模式中的值或某个其它值。
通常，随机数产生器230可在加电序列期间或在半导体装置200复位之后产生散列密钥。然而，在一些应用中，半导体装置200可在无电力循环或复位的情况下保持可操作达很长时间段，这给攻击者提供了确定散列密钥的机会。因此，在一些实例中，随机数产生器230及刷新地址控制电路216的侵略检测器电路可经配置以响应于SREF EXIT信号产生并实施新散列密钥。因为散列密钥的复位可导致计数值被复位，所以在从自刷新模式退出之后执行复位可减轻任何先前持续存在的行锤击攻击，这是由于每个行最近都将被刷新。在一些其它实例中，随机数产生器230可响应于进入自刷新模式而非在退出自刷新模式后复位散列密钥。
在一些实例中，为了确保散列密钥值在预设时段内不定期地更新，存储器控制器可在预定时段内发出至少一个自刷新命令，例如一小时至少一次、每6小时一次、每12小时一次、一天一次、在预定天数内一次、一周一次、一月一次等的。强迫以预定时间间隔更新散列密钥可减轻攻击者发现散列密钥以用于利用散列电路及规避行锤击攻击检测的能力。
如本文中使用，信号的激活可涉及电路对其作出响应的信号的波形的任何部分。举例来说，如果电路响应于上升边缘，那么信号从低电平切换到高电平可为激活。一种实例类型的激活是脉冲，其中信号在一时间段内从低电平切换到高电平，且接着回到低电平。此可触发响应于上升边缘、下降边缘及/或信号而处于高逻辑电平的电路。
电力供应端子经供应有电力供应电势VDD及VSS。电力供应电势VDD及VSS经供应到内部电压产生器电路224。内部电压产生器电路224基于供应到电力供应端子的电力供应电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI及类似物。内部电势VPP主要用于行解码器208中，内部电势VOD及VARY主要用于包含于存储器阵列218中的感测放大器SAMP中，且内部电势VPERI用于许多其它外围电路块中。
电力供应端子也经供应有电力供应电势VDDQ及VSSQ。电力供应电势VDDQ及VSSQ经供应到输入/输出电路222。在本公开的实施例中，供应到电力供应端子的电力供应电势VDDQ及VSSQ可为与供应到电力供应端子的电力供应电势VDD及VSS相同的电势。在本公开的另一实施例中，供应到电力供应端子的电力供应电势VDDQ及VSSQ可为与供应到电力供应端子的电力供应电势VDD及VSS不同的电势。供应到电力供应端子的电力供应电势VDDQ及VSSQ用于输入/输出电路222使得由输入/输出电路222产生的电力供应噪声不会传播到其它电路块。
图3是根据本公开的实施例的刷新控制电路300的框图。在一些实施例中，刷新控制电路316可经包含于图1的刷新控制电路存储器阵列116中。展示刷新控制电路316的特定内部组件及信号以说明刷新控制电路316的操作。展示虚线318以表示在特定实施例中，组件(例如，刷新控制电路316及行解码器308)中的每一者可对应于特定存储器存储体，且这些组件可针对存储器的存储体中的每一者重复。因此，可存在多个刷新控制电路316及行解码器308。为了简洁起见，将仅描述单个存储体的组件。
DRAM接口326可将一或多个信号提供到地址刷新控制电路316及行解码器308。刷新控制电路316可包含样本时序电路330、侵略检测器电路332、行锤击刷新(RHR)状态控制电路336及刷新地址产生器334。DRAM接口326可提供一或多个控制信号，例如刷新信号AREF、自刷新退出信号SREF EXIT、激活及预充电信号ACT/Pre及行地址XADD。当与刷新控制电路316相关联的存储体处于刷新模式中时，刷新控制电路316基于刷新信号AREF提供具有时序的刷新地址RXADD。刷新控制电路还可基于对存储器的存储体的存取模式提供刷新地址RXADD(及其它信号)来指示应急目标刷新。
在图3的实例实施例中，侵略检测器电路332可响应于由样本时序电路330提供的任选取样信号Arm Sample的激活而对当前行地址XADD进行取样。侵略检测器电路332可经耦合到沿着行地址总线发送的所有行地址XADD，但当存在取样信号Arm Sample的激活时，仅可接收(例如处理、注意)行地址XADD的当前值。在其它实例实施例中，可不使用取样。
在一些实例中，侵略检测器电路332可包含具有变化的位大小(例如散列密钥中的位数)的一或多个散列电路，其各自经配置以响应于Arm Sample信号而用相应散列密钥来使接收到的行地址散列化。即，侵略检测器电路332可包含：第一散列电路，其经配置以使用n位散列密钥将行地址散列成n位散列；及第二散列电路，其经配置以使用m位散列密钥将行地址散列为m位散列。侵略检测器电路332可改变与n位散列的值相关联的第一计数值及与m位散列的值相关联的第二计数值。基于这些计数的值，侵略检测器电路332可确定行地址是否涉嫌行锤击攻击。响应于检测到行锤击攻击，侵略检测器电路332可提供经匹配侵略HitXADD信号。
散列电路的相应大小小于行地址的位数。因为散列电路使用比行地址更少的位，所以行地址的散列化可导致冲突，其中多个地址可与同一散列值(例如同一计数值)相关联。因此，如果散列密钥是已知的，那么攻击者可通过发送具有规避检测的行地址组合的存取请求来规避行锤击检测。为了减轻散列密钥检测，随机数产生器339可使用随机数产生散列密钥。随机数产生器339可使用种子值来启动散列密钥的产生。在一些实例中，种子值可为最后接收到的行地址、经编程于模式寄存器或熔丝存储体中的值或某个其它值。
通常，随机数产生器339可在加电序列期间或在半导体装置100复位之后产生散列密钥。另外，随机数产生器339及侵略检测器电路332可经配置以响应于SREF EXIT信号产生并实施新散列密钥。因为散列密钥的复位可导致计数值被复位，所以在从自刷新模式退出之后执行复位可减轻任何先前持续存在的行锤击攻击，这是由于每个行最近都将被刷新。在一些其它实例中，随机数产生器339可响应于进入自刷新模式而非在退出自刷新模式后复位散列密钥。
在一些实例中，为了确保散列密钥值在预设时段内不定期地更新，存储器控制器可在预定时段内发出至少一个自刷新命令，例如一小时至少一次、每6小时一次、每12小时一次、一天一次、在预定天数内一次、一周一次、一月一次等。强迫以预定时间间隔更新散列密钥可减轻攻击者发现散列密钥来利用散列电路及规避行锤击攻击检测的能力。
RHR状态控制电路336可提供信号RHR以指示行锤击刷新(例如，对应于经识别侵略行的受害行的刷新)应发生。RHR状态控制电路336还可提供内部刷新信号IREF以指示自动刷新应发生。
响应于RHR或IREF激活，刷新地址产生器334可提供刷新地址RXADD，其可为自动刷新地址或可为对应于与侵略匹配地址HitXADD的侵略行对应的受害行的一或多个受害地址。RHR状态控制电路336可响应于刷新信号AREF提供一组RHR及IREF激活。行解码器308可响应于刷新地址RXADD及行锤击刷新信号RHR执行刷新操作。行解码器308可基于刷新地址RXADD及内部刷新信号IREF执行自动刷新操作。
DRAM接口326可表示提供信号到存储体的组件的一或多个组件。在一些实施例中，DRAM接口326可表示耦合到半导体存储器装置(例如图2的半导体装置200)的存储器控制器。在一些实施例中，DRAM接口326可表示例如图2的命令地址输入电路202、地址解码器204及/或命令解码器206的组件。DRAM接口326可提供行地址XADD、刷新信号AREF及存取信号，例如激活信号ACT及预充电信号Pre。尽管图3中未展示，但DRAM接口326还可提供存储体地址BADD，其可指示所存取的行地址XADD被定位于哪一存储体中。存储体地址BADD可激活与由存储体地址BADD指示的存储体相关联的特定刷新控制电路316。DRAM接口还可通过提供刷新信号AREF的激活来将刷新控制电路置于刷新模式中。刷新信号AREF可为在刷新模式期间提供的周期性信号，其可指示用于刷新操作的时序。存取信号ACT及Pre通常可作为存取操作的部分与行地址XADD一起提供。激活信号ACT可经提供以激活存储器的给定存储体。预充电信号Pre可经提供以对存储器的给定存储体预充电。行地址XADD可为包含多个位(其可串行或并行地传输)的信号且可对应于经激活存储器存储体的特定行。
在图3的实例实施例中，刷新控制电路316使用取样来监测沿着行地址总线提供的行地址XADD的一部分。因此，代替对每个行地址作出响应，刷新控制电路316可对行地址总线上的行地址XADD的当前值进行取样，且可基于经取样行地址确定哪些地址是侵略地址。刷新控制电路316进行取样的时序可由提供取样信号Arm Sample的样本时序电路330控制。样本时序电路330可提供取样信号Arm Sample的激活，且信号Arm Sample的每一激活可指示行地址的当前值应被取样。Arm Sample的激活可为‘脉冲’，其中Arm Sample经提高到高逻辑电平且接着返回到低逻辑电平。信号Arm Sample的激活可以周期性时序、随机时序、半随机时序、伪随机时序或其组合提供。在一些实施例中，信号Arm Sample的时序可为至少部分基于一或多个其它信号，例如存取信号ACT/Pre。在其它实施例中，可以不使用取样，且侵略检测器电路332可沿着行地址总线接收行地址XADD的每个值。在此类实施例中，可省略样本时序电路330及取样信号Arm Sample。
侵略检测器电路332可从DRAM接口326接收行地址XADD且从样本时序电路330接收Arm Sample。行地址总线上的行地址XADD可随着DRAM接口326引导对存储器单元阵列(例如，图1的存储器单元阵列118)的不同行的存取操作(例如，读取及写入操作)而改变。每当侵略检测器电路332接收到信号Arm Sample的激活(例如脉冲)时，侵略检测器电路332都可对XADD的当前值进行取样。
侵略检测器电路332可基于经取样行地址中的一或多者确定侵略地址，及接着，可提供经确定侵略地址作为匹配地址HitXADD。侵略检测器电路332可包含经配置以存储散列密钥的一或多个散列电路，散列密钥用接收到的地址来散列化以提供散列值。更新与散列值相关联的计数值，且一旦计数值超过阈值，侵略检测器电路332可提供匹配地址HitXADD。
存储器装置可实施刷新操作序列以便作为刷新模式的部分周期性地刷新存储器装置的行。RHR状态控制电路336可确定给定刷新操作是自动刷新操作还是目标刷新操作。RHR信号可经产生以便指示装置应刷新特定目标行(例如受害行)而非来自自动刷新地址序列的地址。RHR状态控制电路236还可提供可指示自动刷新应发生的内部刷新信号IREF。在一些实施例中，信号RHR及IREF可经产生使得它们并非同时有效(例如，两者并非同时都处于逻辑高电平)。在一些实施例中，IREF可经激活用于每个刷新操作，且除非RHR也是有效的否则可执行自动刷新操作，在此情况中，代替地执行目标刷新操作。RHR状态控制电路可响应于刷新信号AREF的一或多个激活执行一系列自动刷新操作及目标刷新操作。
在一些实施例中，刷新控制电路316可响应于刷新信号AREF的每一激活执行多个刷新操作。举例来说，每当接收到刷新信号AREF时，刷新控制电路316都可通过提供K个不同刷新地址RXADD来执行K个不同刷新操作。每一刷新操作可称为‘泵’。K个不同刷新操作中的每一者可为自动刷新操作或目标刷新操作。在一些实施例中，目标及自动刷新操作的数目可响应于刷新信号AREF的激活在每一群组的泵中是恒定的。在一些实施例中，其可改变。
刷新地址产生器334可接收行锤击刷新信号RHR及匹配地址HitXADD。匹配地址HitXADD可表示侵略行。刷新地址产生器334可基于匹配地址HitXADD确定一或多个受害行的位置及在信号RHR指示目标刷新操作时提供所述位置作为刷新地址RXADD。在一些实施例中，受害行可包含物理上邻近侵略行的行(例如，HitXADD+1及HitXADD-1)。在一些实施例中，受害行还可包含物理上邻近侵略行的物理上邻近行(例如，HitXADD+2及HitXADD-2)的行。受害行与经识别侵略行之间的其它关系可用于其它实例中。举例来说，也可刷新+/-3、+/-4及/或其它行。
刷新地址产生器334可基于行锤击刷新信号RHR确定刷新地址RXADD的值。在一些实施例中，当信号RHR非有效时，刷新地址产生器334可提供一系列自动刷新地址中的一者。当信号RHR有效时，刷新地址产生器334可提供目标刷新地址，例如受害地址，作为刷新地址RXADD。在一些实施例中，刷新地址产生器334可对信号RHR的激活进行计数，且可比距侵略地址相距更远的受害行(例如HitXADD+/-2)更频繁地提供更近受害行(例如HitXADD+/-1)。
行解码器308可基于接收到的信号及地址对存储器阵列(未展示)执行一或多个操作。举例来说，响应于激活信号ACT及行地址XADD(且IREF及RHR处于低逻辑电平)，行解码器308可引导对经指定行地址XADD的一或多个存取操作(例如，读取操作)。响应于RHR信号有效，行解码器308可刷新刷新地址RXADD。
图4是根据本公开的实施例的侵略检测器电路400的框图。在一些实施例中，侵略检测器电路400可经包含于图1的随机数产生器112、图2的刷新控制电路216、图3的侵略检测器电路332或其任何组合中。
侵略检测器电路400包含数个散列电路412、422及432，其中当样本信号ArmSample(例如，如由图3的样本时序电路330提供)是有效的时，每一者沿着行地址总线使行地址XADD散列化。每一散列电路412、422及432可分别基于由相应散列电路412、422及432产生的散列的值改变存储于相关联数据堆叠410、420及430的寄存器中的一者中的计数值。经改变计数值(例如，与行地址XADD相关联的计数值)可经提供到计数逻辑电路402，其可使用所提供的计数值来确定行地址XADD是侵略行。如果计数逻辑402确定行地址XADD是侵略行，那么问题逻辑440可提供侵略匹配信号HitXADD，其可用于启动目标行刷新。
图4的计数逻辑电路402展示计数定位器404、阈值比较器406及计数调整器408中的每一者的数个子组件。这些子组件被展示为虚线框，且是计数逻辑402的任选组件。在一些实施例中，虚线子组件可表示存储器的系统级组件，其经耦合到计数逻辑电路402。举例来说，计时器子组件可经耦合到存储器的时钟信号(例如图1的ICLK)。在一些实施例中，子组件可表示侵略检测器电路400的任选特征且可通过用户设置来启用/停用(例如，经由模式寄存器设置、经由熔丝等)。
侵略检测器电路400包含数个散列电路，例如412、422及432，其中每一者分别与数据堆叠(例如410、420及430)相关联。由于散列电路及数据堆叠通常可彼此类似，所以为了简洁起见，仅详细描述第一散列电路412及数据堆叠410。
第一散列电路412可为m位散列电路。响应于处于有效电平的信号Arm Sample，第一散列电路412可从行地址总线接收行地址XADD，且可将其转换成m位散列值。举例来说，行地址XADD可为特定数目个位(例如，17个位)。第一散列电路412可将行地址XADD散列成m位数。位数m通常可小于未经散列行地址XADD中的位数。因此，行地址XADD的多个值可与m位散列的给定值相关联。
数据堆叠410可为能够存储数个不同计数值的任何结构。举例来说，数据堆叠410可包含数个寄存器，其中每一者可存储计数值(例如，作为二进制数)。数据堆叠410可保持等于m位散列值的可能值的数目(例如，2m个不同计数值)数个计数值。举例来说，如果第一散列电路412是8位散列电路，那么数据堆叠410可包含256个不同计数值。因此，每一计数值可与m位散列值的值中的一者相关联。
当散列电路412接收行地址XADD时，其可提供与行地址XADD的值相关联的m位散列值。响应于m位散列值，与m位散列值的那个值相关联的数据堆叠410中的计数值可改变(例如递增)。在一些实施例中，与m位散列的值相关联(例如，与行地址XADD相关联)的计数值CV0可经提供到计数逻辑电路402，其可改变计数值CV0及接着将其重写到数据堆叠410中。
不同散列电路412、422及432可彼此独立。因此，给定行地址可由第一散列电路412经散列成第一值，且由第二散列电路422经散列成第二散列值。第一散列值及第二散列值不一定是相同值(尽管其可以是相同的)。由于散列值用作计数值的索引，所以这意味着每一计数值可与一组不同行地址相关联。
不同散列电路412、422及432全都可产生不同长度的散列。举例来说，第一散列电路412可为m位散列电路，第二散列电路422可为n位散列电路，且第三散列电路432可为o位散列电路，其中m、n及o是不同数字。因此，相关联数据堆叠410、420、430可保持不同数目个计数值。举例来说，m可为8位散列且第一数据堆叠410可保持256个计数值，n可为7且第二数据堆叠420可保持128个不同计数值，且o可为6且第三数据堆叠430可保持64个不同计数值。在其它实例实施例中，可使用不同长度的散列。不同散列的使用意味着每一计数值可与不同数目个行地址相关联。
散列电路412、422及432可各自分别经由相应散列密钥信号HASH KEY(0)到(2)接收相应散列密钥，其可部分确定响应于接收到的行地址而产生的散列的值。散列密钥可经存储于存储器中(例如，一组锁存器中、模式寄存器中等)且可由散列电路412、422及432接收。在一些实例中，散列电路412、422及432经配置以响应于自刷新退出信号SREF EXIT而用经由HASH KEY(0)到(2)信号接收到的新相应散列密钥值更新所存储的散列密钥值。另外，所有所存储的计数值可在散列密钥被更新时进行清除。
每一散列电路可接收具有基于散列值的长度的长度的散列密钥，且可存在基于接收到的行地址中的位数的数个散列密钥。举例来说，如果行地址的长度是R个位，那么第一散列电路412可接收包含R个个别密钥的第一组散列密钥，其中每一者是m位二进制数。第二散列电路422可接收包含R个个别密钥的第二组散列密钥，其中每一者是n位二进制数。第三散列电路432可接收包含R个个别密钥的第三组散列密钥，其中每一者是o位二进制数。
在一些实施例中，每一组散列密钥可彼此独立。在一些实施例中，一或多个个别密钥可在若干组密钥之间共享，但可经截断以说明不同长度的散列输出。在一些实施例中，在HASH KEY(0)到(2)信号上提供的散列密钥可由随机数产生器(例如图1的随机数产生器112、图2的随机数产生器230及/或图3的随机数产生器339)提供。举例来说，随机数产生器可基于种子值产生散列密钥。
响应于行地址XADD，数据堆叠410、420及430中的每一者可将相应计数值CV0、CV1及CV2提供到计数逻辑电路402。这些计数值可彼此不同，这是因为每一者可与行地址XADD的一组不同(及不同数目个)值相关联。计数逻辑402的计数调整器电路408可更新接收到的值，例如通过使其递增。在一些实施例中，计数调整器408改变计数值CV0到CV2的方式可部分取决于计数值CV0到CV2的值。举例来说，计数值CV1仅可在值CV0高于阈值(例如，已达到最大值)的情况下才改变(例如递增)。
在一些实施例中，计数调整器电路408可在不同方向上周期性地改变计数值(例如，使其减小)。举例来说，在一设置时间段(例如特定数目个时钟循环)之后，计数调整器408可改变(例如减小)存储于数据堆叠410、420及430中的所有计数值。在一些实施例中，计数调整器408可通过使它们复位(例如，复位到0)来将计数值减小到最小值。
计数定位器电路404可选择接收到的计数中的一者，或可基于一组计数值CV0到CV2合成新值。计数定位器电路404可使用基于一组计数值CV0到CV2的一或多个统计值。举例来说，计数定位器电路404可比较计数值CV0到CV2且采用最小值。计数定位器电路404还可基于一组计数值产生统计值，且可例如提供CV0到CV2的平均值或中值。在一些实施例中，仅可提供最小值、中值及平均值中的一者。在一些实施例中，用户可能能够选择使用哪一统计值。在一些实施例中，所有三个最小值、中值及平均值都可由计数定位器计算及输出且可被单独使用。在其它实例实施例中可使用其它统计值。
在一些实施例中，计数定位器404可选择计数值CV0到CV2中的一者，而非使用统计值。举例来说，在其中每一计数值都仅在前一计数值高于阈值的情况下才发生改变(例如，如果CV0大于阈值，那么CV1发生改变)的实施例中，那么特定计数值(例如CV2)可由计数定位器404提供。在一些实施例中，使用哪一计数值可周期性地改变。举例来说，可随机选择计数值。
计数定位器电路404可将统计值(例如最小值)提供到阈值比较器电路406。阈值比较器电路406可将接收到的统计值与阈值Thresh作比较。如果阈值比较器电路406确定接收到的统计值大于值Thresh，那么计数逻辑电路402可在有效电平(例如高逻辑电平、脉冲、上升边缘等)下提供捕获信号Capture。在一些实施例中，阈值可周期性地改变。举例来说，阈值Thresh可基于随机数产生器RNG的输出随机改变。
问题逻辑电路440可接收信号Capture。当信号Capture有效时，问题逻辑电路440可在输出处提供具有指示匹配的值的匹配信号HitXADD。
图5是根据本公开的实施例的散列电路500的框图。在一些实施例中，散列电路500可用作图4的散列电路412、422及/或432。图5的散列电路500表示散列电路的操作的简化视图以便解释散列电路的一般性操作。本公开的散列电路可使用更复杂逻辑及/或其它过程来将输入信号转换成散列。
图5的散列电路500被展示为包含随机数产生器(RNG)502(例如图1的随机数产生器112、图2的随机数产生器230、图3的随机数产生器339)，其可用于基于种子值Seed产生一组散列密钥Key。在图5的实施例中，RNG 502可经包含于散列电路500中，且散列电路可直接接收种子值Seed以便产生一组密钥。在一些实施例中，RNG 502可为系统级组件，且不被包含于每一个别散列电路中。在一些实施例中，可省略RNG 502，且其它方法可用于产生密钥Key。
散列电路500可接收输入值Input，其可为N+1位数(例如Input<0:N>)。在一些实施例中，值Input可为行地址。散列电路500可产生输出值Hash，其可为M+1位数(例如Hash<0:M>)。值M可通常是比值N更小的数。
RNG 502产生基于值N及M的一组密钥。明确来说，RNG 502产生N+1个密钥，其中每一者的长度是M+1。框504可组合来自一组密钥的每一密钥与输入值的位。举例来说，输入值(例如Input<i>)的每一位可与密钥Ki<0:M>中的对应者组合以产生Word。所以第一位可与第一密钥组合，且以此类推。在图5的实例中，AND逻辑可用于组合输入的每一位与相关联密钥。每一字的长度可为M+1位，且在组合Input的每一位与相关联密钥之后，可存在一组N+1个字。
框506可将字组合在一起以产生输出Hash。在图5的实例中，XOR逻辑可用于将所有字都组合在一起。一旦字已被组合，输出就可为长度是M+1个位的输出值Hash。
图6是根据本公开的实施例的复位行锤击检测器电路的方法的框图。在一些实施例中，方法600可由图1到5中论述的组件中的一或多者实施。虽然操作序列是关于方法600进行论述的，但应理解，在其它实施例中，特定操作可按不同顺序执行、重复及/或省略。在一些实施例中，特定步骤可彼此同时发生。
方法600可包含在610处当处于自刷新模式中时在存储器处从主机接收自刷新退出命令。方法600可进一步包含在620处致使存储器响应于接收到自刷新退出命令而退出自刷新模式。存储器可包含图1的存储器110及/或图2的半导体装置。
方法600可进一步包含在630处响应于从自刷新模式退出，致使存储器的行锤击检测器电路的散列密钥用新散列密钥进行更新。行锤击检测器电路可包含图1的行锤击检测器电路114、图2的刷新控制电路存储器阵列116的侵略检测器电路、图3的侵略检测器电路332、图4的侵略检测器电路400或其组合。散列密钥可与行锤击检测器电路的散列电路相关联，例如图4的散列电路412、422或432中的任一者。在一些实例中，方法600可进一步包含致使存储器的随机数产生器响应于从自刷新模式退出而提供新散列密钥。随机数产生器可包含图1的随机数产生器112、图2的随机数产生器230、图3的随机数产生器339或其任何组合。在一些实例中，散列密钥及新散列密钥各自具有的位都少于存储器的行地址。
在一些实例中，方法600可包含响应于从主机接收到自刷新命令而进入自刷新模式。主机可包含图1的主机控制器104。在一些实例中，方法600可进一步包含停止处于自刷新模式中的存储器的存储器阵列的读取及写入存取操作。在一些实例中，方法600可进一步包含当处于自刷新模式中时，刷新存储器的存储器阵列的存储体的存储器单元的每一行。
在一些实例中，方法600可进一步包含：在进入自刷新模式前，响应于基于散列密钥与对应于邻近存储器单元的受害行的侵略行的存储器单元的地址之间的散列检测到行锤击攻击而引起对存储器的存储器阵列的存储器单元的受害行的目标刷新。存储器阵列可包含图1的存储器阵列116及/或图2的存储器单元阵列218。
当然，应了解，本文中描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合，或可分离及/或在根据本系统、装置及方法的单独装置或装置部分当中执行。
最终，上文论述希望仅说明本系统且不应理解为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然本系统参考示范性实施例以特定细节进行描述，但也应了解，所属领域的一般技术人员可设想众多修改或替代实施例而不会背离所附权利要求书中所陈述的本系统的更广泛及预期精神及范围。因此，说明书及图式应以说明性方式来看待，且不希望限制所附权利要求书的范围。

Claims (22)

1.一种设备，其包括：
行锤击检测器电路，其包括：散列电路，其经配置以存储散列密钥并基于所述散列密钥与对应于存储器阵列的存储器单元的行的行地址之间的散列提供第一计数值，其中所述行锤击检测器电路经配置以响应于所述计数值超过阈值而提供匹配信号以引起对邻近所述存储器单元的行的受害行的目标刷新，其中响应于从自刷新模式退出，所述散列电路经配置以用新散列密钥更新所述所存储的散列密钥。
2.根据权利要求1所述的设备，其进一步包括随机数产生器，其经配置以响应于从所述自刷新模式退出而提供所述新散列密钥。
3.根据权利要求1所述的设备，其进一步包括所述存储器阵列，所述存储器阵列经配置以将信息存储于所述存储器单元的行中。
4.根据权利要求1所述的设备，其进一步包括命令解码器，所述命令解码器经配置以响应于从主机接收到的自刷新退出命令而退出所述自刷新模式。
5.根据权利要求4所述的设备，其中所述命令解码器经配置以响应于从所述主机接收到的自刷新命令而进入所述自刷新模式。
6.根据权利要求1所述的设备，其进一步包括所述存储器阵列，所述存储器阵列包括包含所述存储器单元的行的存储体，其中当处于所述自刷新模式中时，所述存储器阵列经配置以刷新所述存储体的存储器单元的每一行。
7.根据权利要求1所述的设备，其中所述散列密钥具有的位少于所述行地址。
8.根据权利要求1所述的设备，其中所述行锤击检测器电路进一步包括第二散列电路，所述第二散列电路经配置以存储第二散列密钥并基于所述第二散列密钥与所述行地址之间的散列而提供第二计数值，其中所述行锤击检测器电路经配置以响应于所述第二计数值超过所述阈值而提供所述匹配信号以引起对邻近所述存储器单元的行的所述受害行的所述目标刷新。
9.根据权利要求8所述的设备，其中所述散列密钥具有的位数目不同于所述第二散列密钥。
10.根据权利要求8所述的设备，其中响应于从所述自刷新模式退出，所述第二散列电路经配置以用第二新散列密钥更新所述所存储的第二散列密钥。
11.一种设备，其包括：
存储器阵列，其包括存储器单元的多个行；
命令解码器，其经配置以从主机接收自刷新命令，其中所述命令解码器经配置以响应于所述自刷新命令而进入自刷新模式，其中当处于所述自刷新模式中时，所述命令解码器经配置以致使所述多个存储器单元中的每一者进行刷新且忽略存储器存取请求，其中所述命令解码器经配置以响应于来自所述解码器的自刷新退出命令而退出所述自刷新模式；及
行锤击检测器电路，其经配置以响应于基于散列密钥与对应于邻近所述存储器单元的受害行的所述多个存储器单元的侵略行的存储器单元的地址之间的散列检测到行锤击攻击而引起对所述存储器单元的多个行的存储器单元的受害行的目标刷新，其中所述行锤击检测器电路经配置以响应于从所述自刷新模式退出而用新散列密钥更新所述散列密钥。
12.根据权利要求11所述的设备，其中所述行锤击检测器电路经配置以基于超过阈值的所述散列相关联的计数值而检测到所述行锤击攻击。
13.根据权利要求12所述的设备，其中所述行锤击检测器电路经配置以响应于从所述自刷新模式退出而复位所述计数值。
14.根据权利要求11所述的设备，其进一步包括经配置以提供所述新散列密钥的随机数产生器。
15.根据权利要求11所述的设备，其中所述存储器单元的多个行包含易失性存储器单元。
16.一种方法，其包括：
当处于自刷新模式中时在存储器处从主机接收自刷新退出命令；
响应于从所述主机接收到自刷新退出命令而致使所述存储器退出所述自刷新命令；及
响应于从所述自刷新模式退出，致使所述存储器的行锤击检测器电路的散列密钥用新散列密钥进行更新。
17.根据权利要求16所述的方法，其进一步包括：在进入所述自刷新模式前，响应于基于所述散列密钥与对应于邻近所述存储器的存储器阵列的存储器单元的受害行的存储器单元的侵略行的地址之间的散列检测到行锤击攻击而引起对所述存储器单元的受害行的目标刷新。
18.根据权利要求16所述的方法，其进一步包括致使所述存储器的随机数产生器响应于从所述自刷新模式退出而提供所述新散列密钥。
19.根据权利要求16所述的方法，其进一步包括响应于从所述主机接收到自刷新命令而进入所述自刷新模式。
20.根据权利要求16所述的方法，其进一步包括停止处于所述自刷新模式中的所述存储器的存储器阵列的读取及写入存取操作。
21.根据权利要求16所述的方法，其进一步包括当处于自刷新模式中时，刷新所述存储器的存储器阵列的存储体的存储器单元的每一行。
22.根据权利要求16所述的方法，其中所述散列密钥及所述新散列密钥各自具有的位都少于所述存储器的行地址。
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