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CN1307708C - 半导体装置及制造半导体装置的电容器的方法 - Google Patents

半导体装置及制造半导体装置的电容器的方法 Download PDF

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Abstract

本发明涉及一种制造半导体装置的电容器的方法。所述半导体装置包括：位线结构，形成于一衬底上，且包括位线、一硬掩模及一间隔物的堆叠层，该间隔物沿着含有该位线与该硬掩模的外形而形成；第一层间绝缘层，沉积在该位线结构的整个表面上；存储节点接触塞，穿过该层间绝缘层而形成在该衬底上，并具有在用于下电极的孔之内暴露的部分地蚀刻的部分；第二层间绝缘层，形成在该存储节点接触塞与该第一层间绝缘层的一部分上；及圆形下电极，形成在该第二层间绝缘层、该第一层间绝缘层的暴露部分及该存储节点接触塞的蚀刻部分的横侧面上，其中该下电极至少和该蚀刻部分的横侧面电接触。

Description

半导体装置及制造半导体装置的电容器的方法
技术领域
本发明涉及一种制造半导体装置的方法，尤其涉及制造一种具有圆形下电极的电容器的方法。
背景技术
使用于存储单元的电容器，含有用于存储节点的下电极、用于一板的上电极及一电介质层。其中，由上方看，该下电极通常成椭圆形。但是，由于目前流行倾向于微化的图形，因此现有的这种电容器形状，在用于光刻术处理或蚀刻处理的固定加工边缘上，有一定的限制，因此造成大规模集成。因此，在技术上把下电极形成为约在100nm以下的圆形。
如图1A～1G所示，其显示了制造具有圆形下电极的半导体装置的电容器的现有方法。
如图1A所示，在一衬底10上，形成有以顺序堆叠一位线11及一位线硬掩模12所形成的位线结构。如图所示，在衬底10上形成有很多位线结构。之后，沿着包含多个位线结构的外形，形成一间隔物13。其次，在以上所得结构的整个表面上形成一层间绝缘层14。对该层间绝缘层14及该间隔物13施以蚀刻，使得该衬底10部分暴露。通过此次蚀刻还形成多个接触孔。之后，作为存储节点接触塞材料的第一多晶硅层形成在该层间绝缘层14上，因此第一多晶硅层填充于各接触孔内。利用化学机械抛光(CMP)工艺或回蚀工艺，对该第一多晶硅层进行蚀刻，以使层间绝缘层14的表面暴露出来。由第一多晶硅层的蚀刻，形成接触衬底10的多个第一存储节点接触塞15。之后，在所得结构的顶部，形成厚度约为2000的隔离氧化物层16。
如图1B所示，利用使用于存储节点接触塞的另一个椭圆形掩模(下称存储节点接触塞掩模)对该隔离氧化物层16进行蚀刻，以形成椭圆形孔。其中，存储节点接触塞掩模暴露多个接触塞及层间绝缘层14的一部分。之后，沉积第二多晶硅层17，作为另一存储节点接触塞材料。此时，第二多晶硅层17也填充于各椭圆孔之中。
如图1C所示，通过进行回蚀处理而对第二多晶硅层17进行蚀刻，直到隔离氧化物层16暴露出来。通过此次回蚀处理，形成多个椭圆形的且和各该第一存储节点塞15相接触的第二存储节点接触塞17A。
如图1D所示，在上述所得的结构上，顺序沉积一氮化物层18及一电容器氧化物层19。而且，在电容器氧化物层19上，沉积将被用作硬掩模的第三多晶硅层20。
随后，如图1E所示，通过利用一圆形掩模蚀刻该第三多晶硅层20，形成一硬掩模20A，以用于一下电极，令各椭圆形第二存储节点接触塞17A的一侧完全暴露，之后，利用硬掩模20A对电容器氧化物层19作选择性的蚀刻。
如图1F所示，把硬掩模20A及氮化物层18的暴露部分顺序地加以去除，以形成用于下电极的圆形孔21(以下称为下电极孔)。
其次，如图1G所示，沿着包含下电极孔21与电容器氧化物层19的外形，沉积用作下电极材料的第四多晶硅层22。虽未显示，但第四多晶硅层22是分离的，形成由上方看去成圆形并同时接触第二存储节点接触塞17A的下电极。之后，在各下电极上，顺序地沉积介电层与上电极，由此即形成整个电容器。
但是，就圆形下电极的形成而言，为了使第一存储节点接触塞与下电极间获得良好的接触面积，在形成第一存储节点接触塞之后，必须额外地形成椭圆形存储节点接触塞，因此，需要额外地形成掩模，以对应额外的沉积及蚀刻处理。因此，具有处理过程复杂且制造成本增加的缺点。
发明内容
因此，本发明的目的在于提供一种制造半导体装置的电容器的方法，可改善接触特性、简化流程、并减少制造成本，根据本发明，在形成圆形下电极期间，不必额外形成另外的存储节点接触塞，同时可确保存储节点接触塞与下电极间具有良好的接触面积。
根据本发明的一个方面，所提供的半导体装置包括：位线结构，形成于一衬底上，且包括位线、一硬掩模及一间隔物的堆叠层，该间隔物沿着含有该位线与该硬掩模的外形而形成；第一层间绝缘层，沉积在该位线结构的整个表面上；存储节点接触塞，穿过该层间绝缘层而形成在该衬底上，并具有在用于下电极的孔之内暴露的部分地蚀刻的部分；第二层间绝缘层，形成在该存储节点接触塞与该第一层间绝缘层的一部分上；及圆形下电极，形成在该第二层间绝缘层、该第一层间绝缘层的暴露部分及该存储节点接触塞的蚀刻部分的横侧面上，其中该下电极至少和该蚀刻部分的横侧面电接触。
根据本发明的另一方面，提供一种制造半导体装置的电容器的方法，包括如下步骤：在一衬底上形成多个存储节点接触塞，各存储节点接触塞通过第一层间绝缘层进行绝缘；在衬底结构的整个表面上沉积一阻挡层、用于形成下电极的一第二层间绝缘层与一硬掩模；利用该硬掩模作为蚀刻掩模，对该阻挡层和用于形成下电极的第二层间绝缘层进行蚀刻，以形成多个用于下电极的孔，各孔为圆形，并暴露各存储节点接触塞的一侧；进行回蚀处理，以去除该硬掩模及用于下电极的各孔内所暴露的各存储节点接触塞的一部分；及将下电极沉积在各孔与各存储节点接触塞的该去除部分中。
附图说明
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特点将会变得更加明显，其中：
图1A-1G为现有电容器的剖视图。
图2A-2E为本发明较佳实施例的半导体装置的电容器的剖视图。
具体实施方式
下面结合附图说明本发明制造半导体装置的电容器的方法。
图2A-2E为根据本发明的方法所制成的电容器的剖视图。
如图2A所示，在一衬底20上，顺序地堆叠一位线21与一位线硬掩模22，以形成一位线结构。如图所示，形成多个位线结构。之后，沿着衬底20的表面与这些位线结构形成一位线间隔物23。在衬底的整个表面上，形成一第一层间绝缘层24，因此该第一层间绝缘层24覆盖这些位线结构。之后，对第一层间绝缘层24与位线间隔物23进行蚀刻，以形成多个接触孔。持续这种蚀刻，直到衬底20的一部分暴露出来。在第一层间绝缘层24上沉积第一多晶硅层，作为存储节点接触塞材料。此时，沉积第一多晶硅层，以便填充于这些接触孔之内。之后，利用化学机械抛光(CMP)或回蚀处理，蚀刻第一多晶硅层以暴露第一层间绝缘层24。由此蚀刻，形成接触衬底20的多个存储节点接触塞25。
如图2B所示，在上述所得结构的整个表面上，依序沉积一氮化物层26与一电容器氧化物层27。在电容器氧化物层27上，沉积第二多晶硅层28，作为硬掩模材料。
如图2C所示，利用用于圆形下电极的掩模(下称下电极掩模)对第二多晶硅层28进行蚀刻，以形成硬掩模28A。此时，下电极掩模即暴露各存储节点接触塞25的一侧。利用硬掩模28A对电容器氧化物层27与氮化物层26依次进行蚀刻，以形成多个用于下电极的孔29(下称下电极孔)。这些下电极孔29为圆孔。其中，各存储节点接触塞25一侧的暴露程度为各存储节点接触塞全部深度的约0.1％-50％。
如图2D所示，进行回蚀处理，去除硬掩模28A及暴露在下电极孔29中的存储节点接触塞25的一部分。特别的是，由于硬掩模28A与存储节点接触塞25由相同材料制成，因此这些存储节点接触塞25的这些部分的蚀刻深度较佳的是与硬掩模28A的厚度相同。此时，上述蚀刻仍持续进行，直到各存储节点接触塞25经由各个存储节点接触塞25的被蚀刻部分的一横侧面和随后沉积的第三多晶硅层30实现充分的电接触。
其次，如图2E所示，沿着下电极孔29与电容器氧化物层27的表面，沉积用于下电极的第三多晶硅层30。此时，第三多晶硅层30填充在各存储节点接触塞25中。虽未显示，但第三多晶硅层30为分离的，以形成接触于各存储节点接触塞25的横侧面同时由上方看去呈圆形的下电极。之后，在各下电极上形成一介电层与一上电极，由此形成整个电容器。
基于以上实施例所述，无须形成一额外的存储节点接触塞。因为在去除硬掩模期间，在下电极孔内所暴露的存储节点接触塞的一侧壁加以去除后，所形成的圆形电极可和存储节点接触塞的横侧面相接触。这种做法可确保在存储节点接触塞与下电极之间有充分的接触面积。因此，可进一步改善接触特性、简化工艺并降低制造成本。
虽然结合较佳实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明范围的情况下，做出各种变化和修改。

Claims (12)

1.一种半导体装置，包括：
位线结构，形成于一衬底上，且包括位线、一硬掩模及一间隔物的堆叠层，该间隔物沿着含有该位线与该硬掩模的外形而形成；
第一层间绝缘层，沉积在该位线结构的整个表面上；
存储节点接触塞，穿过该层间绝缘层而形成在该衬底上，并具有在用于下电极的孔之内暴露的部分地蚀刻的部分；
第二层间绝缘层，形成在该存储节点接触塞与该第一层间绝缘层的一部分上；及
圆形下电极，形成在该第二层间绝缘层、该第一层间绝缘层的暴露部分及该存储节点接触塞的蚀刻部分的横侧面上，其中该下电极至少和该蚀刻部分的横侧面电接触。
2.如权利要求1所述的半导体装置，其特征在于：确定该横侧面，以在该下电极与该存储节点接触塞之间提供电接触。
3.如权利要求1所述的半导体装置，其特征在于：该蚀刻部分的横侧面程度为各存储节点接触塞全部深度的0.1％-50％。
4.如权利要求1所述的半导体装置，其特征在于：该存储节点接触塞由多晶硅制成。
5.如权利要求1所述的半导体装置，其特征在于：该第二层间绝缘层包括阻挡层与电容器氧化物层。
6.如权利要求5所述的半导体装置，其中该阻挡层为氮化物层。
7.一种制造半导体装置的电容器的方法，包括如下步骤：
在一衬底上形成多个存储节点接触塞，各存储节点接触塞通过第一层间绝缘层进行绝缘；
在衬底结构的整个表面上沉积一阻挡层、用于形成下电极的一第二层间绝缘层与一硬掩模；
利用该硬掩模作为蚀刻掩模，对该阻挡层和用于形成下电极的第二层间绝缘层进行蚀刻，以形成多个用于下电极的孔，各孔为圆形，并暴露各存储节点接触塞的一侧；
进行回蚀处理，以去除该硬掩模及用于下电极的各孔内所暴露的各存储节点接触塞的一部分；及
将下电极沉积在各孔与各存储节点接触塞的该去除部分中。
8.如权利要求7所述的制造方法，其特征在于：该存储节点接触塞由多晶硅制成。
9.如权利要求7所述的制造方法，其中该下电极由多晶硅制成。
10.如权利要求7所述的制造方法，其特征在于：各存储节点接触塞一侧的暴露范围为各存储节点接触塞总深度的0.1％-50％。
11.如权利要求7所述的制造方法，其特征在于：对各存储节点接触塞的该部分蚀刻一深度，该深度允许各存储节点接触塞与沉积于各存储节点接触塞的该部分中的下电极进行电接触。
12.如权利要求11所述的制造方法，其特征在于：各存储节点接触塞蚀刻部分的深度与该硬掩模的厚度相同。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668833B1 (ko) * 2004-12-17 2007-01-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100689676B1 (ko) 2005-04-30 2007-03-09 주식회사 하이닉스반도체 반도체메모리장치의 제조 방법
CN107845633B (zh) * 2017-10-30 2023-05-12 长鑫存储技术有限公司 存储器及其制造方法
US10755970B2 (en) * 2018-06-15 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structures
KR102738179B1 (ko) * 2020-07-09 2024-12-05 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조방법
CN114388504A (zh) * 2020-10-22 2022-04-22 中国科学院微电子研究所 半导体装置及其制备方法
CN115621122B (zh) * 2021-07-14 2025-11-14 长鑫存储技术有限公司 半导体器件形成阵列圆形孔的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798289A (en) * 1990-01-26 1998-08-25 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing stacked capacitors in a DRAM with reduced isolation region between adjacent capacitors
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
CN1050005C (zh) * 1996-08-01 2000-03-01 世界先进积体电路股份有限公司 具有互连与电容器的集成电路的制造方法
US6261900B1 (en) * 1999-11-06 2001-07-17 United Microelectronics Corp. Method for fabricating a DRAM capacitor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970007967B1 (en) * 1994-05-11 1997-05-19 Hyundai Electronics Ind Fabrication method and semiconductor device
US5550076A (en) * 1995-09-11 1996-08-27 Vanguard International Semiconductor Corp. Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby
US5518948A (en) * 1995-09-27 1996-05-21 Micron Technology, Inc. Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip
JP3651112B2 (ja) 1996-05-10 2005-05-25 ソニー株式会社 配線形成方法
US5759892A (en) * 1996-09-24 1998-06-02 Taiwan Semiconductor Manufacturing Company Ltd Formation of self-aligned capacitor contact module in stacked cyclindrical dram cell
JP2877108B2 (ja) 1996-12-04 1999-03-31 日本電気株式会社 半導体装置およびその製造方法
US6268661B1 (en) * 1999-08-31 2001-07-31 Nec Corporation Semiconductor device and method of its fabrication
JPH10242271A (ja) * 1997-02-28 1998-09-11 Sony Corp 半導体装置及びその製造方法
US6015733A (en) * 1998-08-13 2000-01-18 Taiwan Semiconductor Manufacturing Company Process to form a crown capacitor structure for a dynamic random access memory cell
JP2000077622A (ja) * 1998-08-31 2000-03-14 Texas Instr Inc <Ti> 半導体記憶装置及びその製造方法
US6277726B1 (en) * 1998-12-09 2001-08-21 National Semiconductor Corporation Method for decreasing contact resistance of an electrode positioned inside a misaligned via for multilevel interconnects
JP2001210803A (ja) 1999-11-18 2001-08-03 Mitsubishi Electric Corp スタックトキャパシタおよびその製造方法
KR100328450B1 (ko) * 1999-12-29 2002-03-16 박종섭 반도체 소자의 캐패시터 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798289A (en) * 1990-01-26 1998-08-25 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing stacked capacitors in a DRAM with reduced isolation region between adjacent capacitors
CN1050005C (zh) * 1996-08-01 2000-03-01 世界先进积体电路股份有限公司 具有互连与电容器的集成电路的制造方法
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
US6261900B1 (en) * 1999-11-06 2001-07-17 United Microelectronics Corp. Method for fabricating a DRAM capacitor

Also Published As

Publication number Publication date
TWI310976B (en) 2009-06-11
US20060124984A1 (en) 2006-06-15
US7129131B2 (en) 2006-10-31
CN1577799A (zh) 2005-02-09
KR20050002026A (ko) 2005-01-07
US7332761B2 (en) 2008-02-19
KR100537204B1 (ko) 2005-12-16
TW200501325A (en) 2005-01-01
US20040262662A1 (en) 2004-12-30

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