TWI885475B - 半導體結構及其形成方法 - Google Patents

Abstract

提供一種半導體結構以及半導體結構之形成方法。上述方法包括沉積一第一介電層於半導體裝置上、形成一導電結構於第一介電層內、去除一部分的第一介電層以露出導電結構的側壁、形成圍繞導電結構的側壁的一阻障結構、沉積一導電層於阻障結構上以及對阻障結構及導電層進行一研磨製程。

Description

半導體結構及其形成方法

本發明實施例係關於一種半導體技術，且特別是關於一種半導體結構及其形成方法。

隨著半導體技術的進步，對更高儲存容量、更快處理系統、更高效能及更低成本的需求不斷增加。為了滿足這些需求，半導體產業不斷縮小半導體裝置的尺寸，例如位於積體電路(integrated circuit,IC)晶片內的金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)、鰭式場效電晶體(finFET)及閘極全繞式場效電晶體(gate-all-around(GAA)FET)。尺寸微縮化增加了製造積體電路(IC)的複雜性。

在一些實施例中，提供一種半導體結構之形成方法，包括：沉積一第一介電層於一半導體裝置上；形成一導電結構 於第一介電層內；去除一部分的第一介電層，以露出導電結構的一側壁；形成一阻障結構環繞導電結構的側壁；沉積一導電層於阻障結構上；以及對阻障結構及導電層進行一研磨製程。

在一些實施例中，提供一種半導體結構之形成方法，包括：形成一半導體裝置以及形成一內連接結構於半導體裝置上。形成半導體裝置包括：形成一閘極結構於一基底上；沉積一介電層於閘極結構上；以及形成一接觸結構於閘極結構上及介電層內。形成內連接結構包括：形成一阻障結構環繞接觸結構的一頂部部分；沉積一襯層於阻障結構上；沉積一導電層於襯層上；以及對阻障結構、襯層及導電層進行一研磨製程。

在一些實施例中，提供一種半導體結構，包括：一第一介電層，設置於一半導體裝置上；一導電結構，設置於第一介電層內；一阻障結構，包括一頂部部分及一底部部分；一導電襯層，設置於阻障結構上；以及一導電插塞，設置於導電襯層上。頂部部分設置於第一介電層上，且底部部分延伸至第一介電層內並設置於導電結構與第一介電層之間。

100:積體電路

101:場效電晶體101；N型場效電晶體；P型場效電晶體；鰭式場效電晶體；閘極全繞式場效電晶體

102:內連接結構

103:區域

104:基底

106:淺溝槽隔離區

108:鰭部結構

110A,110B,110C:源極/汲極區

112A,112B,112C:閘極結構

113:閘極堆疊

113A:界面氧化物層

113B:高k值閘極介電層

113C:功函數金屬層

113D:閘極金屬填充層

114:閘極間隙壁

115:閘極罩蓋結構

115A:導電閘極罩蓋

115B:絕緣閘極罩蓋

118A:蝕刻停止層；第一蝕刻停止層

118B:蝕刻停止層；第二蝕刻停止層

120A:第一層間介電層

120B:第二層間介電層

122A,122B:源極/汲極接觸結構

123A:矽化物層

123B:黏著層

123C:接觸插塞

124:導通孔結構；無襯層導通孔結構

124t:頂部部分

124t1:筆直邊緣剖面輪廓

124t2:傾斜邊緣剖面輪廓

124t3:彎曲邊緣剖面輪廓

125,127:界面

126:閘極接觸結構；無襯層閘極接觸結構

128A,128B,129:蝕刻停止層

130:層間介電層

132,133:內連線

134,135:阻障結構

134A,135A:內連接部；頂部部分

134B,135B:接觸部；底部部分

134s,135s:下表面

136,140B,142B:襯層

138:導電插塞

140:導通孔結構；加襯層導通孔結構

140A:通孔插塞

140At,140t:頂部部分

142:閘極接觸結構；加襯層閘極接觸結構

142A:接觸插塞

200:方法

205,210,215,220:操作步驟

424,426,1540,1542:頂部邊緣界面

544,744,1644:溝槽

628,834,936,938,1335,1728:膜層

746,1346:開口

D1,D2:距離

H1:高度

T1,T2:厚度

第1A圖繪示出根據一些實施例之積體電路(IC)的等距視圖。

第1B-1I圖繪示出根據一些實施例之具有導電結構的積體電路(IC)的不同剖面示意圖。

第2圖繪示出根據一些實施例之具有導電結構的積體電路(IC)的形成方法流程圖。

第3-21圖繪示出根據一些實施例之具有導電結構的積體電路(IC)在其製造製程的各個階段的剖面示意圖。

以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露。當然，這些僅為範例說明並非用以定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。

於空間上的相關用語，例如“之下”、“下方”、“下”、“之上”、“上”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。

需注意的是，說明書中對於“一實施例”、“一個實施例”、“示例性實施例”、“示例性”等的引用指出所說明的實施例可以包括特定特徵部件、結構或特性，然而每個實施例不一定包括 特定的特徵部件、結構或特性。再者，上述用語不一定指為相同的實施例。再者，當結合實施例說明特定特徵部件、結構或特性時，無論是否明確說明，結合其他實施例來實現上述的特徵部件、結構或特性將在所屬技術領域具有通常知識者的知識範圍內。

應當理解，本文中的用語或術語是為了說明的目的而非作為限制，使得所屬技術領域具有通常知識者根據此處教示來解釋本說明書的術語或用語。

在一些實施例中，用語“約”及“實質上”可以指為給定量的值在該數值的5%至20%內變化(例如，±1%、±2%、±3%、±4%、±5%、±6%、±7%、±8%、±8%、±9%、±10~15%、±15~20%)。這些數值僅為示例且並非作為限制。用語“約”及“實質上”可以指為所屬技術領域具有通常知識者根據此處的教示所解釋的數值的百分比。

本文揭露的鰭部結構可以透過任何合適的方法進行圖案化。舉例來說，可以使用一或多道光學微影製程(包括雙重圖案化或多重圖案化製程)來圖案化出鰭出結構。雙重圖案化或多重圖案化製程可以將光學微影及自對準製程結合起來，從而容許形成具有例如比使用單一直接光學微影製程所獲得的間距更小的間距的圖案。舉例來說，犧牲層形成在基底上方並使用光學微影製程將其圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物，然後去除犧牲層，且可以使用餘留的間隔物來圖案化出鰭部結構。

閘極全繞式(GAA)電晶體結構可以透過任何合適的方法進行圖案化。舉例來說，可以使用一或多道光學微影製程(包括雙重圖案化或多重圖案化製程)來圖案化出鰭出結構。雙重圖 案化或多重圖案化製程可以將光學微影及自對準製程結合起來，從而容許形成具有例如比使用單一直接光學微影製程所獲得的間距更小的間距的圖案。舉例來說，犧牲層形成在基底上方並使用光學微影製程將其圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物。然後去除犧牲層，且可以使用餘留的間隔物來圖案化出閘極全繞式(GAA)電晶體結構。

對小型便攜式多功能電子裝置日益增長的需求增加了對低功率裝置的需求，這些低功率裝置能夠進行日益複雜及精密的功能，同時提供不斷增加的儲存容量。因此，半導體產業持續採用半導體裝置及內連接結構來製造低成本、高效能及低功耗的積體電路(IC)。這些目標在很大程度上是透過微縮化半導體裝置及/或內連接結構的尺寸來實現的。然而，內連接結構的內連線的持續微縮化引起了相當大的挑戰，例如內連線的電阻增加以及從內連線到半導體裝置的下方接觸結構的金屬擴散增加。

為了解決上述挑戰，本揭露提供了在內連接結構的內連線中具有阻障結構的示例性積體電路(IC)，以減少內連線的電阻並最小化或防止金屬從內連線中的襯層及/或插塞擴散至半導體裝置(例如，閘極全繞式(GAA)場效電晶體(FET)或鰭式場效電晶體(finFET))下方的接觸結構。另外，本揭露提供了形成積體電路(IC)的示例性方法。在一些實施例中，內連線可以設置於半導體裝置的接觸結構上及環繞接觸結構的層間介電(interlayer dielectric,ILD)層上。內連線可以包括具有內連接部及接觸部的阻障結構。內連接部可以環繞內連線的內連接襯層及/或插塞，並且可以具有薄的剖面輪廓，其厚度約在0.5nm至3nm，以減小內連 線的電阻。

由於內連接部的薄的剖面輪廓，內連接部的底部部分的厚度會存在不均勻性。厚度不均勻性可能出現在位於下方的接觸結構與層間介電(ILD)層之間的界面。這種厚度不均勻性會導致金屬從內連接襯層及/或插塞透過接觸結構的頂部邊緣及/或側壁擴散至接觸結構。接觸部的存在可以防止或最小化上述金屬擴散至接觸結構，並提高積體電路(IC)效能。接觸部可以從內連接部的下表面延伸並且環繞接觸結構的頂部部分，以在接觸結構的頂部邊緣及/或側壁處提供金屬擴散阻障層。在一些實施例中，接觸部可具有約在0.5nm至2nm的厚度且可延伸的距離為層間介電(ILD)層的厚度的約10%至50%。

第1A圖繪示出根據一些實施例之具有場效電晶體(FET)101及設置於場效電晶體(FET)101上的內連接結構102的積體電路(IC)100的等距視圖。第1B-1I圖繪示出根據一些實施例之沿第1A圖的A-A線的積體電路(IC)100的不同剖面示意圖。第1B-1I圖繪示出具有額外結構的積體電路(IC)100的剖面示意圖，為了簡化起見，在第1A圖中未繪示出額外結構。第1C-1H圖繪示出第1B及1I圖中區域103沿第1A圖的A-A線的各個剖面放大示意圖。除非另有說明，否則圖式中元件與第1A-1I圖中具有相同的標號可彼此通用。在一些實施例中，場效電晶體(FET)101可以表示n型場效電晶體(FET)101(NFET 101)或p型場效電晶體(FET)101(PFET 101)，並且除非另有說明，否則場效電晶體(FET)101的說明通用於N型場效電晶體(FET)101及P型場效電晶體(FET)101兩者。

請參照第1A及1B圖，在一些實施例中，場效電晶體(FET)101可以包括(i)基底104、(ii)設置於基底104上的淺溝槽隔離(shallow trench isolation,STI)區106、(iii)設置於基底104上的鰭部結構108、(iv)設置於鰭部結構108上的源極/汲極(S/D)區110A-110C(S/D)區110C可視於第1A圖；源極/汲極(S/D)區110A-110B可視於第1B及1I圖)、(v)設置於鰭部結構108上的閘極結構112A-112C、(vi)設置於閘極結構112A-112C上的閘極間隙壁114、(vii)設置於源極/汲極(S/D)區110A-110C上的第一蝕刻停止層(etch stop layer,ESL)118A、(viii)設置於第一蝕刻停止層(ESL)118A上的第一層間介電(ILD)層120A、(ix)設置於第一蝕刻停止層(ESL)118A及第一層間介電(ILD)層120A上的第二蝕刻停止層(ESL)118B、(x)設置於第二蝕刻停止層(ESL)118B上的第二層間介電(ILD)層120B、(xi)分別設置於源極/汲極(S/D)區110A及110B上的源極/汲極(S/D)接觸結構122A及122B、(xii)設置於接觸結構122B上的導通孔(via)結構124以及(xiii)設置於閘極結構112A上的閘極接觸結構126。除非另有說明，否則源極/汲極(S/D)區110A-110C的說明彼此通用，閘極結構112A-112C的說明彼此通用，並且接觸結構122A及122B的說明彼此通用。源極/汲極(S/D)區110A-11C可以指源極或汲極，根據上下文單獨或共同表示為源極或汲極。除非另有說明，否則對導通孔結構124的說明通用於閘極接觸結構126。

在一些實施例中，基底104可以是半導體材料，例如矽、鍺(Ge)、矽鍺(SiGe)、絕緣體上覆矽(silicon-on-insulator,SOI)結構及其組合。再者，基底104可以摻雜p型摻雜 物(例如，硼、銦、鋁或鎵)或n型摻雜物(例如，磷或砷)。在一些實施例中，淺溝槽隔離(STI)區106、閘極間隙壁114、蝕刻停止層(ESL)118A及層間介電(ILD)層120A可以包括絕緣材料，例如氧化矽(SiO₂)、氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧矽(SiOCN)及氧化矽鍺(SiGeO_x)。在一些實施例中，蝕刻停止層(ESL)118B及層間介電(ILD)層120B可以包括介電材料，例如氧化鑭(LaO)、氧化鋁(Al₂O₃)、氧化釔(Y₂O₃)、氮碳化鉭(TaCN)、矽化鋯(ZrSi)、SiOCN、SiOC、SiCN、氮化鋯(ZrN)、鋯鋁氧化物(ZrAlO)、TiO₂、Ta₂O₃、ZrO₂、HfO₂、SiN、矽化鉿(HfSi)、氧氮化鋁(AlON)、SiO₂、SiC、氧化鋅(ZnO)。在一些實施例中，蝕刻停止層(ESL)118B可具有約3nm至40nm的厚度，且層間介電(ILD)層120B沿Z軸可具有約3nm至50nm的厚度，以用於導通孔結構124與閘極接觸結構126之間的充分電性隔離。

在一些實施例中，鰭部結構108可以包括類似於基底104的材料。鰭部結構108可以具有沿X軸延伸的長側邊。對於N型場效電晶體(NFET)101，源極/汲極(S/D)區110A-110C可以包括磊晶生長的半導體材料(例如，Si)及n型摻雜物(例如，磷及其他合適的n型摻雜物)。對於P型場效電晶體(PEET)101，源極/汲極(S/D)區110A-110C可以包括磊晶生長的半導體材料(例如，Si及SiGe)以及p型摻雜物(例如，硼及其他合適的p型摻雜物)。

在一些實施例中，閘極結構112A-112C中各個可以包括設置於鰭部結構108上的閘極堆疊113及設置於閘極堆疊113上的閘極罩蓋結構115。在一些實施例中，閘極堆疊113可以 包括(i)界面氧化物(IL)層113A、(ii)設置於界面氧化物(IL)層113A上的高k值(HK)閘極介電層113B、(iii)設置於高k值(HK)閘極介電層113B上的功函數金屬(work function metal,WFM)層113C以及(iv)設置於功函數金屬(WFM)層113C上的閘極金屬填充層113D。在一些實施例中，閘極結構112A-112C中各個可具有沿X軸約在2nm至50nm的閘極長度。

在一些實施例中，界面氧化物(IL)層113A可以包括SiO₂、SiGeO_x或氧化鍺(GeO_x)。在一些實施例中，高k值(HK)閘極介電層113B可以包括高k值介電材料，例如氧化鉿(HfO₂)、氧化鈦(TiO₂)、氧化鉿鋯(HfZrO)、氧化鉭(Ta₂O₃)、矽酸鉿(HfSiO4)、氧化鋯(ZrO₂)及矽酸鋯(ZrSiO₂)。在一些實施例中，功函數金屬(WFM)層113C可以包括鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、鋁摻雜鈦、鋁摻雜氮化鈦、鋁摻雜鉭、鋁摻雜氮化鉭，或用於n型場效電晶體(FET)的其他合適的鋁基材料。在一些實施例中，功函數金屬(WFM)層113C可包括實質上無鋁1(例如，沒有Al)的鈦基或鉭基氮化物或合金，例如氮化鈦(TiN)、氮化鈦矽(TiSiN)、鈦金(Ti-Au)合金、鈦銅(Ti-Cu)合金、氮化鉭(TaN)、氮化鉭矽(TaSiN)、鉭金(Ta-Au)合金及用於p型場效電晶體(FET)的鉭銅(Ta-Cu)。在一些實施例中，閘極金屬填充層113D可以包括合適的導電材料，例如鎢(W)、鈦(Ti)、銀(Ag)、釕(ru)、(Mo)、銅(Cu)、鈷(Co)、鋁(Al)、銥(Ir)、鎳(Ni)、金屬合金及其組合。

在一些實施例中，各個閘極罩蓋結構115可以包括設置於閘極堆疊113上的導電閘極罩蓋115A及設置於導電閘極罩 蓋115A上的絕緣閘極罩蓋115B。絕緣閘極罩蓋115B保護下方的導電閘極罩蓋115A及閘極堆疊113在場效電晶體(FET)101在後續製程期間免於發生結構及/或組成劣化。在一些實施例中，絕緣閘極罩蓋115B可以包括介電材料，例如LaO、Al₂O₃、Y₂O₃、TaCN、ZrSi、SiOCN、SiOC、SiCN、ZrN、ZrAlO、TiO2、Ta₂O₃、ZrO₂、HfO₂、SiN、HfSi、AlON、SiO₂、SiC及ZnO。在一些實施例中，絕緣閘極罩蓋115B的頂部部分可具有約在1nm至30nm的厚度T1，並且絕緣閘極罩蓋115B的底部部分可以具有約在1nm至50nm的厚度T2，以用於足夠的導電閘極罩蓋115A及閘極堆疊113保護。絕緣閘極罩蓋115B的頂部部分可以不位於閘極間隙壁114上，而其底部部分位於閘極間隙壁114之間，反之亦然。

導電閘極罩蓋115A在閘極堆疊113與閘極接觸結構126之間提供導電界面，以將閘極堆疊113電性連接至閘極接觸結構126，而未將閘極接觸結構126直接形成於閘極堆疊113上或閘極接觸結構126內。閘極接觸結構126不直接形成於閘極堆疊113上或閘極堆疊113內，以防止用於形成閘極接觸結構126的任何製程材料污染閘極堆疊113。在一些實施例中，導電閘極罩蓋115A可以包括金屬材料，例如W，Ru、Ir、Mo、其他合適的金屬材料及其組合。在一些實施例中，導電閘極罩蓋115A可以沿Z軸具有約在1nm至10nm的厚度，以充分控制閘極接觸結構126的深度剖面輪廓。

在一些實施例中，源極/汲極(S/D)接觸結構122A及122B中各個可以包括(i)設置於源極/汲極(S/D)區110A及110B 中各個內的矽化物層123A、(ii)設置於矽化物層123A上的黏著層123B以及(iii)設置於黏著層123B上的接觸插塞123C。在一些實施例中，對於N型場效電晶體(NFET)101，矽化物層123A可以包括矽化鈦(Ti_xSi_y)、矽化鉭(Ta_xSi_y)、矽化鉬(Mo_xSi_y)、矽化鋯(Zr_xSi_y)、矽化鉿(Hf_xSi_y)、矽化鈧(Sc_xSi_y)、矽化釔(Y_xSi_y)、矽化鋱(Tb_xSi_y)、矽化鎦(Lu_xSi_y)、矽化鉺(Er_xSi_y)、矽化鐿(Yb_xSi_y)、矽化銪(Eu_xSi_y)、矽化釷(Th_xSi_y)、其他合適的金屬矽化物材料或其組合。在一些實施例中，對於P型場效電晶體(PFET)101，矽化物層123A可以包括矽化鎳(Ni_xSi_y)、矽化鈷(Co_xSi_y)、矽化錳(Mn_xSi_y)、矽化鎢(W_xSi_y)、矽化鐵(Fe_xSi_y)、矽化銠(Rh_xSi_y)、矽化鈀(Pd_xSi_y)、矽化釕(Ru_xSi_y)、矽化鉑(Pt_xSi_y)、矽化銥(Ir_xSi_y)、矽化鋨(Os_xSi_y)、其他合適的金屬矽化物材料或其組合。

在一些實施例中，黏著層123B(也稱為“襯層”或“膠層”)可以包括金屬氮化物，例如氮化鈦(TiN)、氮化鉭(TaN)及其他合適的金屬氮化物材料。在一些實施例中，接觸插塞123C可以包括具有低電阻率(例如，約在50μΩ-cm或以下的電阻率)的導電材料，例如W、Ru、Al、Mo、Ir、Ni、Co、鋨(Os)、銠(Rh)、其他合適的低電阻率導電材料及其組合。

請參照第1B-1E圖，源極/汲極(S/D)接觸結構122B可以透過導通孔結構124電性連接至位於上方的內連接結構102。導通孔結構124的底部可以設置於源極/汲極(S/D)接觸結構122B內，且可以包括導電材料，例如W、Ru、Al、Mo、Ti。在一些實施例中，導通孔結構124的導電材料透過由下而上的方法， 且沿導通孔結構124的側壁並無襯層(也稱為“黏著層”或“膠層”)的情況下形成。如此一來，導通孔結構124可以稱為“無襯層導通孔結構124”。在一些實施例中，導通孔結構124可具有不同的頂部邊緣剖面輪廓，例如第1C圖所示的筆直邊緣剖面輪廓124t1、第1D圖所示的傾斜邊緣剖面輪廓124t2以及如第1E圖所示的彎曲邊緣剖面輪廓124t3。導通孔結構124的頂部邊緣剖面輪廓可以取決於環繞導通孔結構124的頂部部分的內連接結構102部分的配置，如以下詳細說明。在一些實施例中，具有頂部邊緣剖面輪廓124t1的導通孔結構124可以具有上表面與層間介電(ILD)層120B的上表面實質上共面，如第1C圖所示。另一方面，具有頂部邊緣剖面輪廓124t2或124t3的導通孔結構124的上表面可以處於比層間介電(ILD)層120B的上表面更高的水平表面平面高度，如第1D及1E圖所示。

在一些實施例中，取代導通孔結構124，場效電晶體(FET)101可以具有導通孔結構140，設置於源極/汲極(S/D)接觸結構122B內，如第1F-1H圖所示。導通孔結構140可以包括通孔插塞140A及沿著側壁並且環繞通孔插塞140A的襯層140B，其中導通孔結構140也可以稱為“加襯層導通孔結構140”。除非另有說明，否則對導通孔結構124的說明通用於通孔插塞140A。在一些實施例中，襯層140B可包括W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、TaN、TiO₂、ZnO或Al₂O₃。在一些實施例中，襯層140B可具有約在0.1nm至3nm的厚度。通孔插塞140A及襯層140B的材料可以彼此不同。

參照第1B-1E圖，閘極結構112A可以透過閘極接 觸結構126電性連接至位於上方的內連接結構102。閘極接觸結構126可以設置於導電閘極罩蓋115A內，且可以包括導電材料，例如W、Ru、Al、Mo、Ti。類似於導通孔結構124，閘極接觸結構126可在無襯層的情況下形成，並因此可以稱為“無襯層閘極接觸結構126”。在一些實施例中，閘極接觸結構126可以具有約在5nm至80nm的高度。在一些實施例中，閘極接觸結構126、接觸插塞123C及導通孔結構124可以具有相同的導電材料。在一些實施例中，閘極接觸結構126、接觸插塞123C及導通孔結構124可以具有釕。在一些實施例中，取代閘極接觸結構126，場效電晶體(FET)101可以具有設置於閘極結構112A內的閘極接觸結構142，如第1F-1H圖所示。閘極接觸結構142可以包括接觸插塞142A及沿側壁並且環繞接觸插塞142A的襯層142B，其中閘極接觸結構142也可以稱為“加襯層閘極接觸結構142”。除非另有說明，否則閘極接觸結構126的說明通用於接觸插塞142A。除非另有說明，對導通孔結構140、通孔插塞140A及襯層140B的說明分別通用於閘極接觸結構142、接觸插塞142A及襯層142B。

請參照第第1B及第1C圖，內連接結構102可以設置於層間介電(ILD)層120B、導通孔結構124及閘極接觸結構126上。在一些實施例中，內連接結構102可以包括(i)蝕刻停止層(ESL)128A及128B、(ii)設置於蝕刻停止層(ESL)128A的層間介電(ILD)層130以及(iii)內連線132。蝕刻停止層(ESL)128A可以直接設置於層間介電(ILD)層120B上。蝕刻停止層(ESL)128B可以設置於層間介電(ILD)層120B的頂部部分與導通孔結構124之間以及層間介電(ILD)層120B與導通孔結構124的底部部分之間的界 面125上。在一些實施例中，蝕刻停止層(ESL)128A及128B可以包括介電材料，例如例如LaO、Al₂O₃、Y₂O₃、TaCN、ZrSi、SiOCN、SiOC、SiCN、ZrN、ZrAlO、TiO₂、Ta₂O₃、ZrO₂、HfO₂、SiN、HfSi、AlON、SiO₂、SiC及ZnO。層間介電(ILD)層130可以包括介電常數低於SiO₂的低k值介電材料。在一些實施例中，低k值(LK)或超低k值(ELK)介電材料可包括SiOC、SiCN或SiOCN。

內連線132可以將場效電晶體(FET)101電性連接至電源及/或主動裝置。在一些實施例中，每條內連線132可以包括(i)阻障結構134、(ii)設置於阻障結構134上的襯層136以及(iii)設置於襯層136上的導電插塞138。在一些實施例中，阻障結構134可以包括導電材料，例如W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi及TaN。在一些實施例中，襯層136可用作形成導電插塞138的晶種層並且可包括導電材料，例如Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu以及TaN。在一些實施例中，導電插塞138可以包括導電材料，例如W、Ru、Al、Mo、Ti、Cu及Co。阻障結構134的材料可以不同於襯層136及導電插塞138的材料。在一些實施例中，襯層136可以具有約在0.1nm至3nm的厚度，以充分形成導電插塞138。在一些實施例中，可以不存在襯層136，而導電插塞138直接設置於阻障結構134上。

阻障結構134可用以防止或最小化金屬原子從襯層136及/或導電插塞138至導通孔結構124的擴散，同時最小化內連線132的電阻。在一些實施例中，阻障結構134可以包括(i)內連接 部134A(也稱為“頂部部分134A”)及(ii)接觸部134B(也稱為“底部部分134B”)。內連接部134A可直接接觸並環繞襯層136(或導電插塞138(若不存在襯層136))的側壁及下表面。再者，內連接部134A可以直接設置於導通孔結構124上。在一些實施例中，內連接部134A可以具有約在0.5nm至2nm的厚度，以最小化內連線132的電阻，同時防止或最小化金屬原子的擴散。襯層136及/或導電插塞138連接至導通孔結構124。由於內連接部134A具有薄的剖面輪廓，若形成於層間介電(ILD)層120B與導通孔結構124之間的頂部邊緣界面(未繪示)上方，則在內連接部134A的底部部分內可能存在缺陷。這些缺陷可能容易受到自襯層136及/或導電塞138至導通孔結構124的金屬擴散的影響。可以透過接觸部134B來防止內連接部134A的下表面134s下方形成上述頂部邊緣界面。接觸部134B的存在可以減少在最小化內連線132的電阻與防止金屬自襯層136及/或導電插塞138擴散至導通孔結構124之間的權衡。

接觸部134B可以設置於層間介電(ILD)層120B的頂部部分及導通孔結構124之間，以防止在下表面134s下方形成頂部邊緣界面，並且可以設置於蝕刻停止層(ESL)128B上，以防止在界面125上形成接觸部134B。再者，接觸部134B可以自內連接部134A的下表面134s沿負Z方向延伸一距離D1，並環繞導通孔結構124的頂部部分。在一些實施例中，接觸部134B可以具有約在1nm至2nm的厚度，且距離D1可約在0.5nm至10nm，或為層間介電(ILD)層120B的高度H1的約10%至50%。在厚度及距離D1的這些範圍內，接觸部134B連同內連接部134A可以充分地防止或最小化金屬原子自襯層136及/或導電插塞138至導通孔結構124的擴 散，同時最小化內連線132的電阻。在一些實施例中，接觸部134B及導通孔結構124之間的界面可以是實質上線性的，其可以將導通孔結構124的頂部邊緣剖面輪廓控制為筆直邊緣剖面輪廓124t1。

請參照第1D圖，在一些實施例中，內連接結構102可以包括內連線133及蝕刻停止層(ESL)129，而不是內連線132以及蝕刻停止層(ESL)128A及128B。除非另有說明，否則第1C圖的內連接結構102的說明通用於第1D圖的內連接結構102。在一些實施例中，各個內連線133可以包括(i)阻障結構135、(ii)設置於阻障結構135上的襯層136以及(iii)設置於襯層136上的導電插塞138。在一些實施例中，阻障結構135可以包括導電材料，例如W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi及TaN。阻障結構135的材料可以不同於襯層136及導電插塞138的材料。

類似於阻障結構134，阻障結構135可用以防止或最小化金屬原子自襯層136及/或導電插塞138至導通孔結構124的擴散，同時最小化內連線133的電阻。阻障結構135可以包括(i)內連接部135A(也稱為“頂部部分135A”)及(ii)接觸部135B(也稱為“底部部分135B”)。內連接部135A可以直接接觸並環繞襯層136(或導電插塞138(若不存在襯層136))的側壁及下表面。再者，內連接部135A可以直接設置於導通孔結構124上。在一些實施例中，內連接部135A可以具有約在0.5nm至2nm的厚度，以最小化內連線133的電阻，同時防止或最小化金屬原子自內連線133的擴散。襯層136及/或導電插塞138連接至導通孔結構124。

類似於接觸部134B，接觸部135B可用以防止內 連接部135A的下表面135s下方形成頂部邊緣界面。接觸部135B可以環繞導通孔結構124的頂部部分124t並且可以設置於層間介電(ILD)層120B上，以防止在下表面135s下方形成頂部邊緣界面。再者，接觸部135B可以設置於蝕刻停止層(ESL)129中，並沿負Z方向自內連接部135A的下表面135s延伸一距離D2。在一些實施例中，接觸部134B可以具有約在1nm至2nm的厚度，且距離D2可以小於蝕刻停止層(ESL)129的厚度。在厚度及距離D2的這些範圍內，接觸部135B連同內連接部135A可以充分地防止或最小化金屬原子自襯層136及/或導電插塞138至導通孔結構124的擴散，同時最小化內連線133的電阻。在一些實施例中，由於導通孔結構124的傾斜邊緣剖面輪廓124t2，可在接觸部135B與導通孔結構124之間以形成傾斜界面。

請參照第1E圖，在一些實施例中，內連線133可以設置於不是具有傾斜邊緣剖面輪廓124t2而是具有彎曲邊緣剖面輪廓124t3的導通孔結構124及閘極接觸結構126上。除非另有說明，否則對第1D圖的內連接結構102的說明通用於第1E圖的內連接結構102。在一些實施例中，由於導通孔結構124的彎曲邊緣剖面輪廓124t3，可在接觸部135B與導通孔結構124之間形成彎曲界面。

請參照第1F圖，在一些實施例中，內連接結構102可以設置於導通孔結構140及閘極接觸結構126上，而不是設置於導通孔結構124及閘極接觸結構126上。除非另有說明，否則第1C圖的內連接結構102的說明通用於第1F圖的內連接結構102。蝕刻停止層(ESL)128B可以設置於層間介電(ILD)層120B的頂部 部分及通孔插塞140A之間，並且可以設置於襯層140B上以及層間介電(ILD)層120B與導通孔結構140的底部部分之間的界面127上。內連接部134A可以直接設置於通孔插塞140A上。接觸部134B可以設置於層間介電(ILD)層120B的頂部部分與通孔插塞140A之間，以防止在下表面134s下方形成頂部邊緣界面。再者，接觸部134B可以環繞通孔插塞140A的頂部部分。在一些實施例中，接觸部134B與通孔插塞140A之間的界面可為實質上線性的，其可以將通孔插塞140A的頂部邊緣剖面輪廓控制為筆直邊緣剖面輪廓124t1。

請參照第1G圖，可取代內連線132，而將內連線133設置於導通孔結構140及閘極接觸結構142上。除非另有說明，否則第1D圖的內連接結構102的說明通用於第1G圖的內連接結構102。內連接部135A可以直接設置於導通孔結構140上。接觸部135B可以環繞導通孔結構140的頂部部分140t，且可以設置於層間介電(ILD)層120B上。接觸部135B可以與襯層140B的頂部邊緣及側壁直接接觸。在一些實施例中，由於導通孔結構140的傾斜邊緣剖面輪廓124t2，可在接觸部135B與導通孔結構140之間形成傾斜界面。

請參照第1H圖，在一些實施例中，內連線133可以設置於不是具有傾斜邊緣剖面輪廓124t2，而是具有彎曲邊緣剖面輪廓124t3而的導通孔結構140及閘極接觸結構142上。除非另有說明，否則對第1G圖的內連接結構102的說明通用於第1H圖的內連接結構102。不同於第1G圖的導通孔結構140，通孔插塞140A的頂部部分140At未由第1H圖的導通孔結構140中的襯層 140B環繞。如此一來，接觸部135B可以直接接觸並環繞通孔插塞140A的頂部部分140At，並且可以設置於襯層140B及層間介電(ILD)層120B的上表面上。在一些實施例中，由於通孔插塞140A的彎曲邊緣剖面輪廓124t3，可在接觸部135B及通孔插塞140A之間形成彎曲界面。

內連接結構102相對於導通孔結構124及導通孔結構140的上述說明分別通用於閘極接觸結構126及閘極接觸結構142。

請參照第1I圖，在一些實施例中，場效電晶體(FET)101可以是閘極全繞式場效電晶體(GAA FET)101，而不是第1B圖所示的鰭式場效電晶體(finFET)101。對於閘極全繞式場效電晶體(GAA FET)101，閘極結構112A-112C可以具有如第1I圖所示的剖面示意圖，而不是具有第1B圖所示的剖面示意圖。閘極全繞式場效電晶體(GAA FET)101的閘極結構112A-112C可以包圍在奈米結構通道區121周圍。如本文所使用，用語“奈米結構”將結構、膜層及/或區域定義為具有水平尺寸(例如，沿X軸及/或Y軸)及/或垂直尺寸(例如，沿Z軸)小於約100nm，例如約90nm、約50nm、約10nm或小於約100nm的其他數值也是在本揭露的範圍內。在一些實施例中，奈米結構通道區121可以是奈米片、奈米線、奈米棒、奈米管或其他合適的奈米結構形狀的形式。

奈米結構通道區121可包括與基底104相似或不同的半導體材料。在一些實施例中，奈米結構通道區110可包括Si、SiAs、磷化矽(SiP)、SiC、SiCP、SiGe、矽鍺硼(SiGeB)、鍺硼(GeB)、矽-鍺-錫-硼(SiGeSnB)、III-V族半導體化合物或其他 合適的半導體材料。儘管奈米結構通道區121繪示出為矩形剖面，然而奈米結構通道區121可以具有其他幾何形狀(例如，圓形、橢圓形、三角形或多邊形)的剖面。圍繞奈米結構通道區121的閘極結構112A-112C的閘極部分可以透過內間隔層117與相鄰的源極/汲極(S/D)區110A-110C電性隔離。內間隔層117可以包括絕緣材料，例如SiO_x、SiN、SiCN、SiOCN以及其他合適的絕緣材料。

第2圖繪示出根據一些實施例之製造具有第1B-1H圖的剖面示意圖的積體電路(IC)100的示例性方法200的流程圖。為了說明性目的，將參照用於製造如第3-21圖所示的積體電路(IC)100的示例製造製程來說明第2圖所示的操作步驟。第3-21圖繪示出根據一些實施例之沿第1A圖的A-A線的積體電路(IC)100在各個製造階段的剖面示意圖。第5-21圖繪示出根據一些實施例之第1B及4圖的區域103在各個製造階段的放大示意圖。根據具體應用，操作步驟可以按照不同的順序進行或不進行。應當注意的是，方法200可能不會產生完整的積體電路(IC)100。因此，應當理解的是，可以在方法200之前、期間及之後提供額外製程，並且本文中可能僅簡要說明一些其他製程。除非另有說明，否則第1A-1H圖及第3-21圖中具有相同標號的部件說明彼此通用。

請參照第2圖，在操作步驟205中，形成源極/汲極(S/D)區及閘極結構於基底上的鰭部結構上。舉例來說，如第3圖所示，源極/汲極(S/D)區110A及110B以及閘極結構112A-112C可以形成於鰭部結構108上。源極/汲極(S/D)區110A及110B的製作可以包括形成開口(未繪示)於鰭部結構108內，並磊晶生長的半導體材料於開口內。源極/汲極(S/D)區110A及110B的形成之後 可以是閘極結構112A及112C的形成，其之後可以是在源極/汲極(S/D)區110A及110B上沉積蝕刻停止層(ESL)118A以及在蝕刻停止層(ESL)118A上沉積層間介電(ILD)層120A。

請參照第2圖，在操作步驟210中，形成源極/汲極(S/D)接觸結構於源極/汲極(S/D)區上。舉例來說，如第3圖所示，源極/汲極(S/D)接觸結構122A及122B形成於源極/汲極(S/D)區110A及110B上。源極/汲極(S/D)接觸結構122A及122B的製作可以包括形成穿過層間介電(ILD)層120A及蝕刻停止層(ESL)118A的開口(未繪示)於源極/汲極(S/D)區110A及110B上，且在開口內形成源極/汲極(S/D)接觸結構122A及122B。

請參照第2圖，在操作步驟215中，形成一導通孔結構於源極/汲極(S/D)區的其中一者上，且形成一閘極接觸結構於閘極結構的其中一者上。舉例來說，如第4圖所示，導通孔結構124形成於源極/汲極(S/D)區110B上，且閘極接觸結構126形成於閘極結構112A上。在一些實施例中，可以用相同的導電材料同時形成導通孔結構124及閘極接觸結構126。導通孔結構124及閘極接觸結構126的製作可以包括(i)沉積蝕刻停止層(ESL)118B於源極/汲極(S/D)接觸結構122A及122B以及閘極結構112A-112C上，如第4圖所示、(ii)沉積層間介電(ILD)層120B於蝕刻停止層(ESL)118B、(iii)形成穿過層間介電(ILD)層120B及蝕刻停止層(ESL)118B的導通孔開口(未繪示)於源極/汲極(S/D)接觸結構122A上以及形成閘極接觸開口(未繪示)於閘極結構112A上以及(iv)形成導通孔結構124於通孔開口內且形成閘極接觸結構126於閘極接觸開口內。在一些實施例中，可以取代導通孔結構124及閘 極接觸結構126，而形成導通孔結構140於通孔開口內，並且形成閘極接觸結構142於閘極接觸開口內，如第15圖所示。層間介電(ILD)層120B、導通孔結構124(或導通孔結構140)及閘極接觸結構126(或閘極接觸結構142)可以實質上彼此共平面。

請參照第2圖，在操作步驟220中，在導通孔結構及閘極接觸結構上形成內連接結構。

在一些實施例中，可以形成第1C圖的內連接結構102於導通孔結構124及閘極接觸結構126上，如參照第5-10圖所述。第1C圖的內連接結構102的製作可以包括以下順序操作步驟：(i)形成溝槽544環繞導通孔結構124及/或閘極接觸結構126，且位於頂部邊緣界面424及426處，如第5圖所示、(ii)沉積具有蝕刻停止層(ESL)128A及128B的材料的膜層628於溝槽544內及層間介電(ILD)層120B上，如第6圖所示、(iii)沉積層間介電(ILD)層130於膜層628上、(iv)蝕刻位於導通孔結構124及閘極接觸結構126上的層間介電(ILD)層130部分及蝕刻層628部分，以形成開口746，如第7圖所示、(v)蝕刻環繞導通孔結構124及閘極接觸結構126的膜層628部分，以形成溝槽744，如第7圖所示、(vi)沉積具有阻障結構134的材料的膜層834於開口746及溝槽744內，如第8圖所示，(vii)沉積具有襯層136的材料的膜層936於膜層834上，如第9圖所示、(viii)沉積具有導電插塞138的材料的膜層938於膜層936上，如第9圖所示以及(ix)對第9圖的結構進行化學機械研磨(chemical mechanical polishing,CMP)製程，以形成第10圖的結構，其中層間介電(ILD)層130、阻障結構134、襯層136及導電插塞138的上表面實質上彼此共平面。在一些實施例中，溝槽544 可以形成於導通孔結構124或閘極接觸結構126內，而不是形成於導通孔結構124及閘極接觸結構126兩者內。

在一些實施例中，第1D圖的內連接結構102可以形成在導通孔結構124及閘極接觸結構126上，如參照第11-14圖所述。第1D圖的內連接結構102的製作可包括以下順序操作步驟：(i)對第4圖的結構上進行蝕刻製程，以去除層間介電(ILD)層120B並露出導通孔結構124及閘極接觸結構126的頂部部分124t，如第11圖所示、(ii)沉積蝕刻停止層(ESL)129於第11圖的結構上，以覆蓋頂部部分124t，如第12圖所示、(iii)沉積層間介電(ILD)層130於蝕刻停止層(ESL)129上，如第12圖所示、(iv)蝕刻位於導通孔結構124及閘極接觸結構126上的層間介電(ILD)層130部分以形成開口1346，如第13圖所示、(v)蝕刻位於導通孔結構124及閘極接觸結構126上及其周圍的蝕刻停止層(ESL)129部分(未繪示)，以露出頂部部分124t、(vi)沉積具有阻障結構135的材料的膜層1335於開口1346內，並覆蓋頂部部分124t，如第13圖所示、(vii)類似於上述參照第9圖所述的操作步驟(vi)，沉積具有襯層136的材料的膜層936於膜層1335上、(viii)沉積具有導電插塞138的材料的膜層938於膜層1335上以及(ix)對膜層1335、膜層936及膜層938進行化學機械研磨(CMP)製程，以形成第14圖的結構，其中層間介電(ILD)層130、阻障結構135、襯層136及導電插塞138的上表面彼此實質上共平面。

在一些實施例中，除了可以對第4圖的結構進行化學機械研磨(CMP)製程以去除層間介電(ILD)層120B並露出頂部部分124t，以取代在以上參照第11圖所述的操作步驟(i)中進行蝕 刻製程之外，第1E圖的內連接結構102可以透過使用以上所述形成第1D圖的內連接結構102的製程來形成。在一些實施例中，對第4圖的結構進行化學機械研磨(CMP)製程可以形成彎曲邊緣剖面輪廓124t3，如第1E圖所示。在一些實施例中，進行化學機械研磨(CMP)製程可包括使用具有以下組分的研磨液：(i)TiO₂、SiO₂、氧化鈰(CeO₂)、ZrO₂及/或Al2O₃的砥粒(abrasive)材料、(ii)氧化劑，例如過氧化氫(H₂O₂)、高碘酸(H5IO₆)及亞硝酸鐵(FeNO₃)、(iii)螯合劑，例如氨(NH₃)、乙二胺四乙酸(ethylenediaminetetraacetic acid,EDTA)及胺、(iv)pH調節劑，例如氫氧化鉀(KOH)、檸檬酸(C₆H₈O₇)、乙酸、有機酸及氫氧化銨(NH₄OH)以及(v)表面活性劑，例如有機酸、乙醇、乙二胺四乙酸(EDTA)及乙酸。在一些實施例中，研磨液組成中砥礪材料的濃度可小於約6%，且研磨液組成中其他化學劑的濃度可小於約3%。在一些實施例中，研磨液組成可具有約4至12的pH值。

在一些實施例中，第1F圖的內連接結構102可以形成於導通孔結構140及閘極接觸結構142上，如參照第15-19圖所述。第1F圖的內連接結構102的製作可以包括以下順序操作步驟：(i)形成溝槽1644環繞導通孔結構140及閘極接觸結構142，且位於頂部邊緣界面1540及1542處(繪示於第15圖)，如第16圖所示、(ii)沉積具有蝕刻停止層(ESL)128A及128B的材料的膜層1728於溝槽1644內及層間介電(ILD)層120B上，如第17圖所示、(iii)沉積層間介電(ILD)層130於膜層1728上、(iv)蝕刻位於導通孔結構140及閘極接觸結構142上的層間介電(ILD)層130部分及膜層1728部分，以形成開口746，如第18圖所示、(v)蝕刻環繞導 通孔結構140及閘極接觸結構142的膜層1728部分，以形成溝槽744，如第18圖所示、(v)類似於以上參照第8圖所述的操作步驟(v)，沉積具有阻障結構134的材料的膜層834於開口746及溝槽744內、(vi)類似於以上參照第9圖所述操作步驟(vi)，沉積具有襯層136的材料的膜層936於膜層834上、(vii)類似於以上參照第9圖所述的操作步驟(vii)，沉積具有導電插塞138的材料的膜層938於膜層936上以及(viii)對膜層834、膜層936及膜層938進行化學機械研磨(CMP)製程，以形成第19圖的結構，其中具有層間介電(ILD)層130、阻障結構134、襯層136及導電插塞138的上表面彼此實質上共平面。

在一些實施例中，第1G圖的內連接結構102的製作可以包括：(i)對第15圖的結構進行蝕刻製程，以去除層間介電(ILD)層120B並露出頂部部分140t，如第20圖所示以及(ii)對第20圖的結構進行上述形成第1D圖的內連接結構102的製程的操作步驟(ii)-(ix)。

在一些實施例中，第1H圖的內連接結構102的製作可以包括：(i)對第15圖的結構上進行化學機械研磨(CMP)製程，以去除層間介電(ILD)層120B並露出頂部部分140t，如第21圖所示以及(ii)對第21圖的結構進行上述形成第1D圖的內連接結構102的製程的操作步驟(ii)-(ix)。

本揭露提供了在內連線(例如，內連線132及133)中具有阻障結構(例如，阻障結構134及135)的示例性積體電路(IC)(例如，積體電路(IC)100)，以減小內連線的電阻並最小化或防止金屬自內連線中的襯層(例如，襯層136)及/或插塞(例如，導 電插塞138)擴散至半導體裝置(例如，閘極全繞式場效電晶體(GAA FET)102或鰭部場效電晶體(finFET)102)的下方接觸結構(例如，閘極接觸結構126)。另外，本揭露提供了形成積體電路(IC)的示例性方法(例如，方法200)。在一些實施例中，內連線可以設置於半導體裝置的接觸結構及圍繞接觸結構的層間介電(ILD)層上。內連線可以包括具有內連接部(例如，內連接部134A)及接觸部(例如，接觸部134B)的阻障結構(例如，阻障結構134)。內連接部可以環繞內連線的內連接襯層及/或插塞，且可以具有厚度約在0.5nm至3nm的薄的剖面輪廓，以降低內連線的電阻。

由於內連接部的薄的剖面輪廓，內連接部的底部部分厚度可能具有不均勻性。厚度不均勻性可能出現在接觸結構與層間介電(ILD)層之間的下方界面上。此厚度不均勻性可能導致金屬自內連接襯層及/或插塞通過接觸結構的頂部邊緣及/或側壁擴散至接觸結構。接觸部的存在可以防止或最小化金屬擴散至接觸結構並提高積體電路(IC)效能。接觸部可以自內連接部的下表面(例如，下表面134s)延伸，且環繞接觸結構的頂部部分，因而在接觸結構的頂部邊緣及/或側壁處提供金屬擴散阻障層。在一些實施例中，接觸部可具有約在0.5nm至2nm的厚度，且可延伸一距離，其約為層間介電(ILD)層的厚度的10%至50%。

在一些實施例中，一種半導體結構之形成方法包括：沉積一第一介電層於一半導體裝置上；形成一導電結構於第一介電層內；去除一部分的第一介電層，以露出導電結構的一側壁；形成一阻障結構環繞導電結構的側壁；沉積一導電層於阻障結構上；以及對阻障結構及導電層進行一研磨製程。

在一些實施例中，去除上述部分的第一介電層包括形成一溝槽環繞導電結構的側壁。在一些實施例中，去除上述部分的第一介電層包括在第一介電層與導電結構之間的一界面處蝕刻上述部分的第一介電層。在一些實施例中，去除上述部分的第一介電層包括對第一介電層進行一化學機械研磨製程。在一些實施例中，上述方法更包括在形成阻障結構之前，沉積一第二介電層於第一介電層的上表面上及導電結構的側壁上。在一些實施例中，上述方法更包括沉積一蝕刻停止層於第一介電層的上表面上及導電結構的側壁上；以及在形成阻障結構之前，蝕刻與導電結構的側壁接觸的一部分的蝕刻停止層。在一些實施例中，形成阻障結構包括：形成一第一部分於導電結構的上表面上；以及形成一第二部分環繞導電結構的側壁。在一些實施例中，形成阻障結構包括：形成一第一部分於導電結構的上表面上；以及形成一第二部分自第一部分的下表面延伸至第一介電層的上表面，並環繞導電結構的側壁。在一些實施例中，形成阻障結構包括：形成一第一部分於導電結構的上表面上及第一介電層上；以及形成一第二部分自第一部分的下表面延伸至第一介電層內，並環繞導電結構的側壁。在一些實施例中，形成阻障結構包括形成阻障結構於第一介電層的頂部邊緣與導電結構之間。

在一些實施例中，一種半導體結構之形成方法包括：形成一半導體裝置以及形成一內連接結構於半導體裝置上。形成半導體裝置包括：形成一閘極結構於一基底上；沉積一介電層於閘極結構上；以及形成一接觸結構於閘極結構上及介電層內。形成內連接結構包括：形成一阻障結構環繞接觸結構的一頂部部分；沉 積一襯層於阻障結構上；沉積一導電層於襯層上；以及對阻障結構、襯層及導電層進行一研磨製程。

在一些實施例中，形成阻障結構包括形成一溝槽環繞接觸結構的頂部部分。在一些實施例中，形成阻障結構包括：形成阻障結構的一第一部分於介電層的一上表面上；以及形成阻障結構的一第二部分延伸於介電層的上表面下方的一距離，其為介電層的高度的約10%至50%。在一些實施例中，形成阻障結構包括形成一阻障結構於介電層與導電結構之間的一界面處。在一些實施例中，上述方法更包括：在形成阻障結構之前，沉積一蝕刻停止層於接觸結構上。在一些實施例中，上述方法更包括：形成一溝槽環繞接觸結構的頂部部分；以及在形成阻障結構之前，沉積一蝕刻停止層於溝槽內。

在一些實施例中，一種半導體結構包括：一第一介電層，設置於一半導體裝置上；一導電結構，設置於第一介電層內；一阻障結構，包括一頂部部分及一底部部分；一導電襯層，設置於阻障結構上；以及一導電插塞，設置於導電襯層上。頂部部分設置於第一介電層上，且底部部分延伸至第一介電層內並設置於導電結構與第一介電層之間。

在一些實施例中，半導體結構更包括：一蝕刻停止層，設置於導電結構與第一介電層之間，其中底部部分設置於蝕刻停止層上並與之接觸。在一些實施例中，半導體結構更包括：一第二介電層，設置於第一介電層上，其中頂部部分設置於第二介電層內。在一些實施例中，底部部分延伸於第一介電層內至一距離為第一介電層的高度的約10%至50%。

以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。

200:方法

205,210,215,220:操作步驟

Claims (10)

1. 一種半導體結構之形成方法，包括： 沉積一第一介電層於一半導體裝置上； 形成一導電結構於該第一介電層內； 去除一部分的該第一介電層，以露出該導電結構的一側壁； 形成一阻障結構環繞該導電結構的該側壁； 沉積一導電層於該阻障結構上，其中該阻障結構防止該導電層內原子的擴散；以及 對該阻障結構及該導電層進行一研磨製程。
2. 如請求項1之半導體結構之形成方法，其中去除該部分的該第一介電層包括形成一溝槽環繞該導電結構的該側壁。
3. 如請求項1之半導體結構之形成方法，其中去除該部分的該第一介電層包括在該第一介電層與該導電結構之間的一界面處蝕刻該部分的該第一介電層。
4. 如請求項1、2或3之半導體結構之形成方法，更包括在形成該阻障結構之前，沉積一第二介電層於該第一介電層的一上表面上及該導電結構的該側壁上。
5. 如請求項1、2或3之半導體結構之形成方法，更包括： 沉積一蝕刻停止層於該第一介電層的一上表面上及該導電結構的該側壁上；以及 在形成該阻障結構之前，蝕刻與該導電結構的該側壁接觸的一部分的該蝕刻停止層。
6. 一種半導體結構之形成方法，包括： 形成一半導體裝置，包括： 形成一閘極結構於一基底上； 沉積一介電層於該閘極結構上；以及 形成一接觸結構電性連接於該閘極結構上及位於該介電層內；以及 形成一內連接結構於該半導體裝置上，包括： 形成一阻障結構環繞該接觸結構的一頂部部分； 沉積一襯層於該阻障結構上； 沉積一導電層於該襯層上；以及 對該阻障結構、該襯層及該導電層進行一研磨製程。
7. 如請求項6之半導體結構之形成方法，其中形成該阻障結構包括形成一溝槽環繞該接觸結構的該頂部部分。
8. 一種半導體結構，包括： 一第一介電層，設置於一半導體裝置上； 一導電結構，設置於該第一介電層內； 一阻障結構，包括一頂部部分及一底部部分，其中： 該頂部部分設置於該第一介電層上；以及 該底部部分延伸至該第一介電層內，並設置於該導電結構與該第一介電層之間且環繞該導電結構的一側壁； 一導電襯層，設置於該阻障結構上；以及 一導電插塞，設置於該導電襯層上。
9. 如請求項8之半導體結構，更包括：一蝕刻停止層，設置於該導電結構與該第一介電層之間，其中該底部部分設置於該蝕刻停止層上並與之接觸。
10. 如請求項8或9之半導體結構，更包括：一第二介電層，設置於該第一介電層上，其中該頂部部分設置於該第二介電層內。