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TWI884680B - 具有靜電放電保護二極體之矽穿孔結構及其電路 - Google Patents

具有靜電放電保護二極體之矽穿孔結構及其電路 Download PDF

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TWI884680B
TWI884680B TW113101373A TW113101373A TWI884680B TW I884680 B TWI884680 B TW I884680B TW 113101373 A TW113101373 A TW 113101373A TW 113101373 A TW113101373 A TW 113101373A TW I884680 B TWI884680 B TW I884680B
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Taiwan
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silicon via
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well region
doped region
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TW113101373A
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Inventor
蕭仁豪
王昭龍
Original Assignee
華邦電子股份有限公司
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Publication date
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Priority to US18/814,817 priority patent/US20250234654A1/en
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Abstract

本發明係提供一種矽穿孔結構。一基底具有一第一表面與一第二表面，以及第二表面是相對於第一表面。一矽穿孔從基底的第一表面延伸至第二表面。一N型摻雜區包圍矽穿孔，並從基底的第一表面延伸至第二表面。一P型井區形成在基底中，並包圍N型摻雜區。一P型摻雜區，形成在P型井區中，並包圍N型摻雜區。P型井區與N型摻雜區的一接面形成一靜電放電保護二極體。

Description

具有靜電放電保護二極體之矽穿孔結構及其電路
本發明係有關於一種矽穿孔(Through-Silicon Via，TSV)結構，且特別有關於一種具有靜電放電保護二極體之矽穿孔結構。
由於各種電子元件(例如電晶體、二極體、電阻、電容等)整合密度的不斷改進而縮小半導體製程節點。並隨著對小型化、高速化、大頻寬、低耗電和低延遲需求的增加，半導體晶粒封裝技術的需求也日益增加。
三維(3D)電路係解決二維電路發展的瓶頸，三維電路係使用矽穿孔(TSV)作為電性連接路徑，以實現晶圓或晶粒堆疊結構。因此，可縮短金屬導線長度及接線/走線(trace)的阻抗，並減少晶粒面積，具有體積小、整合度高、效率高、低耗電量以及低成本的優點。
由於靜電放電對三維電路會造成損壞，因此需要對三維電路的矽穿孔提供靜電放電保護。
本發明實施例提供一種矽穿孔結構。一基底具有一第一表面與一第二表面，第二表面相對於第一表面。一矽穿孔從基底的第一表面延伸至第二表面。一N型摻雜區包圍矽穿孔，並從基底的第一表面延伸至第二表面。一P型井區形成在基底中，並包圍N型摻雜區。一P型摻雜區，形成在P型井區中，並包圍N型摻雜區。P型井區與N型摻雜區的一接面形成一靜電放電保護二極體。
本發明實施例提供一種電路。電路包括一基底以及複數矽穿孔結構。導體基底具有一第一表面與一第二表面，以及第二表面是相對於第一表面。矽穿孔結構包括一矽穿孔、一N型摻雜區、一P型井區以及一P型摻雜區。矽穿孔從基底的第一表面延伸至第二表面。N型摻雜區包圍矽穿孔，並從基底的第一表面延伸至第二表面。P型井區形成在基底中，並包圍N型摻雜區。P型摻雜區形成在P型井區中，並包圍N型摻雜區。P型井區與N型摻雜區的一接面形成一靜電放電保護二極體。複數矽穿孔結構的一第一矽穿孔結構的矽穿孔電性連接於一電源線，以及第一矽穿孔結構的P型摻雜區電性連接於一輸入/輸出線。複數矽穿孔結構的一第二矽穿孔結構的矽穿孔電性連接於輸入/輸出線，以及第二矽穿孔結構的P型摻雜區電性連接於一接地線。
10:靜電放電保護電路
12:電源線
14:輸入/輸出線
16:接地線
20:次要保護單元
22,32,34:P型電晶體
24,36,38:N型電晶體
23,33,35,37,39:電阻
30:輸出驅動單元
40:主要保護單元
50a-50c:矽穿孔
100:電路
110:封裝基底
120:凸塊
130a-130d:晶粒
140:微凸塊
150,150a-150c:矽穿孔結構
210:基底
212:第一表面
214:第二表面
220:深N型井區
230:P型井區
240:P型摻雜區
243:開口
245:襯墊
250:N型摻雜區
270:矽穿孔
275:接點
280:介電硬遮罩層
290,292:金屬線
310:靜電放電保護電路
D1:上拉二極體
D2:下拉二極體
DESD:靜電放電保護二極體
H1,H2:厚度
IO:輸入/輸出信號
W1,W2:長度
VDD:電源信號
VSS:接地信號
第1圖係本發明電路一種靜電放電(ESD)保護電路。
第2圖係依據本發明一些實施例之三維電路的封裝結構。
第3A-3E圖係依據本發明一些實施例之製造矽穿孔結構不同中間階段所對應的剖面示意圖。
第4圖係依據本發明一些實施例之矽穿孔結構的上視圖。
第5A圖係依據本發明一些實施例之靜電放電保護電路。
第5B圖係依據本發明一些實施例之靜電放電保護電路中矽穿孔結構的連接配置圖。
第1圖是本發明所顯示電路的一種靜電放電(ESD)保護電路10。靜電放電保護電路10用以對電路的輸入/輸出(input/output，I/O)接腳提供靜電放電保護。靜電放電保護電路10包括主要保護單元40、次要保護單元20以及輸出驅動單元30。主要保護單元40包括上拉二極體D1以及下拉二極體D2。上拉二極體D1的陽極經由輸入/輸出線14而耦接於矽穿孔50b，以及上拉二極體D1的陰極經由電源線12而耦接於矽穿孔50a。下拉二極體D2的陽極經由接地線16而耦接於矽穿孔50c，而下拉二極體D2的陰極經由輸入/輸出線14而耦接於矽穿孔50b。在電路中，來自其他晶圓、晶粒或基底的電源信號VDD會經由矽穿孔50a進入電源線12。此外，來自其他晶圓、晶粒或基底的接地信號VSS會經由矽穿孔50c進入接地線16。在輸入模式下，來自其他晶圓、晶粒或基底的輸入/輸出信號IO會經由矽穿孔50b進入輸入/輸出線14。在輸出模式下，在輸入/輸出線14上來自內部電路的輸入/輸出信號 IO會經由矽穿孔50b傳送至其他晶圓、晶粒或基底。
次要保護單元20包括P型電晶體22、N型電晶體24以及電阻23。次要保護單元20經由電阻23耦接於輸入/輸出線14。輸出驅動單元30包括P型電晶體32和34、N型電晶體36和38以及電阻33、35、37和39。在靜電放電保護電路10中，次要保護單元20和輸出驅動單元30的電路為一實施例，實際電路配置可根據電路的輸入/輸出接腳之不同應用而調整。
當正電荷的靜電放電事件發生在電路的輸入/輸出接腳時，來自輸入/輸出接腳的靜電電流會從矽穿孔50b經由上拉二極體D1流向矽穿孔50a。當負電荷的靜電放電事件發生在電路的輸入/輸出接腳時，來自輸入/輸出接腳的靜電電流會從矽穿孔50b經由下拉二極體D2流向矽穿孔50c。為了增加靜電放電保護的能力，上拉二極體D1和下拉二極體D2需要設計為大尺寸。在傳統的靜電放電保護電路中，上拉二極體D1和下拉二極體D2的佈局面積會大於一個矽穿孔的佈局面積。
第2圖係依據本發明一些實施例之三維電路100的封裝結構。在電路100中，晶粒(或晶圓)130c和晶粒(或晶圓)130d的矽穿孔結構150經由微凸塊(micro bump)140而連接於晶粒(或晶圓)130b。此外，晶粒130b的矽穿孔結構150經由微凸塊140而連接於晶粒(或晶圓)130a。再者，晶粒130a的矽穿孔結構150經由凸塊120而連接於封裝基底110，以便連接到對應的接腳(pin)或接合墊(pad)(未顯示)。
第3A-3E圖係依據本發明一些實施例之製造矽穿孔結構150的不同中間階段所對應的剖面示意圖。矽穿孔結構150包括結合靜電放電保護二極體的矽穿孔。因此，相較於第1圖的矽穿孔50a、50b和50c，矽穿孔結構150更具有靜電放電保護能力。
參考第3A圖，提供一基底210。基底210的材料例如可以包含半導體材料。在一些實施例中，基底210包括矽、砷化鎵、氮化鎵、矽化鍺、或前述之組合。在其他實施例中，基底210為絕緣層上覆矽之基底。基底210具有第一表面212以及第二表面214，而第二表面214是相對於第一表面212。例如，第一表面212為基底210的上表面，而第二表面214為基底210的下表面。
深N型井區(DNW)220形成在基底210中，以及P型井區(PW)230形成在深N型井區220中。對P型井區230執行摻雜，以形成P型摻雜區(P+)240。在此實施例中，深N型井區220、P型井區230與P型摻雜區240的上表面是與基底210的第一表面212為共平面。在一些實施例中，在相同信號施加於基底210與P型摻雜區240的應用下，矽穿孔結構150可以省略深N型井區220。
介電硬遮罩層280形成在基底210的第一表面212之上。在一些實施例中，介電硬遮罩層280是由介電材料形成，例如氧化矽(silicon oxide，SiO)、氮氧化矽(silicon oxynitride，SiON)、氮化矽(silicon nitride，SiN)、及/或其他適合的介電材料。在一些實施例中，介電硬遮罩層280由四乙 氧基矽烷(tetraethyl orthosilicate，TEOS)氧化物形成。在一些實施例中，介電硬遮罩層280可以是層間介電質(Inter-Layer Dielectric，ILD)。
參考第3B圖，執行蝕刻製程以形成開口243，並在開口243中形成襯墊(liner)245。在一些實施例中，襯墊245可包含鈦、氮化鈦、鉭、氮化鉭等。開口243與襯墊245從介電硬遮罩層280延伸至基底210並貫穿P型井區230與深N型井區220。
參考第3C圖，移除襯墊245，並對開口243執行摻雜，以形成N型摻雜區(N+)250。因此，N型摻雜區250從基底210的第一表面212延伸至基底210。
參考第3D圖，在開口243中形成導電材料，以形成矽穿孔270。矽穿孔270的材料可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。此外，在介電硬遮罩層280中形成接點275，以及接點275形成在P型摻雜區240上方。在一些實施例中，接點275由選自鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金及/或其多層的導電材料形成。接點275的形成可包含在介電硬遮罩層280中形成多個接點開口，將導電材料填充至接點開口中，以及執行平坦化製程(如化學機械研磨(Chemical Mechanical Polish，CMP))。接點275和矽穿孔270的頂部表面與介電硬遮罩層280的頂部表面齊平。
在介電硬遮罩層280上方形成內連接結構。為了簡化說明，內連接結構僅顯示形成在最低金屬層的金屬線290與 292。金屬線290形成在矽穿孔270的上方，而金屬線292形成在接點275的上方。在本發明實施例中，矽穿孔270貫穿介電硬遮罩層280並接觸金屬線290，使得金屬線290電性連接於矽穿孔270。此外，金屬線292是經由接點275而電性連接於P型摻雜區240。
參考第3E圖，對基底210的第二表面214執行薄化製程。薄化製程可包括平坦化製程(化學機械研磨)、回蝕製程或其組合等。可對基底210進行薄化以縮短矽穿孔270的長度。在一些實施例中，矽穿孔270貫穿基底210的厚度H1大約為50微米(μm)，即基底210從第一表面212至第二表面214的厚度為H1。在此實施例中，矽穿孔270沿著基底210的第一表面212之方向的尺寸是大於沿著基底210的第二表面214之方向的尺寸，即長度W1>長度W2。在一些實施例中，矽穿孔270沿著基底210的第一表面212之方向的尺寸是等於沿著基底210的第二表面214之方向的尺寸，即長度W1=長度W2。
在矽穿孔結構150中，P型井區230與深N型井區220經由N型摻雜區250而分離於矽穿孔270。此外，P型井區230與N型摻雜區250的接面(junction)會形成靜電放電保護二極體DESD。當P型井區230的厚度H2增加時，靜電放電保護二極體DESD的接面也會增加。值得注意的是，在電路中，施加在金屬線290上的電壓是大於施加在金屬線292上的電壓。
第4圖係依據本發明一些實施例所述之矽穿孔結構150的上視圖。矽穿孔結構150沿著線A-A'的剖面圖可參考第3E 圖。在第4圖中，省略了接點275與金屬線290和292的配置以簡化說明。
同時參考第3E圖與第4圖，矽穿孔270設置在矽穿孔結構150的中央。在此實施例中，矽穿孔270在佈局上具有圓形。在其他實施例中，矽穿孔270在佈局上可具有多邊形，例如四邊形、六邊形、八邊形等。此外，當矽穿孔270在佈局上的邊長增加時，靜電放電保護二極體DESD的PN接面也會增加。此外，矽穿孔270是由介電硬遮罩層280的上表面延伸至基底210的第二表面214。
N型摻雜區250在上視圖(佈局)中形成環狀。矽穿孔270被N型摻雜區250完全地包圍，且矽穿孔270直接接觸N型摻雜區250。N型摻雜區250由基底210的第一表面212延伸至基底210的第二表面214，即N型摻雜區250是貫穿基底210。
P型摻雜區240在上視圖(佈局)中形成環狀，以及N型摻雜區250被P型摻雜區240所包圍。在此實施例中，N型摻雜區250亦被P型井區230所包圍，且N型摻雜區250與P型摻雜區240由P型井區230所隔開。此外，P型井區230被深N型井區220所包圍。在一些實施例中，P型摻雜區240是接觸N型摻雜區250。
深N型井區220、P型井區230、P型摻雜區240以及N型摻雜區250的上表面與基底210的第一表面212為共平面。P型摻雜區240的下表面高於P型井區230的下表面，以及P型井區230的下表面高於深N型井區220的下表面。換言之，深N型井區220的 下表面在P型井區230的下表面以及基底210的第二表面214之間。N型摻雜區250與矽穿孔270的下表面是與基底210的第二表面214為共平面。
第5A圖係依據本發明一些實施例之靜電放電保護電路310。靜電放電保護電路310用以對電路的輸入/輸出接腳提供靜電放電保護。靜電放電保護電路310包括次要保護單元20以及輸出驅動單元30。在電路中，來自其他晶圓、晶粒或基底的電源信號VDD會經由矽穿孔結構150a以及電源線12進入電路的內部電路(未顯示)。此外，來自其他晶圓、晶粒或基底的接地信號VSS會經由矽穿孔結構150c以及接地線16進入電路的內部電路。在輸入模式下，來自其他晶圓、晶粒或基底的輸入/輸出信號IO會經由矽穿孔結構150b和輸入/輸出線14進入電路的內部電路。在輸出模式下，來自內部電路的輸入/輸出信號IO會經由輸入/輸出線14和矽穿孔結構150b傳送至其他晶圓、晶粒或基底。如先前所描述，矽穿孔結構150a、150b和150c包括結合靜電放電保護二極體DESD的矽穿孔270。
相較於第1圖的靜電放電保護電路10，第5A圖的靜電放電保護電路310不包括主要保護單元40。在第5A圖的靜電放電保護電路310中，上拉二極體D1以及下拉二極體D2是分別由矽穿孔結構150a和150b的靜電放電保護二極體DESD所提供。
第5B圖係依據本發明一些實施例之靜電放電保護電路310中矽穿孔結構150a、150b和150c的連接配置圖。矽穿孔 結構150a、150b和150c的製造過程如第3A-3E圖所描述。
在第5B圖中，矽穿孔結構150a的金屬線290耦接於電源線12，以及矽穿孔結構150a的金屬線292耦接於輸入/輸出線14。在矽穿孔結構150a中，矽穿孔270透過位於基底210的第二表面214的凸塊或微凸塊(未顯示)電性連接於其他晶圓、晶粒或基底的電源端。在矽穿孔結構150a中，靜電放電保護二極體DESD的陽極耦接於輸入/輸出線14，以及靜電放電保護二極體DESD的陰極耦接於電源線12。矽穿孔結構150a的靜電放電保護二極體DESD可作為上拉二極體D1。換言之，在靜電放電保護電路310中，上拉二極體D1被整合在矽穿孔結構150a。
矽穿孔結構150b的金屬線290耦接於輸入/輸出線14，以及矽穿孔結構150b的金屬線292耦接於接地線16。在矽穿孔結構150b中，矽穿孔270透過位於基底210的第二表面214的凸塊或微凸塊(未顯示)電性連接於其他晶圓、晶粒或基底的輸入/輸出端。在一些實施例中，基底210為P型基底且被耦接於接地端。在矽穿孔結構150b中，基底210與P型摻雜區240會同時耦接於接地端，以及矽穿孔結構150b可省略深N型井區220。在矽穿孔結構150b中，靜電放電保護二極體DESD的陽極耦接於接地線16，以及靜電放電保護二極體DESD的陰極耦接於輸入/輸出線14。因此，矽穿孔結構150b的靜電放電保護二極體DESD可作為下拉二極體D2。換言之，在靜電放電保護電路310中，下拉二極體D2被整合在矽穿孔結構150b。
矽穿孔結構150c的金屬線290和292耦接於接地線16。在矽穿孔結構150c中，矽穿孔270透過基底210的第二表面214的凸塊或微凸塊(未顯示)電性連接於其他晶圓、晶粒或基底的接地端。
在矽穿孔結構150c中，靜電放電保護二極體DESD的陽極和陰極一起耦接於接地線16。因此，矽穿孔結構150c的靜電放電保護二極體DESD不會導通。在一些實施例中，矽穿孔結構150c可取代為第1圖的矽穿孔50c。
在本發明實施例中，藉由使用N型摻雜區250來包圍矽穿孔270，可在P型井區230與N型摻雜區250之間形成具有大接面的靜電放電保護二極體DESD。相較於需要額外使用大面積的上拉二極體和下拉二極體來提供靜電放電保護的傳統的矽穿孔，矽穿孔結構150可將靜電放電保護二極體DESD與矽穿孔270結合，因此大幅降低電路的佈局面積，以提升晶圓面積的使用效率。
雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
150:矽穿孔結構
210:基底
212:第一表面
214:第二表面
220:深N型井區
230:P型井區
240:P型摻雜區
250:N型摻雜區
270:矽穿孔
275:接點
280:介電硬遮罩層
290,292:金屬線
DESD:靜電放電保護二極體
H1,H2:厚度
W1,W2:長度

Claims (10)

  1. 一種矽穿孔結構，包括： 一基底，具有一第一表面與一第二表面，其中上述第二表面是相對於上述第一表面； 一矽穿孔，從上述基底的上述第一表面延伸至上述第二表面； 一N型摻雜區，包圍上述矽穿孔，並從上述基底的上述第一表面延伸至上述第二表面； 一P型井區，形成在上述基底中，並包圍上述N型摻雜區；以及 一P型摻雜區，形成在上述P型井區中，並包圍上述N型摻雜區， 其中上述P型井區與上述N型摻雜區的一接面形成一靜電放電保護二極體。
  2. 如請求項1之矽穿孔結構，更包括： 一深N型井區，形成在上述基底中，並包圍上述P型井區， 其中上述深N型井區的上表面與上述基底的上述第一表面為共平面，以及上述深N型井區的下表面是在上述P型井區的下表面以及上述基底的上述第二表面之間。
  3. 如請求項1之矽穿孔結構，更包括： 一介電硬遮罩層，形成在上述基底的上述第一表面之上；以及 一金屬層，形成在上述介電硬遮罩層之上， 其中上述矽穿孔貫穿上述介電硬遮罩層並接觸上述金屬層的一第一金屬線。
  4. 如請求項3之矽穿孔結構，更包括： 一接點，形成在上述介電硬遮罩層中，並位於上述P型摻雜區上方， 其中上述金屬層的一第二金屬線是經由上述接點而電性連接於上述P型摻雜區。
  5. 如請求項4之矽穿孔結構，其中當上述第一金屬線是電性連接於一輸入/輸出線時，上述第二金屬線是電性連接於一接地線，以及上述靜電放電保護二極體是上述輸入/輸出線與上述接地線之間的一下拉二極體。
  6. 一種具有矽穿孔結構的電路，包括： 一基底，具有一第一表面與一第二表面，其中上述第二表面是相對於上述第一表面；以及 複數矽穿孔結構，各包括； 一矽穿孔，從上述基底的上述第一表面延伸至上述第二表面； 一N型摻雜區，包圍上述矽穿孔，並從上述基底的上述第一表面延伸至上述第二表面； 一P型井區，形成在上述基底中，並包圍上述N型摻雜區；以及 一P型摻雜區，形成在上述P型井區中，並包圍上述N型摻雜區， 其中上述P型井區與上述N型摻雜區的一接面形成一靜電放電保護二極體， 其中上述複數矽穿孔結構的一第一矽穿孔結構的上述矽穿孔是電性連接於一電源線，以及上述第一矽穿孔結構的上述P型摻雜區是電性連接於一輸入/輸出線， 其中上述複數矽穿孔結構的一第二矽穿孔結構的上述矽穿孔是電性連接於上述輸入/輸出線，以及上述第二矽穿孔結構的上述P型摻雜區是電性連接於一接地線。
  7. 如請求項6之具有矽穿孔結構的電路，其中上述第一矽穿孔結構的上述靜電放電保護二極體是上述電源線與上述輸入/輸出線之間的一上拉二極體。
  8. 如請求項6之具有矽穿孔結構的電路，其中在每一上述矽穿孔結構中，上述P型井區的上表面與上述基底的上述第一表面為共平面，以及上述P型井區的下表面高於上述基底的上述第二表面。
  9. 如請求項6之具有矽穿孔結構的電路，其中每一上述矽穿孔結構更包括： 一深N型井區，形成在上述基底中，並包圍上述P型井區， 其中上述深N型井區的上表面與上述基底的上述第一表面為共平面，以及上述深N型井區的下表面是在上述P型井區的下表面以及上述基底的上述第二表面之間。
  10. 如請求項6之具有矽穿孔結構的電路，更包括： 一介電硬遮罩層，形成在上述基底的上述第一表面之上；以及 一金屬層，形成在上述介電硬遮罩層之上， 其中在每一上述矽穿孔結構中，上述矽穿孔貫穿上述介電硬遮罩層並接觸上述金屬層的一第一金屬線。
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