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TWI883036B - 使用動態電壓縮放的記憶體 - Google Patents

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TWI883036B
TWI883036B TW109129501A TW109129501A TWI883036B TW I883036 B TWI883036 B TW I883036B TW 109129501 A TW109129501 A TW 109129501A TW 109129501 A TW109129501 A TW 109129501A TW I883036 B TWI883036 B TW I883036B
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德斯特塔密歐 千
賽維爾洛伊克 勒洛普
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Abstract

提供了用於使用動態電壓縮放的記憶體的方法和裝置。該裝置包括記憶體，該記憶體被配置成與主機進行通訊。該記憶體包括周邊部分和記憶體陣列。該記憶體被進一步配置成從至少一個功率管理電路接收第一電源電壓和第二電源電壓。該記憶體進一步包括開關電路。該開關電路被配置成向該周邊部分選擇性地提供第一電源電壓和第二電源電壓。該第一電源電壓是靜態的並且具有第一電壓範圍。該第二電源電壓具有低第二電壓範圍和高第二電壓範圍。

Description

使用動態電壓縮放的記憶體
本專利申請案主張於2020年7月31日提出申請的題為「MEMORY WITH DYNAMIC VOLTAGE SCALING（使用動態電壓縮放的記憶體）」的非臨時申請案第16/945,303的優先權，該申請案主張於2019年8月30日提出申請的題為「MEMORY WITH DYNAMIC VOLTAGE SCALING（使用動態電壓縮放的記憶體）」的美國臨時申請案第62/894,619的優先權，其經由援引全部明確納入於此。
本案大體而言係關於具有帶改良的電壓源的記憶體的方法和裝置，尤其係關於使用動態電壓縮放的記憶體。
計算設備（例如，膝上型設備、行動電話等）可包括一個或若干個處理器以執行各種計算功能，諸如電話、無線資料存取和相機/視訊功能等。記憶體是計算設備的重要元件。處理器可耦合到記憶體以執行前述計算功能。例如，處理器可從記憶體獲取指令以執行計算功能及/或將用於處理該等計算功能的臨時資料儲存在記憶體內等等。
本概述標識了一些示例性態樣的特徵，並且不是對所揭示的標的的排他性或窮盡性描述。描述了附加特徵和態樣，並且該等附加特徵和態樣將在閱讀以下詳細描述並查看形成該詳細描述的一部分的附圖之後變得對熟習此項技術者顯而易見。
根據至少一個實施例的一種裝置包括記憶體，該記憶體具有周邊部分和記憶體陣列。該記憶體被進一步配置成：從至少一個功率管理電路接收第一電源電壓和第二電源電壓。該記憶體進一步包括開關電路。該開關電路被配置成：向該周邊部分選擇性地提供第一電源電壓和第二電源電壓。第一電源電壓是靜態的並且具有第一電壓範圍。第二電源電壓具有低第二電壓範圍和高第二電壓範圍。
根據至少一個實施例的另一裝置包括主機，該主機被配置成與記憶體進行通訊。該記憶體具有周邊部分和記憶體陣列。該主機被配置成：致使該記憶體向該周邊部分選擇性地提供第一電源電壓和第二電源電壓。該第一電源電壓是靜態的並且具有第一電壓範圍。該第二電源電壓具有低第二電壓範圍和高第二電壓範圍。該主機被進一步配置成：致使至少一個功率管理電路設置該第二電源電壓的位準。
提供了一種用於向記憶體的周邊部分提供電源電壓的方法。該方法包括以下步驟：由記憶體從至少一個功率管理電路接收第一電源電壓和第二電源電壓；由該記憶體的開關電路向該記憶體的周邊部分選擇性地提供該第一電源電壓和該第二電源電壓。該第一電源電壓是靜態的並且具有第一電壓範圍。該第二電源電壓具有低第二電壓範圍和高第二電壓範圍。
提供了用於向記憶體的周邊部分提供電源電壓的另一方法。該方法包括以下步驟：在主機與記憶體之間進行通訊，該記憶體包括周邊部分和記憶體陣列；由該主機致使該記憶體向該周邊部分選擇性地提供第一電源電壓和第二電源電壓。該第一電源電壓是靜態的並且具有第一電壓範圍。該第二電源電壓具有低第二電壓範圍和高第二電壓範圍。該方法進一步包括以下步驟：由該主機致使至少一個功率管理電路設置該第二電源電壓的位準。
以下結合附圖闡述的詳細描述意欲作為各種配置的描述，而無意表示可實踐本文所描述的概念的僅有配置。本詳細描述包括具體細節以提供對各種概念的透徹理解。然而，對於熟習此項技術者將顯而易見的是，沒有該等具體細節亦可以實踐該等概念。在一些例子中，以方塊圖形式圖示眾所周知的結構與元件以避免湮沒此類概念。
如本文中所使用的，呈動詞「耦合」的各種時態的術語「耦合到」可意指元件A 被直接連接到元件B 或者其他元件可被連接在元件A 和B 之間（亦即，元件A 與元件B 間接連接）以操作某些預期功能。在電子元件的情形中，術語「耦合到」在本文中亦可以用於表示導線、跡線或其他導電材料被用於電連接元件A 和B （以及電連接在元件A 和B 之間的任何元件）。在一些實例中，術語「耦合到」意指在元件A 和B 之間傳遞電能以操作某些預期功能。
在一些實例中，術語「電連接」可意指在元件A 和B 之間有電流流動或者可配置成在元件A 和B 之中有電流流動。例如，除導線、跡線，或其他導電材料和元件之外，元件A 和B 亦可經由電阻器、電晶體，或電感器來連接。此外，對於射頻功能，元件A 和B 可經由電容器來「電連接」。
術語「第一」、「第二」、「第三」等是為了便於參考而採用的，並且可以不帶有實質意義。同樣，可以採用元件/模組的名稱以便於參考，並且可以不限制元件/模組。例如，此類非限定性名稱可包括「動態電壓和頻率縮放核（DVFSC）」控制模組和「動態頻率電壓縮放（DFVS）」控制模組。本案中提供的模組和元件可以用硬體、軟體，或硬體和軟體的組合來實現。在一些實例中，本案中提供的模組和元件可僅用硬體來實現。
術語「匯流排系統」可以規定耦合到「匯流排系統」的各元件可以直接或間接地在其之間交換資訊。以此方式，「匯流排系統」可以涵蓋多個實體連接以及居間級，諸如緩衝器、鎖存器、暫存器等。模組可以用硬體、軟體，或硬體和軟體的組合來實現。術語「致使」及其所有變型可意指實施、實現，或指示。
本案中的記憶體可被嵌入半導體晶粒上的處理器內或者是不同半導體晶粒的一部分。記憶體可以是各種種類。例如，記憶體可以是靜態隨機存取記憶體（SRAM）、動態隨機存取記憶體（DRAM）、磁性隨機存取記憶體（MRAM）、NAND快閃記憶體，或NOR快閃記憶體等。
各方法和裝置在本案中是作為低功率雙倍資料速率（LPDDR）同步動態隨機存取記憶體（SDRAM）的非限定性實例提供的。例如，LPDDR記憶體根據由電子設備工程聯合委員會（JEDEC）頒佈的LPDDR規範進行操作。一種此類LPDDR規範可以是LPDDR5。
隨著對計算設備以更高速度執行更多功能的需求不斷增長，功率問題亦越來越多。例如，對各種功能的需求可能要求計算設備在增大的功率上操作以承擔關鍵或需求高的任務，而對於其他任務將優選低功率模式以降低整體功耗。儘管此種靈活性在行動計算設備中可能是特別感興趣的，但非行動設備亦可以獲益於各特徵。本案提供了用於對記憶體利用動態電源電壓以提供計算設備中所需要的效能和低功率靈活性的裝置和方法。以此方式，可以降低整體功耗，而同時滿足效能需求。
在一些實例中，行動DRAM程序可能需要同時滿足低功率要求和在低電壓操作中操作。為了滿足該等需求，DRAM程序可針對DRAM的記憶體陣列和周邊部分納入不同類型的電晶體/程序。例如，記憶體陣列可被調適成減少洩漏電流（以延長儲存時間），而周邊部分可例如經由較快電晶體和較多路由層來調適以獲得更好的效能（例如，以減少等待時間）。為了支援將來行動dram（例如LPDDR5）效能增加和等待時間減少，本案提供了經由以下操作來增加LPDDR5效能的方式：向電源軌施加系統輔助-動態電壓縮放方案，而同時仍然維持對現有JEDEC LPDDR5產品的功能舊版相容性。
圖1圖示了裝置100，該裝置100納入主機110、記憶體150，以及耦合該主機和該記憶體的通道190。裝置100可以是例如以下各項之中的設備：計算系統（例如，伺服器、資料中心、桌上型電腦），行動計算設備（例如，膝上型設備、蜂巢式電話、交通工具等），物聯網設備，虛擬實境（VR）系統，或增強現實（AR）系統等。主機110可包括至少一個處理器120，諸如中央處理單元（CPU）、圖形處理單元（GPU）、數位信號處理器（DSP）、多媒體引擎，及/或神經處理單元（NPU）。主機110可被配置成在執行計算功能時經由通道190與記憶體150耦合並通訊。此類計算功能可包括資料處理、資料通訊、圖形顯示、相機、AR或VR渲染、影像處理、神經處理等等。例如，記憶體150可儲存供主機110執行前述計算功能的指令或資料。在圖1中，主機110被圖示成包括至少一個處理器120，該至少一個處理器120可包括CPU 122、GPU 123，及/或NPU 124。
為了便於參考，從主機110的角度來參考讀和寫。例如，在讀操作中，主機110可經由通道190從記憶體150接收所儲存的資料。在寫操作中，主機110可經由通道190提供資料以寫入記憶體150中供儲存。主機110可包括記憶體控制器130，該記憶體控制器130可包括主機輸入/輸出（I/O）模組134。主機I/O模組134可經由通道190耦合到記憶體150。記憶體控制器130可被配置成控制去往和來自記憶體150的通訊的各個態樣，諸如邏輯層。主機I/O模組134可被配置成控制在通道190上提供或接收的信號的電特性（例如，電壓位準、相位、延遲、頻率等等）。
在一些實例中，記憶體150可以是LPDDR DRAM（例如，LPDDR5）。主機110、記憶體150，及/或通道190可根據LPDDR（例如，LPDDR5）規範來操作。在一些實例中，通道190可包括16或32位元的資料（例如，16個DQ）。在圖1中，出於說明性目的，通道190被示為具有8位元DQ。通道190可包括資料時鐘（例如，WCK）。資料時鐘可被用於對由主機110或記憶體150接收的資料進行時鐘控制。例如，資料時鐘WCK可由主機110用於在寫操作中向記憶體150提供資料。
通道190可進一步包括命令和位址（例如，CA）和相關聯的CA時鐘（CK）以向記憶體150提供命令（例如，讀或寫命令）。通道可進一步包括讀資料選通RDQS。在讀操作中，記憶體150可向主機110提供讀資料選通RDQS以允許主機110在DQ上接收讀資料。
記憶體150可包括經由匯流排系統162耦合的記憶體陣列175和周邊部分161。記憶體陣列175可包括儲存資料的多個記憶體單元（例如，DRAM記憶體單元）。主機110可經由通道190來讀取儲存在記憶體陣列175中的資料並將資料寫入記憶體陣列175中。周邊部分161可包括各種電路以操作記憶體150。例如，周邊部分可包括以下一者或多者：命令解碼電路、輸入/輸出鎖存器、模式暫存器等等。
圖1圖示了周邊部分161包括記憶體I/O模組160（例如，PHY層），該記憶體I/O模組160被配置成控制電特性（例如，電壓位準、相位、延遲、頻率等等）以在通道190上提供或接收信號。例如，記憶體I/O模組160可被配置成：（在寫操作中）經由通道190擷取（例如，取樣）來自主機110的資料、命令和位址，以及（在讀操作中）經由通道190將資料輸出到主機110。周邊部分161進一步包括模式暫存器163，其可包括多個實體暫存器。模式暫存器163可向記憶體150及/或向主機110指示各種操作狀況和操作模式。模式暫存器163可被配置成以與記憶體陣列175不同的方式來存取。例如，模式暫存器163可經由模式暫存器讀/寫命令（不同於用於存取記憶體陣列175的資料讀/寫命令）來存取。
記憶體150可被配置成接收VDD2H電源和VDD2L電源並在該VDD2H電源和VDD2L電源上操作，該VDD2H電源被配置成提供電源電壓VDD2H，該VDD2L電源被配置成提供電源電壓VDD2L。一個或至少一個功率管理電路140可以在記憶體150外部（例如，在不同的晶粒上）並納入VDD2H和VDD2L電源。該至少一個功率管理電路140可包括例如功率管理積體電路或即PMIC。在記憶體150外部或內部、攜帶電源電壓VDD2H和電源電壓VDD2L的各電源或電源軌可以被隔離以減少干擾。記憶體陣列175可被配置成在電源電壓VDD2H上操作。周邊部分161可被配置成在電源電壓VDD2H或電源電壓VDD2L上操作。
在一些實例中，電源電壓VDD2H和電源電壓VDD2L可以是靜態的，因為每一者在一電壓範圍中操作。電壓範圍可包括最小電壓和最大電壓（電路被配置成在該最小電壓與最大電壓之內操作），以及在該最小電壓與該最大電壓之間的典型電壓。記憶體150可經由例如使周邊部分161選擇性地操作在電源電壓VDD2H和電源電壓VDD2L上來利用電壓縮放。相應地，記憶體150可包括開關電路164以及動態電壓和頻率縮放核（DVFSC）控制模組166。開關電路164可被配置成：向周邊部分161選擇性地提供電源電壓VDD2H和電源電壓VDD2L以切換周邊部分161的電源。DVFSC控制模組166可被配置成控制開關電路164以實現電源切換。以此方式，對於低功率模式，記憶體150（例如，開關電路164）可將周邊部分161的電源切換到較低電源電壓（例如，電源電壓VDD2L）。
圖2圖示了根據本案的某些態樣的裝置100_s的實施例，該裝置100_s具有主機110_s、記憶體150_s，以及耦合主機110_s和記憶體150_s的通道190。圖1的裝置100所提供的通用或背景資訊適用於裝置100_s，其中某些區別在本文提供。在一些實例中，裝置100_s可被配置成利用具有動態電壓縮放（例如，具有多個電壓範圍）的電源以滿足低功率模式和效能模式的要求。
圖2圖示了裝置100_s具有主機110_s和記憶體150_s，主機110_s和記憶體150_s被配置成經由通道190來通訊。記憶體150_s可包括周邊部分161_s和記憶體陣列175。記憶體150_s可被配置成從至少一個功率管理電路140_s接收電源電壓VDD2H和電源電壓VDD2P。電源電壓VDD2H可被稱為第一電源電壓，而電源電壓VDD2P可被稱為第二電源電壓。
在一些實例中，該至少一個功率管理電路140_s可以是在記憶體150_s外部（例如，在與記憶體150_s不同的晶粒上）的PMIC。該至少一個功率管理電路140_s可包括VDD2H電源141和VDD2P電源143，該VDD2H電源141被配置成提供電源電壓VDD2H，該VDD2P電源143被配置成提供電源電壓VDD2P。在記憶體150_s外部或內部、攜帶電源電壓VDD2H和電源電壓VDD2P的各電源軌可被隔離以減少干擾。
周邊部分161_s可包括記憶體I/O模組160_s和模式暫存器163_s。記憶體I/O模組160_s（例如，PHY層）可被配置成控制電特性（例如，電壓位準、相位、延遲、頻率等等）以在通道190上提供或接收信號。模式暫存器163_s可向記憶體150及/或向主機110指示各種操作狀況和操作模式。模式暫存器163_s可被配置成以與記憶體陣列175不同的方式來存取。例如，模式暫存器163_s可經由模式暫存器讀/寫命令（不同於用於存取記憶體陣列175的資料讀/寫命令）來存取。周邊部分161_s（例如，記憶體I/O模組160_s及/或模式暫存器163_s）可被配置成選擇性地操作在電源電壓VDD2H和電源電壓VDD2P上。例如，周邊部分161_s在不同時間段或針對不同操作處於不同的電源電壓。
記憶體150_s可進一步包括開關電路164_s和VDD2P動態頻率電壓縮放（DFVS）控制模組167。開關電路164_s可被配置成切換周邊部分161_s的電源（例如，被配置成向周邊部分161_s選擇性地提供VDD2H電源電壓和VDD2P電源電壓）。VDD2P DFVS控制模組167可被配置成控制開關電路164_s以實現電源切換。以此方式，周邊部分161_s可選擇性地操作在電源電壓VDD2H和電源電壓VDD2P上。
圖3圖示了根據本案的某些態樣的圖2的裝置的電源電壓範圍。在一些實例中，（由VDD2H電源141提供的）電源電壓VDD2H可以是靜態的。例如，電源電壓VDD2H可僅具有第一電壓範圍。第一電壓範圍可具有：1.01 V的最小電壓、1.12 V的最大電壓，以及1.05 V的典型電壓。電源電壓VDD2P可以是動態的並且具有多個電壓範圍。例如，在一個時間，電源電壓VDD2P可以處於該多個電壓範圍之中的一個電壓範圍，並且在不同的時間，電源電壓VDD2P可以處於該多個電壓範圍之中的不同電壓範圍。
在一些實例中，（由VDD2P電源143提供的）電源電壓VDD2P可具有低第二電壓範圍和高第二電壓範圍。例如，低第二電壓範圍可具有：0.87 V的最小電壓、0.97 V的最大電壓，以及0.9 V的典型電壓。高第二電壓範圍可具有：1.11 V的最小電壓、1.22 V的最大電壓，以及1.15 V的典型電壓。在一些實例中，電壓範圍高於還是低於另一電壓範圍可以基於典型電壓的比較（在其他實例中，可使用最大電壓或最小電壓的比較）。VDD2P電源電壓的低第二電壓範圍可以低於VDD2H電源電壓的第一電壓範圍，並且VDD2P電源電壓的高第二電壓範圍高於VDD2H電源電壓的第一電壓範圍。
參照圖2，在一些實例中，主機110_s可向模式暫存器163_s（其可包括多個實體暫存器）的至少一部分中寫入，以指示記憶體150_s利用具有低第二電壓範圍和高第二電壓範圍的VDD2P電源電壓。例如，記憶體150_s（例如，開關電路164）可被配置成：基於模式暫存器163_s來向周邊部分161_s選擇性地提供VDD2H電源電壓和VDD2P電源電壓。例如，在一種設置中，模式暫存器163_s可（經由DVFSC控制模組166和開關電路164）指示記憶體150_s向周邊部分161_s提供VDD2P電源電壓。此類設置可指示低功率模式或效能模式。在一些實例中，在另一種設置中，模式暫存器163_s可（經由DVFSC控制模組166和開關電路164）指示記憶體150_s向周邊部分161_s提供VDD2H電源電壓。此類設置可指示正常模式或效能模式。
在一些實例中，記憶體150_s可向主機110_s指示該記憶體150_s支援（例如，啟用）電源電壓VDD2P（例如，被配置成接收具有多個電壓範圍（諸如低第二電壓範圍和高第二電壓範圍）的電源電壓）。例如，模式暫存器163_s的一部分或一設置可被用於此類指示。模式暫存器163_s的該部分對於主機110_s可以是唯讀的。
記憶體150_s可被配置成從主機110_s接收在多個頻率範圍（包括高頻率範圍和低頻率範圍）中操作的資料時鐘，諸如資料時鐘WCK。該多個頻率範圍可對應於各種操作模式。例如，資料時鐘WCK對於效能模式可在高頻率範圍中操作以增大記憶體存取的操作速度及/或對於低功率模式可在低頻率範圍中操作以減少功率使用。資料時鐘WCK對於正常模式可在高頻率範圍以下的頻率範圍中操作。
在一些實例中，開關電路164_s可被配置成：當資料時鐘WCK在低頻率範圍中（例如，在低功率模式中）和高頻率範圍中（在效能模式中）操作時，向周邊部分161_s提供電源電壓VDD2P。在一些實例中，開關電路164_s可被進一步配置成：當資料時鐘WCK在高頻率範圍以下（例如，在正常模式中）操作時，向周邊部分161_s提供電源電壓VDD2H。開關電路164_s可基於模式暫存器163_s來選擇性地提供電源電壓VDD2P和電源電壓VDD2H。圖4提供該等操作模式的進一步細節。
在一些實例中，VDD2P電源143可被配置成：基於資料時鐘WCK的該多個頻率範圍來調節或設置電源電壓VDD2P的位準（例如，處於低第二電壓範圍還是高第二電壓範圍）。例如，當資料時鐘在高頻率範圍中（例如，在效能模式中）操作時，VDD2P電源143可輸出處於高第二電壓範圍的電源電壓VDD2P。當資料時鐘在低頻率範圍中（例如，在低功率模式中）操作時，VDD2P電源143可輸出處於低第二電壓範圍的電源電壓VDD2P。在一些實例中，VDD2P電源143可被配置成在低第二電壓範圍與高第二電壓範圍之間轉變電源電壓VDD2P。此類轉變可在開關電路164_s正在向周邊部分161_s提供電源電壓VDD2H時執行（參見圖5；下文進一步提供）。
參照圖2，主機110_s可被配置成：經由向記憶體150_s發出模式暫存器讀（或寫）命令來經由通道190從（或向）模式暫存器163_s讀取（或寫入）。主機110_s（例如，記憶體控制器130_s和主機I/O模組134）可被配置成向記憶體150_s提供資料時鐘WCK，該資料時鐘WCK在多個頻率範圍中操作。該多個頻率範圍可包括低頻率範圍和高頻率範圍。主機110_s可被進一步配置成：致使記憶體150_s向記憶體150_s的周邊部分161_s選擇性地提供電源電壓VDD2H和電源電壓VDD2L。例如，主機110_s可將模式暫存器163_s設置成：經由VDD2P DFVS控制模組167及/或開關電路164_s來指示記憶體150_s向周邊部分161_s提供電源電壓VDD2H和電源電壓VDD2L中的一者。
主機110_s（例如，記憶體控制器130_s）可被進一步配置成：致使該至少一個功率管理電路140_s設置電源電壓VDD2P的位準。例如，主機110_s（例如，記憶體控制器130_s）可被配置成：向VDD2P電源143提供電源控制信號傳遞，以指示VDD2P電源143提供處於低第二電壓範圍或處於高第二電壓範圍的電源電壓VDD2P。
圖4圖示了根據本案的某些態樣的圖2的裝置的資料時鐘頻率範圍和操作模式。如圖示的，操作模式與資料時鐘WCK頻率範圍相關或基於資料時鐘WCK頻率範圍。在低功率模式中，資料時鐘WCK可在低頻率範圍（例如，20 MHz–800 MHz）中操作以降低功耗。在效能模式中，資料時鐘WCK可在高頻率範圍（例如，3200 MHz–4267 MHz）中操作以增大記憶體150_s的操作速度。在正常模式（例如，不是低功率模式並且不是效能模式）中，資料時鐘WCK可在高頻率範圍以下操作（例如，資料時鐘WCK可在20 MHz至3200 MHz之間）。
在一些實例中，在低功率模式中（資料時鐘WCK在低頻率範圍中操作）和效能模式中（資料時鐘WCK在高頻率模式中操作），記憶體150_s（例如，開關電路164_s）可被配置成向周邊部分161_s提供電源電壓VDD2P。在正常模式中（資料時鐘WCK在高頻率範圍以下操作；注意，資料WCK在正常模式中可在低頻率範圍中操作），記憶體150_s（例如，開關電路164_s）可被配置成向周邊部分161_s提供電源電壓VDD2H。在資料時鐘WCK的操作頻率範圍態樣，低頻率範圍可對應於低功率模式或正常模式。效能模式可對應於高頻率範圍。在正常模式中，資料時鐘WCK可在高頻率範圍以下（包括低頻率範圍和在低頻率範圍與高頻率範圍之間的頻率範圍）操作。
相應地，參照圖2，主機110_s可被配置成：當資料時鐘WCK在低頻率範圍中（低功率模式）和高頻率範圍中（效能模式）操作時，致使記憶體150_s（例如，開關電路164_s）向周邊部分161_s提供電源電壓VDD2P。進一步，主機110_s可被配置成：當資料時鐘在高頻率範圍中（效能模式）操作時，致使該至少一個功率管理電路140_s（例如，VDD2P電源143）提供處於高第二電源範圍的電源電壓VDD2P。以此方式，周邊部分161_s可在電源電壓VDD2P的高第二電壓範圍處操作以改良效能；電源電壓VDD2P的高第二電壓範圍可高於電源電壓VDD2H的第一電壓範圍（參見圖3）。
進一步，主機110_s可被進一步配置成：當資料時鐘WCK在低功率範圍（低功率模式）中操作時，致使該至少一個功率管理電路140_s（例如，VDD2P電源143）提供處於低第二電壓範圍的電源電壓VDD2P。以此方式，周邊部分161_s可在電源電壓VDD2P的低第二電壓範圍處操作以降低功耗。電源電壓VDD2P的低第二電壓範圍可低於電源電壓VDD2H的第一電壓範圍（參見圖3）。
主機110_s可被進一步配置成：（例如，經由通道190並經由模式暫存器寫命令）向記憶體150_s中的模式暫存器163_s中寫入一設置，以指示記憶體150_s向周邊部分161_s選擇性地提供電源電壓VDD2H和電源電壓VDD2P。例如，開關電路164_s可基於模式暫存器163_s的該設置來選擇電源電壓VDD2H和電源電壓VDD2P中的一者以提供給周邊部分161_s。在一些實例中，主機110_s可被進一步配置成：當資料時鐘WCK在高頻率範圍以下（例如，在正常模式中）操作時，致使記憶體150_s（例如，開關電路164_s）向周邊部分161_s提供電源電壓VDD2H。例如，開關電路164_s可基於模式暫存器163_s的該設置來選擇電源電壓VDD2H以提供給周邊部分161_s。
主機110_s可被進一步配置成（例如，經由通道190並經由模式暫存器讀命令）從記憶體150_s中的模式暫存器163_s讀取。模式暫存器163_s的一部分可被配置成：向主機110_s指示記憶體150_s支援具有低第二電壓範圍和高第二電壓範圍的電源電壓VDD2P。模式暫存器163_s的該部分對於主機110_s可以是唯讀的。
圖5圖示了根據本案的某些態樣的圖2的裝置100_s的根據操作模式的電源電壓範圍。主機110_s可被進一步配置成：當電源電壓VDD2H正被提供給周邊部分161_s時，致使該至少一個功率管理電路140_s在低第二電壓範圍與高第二電壓範圍之間轉變電源電壓VDD2P。在一些實例中，從低功率模式至效能模式的轉變（反之亦然）可能需要居間正常模式。例如，在正常模式510中，開關電路164_s可選擇電源電壓VDD2H並將其提供給周邊部分161_s。主機110_s可致使該至少一個功率管理電路140_s（例如，VDD2P電源143）將電源電壓VDD2P從高第二電壓範圍轉變到低第二電壓範圍。在電源電壓VDD2P穩定處於低第二電壓範圍的情況下，裝置100_s可移至低功率模式520。
在低功率模式520中，開關電路164_s可選擇處於低第二電壓範圍的電源電壓VDD2P並將其提供給周邊部分161_s。在正常模式530中，開關電路164_s可選擇電源電壓VDD2H並將其提供給周邊部分161_s。主機110_s可致使該至少一個功率管理電路140_s（例如，VDD2P電源143）將電源電壓VDD2P從低第二電壓範圍轉變到高第二電壓範圍。在電源電壓VDD2P穩定處於高第二電壓範圍的情況下，裝置100_s可移至效能功率模式540。
相應地，在低功率模式至效能模式轉變中，周邊部分161_s可被配置成：（經由開關電路164_s）接收處於低第二電壓範圍的電源電壓VDD2P（低功率模式520）、處於第一電壓範圍的電源電壓VDD2H（正常模式530），以及處於高第二電壓範圍的電源電壓VDD2P（效能模式540）的序列並在該序列上操作。同樣地，在效能模式至低功率模式轉變中（該圖中未圖示），周邊部分161_s可被配置成：（經由開關電路164_s）接收處於高第二電壓範圍的電源電壓VDD2P（效能模式）和處於第一電壓範圍的電源電壓VDD2H（正常模式），以及處於低第二電壓範圍的電源電壓VDD2P（低功率模式）的序列並在該序列上操作。
圖6圖示了根據本案的某些態樣的用於操作圖2的裝置100_s的動態電壓縮放的方法。圖6的操作可由例如圖2-圖5所提供的裝置100_s來實現。箭頭指示操作之間的特定關係，但不一定是順序關係。在610，由記憶體從至少一個功率管理電路接收第一電源電壓和第二電源電壓。例如，參照圖2，記憶體150_s從該至少一個功率管理電路140_s接收電源電壓VDD2H和電源電壓VDD2P。
在620，由記憶體的開關電路向該記憶體的周邊部分選擇性地提供第一電源電壓和第二電源電壓。第一電源電壓是靜態的並且具有第一電壓範圍。第二電源電壓具有低第二電壓範圍和高第二電壓範圍。例如，參照圖2，開關電路164_s向記憶體150_s的周邊部分161_s選擇性地提供電源電壓VDD2H和電源電壓VDD2P。電源電壓VDD2H是靜態的並且僅具有一個電壓範圍（第一電壓範圍）。電源電壓VDD2P是動態的並且具有低第二電壓範圍和高第二電壓範圍。關於電壓範圍參見圖3。電源電壓VDD2P可在各電壓範圍之間調節或轉變以動態地縮放周邊部分161_s的電源。
在630，由記憶體接收在複數個頻率範圍中操作的資料時鐘。該複數個頻率範圍包括低頻率範圍和高頻率範圍。例如，參照圖2，記憶體150_s經由通道190從主機110_s接收資料時鐘WCK。資料時鐘WCK在多個頻率範圍（包括低頻率範圍和高頻率範圍）中操作。關於該多個頻率範圍參見圖4。
在640，由記憶體的模式暫存器向主機指示該記憶體支援具有低第二電壓範圍和高第二電壓範圍的第二電源電壓。例如，參照圖2，模式暫存器163_s的一設置或一部分向主機110_s指示（例如，由主機110_s經由模式暫存器讀來讀取）記憶體150_s支援具有低第二電壓範圍和高第二電壓範圍的電源電壓VDD2P。
在650，當開關電路正在向周邊部分提供第一電源電壓時，由該至少一個功率管理電路在低第二電壓範圍與高第二電壓範圍之間轉變第二電源電壓。例如，參照圖6，當電源電壓VDD2H正被提供給周邊部分161_s時，主機110_s致使（例如，指示）該至少一個功率管理電路140_s在低第二電壓範圍與高第二電壓範圍之間轉變電源電壓VDD2P。例如，在正常模式510中，開關電路164_s選擇電源電壓VDD2H並將其提供給周邊部分161_s。主機110_s致使該至少一個功率管理電路140_s（例如，VDD2P電源143）將電源電壓VDD2P從高第二電壓範圍轉變到低第二電壓範圍。在電源電壓VDD2P穩定處於低第二電壓範圍的情況下，裝置100_s可移至低功率模式520。
圖7圖示了根據本案的某些態樣的用於操作圖2的裝置100_s的動態電壓縮放的另一方法。圖7的操作可由例如圖2-圖5所提供的裝置100_s來實現。箭頭指示操作之間的特定關係，但不一定是順序關係。在710，主機和記憶體進行通訊。記憶體包括周邊部分和記憶體陣列。參照圖2，主機110_s和記憶體150_s經由通道190來通訊。此類通訊可包括讀、寫、模式暫存器讀、模式暫存器寫等等。記憶體150_s包括周邊部分161_s和記憶體陣列175_s。
在720，由主機致使記憶體向周邊部分選擇性地提供第一電源電壓和第二電源電壓。第一電源電壓是靜態的並且具有第一範圍。第二電源電壓具有較低第二電壓範圍和較高第二電壓範圍。例如，參照圖2，主機110_s向模式暫存器163_s中寫入操作模式（例如，低功率模式、效能模式，或正常模式）。記憶體150_s的開關電路164_s基於操作模式（由此，基於模式暫存器163_s的一設置）來向記憶體150_s的周邊部分161_s選擇性地提供電源電壓VDD2H和電源電壓VDD2P。電源電壓VDD2H是靜態的並且僅具有一個電壓範圍（第一電壓範圍）。電源電壓VDD2P是動態的並且具有低第二電壓範圍和高第二電壓範圍。關於電壓範圍參見圖3。
在730，由主機致使至少一個功率管理電路設置第二電源電壓的位準。例如，參照圖2，主機110_s的記憶體控制器130_s向該至少一個功率管理電路140_s的VDD2P電源143發送電源控制信號傳遞。電源控制信號傳遞指示VDD2P電源143基於操作模式來設置電源電壓VDD2P的位準。例如，在低功率模式中，將指示VDD2P電源143將電源電壓VDD2P設置為低第二電壓範圍。在效能模式中，將指示VDD2P電源143將電源電壓VDD2P設置為高第二電壓範圍。
在740，由主機向記憶體提供資料時鐘。資料時鐘在複數個頻率範圍中操作。該複數個頻率範圍包括低頻率範圍和高頻率範圍。例如，參照圖2，主機110_s經由通道190向記憶體150_s提供來自主機110_s的資料時鐘WCK。資料時鐘WCK在多個頻率範圍（包括低頻率範圍和高頻率範圍）中操作。關於該多個頻率範圍參見圖4。
在750，由主機向記憶體中的模式暫存器中寫入，以指示該記憶體向周邊部分選擇性地提供第一電源電壓和第二電源電壓。例如，參照圖2，主機110_s經由通道190經由模式暫存器寫命令來向模式暫存器163_s中寫入。主機110_s向模式暫存器163_s中寫入一設置，以（例如，由VDD2P DFVS控制模組167及/或開關電路164_s）指示記憶體150_s選擇電源電壓VDD2H和電源電壓VDD2P中的一者以提供給周邊部分161_s。
例如，參照圖2，開關電路164_s回應於模式暫存器163_s的該設置是正常模式（該設置由主機110_s寫入）而選擇電源電壓VDD2H（處於第一電壓範圍）並將其提供給記憶體150_s的周邊部分161_s。開關電路164_s回應於模式暫存器163_s的該設置是低功率模式或效能模式（該設置由主機110_s寫入）而選擇電源電壓VDD2P並將其提供給記憶體150_s的周邊部分161_s。在低功率模式中，主機110_s提供低頻率範圍中的資料時鐘WCK（參見圖4）並致使該至少一個功率管理電路140_s提供處於低第二電壓範圍的電源電壓VDD2P（參見圖3）。由此，在低功率模式中，處於低第二電壓範圍的電源電壓VDD2P被提供給周邊部分161_s。在效能模式中，主機110_s提供高頻率範圍中的資料時鐘WCK（參見圖4）並致使該至少一個功率管理電路140_s提供處於高第二電壓範圍的電源電壓VDD2P（參見圖3）。由此，處於高第二電壓範圍的電源電壓VDD2P被提供給周邊部分161_s，被提供給效能模式。
在760，由主機從記憶體中的模式暫存器讀取。模式暫存器向主機指示記憶體支援具有低第二電壓範圍和高第二電壓範圍的第二電源電壓。例如，參照圖2，模式暫存器163_s的一設置或一部分向主機110_s指示（例如，由主機110_s經由模式暫存器讀來讀取）記憶體150_s支援具有低第二電壓範圍和高第二電壓範圍的電源電壓VDD2P。
在770，當第一電源電壓正被提供給周邊部分時，由主機致使該至少一個功率管理電路在低第二電壓範圍與高第二電壓範圍之間轉變第二電源電壓。例如，參照圖5，當電源電壓VDD2H正被提供給周邊部分161_s時，主機110_s致使（例如，指示）該至少一個功率管理電路140_s在低第二電壓範圍與高第二電壓範圍之間轉變電源電壓VDD2P。例如，在正常模式510中，開關電路164_s選擇電源電壓VDD2H並將其提供給周邊部分161_s。主機110_s致使該至少一個功率管理電路140_s（例如，VDD2P電源143）將電源電壓VDD2P從高第二電壓範圍轉變到低第二電壓範圍。在電源電壓VDD2P穩定處於低第二電壓範圍的情況下，裝置100_s移至低功率模式520。
在低功率模式520中，開關電路164_s選擇處於低第二電壓範圍的電源電壓VDD2P並將其提供給周邊部分161_s。在正常模式530中，開關電路164_s選擇電源電壓VDD2H並將其提供給周邊部分161_s。主機110_s致使該至少一個功率管理電路140_s（例如，VDD2P電源143）將電源電壓VDD2P從低第二電壓範圍轉變到高第二電壓範圍。在電源電壓VDD2P穩定處於高第二電壓範圍的情況下，裝置100_s移至效能功率模式540。
提供先前描述是為了使任何熟習此項技術者均能夠實踐本文中所描述的各種態樣。對該等態樣的各種修改將容易為熟習此項技術者所明白，並且在本文中所定義的普適原理可被應用於其他態樣。因此，請求項並非意欲被限定於本文中所示的態樣，而是應被授予與語言上的請求項相一致的全部範疇，其中對元素的單數形式的引述除非特別聲明，否則並非意欲表示「有且僅有一個」，而是「一或多個」。措辭「示例性」在本文中用於意指「用作示例、實例，或說明」。本文中描述為「示例性」的任何態樣不必被解釋為優於或勝過其他態樣。除非特別另外聲明，否則術語「一些/某個」指的是一或多個。諸如「A、B或C中的至少一個」、「A、B或C中的一或多個」、「A、B和C中的至少一個」、「A、B和C中的一或多個」以及「A、B、C或其任何組合」之類的組合包括A、B及/或C的任何組合，並可包括多個A、多個B或多個C。具體而言，諸如「A、B或C中的至少一個」、「A、B或C中的一或多個」、「A、B和C中的至少一個」、「A、B和C中的一或多個」以及「A、B、C或其任何組合」之類的組合可以是僅有A、僅有B、僅有C、A和B、A和C、B和C，或者A和B和C，其中任何此種組合可包含A、B或C的一或多個成員。本案通篇描述的各個態樣的元素為一般技術者當前或今後所知的所有結構上和功能上的等效方案經由引述被明確納入於此，且意欲被請求項所涵蓋。此外，本文中所揭示的任何內容皆並非意欲貢獻給公眾，無論此種揭示是否在申請專利範圍中被顯式地敘述。措辭「模組」、「機制」、「元素」、「設備」等等可以不是措辭「構件」的代替。如此，沒有任何請求項元素應被解釋為構件功能，除非該元素是使用短語「用於……的構件」來明確敘述的。
100:裝置 100_s:裝置 110:主機 110_s:主機 120:處理器 122:CPU 123:GPU 124:NPU 130:記憶體控制器 130_s:記憶體控制器 134:主機I/O模組 140:功率管理電路 140_s:功率管理電路 141:VDD2H電源 143:VDD2P電源 150:記憶體 150_s:記憶體 160:記憶體I/O模組 160_s:記憶體I/O模組 161:周邊部分 161_s:周邊部分 162:匯流排系統 163:模式暫存器 163_s:模式暫存器 164:開關電路 164_s:開關電路 166:DVFSC控制模組 167:VDD2P DFVS控制模組 175:記憶體陣列 190:通道 510:正常模式 520:低功率模式 530:正常模式 540:效能模式 610:步驟 620:步驟 630:步驟 640:步驟 650:步驟 710:步驟 720:步驟 730:步驟 740:步驟 750:步驟 760:步驟 770:步驟
現在將參照附圖藉由實例而非限定地在詳細描述中提供裝置和方法的各個態樣，其中：
圖1圖示了納入主機、記憶體，以及耦合該主機和該記憶體的通道的裝置。
圖2圖示了根據本案的某些態樣的具有主機、記憶體，以及耦合該主機和該記憶體的通道的裝置的實施例。
圖3圖示了根據本案的某些態樣的圖2的裝置的電源電壓範圍。
圖4圖示了根據本案的某些態樣的圖2的裝置的資料時鐘頻率範圍和操作模式。
圖5圖示了根據本案的某些態樣的圖2的裝置的根據操作模式的電源電壓範圍。
圖6圖示了根據本案的某些態樣的用於操作圖2的裝置的動態電壓縮放的方法。
圖7圖示了根據本案的某些態樣的用於操作圖2的裝置的動態電壓縮放的另一方法。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100_s:裝置
110:主機
120:處理器
122:CPU
123:GPU
124:NPU
140_s:功率管理電路
141:VDD2H電源
143:VDD2P電源
150_s:記憶體
162:匯流排系統
164_s:開關電路
190:通道

Claims (38)

  1. 一種使用動態電壓縮放的裝置，包括：一記憶體，該記憶體被配置成與一主機進行通訊，該記憶體包括一周邊部分和一記憶體陣列，該記憶體被進一步配置成：從至少一個功率管理電路接收一第一電源電壓和一第二電源電壓，該記憶體進一步包括一開關電路，該開關電路被配置成：向該周邊部分選擇性地提供該第一電源電壓和該第二電源電壓，該第一電源電壓是靜態的並且具有一第一電壓範圍，該第二電源電壓具有一低第二電壓範圍和一高第二電壓範圍，該記憶體被配置成：接收在複數個頻率範圍中操作的一資料時鐘，該等複數個頻率範圍包括一低頻率範圍和一高頻率範圍，且該開關電路被配置成：當該資料時鐘在該高頻率範圍中操作時，向該周邊部分提供該第二電源電壓，且該開關電路被配置成：當該資料時鐘在該低頻率範圍中操作時，向該周邊部分提供該第一電源電壓或該第二電源電壓。
  2. 如請求項1之裝置，該低第二電壓範圍低於該第一電源電壓的該第一電壓範圍，並且該高第二電壓範圍高於該第一電源電壓的該第一電壓範圍。
  3. 如請求項1之裝置，當該資料時鐘在該高頻率範圍中操作時，該第二電源電壓處於該高第二電壓範圍。
  4. 如請求項3之裝置，當該資料時鐘在該低頻率範圍中操作時，該第二電源電壓處於該低第二電壓範圍。
  5. 如請求項4之裝置，該記憶體進一步包括一模式暫存器，該開關電路被配置成：基於該模式暫存器來向該周邊部分選擇性地提供該第一電源電壓和該第二電源電壓。
  6. 如請求項5之裝置，該模式暫存器被進一步配置成：向該主機指示該記憶體支援具有該低第二電壓範圍和該高第二電壓範圍的該第二電源電壓。
  7. 如請求項5之裝置，該開關電路被進一步配置成：當該資料時鐘在該高頻率範圍以下操作時，向該周邊部分提供該第一電源電壓。
  8. 如請求項7之裝置，當該開關電路正在向該周邊部分提供該第一電源電壓時，該第二電源電壓在該低第二電壓範圍與該高第二電壓範圍之間轉變。
  9. 如請求項8之裝置，進一步包括選自以下各項之一的一設備：一計算系統、一行動計算系統、一物聯網設備、一虛擬實境系統，或一增強現實系統，該設備納入該記憶體、該主機，以及該至少一個功率管理電路。
  10. 如請求項9之裝置，該低第二電壓範圍低於該第一電源電壓的該第一電壓範圍，並且該高第二電壓範圍高於該第一電源電壓的該第一電壓範圍。
  11. 一種使用動態電壓縮放的裝置，包括：一主機，該主機被配置成與一記憶體進行通訊，該記憶體具有一周邊部分和一記憶體陣列，該主機被配置成：致使該記憶體向該周邊部分選擇性地提供一第一電源電壓和一第二電源電壓，該第一電源電壓是靜態的並且具有一第一電壓範圍，該第二電源電壓具有一低第二電壓範圍和一高第二電壓範圍，致使至少一個功率管理電路設置該第二電源電壓的一位準，向該記憶體提供一資料時鐘，該資料時鐘在複數個頻率範圍中操作，該等複數個頻率範圍包括一低頻率範圍和一高頻率範圍，以及致使當該資料時鐘在該高頻率範圍中操作時，該記憶體向該周邊部分提供該第二電源電壓，且致使當該資料時鐘在該低頻率範圍中操作時，該記憶體向該周邊部分提供該第一電源電壓或該第二電源電壓。
  12. 如請求項11之裝置，該低第二電壓範圍低於該第一電源電壓的該第一電壓範圍，並且該高第二電壓範圍高於該第一電源電壓的該第一電壓範圍。
  13. 如請求項11之裝置，該主機被進一步配置成：當該資料時鐘在該高頻率範圍中操作時，致使該至少一個功率管理電路提供處於該高第二電壓範圍的該第二電源電壓。
  14. 如請求項13之裝置，該主機被進一步配置成：當該資料時鐘在該低頻率範圍中操作時，致使該至少一個功率管理電路提供處於該低第二電壓範圍的該第二電源電壓。
  15. 如請求項14之裝置，該主機被進一步配置成：向該記憶體中的一模式暫存器中寫入，以指示該記憶體向該周邊部分選擇性地提供該第一電源電壓和該第二電源電壓。
  16. 如請求項15之裝置，該主機被進一步配置成從該記憶體中的該模式暫存器讀取，該模式暫存器被進一步配置成：向該主機指示該記憶體支援具有該低第二電壓範圍和該高第二電壓範圍的該第二電源電壓。
  17. 如請求項15之裝置，該主機被進一步配置成：當該資料時鐘在該高頻率範圍以下操作時，致使該記憶體向該周邊部分提供該第一電源電壓。
  18. 如請求項17之裝置，該主機被進一步配置成：當該第一電源電壓正被提供給該周邊部分時，致使該至少一個功率管理電路在該低第二電壓範圍與該高第二電壓範圍之間轉變該第二電源電壓。
  19. 如請求項18之裝置，進一步包括選自以下 各項之一的一設備：一計算系統、一行動計算系統、一物聯網設備、一虛擬實境系統，或一增強現實系統，該設備納入該主機、該記憶體，以及該至少一個功率管理電路。
  20. 如請求項19之裝置，該低第二電壓範圍低於該第一電源電壓的該第一電壓範圍，並且該高第二電壓範圍高於該第一電源電壓的該第一電壓範圍。
  21. 一種用於向一記憶體的一周邊部分提供電源電壓的方法，該方法包括以下步驟：由一記憶體從至少一個功率管理電路接收一第一電源電壓和一第二電源電壓；由該記憶體的一開關電路向該記憶體的一周邊部分選擇性地提供該第一電源電壓和該第二電源電壓，該第一電源電壓是靜態的並且具有一第一電壓範圍，該第二電源電壓具有一低第二電壓範圍和一高第二電壓範圍；由該記憶體接收在複數個頻率範圍中操作的一資料時鐘，該等複數個頻率範圍包括一低頻率範圍和一高頻率範圍，其中當該資料時鐘在該高頻率範圍中操作時，該開關電路向該周邊部分提供該第二電源電壓，且當該資料時鐘在該低頻率範圍中操作時，該開關電路向該周邊部分提供該第一電源電壓或該第二電源電壓。
  22. 如請求項21之方法，該低第二電壓範圍低於該第一電源電壓的該第一電壓範圍，並且該高第二電 壓範圍高於該第一電源電壓的該第一電壓範圍。
  23. 如請求項21之方法，當該資料時鐘在該高頻率範圍中操作時，該第二電源電壓處於該高第二電壓範圍。
  24. 如請求項23之方法，當該資料時鐘在該低頻率範圍中操作時，該第二電源電壓處於該低第二電壓範圍。
  25. 如請求項24之方法，其中該開關電路基於該記憶體的一模式暫存器來向該周邊部分選擇性地提供該第一電源電壓和該第二電源電壓。
  26. 如請求項25之方法，進一步包括以下步驟：由該模式暫存器向一主機指示該記憶體支援具有該低第二電壓範圍和該高第二電壓範圍的該第二電源電壓。
  27. 如請求項25之方法，進一步包括以下步驟：當該資料時鐘在該高頻率範圍以下操作時，由該開關電路向該周邊部分提供該第一電源電壓。
  28. 如請求項27之方法，進一步包括以下步驟：當該開關電路正在向該周邊部分提供該第一電源電壓時，由該至少一個功率管理電路在該低第二電壓範圍與該高第二電壓範圍之間轉變該第二電源電壓。
  29. 如請求項28之方法，該低第二電壓範圍低於該第一電源電壓的該第一電壓範圍，並且該高第二電壓範圍高於該第一電源電壓的該第一電壓範圍。
  30. 一種用於向一記憶體的一周邊部分提供電源 電壓的方法，該方法包括以下步驟：在一主機與一記憶體之間進行通訊，該記憶體包括一周邊部分和一記憶體陣列；由該主機致使該記憶體向該周邊部分選擇性地提供一第一電源電壓和一第二電源電壓，該第一電源電壓是靜態的並且具有一第一電壓範圍，該第二電源電壓具有一低第二電壓範圍和一高第二電壓範圍；由該主機致使至少一個功率管理電路設置該第二電源電壓的一位準；及由該主機向該記憶體提供一資料時鐘，該資料時鐘在複數個頻率範圍中操作，該等複數個頻率範圍包括一低頻率範圍和一高頻率範圍，其中當該資料時鐘在該高頻率範圍中操作時，該記憶體向該周邊部分提供該第二電源電壓，且當該資料時鐘在該低頻率範圍中操作時，該記憶體向該周邊部分提供該第一電源電壓或該第二電源電壓。
  31. 如請求項30之方法，該低第二電壓範圍低於該第一電源電壓的該第一電壓範圍，並且該高第二電壓範圍高於該第一電源電壓的該第一電壓範圍。
  32. 如請求項30之方法，其中當該資料時鐘在該高頻率範圍中操作時，該至少一個功率管理電路提供處於該高第二電壓範圍的該第二電源電壓。
  33. 如請求項32之方法，其中當該資料時鐘在該低頻率範圍中操作時，該至少一個功率管理電路提供 處於該低第二電壓範圍的該第二電源電壓。
  34. 如請求項33之方法，進一步包括以下步驟：由該主機向該記憶體中的一模式暫存器中寫入，以指示該記憶體向該周邊部分選擇性地提供該第一電源電壓和該第二電源電壓。
  35. 如請求項34之方法，進一步包括以下步驟：由該主機從該記憶體中的該模式暫存器讀取，該模式暫存器向該主機指示該記憶體支援具有該低第二電壓範圍和該高第二電壓範圍的該第二電源電壓。
  36. 如請求項34之方法，其中當該資料時鐘在該高頻率範圍以下操作時，該記憶體向該周邊部分提供該第一電源電壓。
  37. 如請求項36之方法，進一步包括以下步驟：當該第一電源電壓正被提供給該周邊部分時，由該主機致使該至少一個功率管理電路在該低第二電壓範圍與該高第二電壓範圍之間轉變該第二電源電壓。
  38. 如請求項37之方法，該低第二電壓範圍低於該第一電源電壓的該第一電壓範圍，並且該高第二電壓範圍高於該第一電源電壓的該第一電壓範圍。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102822697B1 (ko) * 2019-10-08 2025-06-23 삼성전자주식회사 반도체 메모리 장치, 전자 장치, 및 그것의 설정 방법
US12197264B2 (en) * 2020-11-10 2025-01-14 Micron Technology, Inc. Power management for a memory device
EP4156191A1 (en) 2021-09-27 2023-03-29 Samsung Electronics Co., Ltd. Operating method of storage device, operating method of host, and storage system including the storage device and the host
US12444450B2 (en) * 2021-11-16 2025-10-14 Samsung Electronics Co., Ltd. Memory device and method for managing dynamic voltage frequency scaling operations based on host configuration
CN114388008B (zh) * 2022-01-14 2023-08-29 长鑫存储技术有限公司 电源控制电路及控制方法
CN114384996B (zh) 2022-01-14 2023-10-24 长鑫存储技术有限公司 电源控制电路及控制方法
US12393355B2 (en) * 2022-08-30 2025-08-19 Micron Technology, Inc. Combined memory module logic devices for reduced cost and improved functionality

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285665A1 (en) * 2002-11-18 2005-12-29 Koninklijke Philips Electronics N.V. Integrated floating power transfer device with logic level control and method
US20100085823A1 (en) * 2008-10-02 2010-04-08 International Business Machines Corporation Optimizing Sram Performance over Extended Voltage or Process Range Using Self-Timed Calibration of Local Clock Generator
CN107272867A (zh) * 2016-04-08 2017-10-20 三星电子株式会社 电子设备及改变其供电电压的方法
US20180373314A1 (en) * 2017-06-27 2018-12-27 Qualcomm Incorporated Bandwidth-monitored frequency hopping within a selected dram operating point

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346737B1 (en) * 1998-07-02 2002-02-12 Advanced Micro Devices, Inc. Shallow trench isolation process particularly suited for high voltage circuits
JP2001338489A (ja) * 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置
US6664775B1 (en) * 2000-08-21 2003-12-16 Intel Corporation Apparatus having adjustable operational modes and method therefore
US7379718B2 (en) * 2004-12-20 2008-05-27 Marvell World Trade Ltd. Method and apparatus to manage power consumption of a semiconductor device
US7581073B2 (en) 2006-08-09 2009-08-25 International Business Machines Corporation Systems and methods for providing distributed autonomous power management in a memory system
JP5228468B2 (ja) * 2007-12-17 2013-07-03 富士通セミコンダクター株式会社 システム装置およびシステム装置の動作方法
US20100138684A1 (en) 2008-12-02 2010-06-03 International Business Machines Corporation Memory system with dynamic supply voltage scaling
US8923087B2 (en) * 2012-01-19 2014-12-30 Lsi Corporation Method and apparatus for decreasing leakage power consumption in power gated memories
US20130262792A1 (en) 2012-03-27 2013-10-03 International Business Machines Corporation Memory device support of dynamically changing frequency in memory systems
KR102088808B1 (ko) 2013-04-19 2020-03-13 삼성전자주식회사 듀얼 파워 레일을 포함하는 시스템 온 칩 및 그것의 전압 공급 방법
US20150378424A1 (en) 2014-06-27 2015-12-31 Telefonaktiebolaget L M Ericsson (Publ) Memory Management Based on Bandwidth Utilization
KR102275497B1 (ko) * 2014-10-20 2021-07-09 삼성전자주식회사 전원 경로 제어기를 포함하는 시스템 온 칩 및 전자 기기

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050285665A1 (en) * 2002-11-18 2005-12-29 Koninklijke Philips Electronics N.V. Integrated floating power transfer device with logic level control and method
US20100085823A1 (en) * 2008-10-02 2010-04-08 International Business Machines Corporation Optimizing Sram Performance over Extended Voltage or Process Range Using Self-Timed Calibration of Local Clock Generator
JP2012504838A (ja) * 2008-10-02 2012-02-23 インターナショナル・ビジネス・マシーンズ・コーポレーション ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるｓｒａｍ性能の最適化
CN107272867A (zh) * 2016-04-08 2017-10-20 三星电子株式会社 电子设备及改变其供电电压的方法
US20180373314A1 (en) * 2017-06-27 2018-12-27 Qualcomm Incorporated Bandwidth-monitored frequency hopping within a selected dram operating point

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