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TWI882813B - 具有密碼電路之標準商業化fpga ic晶片的多晶片封裝結構 - Google Patents

具有密碼電路之標準商業化fpga ic晶片的多晶片封裝結構 Download PDF

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TWI882813B
TWI882813B TW113119429A TW113119429A TWI882813B TW I882813 B TWI882813 B TW I882813B TW 113119429 A TW113119429 A TW 113119429A TW 113119429 A TW113119429 A TW 113119429A TW I882813 B TWI882813 B TW I882813B
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integrated circuit
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李進源
林茂雄
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成真股份有限公司
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Abstract

本發明為一多晶片封裝結構，其包括一第一晶片封裝結構，該第一晶片封裝結構包括一第一半導體IC晶片，一聚合物層位在第一半導體IC晶片的側壁之外並從其延伸的空間中，一第一封裝穿孔連接線位在該第一聚合物層中，以及一第一交互連接線結構位在該第一半導體IC晶片、該第一聚合物層及該第一封裝穿孔連接線的下方，其中該第一半導體IC晶片包括複數揮發性記憶體單元及一選擇電路，該些揮發性記憶體單元用以儲存與用於一查找表(LUT)的複數結果值相關聯的第一資料，該選擇電路用以依據該第一輸入資料組從一第二輸入資料組中選擇一資料，以作為用於該邏輯操作的一輸出資料， 一第一金屬凸塊位在該第一晶片封裝結構下方，及一非揮發性記憶體IC晶片位在該第一晶片封裝結構上方，其中該非揮發性記憶體IC晶片包括複數第一非揮發性記憶體單元，用以儲存與該查找表(LUT)的該些結果值相關聯的一第二資料，其中該第一資料係與該第二資料相關聯。

Description

具有密碼電路之標準商業化FPGA　IC晶片的多晶片封裝結構
本申請案主張於2019年07月02日申請之美國暫時申請案案號62/869,567，該案的發明名稱為”用於在邏輯驅動器中之標準商業化可編程邏輯IC晶片的密碼方法”，本申請案另主張2019年8月5日申請之美國暫時申請案案號62/882,941，該案的發明名稱為”依據矽穿孔栓塞所建構的垂直交互連接線電梯”，本申請案另主張2019年8月25日申請之美國暫時申請案案號62/891,386，該案的發明名稱為”依據矽穿孔栓塞連接器所建構的垂直交互連接線電梯”，本申請案另主張2019年9月20日申請之美國暫時申請案案號62/903,655，該案的發明名稱為”依據矽穿孔栓塞所建構的3D多晶片封裝結構”，本申請案另主張2020年1月22日申請之美國暫時申請案案號62/964,627，該案的發明名稱為”使用矽穿孔栓塞連接器所建構的3D微晶片(chiplet)系統單封裝”，本申請案另主張2020年2月29日申請之美國暫時申請案案號62/983,634，該案的發明名稱為”依據多晶片封裝結構建構的非揮發性可編程邏輯驅動器”，本申請案另主張2020年4月17日申請之美國暫時申請案案號63/012,072，該案的發明名稱為”依據矽穿孔栓塞連接器所建構的垂直交互連接線電梯”，本申請案另主張2020年5月11日申請之美國暫時申請案案號63/023,235，該案的發明名稱為”依據矽穿孔栓塞所建構的3D多晶片封裝結構”。
本發明有關於用於一可編程邏輯IC晶片的加密(cryptography)方法。
FPGA半導體IC晶片己被用來發展一創新的應用或一小批量應用或業務需求。當一應用或業務需求擴展至一定數量或一段時間時，半導體IC供應商通常會將此應用視為一特殊應用IC晶片(Application Specific IC(ASIC)chip)或視為一客戶自有工具IC晶片(Customer-Owned Tooling(COT)IC晶片)。對於一特定應用及相較於一ASIC晶片或COT晶片下，會因為以下因素將FPGA晶片設計為ASIC晶片或COT晶片設計，(1)需較大尺寸的半導體晶片、較低的製造良率及較高製造成本；(2)需消耗較高的功率；及(3)較低的性能。當半導體 技術依照摩爾定律(Moore’s Law)發展至下一製程世代技術時(例如發展至小於20奈米(nm))，針對設計一ASIC晶片或一COT晶片的一次性工程費用(Non-Recurring Engineering(NRE))的成本是十分昂貴的，請參閱第45圖所示，其成本例如大於5百萬元美金，或甚至超過1千萬元美金、2千萬元美金、5千萬元美金或1億元美金。例如以16nm技術世代或製造技術的且用於ASIC或COT晶片一組光罩的成本就高於1百萬美金、2百萬美金、3百萬美金或5百萬美金。如此昂貴的NRE成本，降低或甚至停止先進IC技術或新一製程世代技術應用在創新或應用上，因此需要發展一種能持續的創新並降低障礙(製造成本)的新方法或技術，並且可使用先進且強大的半導體技術節點(或世代)來實現半導體IC晶片上的創新。
本發明一方面提供一邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算驅動器、一邏輯運算硬碟、一邏輯儲存器、一邏輯儲存驅動器、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array(FPGA))邏輯運算硬碟(以下簡稱邏輯運算驅動器或邏輯儲存器，亦即為以下說明書提到邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算硬碟、邏輯儲存器、一邏輯儲存驅動器、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array(FPGA))邏輯運算硬碟，皆簡稱邏輯運算驅動器，本發明之FPGA邏輯運算硬碟包括複數用於現場編程之目的FPGA IC晶片，該邏輯驅動器為經由多晶片封裝方式使用一或多個標準商業化FPGA IC晶片、一或多個非揮發性記憶體IC晶片及/或一或多個附加或輔助IC晶片所形成的一標準商業化裝置或產品，在某些案例中，該邏輯驅動器包括一或多個揮發性IC晶片位在多晶片封裝中，該邏輯驅動器當進行現場程式編程操作時可被使用在不同應用上，該邏輯驅動器的簡寫可替換為”邏輯儲存器”或”邏輯儲存驅動器”。
本發明另一方面揭露一商業化標準邏輯運算驅動器，此商業化標準邏輯運算驅動器為一多晶片封裝用經由現場編程(field programming)方式使用在不同的演算法、架構及/或應用上，編程成所需的邏輯、計算及(或)處理等功能，其中儲存在一或複數非揮發記憶體IC晶片中的資料被使用於配置在同一多晶片裝中的一或多個複數FPGA IC晶片，此晶片封裝包括一或複數可應用在需現場編程的邏輯、計算及/或處理應用的標準商業化FPGA IC晶片及 一個(或多個)非揮發性記憶體IC晶片，此商業化標準邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準資料儲存裝置或驅動器，例如是固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus(USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。該多晶片裝置可以是設置在同一水平面上的IC晶片之2D型式封裝結構，或是具有多晶片垂直地堆疊(至少二堆疊層)的3D堆疊型式結構，該多晶片封裝可以是具有設置在同一水平面上的IC晶片之2D型式封裝結構及垂直方向堆疊型式(3D型式封裝)結構。
本發明更揭露一降低NRE成本方法，此方法係經由標準商業化邏輯驅動器實現(i)創新、(ii)創新製程或應用及/或(iii)加速工作負載處理或應用在半導體IC晶片上，如第45圖所示，具有創新想法或創新應用的人或以加速工作負載處理或應用為目的人可購買此商業化標準邏輯驅動器及可寫入(或載入)此商業化標準邏輯驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用，其中該創新想法或創新應用包括(i)創新演算法及/或計算結構，處理方法、學習及/或推理，及/或(ii)創新及/或特定應用，與該創新相關所發展的軟體碼或編程可使用於配置在同一多晶片封裝結構中的一或多個FPGA IC晶片，並且可儲存在同一多晶片封裝結構中的一或多個非揮發性記憶體IC晶片，在同一多晶片封裝結構中一或多個非揮發性記憶體IC晶片中具有非揮發性記憶體單元，該邏輯驅動器可用於先進技術節點所製造的ASIC晶片的替代產品，該標準商業化邏輯驅動器包括經由使用先進技術節點或世代(先進於20nm或10nm之技術)所製造的一或多個FPGA IC晶片，可通過更改可編程交互連接線的5T或6T SRAM單元(可配置開關，其包括通過/不通過開關閘和多工器)及/或可編程邏輯電路、單元或區塊(包括LUTs及多工器)中的資料來配置FPGA IC晶片的硬體，從而在邏輯驅動器中實現創新，其中係使用在同一多晶片封裝結構中一個或多個非揮發性記憶體IC晶片或一或多個FPGA IC晶片中非揮發性記憶體單元中的資料來編程，與通過開發邏輯ASIC或COT IC晶片的方式相比，使用邏輯驅動器的方式於相同或類似的創新和/或應用，可通過開發軟體並將其安裝在購買的產品中或租用標準商品邏輯驅動器，可將NRE成本降低至不到100萬美元，本發明的邏輯驅動器可激發創新並且降低了在使用先進的IC技術節點或世代(例如，技術高於(或電晶體閘極寬度低於20nm或10nm或更先進的技術節點或世代)設計和製造的IC芯片中實施創新的障礙。
本發明另一方面可經由使用邏輯驅動器提供一個”公開創新平台”，此平台可使創作者經由本發明中的邏輯驅動器輕易地且低成本下在半導體晶片上使用先進於20nm或10nm的IC技術世代之技術，執行或實現他們的創意或發明(演算法、架構及/或應用)，其先進的技術世代例如是先進於16nm、10nm、7nm、5nm或3nm的技術世代，如第45圖所示，在早期1990年代時，創作者或發明人可經由設計IC晶片並在幾十萬美元的成本之下，在半導體製造代工廠使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技術世代之技術實現他們的創意或發明(演算法、架構及/或應用)，半導體製造工廠在當時是所謂的”公共創新平台”，然而，當技術世代遷移並進步至比20nm或10nm更先進的技術世代時，例如是先進於16nm、10nm、7nm、5nm或3nm的技術世代之技術，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC製造代工廠所需的開發費用，其中使用這些先進世代的開發及實現的費用成本大約是高於5佰萬美元，現今的半導體IC代工廠現在己不是”公共創新平台”，而只變成俱樂部創新者或發明人的”俱樂部創新平台”，而本發明所提出的邏輯驅動器(包括標準商業化現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s))可提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”，創作者可經由使用本發明之邏輯驅動器(包括使用先進於20nm或10nm的技術節點製程所製造的FPGA IC晶片)及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300K美元，其中軟體程式係常見的軟體語，例如是C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript等程式語言，其中創作者可安裝他們自己開發的軟體並使用他們自己的標準邏輯驅動器或他們可以經由網路在資料中心或雲端租用標準商業化邏輯驅動器進行開發或實現他們的創作或發明。
本發明另外揭露一種商業模式，此商業模式係將現有邏輯ASIC晶片或COT晶片的商業模式經由使用標準商業化邏輯驅動器轉變成一商業邏輯IC晶片商業模式，例如像是現在商業化DRAM或商業化NAND快閃記憶體IC晶片商業模式，其中對於同一創新(演算法、結構及/或應用)或是以加速工作負載處理為目標的應用，此邏輯驅動器從效能、功耗、工程及製造成本上比現有常規ASIC晶片或常規COT IC晶片更好。現有邏輯ASIC晶片及COT IC晶片設計、製造及/或生產的公司(包括無晶圓廠IC設計和產品公司，IC代工廠或合同製造商(可能是無產品)，和/或垂直集成IC設計、製造和產品的公司)可變成類似DRAM或商業化快閃 NAND記憶體IC晶片設計、製造及/或生產公司，或是變成類似現有快閃記憶體模組、快閃USB記憶棒或驅動器，或NAND快閃記憶體固態驅動器或磁盤驅動器設計、製造和/或產品公司。
本發明另一方面提供標準商業化邏輯驅動器，其中使用者、客戶或軟體開發者可購買此標準商業化邏輯驅動器及撰寫軟體之程式碼編程該邏輯驅動器，例如係用在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能的程式。
本發明另一方面提供具有複數邏輯區塊之標準商業化FPGA IC晶片，該些邏輯區塊包括(i)邏輯閘陣列，其包括布爾邏輯運算器(Boolean logic operators)，例如是NAND,OR,AND，及/或OR電路；(ii)運算單元，其例如包括加法器、乘法器、移位寄存器(shift register)、浮點電路(floating point circuits)和/或除法電路；(iii)查找表(LUT)和多工器。布爾邏輯運算器之邏輯閘的功能、某些計算、操作或過程可以使用硬連線電路執行(例如，硬核(例如，DSP片段(DSP slices)、微控制器核、固定連線加法器和/或固定接線乘法器)。可替代地，布爾邏輯運算器之邏輯閘的功能或某些計算、操作或過程可以使用例如查找表(LUT)和/或多工器(multiplexers)來執行，也可以將查找表(LUT)和/或多工器(multiplexers)以編程或配置例如為DSP、微控制器、加法器和/或乘法器的功能。LUT儲存或記憶(i)依據邏輯閘所處理或計算邏輯功能或邏輯操作的結果或計算的結果、(ii)計算結果，決策過程的決策、(iii)事件或活動的結果，例如DSP、GPU、TPU(張量流處理單元(Tensor flow Processing Unit))的功能、微控制器，例如LUTs與多工器可配置為具有加法器和/或乘法器功能。根據真值表(truth table)LUT可用於執行邏輯功能。通常，邏輯操作器或功能可包括n個輸入及一個輸出，一個LUT可儲存2n個相對應的資料、結果值或結果、一多工器可用於選擇正確(對的)結果值或結果，以在n個輸入處輸入特定n-輸入資料組，LUT可在(例如)SRAM單元中儲存或記憶資料、結果值或結果，在FPGA IC晶片的SRAM單元中LUTs中的該資料、結果值或結果可備份及儲存在多晶片封裝結構中一個(或多個)非揮發性記憶體IC晶片中的非揮發性記憶體單元中，一個(或多個)LUT可以形成邏輯單元，FPGA IC晶片包括一個(或多個)邏輯陣列，每一邏輯陣列包括複數邏輯單元。
本發明另一方面提供具有複數可編程互連接線之標準商業化FPGA IC晶片，其中可編程互連接線包括複數個位在複數可編程互連接線中間的複數交叉點開關，例如N條的金屬線連接至複數交叉點開關的輸入端，M條金屬線連接至複數交叉點開關的輸出端，其中該些交叉點開關位在N條金屬線與M條金屬線之間。此些交叉點開關被設計成使每一條N金屬線可經由編程方式連接至任一條M金屬線，每一交叉點開關例如可包括一通過/不通電路，此通過/不通電路包括相成對的一N型電晶體及一P型的電晶體，其中之一條N金屬線可連接至該通過/不通電路內的相成對N型電晶體及P型電晶體的源極端(source)，而其中之一條M金屬線連接至該通過/不通電路內的相成對N型電晶體及P型電晶體的汲極端(drain)，交叉點開關的連接狀態或不連接狀態(通過或不通過)係由儲存或鎖存在一SRAM單元的資料(0或1)控制，用於FPGA IC晶片的SRAM單元中交叉點開關的資料可備份及儲存在多晶片封裝結構中一個(或多個)非揮發性記憶體IC晶片中的非揮發性記憶體單元中。
另外，每一交叉點開關例如可包括一開關緩衝器，其中該開關緩衝器包括二級反相器(緩衝器)、一控制N-MOS電晶體、及一控制P-MOS電晶體，其中之一條N金屬線可連接至在通過/不通過電路中緩衝器的輸出級反相器的共同閘極端，具有控制P-MOS的該輸出級反相器係堆疊在頂部(位在Vcc與輸出級反相器的P-MOS的源極端之間)及控制N-MOS位在底部(位在Vss與輸出級反相器的N-MOS的源極端之間)，交叉點開關的連接狀態或不連接狀態(通過或不通過)係由儲存在5T或6T的SRAM單元的資料(0或1)控制，用於FPGA IC晶片的SRAM單元中交叉點開關的資料可備份及儲存在多晶片封裝結構中一個(或多個)非揮發性記憶體IC晶片中的非揮發性記憶體單元中。
該交叉點開關例如包括多工器及開關緩衝器，該多工器從N個輸入的金屬線中的N個輸入資料中依據儲存在5T或6T SRAM單元(用於多工器)中的資料選擇其中之一個及輸出所選擇的其中之一輸入至一開關緩衝器，該開關緩衝器依據儲存在5T或6T SRAM單元(用於開關緩衝器)中的資料通過或不通過從多工器來的該輸出資料至一金屬線，以連接至該開關緩衝器的輸出，該開關緩衝器包括二級反相器(緩衝器)、一控制N-MOS及一控制P-MOS，其中從多工器所選擇的資料係連接至一緩衝器輸入級反相器的公共(連接)閘極端，M條金屬線或跡線其中之一連接到緩衝器輸出級反相器的公共(連接)汲極端，該輸出級反相器被堆疊且具有控制PMOS位在其頂部(位在Vcc與輸出級反相器的P-MOS之源極之間)及控制N-MOS位在底部(位在Vss與輸出級反相器的N-MOS之源極之間)，該開關緩衝器的連接或不連接係由儲存 在5T或6T SRAM單元(用於開關緩衝器)中的資料(0或1)所控制。該5T或6T SRAM單元的一個鎖存節點連接或耦接至在開關緩衝器電路的控制N-MOS電晶體的閘極，而5T或6T SRAM單元其它的節點連接或耦接至開關緩衝器電路的控制P-MOS電晶體的閘極，用於FPGA IC晶片中SRAM單元的多工器及開關緩衝器的資料可備份及儲存在多晶片封裝結構中一個(或多個)非揮發性記憶體IC晶片中的非揮發性記憶體單元中。
本發明另一方面提供一浮動閘極(Floating-Gate)MOS非揮發性記憶體單元(簡稱FGMOS非揮發性記憶體單元或FGMOS NVM單元)，該FGMOS NVM單元可用在標準商業化FPGA IC晶片中的加密或解密電路中，例如下列揭露之密碼交叉點開關或密碼反相器，該加密或解密電路係一種密碼電路或是一種安全電路，該GMOS NVM單元係用作為加密/解密記憶體單元並儲存加密/解密資訊或資料，以編程或配置在FPGA IC晶片中的加密/解密或安全電路，或者是，5T或6T SRAM單元件用作為加密/解密記憶體單元，用於加密/解密資訊或資料，以編程或配置在FPGA IC晶片中的加密/解密或安全電路，且該5T或6T SRAM單元中的資料可備份及儲存在FPGA IC晶片中在晶片上FGMOS NVM單元中，舉列而言，第一型FGMOS NVM單元可以是浮動CMOS非揮發記憶體單元(簡稱FGCMOS NVM單元)，其包括浮動P-MOS電晶體(FG P-MOS)及浮動N-MOS電晶體(FG N-MOS)，該FG N-MOS及FG P-MOS浮動閘極相連接，且FG N-MOS及FG P-MOS的汲極相連接或耦接，該FG P-MOS電晶體小於FG N-MOS電晶體，意即是FG N-MOS電晶體的閘極電容大於或等於FG P-MOS電晶體的閘極電容2倍，儲存在FGCMOS NVM單元資料可經由電子隧穿位在浮動閘極之間的閘極氧化物方式抺除，並經由下列方式連接至FG P-MOS的源極/N-well：(i)徧壓或耦接至具有一抺除電壓VEr的FG P-MOS的源極/N-well，(ii)徧壓或耦接至具有一接地參考電壓Vss的FG N-MOS的源極/基板(或P-well)，及(iii)斷開相連接或耦接的汲極，因此FG P-MOS電晶體的閘極電容小於FG N-MOS電晶體的閘極電容，抺除電壓VEr的電壓在FG P-MOS電晶體的閘極氧化物上大幅下降，意即是在浮動閘極與FG P-MOS的源極/N-well端之間的電壓差大到足夠引起電子隧穿，所以，困在浮動閘極的電子隧穿FG P-MOS電晶體的閘極氧化物，且FGCMOS NVM單元的邏輯狀態在抺除後位在”1”，儲存或編程在FGCMOS NVM單元中的資料經由下列方式將熱電子注入浮動閘極與FGCMOS NVM的通道/汲極之間的閘極氧化物(絕緣層)：(i)徧壓或連接(或耦接)具有編程(寫入)電壓VPr的汲極，(ii)徧壓或耦接至具有編程(寫入)電壓VPr的FG P-MOS之源極/N-well，及(iii)徧壓或耦接至具有接地參考電壓Vs的FG N-MOS之源極/基板(或P-well)，經由熱載體注 入並穿過FG N-MOS的閘極氧化物將該些電子注入且困在浮動閘極中，該FGCMOS NVM單元在編程(寫入)後的邏輯狀態為”0”，第一型FGMOS NVM單元使用電子隧穿用於抺除操作，而熱電子注入用於編程(寫入)，儲存在FGCMOS NVM單元中的資料可經由連接或耦接汲極被讀取或存取，在讀取時該FG P-MOS的源極/N-well徧壓在讀取、存取或操作電壓Vcc上，該FG N-MOS的源極/基板(或P-well)徧壓在接地參考電壓VSS，在讀取、存取或操作程序或模式，當浮動閘極的邏輯狀態被改變為”1”時，該FG P-MOS電晶體可被關閉且FG N-MOS電晶體可被開啟，因此，位在接地參考電壓Vss的FG N-MOS源極經由FG N-MOS電晶體的通道耦接至FGCMOS NVM單元的輸出(連接著汲極)，因此FGCMOS NVM之輸出的邏輯狀態可位在”0”，當浮動閘極被改變為”0”時，該FG P-MOS電晶體可被開啟，而FG N-MOS電晶體可被關閉，因此在FG P-MOS的源極電源供應電壓Vcc經由FG P-MOS電晶體的通道耦接至FGCMOS NVM單元的輸出(己連接至汲極)，因此該FGCMOS NVM單元的輸出的邏輯狀態可位在”1”。
另一舉列，一第二型FGMOS NVM單元可以係FGCMOS單元，其係使用電子隧穿方式用於抺除及編程二個操作，第二型FGMOS NVM單元包括一浮動閘極P-MOS(FG P-MOS)電晶體及一浮動閘極N-MOS(FG N-MOS)電晶體，該FG N-MOS及FG P-MOS浮動閘極相連接，且FG N-MOS及FG P-MOS的汲極相連接，該FG N-MOS電晶體小於FG P-MOS電晶體，意即是FG P-MOS電晶體的閘極電容大於或等於FG N-MOS電晶體的閘極電容2倍，儲存在FGCMOS NVM單元資料可經由電子隧穿位在浮動閘極之間的閘極氧化物方式抺除，並經由下列方式連接至FG N-MOS的源極：(i)徧壓或耦接至具有一抺除電壓VEr的FG N-MOS的源極，(ii)徧壓至具有一接地參考電壓Vss的FG P-MOS的源極/(N-well)，及(iii)斷開FG N-MOS的汲極連接，因此在FG N-MOS電晶體的源極結與浮動閘極之間的電容大幅小於FG P-MOS電晶體及FG N-MOS電晶體的閘極電容的總合，抺除電壓VEr的電壓在FG N-MOS電晶體之源極結與浮動閘極之間的閘極氧化物上大幅下降，意即是在浮動閘極與FG N-MOS的源極端之間的電壓差大到足夠引起電子隧穿，所以，困在浮動閘極的電子隧穿FG N-MOS電晶體之源極結與浮動閘極之間的閘極氧化物，且FGCMOS NVM單元的邏輯狀態在抺除後位在”1”，儲存或編程在FGCMOS NVM單元中的資料經由下列方式將電子隧穿浮動閘極與FGCMOS NVM的通道/源極之間的閘極氧化物(絕緣層)：(i)徧壓或耦接具有編程電壓VPr的FG P-MOS之源極/N-well，(ii)徧壓或耦接至具有接地參考電壓Vss的FG N-MOS之源極/基板(或P-well)，及(iii)斷開連接FG N-MOS的汲極，所以FG N-MOS電晶體的閘極電容小於FG P-MOS電晶體的閘極電 容，抺除電壓在FG N-MOS電晶體的閘極氧化物上大幅下降，意即是在浮動閘極與FG N-MOS的源極/通道端之間的電壓差大到足夠引起電子隧穿，所以，位在FG N-MOS的源極/通道端的電子可隧穿閘極氧化物至浮動閘極且困在浮動閘極中，所以浮動閘極的邏輯狀態可被編程至”0”，用於第二型FGMOS NVM單元的”讀取”、”存取”或”操作”程序或模式可與第一型FGMOS NVM單元相同。
另一舉列，一第三型FGMOS NVM單元可用電子隧穿方式用於抺除及編程二個操作，如上述第二型FGMOS NVM單元，第三型FGCMOS可以是FGCMOS NVM單元，其包括在上述第二型FGMOS NVM單元中新增一增加的浮動閘極P-MOS(AD FG P-MOS)電晶體至浮動閘極P-MOS(FG P-MOS)電晶體及浮動閘極N-MOS(FG N-MOS)電晶體中，該FG N-MOS、FG P-MOS及AD FG P-MOS之各別的浮動閘極相連接，且FG N-MOS及FG P-MOS的汲極相連接，AD P-MOS的源極、汲極及N-well相連接，所以AD FG P-MOS的功能像是一MOS電容，該FG N-MOS電晶體、FG P-MOS電晶體及AD FG P-MOS的尺寸可設計例如具有抺除、編程(讀取)及讀取的第三型FGMOS NVM單元，在下列舉列之電壓徧置的條件，可假設FG N-MOS電晶體、FG P-MOS電晶體及AD FG P-MOS的尺寸相同；意即是，該FG N-MOS電晶體、FG P-MOS電晶體及AD FG P-MOS的閘極電容假設相同，儲存在FGCMOS NVM單元資料可經由電子隧穿位在浮動閘極之間的閘極氧化物方式抺除，並經由下列方式連接至AD FG P-MOS的源極/汲極/N-well：(i)徧壓或耦接至具有一抺除電壓VEr的AD FG P-MOS的源極/汲極/N-well，(ii)徧壓或耦接至具有一接地參考電壓Vss的FG P-MOS的源極/(N-well)，及(iii)徧壓或耦接至位在參考電壓Vss的FG N-MOS的源極/基板(或P-well)；及(iv)斷開FG P-MOS及FG N-MOS的汲極連接，因此在AD FG P-MOS的連接源極/汲極/N-well與浮動閘極之間的電容小於FG P-MOS電晶體及FG N-MOS電晶體的閘極電容的總合，抺除電壓VEr的電壓在AD FG P-MOS的連接源極/汲極/N-well與浮動閘極之間的閘極氧化物上大幅下降，意即是在浮動閘極與AD FG P-MOS的源極端之間的電壓差大到足夠引起電子隧穿，所以，困在浮動閘極的電子隧穿AD FG P-MOS的連接源極/汲極/N-well與浮動閘極之間的閘極氧化物，且FGCMOS NVM單元的邏輯狀態在抺除後位在”1”，儲存或編程在FGCMIOS NVM單元中的資料經由下列方式將電子隧穿浮動閘極與FG N-MOS的通道/源極之間的閘極氧化物(絕緣層)：(i)徧壓或耦接具有編程電壓VPr的FG P-MOS之源極/N-well及AD FG P-MOS的連接源極/汲極/N-well，(ii)徧壓或耦接至具有接地參考電壓Vss的FG N-MOS之源極/基板(或P-well)，及(iii)斷開連接FG N-MOS 的汲極，所以FG N-MOS電晶體的閘極電容小於FG P-MOS電晶體及AD FG P-MOS的閘極電容總合，抺除電壓在FG N-MOS電晶體的閘極氧化物上大幅下降，意即是在浮動閘極與FG N-MOS的源極/通道端之間的電壓差大到足夠引起電子隧穿，所以，位在FG N-MOS的源極/通道端的電子可隧穿閘極氧化物至浮動閘極且困在浮動閘極中，所以浮動閘極的邏輯狀態可被編程至”0”，用於第三型FGMOS NVM單元的”讀取”、”存取”或”操作”程序或模式可與第一型FGMOS NVM單元使用FG P-MOS電晶體及FG N-MOS電晶體相同，除了AD FG P-MOS的連接源極/汲極/N-well可徧置或耦接至Vcc或Vss，或是Vcc與Vss之間的特定電壓。
第四型FGMOS NVM單元包括一浮動閘極P-MOS(FG P-MOS)電容及一浮動閘極N-MOS(FG N-MOS)電晶體，其中該FG P-MOS電容及FG N-MOS電晶體相連接，該FG P-MOS電容係位在浮動閘極及具有用於連接之N+區域的N-well之間，該FG P-MOS電容係小於FG N-MOS電晶體的電容，例如，該FG N-MOS電晶體的閘極電容大於或等於2倍的FG P-MOS電容的閘極電容量，FG P-MOS電容的源極、汲極及N-well(具有連接之N+區域的N-well)相連接，該FG N-MOS電晶體、FG P-MOS電容的尺寸可設計例如具有抺除、編程(讀取)及讀取功能的第三型FGMOS NVM單元，在下列舉列中，當FG N-MOS電晶體的尺寸等於或大於FG P-MOS電容尺寸的兩倍時，可施加電壓徧置在FGMOS NVM單元的每一端點上，意即是FG N-MOS電晶體的閘極電容等於或大於FG P-MOS電容的閘極電容2倍，儲存在FGMOS NVM單元資料可經由電子隧穿位在浮動閘極之間的閘極氧化物方式抺除，並經由下列方式連接至FG P-MOS電容的源極/汲極/N-well：(i)徧壓或耦接至具有一抺除電壓VEr的FG P-MOS電容的源極/汲極/N-well，及(ii)徧壓或耦接至位在參考電壓Vss的FG N-MOS電晶體的源極/基板(或P-well)；因此在FG P-MOS電容的連接源極/汲極/N-well與浮動閘極之間的電容小於FG N-MOS電晶體的閘極電容，抺除電壓VEr的電壓在FG P-MOS電容的連接源極/汲極/N-well與浮動閘極之間的閘極氧化物上大幅下降，意即是在浮動閘極與FG P-MOS電容的源極端之間的電壓差大到足夠引起電子隧穿，所以，困在浮動閘極的電子隧穿FG P-MOS電容的連接源極/汲極/N-well與浮動閘極之間的閘極氧化物，且FGMOS NVM單元的邏輯狀態在抺除後位在”1”，儲存或編程在FGMOSNVM單元中的資料經由下列方式將熱電子注入浮動閘極與FG N-MOS電晶體的通道/汲極之間的閘極氧化物(絕緣層)：(i)徧壓或耦接至具有編程(寫入)電壓VPr的FG N-MOS電晶體的汲極，(ii)徧壓或耦接具有編程(寫入)電壓VPr的FG P-MOS電容的N+-區域/N-well，及(iii)徧壓或耦接具有接地參考電壓Vss的FG N-MOS的源極/基板(或P-well)，該電子 經由熱載體注入且經由FG N-MOS的閘極氧化物被注入及困在浮動閘極中，該FGMOS NVM單元在編程(寫入)後其邏輯狀態為”0”，該第四型FGMOS NVM單元使用電子隧穿方式用於抺除，及使用熱電子注入的方式用於編程(寫入)。
本發明另一方面提供一FPGA晶片包括一磁阻式隨機存取記憶體單元(Magnetoresistive Random Access Memory cell)，簡稱為”MRAM”單元，用於資料或資訊的非揮發性儲存之應用上，其中該FPGA IC晶片係在該邏輯驅動器內中使用。該MRAM單元用於加密或解密電路，例如以下所揭露的密碼交叉點開關或密碼反相器，該加密或解密電路為一密碼電路或一安全電路，該MRAM單元用作為加密/解密記憶體單元，用於儲存加密/解密資訊或資料，以編程或配置在FPGA IC晶片中的加密/解密電路，或者，在晶片上的5T或6T SRAM單元用作為加密/解密記憶體單元，用於儲存加密/解密資訊或資料，以編程或配置在其FPGA IC晶片中的加密/解密電路，且5T或6T SRAM單元的資料可備份及儲存在其FPGA IC晶片的晶片上MRAM單元中，舉例而言，第一型MRAM單元係使用自旋極化(spin-polarized)電流以切換電子自轉，即所謂的自旋轉移力矩(Spin Transfer Torque)MRAM，STT-MRAM，該STT-MRAM單元係依據STT-MRAM單元的磁阻隧穿結(MTJ)中電子自旋與磁性層磁場之間的相互作用，該STT-MRAM單元主要是包括由下列4層堆疊薄層所堆積形成的MTJ：(i)一自由磁性層(free magnetic layer)，其例如包括Co2Fe6B2，此自由磁性層的厚度例如介於0.5nm至3.5nm之間或介於0.1nm至3nm之間；(ii)一隧穿阻障層，其例如包括MgO，此隧穿阻障層(tunneling barrier layer)的厚度例如介於0.3nm至2.5nm之間或介於0.5nm至1.5nm之間；(iii)一己鎖定或固定磁性層(pinned or fixed magnetic layer)，其例如包括Co2Fe6B2，此己鎖定或固定磁性層的厚度例如介於0.5nm至3.5nm之間或介於1nm至3nm之間，此己鎖定或固定磁性層與自由磁性層具有相似的材質，及(iv)一鎖定層，其例如包括一反鐵磁層(anti-ferromagnetic,AF)，此AF層可是一複合層，例如包括Co/[CoPt]4，經由該AF層相鄰的己鎖定層將鎖定層的磁性方向被己鎖定或固定，該MTJ的堆疊層經由物理氣相沉積(Physical Vapor Deposition,PVD)方法以多陰極PVD室或濺鍍方式，然後蝕刻以形成MTJ的檯面結構(mesa structure)而形成，自由磁性層或鎖定層(固定層)的磁性方向可以是(i)與自由或己鎖定(固定)層(iMTJ)共平面(in-plane)，或(ii)垂直於自由磁性層或鎖定層的平面(pMTJ)，己鎖定(固定)層的磁性方向經由鎖定/固定層的雙層結構固定，該鐵磁己鎖定(固定)層與該AF鎖定層之間的連接界面使鐵磁己鎖定(固定)層的磁性方向固定在一固定方向(例如，在pMTJ的上或下方向)，使其在一外部電磁力或磁場下變 得更難以改變或翻轉磁場，而鐵磁自由層(例如，在pMTJ的上或下方向)的方向在外部電磁力或磁場下是容易改變或翻轉的，此改變或翻轉該鐵磁自由層的方向的方式可用於編程MTJ MRAM單元，當自由磁性層的磁場方向平行(in-parallel)於該己鎖定(固定)層的磁場方向時的狀態定義為”0”，當自由磁性層的磁場方向相反平行(anti-parallel)時，該己鎖定(固定)層的磁場方向時的狀態定義為”1”，電子從鎖定(固定)層隧穿至自由層時則寫入”0”值，當電流流過該己鎖定(固定)層時，電子旋轉將排列成與己鎖定(固定)層的磁性方向平行。當具有對齊旋轉隧穿電子在自由磁性流動時：(i)如果隧穿電子的對齊旋轉(aligned spins)平行於該自由磁性層的對齊旋轉時，該隧穿電子可經由自由磁性層通過；(ii)假如隧穿電子的對齊旋轉不平行於該自由磁性層的對齊旋轉時，該隧穿電子可翻轉或改變自由磁性層的磁性方向至與使用電子的旋轉扭矩與固定層平行的方向，在寫入”0”之後，該自由磁性層的磁性方向平行於該固定層的磁性方向，從原本的”0”寫成”1”時，電子從自由磁性層隧穿至己鎖定(固定)層，由於自由磁性層及己鎖定(固定)層的磁性方向相同，具有多數旋轉極性的電子(與鎖定層磁性方向平行)可流動並通過己鎖定(固定)層；只有具有較少旋轉極性的電子(與鎖定層磁性方向不平行)可從己鎖定(固定)層反射回到自由磁性層，反射電子的旋轉極性與自由磁性層的磁性方向相反，及可使用電子的旋轉扭矩將自由磁性層的磁性方向翻轉或改變至與固定層反向平行的方向，在寫入”1”之後，自由磁性層的磁性方向不平行於固定層的磁性方向，由於寫入”1”時使用少數旋轉極性電子，所以與寫入”0”相比較下，需要更大的電流流過MTJ。
依據磁阻理論，當自由磁性層的磁性方向平行於鎖定層的磁性方向時，MTJ的電阻為低電阻狀態(LR)，處於”0”狀態，當自由磁性層的磁性方向不平行於鎖定層的磁性方向時，為高電阻狀態且處於”1”狀態，此二種電阻狀態可使用在MTJ MRAM單元的讀取。
另一舉例，在標準商業化FPGA IC晶片上的第二型MRAM單元為一自旋軌道扭矩磁阻隨機存取記憶體單元，縮寫為“SOT MRAM”單元，用於非揮發性儲存資料或信息；其中FPGA IC晶片用於邏輯驅動器。SOT MRAM單元係依據電子自旋與重金屬層(例如是鉑(platinum(Pt))、鉭(tantalum(Ta)、金、鎢或鈀等金屬)軌道之間的相互作用，該SOT MARM包括與STT MRAM單元相似的MTJ，該SOT-MRAM的核心為一MTJ，其係一薄的介電層夾設在如上述之磁性固定層與磁性自由層之間，該SOT-MRAM元件具有通過在相鄰SOT層(重金屬層)中注入面內電流來切換自由磁性層的自旋極化或磁化方向的功能，面內注入電子在SOT層中的相互作用係依據Rashba和Spin Hall效應的SOT層中的重金屬軌道相互作用導致，感應的自旋 極化在相鄰的自由層上產生淨轉矩，以改變其磁化狀態。意即，為了寫入或編程SOT MRAM單元，將面內電流注入到SOT重金屬層，為了讀取SOT MRAM單元，其機制和操作類似於STT MRAM單元的機制和操作。
本發明另一方面揭露一種方法及裝置使創新者能使用先進的半導體技術節點的製程(例如，比20nm或10nm更先進的技術節點之技術)實現或實施其創新，而不需要開發使用先進半導體技術節點之技術所製造的昂貴的ASIC或COT晶片，該方法提供一邏輯驅動器在一多晶片封裝中，其包括一個(或多個)標準商業化FPGA IC晶片及一個(或多個)NVM IC晶片，每一標準商業化FPGA IC晶片包括一加密/或解密電路(密碼電路或安全電路)，該密碼電路的硬體可提供給創新者(FPGA開發者)一加密的方法，以用於實施其創新或應用程序時保護他們所開發的軟體或韌體，如上所述，該開發者可經由配置LUTs的記憶體單元(例如SRAM單元)中的資料或資訊用於邏輯操作，及/或用於在一個(或多個)FPGA IC晶片中可編程交互連接線之可配置開關，以實施他們的創新、架構或、演算法及/或應用，用於FPGA IC晶片之該加密配置資料或資訊可從FPGA IC晶片之外部/外界被輸入或加載，例如從同一邏輯驅動器中NAND或NOR快閃IC晶片封裝輸入或加載，或可從邏輯驅動器之外的電路或裝置輸入或加載，一密碼技術係需要的，以保護在邏輯驅動器中一個(或多個)FPGA IC晶片中，所開發之配置資料或資訊(與創新、架構、演算法及/或應用相關聯)，在多晶片封裝中的邏輯驅動器變成安全的一非揮發性可編程裝置，當邏輯驅動器包括：(i)一個(或多個)NVM IC晶片，以儲存及備份用於配置在同一多晶片封裝結構中一個(或多個)標準商業化FPGA IC晶片中的配置資料；及(ii)一個(或多個)標準商業化FPGA IC晶片包括密碼或安全電路。
本發明另一方面提供一標準商業化FPGA IC晶片包括一加密/解密電路(密碼電路或安全電路)，其中該加密/解密電路包括矩陣型式的一密碼交叉點開關位在交互連接線金屬線或跡線的中間，該矩陣型式的密碼交叉點開關電路之硬體提供用於FPGA開發者的一密碼方式，以保護用於實施他們的創新或應用所開發的軟體或韌體，如上所述，該創新者可經由配置LUTs的記憶體單元(例如SRAM單元)中的資料或資訊用於邏輯操作，及/或用於在一個(或多個)FPGA IC晶片中可編程交互連接線之可配置交叉點開關，以實施他們的創新、架構、演算法及/或應用，用於FPGA IC晶片之配置資料或資訊可從FPGA IC晶片之外部/外界被輸入或加載，例如從同一邏輯驅動器中NAND或NOR快閃IC晶片封裝輸入或加載，或可從邏輯驅動器之外的電路或裝置輸入或加載，一密碼技術係需要的，以保護在邏輯驅動器中一個(或多 個)FPGA IC晶片中，所開發之配置資料或資訊(與創新、架構、演算法及/或應用相關聯)，例如，配置資料或資訊流(stream)經由N個I/O接墊/電路輸入至FPGA IC晶片中，其有N條金屬線或跡線，而每一條耦接至N條金屬線或跡線中的其中之一條，該N條金屬線或跡線連接至密碼交叉點開關矩陣的輸入端，及M條金屬線或跡線連接至密碼交叉點開關矩陣的輸出端，該密碼交叉點開關位在N條金屬線或跡線與M條金屬線或跡線之間，其中N=M，該密碼交叉點開關設計為針對每一N條金屬線或跡線編程連接至一條及只有一條M條金屬線或跡線，該密碼交叉點開關可以是雙向的，該訊號或資料可反向的傳回/傳播，意即是從密碼交叉點開關的輸出端回傳至密碼交叉點開關的輸入端，該密碼交叉點開關矩陣在其輸出端依據位在一輸入交互連接線及一輸出交互連接線交叉處的密碼交叉點開關的開-關(通過/不通過)狀態(on-off(pass/no-pass)state)重新組織輸入訊號或資料的順序，其中該密碼交叉點開關的開-關(通過/不通過)狀態係經由的非揮發性記憶體單元中儲存的資料或資訊所控制，該對應的非揮發性記憶體單元可以是浮動閘極非揮發性記憶體單元、FGMOS NVM單元(如上述三種型式的FGMOS NVM單元)，或者，該對應的非揮發性記憶體單元可以是MRAM單元，如上述所揭露的二種型式MRAM單元(SRR MRAM或SOT MRAM)，或者，該對應的非揮發性記憶體單元可以是電阻式隨機存取記憶體單元(Resistive Random Access Memory cell，簡稱RRAM)，該些非揮發性記憶體單元可用於將用於配置或控制密碼電路的資料或資訊非揮發性的儲存，非揮發性記憶體單元的資料或資訊可用作為一密碼或鑰匙，以加密或解密位在密碼交叉點開關矩陣二端之該訊息或資料流，儲存在非揮發性記憶體單元的資料或資訊用於控制FPGA IC晶片中密碼交叉點開關之通過/不通過的密碼或鑰匙，加密N個輸入訊號或資料流係輸入至密碼交叉點開關矩陣，且經由密碼交叉點開關矩陣解密，輸出己解密M個輸出訊號或資料流用於配置資料或資訊，以編程在LUTs(用於邏輯操作)中的SRAM單元或是FPGA IC晶片中的可編程交互連接線，在相反方向上，從在LUTs(用於邏輯操作)或FPGA IC晶片的可編程交互連接線中的SRAM單元解密訊號或資料流可在M條金屬線或跡線輸入並且經由密碼交叉點開關矩陣加密，並將加密後訊號或資料流在N條金屬線或跡線輸出，用於FPGA IC晶片之外部電路，該密碼交叉點開關矩陣可由NxN矩陣表示，對於以NxN矩陣格式的密碼交叉開關矩陣，其具有(N！-1)可能的密碼或鑰匙選項或選擇，當N=8時，其具有40,319(=8！-1)可能的密碼或鑰匙選項或選擇，該密碼或鑰匙包括N2(82)資料位元儲存在晶片上非揮發記憶體單元中，例如是FGMOS非揮發記憶體單元、MRAM記憶體單元或RRAM記憶體單元。
本發明另一方面提供一標準商業化FPGA IC晶片包括一加密/解密電路(密碼電路或安全電路)，其中該加密/解密電路包括Nx1或1xN矩陣型式的一密碼反相器位在交互連接線金屬線或跡線的中間，該Nx1或1xN矩陣型式的密碼反相器電路之硬體提供用於FPGA開發者的一密碼方式，以保護用於實施他們的創新或應用所開發的軟體或韌體，如上所述，該創新者可經由配置LUTs的記憶體單元(例如SRAM單元)中的資料或資訊用於邏輯操作，及/或用於在一個(或多個)FPGA IC晶片中可編程交互連接線之可配置開關，以實施他們的創新、架構、演算法及/或應用，用於FPGA IC晶片之配置資料或資訊可從FPGA IC晶片之外部/外界被輸入或加載，例如從同一邏輯驅動器中NAND或NOR快閃IC晶片封裝輸入或加載，或可從邏輯驅動器之外的電路或裝置輸入或加載，一密碼技術係需要的，以保護在邏輯驅動器中一個(或多個)FPGA IC晶片中，所開發之配置資料或資訊(與創新、架構、演算法及/或應用相關聯)，例如，配置資料或資訊經由N個I/O接墊/電路輸入至FPGA IC晶片中，其有N條金屬線或跡線，而每一條耦接至N條金屬線或跡線中的其中之一條，該N條金屬線或跡線連接至密碼反相器矩陣的輸入端，及M條金屬線或跡線連接至密碼反相器矩陣的輸出端，該密碼反相器位在N條金屬線或跡線與M條金屬線或跡線之間，其中N=M，該密碼反相器設計為針對每一N條金屬線或跡線編程具有輸入訊號或資料從N條金屬線在輸出端反相或同相輸入至M條金屬線或跡線中的相對應的一條，該密碼反相器可以是雙向的，該訊號或資料可反向的傳回/傳播，意即是從密碼反相器矩陣的輸出端回傳至密碼反相器的輸入端，該密碼反相器矩陣在其輸出端依據該密碼反相器的反相狀態或非反相狀態重新配置輸入訊號或資料的狀態，其中該密碼反相器的開-關(通過/不通過)狀態係經由的非揮發性記憶體單元中儲存的資料或資訊所控制，該對應的非揮發性記憶體單元可以是浮動閘極非揮發性記憶體單元、FGMOS NVM單元，或者，該對應的非揮發性記憶體單元可以是MRAM單元，如上述所揭露的二種型式MRAM單元(SRR MRAM或SOT MRAM)，或者，該對應的非揮發性記憶體單元可以是電阻式隨機存取記憶體單元(Resistive Random Access Memory cell，簡稱RRAM)，該些非揮發性記憶體單元可用於將用於配置或控制密碼電路的資料或資訊非揮發性的儲存，非揮發性記憶體單元的資料或資訊可用作為一密碼或鑰匙，以加密或解密位在密碼反相器矩陣二端之該訊息或資料，儲存在非揮發性記憶體單元的資料或資訊用於控制FPGA IC晶片中密碼反相器之反相/非反相的密碼或鑰匙，加密N個輸入訊號或資料流係輸入至密碼反相器矩陣，且經由密碼反相器矩陣解密，輸出M個輸出訊號或資料流用於配置資料或資訊，以編程在LUTs(用於邏輯操作)中的SRAM單元或是用於FPGA IC晶片中的可編程交互連接線之配置開關，在相反方向上，從在LUTs(用 於邏輯操作)或用於FPGA IC晶片的可編程交互連接線之配置開關中的SRAM單元解密訊號或資料流可在M條金屬線或跡線輸入並且經由密碼反相器矩陣加密，並將加密後訊號或資料流在N條金屬線或跡線輸出，用於FPGA IC晶片之外部電路，該密碼反相器矩陣可由Nx1或1xN矩陣表示，對於以Nx1或1xN矩陣格式的密碼反相器矩陣，其具有(2N-1)可能的密碼或鑰匙選項或選擇，當N=8時，其具有255(=28-1)可能的密碼或鑰匙選項或選擇，該密碼或鑰匙包括N(8)資料位元儲存在晶片上非揮發記憶體單元中，例如是FGMOS非揮發記憶體單元、MRAM記憶體單元或RRAM記憶體單元。
本發明另一方面提供一標準商業化FPGA IC晶片包括一加密/解密電路(密碼電路或安全電路)，其中該加密/解密電路包括串聯密碼反相器的一密碼交叉點開關(Nx1或1xN矩陣型式)位在交互連接線金屬線或跡線的中間，矩陣型式之密碼交叉點開關及Nx1或1xN矩陣型式的密碼反相器己在上述說明中揭露，該矩陣型式之密碼交叉點開關可被設置串聯在Nx1或1xN矩陣型式的密碼反相器之前，意即是，該密碼交叉點開關的輸入係連接至輸入的N-金屬線，且密碼反相器的輸出係連接至M-金屬線，其中N=M，或者，該矩陣型式之密碼交叉點開關可設置在Nx1或1xN矩陣型式的密碼反相器之後，意即是密碼反相器的輸入連接至輸入的N-金屬線，且密碼交叉點開關的輸出係連接至M-金屬線，其中N=M，與Nx1或1xN矩陣型式密碼反相器串聯的矩陣型式密碼交叉點開關的電路硬體提供用於FPGA開發者的一密碼方式，以保護用於實施他們的創新或應用所開發的軟體或韌體，對於與Nx1或1xN矩陣型式密碼反相器串聯的矩陣型式密碼交叉點開關，其具有(N！ 2N-1)可能的密碼或鑰匙選項或選擇，當N=8時，其具有10,321,919(8！28-1)可能的密碼或鑰匙選項或選擇，該密碼或鑰匙包括N2+N(82+8)資料位元儲存在晶片上非揮發記憶體單元中，例如是FGMOS非揮發記憶體單元、MRAM記憶體單元或RRAM記憶體單元，在邏輯驅動器中的FPGA IC晶片可具有使用128,256,512 or 1024-位元資料加密鑰匙的加密邏輯(依據在晶片上的密碼電路或安全電路)。
本發明另一方面提供在標準商業化邏輯驅動器中加密/解密FPGA IC晶片中的後台及程序，該邏輯驅器包括具有密碼電路的FPGA IC晶片及NVM IC晶片封裝在一多晶片封裝中，在多晶片封裝中的邏輯驅動器為具有安全性之非揮發性可編程邏輯裝置，該非揮發性記憶體IC晶片可以是NOR或NAND快閃晶片、MRAM IC晶片或RRAM IC晶片，該多晶片封裝可以是在具有FPGA IC晶片及NVM IC晶片設置在同一平面的2D型式封裝，或是具有FPGA IC晶片及NVM IC晶片垂直堆疊的堆疊型式封裝，現有的半導體IC公司，當面對標準商業化邏輯 驅動器時，可能會採用以下業務模式：(1)仍保持硬體公司模式，其係經由販賣軟體加載的標準商業化邏輯驅動器的硬體，但沒有執行ASIC或COT IC晶片的設計及/或生產，他們可購買標準商業化邏輯驅動器並且開發軟體或韌體，以配置在邏輯驅動器中的標準商業化FPGA IC晶片；及/或(2)變成軟體公司，以發展及販賣軟體或韌體，以配置在邏輯驅動器中的標準商業化FPGA IC晶片，以用於他們的創新或應用，並且可讓他們客戶或使用者在客戶端或使用端安裝所販賣的軟體或韌體至他們擁有的標準商業化邏輯驅動器。
在商業模式中：(1)當使用交叉點開關作為加密電路時，開發人員可以調整以下步驟：(i)在開發人員自己的標準商業化邏輯驅動器中的FPGA IC晶片的開發期間，該開發人員可在NxN矩陣之對角處為1的位置設置密碼鑰匙或密碼而其它的元件皆為0，其中密碼鑰匙或密碼(NxN矩陣)被儲存在FPGA IC晶片上的NVM單元(如上述之FGMOS,MRAM或RRAM單元)中，用作為配置FPGA IC晶片的該些資料被儲存及備份在同一多晶片封裝中的NVM IC晶片中；(ii)在FPGA IC晶片被完整的開發出來後且在販賣邏輯驅動器給客戶或使用者之前，該開發人員可經由設定一密碼鑰匙或密碼在一NxN矩陣中設置加密密鑰或密碼加密/解密，其係在每一行和每一列中隨機地只設置一個1，其中密碼鑰匙或密碼(NxN矩陣)被儲存在NVM單元中(如上述說明中的FGMOS,MRAM或RRAM單元)，或者，其中該密碼鑰匙或密碼(NxN矩陣)經由一次性編程被儲存在FPGA IC晶片上的電子保險絲或反保險絲(e-fuses or anti-fuses)被儲存或備份，該加密配置資料被儲存在多晶片封裝中的NVM IC晶片中，且經由在FPGA IC晶片上的密碼電路使用在晶片上的密碼鑰匙或密碼解密，該解密配置資料被下載至SRAM單元中，用以配置FPGA IC晶片中的LUTs及/或可編程的開關，因此，有NxN矩陣之(N！-1)可能的選擇或選項經由在FPGA IC晶片上的非揮發性記憶體單元中的密碼或鑰匙而確認，如N=8時，有40,319(8！-1)個可能的NxN矩陣、密碼或鑰匙。
或者，當使用反相器作為密碼電路時，該開發人員可調整以下後續的程序：(1)在開發人員擁有的標準商業化邏輯驅動器中的FPGA IC晶片之開發階段中，該開發人員可設定一密碼鑰匙或密碼在1xN或Nx1矩陣中，其中在矩陣中所有元件皆為1；(ii)在FPGA IC晶片完整的開發後並在販賣給客戶或使用者之前，該FPGA IC晶片經由在1xN或Nx1矩陣中設定一密碼鑰匙或密碼加密/解密，該1xN或Nx1矩陣中的任一元件具有隨機的1或0值，其中該密碼鑰匙或密碼(1xN或Nx1矩陣)係儲存在FPGA IC晶片上的NVM單元(上述說明中的FGMOS,MRAM或RRAM單元)中，或者，其中該密碼鑰匙或密碼(1xN或Nx1矩陣)係經由一次性編程儲 存在FPGA IC晶片上的NVM單元中，其中NVM單元包括電子保險絲或反保險絲，因此，有1xN或Nx1矩陣的(2N-1)可能的選項或選擇可用於該密碼鑰匙或密碼，當N=8時，共有255(28-1)可能的1xN或Nx1矩陣、密碼鑰匙或密碼。使用反相器作為密碼電路的全部其它說明與上述使用交叉點開關作為密碼電路之說明相同，如果矩陣型式密碼交叉點開關串聯1xN或Nx1矩陣型式的密碼反相器時，在邏輯驅動器中FPGA IC晶片的加密/解密之後台及程序為使用交叉點開關作為密碼電路(如上述說明所揭露)及使用反相器作為密碼電路(如上述說明所揭露)的組合，有(N！2N-1)個可能的密碼鑰匙或密碼為例，當N=8時，有10,321,919(8！28-1)個可能的密碼鑰匙或密碼，僅使用正確的密碼鑰匙或密碼，經由產生LUTs及可編程交互連接線的正確的功能，才能讓使用者操作該FPGA IC晶片，因此，經由FPGA開發人員將密碼鑰匙或密碼被選擇及儲存在FPGA IC晶片的非揮發性記憶體單元中，使該配置資料或資訊可被安全地保護，開發人員可販賣具有己下載(己加密的)配置資料或資料在其NVM IC晶片中的標準商業化邏輯驅動器及具有密碼鑰匙或密碼安裝在同一邏輯驅動器中FPGA IC晶片的非揮發性記憶體單元中。
或者，當使用反相器作為密碼電路時，該開發人員可調整以下後續的程序：(1)在開發人員擁有的標準商業化邏輯驅動器中的FPGA IC晶片之開發階段中，該開發人員可設定一密碼鑰匙或密碼在1xN或Nx1矩陣中，其中在矩陣中所有元件皆為1；(ii)在FPGA IC晶片完整的開發後並在販賣給客戶或使用者之前，該FPGA IC晶片經由在1xN或Nx1矩陣中設定一密碼鑰匙或密碼加密/解密，該1xN或Nx1矩陣中的任一元件具有隨機的1或0值，因此，有1xN或Nx1矩陣的(2N-1)可能的選項或選擇可用於該密碼鑰匙或密碼，當N=8時，共有255(28-1)可能的1xN或Nx1矩陣、密碼鑰匙或密碼。使用反相器作為密碼電路的全部其它說明與上述使用交叉點開關作為密碼電路之說明相同，如果矩陣型式密碼交叉點開關串聯1xN或Nx1矩陣型式的密碼反相器時，在邏輯驅動器中FPGA IC晶片的加密/解密之後台及程序為使用交叉點開關作為密碼電路(如上述說明所揭露)及使用反相器作為密碼電路(如上述說明所揭露)的組合，有(N！2N-1)個可能的密碼鑰匙或密碼為例，當N=8時，有10,321,919(8！28-1)個可能的密碼鑰匙或密碼，僅使用正確的密碼鑰匙或密碼，經由產生LUTs及可編程交互連接線的正確的功能，才能讓使用者操作該FPGA IC晶片，因此，經由FPGA開發人員將密碼鑰匙或密碼被選擇及儲存在FPGA IC晶片的非揮發性記憶體單元中，使該配置資料或資訊可被安全地保護，開發人員可販賣具有己下載(己加密的)配置資料或資料在其NVM IC晶片中的標準商業化邏輯驅動器及具有密碼鑰匙或密碼安裝在同一邏輯驅動器中FPGA IC晶片的非揮發性記憶體單元中。
在商業模式(2)中，開發人員可使用FPGA IC晶片開發配置資料、資訊、軟體或韌體在他們擁有的商業化邏輯驅器中，在完成開發後，開發人員可販賣給使用者或客戶該軟體或韌體(可經由網路下載包含以下內容的檔案或可執行程序的方式安裝)，其中軟體或韌體包括用於配置在使用者擁有標準商業化邏輯驅動器中的FPGA IC晶片之加密後的配置資料或資料：(a)一使用者-特定密碼或鑰匙，以安裝在用於使用者擁有之標準商業化邏輯驅動器中的FPGA IC晶片之密碼電路(密碼交叉點開關及/或密碼反相器)的非揮發性記憶體單元中；(b)配置資料或資訊，以安裝在用於使用者擁有之標準商業化邏輯驅動器中的NAND或NOR快閃記憶體IC晶片中，其中該配置資料或資訊可依據該使用者-特定密碼或鑰匙進行加密，該網路下載檔案或可執行程序可以是一暫時性檔案暫時的儲存在使用者擁有之端點裝置(例如是電腦或手機)，並且可以在安裝完成後刪除。
在邏輯驅動器中的FPGA IC晶片包括密碼鑰匙或密碼儲存在晶片上非揮發性記憶體單元，例如FGMOS非揮發性記憶單元、MRAM記憶單元或RRAM記憶單元。或者，在邏輯驅動器中的FPGA IC晶片可儲存密碼鑰匙或密碼在FPGA IC晶片上專用的RAM單元中，其中專用RAM單元可經由一小型外部連接電池而備份，或者，位在FPGA IC晶片上的一電子保險絲或反保險絲可被使用，以儲存該密碼鑰匙或密碼，該電子保險絲或反保險絲為一次性的編程記憶體且可被編程而儲存該密碼鑰匙或密碼，該電子保險絲包括一細頸型式金屬線位在FPGA IC晶片的金屬交互連接線結構中的交互金屬連接線之金屬線或跡線中，當編程的密碼鑰匙或密碼時，所選擇的保險絲在細頸型式金屬線處經由施加高電流通過所選擇的保險絲，使其被切斷及損壞，第一型反保險絲包括一薄型氧化物窗位在二電極或二端之間，當編程的密碼鑰匙或密碼時，所選擇的第一型反保險絲二端電極經由施加一高電壓而使在薄型氧化物窗中的氧化物損毀進行使其短路，第二型反保險絲包括一短型通道位在邏輯驅動器的FPGA IC晶片上的MOSFET的源極及汲極之間，當編程的密碼鑰匙或密碼時，所選擇的第二型反保險絲經由施加一穿通電流(punch-through current)且高電壓在源極及汲極之間，使第二型反保險絲短路，具有電池、電子保險絲、第一型及第二型反保險絲的專用RAMs之目的、用途、功能和應用與在多晶片封裝邏輯驅動器中FPGA IC晶片上的FGMOS NVM單元、MRAM單元及RRAM單元相同或相似。
本發明另一方面提供在多晶片封裝中的邏輯驅動器，其包括一標準商業化FPGA IC晶片、一NVM IC晶片及一輔助的IC晶片，其中該輔助IC晶片為一密碼或安全IC晶片， 如上述說明所述之位在FPGA IC晶片上的該密碼或安全電路(加密/解密電路、密碼鑰匙或密碼)可從FPGA IC晶片中分離而形成該輔助IC晶片，該密碼或安全電路包括非揮發性記憶體單元，其包括FGMOS NVM單元、MRAM單元、RRAM單元、電子保險絲或反保險絲，上述的非揮發性記憶體單元的功能、目的與位在FPGA IC晶片上的那些非揮發性記憶體單元相同，該FPGA IC晶片、NVM IC晶片及輔助IC晶片可設置在2D多晶片封裝中的同一平面上或是可以垂直地堆疊二層或三層在3D多晶片封裝中，該輔助IC晶片(密碼或安全IC晶片)可經由使用技術節點比FPGA IC晶片更成熟或更先進技術所設計及製造，例如，該FPGA IC晶片可使用技術節點比20nm或30nm更先進的技術設計及製造，FPGA IC晶片使用的半導體技術節點係比密碼或安全IC晶片的製造技術節點更先進，例如，該FPGA IC晶片可使用FINFET電晶體設計及製造，密碼或安全IC晶片可以使用常規的平面MOSFET電晶體進行設計和製造，在多晶片封裝中的FPGA IC晶片、NVM IC晶片及密碼或安全IC晶片的目的、功能及規格皆己揭露在上述說明中，在多晶片封裝中的邏輯驅動器變成安全的非揮發性可編程的裝置，當邏輯驅動器包括：i)FPGA IC晶片；(ii)NVM IC晶片，以儲存及備份用以配置在同一多晶片封裝結構中標準商業化FPGA IC晶片的配置資料；及(iii)該密碼或安全IC晶片包括密碼或安全電路。
本發明另一方面提供在多晶片封裝中的邏輯驅動器，其包括一標準商業化FPGA IC晶片、一NVM IC晶片及一輔助的IC晶片，其中該輔助IC晶片為一I/O或控制晶片，如上述說明所述之位在FPGA IC晶片上的該I/O或控制電路可從FPGA IC晶片中分離而形成該輔助IC晶片，該FPGA IC晶片、NVM IC晶片及輔助IC晶片可設置在2D多晶片封裝中的同一平面上或是可以垂直地堆疊二層或三層在3D多晶片封裝中，該輔助IC晶片(I/O或控制晶片)可經由使用技術節點比FPGA IC晶片更成熟或更先進技術所設計及製造，例如，該FPGA IC晶片可使用技術節點比20nm或30nm更先進的技術設計及製造，FPGA IC晶片使用的半導體技術節點係比I/O或控制晶片的製造技術節點更先進，例如，該FPGA IC晶片可使用FINFET電晶體設計及製造，I/O或控制晶片可以使用常規的平面MOSFET電晶體進行設計和製造，在多晶片封裝中的FPGA IC晶片、NVM IC晶片及I/O或控制晶片的目的、功能及規格皆己揭露在上述說明中。
當在FPGA IC晶片上的I/O或控制電路(如上述說明所揭露)可從FPGA IC晶片上分離，而形成輔助IC晶片、I/O或控制晶片，該FPGA IC晶片可變成一標準商業化產品，使用先進的半導體技術節點(或世代)，例如比20nm或10nm更先進或等於的技術節點，例如是 使用16nm,14nm,12nm,10nm,7nm,5nm或3nm先進的技術節點製造，來設計及實現和製造標準商業FPGA IC晶片；其中晶片尺寸和製造良率都得到了改良及優化，並以最低的製造成本實現了所用半導體技術節點或新世代產品的生產。該I/O或控制晶片可使用例如比20nm或30nm更先進或等於的技術節點製造，用於FPGA IC晶片的先進半導體技術節點或下一代中使用的電晶體可以是鰭式場效電晶體(FIN Field-Effect-Transistor(FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator(FINFET SOI))。此標準商業化FPGA IC晶片可能只能與邏輯運算驅動器內的其它晶片進行通信，其中標準商業化FPGA IC晶片的輸入/輸出電路可能只需要與輸入/輸出驅動器(I/O驅動器)或輸入/輸出接收器(I/O接收器)以及靜電放電(Electrostatic Discharge(ESD))裝置溝通/通訊。此輸入/輸出驅動器、輸入/輸出接收器或輸入/輸出電路的驅動能力、負載、輸出電容或輸入電容係介於1皮法(pF)至2pF之間或介於0.1pF至1pF之間，或小於2pf或1pF。ESD裝置的大小係介於0.05pF至2pF之間或介於0.05pF至1pF之間。全部或大部分的控制及(或)輸入/輸出電路或單元位外部或不包括在標準商業化FPGA IC晶片內(例如，關閉-邏輯-驅動器輸入/輸出電路(off-logic-drive I/O電路)，意即是大型輸入/輸出電路用於與外部邏輯運算驅動器的電路或元件通訊)，但可被包括在同一邏輯運算驅動器中的另一I/O或控制晶片內，標準商業化FPGA IC晶片中最小(或無)面積係被使用設置控制或輸入/輸出電路，例如小於15%、10%、5%、2%或1%面積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片中最小(或無)電晶體係被使用設置控制或輸入/輸出電路，例如電晶體數量小於15%、10%、5%、2%或1%係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片的全部或大部分的面積係使用在(i)邏輯區塊或單元包括邏輯閘矩陣、運算單元或操作單元、及(或)查找表(Look-Up-Tables,LUTs)及多工器(多工器)；及(或)(ii)可編程互連接線(可編程交互連接線)。例如，標準商業化FPGA IC晶片中大於85%、大於90%、大於95%或大於99.9%面積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)被使用設置邏輯區塊及可編程互連接線，或是標準商業化FPGA IC晶片中全部或大部分的電晶體係被使用設置邏輯區塊、重覆陣列及(或)可編程互連接線，例如電晶體數量大於85%、大於90%、大於95%或大於99.9%被用來設置邏輯區塊(或重覆的矩陣)及(或)可編程互連接線。
該輔助晶片(或I/O或控制晶片)使用各種半導體技術節點或世代，包括使用較舊或成熟的技術節點或世代，例如低於或等於(或大於或等於)20nm的半導體技術節點或世代， 來設計、實現和製造該晶片，或是半導體技術節點或世代等於20nm,30nm,40nm,50nm,90nm,130nm,250nm,350nm或500nm之技術，使在I/O或控制晶片半導體技術節點或世代為大於較舊或成熟的技術節點1,2,3,4,5個世代或大於5個世代；比封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片更成熟或更先進，用I/O或控制晶片中使用的電晶體可以是鰭式場效電晶體(FIN Field-Effect-Transistor(FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI)MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator(PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規平面MOSFET。使用在該I/O或控制晶片的電晶體可不同於封裝在同一個邏輯驅動器中之標準商業化FPGA IC晶片的電晶體，例如該I/O或控制晶片的電晶體可以係常規平面的MOSFET，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片可使用FINFET，使用在I/O或控制晶片的電源供應電壓(Vcc)可大於或等於1.5V,2.0V,2.5V,3V,3.5V,4V或5V，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓(Vcc)可小於或等於2.5V,2V,1.8V,1.5V或1V，使用在I/O或控制晶片及/或專用控制及I/O晶片的電源供應電壓可不同於封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片之電源供應電壓，例如，使用在I/O或控制晶片及/或專用控制及I/O晶片的電源供應電壓為4V(伏特)時，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓為1.5V，使用在I/O或控制晶片及/或專用控制及I/O晶片的電源供應電壓為2.5V(伏特)時，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓為0.75V，該I/O或控制晶片的FETs之該閘極氧化物(物性)厚度可大於或等於5nm,6nm,7.5nm,10nm,12.5nm或15nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)可薄於4.5nm,4nm,3nm或2nm，在I/O或控制晶片的FETs之閘極氧化物(物性)厚度可不同於同一邏輯驅動器中的標準商業化FPGA IC晶片的FETs之閘極厚度，例如該I/O或控制晶片所使用的FETs之閘極氧化物(物性)厚度為10nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)為3nm；而例如該I/O或控制晶片所使用的FETs之閘極氧化物(物性)厚度為7.5nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)為2nm，該I/O或控制晶片的輸入及輸出及用於邏輯驅動器的ESD保護器，該I/O或控制晶片可提供(i)大型驅動器或接收器、或與邏輯驅動器的外部電路進行通訊的I/O電路，及(ii)小型驅動器或接收器，或用於邏輯驅動器中複數晶片通訊之I/O電路，該大型驅動器或接收器，或與邏輯驅動器的外部電路進行通訊的I/O電路的驅動能力、加載、輸出電容(能力)或電容係大於在 邏輯驅動器中用於晶片中的通信之小型驅動器或接收器的電容，該大型I/O驅動器或接收器，或是用於與外部電路(邏輯驅動器之外)通訊之的驅動能力、加載、輸出電容(能力)或電容可介於2pF至100pF之間、介於2pF至50pF之間、介於2pF至30pF之間、介於2pF至20pF之間、介於2pF至15pF之間、介於2pF至10pF之間或介於2pF至5pF之間，或大於2pF,3pF,5pF,10pF,15pF或20pF，小型驅動器或接收器的用於邏輯驅動器中晶片間的通訊，其驅動能力、加載、輸出電容(能力)或電容可介於0.1pF至5pF之間或0.1pF至2pF之間，或小於10pF,5pF,3pF,2pF或1pF。在該I/O或控制晶片之該ESD保護器的尺寸大於在同一邏輯驅動器中的標準商業化FPGA IC晶片之ESD保護器的尺寸，在該大型I/O電路中的ESD保護器尺寸可介於0.5pF至20pF之間、介於0.5pF至15pF之間、介於0.5pF至10pF之間、介於0.5pF至5pF之間、介於0.5pF至2pF之間；或大於0.5pF,1pF,2pF,5pF或10pF，例如，使用在大型I/O驅動器或接收器、或與邏輯驅動器的外部進行通訊的I/O電路之雙向(或三向)I/O接墊或電路可包括一ESD電路、一接收器及一驅動器，其輸入電容及輸出電容可介於2pF至100pF之間、介於2pF至50pF之間、介於2pF至30pF之間、介於2pF至20pF之間、介於2pF至15pF之間、介於2pF至10pF之間或介於2pF至5pF之間；或大於2pF,3pF,5pF,10pF,15pF或20pF，例如，使用在小型I/O驅動器或接收器、或與在邏輯驅動器內晶片間的通訊之I/O電路之雙向(或三向)I/O接墊或電路可包括一ESD電路、接收器及一驅動器，其輸入電容及輸出電容可介於介於0.1pF至5pF之間或介於0.1pF至2pF之間；或小於10pF,5pF,3pF,2pF或1pF。
在標準商業化邏輯驅動器的多晶片封裝中之該I/O或控制晶片包括一緩衝器及/或驅動器電路，其用於(1)從在邏輯驅動器中之非揮發性IC晶片下載該編程碼至標準商業化FPGA IC晶片上的可編程交互連接線的5T或6T SRAM單元，從在邏輯驅動器中的非揮發性IC晶片而來的編程碼可在進行標準商業化FPGA IC晶片上的可編程交互連接線的5T或6T SRAM單元前，可先經過I/O或控制晶片內的緩衝器或驅動器之前，該I/O或控制晶片內的緩衝器或驅動器可鎖存來自於非揮發性晶片及增加資料的位元寬之資料。例如從非揮發性晶片來的資料位元寬(在一SATA標準下)為1位元，該緩衝器可鎖存該1位元的資料在緩衝器中的每一SRAM單元中，並且並聯輸出儲存或鎖存在複數SRAM單元中的資料並且同時增加該資料的位元寬；例如等於或大於4,8,16,32或64資料位元寬度，另舉一例子，從非揮發性晶片來的資料位元寬(在一PCIe標準下)為32位元，緩衝器可增加資料位元寬度等於或大於64,128或256資料位元寬度，位在I/O或控制晶片中的緩衝器可放大來自於非揮發性晶片之資料訊號；(2)從 在邏輯驅動器中的非揮發性IC晶片下載資料至標準商業化FPGA IC晶片上LUTs的5T或6T SRAM單元中。從在邏輯驅動器中的非揮發性IC晶片而來的資料在取得進入5T或6T SRAM單元之前可先通過I/O或控制晶片中的一緩衝器或驅動器或先通過標準商業化FPGA IC晶片上的LUTs。I/O或控制晶片的緩衝器可將來自於非揮發性IC晶片的資料鎖存以及增加資料的頻寬。例如，來自於非揮發性IC晶片的資料頻寬(在標準SATA)為1位元，該緩衝器可鎖存此1位元資料在緩衝器中每一複數SRAM單元內，並將儲存或鎖存在複數且並聯SRAM單元內的資料輸出並同時增加資料的位元寛度，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自於非揮發性IC晶片的資料位元頻寬為32位元(在標準PCIs類型下)，緩衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在I/O或控制晶片的驅動器可將來自於非揮發性IC晶片所傳送之資料訊號放大。
在標準商業化邏輯驅動器之多晶片封裝中之該I/O或控制晶片包括I/O電路或接墊(或微銅金屬柱或凸塊)，用於I/O連接埠，其包括至一個(或一個以上)(2、3、4或大於4)的USB連接埠、一個(或一個以上)寬位元I/O連接埠、一個(或一個以上)SerDes連接埠、、一個(或一個以上)串行高級技術附件(Serial Advanced Technology Attachment,SATA)連接埠、一個(或一個以上)外部連結(Peripheral Components Interconnect express,PCIe)連接埠、一個(或一個以上)IEEE 1394複數單層封裝揮發性記憶體驅動器連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連連接埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。該專用I/O晶片也可包括通訊、連接或耦接至記憶體儲存驅動器的I/O電路或接墊(或微銅金屬柱或凸塊)，連接至SATA連接埠、或PCIs連接埠。
本發明另一方面提供在多晶片封裝中的邏輯驅動器，其包括一標準商業化FPGA IC晶片、一NVM IC晶片及一輔助的IC晶片，其中該輔助IC晶片為一電源管理IC晶片，該電源管理IC晶片提供用於FPGA IC晶片之電源供應功能，且電源管理IC晶片還包括一穩壓器電源控制IC晶片，如上述說明所述之位在FPGA IC晶片上的該I/O或控制電路可從FPGA IC晶片中分離而形成該輔助IC晶片，該FPGA IC晶片、NVM IC晶片及輔助IC晶片可設置在2D多晶片封裝中的同一平面上或是可以垂直地堆疊二層或三層在3D多晶片封裝中，該輔助IC晶片(電源控制IC晶片)可經由使用技術節點比FPGA IC晶片更成熟或更先進技術所設計及製造，例如，該FPGA IC晶片可使用技術節點比20nm或30nm更先進的技術設計及製造，FPGA IC晶片使用的半導體技術節點係比電源控制IC晶片的製造技術節點更先進，例如，該FPGA IC晶 片可使用FINFET電晶體設計及製造，電源控制IC晶片可以使用常規的平面MOSFET電晶體進行設計和製造，在多晶片封裝中的FPGA IC晶片、NVM IC晶片及電源控制IC晶片的目的、功能及規格皆己揭露在上述說明中。
本發明另一方面提供在多晶片封裝中的邏輯驅動器，其包括一標準商業化FPGA IC晶片、一NVM IC晶片及一輔助的IC晶片，其中該輔助IC晶片為一ASIC或COT晶片(簡稱IAC晶片)，該該FPGA IC晶片、NVM IC晶片及IAC晶片可設置在2D多晶片封裝中的同一平面上或是可以垂直地堆疊二層或三層在3D多晶片封裝中，如上述說明揭露，該創新者可使用標準商業化FPGA IC晶片(可由技術節點先進於20nm或10nm的技術製造)來實施/實現他們的創新，該IAC晶片可新增至標準商業化FPGA IC晶片中，以提供創新者先進於20nm或30nm的的技術節點，以進一步的定製或個性化功能來實施其創新，製造該FPGA IC晶片的半導體技術節點的技術係先進於IAC晶片的製造技術，例如，IAC晶片可提供創新者實施創新的知識產權(IP)電路、特殊應用(Application Specific(AS))電路、類比電路、混合訊號(mixed-mode signal)電路、射頻(RF)電路及(或)收發器、接收器、收發電路等的方法，該FPGA IC晶片、NVM IC晶片及IAC晶片可設置在多晶片封裝中的同一平面上或是可以垂直地堆疊二層或三層的封裝，該IAC晶片可經由使用技術節點比FPGA IC晶片更成熟或更先進技術所設計及製造，例如，該FPGA IC晶片可使用技術節點比20nm或10nm更先進的技術設計及製造，例如，該FPGA IC晶片可使用FINFET電晶體設計及製造，IAC晶片可以使用常規的平面MOSFET電晶體進行設計和製造，在多晶片封裝中的FPGA IC晶片、NVM IC晶片及IAC晶片的目的、功能及規格皆己揭露在上述說明中。
IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於(或成熟於)、等於或大於20nm或30nm，例如是使用22nm,28nm,40nm,90nm,130nm,180nm,250nm,350nm或500nm技術節點的技術。或者，IAC晶片可以使用先進的半導體的技術節點或世代技術製造，例如比40nm、20nm或10nm更先進的技術節點的製造，此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。使用在IAC晶片的電晶體可以是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET。使用在 IAC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如IAC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是IAC晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於30nm、40nm、50nm、90nm、130nm、250nm、350nm或500nm的技術，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20nm或10nm的技術設計，需超過美金伍佰萬元、美金一千萬元、美金二千萬元或甚至超過美金5千萬元或美金1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯驅動器(包括IAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC晶片及COT IC晶片的開發比較，對於使用在標準商業化邏輯驅動器中的IAC晶片所開發使用相同或相似的創意及/或應用的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另一方面提供在多晶片封裝中的邏輯驅動器，其包括一標準商業化FPGA IC晶片、一NVM IC晶片及一(或多個)輔助的IC晶片，其中該輔助IC晶片經由上述密碼或安全IC晶片、I/O或控制晶片、電源管理IC晶片及/或IAC晶片組成具有一(或多個)組合功能的晶片，該密碼或安全IC晶片、I/O或控制晶片、電源管理IC晶片及/或IAC晶片可被組合在一輔助IC晶片中，或分為兩個或三個輔助或支持IC晶片或分成四個輔助或支持IC晶片，該密碼或安全IC晶片、I/O或控制晶片、電源管理IC晶片及/或IAC晶片在一個(或多個)輔助IC晶片的任一功能可不包括在一個(或多個)輔助IC晶片中，而是保留在邏輯驅動器中的一個(或多個)標準商業化FPGA IC晶片中，該FPGA IC晶片、一NVM IC晶片及一(或多個)輔助的IC晶片，可設置在2D多晶片封裝中的同一平面上或是可以垂直地堆疊二層或三層在3D多晶片封裝中，在多晶片封裝中的FPGA IC晶片、NVM IC晶片及一(或多個)輔助的IC晶片的目的、功能及規格皆己揭露在上述說明中。
本發明另一方面提供如上所述的邏輯驅動器中的2D型式的多晶片封裝，其中該IC晶片放置在同一水平面上，或者3D堆疊型式的多晶片封裝，其中IC晶片為垂直堆疊方式設置，該邏輯驅動器可有三種型式多晶片封裝：(i)第一型式多晶片封裝包括一個(或多個)標準商業化FPGA IC晶片及一個(或多個)NVM IC晶片，其中一個(或多個)標準商業化FPGA IC晶片可包括可提供密碼或安全、I/O或控制、電源管理及/或IAC等功能的電路；(ii)第一型式多晶片封裝包括一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片，其中該輔助IC晶片為上述揭露中密碼或安全晶片、I/O或控制晶片、電源管理晶片及IAC晶片中的一種，對於第二型式多晶片封裝該密碼或安全、I/O或控制、電源管理及IAC等功能不包括在該輔助IC晶片中，而是包括在邏輯驅動器之一個(或多個)標準商業化FPGA IC晶片中；或(iii)第三型式多晶片封裝包括一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片，其中該一個(或多個)輔助IC晶片具有由密碼或安全IC晶片、I/O或控制晶片、電源管理IC晶片和/或IAC晶片所提供的任何組合功能中的一個或多個功能，對於第三型式晶片封裝結構，該密碼或安全、I/O或控制、電源管理及IAC等功能不包括在多個輔助IC晶片中，而是包括在邏輯驅動器之一個(或多個)標準商業化FPGA IC晶片中，該密碼或安全、I/O或控制、電源管理及IAC等功能可被組合在一個輔助IC晶片中，或分為兩個或三個輔助或支持IC晶片或分成四個輔助或支持IC晶片。
其中如上所述的用於邏輯驅動器的2D型式的多晶片封裝，其中該些IC晶片可設置在同一水平平面上，該2D型式的多晶片封裝可使用扇出交互連接線封裝技術(Fan-out Interconnection Technology(FOIT))形成，該FOIT封裝包括在該些晶片(如上述之一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片)被灌模材料(molding compound)灌模成型之後形成一正面的交互連接線結構(Front Interconnection Scheme of logic Drive(FISD))，其中該灌模材料位在該些晶片側壁外及側壁之外的空間中及/或該IC晶片之間的間隙中，該FISD形成在以下晶片上或上方：(i)一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片)；(ii)該灌模材料；及(iii)上述該些晶片所曝露的微型銅凸塊上。該FISD包括具有1至6層金屬交互連接線層，且每二相鄰金屬交互連接線層之間具有絕緣介電層(例如聚酰亞胺(polyimide)層)，該金屬線或跡線經由浮凸銅電鍍(embossing copper electroplating)製程形成，其中該銅層係在光阻層中的開口中電鍍形成，該金屬線或跡線包括一電鍍銅層位在一濺鍍銅種子層上，且該濺鍍銅種子層係 位在黏著層(例如鈦或氮化鈦層)上，該黏著/種子層係位在該電鍍銅層的底部，但沒有位在該電鍍銅層之側壁上，該扇出交互連接線的金屬線或跡線的厚度介於0.5μm至10μm之間或介於0.5μm至5μm之間，FISD的金屬線或跡線用作為在多晶片封裝結構中該些IC晶片的交互連接線，例如，在NVM IC晶片(在邏輯驅動器中)的非揮發性記憶體單元中的資料經由FISD的金屬線或跡線傳輸至FPGA IC晶片(在邏輯驅動器中)中的SRAM單元，以配置該FPGA IC晶片，在多晶片邏輯驅動器中，灌模材料的頂部表面與FPGA IC晶片正面(頂面)上的微型銅凸塊的上表面共平面，位在FISD上的金屬接墊、凸塊或金屬柱用作為將完成的邏輯驅動器封裝至下一層級的封裝中，在上述多晶片封裝結構中的一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片之間的交互連接、通信及關係係經由FISD的金屬線或跡線連接。
其中如上所述的用於邏輯驅動器的2D型式的多晶片封裝，其中該些IC晶片可設置在同一水平平面上，該2D型式的多晶片封裝可依據多晶片在一中介載板上(multiple-Chips-On-an-Interposer,COIP)覆晶封裝方法形成，在COIP多晶片封裝中的中介載板包括：(1)高密度的交互連接線用於在中介載板上的覆晶封裝中複數晶片之間的扇出(fan-out)繞線及交互連接線之用，該高密度的交互連接線包括位在中介載板上之第一交互連接線結構(First Interconnection Scheme on or of the Interposer(FISIP))及/或第二交互連接線結構(Second Interconnection Scheme on or of the Interposer(SISIP))，該FISIP係經由鑲嵌銅製程所形成，而該SISIP係經由浮凸電鍍銅製程形成，該FISIP具有1至8層的金屬交互連接線金屬層，且每二相鄰金屬交互連接線金屬層之間具有絕緣介電層(例如低介電常數(low k)化合物，包括Si,O,C)，該金屬線或連接線經由鑲嵌銅製程形成，其中該銅層係在一絕緣介電層的開口及絕緣介電層上電鍍形成，然後，通過化學機械拋光(CMP)技術去除絕緣介電層上方不需要的電鍍銅層，該電鍍銅層位在一濺鍍銅種子層上，且一濺鍍銅種子位在一黏著層(例如鈦或氮化鈦)上，該黏著/種子層二者恉位在電鍍銅層的底部及側壁上，該SISIP包括1層至6層的交互連接線金屬層，且每二相鄰金屬交互連接線金屬層之間具有絕緣介電層(例如是例如聚酰亞胺(polyimide)層)，該金屬線或跡線經由浮凸銅電鍍(embossing copper electroplating)製程形成，其中該銅層係在光阻層中的開口中電鍍形成，該金屬線或跡線包括一電鍍銅層位在一濺鍍銅種子層上，且該濺鍍銅種子層係位在黏著層(例如鈦或氮化鈦層)上，該黏著/種子層係位在該電鍍銅層的底部，但沒有位在該電鍍銅層之側壁上，該FISIP交互連接線的金屬線或跡線的厚度介於0.1μm至 5μm之間，而該SISIP交互連接線的金屬線或跡線的厚度介於0.5μm至10μm之間；(2)複數微金屬接墊及凸塊或金屬柱位在高密度的交互連接線(FISIP及/或SISIP)上；(3)位在中介載板的矽基板中的矽穿孔金屬栓(Through-Silicon-Vias(TSVs))，該中介載板包括FISIP及/或SISIP(包括扇出交互連接金屬線或連接線)、TSVs及微型金屬接墊、凸塊或柱。該些IC晶片(如上述之一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片)係覆晶封裝方式接合或封裝至中介載板上，位在該些IC晶片上的微型銅柱或銲錫凸塊係接合或封裝至中介載板上的微型銅柱或銲錫凸塊，FISIP及/或SISIP的金屬線或連接線用作交互連接在多晶片封裝結構中的IC晶片，例如在NVM IC晶片(在邏輯驅動器中)的非揮發性記憶體單元中的資料經由FISIP及/或SISIP的金屬線或跡線傳輸至FPGA IC晶片(在邏輯驅動器中)中的SRAM單元，以配置該FPGA IC晶片，在多晶片邏輯驅動器中，該些晶片(如上述揭露的該些晶片)以覆晶封裝的方式接合至中介載板上，在上述多晶片封裝結構中的一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片之間的交互連接、通信及關係係經由FISIP及/或SISIP的金屬線或跡線連接。
其中如上所述的用於邏輯驅動器的2D型式的多晶片封裝，其中該些IC晶片可設置在同一水平平面上，該2D型式的多晶片封裝可依據晶片在交互連接線基板(Chip-On-Interconnection-Substrate(COIS))技術使用一交互連接線基板(Interconnection Substrate(IS))，以覆晶封裝方法形成，其中IS包括：(i)一印刷電路板Printed Circuit Board(PCB)或球柵陣列封裝基板(Ball Grid Array(BGA)substrate(ISPB))的交互連接線結構，及(ii)一矽細線交互連接線橋(silicon Fineline Interconnection Bridges(FIB))嵌合在ISPB中，該FIB係用作為在IS上的該些IC晶片之間高速、高密度交互連接線，該FIBs包括在FIBs的基板上的第一交互連接線結構(First Interconnection Schemes on the substrates of FIBs(FISIB))及/或FIBs的基板上的第二交互連接線結構(Second Interconnection Schemes on the substrates of FIBs(SISIB))，該FISIB係經由上述揭露之形成中介載板的FISIP的鑲嵌銅製程所形成，而該SISIB係經由上述揭露之形成中介載板的SISIP的浮凸電鍍銅製程形成，該FISIB的揭露、製程或說明及特徵如同上述在COIP邏輯驅動器中使用的中介載板之FISIP中所揭露及說明，而該SISIB的揭露、製程或說明及特徵如同上述在COIP邏輯驅動器中使用的中介載板之SISIP中所揭露及說明，然後該FIBs嵌合在ISPB中，該ISPB係經由PCB或BGA製程所形成，例如，半加成製程(semi-additive copper process)使用層壓絕緣介電層和銅箔的製程步驟，該絕緣介電層可包括FR4(一種由玻璃 纖維布和環氧樹脂粘合劑組成的複合材料)或BT材料(Bismaleimide Triazine Resin，雙馬來酰亞胺三嗪樹脂)。
該COIS封裝與該COIP封裝相同，除了IS係作為代替中介載板(InterPosers,IP)，該IS的交互連接線結構包括PCB或BGA基板的交互連接線結構及FIB嵌合在ISPB之中，其中FIB包括FISIB及/或SISIB，該IS的交互連接線結構的目的及功能與上述之中介載板的交互連接線結構(FISIP及/或SISIP)相同，以及也與在FOIT邏輯驅動器中的FISD的交互連接線結構相同，該些IC晶片(如上述之一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片)係以覆晶封裝的方式接合至IS上，該些IC晶片上的銅柱或銲料凸塊係接合至在IS上的金屬接墊，下列交互連接線結構之該金屬或連接線：(i)FIB的FISIP及/或SISIP，及/或(ii)ISPB，其可作為在多晶片封裝結構中該些IC晶片之間的交互連接線，例如在NVM IC晶片(在邏輯驅動器中)的非揮發性記憶體單元中的資料經由FISIP及/或SISIP的金屬線或跡線傳輸至FPGA IC晶片(在邏輯驅動器中)中的SRAM單元，以配置該FPGA IC晶片，在多晶片邏輯驅動器中，該些晶片(如上述揭露的該些晶片)以覆晶封裝的方式接合至IS上，在上述多晶片封裝結構中的一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片之間的交互連接、通信及關係係經由FISIB及/或SISIB的金屬線或跡線連接，及/或經由PCB或BGA基板(ISPB)的交互連接線結構連接，該些IC晶片(如上所述之該些晶片)可被封裝或接合至IS上。
如上所述的用於邏輯驅動器的3D型式的多晶片封裝，其中該些IC晶片可垂直堆疊設置至少二層，該3D型式的多晶片封裝可通過基於以下方式形成：將(i)裸晶IC晶片或(ii)IC晶片形成在由FOIT方式形成的封裝結構上，其中FOIT封裝包括位在灌模材料中的聚合物穿孔連接線(Through-Polymer-Vias,TPVs)，在3D邏輯驅動器中，一個(或多個)標準商業化FPGA IC晶片可封裝在FOIT封裝結構中及一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片可堆疊設置在FOIT封裝結構上，其中一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片可以係裸晶型式晶片或封裝結構型式，其中封裝結構型式例如包括TSOP(導線框架的薄型封裝)、BGA封裝(例如係導線接合或覆晶接合方式在BGA基板上)或FOIT封裝，在多晶片邏輯驅動器中，一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片可經由在FOIT封裝結構中的TPVs及金屬線或連接線耦接或連接至具有FPGA IC晶片的FOIT封裝結構，例如在NVM IC晶片(在邏輯驅動器中)的非揮發性記憶體單元中的資料經由FISD的金屬線或跡線及 TPVs傳輸至FPGA IC晶片(在邏輯驅動器中)中的SRAM單元，以配置該FPGA IC晶片，在上述3D垂直堆疊多晶片封裝結構中的一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片之間的交互連接、通信及關係係經由FISD的金屬線或跡線及TPVs連接。
或者，在矽基板中之具有TSV一垂直矽連接器(vertical silicon connector or elevator)可被封裝至FOIT封裝結構(包括一個(或多個)FPGA IC晶片)中且設置在與一個(或多個)FPGA IC晶片同一平面上，在垂直矽連接器的矽基板中之TSVs用作為TPVs的另一替代結構，垂直矽連接器的矽基板中之TSVs的功能及目的與上述揭露TPVs相同。
或者，該FOIT封裝結構更可包括一背面金屬交互連接線結構(Backside metal Interconnection Scheme at the backside of the multichip package，縮寫為BISD)位在一個(或多個)FPGA IC晶片的背面，其中FISD係位在一個(或多個)FPGA IC晶片的正面(具有電晶體的那側)，該BISD包括包括1層至4層的交互連接線金屬層，且每二相鄰金屬交互連接線金屬層之間具有絕緣介電層(例如是例如聚酰亞胺(polyimide)層)，形成BISD的方法及相關說明與FISD相同，在多晶片邏輯驅動器中，一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片可經由在FOIT封裝結構中的FISD之金屬線或連接線、TPV、BISD的金屬線或連接線耦接或連接至具有一個(或多個)標準商業化FPGA IC晶片的FOIT封裝結構，例如在NVM IC晶片(在邏輯驅動器中)的非揮發性記憶體單元中的資料經由FISD的金屬線或跡線及TPVs、BISD的金屬線或連接線傳輸至FPGA IC晶片(在邏輯驅動器中)中的SRAM單元，以配置該FPGA IC晶片，在上述3D垂直堆疊多晶片封裝結構中的一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片之間的交互連接、通信及關係係經由FISD的金屬線或跡線及TPVs、BISD的金屬線或連接線連接。
用於邏輯驅動器的3D型式的多晶片封裝，其中該些IC晶片可垂直堆疊設置至少二層，該多晶片封裝可通過基於以下方式形成：將(i)裸晶IC晶片或(ii)IC晶片形成在經由COIP覆晶封裝方式形成的封裝結構上，在3D邏輯驅動器中，一個(或多個)標準商業化FPGA IC晶片可封裝在COIP封裝結構中及一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片可堆疊設置在COIP封裝結構上，其中一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片可以係裸晶型式晶片或封裝結構型式，其中封裝結構型式例如包括TSOP(導線框架的薄型封裝)、 BGA封裝(例如係導線接合或覆晶接合方式在BGA基板上)或FOIT封裝，該COIP封裝包括一灌模材料位在中介載板上且在一個(或多個)FPGA IC晶片的側壁之外和側壁之外的空間中，及/或在兩個相鄰FPGA IC晶片之間的空間之中，且TPVs位在該灌模材料中，使用具有一個(或多個)FPGA IC晶片之FOIT封裝結構所形成的3D型式邏輯驅動器之(上述所揭露的)全部揭露、說明、目的或功能(包括可替的BISD及具有TSV垂直矽連接器)可應用於使用具有一個(或多個)FPGA IC晶片之COIP封裝結構所形成的3D型式邏輯驅動器。
用於邏輯驅動器的3D型式的多晶片封裝，其中該些IC晶片可垂直堆疊設置至少二層，該多晶片封裝可通過基於以下方式形成：將(i)裸晶IC晶片或(ii)IC晶片形成在經由COIP覆晶封裝方式形成的封裝結構上，在3D邏輯驅動器中，一個(或多個)標準商業化FPGA IC晶片可封裝在COIS封裝結構中及一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片可堆疊設置在COIS封裝結構上，其中一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片可以係裸晶型式晶片或封裝結構型式，其中封裝結構型式例如包括TSOP(導線框架的薄型封裝)、BGA封裝(例如係導線接合或覆晶接合方式在BGA基板上)或FOIT封裝，該COIS封裝包括一灌模材料位在交互連接線基板(IS)上且在一個(或多個)FPGA IC晶片的側壁之外和側壁之外的空間中，及/或在兩個相鄰FPGA IC晶片之間的空間之中，且TPVs位在該灌模材料中，使用具有一個(或多個)FPGA IC晶片之FOIT封裝結構所形成的3D型式邏輯驅動器之(上述所揭露的)全部揭露、說明、目的或功能(包括可替的BISD及具有TSV垂直矽連接器)可應用於使用具有一個(或多個)FPGA IC晶片之COIS封裝結構所形成的3D型式邏輯驅動器。
本發明另一方面提供形成多晶片封裝的3D垂直堆疊邏輯驅動器之方法，該邏輯驅動器包括一個(或多個)標準商業化FPGA IC晶片、一個(或多個)NVM IC晶片及/或一個(或多個)輔助IC晶片。該堆疊邏輯驅動器係使用具有BISD及TPVs之單層封裝結構所形成，其形成的步驟如下所示：(i)提供具有BISD及TPVs二者的第一單層封裝結構，第一單層封裝邏輯結構為分離或晶圓或面板型式，其底部具有銅柱或凸塊或焊錫凸塊朝下，及其曝露的銅接墊位在其上表面；(ii)經由表面黏著或覆晶封裝方式形成POP堆疊封裝，一第二分離單層封裝結構或一IC晶片封裝設在所提供第一單層封裝結構(包括BISD及TPVs二者)的頂部，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，此製程係以印刷焊錫層或焊錫膏或焊劑(flux)在所曝露的銅接墊表面上(位在第一單層封裝結構的頂部)，接著以覆晶封裝製程將第二分離單層封裝結構或IC晶片封裝上的銅柱或凸塊或銲料凸塊連接或耦接至第一分離單層封 裝結構上的所曝露銅柱或凸塊、或焊料凸塊，此製程係類似於使用在IC堆疊技術的POP技術，連接或耦接至第二分離單層封裝結構或IC晶片封裝結構上所曝露的銅柱或凸塊或或銲料凸塊至第一單層封裝結構的銅接墊表面，需注意的地方，接合至第一單層封裝結構的銅接墊的表面的第二分離單層封裝結構上的銅柱或凸塊或或銲料凸塊係垂直地位在第一單層封裝結構中之該些IC晶片的位置上或上方，將底部填充材料填入第一分離單層封裝結構與第二分離單層封裝結構之間的間隙或空間中，將另一第三分離單層封裝邏輯結構(也包括BISD及TPVs二者)以覆晶封裝方式連接或耦接至第二單層封裝結構所曝露的複數銅接墊表面，在一應用例子中，第一單層封裝結構可包括一個(或多個)FPGA IC晶片，第二單層封裝結構可包括一個(或多個)NVM IC晶片，且第三單層封裝結構可包括一個(或多個)輔助IC晶片，在多晶片封裝結構中之邏輯驅動器中的一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片的目的、功能及說明皆己揭露在上述說明中，而在3D垂直堆疊多晶片封裝結構中之邏輯驅動器中的一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片的之間的交互連接、通信及關係皆己揭露在上述說明中，可重覆此POP堆疊封裝製程，用於組裝更多分離的單層封裝結構(例如多於或等於n個分離單層封裝結構，其中n是大於或等於2、3、4、5、6、7、8)以形成完成堆疊邏輯驅動器，依據FOIT,COIP或COIS封裝結構將上述全部單層封裝結構進行封裝，當第一單層封裝結構為分離型式，它們例如可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯驅動器，當第一單層封裝結構仍是晶圓或面板型式，對於進行POP堆疊製程形成複數堆疊邏輯驅動器時，晶圓或面板可被直接用作為載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯驅動器。
本發明另一方面提供2D或3D多晶片封裝結構的邏輯驅動器，其包括一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片(如上所述揭露之晶片)，更包括一個(或多個)處理及/或計算IC晶片，例如是一個(或多個)中央處理器(CPU)晶片、一個(或多個)圖形處理器(GPU)晶片、一個(或多個)數位訊號處理(DSP)晶片、一個(或多個)張量處理器(Tensor Processing Unit(TPU))晶片、一個(或多個)特殊應用處理器晶片(APU)及/或，ASIC晶片，在多晶片封裝結構中之邏輯驅動器中的一個(或多個)FPGA IC晶片、一個(或多 個)NVM IC晶片及一個(或多個)輔助IC晶片的之間的交互連接、通信及關係皆己揭露在上述說明中。
本發明另一方面提供2D或3D多晶片封裝結構的邏輯驅動器，其包括一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片(如上所述揭露之晶片)，更包括高速、寬位元、高頻寬記憶體(HBM)SRAM或DRAM IC晶片，該HBM IC晶片的資料位元寬度大於或等於64,128,256,512,1024,2048,4096,8K或16K，在多晶片封裝結構中之邏輯驅動器中的一個(或多個)FPGA IC晶片、一個(或多個)NVM IC晶片及一個(或多個)輔助IC晶片的之間的交互連接、通信及關係皆己揭露在上述說明中。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
10:金屬栓塞
100:半導體晶片
101:正面交互連接線結構
12:絕緣介電層
14:保護層
14a:開口
14b:溝槽
14c:絕緣材質島
153:絕緣介電層
154:黏著層
155:種子層
156:電鍍銅層
157:矽穿孔栓塞
158:聚合物穿孔連接線
177:晶片嵌入式基板
18:黏著層
192:聚合物層
2:半導體基板/矽基板
20:第一交互連接線結構
200:FPGA IC晶片
201:可編程邏輯區塊
2011:單元(A)
2013:單元(C/R)
2014:可編程邏輯單元(LC)
2015:區塊內交互連接線
2016:加法單元
2020:重覆電路單元
2021:重覆電路矩陣
2022:密封環
2022a:內部邊界
2023:晶片切割區域
203:小型I/O電路
205:電源連接墊
206:接地連接墊
207:反相器
208:反相器
209:致能(CE)連接墊
210:查找表(LUT)
211:選擇電路
213:多工器
217:緩衝器
218:緩衝器
22:種子層
222:N型金屬氧化物半導體電晶體
223:P型MOS電晶體
229:時脈連接墊
231:輸入選擇(IS)接墊
232:輸出選擇(OS)連接墊
24:銅層
250:非揮發性記憶體(NVM)IC晶片
251:HBM IC晶片
257:聚合物層
258:可編程開關單元
260:專用控制和輸入/輸出(I/O)晶片
265:專用I/O晶片
269:PC IC晶片
269a:圖形處理晶片(GPU)晶片
269b:中央處理晶片(CPU)晶片
26a:黏著層
26b:種子層
27:交互連接線金屬層
270:數位訊號處理器(DSP)晶片
271:外部電路
272:I/O連接墊
273:ESD保護電路或裝置
274:大型驅動器
275:大型接收器
277:I/O連接埠
281:節點
283:二極管
285:P型MOS電晶體
286:N型MOS電晶體
287:與非閘
288:或非閘
289:反相器
28a:黏著層
28b:種子層
29:第二晶片交互連接線結構(SISC)
290:NAND閘
291:反相器
292:通過/不通過開關
293:P型MOS電晶體
294:N型MOS電晶體
295:P型MOS電晶體
296:N型MOS電晶體
297:反相器
298:緩衝器
300:標準商業化邏輯驅動器
301:晶片封裝結構
302:晶片封裝結構
303:晶片封裝結構
304:晶片封裝結構
305:晶片封裝結構
306:晶片封裝結構
307:晶片封裝結構
308:晶片封裝結構
309:晶片封裝結構
312:金屬交互連接線
313:金屬交互連接線
314:金屬交互連接線
315:資料匯流排
32:銅層
321:球柵陣列封裝基板
322:銲料凸塊/球
326:邏輯IC晶片
332:灌模聚合物層
333:打線導線
334:黏著層
335:電路板
336:NVM晶片封裝結構
337:銲料凸塊/錫球
34:金屬凸塊或微型金屬柱
341:大型I/O電路
342:ExOR閘
343:ExOR閘
344:AND閘
345:AND閘
346:OR閘
360:方塊
361:可編程交互連接線
362:記憶體單元
364:不可編程之交互連接線
371:晶片間交互連接線
372:I/O連接墊
373:小型ESD保護電路或裝置
374:小型驅動器
375:小型接收器
377:I/O連接埠
379:可編程開關單元
381:節點
382:二極管
383:二極管
385:P型MOS電晶體
386:N型MOS電晶體
387:NAND閘
388:或非閘
389:反相器
390:NAND器
391:反相器
398:靜態隨機存取記憶體(SRAM)單元
4:半導體元件
40:銅層
402:IAC晶片
410:可編程交互連接(DPI)之積體電路(IC)晶片
411:輔助IC晶片
412:大型輸入/輸出方塊
415:調整區塊
416:控制匯流排
417:晶片致能(CE)線
42:聚合物層
423:記憶體矩陣區塊
42a:開口
431:金屬跡線
432:窄頸部/電熔絲
434:壩條
436:頂部電極
437:底部電極
438:氧化物窗口
446:記憶體單元
447:MOS電晶體
448:MOS電晶體
449:開關/電晶體
451:字元線
452:位元線
453:位元條
467:VTV連接器
469:I/O緩衝區塊
471:I/O緩衝區塊
475:外部電路
479:I/O緩衝區塊
481:I/O緩衝區塊
482:I/O緩衝器
490:記憶體單元
502:晶片內交互連接線
510:密碼區塊
511:密碼單元
512:密碼區塊
513:密碼單元
514:異或閘
515:密碼區塊
516:密碼區塊
517:密碼區塊
518:密碼區塊
52:絕緣接合層
521:連接埠
522:連接埠
523:連接埠
526:無線連接埠
527:連接埠
528:金屬接墊
529:金屬接墊
52a:開口
530:密碼區塊
531:密碼單元
532:多工器
533:反相器
534:多工器
535:密碼區塊
537:BGA基板
538:銲錫球
551:中介載板
552:矽基板
555:絕緣層
556:黏著層
557:銅層
558:TSVs
559:種子層
563:金屬接點
564:底部填充材料(underfill)
570:金屬凸塊或金屬柱
583:金屬接墊
585:絕緣介電層
597:金屬接墊
6:交互連接線金屬層
600:非揮發性記憶體(NVM)單元
602:N型條(stripe)
603:N型阱(well)
604:N型鰭(fin)
605:P型鰭
606:場氧化物(field oxide)
607:浮動閘極
608:閘極氧化物
609:P型條
610:P型金屬氧化物半導體(MOS)電晶體
611:P型阱
620:N型金屬氧化物半導體(MOS)電晶體
650:非揮發性記憶體(NVM)單元
668:交互連接線金屬層
67:交互連接線金屬層
676:聚合物層
678:黏著層
684:交互連接線基板
690:細線交互連接線穚
693:金屬線或跡線
694:交互連接線結構
6a:金屬接墊
6b:金屬接墊
6c:金屬接墊
700:非揮發性記憶體(NVM)單元
702:N型條
703:N型阱
704:N型鰭
705:N型條
706:N型阱(well)
707:N型鰭
708:P型鰭
709:場氧化物
710:浮動閘極
711:閘極氧化物
716:P型阱
721:非揮發性記憶體(NVM)單元
722:N型條
723:N型阱
724:N型鰭
725:場氧化物
726:N型阱
727:N型條區域
728:N型擴散區域
729:場氧化物
730:P型金屬氧化物半導體(MOS)電晶體
731:P型條
732:P型阱(well)
733:P型鰭
734:P型擴散區域
735:P型阱
736:P型條區域
737:浮動閘極
738:閘極氧化物
739:浮動閘極
740:P型金屬氧化物半導體(MOS)電晶體
741:閘極氧化物
742:P型金屬氧化物半導體(MOS)電容
743:P型金屬氧化物半導體(MOS)電容
744:P-MOS電晶體
745:N型金屬氧化物半導體(MOS)電晶體
750:N型金屬氧化物半導體(MOS)電晶體
760:非揮發性記體單元
767a:開口
767b:開口
767c:開口
770:反相器
771:P型MOS電晶體
772:N型MOS電晶體
773:P型MOS電晶體
774:MOS電晶體
775:P型MOS電晶體
776:N型MOS電晶體
777:反相器
778:通過/不通過開關
79:背面交互連接線結構
8:金屬接墊
800:非揮發性記憶體(NVM)單元
802:N型條
803:N型阱
804:N型鰭
805:P型鰭
806:P型鰭
807:場氧化物
808:浮動閘極
809:閘極氧化物
811:P型阱
813:P型阱(well)
814:P型條
830:P型金屬氧化物半導體(MOS)電晶體
840:N型金屬氧化物半導體(MOS)電晶體
850:N型金屬氧化物半導體(MOS)電晶體
869:RRAM層
870:電阻式隨機存取記憶體
871:底部電極
872:頂部電極
873:電阻層
875:不可編程的電阻
879:MRAM層
880:MRAM單元
881:底部電極
883:磁阻層
884:反鐵磁層
885:鎖定磁性層
886:隧穿氧化物層
887:自由磁場層
888:自旋累積誘導層
890:MRAM單元
900:非揮發性記憶體(NVM)單元
910:非揮發性記憶體單元
92:聚合物層
920:非揮發性記憶體(NVM)單元
940:非揮發性記憶體單元
941:電熔絲
942:電熔絲
943:開關
944:開關
945:開關
950:非揮發性記憶體單元
951:電熔絲
952:電熔絲
955:非揮發性記憶體單元
956:非揮發性記憶體單元
957:驅動電路
958:非揮發性記憶體單元
960:反熔絲
961:反熔絲
962:閘極
963:氧化物層
964:氧化物間隔物
965:氧化物間隔物
966:擴散部
967:場氧化物
970:反熔絲
971:擴散部
975:反熔絲
976:反熔絲
977:鰭部
978:閘極
979:氧化物層
980:非揮發性記憶體單元
981:反熔絲
982:反熔絲
983:驅動電路
985:非揮發性記憶體單元
986:非揮發性記憶體單元
987:反熔絲
988:反熔絲
989:開關
991:擴散部
992:場氧化物
993:反熔絲
994:擴散部
995:反熔絲
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
第1A圖及第1B圖揭露本發明之實施例的各種類型的記憶體單元的電路圖。
第2A圖為本發明實施例中第一類型的複數非揮發性記憶體單元電路圖。
第2B圖及第2C圖為本發明實施例中第一類型的複數非揮發性記憶體單元各種結構的透視示意圖。
第3A圖為本發明實施例中第二類型的複數非揮發性記憶體單元電路圖。
第3B圖及第3C圖為本發明實施例中第二類型的複數非揮發性記憶體單元(例如是浮動閘極(floating-gate(FG))CMOS NVM單元)各種結構的透視示意圖。
第4A圖為本發明實施例中第三類型的複數非揮發性記憶體單元電路圖。
第4B圖及第4C圖為本發明實施例中第三類型的複數非揮發性記憶體單元各種結構的透視示意圖。
第5A圖為本發明實施例中第四類型的複數非揮發性記憶體單元電路圖。
第5B圖至第5D圖為本發明實施例中第四類型的複數非揮發性記憶體單元各種結構的透視示意圖。
第6A圖為本發明實施例中第五類型的複數非揮發性記憶體單元電路圖。
第6B圖及第6C圖為本發明實施例中第五類型的複數非揮發性記憶體單元各種結構的透視示意圖。
第7A圖為本發明實施例中第六類型的複數非揮發性記憶體單元電路圖。
第7B圖至第7D圖為本發明實施例中第六類型的複數非揮發性記憶體單元各種結構的透視示意圖。
第8A圖至第8C圖為本發明實施例半導體晶片的電阻式隨機存取記憶體(resistive random access memory(RRAM))單元之各種結構剖面示意圖。
第8D圖為本發明實施例電阻式隨機存取記憶體的各種狀態的曲線圖。
第8E圖及第8G圖為本發明實施例中第七類型的複數非揮發性記憶體單元各種電路示意圖。
第8F圖為本發明實施例中第七類型的複數非揮發性記憶體單元結構的透視示意圖。
第9A圖至第9C圖為本發明實施例依據第一替代方案自旋轉移力矩(Spin Transfer Torque)之磁阻隨機存取記憶體(MRAM)單元剖面示意圖。
第9D圖為本發明實施例依據第二替代方案自旋轉移力矩(Spin Transfer Torque)之磁阻隨機存取記憶體(MRAM)單元剖面示意圖。
第9E圖為本發明實施例中第一替代方案之第八類型的複數非揮發性記憶體單元各種電路示意圖。
第9F圖為本發明實施例中第一替代方案之第八類型的複數非揮發性記憶體單元結構的透視示意圖。
第9G圖為本發明實施例中第二替代方案之第八類型的複數非揮發性記憶體單元各種電路示意圖。
第9H圖為本發明實施例中第三替代方案之第八類型的複數非揮發性記憶體單元各種電路示意圖。
第9I圖為本發明實施例中第三替代方案之第八類型的複數非揮發性記憶體單元結構的透視示意圖。
第9J圖為本發明實施例中第四替代方案之第八類型的複數非揮發性記憶體單元各種電路示意圖。
第10A圖至第10C圖為本發明實施例第一替代方案之自旋軌道扭矩磁阻隨機存取記憶體單元(SOT MRAM)剖面示意圖。
第10D圖為本發明實施例第一替代方案SOT MRAM單元的設定或重設定的編程步驟之簡易剖面示意圖。
第10E圖至第10G圖為本發明實施例第二替代方案之自旋軌道扭矩磁阻隨機存取記憶體單元(SOT MRAM)剖面示意圖。
第10H圖為本發明實施例第二替代方案SOT MRAM單元的設定或重設定的編程步驟之簡易剖面示意圖。
第10I圖為本發明實施例中第一替代方案之第九類型的非揮發性記憶體單元之電路示意圖。
第10J圖為本發明實施例中第一替代方案之第九類型的複數非揮發性記憶體單元結構的透視示意圖。
第10K圖為本發明實施例中第二替代方案之第九類型的複數非揮發性記憶體單元之電路示意圖。
第10L圖為本發明實施例中第三替代方案之第九類型的複數非揮發性記憶體單元之`電路示意圖。
第10M圖為本發明實施例中第三替代方案之第九類型的複數非揮發性記憶體單元結構的透視示意圖。
第10N圖為本發明實施例中第四替代方案之第九類型的複數非揮發性記憶體單元結構的透視示意圖。
第11A圖及第11B圖為本發明實施例中各種型式鎖存型非揮發性記憶體單元各種電路示意圖。
第12A圖至第第12G圖為第一型至第七型反保險絲(anti-fuses)的各種剖面示意圖。
第13A圖至第13C圖為本發明實施例中第十類型至第十二類型的非揮發性記憶體單元之電路示意圖。
第14A圖為本發明實施例電子保險絲(e-fuse)結構的上視圖。
第14B圖至第14D圖為本發明實施例中第十三類型至第十四類型的非揮發性記憶體單元之電路示意圖。
第15A圖至第15C圖為本發明實施例中用於第一型至第三型通過/不通開關的各種可編程開關的電路示意圖。
第16A圖及第16B圖為本發明實施例中用於第一型及第二型交叉點開關的各種可編程開關的電路示意圖。
第17圖為本發明實施例中選擇電路之電路示意圖。
第18A圖及第18B圖為本發明實施例中分別為大型及小型I/O電路之電路示視圖。
第19圖為本發明實施例中可編程邏輯塊的方塊示意圖。
第20A圖為本發明實施例中NAND閘極示意圖。
第20B圖為本發明實施例中用於NAND閘極的真值表格。
第20C圖為本發明實施例中邏輯操作器的電路示意圖。
第20D圖為本發明實施例中用於第7C圖中邏輯操作器之真值表。
第20E圖為本發明實施例中計算運算器的方塊示意圖。
第20F圖為本發明實施例中用於第20E圖中邏輯操作器的真值表。
第20G圖為本發明實施例中計算運算器的電路示意圖。
第20H圖為本發明實施例用於標準商業化FPGA IC晶片之可編程邏輯塊的方塊示意圖。
第20I圖為本發明實施例中加法器單元之電路示意圖。
第20J圖為本發明實施例中用於加法器單元之加法單元的電路示意圖。
第21圖為本發明實施例中第三型交叉點開關經由可編程開關單元所控制之可編程交互連接線的方塊示意圖。
第22A圖及第22B圖為本發明實施例中第一型密碼方塊示意圖。
第22C圖為本發明實施例中第一型密碼方塊在一原始狀態的密碼交叉點開關矩陣示意圖。
第22D圖為本發明實施例中第一型密碼方塊在一加密/解密狀態的密碼交叉點開關矩陣示意圖。
第23A圖為本發明實施例中第二型密碼方塊示意圖。
第23B圖為本發明實施例中第二型密碼方塊在一原始狀態的密碼反相器矩陣示意圖。
第23C圖為本發明實施例中第二型密碼方塊在一加密/解密狀態的密碼反相器矩陣示意圖。
第24圖及第25圖為本發明實施例中第三型及第四型密碼方塊示意圖。
第26A圖至第26C圖為本發明實施例中第一型至第四型密碼方塊之各種組合的示意圖。
第27A圖為本發明實施例中標準商業化FPGA IC晶片的方塊圖之上視圖。
第27B圖為本發明實施例中標準商業化FPGA IC晶片的佈局上視圖。
第28圖為本發明實施例中專用可編程交互連接線(dedicated programmable interconnection(DPI))IC晶片的方塊圖之上視圖。
第29圖為本發明實施例中輔助(auxiliary and supporting(AS))IC晶片的方塊圖之上視圖。
第30圖為本發明實施例中用於標準商業化邏輯驅動器中各種晶片封裝之排列布局上視圖。
第31A圖為本發明實施例中在標準商業化邏輯驅動器中交互連接線之間的方塊示意圖。
第31B圖為本發明實施例中在標準商業化邏輯驅動器中的交互連接線之方塊示意圖。
第32圖為本發明實施例用於一個(或多個)標準商業化FPGA IC晶片的複數控制匯流排及用於依據一個(或多個)標準商業化FPGA IC晶片及高位元寬記憶體(HBM)IC晶片的一可擴展邏輯結構的資料匯流排之方塊示意圖。
第33A圖至第33C圖為本發明實施例用於標準商業化FPGA IC晶片的編程及操作之各種架構方塊示意圖。
第34A圖至第34D圖為本發明實施例第一型至第四型半導體晶片的剖面示意圖。
第35A圖及第35B圖為本發明實施例各種型式垂直穿孔連接器的剖面示意圖。
第36A圖至第36C圖分別為本發明實施例用於標準商業化邏輯驅動器之第一型晶片封裝結構的剖面示意圖。
第37圖至第40圖分別為本發明實施例第二型至第五型晶片封裝結構之剖面示意圖。
第41A圖及第41B圖為本發明實施例第六型晶片封裝結構之剖面示意圖。
第42圖至第44圖分別為本發明實施例第七型至第九型晶片封裝結構之剖面示意圖。
第45圖為本發明所揭露之非經常性工程(NRE)成本與技術節點之間的關係趨勢圖。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
靜態隨機存取記憶體(SRAM)單元的說明
(1)第一種類型的SRAM單元(6T SRAM單元)
第1A圖揭露本發明之實施例的6T SRAM單元的電路圖。參照第1A圖，第一類型的靜態隨機存取記憶體(SRAM)單元398(即6T SRAM單元)可以具有由4個資料鎖存電晶體447和448組成的記憶體單元446，即兩對P型MOS電晶體447和N型MOS電晶體448均具有彼此耦接的汲極端、彼此耦接的閘極端以及耦接至電源電壓Vcc和接地參考電壓Vss的源極端。在左邊那對中的P型和N型MOS電晶體447和448的閘極端耦接至右邊那對中的P型和N型MOS電晶體447和448的汲極端，用作為用於記憶體單元446的一第一資料輸出Out1之記憶體單元446的第一輸出點，右邊的那對中的P型和N型MOS電晶體447和448的閘極端耦接至左邊的那對中的P型及N型MOS電晶體447和448的汲極端，用作為用於記憶體單元446的一第二資料輸出Out2之記憶體單元446的第二輸出點。
參照第1A圖，第一類型的SRAM單元398可以進一步包括兩個開關或轉移(寫入)電晶體449(例如N型或P型MOS電晶體)，其中的第一個電晶體之閘極端連接到字元線451，其通道(channel)之一端子耦接到位元線452，而通道的另一端子耦接到左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端，第二個電晶體之閘極端耦接至字元線451，而其通道(channel)之一端耦接至一位元條(bit-bar)453，而通道之另一端耦接至右邊那對中的P型和N型MOS電晶體447和448的汲極端及左邊那對中的P型和N型MOS電晶體447和448的閘極端。位元線452上的邏輯準位(level)與位條線453上的邏輯準位(level)相反。開關/電晶體449可以被認為是用於將編程碼或資料寫入4個資料鎖存電 晶體447和448的儲存節點(即在4個資料鎖存電晶體447和448的汲極端和閘極端)的一編程電晶體。可以通過字元線451控制開關/電晶體449，以經由第一個開關/電晶體449之通道開啟從字元線452至左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的連接，進而將右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元線452上的邏輯準位。此外，位元條453可以經由第二個開關/電晶體449的通道耦接到右邊那對中的P型和N型MOS電晶體447和448的汲極端以及左邊那對中的P型和N型MOS電晶體447和447的閘極端，進而將左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元條453上的邏輯準位。因此，位元線452上的邏輯準位(level)可以在右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存，位元條453上的邏輯準位(level)可以在左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存。
(2)第二類型SRAM單元(5T SRAM單元)
第1B圖揭露本發明之實施例的5T SRAM單元的電路圖。參照第1B圖，第二種類型的靜態隨機存取記憶體(SRAM)單元398(即5T SRAM單元)，可以具有如第1A圖所示的記憶體單元446。第二類型的靜態隨機存取記憶體(SRAM)單元398可以進一步具有開關或轉移(寫入)電晶體449(例如N型或P型MOS電晶體)，其閘極端耦接至字元線451和通道(channel)，該通道的一端子耦接至位元線452，且該通道另一端子耦接至左邊那對中的P型和N型MOS電晶體447和448的汲極端以及右邊那對中的P型和N型MOS電晶體447和448的閘極端。該開關/電晶體449可被認為是用於將編程碼或資料寫入4個資料鎖存電晶體447和448的儲存節點中(即在4個資料鎖存電晶體447和448的汲極和閘極端)的一編程電晶體。可以通過字元線451控制開關/電晶體449，以經由第一個開關/電晶體449之通道開啟從字元線452至左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的連接，進而將右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新 加載到位元線452上的邏輯準位。因此，位元線452上的邏輯準位(level)可以在右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存，與位元線452上的邏輯準位(level)相反的邏輯準位(level)可以在左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存。
非揮發性記憶體(NVM)單元說明
I.第1種類型的非揮發性記憶體(NVM)單元
第2A圖為本發明一實施例中的第1類型非揮發性記憶體(NVM)單元之電路圖說明，第2B圖為本發明實施例第1種類型非揮發性記憶體(NVM)單元的結構示意圖，如第2A圖及第2B圖所示，第1類型非揮發性記憶體(NVM)單元600(也就是浮閘CMOS NVM單元)可形成在一P型或N型P型矽半導體基板2(例如是矽基板)上，在此實施例，第1類型非揮發性記憶體(NVM)單元600可提供一P型矽基板(半導體基板)2耦接參考接地一Vss電壓，此第1類型的非揮發性記憶體(NVM)單元600可包括：
(1)在P型矽半導體基板2形成具有在第一方向延伸的一N型阱(well)603的一N型條(stripe)602及N型鰭(fin)604垂直地凸出於N型阱603的頂部表面，其中N型阱603可具有一深度dwN介於0.3微米(μm)至5μm之間，及一寬度wwN介於50奈米(nm)至1μm之間，而N型鰭604具有一高度hfN介於10nm至200nm之間，及一寬度wfN介於1nm至100nm之間。
(2)在P型矽基板2上形成具有P型阱611之P型條609，且P型鰭605垂直的從P型阱611之上表面凸出且在第一方向上延伸至N型鰭604，其中P型阱611之深度d1wP介於0.3μm至5μm之間，且其寬度w1wP介於50奈米至1μm之間，其中P型鰭605的高度hfP介於10至200奈米之間，且其寬度wfP介於1至100奈米之間，其中介於N型鰭604與P型鰭605之間的空間之距離s1可介於100奈米至2000奈米之間。
(3)場氧化物(field oxide)606(例如是氧化矽)位在P型阱611及N型阱603上，且位在P型矽基板2上方，其中場氧化物606的厚度to介於20至500奈米之間。
(4)一浮動閘極(floating gate)607橫向延伸超過場氧化物606，並從N型鰭604在垂直於第一方向的第二方向上穿過P型鰭605，其中浮動閘極607例如是多晶矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭、含銅金屬、含鋁金屬或其它導電金屬，其中浮動閘極607之寬度wfgN大於P型鰭605，例如大於或等於其在N型鰭604上的寬度wfgP，其中在P型鰭605上的寬度wfgN相對於N型鰭604上的寬度wfgP介於1至10倍之間或介於1.5倍至5倍之間，例如，等於N型鰭604上的寬度wfgP2倍，其中N型鰭604上的寬度wfgP係介於1nm至25nm之間，而在P型鰭605上的寬度wfgN可介於1至25nm之間。
(5)提供一閘極氧化物608(例如是氧化矽、含鉿氧化物、含鋯氧化物或含鈦氧化物)從N型鰭604至P型鰭605並在第二方向上延伸形成在場氧化物606上，且位在浮動閘極607與N型鰭604之間、位在浮動閘極607與P型鰭605之間及位在浮動閘極607與場氧化物606之間，其中閘極氧化物608具有一厚度介於1nm至5nm之間。
另外，第2C圖為本發明實施例第1類型非揮發性記憶體(NVM)單元的另一結構，第2C圖與第2B圖相同數字的元件，其元件規格及說明可參考第2B圖所揭露之規格及說明，第2B圖與第2C圖之間之差異如下所示，如第2C圖所示，多個相互平行的P型鰭605(其揭露說明可參考P型鰭605的揭露說明)且垂直凸出P型阱611上，其中每一P型鰭605大致上具有相同的高度hfP介於10nm至200nm之間，及大致上具有相同的寬度wfP介於1nm至100之間，其中複數p型鰭605的組合可用於N型鰭式場效電晶體(FinFET)，N型鰭604與N型鰭604旁邊的P型鰭605之間具有一距離s1可介於100nm與2000nm之間，二相鄰P型鰭605之間的距離s2介於2nm至200nm之間，P型鰭605的數目可介於1個至10個之間，在本實施例中例如為2個，浮動閘極607可從N型鰭604至P型鰭605橫向延伸位在場氧化物606上，其中浮動閘極607具有一總面積A1垂直地位在N型鰭604上方，其總面積A1可大於或等於總面積A2的1倍至10倍或1.5位至5倍，例如等於2倍的總面積A2，其中總面積A1可介於1至2500nm2，而總面積A2可介於1至2500nm2。
如第2A圖至第2C圖所示，P型金屬氧化物半導體(MOS)電晶體610可經由FINFET技術形成，其中係形成浮動閘極607、N型鰭604及介於浮動閘極607與N型鰭604之間的閘極氧化物608，其中該P-MOS電晶體610包括摻雜有P型雜質或原子二個P+部分在閘極氧化物608相對二側之N型鰭604中，例如硼雜質或原子，在該P-MOS電晶體610的兩個P+部分中的P型雜質或原子的濃度可以大於P型阱611中的濃度。
如第2A圖及第2B圖所示，N型金屬氧化物半導體(MOS)電晶體620可經由FINFET技術形成，其中係形成浮動閘極607、P型鰭605及介於浮動閘極607與P型鰭605之間的閘極氧化物608，其中該N-MOS電晶體620包括摻雜有N型雜質或原子二個N+部分在閘極氧化物608相對二側之P型鰭605中，例如砷或磷原子，在該N-MOS電晶體620的兩個N+部分中的N型雜質或原子的濃度可以大於N型阱603中的濃度。
或者，如第2A圖及第2C圖所示，N型金屬氧化物半導體(MOS)電晶體620可經由FINFET技術形成，其中係形成浮動閘極607、複數P型鰭605及介於浮動閘極607與複數P型鰭605之間的閘極氧化物608，其中該N-MOS電晶體620包括摻雜有N型雜質或原子二個N+部分在閘極氧化物608相對二側之每一P型鰭605中，例如砷或磷原子，在該N-MOS電晶體620的兩個N+部分中的N型雜質或原子的濃度可以大於N型阱603中的濃度。
因此，如第2A圖至第2C圖所示，該N型MOS電晶體620的電容大於或等於P-MOS電晶體610，該N型MOS電晶體620的電容可等於P-MOS電晶體610約介於1至10倍之間或介於1.5倍至5倍之間，例如，N型MOS電晶體620的電容可等於2倍的P-MOS電晶體610的電容，該N型MOS電晶體620的電容可介於0.1aF至10fF之間，而P-MOS電晶體610的電容可介於0.1aF至10fF之間。
如第2A圖至第2C圖所示，該浮動閘極607耦接至P-MOS電晶體610(亦即是FG P-MOS)的閘極端及耦接N-MOS電晶體620(亦即是FG N-MOS)的閘極端，彼此耦接的浮動閘極607被配置在其中捕獲電子，該P-MOS電晶體610用以配置形成具有二相對端點的一通道，其中一端點耦接節點N3至其N型阱603，而另一端點耦接至節點N0，該N-MOS電晶體620用以配置形成具有二相對端點的一通道，其中一端點耦接節點N4至其P型阱611及P型鰭605，而另一端點耦接至節點N0。
如第2A圖至第2C圖所示，當浮動閘極607進行抺除時，(1)節點N3可切換耦接至一抺除電壓VEr，(2)節點N4可切換耦接至接地參考電壓，及(3)節點N0可切換成浮空狀態。因此P-MOS電晶體610的閘極電容係小於N-MOS電晶體620的閘極電容，浮動閘極607與節點N3之間的電壓差足夠大到引起電子隧穿，因此在浮動閘極607中困住的電子可隧穿閘極氧化物608至節點N3，因此浮動閘極607之邏輯值可被抺除成”1”。
如第2A圖至第2C圖所示，在第一型非揮發性記憶體單元600被抺除後，浮動閘極607可被充電至邏輯值”1”，以導通N-MOS電晶體620並且關閉P-MOS電晶體610，在此條件下，當浮動閘極607被編程時，(1)節點N3可被切換耦接至編程電壓VPr，(2)該節點N0可切換耦接至編程電壓VPr，及(3)節點N4可切換耦接至接地參考電壓，因此電子可從節點N4可經由N-MOS電晶體620的通道通過至節點N0，其中可包括一些熱電子經由閘極氧化物608跳躍或注入至浮動閘極607，而被困住在浮動閘極607中，所以浮動閘極607之邏輯值可被編程至”0”。
如第2A圖至第2C圖所示，在操作第一型非揮發性記憶體單元600時，(1)節點N3可被切換耦接至電源供應電壓Vcc，(2)節點N4可切換耦接至接地參考電壓Vss，及(3)節點N0可切換作為第一型非揮發記憶體單元600的一輸出點，當浮動閘極607充電而將邏輯值變成”1”時，該P-MOS電晶體610可被關閉而N-MOS電晶體620可被導通經由N-MOS電晶體620的通道耦接節點N4至節點N0，因此第一型非揮發記憶體單元600位在節點N0上的資料輸出邏輯值為”0”，當浮動閘極607被放電使邏輯值變為”0”時，該P-MOS電晶體610可開啟而N-MOS電晶體620可被關閉，以經由P-MOS電晶體610的通道耦接節點N3至節點N0，因此第一型非揮發記憶體單元600位在節點N0上的資料輸出之邏輯值可以是”1”。
II.第二型非揮發性記憶體單元
另外，第3A圖為本發明實施例中第2型非揮發性記憶體(NVM)單元650電路示意圖，第3B圖為本發明實施例中第二型非揮發性記憶體(NVM)單元650(即可浮閘CMOSNVM單元)的結構示意圖，在此案例中，第3A圖及第3B圖中第2型非揮發性記憶體(NVM)單元650的電路示意圖與第2A圖及第2B圖所示之第1類型非揮發性記憶體(NVM)單元600的電路示意圖相似，第1類型非揮發性記憶體(NVM)單元600的電路示意圖與第2型非揮發性記憶體(NVM)單元650的電路示意圖之不同點如下所示，對於第2B圖及第3B圖中相同的標記表示的元件，在第3B圖中所示的元件的揭露說明可以參考第2B圖中所示的元件揭露說明，如第3A圖及第3B圖所示，節點N4可不耦接至P型阱611及P型鰭605，浮動閘極607的寬度wfgN小於或等於寬度wfgP，在N型鰭604上方的寬度wfgP為P型鰭605上方的寬度wfgN的1倍至10倍之間或係1.5倍至5倍之間，例如，N型鰭604上方的寬度wfgP為2倍的P型鰭605上方的寬度wfgN，其中N型鰭604上方的寬度wfgP的範圍為1nm至25nm之間，而P型鰭605上方的寬度wfgN的範圍為1nm至25nm之間。
另外，複數N型鰭，其每一個的揭露說明可參考至N型鰭604，如第3C圖所示，複數N型鰭604相互平行設置，並從N型阱603垂直地凸出形成，其中每一或多個N型鰭604大致上具有相同的高度hfN介於10nm至200nm之間，及大致上具有相同的寬度wfN介於1nm至100nm之間，其中N型鰭604組合可用於P型鯺式場效應電晶體(FinFET)，第3C圖為本發明實施例第2類型非揮發性記憶體(NVM)單元另一結構示意圖，第2B圖、第2C圖及第3C圖中相同數字的元件，其中第3C圖相同數字的元件規格及說明可參考第2B圖及第2C圖所揭露之規格及說明，其中二者之間的差異如下所示，如第3C圖所示，二相鄰N型鰭604之間的距離s2介於2nm至200nm之間，N型鰭604的數目可介於1個至10個之間，在本實施例中例如為2個，浮動閘極607可從N型鰭604至P型鰭605橫向延伸位在場氧化物606上，其中浮動閘極607具有一總面積A3垂直地位在P型鰭605上方，其總面積A3可小於或等於總面積A4的1倍至10倍或1.5位至5倍，例如等於2倍的總面積A3，其中總面積A3可介於1至2500nm2，而總面積A4可介於1至2500nm2。
如第3A圖至第3C圖所示，P型金屬氧化物半導體(MOS)電晶體620可經由FINFET技術形成，其中係形成浮動閘極607、P型鰭605及介於浮動閘極607與P型鰭605之間的閘極氧化物608，其中該N-MOS電晶體620包括摻雜有N型雜質或原子二個N+部分在閘極氧化物608相對二側之P型鰭605中，例如砷或磷原子，在該N-MOS電晶體620的兩個N+部分中的N型雜質或原子的濃度可以大於N型阱603中的濃度。
如第3A圖及第3B圖所示，P型金屬氧化物半導體(MOS)電晶體610可經由FINFET技術形成，其中係形成浮動閘極607、N型鰭604及介於浮動閘極607與N型鰭604之間的閘極氧化物608，其中該P-MOS電晶體610包括摻雜有P型雜質或原子二個P+部分在閘極氧化物608相對二側之N型鰭604中，例如硼雜質或原子，在該P-MOS電晶體610的兩個P+部分中的P型雜質或原子的濃度可以大於P型阱611中的濃度。
或者，如第3A圖及第3C圖所示，P型金屬氧化物半導體(MOS)電晶體610可經由FINFET技術形成，其中係形成浮動閘極607、複數N型鰭604及介於浮動閘極607與複數N型鰭604之間的閘極氧化物608，其中該P-MOS電晶體610包括摻雜有P型雜質或原子二個P+部分在閘極氧化物608相對二側之每一N型鰭604中，例如硼雜質或原子，在該P-MOS電晶體610的兩個P+部分中的P型雜質或原子的濃度可以大於P型阱611中的濃度。
因此，如第3A圖至第3C圖所示，該P型MOS電晶體610的電容大於或等於P-MOS電晶體610，該P型MOS電晶體610的電容可等於P-MOS電晶體610約介於1至10倍之間或介於1.5倍至5倍之間，例如，P型MOS電晶體610的電容可等於2倍的P-MOS電晶體610的電容，該P型MOS電晶體610的電容可介於0.1aF至10fF之間，而P-MOS電晶體610的電容可介於0.1aF至10fF之間。
如第3A圖至第3C圖所示，對於第一情況下，當浮動閘極607進行抺除時，(1)節點N4可切換耦接至一抺除電壓VEr，(2)節點N3可耦接N型條602，以切換耦接至接地參考電壓，(3)節點N0可切換成浮空狀態，及(4)該P型阱611可切換耦接至接地參考電壓。因此N-MOS電晶體620的閘極電容係小於P-MOS電晶體610的閘極電容，浮動閘極607與節點N4之間的電壓差足夠大到引起電子隧穿，因此在浮動閘極607中困住的電子可隧穿閘極氧化物608至節點N4，因此浮動閘極607之邏輯值可被抺除成”1”。
對於第二情況下，當浮動閘極607進行抺除時，(1)節點N0可切換耦接至一抺除電壓VEr，(2)節點N3可耦接N型條602，以切換耦接至接地參考電壓，(3)節點N4可切換成浮空狀態，及(4)該P型阱611可切換耦接至接地參考電壓。因此N-MOS電晶體620的閘極電容係小於P-MOS電晶體610的閘極電容，浮動閘極607與節點N0之間的電壓差足夠大到引起電子隧穿，因此在浮動閘極607中困住的電子可隧穿閘極氧化物608至節點N0，因此浮動閘極607之邏輯值可被抺除成”1”。
對於第三情況下，當浮動閘極607進行抺除時，(1)節點N0及N4可切換耦接至一抺除電壓VEr，(2)節點N3可耦接N型條602，以切換耦接至接地參考電壓，及(3)該P型阱611可切換耦接至接地參考電壓。因此N-MOS電晶體620的閘極電容係小於P-MOS電晶體610的閘極電容，浮動閘極607與節點N0之間的電壓差足夠大到引起電子隧穿，因此在浮動閘極607中困住的電子可隧穿閘極氧化物608至節點N0及N4，因此浮動閘極607之邏輯值可被抺除成”1”。
如第3A圖至第3C圖所示，在第2型非揮發性記憶體單元650被抺除後，浮動閘極607可被充電至邏輯值”1”，以導通N-MOS電晶體620並且關閉P-MOS電晶體610，在此條件下，對於第一情況時，當浮動閘極607被編程時，(1)節點N3可耦接至N型條602，以切換耦接至編程電壓VPr，(2)節點N4可切換耦接至接地參考電壓，及(3)節點N0可切換成浮空狀態，及 (4)P型阱611可切換耦接至接地參考電壓，因此，N-MOS電晶體620的閘極電容係小於P-MOS電晶體610的閘極電容，在浮動閘極607與節點N4之間的電壓差足夠大到引起電子隧穿，所以，位在節點N4的電子通過閘極氧化物608至浮動閘極607並困在浮動閘極607中，所以浮動閘極607之邏輯值可被編程至”0”。
對於第二情況下，當浮動閘極607進行編程時，(1)節點N3可耦接至N型條602，以切換耦接至一編程電壓VPr，(2)節點N0可切換耦接至接地參考電壓，(3)節點N4可切換成浮空狀態，及(4)該P型阱611及P型鰭605可切換耦接至接地參考電壓。因此N-MOS電晶體620的閘極電容係小於P-MOS電晶體610的閘極電容，浮動閘極607與節點N0之間的電壓差足夠大到引起電子隧穿，因此位在節點N0上的電子可隧穿閘極氧化物608至浮動閘極607並困在浮動閘極607中，因此浮動閘極607之邏輯值可被抺編程”0”。
對於第三情況下，當浮動閘極607進行編程時，(1)節點N3可耦接至N型條602，以切換耦接至一編程電壓VPr，(2)節點N0及節點N4可切換耦接至接地參考電壓，及(3)該P型阱611可切換耦接至接地參考電壓。因此N-MOS電晶體620的閘極電容係小於P-MOS電晶體610的閘極電容，浮動閘極607與節點N0之間及浮動閘極607與節點N4之間的電壓差足夠大到引起電子隧穿，因此位在節點N0及節點N4上的電子可隧穿閘極氧化物608至浮動閘極607並困在浮動閘極607中，因此浮動閘極607之邏輯值可被抺編程”0”。
如第3A圖至第3C圖所示，在操作第二型非揮發性記憶體單元650時，(1)節點N3可耦接至N型條602，以切換耦接至電源供應電壓Vcc，(2)節點N4可切換耦接至接地參考電壓Vss，及(3)節點N0可切換作為第二型非揮發記憶體單元650的一輸出點，及(4)該P型阱可被切換耦接至接地參考電壓，當浮動閘極607充電而將邏輯值變成”1”時，該P-MOS電晶體610可被關閉而N-MOS電晶體620可被導通經由N-MOS電晶體620的通道耦接節點N4至節點N0，因此第二型非揮發性記憶體單元650位在節點N0上的資料輸出邏輯值為”0”，當浮動閘極607被放電使邏輯值變為”0”時，該P-MOS電晶體610可開啟而N-MOS電晶體620可被關閉，以經由P-MOS電晶體610的通道耦接節點N3至節點N0，因此第二型非揮發性記憶體單元650位在節點N0上的資料輸出之邏輯值可以是”1”。
III.第三型非揮發性記憶體單元
第4A圖為本發明一實施例中的第3類型非揮發性記憶體(NVM)單元之電路圖說明，第4B圖為本發明實施例第3種類型非揮發性記憶體(NVM)單元的結構示意圖，如第4A圖及第4B圖所示，第3類型非揮發性記憶體(NVM)單元700(也就是FGCMOS NVM單元)可形成在一P型或N型P型矽半導體基板2(例如是矽基板)上，在此實施例，第3類型非揮發性記憶體(NVM)單元700可提供一P型矽半導體基板2耦接參考接地一Vss電壓，此第3類型的非揮發性記憶體(NVM)單元700可包括：
(1)在P型矽半導體基板2形成具有一N型阱703的一第1N型條702及N型鰭704垂直地凸出於N型阱703的頂部表面，其中N型阱703可具有一深度d1wN介於0.3微米(μm)至5μm之間，及一寬度w1wN介於50奈米(nm)至1μm之間，而N型鰭704具有一高度h1fN介於10nm至200nm之間，及一寬度w1fN介於1nm至100nm之間。
(2)在P型矽半導體基板2形成具有一N型阱(well)706的一第2N型條705及N型鰭707垂直地凸出於N型阱706的頂部表面且延著第一方向水平與N型鰭804平行延伸，其中N型阱706可具有一深度d2wN介於0.3微米(μm)至5μm之間，及一寬度w2wN介於50奈米(nm)至1μm之間，而N型鰭707具有一高度h2fN介於10nm至200nm之間，及一寬度w2fN介於1nm至100nm之間。
(3)一P型鰭708垂直地凸出於P型矽半導體基板2上，其中P型鰭708具有一高度h1fP介於10nm至200nm之間，及具有一寬度w1fP介於1nm至100nm之間，其中N型鰭704與P型鰭708之間具有一距離s3介於100nm至2000nm之間，以及N型鰭707與P型鰭708之間具有一距離s4介於100nm至2000nm之間。
(4)一場氧化物709在P型阱716及在N型阱703及706上且在P型矽半導體基板2上方，此場氧化物709例如是氧化矽，其中場氧化物709可具有一厚度to介於20nm至500nm之間。
(5)一浮動閘極710橫向以一第二方向上(大致上與第一方向垂直)延伸超過場氧化物709，並從第1N型條702的N型鰭704穿過第2N型條705的N型鰭707，其中浮動閘極710例如是多晶矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭、含銅金屬、含鋁金屬或其它導電金屬，其中在第1N型條702的N型鰭704上方之浮動閘極710之寬度wfgP1大於或等於在P型鰭708 上方之寬度wfgN1，以及大於或等於第2N型條705的N型鰭707上方之寬度wfgP2，其中第1N型條702之N型鰭704上方的寬度wfgP1可為P型鰭708上方寬度wfgN1 1倍至10倍之間或1.5倍至5倍之間，例如等於2倍P型鰭708上方寬度wfgN1，及第1N型條702的N型鰭704上的寬度wfgP1可等於1倍至10倍或1.5倍至5倍第2N型條705的N型鰭707上的寬度wfgP2，例如等於2倍第2N型條705之N型鰭707上方寬度wfgP2，其中第1N型條702之N型鰭704上方寬度wfgP1介於1nm至25nm之間，第2N型條705的N型鰭707上的寬度wfgP2介於1nm至25nm之間，及P型鰭708上方寬度wfgN1介於1nm至25nm之間；及
(6)提供一閘極氧化物711(例如是氧化矽、含鉿氧化物、含鋯氧化物或含鈦氧化物)從第1N型條702的N型鰭704至第2N型條705的N型鰭707並橫向以該第二方向延伸形成在場氧化物709上，且位在浮動閘極710與N型鰭704之間、位在浮動閘極710與N型鰭707之間、位在浮動閘極710與P型鰭708之間及位在浮動閘極710與場氧化物709之間，其中閘極氧化物711具有一厚度介於1nm至5nm之間。
另外，第4C圖為本發明實施例第3類型非揮發性記憶體(NVM)單元的另一結構，第4C圖與第4B圖相同數字的元件，其元件規格及說明可參考第4B圖所揭露之規格及說明，第4B圖與第4C圖之間之差異如下所示，如第4C圖所示，多個相互平行的N型鰭704(其揭露說明可參考N型鰭704的揭露說明)且垂直凸出N型阱703上，其中每一N型鰭704大致上具有相同的高度h1fN介於10nm至200nm之間，及大致上具有相同的寬度w1fN介於1nm至100之間，其中複數N型鰭704的組合可用於P型鰭式場效電晶體(FinFET)，P型鰭708與P型鰭708旁邊的N型鰭704之間具有一距離s3可介於100nm與2000nm之間，二相鄰N型鰭704之間的距離s5介於2nm至200nm之間，N型鰭704的數目可介於1個至10個之間，在本實施例中例如為2個，浮動閘極710可從N型鰭704至N型鰭707橫向延伸橫跨P型鰭708位在場氧化物709上，其中浮動閘極710具有一總面積A5垂直地位在N型鰭704上方，其總面積A5可大於或等於總面積A6的1倍至10倍或1.5位至5倍，例如等於2倍的總面積A6，及總面積A5可等於介於1至10倍之間或介於1.5倍至5倍之間的總面積A7，例如等於2倍的總面積A7，其中總面積A5可介於1至2500nm2，而總面積A6可介於1至2500nm2，而總面積A7可介於1至2500nm2。
如第4A圖及第4B圖所示，第1P型金屬氧化物半導體(MOS)電晶體730可經由FINFET技術形成，其中係形成浮動閘極710、N型鰭704及介於浮動閘極710與N型鰭704之間的閘極氧化物711，其中該第1P-MOS電晶體730包括摻雜有P型雜質或原子二個P+部分在閘極氧化物711相對二側之N型鰭704中，例如硼雜質或原子，在該第1P-MOS電晶體730的兩個P+部分中的P型雜質或原子的濃度可以大於P型阱716中的濃度。
或者，如第4A圖及第4C圖所示，第一P型金屬氧化物半導體(MOS)電晶體730可經由FINFET技術形成，其中係形成浮動閘極710、N型鰭704及介於浮動閘極710與N型鰭704之間的閘極氧化物711，其中該P-MOS電晶體730包括摻雜有P型雜質或原子二個P+部分在閘極氧化物711相對二側之P型鰭704中，例如硼原子，在每一P-MOS電晶體730的兩個P+部分中的P型雜質或原子的濃度可以大於P型阱716中的濃度。
如第4A圖至第4C圖所示，第2 P型金屬氧化物半導體(MOS)電晶體740可經由FINFET技術形成，其中係形成浮動閘極710、N型鰭707及介於浮動閘極710與N型鰭707之間的閘極氧化物711，其中該P-MOS電晶體740包括摻雜有P型雜質或原子二個P+部分在閘極氧化物711相對二側之P型鰭707中，例如硼原子，在P-MOS電晶體740的兩個P+部分中的P型雜質或原子的濃度可以大於P型阱716中的濃度。
或者，如第4A圖至第4C圖所示，N型金屬氧化物半導體(MOS)電晶體750可經由FINFET技術形成，其中係形成浮動閘極710、P型鰭708及介於浮動閘極710與P型鰭708之間的閘極氧化物711，其中該N-MOS電晶體750包括摻雜有N型雜質或原子二個N+部分在閘極氧化物711相對二側之P型鰭708中，例如砷或磷原子，在每一N-MOS電晶體750的兩個N+部分中的N型雜質或原子的濃度可以大於N型阱703或N型阱706中的濃度。
因此，如第4A圖至第4C圖所示，該第一P型MOS電晶體730的電容大於或等於第二P-MOS電晶體740，以及大於或等於N-MOS電晶體750，該第一P型MOS電晶體730的電容可等於第二P-MOS電晶體740約介於1至10倍之間或介於1.5倍至5倍之間，例如，第一P型MOS電晶體730的電容可等於2倍的N-MOS電晶體750的電容，該第一P型MOS電晶體730的電容可等於N-MOS電晶體750約介於1至10倍之間或介於1.5倍至5倍之間，例如，第一P型MOS電晶體730的電容可等於2倍的N-MOS電晶體750的電容，該N型MOS電晶體750的電容可介於0.1aF 至10fF之間，及第1P型MOS電晶體730的電容可介於0.1aF至10fF之間，而第2P-MOS電晶體740的電容可介於0.1aF至10fF之間。
如第4A圖至第4C圖所示，該浮動閘極710耦接至第1型P-MOS電晶體730的閘極端、耦接至第2 P-MOS電晶體740的閘極端及耦接N-MOS電晶體750(亦即是FG N-MOS)的閘極端，彼此耦接的浮動閘極710被配置在其中捕獲電子，該第1型P-MOS電晶體730用以配置形成具有二相對端點的一通道，其中一端點耦接節點N3至其N型阱703，而另一端點耦接至節點N0，該第2型P-MOS電晶體740用以形成(作為)一通道，其具有相對的二端點，其二者耦接節點N2至N型阱706，該N-MOS電晶體750用以配置形成具有二相對端點的一通道，其中一端點耦接節點N4至其P型阱716，而另一端點耦接至節點N0。
如第4A圖至第4C圖所示，當浮動閘極710進行抺除時，(1)節點N2可切換耦接至一抺除電壓VEr，(2)節點N4可切換耦接至接地參考電壓，(3)節點N4可切換耦接至接地參考電壓Vss，及(4)節點N0可切換成浮空狀態或耦接至接地參考電壓Vss。因此第2型P-MOS電晶體740的閘極電容係小於N-MOS電晶體750與第1型P-MOS電晶體730的閘極電容總合，浮動閘極710與節點N2之間的電壓差足夠大到引起電子隧穿，因此在浮動閘極710中困住的電子可隧穿閘極氧化物711至節點N2，因此浮動閘極710之邏輯值可被抺除成”1”。
如第4A圖至第4C圖所示，在第三型非揮發性記憶體單元700被抺除後，浮動閘極710可被充電至邏輯值”1”，以導通N-MOS電晶體750並且關閉第1型P-MOS電晶體730及第2型P-MOS電晶體740，在此條件下，當浮動閘極710被編程時，(1)節點N2可被切換耦接至編程電壓VPr，(2)節點N4可切換耦接至接地參考電壓，(3)節點N3可切換耦接至編程電壓VPr，及(4)節點N0可切換成浮空狀態，因此，N-MOS電晶體750的閘極電容係小於第1型P-MOS電晶體730與第2型P-MOS電晶體740的閘極電容總合，浮動閘極710與節點N4之間的電壓差足夠大到引起電子隧穿，因此在浮動閘極710中困住的電子可隧穿閘極氧化物711至節點N4，被困住在浮動閘極710中，所以浮動閘極710之邏輯值可被編程至”0”。
如第4A圖至第4C圖所示，在操作第三型非揮發性記憶體單元700時，(1)節點N2可被切換耦接介於電源供應電壓Vcc與接地參考電壓Vss之間的一電壓，例如是電源供應電壓Vcc、接地參考電壓Vss或是一半的電源供應電壓Vcc，或切換為浮動狀態，(2)節點N4可切換耦接至接地參考電壓Vss，(3)節點N3可切換耦接至電源供應電壓Vcc，及(4)節點N0可切換 作為第三型非揮發記憶體單元700的一輸出點，當浮動閘極710充電而將邏輯值變成”1”時，該第1型P-MOS電晶體730可被關閉而N-MOS電晶體750可被導通經由N-MOS電晶體750的通道耦接節點N4至節點N0，因此第三型非揮發記憶體單元700位在節點N0上的資料輸出邏輯值為”0”，當浮動閘極710被放電使邏輯值變為”0”時，該第1型P-MOS電晶體730可開啟而N-MOS電晶體750可被關閉，以經由第1型P-MOS電晶體730的通道耦接節點N3至節點N0，因此第三型非揮發記憶體單元700位在節點N0上的資料輸出之邏輯值可以是”1”。
IV.第4型非揮發記憶體單元
第5A圖為本發明一實施例中的第4類型非揮發性記憶體(NVM)單元之電路圖說明，第5B圖為本發明實施例第3種類型非揮發性記憶體(NVM)單元的結構示意圖，如第5A圖及第5B圖所示，第4類型非揮發性記憶體(NVM)單元721可形成在一P型或N型P型矽半導體基板2(例如是矽基板)上，在此實施例，第4類型非揮發性記憶體(NVM)單元721可提供一P型矽半導體基板2耦接參考接地一Vss電壓，此第4類型的非揮發性記憶體(NVM)單元721可包括：
(1)在P型矽半導體基板2形成具有一N型阱723的一N型條722及N型鰭724垂直地凸出於N型阱723的頂部表面，其中N型阱723可具有一深度d1wN介於0.3微米(μm)至5μm之間，及一寬度w1wN介於50奈米(nm)至1μm之間，而N型鰭724具有一高度h1fN介於10nm至200nm之間，及一寬度w1fN介於1nm至100nm之間。
(2)在P型矽半導體基板2形成具有一P型阱(well)732的一P型條731及P型鰭733垂直地凸出於P型阱732的頂部表面，其中P型阱732可具有一深度d1wP介於0.3微米(μm)至5μm之間，及一寬度w1wP介於50奈米(nm)至1μm之間，而P型鰭733具有一高度h1fP介於10nm至200nm之間，及一寬度w1fP介於1nm至100nm之間，其中N型鰭724與P型鰭733之間具有一距離s11介於100nm至2000nm之間。
(3)一場氧化物729在P型阱732及在N型阱723上且在P型矽半導體基板2上方，此場氧化物729例如是氧化矽，其中場氧化物729可具有一厚度to介於20nm至500nm之間。
(4)一第一浮動閘極737橫向以一第二方向上(大致上與第一方向垂直)延伸超過場氧化物729，並從N型鰭724穿過至P型鰭733，其中第一浮動閘極737例如是多晶矽、鎢、 氮化鎢、鈦、氮化鈦、鉭、氮化鉭、含銅金屬、含鋁金屬或其它導電金屬，其中具有寬度wfgP1及寬度wfgN1之第一浮動閘極737位在在P型鰭733上方；及
(5)一第二浮動閘極(floating gate)739橫向延伸超過場氧化物729，並從N型鰭724在平行於第一浮動閘極737的第二方向上穿過至P型鰭733，其中第二浮動閘極739之寬度wfgP2位於N型鰭724上方及第二浮動閘極739之寬度wfgN2位在P型鰭733上方，其中位在P型鰭733上方的每一寬度wfgN1及wfgN2可大於或等於位在N型鰭724上方的每一寬度wfgP1及wfgP2，位在P型鰭733上方的寬度wfgN1及wfgN2可大致上相等，而位在N型鰭724上方的寬度wfgP1及wfgP2可大致上相等，而位在P型鰭733上方的寬度wfgN1及wfgN2可相對於N型鰭724上方的每一寬度wfgP1及wfgP2的1至10倍之間或介於1.5倍至5倍之間，例如，P型鰭733上方的寬度wfgN1及wfgN2為N型鰭724上方的每一寬度wfgP1及wfgP2的2倍，其中位在P型鰭733上方的寬度wfgN1及wfgN2及位在N型鰭724上方的每一寬度wfgP1及wfgP2可介於1至25nm之間。
(6)提供一第一閘極氧化物738(例如是氧化矽、含鉿氧化物、含鋯氧化物或含鈦氧化物)從N型鰭724至P型鰭733並在第二方向上延伸形成在場氧化物729上，且位在第一浮動閘極737與N型鰭724之間、位在第一浮動閘極737與P型鰭733之間及位在第一浮動閘極737與場氧化物729之間，其中第一閘極氧化物738具有一厚度介於1nm至5nm之間。
(7)提供一第二閘極氧化物741(例如是氧化矽、含鉿氧化物、含鋯氧化物或含鈦氧化物)從N型鰭724至P型鰭733並橫向以該第二方向延伸形成在場氧化物729上，且位在第二浮動閘極739與N型鰭724之間、位在第二浮動閘極739與P型鰭733之間、及位在第二浮動閘極739與場氧化物729之間，其中第二閘極氧化物741具有一厚度介於1nm至5nm之間。
另外，第5C圖為本發明實施例第4類型非揮發性記憶體(NVM)單元的另一結構，第5C圖與第5B圖相同數字的元件，其元件規格及說明可參考第5B圖所揭露之規格及說明，第5B圖與第5C圖之間之差異如下所示，如第5C圖所示，多個相互平行的P型鰭733(其揭露說明可參考P型鰭733的揭露說明)且垂直凸出P型阱732上，其中每一P型鰭733大致上具有相同的高度h1fP介於10nm至200nm之間，及大致上具有相同的寬度w1fP介於1nm至100之間，其中複數P型鰭733的組合可用於N型鰭式場效電晶體(FinFET)，N型鰭724與N型鰭724旁邊的P型鰭733之間具有一距離s11可介於100nm與2000nm之間，二相鄰P型鰭733之間的距離s14介於2nm 至200nm之間，P型鰭733的數目可介於1個至10個之間，在本實施例中例如為2個，每一第一及第二浮動閘極737及739可從N型鰭724至P型鰭733橫向延伸橫跨在場氧化物729上。
第一浮動閘極737具有一總面積A14垂直地位在P型鰭733上方，而總面積A15垂直地位在N型鰭724上方，而該第二浮動閘極739具有一總面積A16垂直地位在P型鰭733上方，而總面積A17垂直地位在N型鰭727上方，總面積A14可大於或等於總面積A15及大於或等於總面積A17，總面積A16可大於或等於總面積A15及大於或等於總面積A17，其總面積A14可大於或等於總面積A15的1倍至10倍或1.5位至5倍，例如等於2倍的總面積A15，及總面積A14可等於介於1至10倍之間或介於1.5倍至5倍之間的總面積A17，例如等於2倍的總面積A17，總面積A16可大於或等於總面積A15的1倍至10倍或1.5位至5倍，例如等於2倍的總面積A15，及總面積A16可等於介於1至10倍之間或介於1.5倍至5倍之間的總面積A17，例如等於2倍的總面積A17，其中總面積A14可介於1至2500nm2，而總面積A15可介於1至2500nm2，而總面積A16可介於1至2500nm2，而總面積A17可介於1至2500nm2。
或者，如第5A圖至第5C圖所示，第一P型金屬氧化物半導體(MOS)電容742可經由FINFET技術形成，其中係形成第一浮動閘極737、N型鰭724及介於第一浮動閘極737與N型鰭724之間的第一閘極氧化物738，其中該P-MOS電容742包括摻雜有N型雜質或原子二個N+部分在第一閘極氧化物738相對二側之N型鰭724中，例如砷或磷原子，第二P型金屬氧化物半導體(MOS)電容743可經由FINFET技術形成，其中係形成第二浮動閘極739、N型鰭724及介於第二閘極氧化物741與N型鰭724之間的第二閘極氧化物739，其中該P-MOS電容742包括摻雜有N型雜質或原子二個N+部分在第二閘極氧化物741相對二側之N型鰭724中，例如砷或磷原子，在每一該第一及第二P型金屬氧化物半導體(MOS)電容742及743的二N+部分中的N型雜質或原子濃度可大於N型阱723的濃度。
如第5A圖至第5B圖所示，第一N型金屬氧化物半導體(MOS)電晶體744可經由FINFET技術形成，其中係形成第一浮動閘極737、P型鰭733及介於第一浮動閘極737與P型鰭733之間的第一閘極氧化物738，其中該N-MOS電晶體744包括摻雜有N型雜質或原子二個N+部分在第一閘極氧化物738相對二側之P型鰭733中，例如砷或磷原子，第二N型金屬氧化物半導體(MOS)電晶體745可經由FINFET技術形成，其中係形成第二浮動閘極739、P型鰭733及介於第二閘極氧化物741與P型鰭733之間的第二閘極氧化物739，其中該N-MOS電晶體745包括 摻雜有N型雜質或原子二個N+部分在第二閘極氧化物741相對二側之P型鰭733中，例如砷或磷原子，在每一該第一及第二N型金屬氧化物半導體(MOS)電晶體744及745的二N+部分中的N型雜質或原子濃度可大於N型阱723的濃度。
或者，如第5A圖及第5C圖所示，第一N型金屬氧化物半導體(MOS)電晶體744可經由FINFET技術形成，其中係形成第一浮動閘極737、複數P型鰭733及介於第一浮動閘極737與P型鰭733之間的第一閘極氧化物738，其中該N-MOS電晶體744包括摻雜有N型雜質或原子二個N+部分在第一閘極氧化物738相對二側之每一P型鰭733中，例如砷或磷原子，第二N型金屬氧化物半導體(MOS)電晶體745可經由FINFET技術形成，其中係形成第二浮動閘極739、複數P型鰭733及介於第二閘極氧化物741與複數P型鰭733之間的第二閘極氧化物739，其中該N-MOS電晶體745包括摻雜有N型雜質或原子二個N+部分在第二閘極氧化物741相對二側之每一P型鰭733中，例如砷或磷原子，在每一該第一及第二N型金屬氧化物半導體(MOS)電晶體744及745的二N+部分中的N型雜質或原子濃度可大於N型阱723的濃度。
第5D圖為本發明實施例第3種類型非揮發性記憶體(NVM)單元的另一結構示意圖，如第5D圖所示，第4類型非揮發性記憶體(NVM)單元721可形成在一P型或N型P型矽半導體基板2(例如是矽基板)上，在此實施例，第4類型非揮發性記憶體(NVM)單元721可提供一P型矽P型矽半導體基板2耦接參考接地一Vss電壓，此第4類型的非揮發性記憶體(NVM)單元721可包括：
(1)在P型矽半導體基板2形成具有一N型阱723，其中N型阱723可具有一深度d1wN介於0.3微米(μm)至5μm之間，及一寬度w1wN介於50奈米(nm)至1μm之間，其中N型擴散區域728係位在頂部表面在N型阱723中。
(2)在P型矽半導體基板2形成具有一P型阱(well)732其中P型阱732可具有一深度d1wP介於0.3微米(μm)至5μm之間，及一寬度w1wP介於50奈米(nm)至1μm之間，其中P型擴散區域734係位在頂部表面在P型阱732中。
(3)一場氧化物725在P型阱735及在N型阱726上且在P型矽半導體基板2上方，其中N型阱726之N型條區域727沒有被場氧化物725覆蓋，其中P型阱735的P型條區域736沒有被場氧化物725覆蓋，其中N型條區域727以第一方向延伸且其寬度w1sN介於20nm至200nm之 間，而P型條區域736以第一方向延伸且平行於N型條區域727，其寬度w1sP介於40nm至400nm之間，其中寬度w1sP可等於寬度w1sN約1至5倍或介於1.5至3倍之間，其中介於N型條區域727與P型條區域736之間的空間距離介於40至1000nm之間。
(4)一第一浮動閘極737橫向以一第二方向上(大致上與第一方向垂直)延伸超過場氧化物725，並從N型條區域727穿過至P型條區域736，其中第一浮動閘極737例如是多晶矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭、含銅金屬、含鋁金屬或其它導電金屬，其中具有寬度w1fg介於20nm至500nm之間；及
(5)一第二浮動閘極(floating gate)739橫向延伸超過場氧化物725，並從N型條區域727在平行於第一浮動閘極737的第二方向上穿過至P型條區域736，其中第二浮動閘極739之寬度w2fg介於20nm至500nm之間。
(6)提供一第一閘極氧化物738(例如是氧化矽、含鉿氧化物、含鋯氧化物或含鈦氧化物)從N型條區域727至P型條區域736並在第二方向上延伸形成在場氧化物725上，且位在第一浮動閘極737與N型條區域727之間、位在第一浮動閘極737與P型條區域736之間及位在第一浮動閘極737與場氧化物725之間，其中第一閘極氧化物738具有一厚度介於1nm至15nm之間。
(7)提供一第二閘極氧化物741(例如是氧化矽、含鉿氧化物、含鋯氧化物或含鈦氧化物)從N型條區域727至P型條區域736並橫向以該第二方向延伸形成在場氧化物725上，且位在第二浮動閘極739與N型條區域727之間、位在第二浮動閘極739與P型條區域736之間、及位在第二浮動閘極739與場氧化物725之間，其中第二閘極氧化物741具有一厚度介於1nm至15nm之間。
如第5A及第5D圖所示，第一P型金屬氧化物半導體(MOS)電容742可經由平面MOSFET技術形成，其中係形成第一浮動閘極737、N型擴散區域728及介於第一浮動閘極737與N型擴散區域728之間的第一閘極氧化物738，其中該P-MOS電容742包括摻雜有N型雜質或原子二個N+部分在第一閘極氧化物738相對二側之N型擴散區域728中，例如砷或磷原子，第二P型金屬氧化物半導體(MOS)電容743可經由平面MOSFET技術形成，其中係形成第二浮動閘極739、N型擴散區域728及介於第二閘極氧化物741與N型擴散區域728之間的第二閘極氧化 物739，其中該N-MOS電容743包括摻雜有N型雜質或原子二個N+部分在第二閘極氧化物741相對二側之N型擴散區域728中，例如砷或磷原子，在每一該第一及第二P型金屬氧化物半導體(MOS)電容742及743的二N+部分中的N型雜質或原子濃度可大於N型阱723的濃度。
如第5A及第5D圖所示，第一N型金屬氧化物半導體(MOS)電晶體744可經由平面MOSFET技術形成，其中係形成第一浮動閘極737、P型擴散區域734及介於第一浮動閘極737與P型擴散區域734之間的第一閘極氧化物738，其中該N-MOS電晶體744包括摻雜有N型雜質或原子二個N+部分在第一閘極氧化物738相對二側之P型擴散區域734中，例如砷或磷原子，第二N型金屬氧化物半導體(MOS)電晶體745可經由平面MOSFET技術形成，其中係形成第二浮動閘極739、P型擴散區域734及介於第二閘極氧化物741與P型擴散區域734之間的第二閘極氧化物739，其中該N-MOS電晶體745包括摻雜有N型雜質或原子二個N+部分在第二閘極氧化物741相對二側之P型擴散區域734中，例如砷或磷原子，在每一該第一及第二N型金屬氧化物半導體(MOS)電晶體744及745的二N+部分中的N型雜質或原子濃度可大於N型阱723的濃度。
因此，如第5A圖至第5D圖所示，每一第一及第二N型MOS電晶體744及745的電容大於或等於每一第一及第二P-MOS電容742及743，以及大於或等於N-MOS電晶體750，該第一及第二P型MOS電晶體744及745的電容可等於第一及第二P-MOS電容742及743約介於1至10倍之間或介於1.5倍至5倍之間，例如，第一及第二P型MOS電晶體744及745的電容可等於2倍的第一及第二P-MOS電容742及743，第一及第二N型MOS電晶體744及745的電容可介於0.1aF至10fF之間，及第一及第二P型MOS電晶體742及743的電容可介於0.1aF至10fF之間。
如第5A圖至第5D圖所示，該第一浮動閘極737耦接第一型P-MOS電容742的閘極端至第一N型MOS電晶體744的閘極端，彼此耦接的第一浮動閘極737被配置在其中捕獲電子，該第二浮動閘極739耦接第二P型MOS電容743的閘極端至第二N型MOS電晶體745的閘極端，彼此耦接的第二浮動閘極739被配置在其中捕獲電子，每一第一及第二P型MOS電容742及743用以配置形成具有二相對端點的一通道，其中一端點耦接節點N2至其N型阱723，第一N型MOS電晶體744用以配置形成具有二相對端點的一通道，其中一端點耦接節點N3，而其它端點耦接至節點N0，第二N型MOS電晶體745用以配置形成具有二相對端點的一通道，其中一端點耦接節點N4，而其它端點耦接至節點N0。
如第5A圖至第5D圖所示，當第一及第二浮動閘極737及739開始抺除時，(1)節點N2可切換耦接至抺除電壓VEr，(2)節點N4可切換耦接至接地參考電壓Vss，(3)節點N3可切換耦接至接地參考電壓Vss，(4)節點N0可切換耦接至接地參考電壓Vss，(5)P型阱732可切換耦接至接地參考電壓Vss。因此P型MOS電容742的閘極電容小於第一N型MOS電晶體744的閘極電容，介於第一浮動閘極737與節點N2之間的電壓差大到足以引起電子隧穿，所以困在第一浮動閘極737中的電子可隧穿第一閘極氧化物738至節點N2，因此第一浮動閘極737之邏輯值可被抺除成”1”，而第二P型MOS電容743的閘極電容小於第二N型MOS電晶體745的閘極電容，介於第二浮動閘極739與節點N2之間的電壓差大到足以引起電子隧穿，所以困在第二浮動閘極739中的電子可隧穿第二閘極氧化物741至節點N2，因此第二浮動閘極739之邏輯值可被抺除成”1”。
如第5A圖至第5D圖所示，在第四型非揮發性記憶體單元721被抺除邏輯值後，第一浮動閘極737可充電至邏輯值”1”，以導通第一N型MOS電晶體744，而第二浮動閘極739可充電至邏輯值”1”，以導通第二N型MOS電晶體745，在此情況下，當第四型非揮發性記憶體單元721進行編程以使邏輯值變”0”，(1)節點N2可切換耦接至編程電壓VPr，(2)節點N4可切換為浮空狀態(floating)，(3)節點N3可切換耦接至接地參考電壓Vss，(4)節點N4可切換耦接至編程電壓VPr，及(5)P型阱732可切換耦接至地參考電壓Vss，因此電子從節點N3經由第一N型電晶體744的通道通過至節點N0，其中包括一些熱電子經由第一閘極氧化物738注入至第一浮動閘極737中，以困在第一浮動閘極737中，所以第一浮動閘極737可被編程成邏輯值”0”。
如第5A圖至第5D圖所示，當第四型非揮發性記憶體單元721被編程成邏輯值”1”時，(1)節點N2可切換耦接至編程電壓VPr，(2)節點N4可切換耦接至接地參考電壓Vss，(3)節點N3可切換為空狀態(floating)，(4)節點N0可切換耦接至編程電壓VPr，及(5)P型阱732可切換耦接至接地參考電壓Vss，因此電子可從節點N4經由第二N型電晶體745的通道通過至節點N0，其中包括一些熱電子經由第二閘極氧化物739注入至第二浮動閘極739中，以困在第二浮動閘極739中，所以第二浮動閘極739可被編程成邏輯值”0”。
如第5A圖至第5D圖所示，第四型非揮發性記憶體單元721操作時，(1)節點N2可切換耦接至電源供應電壓Vcc，(2)節點N4可切換耦接至接地參考電壓Vss，(3)節點N3可切換耦接至電源供應電壓Vcc，(4)節點N0切換作為第四型非揮發性記憶體單元721的輸出點，及 (5)P型732可切換耦接至接地參考電壓Vss，當第一浮動閘極737之邏輯值可編程至”0”及第二浮動閘極739可充電至邏輯值”1”，第一N型MOS電晶體744可關閉而第二N型MOS電晶體745可開啟導通，經由第二N型MOS電晶體745的通道耦接節點N4至節點N0，因此位在節點N0處，第四型非揮發性記憶體單元721的資料輸出的邏輯值為”0”，當第一浮動閘極737可充電而使邏輯值為”1”，而第二浮動閘極739的邏輯值可編程為”0”，而第二N型MOS電晶體745可被關閉，使第一N型MOS電晶體744可開啟導通，經由第一N型MOS電晶體744的通過耦接節點N3至節點N0，所以位在節點N0處，第四型非揮發性記憶體單元721的資料輸出的邏輯值為”1”。
V.第五型非揮發性記憶體單元
或者，第6A圖為本發明實施例中的第五型非揮發性記體單元電路示意圖，第6B圖為本發明實施例中的第五型非揮發性記體單元結構示意圖，在此實施例中，在第6A圖及第6B圖中的第五型非揮發性記體單元760結構係類於第4A圖及第4B圖中的第三型非揮發性記體單元700結構，其中第五型非揮發性記體單元760與第三型非揮發性記體單元700差異處如下所示，在第6B圖中與第4B圖中相同元件號碼，可參考第4B圖中的元件說明，如第6A圖及第6B圖所示，浮動閘極710的寬度wfgP2可大於或等於浮動閘極710的寬度wfgP1及大於或等於浮動閘極710的寬度wfgN1，位在N型鰭707上方的寬度wfgP2可為P型鰭708上方寬度wfgN1 1倍至10倍之間或1.5倍至5倍之間，例如等於2倍P型鰭708上方寬度wfgN1，及N型鰭707上的寬度wfgP2可等於1倍至10倍或1.5倍至5倍N型鰭704上的寬度wfgP1，例如等於2倍N型鰭704上方寬度wfgP1，其中N型鰭704上方寬度wfgP1介於1nm至25nm之間，P型鰭708上方寬度wfgN1介於1nm至25nm之間，而N型鰭707上方寬度wfgP2介於1nm至25nm之間。
或者，複數N型鰭(其每一規格說明可參考至N型鰭707)相互平行排列設置並凸出於N型阱706，其中每一N型鰭707的高度h2fN可大致上等於10nm至200nm之間且其寬度w2fN可大致上等於1nm至100nm之間，其中複數N型鰭707的組合可用於P型鰭式場效電晶體(FinFET)，如第6C圖所示，第6C圖為本發明第五型非揮性記憶體單元的另一結構示意圖，P型鰭708與其中之一N型鰭707旁邊的P型鰭708之間具有一距離s4可介於100nm與2000nm之間，二相鄰N型鰭707之間的距離s7介於2nm至200nm之間，N型鰭707的數目可介於1個至10個之間，在本實施例中例如為2個，浮動閘極710可從N型鰭704至N型鰭707橫向延伸橫跨超過P型鰭708而位在場氧化物709上，其中浮動閘極710具有一總面積A8垂直地位在N型鰭707上方，而總面 積A8大於或等於總面積A9並垂直地位在P型鰭708上方，且總面積A8大於或等於總面積A10且位在N型鰭704上方，其中總面積A8可大於或等於總面積A9的1倍至10倍或1.5位至5倍，例如等於2倍的總面積A9，總面積A8可大於或等於總面積A10的1倍至10倍或1.5位至5倍，例如等於2倍的總面積A10，其中總面積A8可介於1至2500nm2，而總面積A9可介於1至2500nm2，而總面積A10可介於1至2500nm2。
如第6A至第6C圖所示，第一P型金屬氧化物半導體(MOS)電晶體730可經由FINFET技術形成，其中係經由介於浮動閘極710與N型鰭704之間的浮動閘極710、N型鰭704及閘極氧化物711提供，其中該P-MOS電晶體730包括摻雜有P型雜質或原子二個P+部分在閘極氧化物711相對二側之N型鰭704中，例如硼原子，在第一P型金屬氧化物半導體(MOS)電晶體730的二側P+部分中的P型雜質或原子的濃度可大於P型阱716的濃度。
如第6A及第6B圖所示，第二P型金屬氧化物半導體(MOS)電晶體740可經由FINFET技術形成，其中係經由介於浮動閘極710與N型鰭707之間的浮動閘極710、N型鰭707及閘極氧化物711提供，其中該P-MOS電晶體740包括摻雜有P型雜質或原子二個P+部分在閘極氧化物711相對二側之N型鰭707中，例如硼原子，在第二P型金屬氧化物半導體(MOS)電晶體740的二側P+部分中的P型雜質或原子的濃度可大於P型阱716的濃度。
或者，如第6A及第6C圖所示，第二P型金屬氧化物半導體(MOS)電晶體740可經由FINFET技術形成，其中係經由介於浮動閘極710與複數N型鰭707之間的浮動閘極710、複數N型鰭707及閘極氧化物711提供，其中該P-MOS電晶體740包括摻雜有P型雜質或原子二個P+部分在閘極氧化物711相對二側之N型鰭707中，例如硼原子，在第二P型金屬氧化物半導體(MOS)電晶體740的二側P+部分中的P型雜質或原子的濃度可大於P型阱716的濃度。
如第6A至第6C圖所示，N型金屬氧化物半導體(MOS)電晶體750可經由FINFET技術形成，其中係經由介於浮動閘極710與複數P型鰭708之間的浮動閘極710、複數P型鰭708及閘極氧化物711提供，其中該P-MOS電晶體750包括摻雜有N型雜質或原子二個N+部分在閘極氧化物711相對二側之P型鰭708中，例如砷或磷原子，在N型金屬氧化物半導體(MOS)電晶體750的二側N+部分中的N型雜質或原子的濃度可大於N型阱703及706每個的濃度。
因此，如第6A圖至第6C圖所示，該第二P型MOS電晶體730的電容大於或等於第一P-MOS電晶體730，以及大於或等於N-MOS電晶體750，該第二P型MOS電晶體730的電容可等於第一P-MOS電晶體730約介於1至10倍之間或介於1.5倍至5倍之間，例如，第二P型MOS電晶體730的電容可等於2倍的N型MOS電晶體750，該N型MOS電晶體750的電容可介於0.1aF至10fF之間，及第一P型MOS電晶體730的電容可介於0.1aF至10fF之間，而第二P型MOS電晶體740的電容可介於0.1aF至10fF之間。
如第6A圖至第6C圖所示，當浮動閘極710被抺除時，(1)節點N2可被切換耦接至接地參考電壓Vss，(2)節點N4可切換耦接至接地參考電壓，(3)節點N3可切換耦接至抺除電壓VEr，及(4)節點N0可切換成浮空狀態，因此，第一P型MOS電晶體730的閘極電容係小於第2型P-MOS電晶體740與N型MOS電晶體750的閘極電容總合，浮動閘極710與節點N3之間的電壓差足夠大到引起電子隧穿，因此困在浮動閘極710中的電子可隧穿閘極氧化物711至節點N3，所以浮動閘極710之邏輯值可被抺除至”1”。
如第6A圖至第6C圖所示，在第四型非揮發性記憶體單元760被抺除後，浮動閘極710可被充電至邏輯值”1”，以導通N-MOS電晶體750並且關閉第1型P-MOS電晶體730及第2型P-MOS電晶體740，在此條件下，當浮動閘極710被編程時，(1)節點N2可被切換耦接至編程電壓VPr，(2)節點N4可切換耦接至接地參考電壓，(3)節點N3可切換耦接至編程電壓VPr，及(4)節點N0可切換成浮空狀態，因此，N-MOS電晶體750的閘極電容係小於第1型P-MOS電晶體730與第2型P-MOS電晶體740的閘極電容總合，浮動閘極710與節點N4之間的電壓差足夠大到引起電子隧穿，因此在浮動閘極710中困住的電子可隧穿閘極氧化物711至節點N4，被困住在浮動閘極710中，所以浮動閘極710之邏輯值可被編程至”0”。
如第6A圖至第6C圖所示，在操作第五型非揮發性記憶體單元760時，(1)節點N2可被切換耦接介於電源供應電壓Vcc與接地參考電壓Vss之間的一電壓，例如是電源供應電壓Vcc、接地參考電壓Vss或是一半的電源供應電壓Vcc，或切換為浮動狀態，(2)節點N4可切換耦接至接地參考電壓Vss，(3)節點N3可切換耦接至電源供應電壓Vcc，及(4)節點N0可切換作為第五型非揮發記憶體單元760的一輸出點，當浮動閘極710充電而將邏輯值變成”1”時，該第1型P-MOS電晶體730可被關閉而N-MOS電晶體750可被導通經由N-MOS電晶體750的通道耦接節點N4至節點N0，因此第五型非揮發記憶體單元760位在節點N0上的資料輸出邏輯值 為”0”，當浮動閘極710被放電使邏輯值變為”0”時，該第1型P-MOS電晶體730可開啟而N-MOS電晶體750可被關閉，以經由第1型P-MOS電晶體730的通道耦接節點N3至節點N0，因此第五型非揮發記憶體單元760位在節點N0上的資料輸出之邏輯值可以是”1”。
VI.第六型非揮發性記憶體單元
第7A圖為本發明一實施例中的第6類型非揮發性記憶體(NVM)單元之電路圖說明，第7B圖為本發明實施例第3種類型非揮發性記憶體(NVM)單元的結構示意圖，如第7A圖及第7B圖所示，第6類型非揮發性記憶體(NVM)單元800可形成在一P型或N型P型矽半導體基板2(例如是矽基板)上，在此實施例，第6類型非揮發性記憶體(NVM)單元800可提供一P型矽半導體基板2耦接參考接地一Vss電壓，此第6類型的非揮發性記憶體(NVM)單元800可包括：
(1)在P型矽半導體基板2形成具有一N型阱803的一N型條802及N型鰭804垂直地凸出於N型阱803的頂部表面，其中N型阱803可具有一深度d3wN介於0.3微米(μm)至5μm之間，及一寬度w3wN介於50奈米(nm)至1μm之間，而N型鰭804具有一高度h3fN介於10nm至200nm之間，及一寬度w3fN介於1nm至100nm之間。
(2)在P型矽半導體基板2形成具有一P型阱(well)811的一第一P型條812及P型鰭805垂直地凸出於P型阱811且延著第一方向水平與N型鰭804平行延伸，其中P型阱811可具有一深度d2wP介於0.3微米(μm)至5μm之間，及一寬度w2wP介於50奈米(nm)至1μm之間，而P型鰭805具有一高度h2fP介於10nm至200nm之間，及一寬度w2fP介於1nm至100nm之間，其中N型鰭804與P型鰭805之間具有一距離s8介於100nm至2000nm之間。
(3)在P型矽半導體基板2形成具有一P型阱(well)813的一第二P型條814及P型鰭806垂直地凸出於P型阱813且延著第一方向水平與N型鰭804及P型鰭805平行延伸，其中P型阱813可具有一深度d3wP介於0.3微米(μm)至5μm之間，及一寬度w3wP介於50奈米(nm)至1μm之間，而P型鰭806具有一高度h3fP介於10nm至200nm之間，及一寬度w3fP介於1nm至100nm之間，其中P型鰭805與806之間具有一距離s9介於100nm至2000nm之間。
(4)一場氧化物807在P型阱811、813及在N型阱803上且在P型矽半導體基板2上方，此場氧化物807例如是氧化矽，其中場氧化物807可具有一厚度to介於20nm至500nm之間。
(5)一浮動閘極808橫向以一第二方向上(大致上與第一方向垂直)延伸超過場氧化物807，並從N型條802的N型鰭804穿過P型鰭805至P型鰭806，其中浮動閘極808例如是多晶矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭、含銅金屬、含鋁金屬或其它導電金屬，其中在P型鰭806上方之浮動閘極808之寬度wfgN3大於在P型鰭805上方之寬度wfgN2，以及大於N型條802的N型鰭804上方之寬度wfgP3，其中P型鰭806上方的寬度wfgN3可為P型鰭805上方寬度wfgN2約1倍至10倍之間或1.5倍至5倍之間，例如等於2倍P型鰭805上方寬度wfgN2，及P型鰭806上的寬度wfgN3可等於1倍至10倍或1.5倍至5倍N型條802的N型鰭804上的寬度wfgP3，例如等於2倍N型條802之N型鰭804上方寬度wfgP3，其中N型條802之N型鰭804上方寬度wfgP3介於1nm至25nm之間，P型鰭805上的寬度wfgN2介於1nm至25nm之間，及P型鰭806上方寬度wfgN3介於1nm至25nm之間；及
(7)一閘極氧化物809(例如是氧化矽、含鉿氧化物、含鋯氧化物或含鈦氧化物)從N型條802之N型鰭804至P型鰭806並橫向以該第二方向延伸且橫跨在P型鰭805形成在場氧化物807上，且位在第二浮動閘極808與N型鰭804之間、位在浮動閘極808與P型鰭805之間、位在浮動閘極808與P型鰭806、及位在浮動閘極808與場氧化物807之間，其中閘極氧化物809具有一厚度介於1nm至5nm之間。
另外，第7C圖為本發明實施例第6類型非揮發性記憶體(NVM)單元的另一結構，第7C圖與第7B圖相同數字的元件，其元件規格及說明可參考第7B圖所揭露之規格及說明，第7B圖與第7C圖之間之差異如下所示，如第7C圖所示，位在P型鰭806上方的浮動閘極808的寬度wfgN3可大致上等於位在P型鰭805上方浮動閘極808的寬度wfgN2及位在N型條802的N型鰭804上方的浮動閘極808的寬度wfgP3，該N型條802的N型鰭804上方的寬度wfgP3可介於1至25nm之間，位在P型鰭805上方的寬度wfgN2可介於1至25nm之間，及位在P型鰭806上方的寬度wfgN3可介於1至25nm之間。
或者，第7D圖為本發明實施例中的第六型非揮發性記體單元另一結構示意圖，在第7D圖中與第7B圖中相同元件號碼，可參考第7B圖中的元件說明，其中第7B圖中的電路與第7D圖中之電路差異處如下所示，如第7D圖所示，複數P型鰭(其每一規格說明可參考至P型鰭806)相互平行排列設置並凸出於P型阱813，其中每一P型鰭806的高度h3fP可大致上等於10nm至200nm之間且其寬度w3fP可大致上等於1nm至100nm之間，其中複數P型鰭806的組合可 用於N型鰭式場效電晶體(FinFET)，P型鰭805與其中之一P型鰭806旁邊的P型鰭805之間具有一距離s49可介於100nm與2000nm之間，二相鄰P型鰭806之間的距離s10介於2nm至200nm之間，P型鰭806的數目可介於1個至10個之間，在本實施例中例如為2個，浮動閘極808可從N型鰭804至第二P型鰭806橫向延伸橫跨超過P型鰭805而位在場氧化物807上，其中浮動閘極808具有一總面積A11垂直地位在P型鰭806上方，而總面積A11大於或等於總面積A12並垂直地位在P型鰭805上方，且總面積A11大於或等於總面積A13且位在N型鰭804上方，其中總面積A11可大於或等於總面積A12的1倍至10倍或1.5位至5倍，例如等於2倍的總面積A12，總面積A11可大於或等於總面積A13的1倍至10倍或1.5位至5倍，例如等於2倍的總面積A13，其中總面積A11可介於1至2500nm2，而總面積A9可介於1至2500nm2，而總面積A13可介於1至2500nm2。
如第7A至第7D圖所示，P型金屬氧化物半導體(MOS)電晶體830可經由FINFET技術形成，其中係經由介於浮動閘極808與N型鰭804之間的浮動閘極808、N型鰭804及閘極氧化物809提供，其中該P-MOS電晶體830包括摻雜有P型雜質或原子二個P+部分在閘極氧化物809相對二側之N型鰭804中，例如硼原子，在P型金屬氧化物半導體(MOS)電晶體830的二側P+部分中的P型雜質或原子的濃度可大於P型阱811及813的濃度。
如第7A圖至第7D圖所示，第一N型金屬氧化物半導體(MOS)電晶體850可經由FINFET技術形成，其中係經由介於浮動閘極808與P型鰭805之間的浮動閘極808、P型鰭805及閘極氧化物809提供，其中該第一N型MOS電晶體850包括摻雜有N型雜質或原子二個N+部分在閘極氧化物809相對二側之P型鰭805中，例如砷或磷原子，在第一N型金屬氧化物半導體(MOS)電晶體850的二側N+部分中的N型雜質或原子的濃度可大於N型阱803的濃度。
如第7A圖至第7C圖所示，第二N型金屬氧化物半導體(MOS)電晶體840可經由FINFET技術形成，其中係經由介於浮動閘極808與P型鰭806之間的浮動閘極808、P型鰭806及閘極氧化物809提供，其中該第二N型MOS電晶體840包括摻雜有N型雜質或原子二個N+部分在閘極氧化物809相對二側之P型鰭806中，例如砷或磷原子，在第二N型金屬氧化物半導體(MOS)電晶體840的二側N+部分中的N型雜質或原子的濃度可大於N型阱803的濃度。
或者，如第7A圖及第7D圖所示，第二N型金屬氧化物半導體(MOS)電晶體840可經由FINFET技術形成，其中係經由介於浮動閘極808與複數P型鰭806之間的浮動閘極808、複數P型鰭806及閘極氧化物809提供，其中該第二N型MOS電晶體840包括摻雜有N型雜質或 原子二個N+部分在閘極氧化物809相對二側之每一P型鰭806中，例如砷或磷原子，在第二N型金屬氧化物半導體(MOS)電晶體840的二側N+部分中的N型雜質或原子的濃度可大於N型阱803的濃度。
因此，如第7A圖至第7D圖所示，該第二N型MOS電晶體840的電容大於或等於第一N型MOS電晶體850，以及大於或等於P-MOS電晶體830，該第二N型MOS電晶體840的電容可等於第一N型MOS電晶體850約介於1至10倍之間或介於1.5倍至5倍之間，例如，第二N型MOS電晶體840的電容可等於第一N型MOS電晶體850的2倍，第二N型MOS電晶體840的電容可等於P-MOS電晶體830約介於1至10倍之間或介於1.5倍至5倍之間，例如，第二N型MOS電晶體840的電容可等於P-MOS電晶體830的2倍，該第一N型MOS電晶體850的電容可介於0.1aF至10fF之間，及第一N型MOS電晶體840的電容可介於0.1aF至10fF之間，而P型MOS電晶體830的電容可介於0.1aF至10fF之間。
如第7A圖至第7D圖所示，浮動閘極808耦接第一N型MOS電晶體850的閘極端、第二N型MOS電晶體840的閘極端及P型MOS電晶體830的閘極端被配置在其中捕獲電子，該P型MOS電晶體830用以形成具有相對二端點的一通道，其一端耦接節點N3至N型阱803，而另一端耦接節點N0，第一N型MOS電晶體850用以形成具有相對二端點的一通道，其一端耦接節點N4至P型阱811，而另一端耦接節點N0，第二N型MOS電晶體840用以形成具有相對二端點的一通道，其一端耦接節點N4至P型阱813，而另一端耦接節點N2。
如第7A圖至第7D圖所示，當浮動閘極808被抺除時，(1)節點N3可切換耦接至抺除電壓VEr；(2)節點N2可被切換耦接至接地參考電壓Vss，(3)節點N4可切換耦接至接地參考電壓，(3)節點N3可切換耦接至抺除電壓VEr，及(4)節點N0可切換成浮空狀態，因此，P型MOS電晶體830的閘極電容係小於第一及第二N型-MOS電晶體850及840的閘極電容總合，浮動閘極808與節點N3之間的電壓差足夠大到引起電子隧穿，因此困在浮動閘極808中的電子可隧穿閘極氧化物809至節點N3，所以浮動閘極808之邏輯值可被抺除至”1”。
如第7A圖至第7D圖所示，在第六型非揮發性記憶體單元800被抺除後，浮動閘極808可被充電至邏輯值”1”，以導通第一及第二N型-MOS電晶體850及840並且關閉P型MOS電晶體830，在此條件下，當浮動閘極808被編程時，(1)節點N3可被切換耦接至編程電壓VPr，(2)節點N2可切換耦接至編程電壓VPr；(3)節點N4可切換耦接至接地參考電壓，及(4)節 點N0可切換成浮空狀態，因此，電子從節點N4經由第二N型MOS電晶體840的通道通過至節點N2，其中可包括一些熱電子經由閘極氧化物809跳躍或注入至浮動閘極808中，而被困在浮動閘極808中，所以浮動閘極808之邏輯值可被編程至”0”。
如第7A圖至第7D圖所示，在操作第六型非揮發性記憶體單元800時，(1)節點N2可被切換為浮動狀態，(2)節點N4可切換耦接至接地參考電壓Vss，(3)節點N3可切換耦接至電源供應電壓Vcc，及(4)節點N0可切換作為第六型非揮發記憶體單元800的一輸出點，當浮動閘極808充電而將邏輯值變成”1”時，該P-MOS電晶體830可被關閉而第一N型MOS電晶體850可被導通經由第一N型MOS電晶體850的通道耦接節點N4至節點N0，因此第六型非揮發記憶體單元800位在節點N0上的資料輸出邏輯值為”0”，當浮動閘極808被放電使邏輯值變為”0”時，該第1型P-MOS電晶體830可開啟而第一N型MOS電晶體850可被關閉，以經由P型MOS電晶體830的通道耦接節點N3至節點N0，因此第六型非揮發記憶體單元800位在節點N0上的資料輸出之邏輯值可以是”1”。
VII.第七型非揮發性記憶體單元的第一型式
如第8A圖至第8C圖為本發明實施例用於半導體晶片的電阻式隨機存取記憶體(resistive random access memories,RRAM)單元的各種結構示意圖，如第8A圖所示，用於標準商業化FPGA IC晶片200的一半導體晶片100，該半導體晶片100包括複數電阻式隨機存取記憶體870，形成在其P型矽半導體基板2上的一RRAM層869中，且RRAM層869在半導體晶片100之第一交互連接線結構(first interconnection scheme,FISC)20中且在保護層14下方，位在第一交互連接線結構(FISC)20中及位在RRAM層869與P型矽半導體基板2之間的交互連接線金屬層6可耦接電阻式隨機存取記憶體870至位在P型矽半導體基板2上的複數半導體元件4，位在第一交互連接線結構(FISC)20內且位在保護層14與RRAM層869之間的交互連接線金屬層6可耦接電阻式隨機存取記憶體870至半導體晶片100的外部電路，且其線距(Line pitch)小於0.5微米，位在第一交互連接線結構(FISC)20內且位在RRAM層869上方的每一交互連接線金屬層6之厚度例如大於第一交互連接線結構(FISC)20內且位在RRAM層869下方的每一交互連接線金屬層6的厚度，對於P型矽半導體基板2、半導體元件4、交互連接線金屬層6及保護層14的詳細說明可參考第26圖之說明及圖示。
如第8A圖所示，每一電阻式隨機存取記憶體870中之RRAM層869可具有(i)由鎳層、鉑金層、鈦層、氮化鈦層、氮化鉭層、銅層或鋁合金層所製成的一底部電極871，其厚度例如介於1nm至20nm之間；(ii)由鉑層、氮化鈦層、氮化鉭層、銅層或鋁合金層所製成的一頂部電極872，其厚度例如介於1nm至20nm之間；(iii)一電阻層873介於底部電極871與頂部電極872之間，其厚度例如介於1nm至20nm之間，其中電阻層873可由包括諸如一巨大磁阻(colossal magnetoresistance,CMR)的材質、一聚合物材質、一導電橋接隨機存取記憶體(conductive-bridging random-access-memory,CBRAM)類型的材料、經摻雜的金屬氧化物或是二元金屬氧化物(binary metal oxide)所組成的複合層，其中巨大磁阻材質例如是La1-xCaxMnO3(0<x<1)、La1-xSrxMnO3(0<x<1)或Pr0.7Ca0.3MnO3，聚合物材質例如是聚(偏氟乙烯三氟乙烯)，亦即為P(VDF-TrFE)，導電橋接隨機存取記憶體類型的材質例如是Ag-GeSe基底的材料、摻雜金屬氧化物的材料，例如是摻雜Nb之SrZrO3，而二元金屬氧化物(binary metal oxide)，例如是WOx(0<x<1)、氧化鎳(NiO)、二氧化鈦(TiO2)或二氧化鉿(HfO2)或是例如是包括鈦的金屬，在RRAM層869中，在第26圖中的絕緣介電層12係形成在RRAM單元870之中。
例如，如第8A圖所示，電阻層873可包括一氧化物層在底部電極871上，其中取決於施加的電壓可以形成導電絲(線)或路徑於其中，此電阻層873的氧化物層可包括例如二氧化鉿層(HfO2)或氧化鉭(Ta2O5)層，其厚度例如為5nm、10nm、15nm或介於1nm至30nm之間、介於3nm至20nm之間或介於5nm至15nm之間，此氧化物層可由原子層沉積(atomic-layer-deposition,ALD)方法形成。電阻層873更包括一儲氧層，位在其氧化物層上，用於捕獲來自氧化物層的氧原子，此儲氧層可包括鈦金屬或鉭金屬以捕捉來自氧化物層的氧原子，以形成氧化鈦(TiOx)或氧化鉭(TaOx)，此儲氧層之厚度例如為2nm、7nm或12nm或介於1nm至25nm之間、介於3nm至15nm之間或介於5nm至12nm之間，此儲氧層可由原子層沉積(atomic-layer-deposition,ALD)方法形成，頂部電極872係形成在電阻層873的儲氧層上。
例如，如第8A圖所示，電阻層873可包括一厚度例如介於1nm至20nm之間的二氧化鉿層在其底部電極871上、一厚度例如介於1nm至20nm之間的二氧化鈦層在其二氧化鉿層上、及一厚度例如介於1nm至20nm之間的鈦層位在二氧化鈦層上，而頂部電極872係形成在電阻層873的鈦層上。
如第8A圖所示，每一電阻式隨機存取記憶體870的底部電極871形成在如第34A圖至第34D圖中較低的一交互連接線金屬層6之較低的金屬栓塞10之上表面上，及在如第34A圖至第34D圖中較低的絕緣介電層12之上表面上，如第34A圖至第34D圖中較高的絕緣介電層12可形成在電阻式隨機存取記憶體870的頂部電極872上，及如第34A圖至第34D圖中較高的一交互連接線金屬層6具有較高的金屬栓塞10形成在較高的絕緣介電層12內及在電阻式隨機存取記憶體870的頂部電極872上。
另外，如第8B圖所示，每一電阻式隨機存取記憶體870的底部電極871形成在如第34A圖至第34D圖中較低的一交互連接線金屬層6之較低的金屬接墊或連接線8的上表面上及在RRAM層869中的絕緣介電層12更可形成在其中之一低的金屬接墊或連接線8的上表面上，如第34A圖至第34D圖中較高的絕緣介電層12可形成在一電阻式隨機存取記憶體870的頂部電極872上，以及如第34A圖至第34D圖一高的交互連接線金屬層6具有較高的金屬栓塞10形成在較高的絕緣介電層12內及在電阻式隨機存取記憶體870的頂部電極872上。
另外，如第8C圖所示，每一電阻式隨機存取記憶體870的底部電極871形成在如第34A圖至第34D圖中較低的一交互連接線金屬層6之較低的金屬接墊或連接線8的上表面上及在RRAM層869中的絕緣介電層12更可形成在其中之一低的金屬接墊或連接線8的上表面上，如第34A圖至第34D圖中較高的交互連接線金屬層6具有較高的金屬接墊或連接線8形成在較高的絕緣介電層12內及在電阻式隨機存取記憶體870的頂部電極872上及位在RRAM層869中的絕緣介電層12的上表面上。
如第8D圖為本發明一實施例電阻式隨機存取記憶體的各種狀態的曲線圖，其中，x軸表示電阻式隨機存取記憶體的電壓，而y軸表示電阻式隨機存取記憶體的電流的對數值，如第8A圖至第8D圖所示，在重置或設置步驟之前，當電阻式隨機存取記憶體870開始首次使用時，可對每一電阻式隨機存取記憶體870執行形成步驟，以在其電阻層873內形成空穴，使電荷能夠在底部電極871與頂部電極872之間以低電阻的方式移動，當每一電阻式隨機存取記憶體870在執行形成步驟時，可向其頂部電極872施加介於0.25伏特至3.3伏特的一形成電壓Vf，及施加一接地參考電壓至其底部電極871，通過其頂部電極872之正電荷的吸引力及在其底部電極871抵抗負電荷的排斥力，使得在其電阻層873之氧化物層(例如是二氧化鉿層)中的氧原子或離子可向其電阻層873之儲氧層(例如是)移動，而使電阻層873之儲氧層反應成為一 過渡氧化物(氧化鈦)位在電阻層873的氧化物層與電阻層873之儲氧層之間的界面處，其中氧原子或離子向電阻層873之儲氧層移動之後，且在形成步驟之前，氧原子或離子在電阻層873之氧化物層所佔據之位置變成空的(空位)，這些空位可在電阻層873之氧化物層中形成導電細絲或導電路徑，所以使電阻式隨機存取記憶體870形成為具有100至100,000歐姆之間的低電阻。
如第8D圖所示，電阻式隨機存取記憶體870在進行上述的形成步驟之後，可對電阻式隨機存取記憶體870執行一重置步驟，當電阻式隨機存取記憶體870在執行重置步驟時，可向其底部電極871施加介於0.25伏特至3.3伏特的一重置電壓VRE，及向頂部電極872施加一接地參考電壓Vss，使得氧原子或離子從位在電阻層873的氧化物層與電阻層873之儲氧層之間界面處移動至電阻層873的氧化物層內而填滿該些空位，使電阻層873的氧化物層內的空位大幅減少，導致在電阻層873之氧化物層中的導電細絲或導電路徑減少，因此該電阻式隨機存取記憶體870在重置步驟中被重置為具有介於1000歐姆(ohms)至100,000,000,000歐姆(ohms)之間的一高電阻，此高電阻大於低電阻，其中形成電壓Vf係大於重置電壓VRE。
如第8D圖所示，電阻式隨機存取記憶體870經上述重置步驟而成為具有高電阻時，一電阻式隨機存取記憶體870可執行一設定步驟，當電阻式隨機存取記憶體870在執行設定步驟時，可向其頂部電極872施加介於0.25伏特至3.3伏特之間的一設定電壓VSE，及向其底部電極871施加一接地參考電壓Vss，通過其頂部電極872之正電荷的吸引力及在其底部電極871抵抗負電荷的排斥力，使得在其電阻層873之氧物層(例如是二氧化鉿層)中的氧原子或離子可向其電阻層873之儲氧層(例如是鈦層)移動，而使電阻層873之儲氧層反應成為一過渡氧化物(氧化鈦)位在電阻層873的氧化物層與電阻層873之儲氧層之間的界面處，其中氧原子或離子向電阻層873之儲氧層移動之後，且在設定步驟之前，氧原子或離子在電阻層873之氧化物層所佔據之位置變成空的(空位)，這些空位可在電阻層873之氧化物層中形成導電細絲或導電路徑，電阻式隨機存取記憶體870可在形成步驟中形成為介於100歐姆至100000歐姆之間的低電阻，其中形成電壓Vf係大於設定電壓VSE，對於其中之一RRAM單元870可等於1.5至10,000,000倍的低電阻。
如第8E圖為本發明實施例一第7類型非揮發性記憶體(NVM)單元電路示意圖，第8F圖為本發明實施例第7類型非揮發性記憶體(NVM)單元的結構示意圖，如第8E圖及第8F 圖所示，二個電阻式隨機存取記憶體(resistive random access memory,RRAM)870在以下說明中分別稱為電阻式隨機存取記憶體870-1及電阻式隨機存取記憶體870-2，電阻式隨機存取記憶體870-1及電阻式隨機存取記憶體870-2可提供用在第7類型非揮發性記憶體(NVM)單元900中，意即是互補式RRAM，其簡寫為CREAM，此電阻式隨機存取記憶體870-1本身的底部電極871耦接至電阻式隨機存取記憶體870-2的底部電極871及第6類型非揮發性記憶體(NVM)單元900的節點M3，電阻式隨機存取記憶體870-1本身的頂部電極872耦接節點M1，電阻式隨機存取記憶體870-2本身的頂部電極872耦接至節點M2。
如第8E圖及第8F圖所示，當向電阻式隨機存取記憶體870-1及電阻式隨機存取記憶體870-2執行成形步驟後，(1)節點M1及節點M2可切換耦接至一大於介於0.25伏特至3.3伏特之間之一成形電壓Vf，其中成形電壓Vf大於電源供應電壓Vcc，及(2)節點m3可切換耦接至接地參考電壓Vss，從而，電流可在一第一前進方向(forward direction)從電阻式隨機存取記憶體870-1的頂部電極872通過至電阻式隨機存取記憶體870-1的底部電極871，以形成空穴在電阻式隨機存取記憶體870-1的電阻層873內，因此電阻式隨機存取記憶體870-1可形成介於100歐姆至100000歐姆之間的一第1低電阻。一電流可在一第二前進方向從電阻式隨機存取記憶體870-2的頂部電極872通過至電阻式隨機存取記憶體870-2的底部電極871，以形成空穴在電阻式隨機存取記憶體870-2的電阻層873內，因此電阻式隨機存取記憶體870-2可形成介於100歐姆至100000歐姆之間的一第2低電阻，其中第2低電阻可等於或幾乎等於第1低電阻，或者，第1低電阻與第2低電阻之間的差值與第1低電阻及第2低電阻中較大的一個之間的差值的比值(率)可小於50%。
在第1種情況下，如第8E圖及第8F圖所示，在成形步驟後，可對電阻式隨機存取記憶體870-2執行重置步驟，在電阻式隨機存取記憶體870-2的重置步驟中，(1)節點M1可切換耦接至介於0.25伏特至3.3伏特之間的一第一編程電壓，且可等於或大於電阻式隨機存取記憶體870-2的該重置電壓VRE及大於電源供應電壓Vcc；(2)節點M2可切換耦接至接地參考電壓Vss；及(3)可從一外部電路經由節點M3切換為浮空狀態，斷開與電阻式隨機存取記憶體870-1及電阻式隨機存取記憶體870-2之間的連結。因此，一電流可在一第二往後(backward direction)方向從電阻式隨機存取記憶體870-2的底部電極871通過至電阻式隨機存取記憶體870-2的頂部電極872，其中第二往後方向係與第二前進方向相反，以減少電阻式隨機存取記憶體870-2的電阻層873中的空穴，因此電阻式隨機存取記憶體870-2可在重置步驟中被重置成介於1000 歐姆至100,000,000,000之間的一第1高電阻，電阻式隨機存取記憶體870-1保持在該第1低電阻，該第1高電阻可等於1.5倍至10,000,000倍的第1低電阻，因此第7類型非揮發性記憶體(NVM)單元900可使節點M3的電壓編程為邏輯值”1”，其中在操作時節點M3可作為第7類型非揮發性記憶體(NVM)單元900的一輸出端(點)。
在第2種情況下，如第8E圖及第8F圖所示，在成形步驟後，可對電阻式隨機存取記憶體870-1執行重置步驟，在電阻式隨機存取記憶體870-1的重置步驟中，(1)節點M2可切換耦接至介於0.25伏特至3.3伏特之間的一第二編程電壓，且可等於或大於電阻式隨機存取記憶體870-1的該重置電壓VRE及大於電源供應電壓Vcc，其中第二編程電壓可大致上等於第一編程電壓；(2)節點M1可切換耦接至接地參考電壓Vss；及(3)可從一外部電路經由節點M3切換為浮空狀態，斷開與電阻式隨機存取記憶體870-1及電阻式隨機存取記憶體870-2之間的連結。因此，一電流可在一第一往後(backward direction)方向從電阻式隨機存取記憶體870-1的底部電極871反向地通過至電阻式隨機存取記憶體870-1的頂部電極872，其中第一往後方向係與第一前進方向相反，以在電阻式隨機存取記憶體870-2的電阻層873形成相對較少的空穴，因此電阻式隨機存取記憶體870-1可在重置步驟中被重置成介於1000歐姆至100,000,000,000之間的一第2高電阻，電阻式隨機存取記憶體870-2保持在該第2低電阻，該第2高電阻可等於1.5倍至10,000,000倍的第2低電阻，因此第7類型非揮發性記憶體(NVM)單元900可使節點M3的電壓編程為邏輯值”0”，其中在操作時節點M3可作為第7類型非揮發性記憶體(NVM)單元900的一輸出端/點。
如第8E圖及第8F圖所示，在第7類型非揮發性記憶體(NVM)單元900在第1種情況下被編程至邏輯值”1”後，對於一第3種情況下第7類型非揮發性記憶體(NVM)單元900可編程至邏輯值”0”，在第3種情況下，電阻式隨機存取記憶體870-1可在一重置步驟中被重置具有一第3高電阻，及在一設定步驟中電阻式隨機存取記憶體870-2可被設定成一第3低電阻，在對電阻式隨機存取記憶體870-1的該重置步驟及對電阻式隨機存取記憶體870-2的設定步驟中，(1)節點M2可切換耦接至編程電壓VPr介於0.25伏特至3.3伏特之間，此第二編程電壓等於或大於電阻式隨機存取記憶體870-1的重置電壓VRE、等於或大於電阻式隨機存取記憶體870-2的設定電壓VSE及大於電源供應電壓Vcc；(2)節點M1可切換耦接至接地參考電壓Vss；(3)可從一外部電路經由節點M3切換浮空狀態，斷開與電阻式隨機存取記憶體870-1及電阻式隨機存取記憶體870-2之間的連結，因此，一電流可在一第二前進方向從電阻式隨機存取記憶體870-2 的頂部電極872通過至電阻式隨機存取記憶體870-2的底部電極871，以形成更多的空穴在電阻式隨機存取記憶體870-2的電阻層873中，因此電阻式隨機存取記憶體870-2可在設定步驟中被設定具有第3低電阻介於100歐姆至100,000歐姆之間，然後此電流可在第一往後方向從電阻式隨機存取記憶體870-1的底部電極871通過至電阻式隨機存取記憶體870-1的頂部電極872，以減少電阻式隨機存取記憶體870-1的電阻層873中的空穴，因此電阻式隨機存取記憶體870-1可在重置步驟中被重置成介於1000歐姆至100,000,000,000之間的一第3高電阻，該第3高電阻可等於1.5倍至10,000,000倍的第3低電阻，因此第7類型非揮發性記憶體(NVM)單元900可使節點M3的電壓編程為邏輯值”0”，其中在操作時節點M3可作為第7類型非揮發性記憶體(NVM)單元900的一輸出端/點。
如第8E圖及第8F圖所示，在第7類型非揮發性記憶體(NVM)單元900在第2種情況下被編程至邏輯值”0”後，對於一第4種情況下第7類型非揮發性記憶體(NVM)單元900可編程至邏輯值”1”，在第4種情況下，電阻式隨機存取記憶體870-2可在一重置步驟中被重置具有一第4高電阻，及在一設定步驟中電阻式隨機存取記憶體870-1可被設定成一第4低電阻，在對電阻式隨機存取記憶體870-2的該重置步驟及對電阻式隨機存取記憶體870-1的設定步驟中，節點M1可切換耦接至介於0.25伏特至3.3伏特之間之一第一編程電壓，此電壓等於或大於電阻式隨機存取記憶體870-2的重置電壓VRE、等於或大於電阻式隨機存取記憶體870-1的設定電壓VSE及大於電源供應電壓Vcc；節點M2可切換耦接至接地參考電壓Vss；可從一外部電路經由節點M3切換浮空狀態，斷開與電阻式隨機存取記憶體870-1及電阻式隨機存取記憶體870-2之間的連結，因此，一電流可在一第一前進方向從電阻式隨機存取記憶體870-1的頂部電極872通過至電阻式隨機存取記憶體870-1的底部電極871，以形成更多的空穴在電阻式隨機存取記憶體870-1的電阻層873中，因此電阻式隨機存取記憶體870-1可在設定步驟中被設定成介於100歐姆至100,000歐姆之間的第4低電阻，然後此電流可在第二往後方向從電阻式隨機存取記憶體870-2的底部電極871通過至電阻式隨機存取記憶體870-2的頂部電極872，以形成相對較少的空穴在電阻式隨機存取記憶體870-2的電阻層873中，因此電阻式隨機存取記憶體870-2可在重置步驟中被重置成介於1000歐姆至100,000,000,000之間的一第4高電阻，該第4高電阻可等於1.5倍至10,000,000倍的第4低電阻，因此第7類型非揮發性記憶體(NVM)單元900可使節點M3的電壓編程為邏輯值”1”，其中在操作時節點M3可作為第7類型非揮發性記憶體(NVM)單元900的一輸出端/點。
在操作時，請參考第8E圖及第8F圖所示，(1)節點M1可切換耦接至電源供應電壓Vcc；(2)節點M2可切換耦接至接地參考電壓Vss；及(3)節點M3可切換作為第7類型非揮發性記憶體(NVM)單元900的輸出端/點，當電阻式隨機存取記憶體870-1用第1高電阻或第3高電阻重置，及電阻式隨機存取記憶體870-2形成或使用第2低電阻或第3低電阻設定，第7類型非揮發性記憶體(NVM)單元900可在節點M3產生一資料輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓並定義為邏輯值”0”，當電阻式隨機存取記憶體870-1形成或使用第1低電阻或第4低電阻設定時，及使用第二高電阻或第4高電阻重置電阻式隨機存取記憶體870-2，第7類型非揮發性記憶體(NVM)單元900可在節點M3產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓並定義為邏輯值”1”。
另外，如第8G圖所示，第7類型非揮發性記憶體(NVM)單元900可由可編程的電阻之電阻式隨機存取記憶體870及一不可編程的電阻875組成，第8G圖為本發明實施例之第7類型非揮發性記憶體(NVM)單元一電路示意圖，電阻式隨機存取記憶體870本身的底部電極871耦接至不可編程的電阻875的一第一端點及耦接至第7類型非揮發性記憶體(NVM)單元900的一節點M12，電阻式隨機存取記憶體870本身的頂部電極872耦接至節點M10，以及不可編程的電阻875相對於本身第一端點之一第二端點耦接至節點M11。
如第8G圖所示，當向電阻式隨機存取記憶體870執行成形步驟後，(1)節點M10可切換耦接至成形電壓Vf介於0.25伏特至3.3伏特之間，其中成形電壓Vf大於電源供應電壓Vcc，及(2)節點m3可切換耦接至接地參考電壓Vss，及(3)可經由節點M11從一外部電路切換成浮空狀態，以斷開與非揮發性記憶體(NVM)單元900之間的連結，從而，電流可在一第一前進方向(forward direction)從電阻式隨機存取記憶體870的頂部電極872通過至電阻式隨機存取記憶體870的底部電極871，以形成空穴在電阻式隨機存取記憶體870的電阻層873內，因此電阻式隨機存取記憶體870可形成介於100歐姆至100000歐姆之間的一第5低電阻，此第5低電阻比不可編程的電阻875的電阻值低，不可編程的電阻875的電阻值可等於第5低電阻1.5倍至10,000,000倍之間。
如第8G圖所示，在成形步驟後，可對電阻式隨機存取記憶體870執行重置步驟，在電阻式隨機存取記憶體870的重置步驟中，(1)節點M12可切換耦接至介於0.25伏特至3.3伏特之間的一第三編程電壓VPr，且可等於或大於電阻式隨機存取記憶體870的該重置電壓VRE及 大於電源供應電壓Vcc；(2)節點M10可切換耦接至接地參考電壓Vss；及(3)可從一外部電路經由節點M11切換耦接至第三編程電壓或切換為浮空(floating)狀態，斷開與電阻式隨機存取記憶體870及不可編程的電阻875之間的連結。因此，一電流可在一往後方向從電阻式隨機存取記憶體870的底部電極871反向地通過至電阻式隨機存取記憶體870的頂部電極872，其中往後方向係與前進方向相反，以形成相對較少的空穴在電阻式隨機存取記憶體870的電阻層873中，因此電阻式隨機存取記憶體870可在重置步驟中被重置成介於1000歐姆至100,000,000,000之間的一第5高電阻，此第5高電阻大於不可編程的電阻875的電阻值，該第5高電阻可等於1.5倍至10,000,000倍的不可編程的電阻875的電阻值，因此第7類型非揮發性記憶體(NVM)單元900可使節點M12的電壓編程為邏輯值”0”，其中在操作時節點M12可作為第7類型非揮發性記憶體(NVM)單元900的一輸出端。
如第8G圖所示，在第7非揮發性記憶體(NVM)單元900被編程至邏輯值”0”後，第7類型非揮發性記憶體(NVM)單元900可編程至邏輯值”1”，在一設定步驟中電阻式隨機存取記憶體870可被設定成一第6低電阻，在對電阻式隨機存取記憶體870的該設定步驟中，(1)節點M10可切換耦接至介於0.25伏特至3.3伏特之間的一第四編程電壓，其中此第四編程電壓等於或大於電阻式隨機存取記憶體870的設定電壓VSE及大於電源供應電壓Vcc，其中第四編程電壓可大致上等於第三編程電壓；(2)節點M11可切換耦接至接地參考電壓Vss或被切換為浮空狀態；(3)可從一外部電路經由節點M12切換為浮空狀態，斷開與電阻式隨機存取記憶體870及不可編程的電阻875之間的連結，因此，一電流可在一第一前進方向從電阻式隨機存取記憶體870的頂部電極872通過至電阻式隨機存取記憶體870的底部電極871，以形成更多的空穴在電阻式隨機存取記憶體870的電阻層873中，因此電阻式隨機存取記憶體870可在設定步驟中被設定成介於100歐姆至100,000歐姆之間的第6低電阻，在設定步驟時此第6低電阻比不可編程的電阻875的電阻值低，不可編程的電阻875的電阻值可等於1.5倍至10,000,000倍的第6低電阻，因此第7類型非揮發性記憶體(NVM)單元900可使節點M12的電壓編程為邏輯值”1”，其中在操作時節點M12可作為第7類型非揮發性記憶體(NVM)單元900的一輸出端。
如第8G圖所示，在第7非揮發性記憶體(NVM)單元900被編程至邏輯值”1”後，第7類型非揮發性記憶體(NVM)單元900可編程至邏輯值”0”，在一重新設定步驟中電阻式隨機存取記憶體870可被重設定成一第6高電阻，在對電阻式隨機存取記憶體870的該重新設定步驟中，(1)節點M12可切換耦接至介於0.25伏特至3.3伏特之間的一第三編程電壓，其中此第三編 程電壓等於或大於電阻式隨機存取記憶體870的重設電壓VRE及大於電源供應電壓Vcc；(2)節點M11可切換耦接至第三編程電壓或被切換為浮空狀態；(3)可從一外部電路經由節點M10切換浮空狀態，斷開與電阻式隨機存取記憶體870及不可編程的電阻875之間的連結，因此，一電流可在一第一後退(backward)方向從電阻式隨機存取記憶體870的底部電極871通過至電阻式隨機存取記憶體870的頂部電極872，以形成相對較少的空穴在電阻式隨機存取記憶體870的電阻層873中，因此電阻式隨機存取記憶體870可在重設步驟中被設定成介於1000歐姆至100,000,000,000歐姆之間的第6高電阻，在重設步驟時此第6高電阻可等於不可編程的電阻875的電阻值的1.5至10,000,000倍，因此第7類型非揮發性記憶體(NVM)單元900可使節點M12的電壓編程為邏輯值”0”，其中在操作時節點M12可作為第7類型非揮發性記憶體(NVM)單元900的一輸出端。
在操作時，參考第8G圖所示，(1)節點M10可切換耦接至電源供應電壓Vcc；(2)節點M11可切換耦接至接地參考電壓Vss；及(3)(3)節點M12可切換作為第7類型非揮發性記憶體(NVM)單元900的一輸出端，當電阻式隨機存取記憶體870用第5高電阻或第6高電阻重置時，第7類型非揮發性記憶體(NVM)單元900可在節點M12產生一資料輸出，其電壓位在接地參考電壓與一半的電源供應電壓Vcc之間，其邏輯值定義為”0”，當電阻式隨機存取記憶體870形成或使用第5低電阻或第6低電阻設定時，第7類型非揮發性記憶體(NVM)單元900可在節點M12產生一資料輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓並定義為邏輯值”1”。
VIII.第八型非揮發性記憶體單元
第9A圖至第9C圖為本發明實施例依據自旋轉移矩(spin-transfer torque)的磁阻式隨機存取記憶體(magnetoresistive random access memory,(MRAM))單元之的各種結構剖面示意圖(第一種替代方案)，如第9A圖所示，例如用於FPGA IC晶片200的一半導體晶片100包括位在半導體基板2上方且形成在MRAM層879中依據自旋轉移矩(spin-transfer torque)的MRAM單元880，其中此MRAM層879位在半導體晶片100的第一交互連接層(FISC)20與保護層14之間，在FISC 20內的複數交互金屬連接層6及位在MRAM層879與在半導體晶基板2之間的交互連接金屬層6可耦接磁阻式隨機存取記憶體單元880至在半導體晶基板2上的複數半導體元件4，在FISC 20中的複數交互連接金屬層6及位在MRAM層879與保護層14之間的複數交互 連接金屬層6可耦接磁阻式隨機存取記憶體單元880至半導體晶片之外的外部電路且此交互連接金屬層6的線距小於0.5微米，在FISC 20內的交互連接金屬層6及位在MRAM層879上方的交互連接金屬層6的厚度大於在MRAM層879下方且位在FISC20中的交互連接金屬層6的厚度，半導體基板2、半導體元件4、交互連接金屬層6、FISC 20及保護層14的詳細說明可參考第34A圖至第34D圖中的說明。
如第9A圖所示，在MRAM層879中，每一STT-MRAM單元880具有由氮化鈦、銅或鋁合金所製成的一底部電極881、具有由氮化鈦、銅或鋁合金所製成的一頂部電極882及厚度介於1nm至35nm之間的一磁阻層883(例如是磁阻隧道結，magnetoresistive tunneling junction(MTJ))位在底部電極871與頂部電極872之間，此底部電極881的厚度介1nm至20nm之間，此頂部電極882的厚度介1nm至20nm之間，在MRAM層879中，如第34A圖至第34D圖中所提供之該絕緣介電層12中具有MRAM單元880形成於其中，對於第一種替代方案之MRAM單元880，磁阻層883可由下列組成：(1)一反鐵磁(antiferromagnetic(AF))層884位在底部電極881上，亦即是鎖定層(pinning layer)，其反鐵磁層884的材質例如是鉻、鐵-錳合金(Fe-Mn alloy)、氧化鎳(NiO)、硫化鐵(FeS)或Co/[CoPt]4且其厚度介於1nm至10nm之間；(2)一鎖定磁性層885位在該反鐵磁層上，其材質例如是鐵鈷硼(FeCoB)合金或Co2Fe6B2且其厚度介於1nm至10nm之間、介於0.5nm至3.5nm之間或介於1nm至3nm之間；(3)一隧穿氧化物層886(亦即是隧穿阻障層(tunneling barrier layer))位在該鎖定磁性層885上，其材質例如是氧化鎂(MgO)且其厚度介於0.5nm至5nm之間、介於0.3nm至2.5nm之間或介於0.5nm至1.5nm之間；及(4)自由磁性層887位在隧穿氧化物層886上，其材質例如是鐵鈷硼(FeCoB)合金或Co2Fe6B2且其厚度係介於0.5nm至3.5nm之間或介於1nm至3nm之間。頂部電極882形成在磁阻層883的自由磁性層887上，其中磁阻層883中之鎖定磁性層885與自由磁性層887可具有相同的材質。
如第9A圖所示，每一第一替代方案之MRAM單元880的底部電極881形成在如第34A圖至第34D圖中其中之一低的交互連接金屬層6之其中之一低的金屬栓塞10的一上表面上及形成在其中之一低的絕緣介電層12的上表面上，如第34A圖至第34D圖中的其中之一高的絕緣介電層12形成在其中之一磁阻式隨機存取記憶體單元880的頂部電極882上，以及如第34A圖至第34D圖中其中之一高的交互連接金屬層6的每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及形成在其中之一第一替代方案之MRAM單元的頂部電極882上。
或者，如第9B圖所示，每一第一替代方案之MRAM單元880的底部電極881形成在如第34A圖至第34D圖中其中之一低的交互連接金屬層6之其中之一低的金屬接墊8的一上表面上及在MRAM層879中的絕緣介電層12更可形成在其中之一低的金屬接墊8的頂部表面上，如第34A圖至第34D圖中的其中之一高的絕緣介電層12形成在其中之一磁阻式隨機存取記憶體單元880的頂部電極882上，以及如第34A圖至第34D圖中其中之一高的交互連接金屬層6的每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及形成在其中之一第一替代方案之MRAM單元的頂部電極882上。
或者，如第9C圖所示，每一第一替代方案之MRAM單元880的底部電極881形成在如第34A圖至第34D圖中其中之一低的交互連接金屬層6之其中之一低的金屬接墊8的一上表面上及在MRAM層879中的絕緣介電層12更可形成在其中之一低的金屬接墊8的頂部表面上，如第34A圖至第34D圖中的其中之一高的交互連接金屬層6的每一高的金屬接墊8形成在其中之一高的絕緣介電層12內及形成在其中之一第一替代方案之MRAM單元的頂部電極882上及位在MRAM層879的絕緣介電層12的上表面上。
另外，第9D圖為本發明實施例第二替代方案之STT-MRAM單元的剖面示意圖，在第9D圖中的半導體晶片結構係類似於第9A圖中的半導體晶片結構，除了第二替代方案STT-MARM單元880之磁阻層883的組成不同之外。如第9D圖所示，此第二替代方案STT-MARM單元880之磁阻層883(例如是磁阻隧道結)係由位在底部電極881上的自由磁性層887、位在該自由磁性層887上的隧穿氧化物層886、位在隧穿氧化物層886上的鎖定磁性層885及位在鎖定磁性層885上的反鐵磁層884所構成，而頂部電極882係形成在磁阻層883之該反鐵磁層884上，其中第二替代方案STT-MARM單元880之自由磁性層887、隧穿氧化物層886、鎖定磁性層885及反鐵磁層884的材質及厚度可參考上述第一種替代方案中的說明，第二型替代方案之每一該磁阻式隨機存取記憶體單元880的底部電極881形成在如第34A圖至第34D圖中低的其中之一交互連接金屬層6之其中之一低的金屬栓塞10的上表面上，及形成在如第34A圖至第34D圖中低的絕緣介電層12的上表面上。如第34A圖至第34D圖中其中之一高的絕緣介電層12可形成在其中之一磁阻式隨機存取記憶體單元880的頂部電極882上，如第34A圖至第34D圖中其中之一高的交互連接金屬層6中每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內。
另外，在第9D圖中用於第二種替代方案的磁阻式隨機存取記憶體單元880位在第9B圖中一低的金屬接墊8及一高的金屬栓塞之間，如第9B圖至第9D圖所示，用於第二替代方案的每一磁阻式隨機存取記憶體單元880之底部電極881形成在如第34A圖至第34D圖中低的其中之一交互連接金屬層6之其中之一低的金屬接墊8的上表面上，如第34A圖至第34D圖中高的其中之一絕緣介電層12可形成在其中之一第二替代方案的磁阻式隨機存取記憶體單元880的頂部電極882上，以及如第34A圖至第34D圖中高的其中之一高的交互連接金屬層6的每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及形成在其中之一磁阻式隨機存取記憶體單元880的頂部電極882上。
另外，對於第二種替代方案，在第9D圖中的磁阻式隨機存取記憶體單元880可提供在低的金屬接墊8與如第9C圖中所示之高的金屬接墊8之間，如第9C圖及第9D圖所示，對於第二種替代方案，每一磁阻式隨機存取記憶體單元880的底部電極881形成在如第34A圖至第34D圖中的一低的交互連接線金屬層6的一低的金屬接墊或連接線8的一上表面上，對於第二種替代方案，如第34A圖至第34D圖中的一高的交互連接金屬層6之每一高的金屬接墊8形成在其中之一高的絕緣介電層12內及在其中之一磁阻式隨機存取記憶體單元880的頂部電極882上及位在MRAM層879的絕緣介電層12的上表面上。
如第9A圖至第9D圖所示，對於第一及第二替代方案的每一MRAM單元880，鎖定磁性層885具有複數場域(domains)，每一場域在一方向上具有一磁性區域，鎖定磁性層885的每一場域會被反鐵磁層884固定(鎖定)，也就是被固定的場域幾乎不被通過鎖定磁性層885的電流所引起的自旋轉移矩(spin-transfer torque)影響，自由磁性層887具有複數場域，每一場域在一方向上具有一磁性區域，自由磁性層887的場域可輕易的被通過自由磁性層887之電流引起的自旋轉移矩而改變。
如第9A圖至第9C圖所示，在第一種替代方案的每一磁阻式隨機存取記憶體單元880在進行設定步驟時，可施加介於0.25伏特至3.3伏特的一第一電壓V1MSE至其頂部電極882，及施加接地參考電壓Vss至其底部電極881上，此時電子可通過其隧穿氧化物層886從鎖定磁性層885流向其自由磁性層887，使其自由磁性層887的每一場域中的磁性區域的方向可被設定與其鎖定磁性層885的每一場域被由電流所引起自旋轉移矩(spin-transfer torque,STT)影響的磁性區域的方向相同，因此每一第一替代方案之磁阻式隨機存取記憶體單元880可在設定 步驟中被設定成具有介於10歐姆至100,000,000,000歐姆之間的低電阻，在第一替代方案的一磁阻式隨機存取記憶體單元880在進行重置步驟時，可施加介於0.25伏特至3.3伏特的第一重置電壓V1MRE至其底部電極881，及施加接地參考電壓Vss至其頂部電極882上，此時電子可通過其隧穿氧化物層886從自由磁性層887流向其鎖定磁性層885，使其自由磁性層887的每一場域中的磁性區域的方向被重置成與其鎖定磁性層885的每一場域中的磁性區域之方向相反，因此每一第一替代方案之磁阻式隨機存取記憶體單元880可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的高電阻(大於低電阻)，對於每一第一替代方案之MRAM單元880，其高電阻值可等於其低電阻值約1.5至10倍之間。
如第9D圖所示，在第二種替代方案的每一磁阻式隨機存取記憶體單元880在進行設定步驟時，可施加第一電壓V1MSE至其底部電極881，及施加接地參考電壓Vss至其頂部電極882上，此時電子可通過其隧穿氧化物層886從鎖定磁性層885流向其自由磁性層887，使其自由磁性層887的每一場域中的磁性區域的方向可被設定與其鎖定磁性層885的每一場域被由電流所引起自旋轉移矩(spin-transfer torque,STT)影響的磁性區域的方向相同，因此每一第二替代方案之磁阻式隨機存取記憶體單元880可在設定步驟中被設定成具有介於10歐姆至100,000,000,000歐姆之間的低電阻，在第二替代方案的一磁阻式隨機存取記憶體單元880在進行重置步驟時，可施加第一重置電壓V1MRE至其頂部電極882，及施加接地參考電壓Vss至其底部電極881上，此時電子可通過其隧穿氧化物層886從自由磁性層887流向其鎖定磁性層885，使其自由磁性層887的每一場域中的磁性區域的方向被重置成與其鎖定磁性層885的每一場域中的磁性區域之方向相反，因此每一磁阻式隨機存取記憶體單元880可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的高電阻，對於每一第二替代方案之MRAM單元880，其高電阻值可等於其低電阻值約1.5至10倍之間。
VIII.第八種第一替代方案的非揮發性記憶體單元
第9E圖為本發明實施例第八型式第一替代方案之非揮發性記憶體單元的電路示意圖，第9F圖為本發明實施例第八型式第一替代方案之非揮發性記憶體單元的透視示意圖，如第9E圖及第8F圖所示，在第9A圖至第9C圖中之二個第一替代方案之MRAM單元880在之後稱為880-1及880-2，其可由第八型第一替代方案之非揮發性記憶體單元910所提供，意即是互補式MRAM單元(complementary MRAM)，簡稱CMRAM，對於第八型式第一替代方案之非揮 發性記憶體單元，其MRAM單元880-1可具有底部電極881耦接MRAM單元880-2的底部電極881且耦接至節點M6，其MRAM單元880-1可具有頂部電極882耦接至節點M4，而MRAM單元880-2的頂部電極882且耦接至節點M5。
在第一種情況下，如第9E圖及第9F圖所示，對於第八型第一替代方案之非揮發性記憶體單元910，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元880-2的重置步驟中被重置成具有第一高電阻，及磁阻式隨機存取記憶體(MRAM)單元880-1在設定步驟中被設定成具有第一低電阻，此時(1)節點M4切換成(或耦接至)第五編程電壓，例如可介於0.25伏特至3.3伏特之間的電壓，且可等於或大於磁阻式隨機存取記憶體(MRAM)單元880-2的該第一重置電壓V1MRE、等於或大於磁阻式隨機存取記憶體(MRAM)單元880-1的第一設定電壓V1MSE及大於電源供應電壓Vcc；(2)節點M5可切換成(或耦接至)接地參考電壓Vss；及(3)節點M6係切換成浮空狀態(floating)。因此，一電流可從磁阻式隨機存取記憶體(MRAM)單元880-2的頂部電極882流至磁阻式隨機存取記憶體(MRAM)單元880-2的底部電極881，以重置在磁阻式隨機存取記憶體(MRAM)單元880-2的自由磁性層887中每一場域的磁場方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880-2的固定磁性層885中每一場域的方向相反，因此，磁阻式隨機存取記憶體(MRAM)單元880-2可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的第一高電阻，接著該電流可從磁阻式隨機存取記憶體(MRAM)單元880-1的底部電極881流至磁阻式隨機存取記憶體(MRAM)單元880-1的頂部電極882，以設定磁阻式隨機存取記憶體(MRAM)單元880-1的自由磁性層887中每一場域的磁場方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880-1的固定磁性層885中每一場域的方向相同，因此，磁阻式隨機存取記憶體(MRAM)單元880-1可經由上述設定步驟被設定成具有介於10歐姆至100,000,000,000歐姆之間的第一低電阻，該第一高電阻可等於1.5倍至10倍的第一低電阻，因此第八類型第一替代方案之非揮發性記憶體(NVM)單元910可使節點M6的電壓被編程為邏輯值”1”，其中在操作時節點M6可作為第八類型第一替代方案之非揮發性記憶體(NVM)單元910的輸出端。
在第二種情況下，對於第八型第一替代方案之非揮發性記憶體單元910，如第9E圖及第9F圖所示，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元880-1的重置步驟及磁阻式隨機存取記憶體(MRAM)單元880-2在設定步驟中，此時(1)節點M5切換成(或耦接至)第六編程電壓，例如可介於0.25伏特至3.3伏特之間的電壓，且可等於或大於磁阻 式隨機存取記憶體(MRAM)單元880-1的該第一重置電壓V1MRE、等於或大於磁阻式隨機存取記憶體(MRAM)單元880-2的第一設定電壓V1MSE及大於電源供應電壓Vcc，其中該第六編程電壓可大致上等於第五編程電壓；(2)其節點M4可切換成(或耦接至)接地參考電壓Vss；及(3)節點M6係切換成浮空狀態(floating)。因此，一電流可從磁阻式隨機存取記憶體(MRAM)單元880-1的頂部電極882流至磁阻式隨機存取記憶體(MRAM)單元880-1的底部電極881，以重置在磁阻式隨機存取記憶體(MRAM)單元880-1的自由磁性層887中每一場域的磁場方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880-1的固定磁性層885中每一場域的方向相反，因此，磁阻式隨機存取記憶體(MRAM)單元880-1可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的第二高電阻，接著該電流可從磁阻式隨機存取記憶體(MRAM)單元880-2的底部電極881流至磁阻式隨機存取記憶體(MRAM)單元880-2的頂部電極882，以設定磁阻式隨機存取記憶體(MRAM)單元880-2的自由磁性層887中每一場域的磁場方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880-2的固定磁性層885中每一場域的方向相同，因此，磁阻式隨機存取記憶體(MRAM)單元880-2可經由上述設定步驟被設定成具有介於10歐姆至100,000,000,000歐姆之間的第二低電阻，該第二高電阻可等於1.5倍至10倍的第二低電阻，因此第八類型第一替代方案之非揮發性記憶體(NVM)單元910可使節點M6的電壓被編程為邏輯值”0”，其中在操作時節點M6可作為第八類型第一替代方案之非揮發性記憶體(NVM)單元910的輸出端。
在操作時，對於第八型第一替代方案之非揮發性記憶體單元910，請參考第9E圖及第9F圖所示，(1)節點M4可切換成(或耦接至)電源供應電壓Vcc；(2)節點M5可切換成(或耦接至)接地參考電壓Vss；及(3)節點M6可切換成作為第八類型第一替代方案之非揮發性記憶體(NVM)單元910的輸出端，當磁阻式隨機存取記憶體(MRAM)單元880-1在重置步驟中被重置成具有第二高電阻，及磁阻式隨機存取記憶體(MRAM)單元880-2在設定步驟中被設定成具有第二低電阻，第八類型第一替代方案之非揮發性記憶體(NVM)單元910可在節點M6產生一資料輸出，其電壓介於接地參考電壓Vss與一半的電源供應電壓Vcc之間，定義為邏輯值”0”，當磁阻式隨機存取記憶體(MRAM)單元880-1在執行設定步驟中被設定成具有第一低電阻，及磁阻式隨機存取記憶體(MRAM)單元880-2在重置步驟中被重置成具有第一高電阻時，第八類型第一替代方案之非揮發性記憶體(NVM)單元910可在節點M6產生一資料輸出，其電壓介於電源供應電壓Vcc與一半的電源供應電壓Vcc之間，定義為邏輯值”1”。
VIII.2第八類型第二替代方案之非揮發性記憶體
另外，如第9G圖所示，第八類型第二替代方案之非揮發性記憶體(NVM)單元910可由第9A圖至第9C圖中的第一替代方案之MRAM單元880及第9G圖中之不可編程電阻875所構成，第9G圖為本發明實施例之第八類型第二替代方案之非揮發性記憶體(NVM)單元910一電路示意圖，如第9G圖所示，第八類型第二替代方案之非揮發性記憶體(NVM)單元910，其第一替代方案MRAM單元880的底部電極881耦接至不可編程的電阻875的一第一端點及耦接至其節點M15，用於第一種替代方案之磁阻式隨機存取記憶體(MRAM)單元880的頂部電極882耦接至節點M13，以及不可編程的電阻875相對於其第一端點之一第二端點耦接至其節點M14。
在第三種情況下，如第9G圖所示，對於第八類型第二替代方案之非揮發性記憶體(NVM)單元910，磁阻式隨機存取記憶體(MRAM)單元880可經由上述設定步驟被設定成具有第七低電阻，此時：(1)節點M13切換成(或耦接至)第七編程電壓，例如可介於0.25伏特至3.3伏特之間的電壓，且可等於或大於磁阻式隨機存取記憶體(MRAM)單元880的第一設定電壓V1MSE及大於電源供應電壓Vcc；(2)節點M14可切換成(或耦接至)接地參考電壓Vss；及(3)節點M15係切換成浮空狀態(floating)。因此，一電流可從磁阻式隨機存取記憶體(MRAM)單元880的底部電極881至磁阻式隨機存取記憶體(MRAM)單元880的頂部電極882，以設定在磁阻式隨機存取記憶體(MRAM)單元880的自由磁性層887中每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880的固定磁性層885中每一場域的方向相同，因此，磁阻式隨機存取記憶體(MRAM)單元880可經由上述設定步驟被設定成介於10歐姆至100,000,000,000歐姆之間的第七低電阻，其中第七低電阻低於不可編程的電阻875的電阻，不可編程的電阻875的電阻可等於1.5倍至10,000,000倍的第七低電阻，因此第八類型第二替代方案之非揮發性記憶體(NVM)單元910可使節點M15的電壓被編程為邏輯值”1”，其中在操作時節點M15可作為第八類型第二替代方案之非揮發性記憶體(NVM)單元910的輸出端。
在第二種情況下，如第9G圖所示，對於第八類型第二替代方案之非揮發性記憶體(NVM)單元910，磁阻式隨機存取記憶體(MRAM)單元880可在重置步驟中被重置成具有第七高電阻，此時(1)節點M15切換成(或耦接至)第八編程電壓，例如可介於0.25伏特至3.3伏特之間的電壓，且可等於或大於磁阻式隨機存取記憶體(MRAM)單元880的第一重置電壓 V1MRE及大於電源供應電壓Vcc，其中該第八編程電壓可致上等於第七編程電壓；(2)節點M13可切換成(或耦接至)接地參考電壓Vss；及(3)節點M14係切換成浮空狀態(floating)或耦接至第八編程電壓。因此，一電流可從磁阻式隨機存取記憶體(MRAM)單元880的頂部電極882至磁阻式隨機存取記憶體(MRAM)單元880的底部電極881，以重置在磁阻式隨機存取記憶體(MRAM)單元880的自由磁性層887中每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880的固定磁性層885中每一場域的方向相反，因此，磁阻式隨機存取記憶體(MRAM)單元880可被重置成具有介於15歐姆至500,000,000,000歐姆之間的第七高電阻，第七高電阻可等於介於1.5倍至10倍的不可編程的電阻875的電阻，因此第八類型第二替代方案之非揮發性記憶體(NVM)單元910可使節點M15的電壓被編程為邏輯值”0”，其中在操作時節點M15可作為第八類型第二替代方案之非揮發性記憶體(NVM)單元910的輸出端。
對於第八類型第二替代方案之非揮發性記憶體(NVM)單元910，在操作時，請參考第9G圖所示，(1)節點M13可切換成(或耦接至)電源供應電壓Vcc；(2)節點M14可切換成(或耦接至)接地參考電壓Vss；及(3)節點M15可切換成作為第八類型第二替代方案之非揮發性記憶體(NVM)單元910的輸出端，當磁阻式隨機存取記憶體(MRAM)單元880重置成具有第七高電阻，第八類型第二替代方案之非揮發性記憶體(NVM)單元910可在節點M15產生一資料輸出，其電壓介於接地參考電壓Vss與一半的電源供應電壓Vcc之間的一電壓值並定義為邏輯值”0”，當磁阻式隨機存取記憶體(MRAM)單元880在執行設定步驟中被設定成具有第七低電阻時，第八類型第二替代方案之非揮發性記憶體(NVM)單元910可在節點M15產生一資料輸出，其電壓介於電源供應電壓Vcc與一半的電源供應電壓Vcc之間，定義為邏輯值”1”。
第八類型第三替代方案之非揮發性記憶體(NVM)單元
第9H圖為本發明實施例第八類型第三替代方案之非揮發性記憶體(NVM)單元的電路示意圖，第9I圖為本發明實施例第八類型第三替代方案之非揮發性記憶體(NVM)單元的結構示意圖，如第9H圖及第9I圖所示，在第9D圖中之二個磁阻式隨機存取記憶體(MRAM)單元880在以下說明中分別稱為磁阻式隨機存取記憶體(MRAM)單元880-3及磁阻式隨機存取記憶體(MRAM)單元880-4(意即是互補式MRAM單元，簡稱CMRAM)，對於第八類型第三替代方案之非揮發性記憶體(NVM)單元910，此磁阻式隨機存取記憶體(MRAM)單元880-3的底部電極881耦接至磁阻式隨機存取記憶體(MRAM)單元880-4的底部電極881及耦接 至節點M9，磁阻式隨機存取記憶體(MRAM)單元880-3的頂部電極882耦接節點M7，磁阻式隨機存取記憶體(MRAM)單元880-4的頂部電極872耦接至其節點M8。
在第一種情況下，對於第八類型第三替代方案之非揮發性記憶體(NVM)單元910，如第9H圖及第9I圖所示，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元880-3的重置步驟中被重置成具有第三高電阻，及磁阻式隨機存取記憶體(MRAM)單元880-4在設定步驟中被設定成具有第三低電阻，此時(1)節點M7切換成(或耦接至)第九編程電壓，例如可介於0.25伏特至3.3伏特之間的電壓，且可等於或大於磁阻式隨機存取記憶體(MRAM)單元880-4的該第一重置電壓V1MRE、等於或大於磁阻式隨機存取記憶體(MRAM)單元880-3的第一設定電壓V1MSE及大於電源供應電壓Vcc；(2)節點M8可切換成(或耦接至)接地參考電壓Vss；及(3)節點M9係切換成浮空狀態(floating)。因此，一電流可從磁阻式隨機存取記憶體(MRAM)單元880-4的頂部電極882流至磁阻式隨機存取記憶體(MRAM)單元880-4的底部電極881，以設定在磁阻式隨機存取記憶體(MRAM)單元880-4的自由磁性層887中每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880-4的固定磁性層885中每一場域的磁場方向相同，因此，磁阻式隨機存取記憶體(MRAM)單元880-4可經由上述設定步驟被設成具有介於10歐姆至100,000,000,000歐姆之間的第三低電阻，接著該電流可從磁阻式隨機存取記憶體(MRAM)單元880-3的底部電極881流過至磁阻式隨機存取記憶體(MRAM)單元880-3的頂部電極882，以重置在磁阻式隨機存取記憶體(MRAM)單元880-3的自由磁性層887中每一場域的磁場方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880-3的固定磁性層885中每一場域的方向相反，因此，磁阻式隨機存取記憶體(MRAM)單元880-3可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的第三高電阻，該第三高電阻可等於1.5倍至10倍的第三低電阻，因此第八類型第三替代方案之非揮發性記憶體(NVM)單元910可使節點M9的電壓被編程為邏輯值”0”，其中在操作時節點M9可作為第八類型第三替代方案之非揮發性記憶體(NVM)單元910的輸出端。
對於第八類型第三替代方案之非揮發性記憶體(NVM)單元910，在第二種情況下，如第9H圖及第9I圖所示，磁阻式隨機存取記憶體(MRAM)單元880-3可經由上述設定步驟被設定成具有第四低電阻，當磁阻式隨機存取記憶體(MRAM)單元880-4在重置步驟中及磁阻式隨機存取記憶體(MRAM)單元880-3在設定步驟中，此時(1)節點M8切換成(或耦接至)介於0.25伏特至3.3伏特之間之一第十編程電壓，此第十編程電壓可等於或大於磁阻式隨機存取記 憶體(MRAM)單元880-4的該第一重置電壓V1MRE、等於或大於磁阻式隨機存取記憶體(MRAM)單元880-3的第一設定電壓V1MSE及大於電源供應電壓Vcc，其中第十編程電壓可大致上等於第九編程電壓；(2)節點M7可切換成(或耦接至)接地參考電壓Vss；及(3)節點M9係切換成浮空狀態(floating)。因此，一電流可從磁阻式隨機存取記憶體(MRAM)單元880-3的頂部電極882流至磁阻式隨機存取記憶體(MRAM)單元880-3的底部電極881，以設定在磁阻式隨機存取記憶體(MRAM)單元880-3的自由磁性層887中每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880-3的固定磁性層885中每一場域的磁場方向相同，因此，磁阻式隨機存取記憶體(MRAM)單元880-3可經由上述設定步驟被設定成介於10歐姆至100,000,000,000歐姆之間的第四低電阻，接著該電流可從磁阻式隨機存取記憶體(MRAM)單元880-4的底部電極881流至磁阻式隨機存取記憶體(MRAM)單元880-4的頂部電極882，以重置在磁阻式隨機存取記憶體(MRAM)單元880-4的自由磁性層887中每一場域的磁場方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880-4的固定磁性層885中每一場域的方向相反，因此，磁阻式隨機存取記憶體(MRAM)單元880-4可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的第四高電阻，該第四高電阻可等於1.5倍至10倍的第四低電阻，因此第八類型第三替代方案之非揮發性記憶體(NVM)單元910可使節點M9的電壓被編程為邏輯值”1”，其中在操作時節點M9可作為第八類型第三替代方案之非揮發性記憶體(NVM)單元910的輸出端。
對於第八類型第三替代方案之非揮發性記憶體(NVM)單元910，在操作時，請參考第9H圖及第9I圖所示，(1)節點M7可切換成(或耦接至)電源供應電壓Vcc；(2)節點M8可切換成(或耦接至)接地參考電壓Vss；及(3)節點M9可切換成作為第八類型第三替代方案之非揮發性記憶體(NVM)單元910的輸出端，當磁阻式隨機存取記憶體(MRAM)單元880-3在重置步驟中被重置成具有第四高電阻，及磁阻式隨機存取記憶體(MRAM)單元880-4在設定步驟中被設定成具有第四低電阻，第八類型第三替代方案之非揮發性記憶體(NVM)單元910可在節點M9產生一資料輸出，其電壓介於接地參考電壓Vss與一半的電源供應電壓Vcc之間，定義為邏輯值”0”，當磁阻式隨機存取記憶體(MRAM)單元880-3在執行設定步驟中被設定成具有第四低電阻及磁阻式隨機存取記憶體(MRAM)單元880-4在重置步驟中被重置成具有第四高電阻時，第八類型第三替代方案之非揮發性記憶體(NVM)單元910可在節點M9產生一資料輸出，其電壓介於電源供應電壓Vcc與一半的電源供應電壓Vcc之間，定義為邏輯值”1”。
VIII.4第八類型第四替代方案之非揮發性記憶體(NVM)單元
另外，如第9J圖所示，對於第八類型第四替代方案之非揮發性記憶體(NVM)單元910可由第9D圖中之第二種替代方案可編程的電阻之磁阻式隨機存取記憶體(MRAM)單元880及第9J圖中的不可編程的電阻875組成，第9J圖為本發明實施例之第八類型第四替代方案之非揮發性記憶體(NVM)單元910一電路示意圖，如第9J圖所示，對於第八類型第四替代方案之非揮發性記憶體(NVM)單元910，用於第二種替代方案之磁阻式隨機存取記憶體(MRAM)單元880的底部電極881耦接至不可編程的電阻875的一第一端點及耦接至節點M18，用於第二種替代方案之磁阻式隨機存取記憶體(MRAM)單元880的頂部電極882耦接至節點M16，以及不可編程的電阻875相對於其第一端點之一第二端點耦接至其節點M17。
在第一種情況下，如第9J圖所示，對於第八類型第四替代方案之非揮發性記憶體(NVM)單元910，磁阻式隨機存取記憶體(MRAM)單元880可在重置步驟中被重置成具有第八高電阻，此時(1)節點M16切換成(或耦接至)第十一編程電壓，例如可介於0.25伏特至3.3伏特之間的電壓，且可等於或大於磁阻式隨機存取記憶體(MRAM)單元880的第一設定電壓V1MSE及大於電源供應電壓Vcc；(2)節點M17可切換成(或耦接至)接地參考電壓Vss；及(3)節點M18係切換成浮空狀態(floating)。因此，一電流可從磁阻式隨機存取記憶體(MRAM)單元880的底部電極881至磁阻式隨機存取記憶體(MRAM)單元880的頂部電極882，以重置在磁阻式隨機存取記憶體(MRAM)單元880的自由磁性層887中每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880的固定磁性層885中每一場域的方向相反，因此，磁阻式隨機存取記憶體(MRAM)單元880可被重置成介於15歐姆至500,000,000,000歐姆之間的第八高電阻，其中第八高電阻可等於1.5倍至10倍的不可編程的電阻875的電阻，因此第八類型第四替代方案之非揮發性記憶體(NVM)單元910可使節點M18的電壓被編程為邏輯值”0”，其中在操作時節點M18可作為第八類型第四替代方案之非揮發性記憶體(NVM)單元910的輸出端。
在第四種情況下，如第9J圖所示，對於第八類型第四替代方案之非揮發性記憶體(NVM)單元910，磁阻式隨機存取記憶體(MRAM)單元880可經由上述設定步驟被設定成具有第七高電阻，此時(1)節點M18可切換成(或耦接至)介於0.25伏特至3.3伏特之間的一第十二編程電壓，此第十二編程電壓可等於或大於磁阻式隨機存取記憶體(MRAM)單元880的第 一設定電壓V1MSE及大於電源供應電壓Vcc，其中該第十二編程電壓大致上等於第十一編程電壓；(2)節點M16可切換成(或耦接至)接地參考電壓Vss；及(3)節點M17係切換成浮空狀態(floating)或耦接至第十二編程電壓。因此，一電流可從磁阻式隨機存取記憶體(MRAM)單元880的頂部電極882至磁阻式隨機存取記憶體(MRAM)單元880的底部電極881，以設定在磁阻式隨機存取記憶體(MRAM)單元880的自由磁性層887中每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體(MRAM)單元880的固定磁性層885中每一場域的方向相同，因此，磁阻式隨機存取記憶體(MRAM)單元880可被設定成介於10歐姆至100,000,000,000歐姆之間的第八低電阻，不可編程的電阻875的電阻可等於介於1.5倍至10,000,000倍的第八低電阻，因此第八類型第四替代方案之非揮發性記憶體(NVM)單元910可使節點M18的電壓被編程為邏輯值”1”，其中在操作時節點M18可作為第八類型第四替代方案之非揮發性記憶體(NVM)單元910的輸出端。
對於第八類型第四替代方案之非揮發性記憶體(NVM)單元910，在操作時，請參考第9J圖所示，(1)其節點M16可切換成(或耦接至)電源供應電壓Vcc；(2)其節點M17可切換成(或耦接至)接地參考電壓Vss；及(3)其節點M18可切換成作為第八類型第四替代方案之非揮發性記憶體(NVM)單元910的輸出端，當磁阻式隨機存取記憶體(MRAM)單元880在重置步驟中被重置成具有第八高電阻，第八類型第四替代方案之非揮發性記憶體(NVM)單元910可在節點M18產生一輸出，其電壓介於接地參考電壓Vss與一半的電源供應電壓Vcc之間，定義為邏輯值”0”，當磁阻式隨機存取記憶體(MRAM)單元880在執行設定步驟中被設定成具有第八低電阻時，第八類型第四替代方案之非揮發性記憶體(NVM)單元910可在節點M18產生一輸出，其電壓介於電源供應電壓Vcc與一半的電源供應電壓Vcc之間，定義為邏輯值”1”。
IX.第九型非揮發性記憶體單元
如第10A圖至第10C圖為本發明實施例依據自旋軌道轉矩(spin-orbit-torque(SOT))數種結構的第一替代方案之磁阻式隨機存取記憶體(MRAM)單元，在第10A圖至第10C圖中的半導體晶片的結構與第9A圖至第9C圖中的半導體晶片結構相似，除了用於依據MRAM單元890建構之複數SOT的MRAM層879的組成和更設置在MRAM層879的磁阻層883之自由磁場層887上的自旋累積誘導(spin-accumulation induced)層888之外，其它的部分分別具有相同的結構。在第9A圖至第9C圖中與第10A圖至第10C圖中相同的元件號碼，其相同的元件號碼 之元件的說明可參考第9A圖至第9C圖中的元件說明，如第10A圖至第10C圖所示，對於MRAM層879，其磁阻層883的說明及結構與第9A圖至第9C圖中的磁阻層883相同，如第10A圖至第10C圖所示，該半導體晶片100可包括自旋累積誘導層888位在第34A圖及第34D圖的其中之一高的介電層12中，該自旋累積誘導層888例如為鉑(platinum(Pt))金屬層、鉭(tantalum)層、金層、鎢金屬層、鈀金屬層或貴金屬層，其厚度介於0.5至50奈米之間，對於該半導體晶片100的MRAM層879，在第9A圖至第9C圖中的頂部電極882可跳過(省略)，亦即是自旋累積誘導層888可形成在用於依據MRAM單元890建構之複數SOT之其磁阻層883的自由磁性層887上。
如第10A圖及第10B圖所示，對於每一第三替代之磁阻型磁阻式隨機存取記憶體(MRAM)單元880，第34A圖及第34D圖中的其中之一高的介電層12可形成在磁阻層883的自由磁性層887上及該自旋累積誘導層888可形成在具有一金屬栓塞及金屬線(二者)的其中之一高的介電層12中，其中該自旋累積誘導層888的金屬栓塞可形成在磁阻層883的自由磁性層887上，以耦接該自旋累積誘導層888的金屬線至其磁阻層883。
或者，如第10C圖所示，對於每一磁阻型磁阻式隨機存取記憶體(MRAM)單元890，該自旋累積誘導層888可形成在其中之一高的介電層12上、形成在一磁阻層883的自由磁性層887及形成在該MRAM層879的介電層12之一上表面上。
如第10A圖至第10C圖所示，對於每一依據第一替代方案之MRAM單元890建構之SOT，其該鎖定磁性層885的每一場域之一磁場被反鐵磁性層884鎖在一方向上，也就是難以被由穿過鎖定磁性層885的電子流所引起的自旋轉移扭矩所改變，該自由磁性層887的每一場域之一磁場方向容易被位在相鄰於該自由磁性層887之自旋累積感應層888的側面的電子的自旋積累所改變，其係由在自旋累積誘導層888流通的一電子流及穿過自由磁性層887上方的電子流所誘發改變。
第10D圖為本發明實施例中依據第一替代磁阻式隨機存取記憶體(MRAM)單元880，以設定或重新設定一自旋軌道轉矩(spin-orbit-torque(SOT))進行編程的簡易剖面示意圖，如第10A圖至第10D圖所示，在第一替代磁阻式隨機存取記憶體(MRAM)單元880的其中之一個之設定步驟中，在此案例中該鎖定磁性層885被反鐵磁性層884鎖在一方向上(例如是垂直於紙面上的方向，在圖示上無法顯示)，當位在自旋累積誘導層888一右側上的一節點N82上開啟/開通切換耦接至介於0.25至3.3伏特之間的一第二設定電壓V2MSE，當位在自旋累積誘 導層888一左側上的一節點N81上開啟/開通耦接至接地參考電壓及一節點N83耦接至其反鐵磁性層884以開啟/開通成浮空狀態(floating)，電子的自旋累積可以在自旋累積誘導層888的底層經由一電子流從節點N81至節點N82被誘導改變在其自由磁性層887的每一場域之一磁場，此磁場大致上平行於其鎖定磁性層885的每一場域的磁場方向(其方方係垂直於紙面上的方向，在圖示上無法顯示)，因此，其中之一第一替代方案之該磁阻式隨機存取記憶體(MRAM)單元890可設定成介於10歐姆至100,000,000,000歐姆之間的低電阻，在一重新設定的步驟中，第一替代磁阻式隨機存取記憶體(MRAM)單元890，當節點N81開啟/開通切換耦接至介於0.25至3.3伏等之間一第二重設電壓V2MRE，其中第二重設電壓V2MRE可大致上等於第二設定電壓V2MSE，該節點N82可開啟/開通切換耦接至接地參考電壓及節點N83開啟/開通成為浮空狀態(floating)，電子的自旋累積可以在自旋累積誘導層888的底層經由一電子流從節點N82至節點N81被誘導改變在其自由磁性層887的每一場域之一磁場，該磁場方向與其鎖定磁性層885的每一場域的磁場方向(其方方係垂直於紙面上的方向，在圖示上無法顯示)相反。因此，第一替代磁阻式隨機存取記憶體(MRAM)單元890可被重新設定為介於15歐姆至500,000,000,000歐姆之間的高電阻(大於上述低電阻值)，對於每一第一替代方案之MRAM單元890，其中該高電阻值可等於其低電阻值的1.5至10倍之間。
第10E圖至第10G圖為本發明實施例依據自旋軌道轉矩(spin-orbit-torque(SOT))第二替代方案之磁阻式隨機存取記憶體(MRAM)單元，在第10E圖至第10G圖中的半導體晶片的結構與第9D圖中的半導體晶片結構相似，除了MRAM層879的組成和更設置在MRAM層879的磁阻層883之自由磁場層887下方並與其接觸的自旋累積誘導(spin-accumulation induced)層888之外，其它的部分分別具有相同的結構。在第9A圖至第9D圖中與第10E圖至第10G圖中相同的元件號碼，其相同的元件號碼之元件的說明可參考第9A圖至第9D圖中的元件說明，如第10E圖至第10G圖所示，對於MRAM層879，其磁阻層883的說明及結構與第9D圖中的磁阻層883相同，如第10E圖至第10G圖所示，該半導體晶片100可包括自旋累積誘導層888位在第34A圖及第34D圖的其中之一低的介電層12中，該自旋累積誘導層888例如為鉑(platinum(Pt))金屬層、鉭(tantalum)層、金層、鎢金屬層、鈀金屬層或貴金屬層，其厚度介於0.5至50奈米之間，對於該半導體晶片100的MRAM層879，在第11F圖中的底部電極882可跳過(省略)，亦即是磁阻層883的自由磁性層887可形成在自旋累積誘導層888上。
如第10E圖所示，對於每一MRAM單元890，磁阻層883的自由磁性層887可形成在第34A圖至第34D圖中低的絕緣介電層12中之自旋累積誘導層888上表面上及在低的絕緣介電層12的上表面上。
或者，如第10F圖及第10G圖所示，對於每一MRAM單元890，磁阻層883的自由磁性層887可形成在第34A圖及第34D圖中的其中之一低的介電層12中的該自旋累積誘導層888的一上表面上及在MRAM層879的介電層12更可形成在該自旋累積誘導層888的上表面上。
如第10E圖至第10G圖所示，對於每一依據第二替代方案之MRAM單元890建構之SOT，其該鎖定磁性層885的每一場域之一磁場被反鐵磁性層884鎖在一方向上，也就是難以被由穿過鎖定磁性層885的電子流所引起的自旋轉移扭矩所改變，該自由磁性層887的每一場域之一磁場方向容易被位在相鄰於該自由磁性層887之自旋累積感應層888的側面的電子的自旋積累所改變，其係由在自旋累積誘導層888流通的一電子流及穿過自由磁性層887下方的電子流所誘發改變。
第10H圖為本發明實施例中依據第二替代方案磁阻式隨機存取記憶體(MRAM)單元890，以設定或重新設定一自旋軌道轉矩(spin-orbit-torque(SOT))進行編程的簡易剖面示意圖，如第10E圖至第10H圖所示，在第二替代方案磁阻式隨機存取記憶體(MRAM)單元890的其中之一個之設定步驟中，在此案例中該鎖定磁性層885的每一場域之一磁場被反鐵磁性層884鎖在一方向上(例如是垂直於紙面上的方向，在圖示上無法顯示)，當位在自旋累積誘導層888一左側上的一節點N84上開啟/開通切換耦接至第二設定電壓V2MSE，當位在自旋累積誘導層888一右側上的一節點N85上開啟/開通耦接至接地參考電壓及一節點N86耦接至其反鐵磁性層884以開啟/開通成浮空狀態(floating)，電子的自旋累積可以在自旋累積誘導層888的底層經由一電子流從節點N85至節點N84被誘導改變在其自由磁性層887的每一場域之一磁場，此磁場大致上平行於其鎖定磁性層885的每一場域的磁場方向(其方方係垂直於紙面上的方向，在圖示上無法顯示)，因此，其中之一第二替代方案該磁阻式隨機存取記憶體(MRAM)單元890可設定成介於10歐姆至100,000,000,000歐姆之間的低電阻，在一重新設定的步驟中，第二替代方案磁阻式隨機存取記憶體(MRAM)單元890，當節點N81開啟/開通切換耦接至第二重設電壓V2MRE，該節點N84可開啟/開通切換耦接至接地參考電壓及節點N86開啟/開通成為浮空狀 態(floating)，電子的自旋累積可以在自旋累積誘導層888的頂層經由一電子流從節點N84至節點N85被誘導改變在其自由磁性層887的每一場域之一磁場，該磁場方向與其鎖定磁性層885的每一場域的磁場方向(其方方係垂直於紙面上的方向，在圖示上無法顯示)相反。因此，第二替代方案磁阻式隨機存取記憶體(MRAM)單元890可被重新設定為介於15歐姆至500,000,000,000歐姆之間的高電阻(大於上述低電阻值)，對於第二替代方案磁阻式隨機存取記憶體(MRAM)單元890，其中該高電阻值可等於其低電阻值的1.5至10倍之間。
IX. 1第九型第一替代方案之非揮發性記憶體單元
第10I圖為本發明實施例第九型第一替代方案之非揮發性記憶體單元的電路示意圖，第10J圖為本發明實施例第九型第一替代方案之非揮發性記憶體單元的透視示意圖，如第10I圖及第10J圖所示，在第10A圖至第10D圖中之二個SOT-MRAM單元890在以下說明中分別稱為磁阻式隨機存取記憶體(MRAM)單元890-1及磁阻式隨機存取記憶體(MRAM)單元890-2(意即是互補式MRAM單元，簡稱CMRAM)，對於第九類型第一替代方案之非揮發性記憶體(NVM)單元920，此磁阻式隨機存取記憶體(MRAM)單元890-1的底部電極881耦接至磁阻式隨機存取記憶體(MRAM)單元890-2的底部電極881及耦接至節點M33，磁阻式隨機存取記憶體(MRAM)單元890-1的自由磁性層887位在自旋積累誘導層888-1下方(且接觸)，其自旋積累誘導層888-1之揭露說明與上述第10A圖至第10D圖中的自旋積累誘導層888相同，其中自旋積累誘導層888-1耦接節點M31至節點M32，其MRAM單元890-2的自由磁性層887位在自旋積累誘導層888-2下方(且接觸)，其自旋積累誘導層888-2之揭露說明與上述第10A圖至第10D圖中的自旋積累誘導層888相同，其中自旋積累誘導層888-2耦接節點M34至節點M35。
在第一種情況下，對於第九類型第一替代方案之非揮發性記憶體(NVM)單元920，如第10I圖及第10J圖所示，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元890-2的重置步驟中被重置成具有第九高電阻，及磁阻式隨機存取記憶體(MRAM)單元890-1在設定步驟中被設定成具有第九低電阻，此時在磁阻式隨機存取記憶體(MRAM)單元890-2的重置步驟及在磁阻式隨機存取記憶體(MRAM)單元890-1在設定步驟中，其MRAM單元890-1及890-2的鎖定磁性層885的每一場域在一方向上(例如在右邊方向上)被其MRAM單元890-1和890-2的反鐵磁層884鎖定磁場，(1)節點M31可切換耦接至介於0.25至3.3伏特的一第十三編程電壓，其等於或大於MRAM單元890-1之第二設定電壓V2MSE，(2)節點M35可切換耦接至介 於0.25至3.3伏特的一第十四編程電壓，其等於或大於MRAM單元890-2之第二重設電壓V2MRE，其中第十三編程電壓可大致上等於第十四編程電壓及大致上等於電源供應電壓Vcc，(3)節點M32及M34可切換耦接至接地參考電壓，及(4)節點M33可切換成浮空狀態，因此，從節點M32流到節點M31的電子電流可以在自旋累積感應層888-1的底部感應出電子的自旋累積，以改變在MRAM單元890-1的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890-1的鎖定磁性層885的每一場域的磁場方向平行(例如是右邊方向)，所以，MRAM單元890-1可經由上述設定步驟被設成具有介於10歐姆至100,000,000,000歐姆之間的第九低電阻，另外，從節點M34流到節點M35的電子電流可以在自旋累積感應層888-2的底部感應出電子的自旋累積，以改變在MRAM單元890-2的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890-2的鎖定磁性層885的每一場域的磁場方向相反(例如是左邊方向)，因此，磁阻式隨機存取記憶體(MRAM)單元890-2可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的第九高電阻，該第九高電阻可等於1.5倍至10倍的第九低電阻，因此第九類型第一替代方案之非揮發性記憶體(NVM)單元920可使節點M33的電壓被編程為邏輯值”1”，其中在操作時節點M33可作為第九類型第一替代方案之非揮發性記憶體(NVM)單元920的輸出端。
在第二種情況下，對於第九類型第一替代方案之非揮發性記憶體(NVM)單元920，如第10I圖及第10J圖所示，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元890-1的重置步驟中被重置成具有第十高電阻，及磁阻式隨機存取記憶體(MRAM)單元890-2在設定步驟中被設定成具有第十低電阻，此時在磁阻式隨機存取記憶體(MRAM)單元890-1的重置步驟及在磁阻式隨機存取記憶體(MRAM)單元890-2在設定步驟中，其MRAM單元890-1及890-2的鎖定磁性層885的每一場域在一方向上(例如在右邊方向上)被其MRAM單元890-1和890-2的反鐵磁層884鎖定磁場，(1)節點M32可切換耦接至介於0.25至3.3伏特的一第十五編程電壓，其等於或大於MRAM單元890-1之第二設定電壓V2MSE，(2)節點M34可切換耦接至介於0.25至3.3伏特的一第十六編程電壓，其等於或大於MRAM單元890-2之第二重設電壓V2MRE，其中第十三編程電壓可大致上等於第十四編程電壓及大致上等於電源供應電壓Vcc，(3)節點M31及M35可切換耦接至接地參考電壓，及(4)節點M33可切換成浮空狀態，因此，從節點M35流到節點M34的電子電流可以在自旋累積感應層888-2的底部感應出電子的自旋累積，以改變在MRAM單元890-2的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單 元890-2的鎖定磁性層885的每一場域的磁場方向平行(例如是右邊方向)，所以，MRAM單元890-2可經由上述設定步驟被設成具有介於10歐姆至100,000,000,000歐姆之間的第十低電阻，另外，從節點M31流到節點M32的電子電流可以在自旋累積感應層888-1的底部感應出電子的自旋累積，以改變在MRAM單元890-1的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890-1的鎖定磁性層885的每一場域的磁場方向相反(例如是左邊方向)，因此，磁阻式隨機存取記憶體(MRAM)單元890-1可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的第十高電阻，該第十高電阻可等於1.5倍至10倍的第十低電阻，因此第九類型第一替代方案之非揮發性記憶體(NVM)單元920可使節點M33的電壓被編程為邏輯值”0”，其中在操作時節點M33可作為第九類型第一替代方案之非揮發性記憶體(NVM)單元920的輸出端。
對於第九類型第一替代方案之非揮發性記憶體(NVM)單元920，在操作時，請參考第10I圖及第10J圖所示，(1)其節點M31及節點M32可切換成(或耦接至)電源供應電壓Vcc；(2)其節點M34及節點M35可切換成(或耦接至)接地參考電壓Vss；及(3)其節點M33可切換成作為第九類型第一替代方案之非揮發性記憶體(NVM)單元920的輸出端，當磁阻式隨機存取記憶體(MRAM)單元890-1在重置步驟中被重置成具有第十高電阻，且其MRAM單元890-2可設定為第十低電阻，第九類型第一替代方案之非揮發性記憶體(NVM)單元920可在節點M33產生一資料輸出，其電壓介於接地參考電壓Vss與一半的電源供應電壓Vcc之間，定義為邏輯值”0”，當磁阻式隨機存取記憶體(MRAM)單元890-1在執行設定步驟中被設定成具有第九低電阻及MRAM單元890-2重設成具有第九高電阻時，第九類型第一替代方案之非揮發性記憶體(NVM)單元920可在節點M33產生一資料輸出，其電壓介於電源供應電壓Vcc與一半的電源供應電壓Vcc之間，定義為邏輯值”1”。
IX.2第九型第二替代方案之非揮發性記憶體單元
第10I圖為本發明實施例第九型第二替代方案之非揮發性記憶體單元可由第10A圖至第10D圖中之第九型第一替代方案及一不可編程電阻875所構成，如第10K圖所示，第10K圖第九型第二替代方案之非揮發性記憶體單元的電路示意圖，如第10K圖所示，對於第九型第二替代方案之非揮發性記憶體單元，此磁阻式隨機存取記憶體(MRAM)單元890的底部電極881耦接不可編程電阻875的一第一端點及耦接其節點M38，磁阻式隨機存取記憶體 (MRAM)單元890-1的自由磁性層887，其上形成具有如第10A圖至第10D圖中之自旋積累誘導層888，其中自旋積累誘導層888耦接節點M36至節點M37，其不可編程電阻875之一第二端點(相對於不可編程電阻875之第一端點)耦接其節點M39。
在第一種情況下，對於第九類型第二替代方案之非揮發性記憶體(NVM)單元920，如第10K圖所示，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元890的設定步驟中被設定成具有第十一低電阻，此時在磁阻式隨機存取記憶體(MRAM)單元890的在設定步驟中，(1)第一個節點M36及節點M37可切換耦接至介於0.25至3.3伏特的一第十七編程電壓，其等於或大於MRAM單元890之第二設定電壓V2MSE，其中第十七編程電壓可大致上等於電源供應電壓Vcc，(2)第二個節點M36及節點M37可切換耦接至接地參考電壓，及(3)其節點M38及節點M39可切換成浮空狀態，因此，從第二個節點M36及節點M37流到第一個節點M36及節點M37的電子電流可以在第10D圖中之自旋累積感應層888的底部感應出電子的自旋累積，以改變在MRAM單元890的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890的鎖定磁性層885的每一場域的磁場方向平行，所以，MRAM單元890可經由上述設定步驟被設成具有介於10歐姆至100,000,000,000歐姆之間的第十一低電阻，其電阻值低於其不可編程電阻875之電阻值，該不可編程電阻875之電阻值可等於第十一低電阻的電阻值約1.5至10,000,000倍之間，因此第九類型第二替代方案之非揮發性記憶體(NVM)單元920可使節點M38的電壓被編程為邏輯值”1”，其中在操作時節點M38可作為第九類型第二替代方案之非揮發性記憶體(NVM)單元920的輸出端。
在第二種情況下，對於第九類型第二替代方案之非揮發性記憶體(NVM)單元920，如第10K圖所示，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元890的重置步驟中被重設成具有第十一高電阻，此時在磁阻式隨機存取記憶體(MRAM)單元890的在重設步驟中，(1)第二個節點M36及節點M37可切換耦接至介於0.25至3.3伏特的一第十八編程電壓，其等於或大於MRAM單元890之第二重設電壓V2MRE，其中第十八編程電壓可大致上等於電源供應電壓Vcc，(2)第一個節點M36及節點M37可切換耦接至接地參考電壓，及(3)其節點M38及節點M39可切換成浮空狀態，因此，從第一個節點M36及節點M37流到第二個節點M36及節點M37的電子電流可以在第10D圖中之自旋累積感應層888的底部感應出電子的自旋累積，以改變在MRAM單元890的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890的鎖定磁性層885的每一場域的磁場方向相反，所以，MRAM單元890可經由 上述重設步驟被設成具有介於15歐姆至500,000,000,000歐姆之間的第十一高電阻，其電阻值高於其不可編程電阻875之電阻值，該第十一高電阻之電阻值可等於不可編程電阻875的電阻值約1.5至10倍之間，因此第九類型第二替代方案之非揮發性記憶體(NVM)單元920可使節點M38的電壓被編程為邏輯值”0”，其中在操作時節點M38可作為第九類型第二替代方案之非揮發性記憶體(NVM)單元920的輸出端。
對於第九類型第二替代方案之非揮發性記憶體(NVM)單元920，在操作時，請參考第10K圖所示，(1)其節點M36及節點M37可切換成(或耦接至)電源供應電壓Vcc；(2)其節點M39可切換成(或耦接至)接地參考電壓Vss；及(3)其節點M38可切換成作為第九類型第二替代方案之非揮發性記憶體(NVM)單元920的輸出端，當磁阻式隨機存取記憶體(MRAM)單元890-1在重置步驟中被重置成具有第十一高電阻，第九類型第二替代方案之非揮發性記憶體(NVM)單元920可在節點M38產生一資料輸出，其電壓介於接地參考電壓Vss與一半的電源供應電壓Vcc之間，定義為邏輯值”0”，當磁阻式隨機存取記憶體(MRAM)單元890-1在執行設定步驟中被設定成具有第十一低電阻，第九類型第二替代方案之非揮發性記憶體(NVM)單元920可在節點M38產生一資料輸出，其電壓介於電源供應電壓Vcc與一半的電源供應電壓Vcc之間，定義為邏輯值”1”。
IX. 3第九型第三替代方案之非揮發性記憶體單元
第10L圖為本發明實施例第九型第三替代方案之非揮發性記憶體單元的電路示意圖，第10M圖為本發明實施例第九型第三替代方案之非揮發性記憶體單元的透視示意圖，如第10L圖及第10M圖所示，在第10E圖至第10H圖中之二個SOT-MRAM單元890在以下說明中分別稱為磁阻式隨機存取記憶體(MRAM)單元890-3及磁阻式隨機存取記憶體(MRAM)單元890-4(意即是互補式MRAM單元，簡稱CMRAM)，對於第九類型第三替代方案之非揮發性記憶體(NVM)單元920，此磁阻式隨機存取記憶體(MRAM)單元890-3的頂部電極882耦接至磁阻式隨機存取記憶體(MRAM)單元890-4的頂部電極882及耦接至節點M43，磁阻式隨機存取記憶體(MRAM)單元890-3的自由磁性層887位在自旋積累誘導層888-3上，其自旋積累誘導層888-3之揭露說明與上述第10E圖至第10H圖中的自旋積累誘導層888相同，其中自旋積累誘導層888-3耦接節點M41至節點M42，其MRAM單元890-4的自由磁性層887位在自旋積累誘導層 888-2上，其自旋積累誘導層888-4之揭露說明與上述第10E圖至第10H圖中的自旋積累誘導層888相同，其中自旋積累誘導層888-4耦接節點M44至水節點M45。
在第一種情況下，對於第九類型第三替代方案之非揮發性記憶體(NVM)單元920，如第10L圖及第10M圖所示，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元890-4的重置步驟中被重置成具有第十二高電阻，及磁阻式隨機存取記憶體(MRAM)單元890-3在設定步驟中被設定成具有第十二低電阻，此時在磁阻式隨機存取記憶體(MRAM)單元890-4的重置步驟及在磁阻式隨機存取記憶體(MRAM)單元890-3在設定步驟中，其MRAM單元890-3及890-2的鎖定磁性層885的每一場域在一方向上(例如在左邊方向上)被其MRAM單元890-3和890-2的反鐵磁層884鎖定磁場，(1)節點M41可切換耦接至介於0.25至3.3伏特的一第十九編程電壓，其等於或大於MRAM單元890-3之第二設定電壓V2MSE，(2)節點M45可切換耦接至介於0.25至3.3伏特的一第二十編程電壓，其等於或大於MRAM單元890-4之第二重設電壓V2MRE，其中第十九編程電壓可大致上等於第二十編程電壓及大致上等於電源供應電壓Vcc，(3)節點M42及節點M44可切換耦接至接地參考電壓，及(4)節點M43可切換成浮空狀態，因此，從節點M42流到節點M41的電子電流可以在自旋累積感應層888-3的頂部感應出電子的自旋累積，以改變在MRAM單元890-3的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890-3的鎖定磁性層885的每一場域的磁場方向平行(例如是左邊方向)，所以，MRAM單元890-3可經由上述設定步驟被設成具有介於10歐姆至100,000,000,000歐姆之間的第十二低電阻，另外，從節點M44流到節點M45的電子電流可以在自旋累積感應層888-4的頂部感應出電子的自旋累積，以改變在MRAM單元890-4的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890-4的鎖定磁性層885的每一場域的磁場方向相反(例如是右邊方向)，因此，磁阻式隨機存取記憶體(MRAM)單元890-4可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的第十二高電阻，該第十二高電阻可等於1.5倍至10倍的第十二低電阻，因此第九類型第三替代方案之非揮發性記憶體(NVM)單元920可使節點M43的電壓被編程為邏輯值”1”，其中在操作時節點M43可作為第九類型第三替代方案之非揮發性記憶體(NVM)單元920的輸出端。
在第二種情況下，對於第九類型第三替代方案之非揮發性記憶體(NVM)單元920，如第10L圖及第10M圖所示，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元890-3的重置步驟中被重置成具有第三十高電阻，及磁阻式隨機存取記憶體(MRAM)單元 890-4在設定步驟中被設定成具有第三十低電阻，此時在磁阻式隨機存取記憶體(MRAM)單元890-3的重置步驟及在磁阻式隨機存取記憶體(MRAM)單元890-4在設定步驟中，其MRAM單元890-3及單元890-4的鎖定磁性層885的每一場域在一方向上(例如在左邊方向上)被其MRAM單元890-3和890-4的反鐵磁層884鎖定磁場，(1)節點M42可切換耦接至介於0.25至3.3伏特的一第二十一編程電壓，其等於或大於MRAM單元890-3之第二設定電壓V2MSE，(2)節點M44可切換耦接至介於0.25至3.3伏特的一第二十二編程電壓，其等於或大於MRAM單元890-4之第二重設電壓V2MRE，其中第二十一編程電壓可大致上等於第二十二編程電壓及大致上等於電源供應電壓Vcc，(3)節點M41及節點M45可切換耦接至接地參考電壓，及(4)節點M43可切換成浮空狀態，因此，從節點M45流到節點M44的電子電流可以在自旋累積感應層888-4的頂部感應出電子的自旋累積，以改變在MRAM單元890-4的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890-4的鎖定磁性層885的每一場域的磁場方向平行(例如是左邊方向)，所以，MRAM單元890-4可經由上述設定步驟被設成具有介於10歐姆至100,000,000,000歐姆之間的第三十低電阻，另外，從節點M41流到節點M42的電子電流可以在自旋累積感應層888-3的頂部感應出電子的自旋累積，以改變在MRAM單元890-3的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890-3的鎖定磁性層885的每一場域的磁場方向相反(例如是右邊方向)，因此，磁阻式隨機存取記憶體(MRAM)單元890-3可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的第三十高電阻，該第三十高電阻可等於1.5倍至10倍的第三十低電阻，因此第九類型第三替代方案之非揮發性記憶體(NVM)單元920可使節點M43的電壓被編程為邏輯值”0”，其中在操作時節點M43可作為第九類型第三替代方案之非揮發性記憶體(NVM)單元920的輸出端。
對於第九類型第三替代方案之非揮發性記憶體(NVM)單元920，在操作時，請參考第10L圖及第10M圖所示，(1)其節點M41及節點M42可切換成(或耦接至)電源供應電壓Vcc；(2)其節點M44及節點M45可切換成(或耦接至)接地參考電壓Vss；及(3)其節點M43可切換成作為第九類型第三替代方案之非揮發性記憶體(NVM)單元920的輸出端，當磁阻式隨機存取記憶體(MRAM)單元890-3在重置步驟中被重置成具有第三十高電阻，且其MRAM單元890-4可設定為第三十低電阻，第九類型第三替代方案之非揮發性記憶體(NVM)單元920可在節點M43產生一資料輸出，其電壓介於接地參考電壓Vss與一半的電源供應電壓Vcc之間，定義為邏輯值”0”，當磁阻式隨機存取記憶體(MRAM)單元890-3在執行設定步驟中被設定成具有 第十二低電阻及MRAM單元890-4重設成具有第十二高電阻時，第九類型第三替代方案之非揮發性記憶體(NVM)單元920可在節點M43產生一資料輸出，其電壓介於電源供應電壓Vcc與一半的電源供應電壓Vcc之間，定義為邏輯值”1”。
IX.4第九型第四替代方案之非揮發性記憶體單元
第10I圖為本發明實施例第九型第四替代方案之非揮發性記憶體單元可由如第10E圖至第10H圖中之第九型第二替代方案及一不可編程電阻875所構成，如第10N圖所示，第10N圖第九型第四替代方案之非揮發性記憶體單元的電路示意圖，如第10N圖所示，對於第九型第四替代方案之非揮發性記憶體單元，此磁阻式隨機存取記憶體(MRAM)單元890的頂部電極882耦接不可編程電阻875的一第一端點及耦接其節點M48，磁阻式隨機存取記憶體(MRAM)單元890-1的自由磁性層887，其上形成具有如第10E圖至第10H圖中之自旋積累誘導層888，其中自旋積累誘導層888耦接節點M46至節點M47，其不可編程電阻875之一第二端點(相對於不可編程電阻875之第一端點)耦接其節點M49。
在第一種情況下，對於第九類型第四替代方案之非揮發性記憶體(NVM)單元920，如第10N圖所示，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元890的設定步驟中被設定成具有第十四低電阻，此時在磁阻式隨機存取記憶體(MRAM)單元890的在設定步驟中，(1)第一個節點M46及節點M47可切換耦接至介於0.25至3.3伏特的一第二十三編程電壓，其等於或大於MRAM單元890之第二設定電壓V2MSE，其中第二十三編程電壓可大致上等於電源供應電壓Vcc，(2)第二個節點M46及節點M47可切換耦接至接地參考電壓，及(3)其節點M48及節點M49可切換成浮空狀態，因此，從第二個節點M46及節點M47流到第一個節點M46及節點M47的電子電流可以在第10H圖中之自旋累積感應層888的頂部感應出電子的自旋累積，以改變在MRAM單元890的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890的鎖定磁性層885的每一場域的磁場方向平行，所以，MRAM單元890可經由上述設定步驟被設成具有介於10歐姆至100,000,000,000歐姆之間的第十四低電阻，其電阻值低於其不可編程電阻875之電阻值，該不可編程電阻875之電阻值可等於第十四低電阻的電阻值約1.5至10,000,000倍之間，因此第九類型第四替代方案之非揮發性記憶體(NVM)單元920可使節點M48的電壓被編程為邏輯值”1”，其中在操作時節點M48可作為第九類型第四替代方案之非揮發性記憶體(NVM)單元920的輸出端。
在第二種情況下，對於第九類型第四替代方案之非揮發性記憶體(NVM)單元920，如第10N圖所示，在執行上述形成步驟後，磁阻式隨機存取記憶體(MRAM)單元890的重置步驟中被重設成具有第十四高電阻，此時在磁阻式隨機存取記憶體(MRAM)單元890的在重設步驟中，(1)第二個節點M46及節點M47可切換耦接至介於0.25至3.3伏特的一第二十四編程電壓，其等於或大於MRAM單元890之第二重設電壓V2MRE，其中第二十四編程電壓可大致上等於電源供應電壓Vcc，(2)第一個節點M46及節點M47可切換耦接至接地參考電壓，及(3)其節點M48及節點M49可切換成浮空狀態，因此，從第一個節點M46及節點M47流到第二個節點M46及節點M47的電子電流可以在第10H圖中之自旋累積感應層888的頂部感應出電子的自旋累積，以改變在MRAM單元890的每一自由磁場層887的場域的磁場，使其方向大致上與MRAM單元890的鎖定磁性層885的每一場域的磁場方向相反，所以，MRAM單元890可經由上述重設步驟被設成具有介於15歐姆至500,000,000,000歐姆之間的第十四高電阻，其電阻值高於其不可編程電阻875之電阻值，該第十四高電阻之電阻值可等於不可編程電阻875的電阻值約1.5至10倍之間，因此第九類型第四替代方案之非揮發性記憶體(NVM)單元920可使節點M48的電壓被編程為邏輯值”0”，其中在操作時節點M48可作為第九類型第四替代方案之非揮發性記憶體(NVM)單元920的輸出端。
對於第九類型第四替代方案之非揮發性記憶體(NVM)單元920，在操作時，請參考第10N圖所示，(1)其節點M46及節點M47可切換成(或耦接至)電源供應電壓Vcc；(2)其節點M49可切換成(或耦接至)接地參考電壓Vss；及(3)其節點M48可切換成作為第九類型第四替代方案之非揮發性記憶體(NVM)單元920的輸出端，當磁阻式隨機存取記憶體(MRAM)單元890-1在重置步驟中被重置成具有第十四高電阻，第九類型第四替代方案之非揮發性記憶體(NVM)單元920可在節點M48產生一資料輸出，其電壓介於接地參考電壓Vss與一半的電源供應電壓Vcc之間，定義為邏輯值”0”，當磁阻式隨機存取記憶體(MRAM)單元890-1在執行設定步驟中被設定成具有第十四低電阻，第九類型第四替代方案之非揮發性記憶體(NVM)單元920可在節點M48產生一資料輸出，其電壓介於電源供應電壓Vcc與一半的電源供應電壓Vcc之間，定義為邏輯值”1”。
用於非揮發性記憶體單元之鎖存電路的揭露說明
(1)第一型鎖存非揮發性記憶體單元
第11A為本發實施例第一型鎖存非揮發性記憶體單元的電路示意圖，如第11A圖所示，第一型鎖存非揮發性記憶體單元940可包括一第一型至第九型非揮發性記憶體單元600,650,700,721,760,800,900,910及920，以及包括如第1A圖或第1B圖中的一記憶體單元446，其用以在操作時接收(1)與位在第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖或第7A圖至第7D圖中第一型至第六型非揮發性記憶體單元600,650,700,721,760及800的其中之一記憶體單元之節點N0處的資料輸出相關聯的一資料輸入、(2)與位在第8A圖至第8G圖中第七型非揮發性記憶體單元900位在節點M3或M12處的資料輸出相關聯的一資料輸入、(3)與位在第9A圖至第9J圖中與第八型非揮發性記憶體單元910位在節點M6,M9,M15或M18處的資料輸出相關聯的一資料輸入，或(4)與位在第10A圖至第10N圖中與第九型非揮發性記憶體單元920位在節點M33,M38,M43或M48處的資料輸出相關聯的一資料輸入，在操作時，一節點L33可切換耦接至(1)第一型至第六型非揮發性記憶體單元600,650,700,721,760及800的其中之一記憶體單元之節點N0處的輸出點、(2)第七型非揮發性記憶體單元900位在節點M3或M12處的輸出點、(3)第八型非揮發性記憶體單元910位在節點M6,M9,M15或M18處的輸出點，或(4)第九型非揮發性記憶體單元920位在節點M33,M38,M43或M48處的輸出點，在操作時，對於第一型至第六型非揮發性記憶體單元600,650,700,721,760及800的其中之一記憶體單元，其節點N3可切換耦接至節點L31；對於第七型非揮發性記憶體單元900，其節點M1或M10可切換耦接至節點L31；對於第八型非揮發性記憶體單元910，其節點M4,M7,M13或M16可切換耦接至節點L31；對於第九型非揮發性記憶體單元920，其節點M31,M32,M36,M37,M41,M42,M46或M47可切換耦接至節點L31，在操作時，對於第一型至第六型非揮發性記憶體單元600,650,700,721,760及800的其中之一記憶體單元，其節點N4可切換耦接至節點L32；對於第七型非揮發性記憶體單元900，其節點M2或M11可切換耦接至節點L32；對於第八型非揮發性記憶體單元910，其節點M5,M8,M14,M17,M34,M35,M39,M44,M45或M49可切換耦接至節點L32；對於第九型非揮發性記憶體單元920，其節點M34,M35,M39,M44,M45或M49可切換耦接至節點L32。
如第11A圖所示，第一型鎖存非揮發性記憶體單元940更可包括二級反相器770，其包括一對P型MOS電晶體771及N型MOS電晶體772，對於第一級反相器770、該對P型MOS電晶體771及該對N型MOS電晶體772具有個別的且相互耦接之汲極端且作為其輸出點，耦接至第二級反相器770的輸入點，而其個別的閘極端相互耦接且作為其輸入端並耦接至節點L33， 而其個別的源極端分別耦接至節點L31及節點L32，對於第二級反相器、該對P型MOS電晶體771及該對N型MOS電晶體772具有個別且相互耦接的汲極端且作為其輸出端，而個別的閘極端相互耦接且作為其輸入端，其耦接至第一級反相器770的輸出端，以及其個別的源極端分別耦接至節點L31及節點L32，因此，二級反相器770的組合可將第一型至第九型非揮發性記憶體單元600,650,700,721,760,800,900,910及920的其中之一個非揮發性記憶體單元的資料輸出，作為位在一輸出點的資料輸出，意即是第二級反相器770的輸出點。
如第11A圖所示，第一型鎖存非揮發性記憶體單元940更可包括一通過/不通過開關292，用以控制其記憶體單元446及其二級反相器770之間的連接(connection)關係，對於第一型鎖存非揮發性記憶體單元940，其通過/不通過開關292可包括相互平行且相互耦接之一N型MOS電晶體222及一P型MOS電晶體223，其通過/不通過開關292的每一N型MOS電晶體222及P型MOS電晶體223可用以形成一通道，其通道的一端耦接至其二級反相器770的輸出端，而通道的相對的另一端耦接其記憶體單元446至節點L34，意即是左邊那對P型MOS電晶體447及N型MOS電晶體448的閘極端，及右邊那對P型MOS電晶體447及N型MOS電晶體448的汲極端，其通過/不通過開關292更可包括一反相器533用以反轉位在其輸入點之一資料輸入，其耦接至通過/不通過開關292之N型MOS電晶體222的閘極端及節點L36，作為位在輸出端的一資料輸出，其輸出端耦接至通過/不通過開關292之P型MOS電晶體223的閘極端，因此，在初始狀態時，通過/不通過開關292可導通其二級反相器770的資料輸出端至其記憶體單元446及節點L34，以鎖存或儲存在其記憶體單元446中，其記憶體單元446的右邊那對P型MOS電晶體447及N型MOS電晶體448的閘極端及記憶體單元446的左邊那對P型MOS電晶體447及N型MOS電晶體448的汲極端可耦接至節點L35。如第11A圖所示，第一型鎖存非揮發性記憶體單元940更可包括一開關機構/機制，用以啟用或禁用第一型至第九型非揮發性記憶體單元600,650,700,721,760,800,900,910及920其中之一記憶體單元及該二級反相器770，該開關機構/機制由以下構成：(1)一控制P型MOS電晶體773之源極端耦接至電源供應電壓Vcc，其汲極端耦接至反相器770之P型MOS電晶體771的源極端及節點L31，以及閘極端耦接第一型通過/不通過開關292之P型MOS電晶體223的閘極端及耦接第一型通過/不通過開關292之反相器533的輸出端，及(2)控制N型MOS電晶體774的源極端耦接接地參考電壓Vss，其汲極端耦接至二級反相器770的N型MOS電晶體772的源極端及節點L32，而其閘極端耦接第一型通過/不通過開關292之N型 MOS電晶體222的閘極端、耦接至第一型通過/不通過開關292之反相器533的輸入點及節點L36。
(2)第二型鎖存非揮發性記憶體單元
第11B圖為本發明非揮發性記憶體單元的電路示意圖，如第11B圖所示，第二型鎖存非揮發性記憶體單元750可包括如第1A圖及第1B圖中的一記憶體單元446，對於記憶體單元446，其右邊那對P型MOS電晶體447及N型MOS電晶體448之各自的汲極端分別耦接節點L1及節點L2，且其閘極端相互耦接且耦接至節點L23，其左邊那對P型MOS電晶體447及N型MOS電晶體448之各自的汲極端分別耦接至節點L21及節點L22，且其各自的閘極端相互耦接且耦接至節點L3，其P型MOS電晶體447之源極端相互耦接，其N型MOS電晶體448的源極端也相互耦接。
如第11B圖所示，第二型鎖存非揮發性記憶體單元950更可包括二非揮發性記憶體單元，用以儲存相反的邏輯值(logic levels)，其每一個可以是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中第一型至第九型非揮發性記憶體單元600,650,700,721,760,800,900,910及920的其中之一記憶體單元，在操作時，對於第一型至第六型非揮發性記憶體單元600,650,700,721,760及800用於第二型鎖存非揮發性記憶體單元950之右邊二個非揮發性記憶體單元中的其中之一個時，其節點N3可切換耦接至節點L1，其節點N4可切換耦接至節點L2，且位在其節點N0的輸出端可切換耦接至節點L3，對於第七型非揮發性記憶體單元900用於第二型鎖存非揮發性記憶體單元950之右邊二個非揮發性記憶體單元中的其中之一個時，其節點M1或節點M10可切換耦接至節點L1，其節點M2或節點M11可切換耦接至節點L2，而位在節點M3或節點M12處的輸出點可切換耦接至節點L3；對於第八型非揮發性記憶體單元910用於第二型鎖存非揮發性記憶體單元950之右邊二個非揮發性記憶體單元中的其中之一個時，其節點M4,M7,M13或M16可切換耦接至節點L1，其節點M5,M8,M14或M17可切換耦接至節點L2，而位在節點M6,M9,M15或M18處的輸出點可切換耦接至節點L3；對於第九型非揮發性記憶體單元920用於第二型鎖存非揮發性記憶體單元950之右邊二個非揮發性記憶體單元中的其中之一個時，其節點M31,M32,M36,M37,M41,M42,M46或M47可切換耦接至節點L1，其節點M34,M35,M39,M44,M45或M49可切換耦接至節點L2，而 位在節點M33,M38,M43或M48處的輸出點可切換耦接至節點L3。在操作時，對於第一型至第六型非揮發性記憶體單元600,650,700,721,760及800用於第二型鎖存非揮發性記憶體單元950之左邊一個非揮發性記憶體單元中的其中之一個時，其節點N3可切換耦接至節點L21，其節點N4可切換耦接至節點L22，而位在節點N0處的輸出點可切換耦接至節點L23，對於第七型非揮發性記憶體單元900用於第二型鎖存非揮發性記憶體單元900之左邊一個非揮發性記憶體單元中的其中之一個時，其節點M1或M10可切換耦接至節點L21，其節點M2或M11可切換耦接至節點L22，而位在節點M3或M12處的輸出點可切換耦接至節點L23，對於第八型非揮發性記憶體單元910用於第二型鎖存非揮發性記憶體單元950之左邊一個非揮發性記憶體單元中的其中之一個時，其節點M4,M7,M13或M16可切換耦接至節點L21，其節點M5,M8,M14或M17可切換耦接至節點L22，而位在節點M6,M9,M15或M18處的輸出點可切換耦接至節點L23，對於第九型非揮發性記憶體單元920用於第二型鎖存非揮發性記憶體單元950之左邊一個非揮發性記憶體單元中的其中之一個時，其節點M31,M32,M36,M37,M41,M42,M46或M47可切換耦接至節點L21，其節點M34,M35,M39,M44,M45或M49可切換耦接至節點L22，而位在節點M33,M38,M43或M48處的輸出點可切換耦接至節點L23。
如第11B圖所示，第二型鎖存非揮發性記憶體單元950更可包括由二個P型MOS電晶體774構成之一開關，其P型MOS電晶體774具有個別源極端耦接至電源供應電壓Vcc，其個別的汲極端分別耦接節點L3及耦接記憶體單元446中的左邊那對P型MOS電晶體447及N型MOS電晶體448的閘極端、或耦接節點L23及耦接記憶體單元446中的左邊那對P型MOS電晶體447及N型MOS電晶體448的閘極端，且其各自的閘極端相互耦接。因此，二個P型MOS電晶體774用以控制記憶體單元446中的左邊那對及右邊那對P型MOS電晶體447及N型MOS電晶體448的閘極端及每一節點L3及L23與電源供應電壓Vcc之間的連接，在初始階段，二個P型MOS電晶體774可導通/開啟對節點L3和L23中的每一個與記憶體單元446中的左邊那對及右邊那對P型MOS電晶體447及N型MOS電晶體448的閘極端之間進行正預充電(positively pre-charge)，使其邏輯值為”1”。
如第11B圖所示，第二型鎖存非揮發性記憶體單元950更可包括由一開關機構/機制，用以啟用或禁用其二個非揮發性記記憶體單元，該開關機構/機制可由以下元件建構：(1)一控制P型MOS電晶體775，其源極端耦接至電源供應電壓Vcc及一汲極端耦接至記憶體單元446的P型MOS電晶體447之源極端，(2)一控制N型MOS電晶體776的源極端耦接至接地參考 電壓Vss及一汲極端耦接至記憶體單元446的N型MOS電晶體448之源極端，及(3)一反相器777的輸入端耦接至控制P型MOS電晶體775的閘極端及節點EQ，而其輸出端耦接至控制N型MOS電晶體776的閘極端及二個P型MOS電晶體775的閘極端，該反相器777用以反相位在其輸入點處的資料輸作，作為位在輸出點處的資料輸出。
反熔絲(Anti-fuse)的揭露說明
I.第一型反熔絲
第12A圖為本發明實施例第一型反熔絲的剖面示意圖，如第12A圖所示，第一型反熔絲960可包括頂部電極436、底部電極437及一氧化物窗口438位在頂部電極436及底部電極437之間，其中氧化物窗口438可以是二氧化矽層，其厚度t1介於2至20nm之間，其中對於一案例而言，頂部電極436及底部電極437二者皆由金屬所形成，對於其它案例而言，頂部電極436及底部電極437二者可由多晶矽(polysilicon)所形成，又對於另一案例而言，該底部電極437可由金屬所形成，而頂部電極436可由多晶矽所形成，該頂部電極436可作為第一型反熔絲960之第一端AF1，而底部電極437作為第一型反熔絲960之第二端AF2，當第一類型的反熔絲960的第二端子AF2被切換成耦接至接地參考電壓Vss，而第一型反熔絲960之第一端AF1切換耦接至例如介於2至10伏特之一編程電壓VPr，或是例如第二端子AF2被切換成耦接至例如介於2至10伏特之一編程電壓VPr，而第一型反熔絲960之第一端AF1切換耦接至接地參考電壓Vss，介於第一型反熔絲960之第一端AF1與第二端子AF2之間巨大的徧電壓可引起/使得氧化物窗口438破裂，導致第一型反熔絲960之第一端AF1與第二端子AF2之間短路(short circuit)。
II.第二型反熔絲
第12B圖為本發明實施例第二型反熔絲的剖面示意圖，如第12B圖所示，第二型反熔絲961可由位在半導體基板2(例如是P型或N型矽基板)上表面的之半導體金屬氧化物(metal-oxide-semiconductor(MOS))元件提供，第二型反熔絲961包括：(1)一閘極962位在半導體基板2上表面上方，其材質例如是多晶矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭、含銅金屬或含鋁金屬，此閘極962的厚度t2介於50nm至300nm之間，且其寬度w4例如介於20nm至250nm之間，其中該閘極962可作為第二型反熔絲961的第一端AF3，(2)一氧化物層963位在該閘極962與該半導體基板2上表面之間，其厚度t3介於1nm至15nm之間，(3)一左側氧化物間隔 物964，例如是二氧化矽，位在半導體基板2上表面上及覆蓋閘極962的左側壁及氧化物層963的左側壁，其中該左側氧化物間隔物964從其頂部朝向其底部的寬度可以逐漸變大，並且其底部的寬度w5例如介於20nm至250nm之間，(4)一右側氧化物間隔物965，例如是二氧化矽，位在半導體基板2上表面上及覆蓋閘極962的右側壁及氧化物層963的右側壁，其中該右側氧化物間隔物965從其頂部朝向其底部的寬度可以逐漸變大，並且其底部的寬度w6例如介於20nm至250nm之間，(5)位在半導體基板2中及上表面之一擴散部966，其垂直的位在右側氧化物間隔物965下方且延伸穿過右側氧化物間隔物965的右側邊界，其中該擴散部966可作為第二型反熔絲961的一第二端點AF4，及(6)一場氧化物967，例如是熱生成的二氧化矽，位在半導體基板2之上表面上且環繞該擴散部966，其中該左側氧化物間隔物964可垂直位在該場氧化物967上方且該閘極962及氧化物層963可垂直位在該場氧化物967上方，且延伸穿過場氧化物967的內邊緣，該半導體基板2(當半導體基板2為P型矽基板時)可摻雜有N型原子，例如是砷原子，以形成用於擴散部966一N+部分；或者，該半導體基板2(當半導體基板2為N型矽基板時)可摻雜有P型原子，例如是硼原子，以形成用於擴散部966一P+部分，當第二型的反熔絲961的第二端子AF4被切換成耦接至接地參考電壓Vss並且第二型的反熔絲961的第一端子AF3被切換耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時，或當第二型的反熔絲961的第二端子AF4被切換成耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時，而該第二型的反熔絲961的第一端子AF3被切換耦接至接地參考電壓Vss，介於第二型的反熔絲961的之第一端子AF3與第二端子AF4之間的巨大的徧壓差，可引起氧化物層963與介於氧化物層963與擴散部966之間的半導體基板2一部分被擊穿，導致第二型的反熔絲961的第一端子AF3和第二端子AF4之間短路。
III.第三型反熔絲
第12C圖為本發明實施例第三型反熔絲的剖面示意圖，如第12B圖所示，第三型反熔絲970可由位在半導體基板2(例如是P型或N型矽基板)上表面的之半導體金屬氧化物(metal-oxide-semiconductor(MOS))元件提供，第三型反熔絲970包括第12B圖中第二型反熔絲961之結構，在第12B圖及第12C圖中相同標號之元件，其在第12C圖中之相同標號元件說明可參考第12B圖之揭露說明，其二者差異處為第三型反熔絲970更包括另一擴散部971位在其半導體基板2之中及在上表面上，並且垂直地位在左側氧化物間隔物964的下方，而且延伸穿過左側氧化物間隔物964的左側邊界，其中場氧化物967可位在半導體基板2之上表面上且環繞該 擴散部966及971，該半導體基板2(當半導體基板2為P型矽基板時)可摻雜有N型原子，例如是砷原子，以形成用於擴散部971一N+部分；或者，該半導體基板2(當半導體基板2為N型矽基板時)可摻雜有P型原子，例如是硼原子，以形成用於擴散部971一P+部分，介於擴散部966及971之間的長度w9介於20至250nm之間，該閘極962可作為第三型的反熔絲970的第一端AF5，而擴散部966及971可相互耦接，作為第三型的反熔絲970的第二端AF6，當第三型的反熔絲970的第二端子AF6被切換成耦接至接地參考電壓Vss並且第三型的反熔絲970的第一端子AF5被切換耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時，或當第三型的反熔絲970的第二端子AF6被切換成耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時，而該第三型的反熔絲970的第一端子AF5被切換耦接至接地參考電壓Vss，介於第三型的反熔絲970的之第一端子AF5與第二端子AF6之間的巨大的徧壓差，可引起氧化物層963與介於氧化物層963與擴散部966及971中的其中之一個之間的半導體基板2一部分被擊穿，導致第三型的反熔絲970的第一端子AF5和第二端子AF6之間短路。
IV.第四型反熔絲
第12D圖為本發明實施例第四型反熔絲的剖面示意圖，如第12B圖所示，第四型反熔絲970可由位在半導體基板2(例如是P型或N型矽基板)上表面的之半導體金屬氧化物(metal-oxide-semiconductor(MOS))元件提供，第四型反熔絲975包括第12C圖中第二型反熔絲970之結構，在第12C圖及第12D圖中相同標號之元件，其在第12D圖中之相同標號元件說明可參考第12C圖之揭露說明，其二者差異處為擴散部966可作為第三型的反熔絲975的第一端AF7，而擴散部971可作為第四型的反熔絲975的第二端AF8，而該閘極962可作為第四型的反熔絲975的第三端AF9，當第四型的反熔絲975的第二端子AF8被切換成耦接至接地參考電壓Vss並且第四型的反熔絲975的第一端子AF7被切換耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時，以及第四型的反熔絲975的第三端AF9切換耦接至接地參考電壓Vss或電源供應電壓Vcc，或當第四型的反熔絲975的第二端子AF8被切換成耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時，而該第四型的反熔絲975的第一端子AF7被切換耦接至接地參考電壓Vss，以及第四型的反熔絲975的第三端AF9切換耦接至接地參考電壓Vss或電源供應電壓Vcc，介於第四型的反熔絲975的之第一端子AF7與第二端子AF8之間的巨大的徧壓差，可引起介於擴散部966與擴散部971之間的半導體基板2一部分被擊穿，導致第四型的反熔絲975的第一端子AF7和第二端子AF8之間短路。
V.第五型反熔絲
第12E圖為本發明實施例第五型反熔絲的剖面示意圖，如第12E圖所示，第五型反熔絲976可由位在半導體基板2(例如是P型或N型矽基板)上表面的之半導體金屬氧化物(metal-oxide-semiconductor(MOS))元件提供，第五型反熔絲976包括：(1)一鰭部977從半導體基板2凸出且沿縱向延伸，其中該鰭部977可以是摻雜有P型原子(例如是硼原子)的一P型鰭部，其可以從P型矽基板2上凸出，或是例如摻雜有N型原子(例如是砷原子)的一N型鰭部，其可以從N型矽基板2上凸出，(2)一閘極978位在鰭部977的上表面且位在該鰭部977的二相對側壁上，該閘極978以垂直於縱向的橫向方向上延伸穿過鰭部977，其閘極978材質例如是多晶矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭、含銅金屬或含鋁金屬，此閘極978的厚度t4介於10nm至100nm之間，且其寬度w8例如介於10nm至20nm之間，其中該閘極978可作為第五型反熔絲976的第一端AF11，(3)一氧化物層979位在該閘極978與該鰭部977之側壁及上表面之間，其厚度t5介於1nm至4nm之間，(4)位在半導體基板2中且位在氧化物層979的右側，其中該擴散部991可作為第五型反熔絲976的一第二端點AF12，及(5)一場氧化物992，例如是熱生成的二氧化矽，位在半導體基板2上且環繞該鰭部977，其中該閘極978可橫向延伸位在該場氧化物992上，該鰭部977(當鰭部977為P型鰭時)可摻雜有N型原子，例如是砷原子，以形成用於擴散部991一N+部分；或者，該鰭部977(當鰭部977為N型矽基板時)可摻雜有P型原子，例如是硼原子，以形成用於擴散部991一P+部分，當第五型的反熔絲976的第二端子AF12被切換成耦接至接地參考電壓Vss並且第五型的反熔絲976的第一端子AF11被切換耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時，或當第五型的反熔絲976的第二端子AF12被切換成耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時，而該第五型的反熔絲976的第一端子AF11被切換耦接至接地參考電壓Vss，介於第五型的反熔絲976的之第一端子AF11與第二端子AF12之間的巨大的徧壓差，可引起氧化物層979與介於氧化物層979與擴散部991之間的氧化物層979及鰭部977的一部分被擊穿，導致第五型的反熔絲976的第一端子AF11和第二端子AF12之間短路。
VI.第六型反熔絲
第12F圖為本發明實施例第六型反熔絲的剖面示意圖，如第12F圖所示，第六型反熔絲993可由位在半導體基板2(例如是P型或N型矽基板)上表面的之半導體金屬氧化物 (metal-oxide-semiconductor(MOS))元件提供，第六型反熔絲993包括第12E圖中第五型反熔絲976之結構，在第12E圖及第12F圖中相同標號之元件，其在第12F圖中之相同標號元件說明可參考第12E圖之揭露說明，其二者差異處為第六型反熔絲993更包括另一擴散部994位在該鰭部977中且位在氧化物層979的左側上，該鰭部977(當鰭部977為P型鰭時)可摻雜有N型原子，例如是砷原子，以形成用於擴散部994一N+部分；或者，該鰭部977(當鰭部977為N型矽基板時)可摻雜有P型原子，例如是硼原子，以形成用於擴散部994一P+部分，位在擴散部991與994之間的長度w10可介於1至20nm之間，該閘極978可作為第六型的反熔絲993的第一端子AF13，而該擴散部991與994可相互耦接且作為第六型的反熔絲993的第二端子AF14，當第六型的反熔絲993的第二端子AF14被切換成耦接至接地參考電壓Vss並且第六型的反熔絲993的第一端子AF13被切換耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時，或當第六型的反熔絲993的第二端子AF14被切換成耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時，而該第六型的反熔絲993的第一端子AF13被切換耦接至接地參考電壓Vss，介於第六型的反熔絲993的之第一端子AF13與第二端子AF14之間的巨大的徧壓差，可引起氧化物層979與介於氧化物層979與擴散部991及994的其中之一個之間的氧化物層979及鰭部977的一部分被擊穿，導致第六型的反熔絲993的第一端子AF13和第二端子AF14之間短路。
VII.第七型反熔絲
第12G圖為本發明實施例第七型反熔絲的剖面示意圖，如第12G圖所示，第七型反熔絲993可由位在半導體基板2(例如是P型或N型矽基板)上表面的之半導體金屬氧化物(metal-oxide-semiconductor(MOS))元件提供，第七型反熔絲995包括第12E圖中第六型反熔絲993之結構，在第12F圖及第12G圖中相同標號之元件，其在第12G圖中之相同標號元件說明可參考第12F圖之揭露說明，其二者差異處為第七型反熔絲995的擴散部991可作為第七型的反熔絲995的第一端子A15，而擴散部994可作為第七型的反熔絲995的第二端子A16，而閘極978可作為第七型的反熔絲995的第三端子A17，當第七型的反熔絲995的第二端子AF16被切換成耦接至接地參考電壓Vss、第七型的反熔絲995的第一端子AF15被切換耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr且第七型的反熔絲995的第三端子A17可切換耦接至接地參考電壓Vss或電源供應電壓Vcc時，或是當第七型的反熔絲995的第二端子AF16被切換成耦接至電壓例如介於2伏特至10伏特之間的一編程電壓VPr時、該第七型的反熔絲995的第一端子AF15被切換耦接至接地參考電壓Vss且及第七型的反熔絲995的第三端子A17可切換耦接至接 地參考電壓Vss或電源供應電壓Vcc，介於第七型的反熔絲995的之第一端子AF15與第二端子AF16之間的巨大的徧壓差，可引起介於擴散部991及994之間的一部分鰭部977被擊穿，導致第七型的反熔絲995的第一端子AF15和第二端子AF16之間短路。
非揮發性記憶體單元的揭露說明
I.第十型非揮發性記憶體單元
第13A圖為本發明實施例第十型非揮發性記憶體單元的電路示意圖，如第13A圖所示，第十型非揮發性記憶體單元980具有二個反熔絲981及982，其中每一個反熔絲(981或982)可由上述第12A圖至第12G圖中的第一型至第七型非揮發性記憶體單元960,961,970,975,976,993或995其中之一所提供，該第十型非揮發性記憶體單元980的第二端子AF2,AF4,AF6,AF8,AF12,AF14或AF16可相互耦接且耦接節點L41，其中該反熔絲981之第一端子AF1,AF3,AF5,AF7,AF11,AF13或AF15耦接節點L42，而反熔絲982之第一端子AF1,AF3,AF5,AF7,AF11,AF13或AF15耦接節點L43。
如第13A圖所示，當第十型非揮發性記憶體單元980被編程為邏輯值”1”時，(1)節點L41可被切換耦接至接地參考電壓Vss，(2)節點L42可切換耦接至接地參考電壓Vss，(3)節點L43可切換耦接至例如介於2至10伏特之間之一編程電壓VPr，假如反熔絲981及982中的每一個為第12D圖中之第四型反熔絲975時，其第三端點AF9可切換耦接至接地參考電壓Vss及電源供應電壓Vcc，假如反熔絲981及982中的每一個為第12G圖中之第七型反熔絲995時，其第三端點AF17可切換耦接至接地參考電壓Vss及電源供應電壓Vcc，因此，介於節點L43及L41之間的一巨大徧壓電壓可引起反熔絲982被擊穿，導致節點L43及L41之間短路。
如第13A圖所示，當第十型非揮發性記憶體單元980被編程為邏輯值”0”時，(1)節點L41可被切換耦接至接地參考電壓Vss，(2)節點L43可切換耦接至接地參考電壓Vss，(3)節點L42可切換耦接至例如介於2至10伏特之間之一編程電壓VPr，假如反熔絲981及982中的每一個為第12D圖中之第四型反熔絲975時，其第三端點AF9可切換耦接至接地參考電壓Vss及電源供應電壓Vcc，假如反熔絲981及982中的每一個為第12G圖中之第七型反熔絲995時，其第三端點AF17可切換耦接至接地參考電壓Vss及電源供應電壓Vcc，因此，介於節點L42及L41之間的一巨大徧壓電壓可引起反熔絲981被擊穿，導致節點L42及L41之間短路。
如第13A圖所示，第十型非揮發性記憶體單元980在操作時，(1)節點L41可切換耦接至第十型非揮發性記憶體單元980的一輸出點L44，(2)節點L42可切換耦接至接地參考電壓Vss，(3)節點L43可切換耦接至電源供應電壓Vcc，假如反熔絲981及982中的每一個為第12D圖中之第四型反熔絲975且形成具有N+部之擴散部966及971時，其第三端點AF9可切換耦接至接地參考電壓Vss，假如反熔絲981及982中的每一個為第12D圖中之第七型反熔絲975且形成具有P+部之擴散部966及971時，其第三端點AF9可切換耦接至電源供應電壓Vcc，假如反熔絲981及982中的每一個為第12G圖中之第七型反熔絲995且形成具有N+部之擴散部991及994時，其第三端點AF17可切換耦接至接地參考電壓Vss，假如反熔絲981及982中的每一個為第12G圖中之第七型反熔絲995且形成具有P+部之擴散部991及994時，其第三端點AF17可切換耦接至接地參考電壓Vss，當第十型非揮發性記憶體單元980編程以形成節點L41及L43之間產生短路，第十型非揮發性記憶體單元980的輸出點L44可與節點L41相關聯且邏輯值為”1”，當第十型非揮發性記憶體單元980編程以形成節點L41及L42之間產生短路，第十型非揮發性記憶體單元980的輸出點L44可與節點L42相關聯且邏輯值為”0”。
II.第十一型非揮發性記憶體單元
第13B圖為本發明實施例第十一型非揮發性記憶體單元的電路示意圖，在第13B圖中的第十一型非揮發性記憶體單元985的結構與在第13A圖中的第十一型非揮發性記憶體單元980相似且可參考第13A圖所揭露之元件內容，其二者差異處如下所示，另外在第13B圖與第13A圖中相同的元件號碼，其內容可參考第13A圖中之元件說明，如第13B圖所示，第十一型非揮發性記憶體單元985更包括一驅動電路983(例如是驅動器或反相器)，用以驅動、放大及/或反相位在其輸入點處的資料輸入而產生位在其輸出點處的一資料輸出，在操作時，該驅動電路983的輸入點可切換耦接至第十一型非揮發性記憶體單元985的節點L41，而該驅動電路983的輸出點可作為第十一型非揮發性記憶體單元985的的一輸出點L45。
III.第十二型非揮發性記憶體單元
第13C圖為本發明實施例第十二型非揮發性記憶體單元的電路示意圖，如第13C圖所示，第十二型非揮發性記憶體單元986具有有二個反熔絲987及988，其中反熔絲987及988中的每一個可為第12A圖至第12G圖中第一型至第七型反熔絲960,961,970,975,976,993及995中的其中一種，其第一端AF1,AF3,AF5,AF7,AF11,AF13或AF15可相互耦接且耦接 至節點L51，其中反熔絲987的第二端點AF2,AF4,AF6,AF8,AF12,AF14或AF16耦接至節點L52且該反熔絲988的第二端AF2,AF4,AF6,AF8,AF12,AF14或AF16耦接至節點L53，該第十二型非揮發性記憶體單元986更可包括：(1)一開關989(例如是N型MOS電晶體)的閘極端耦接節點L54且其通道的二相對的二端點分別耦接L51及節點L55，及(2)一對P型MOS電晶體及N型MOS電晶體448，其各自的汲極端相互耦接且耦接至節點L56，其各自的閘極端相互耦接且耦接至節點L51，而各自的源極端耦接至電源供應電壓Vcc及耦接至接地參考電壓Vss。
如第13C圖所示，當第十二型非揮發性記憶體單元986被編程成邏輯值”1”時，(1)節點L54可切換耦接至電源供應電壓Vcc，以使得該開關989可切換導通，以使節點L51耦接至節點L55，(2)節點L55可切換耦接至接地參考電壓Vss，(3)節點L52可切換耦接至介於2至10伏特之間的一編程電壓VPr，及(4)節點L53可切換耦接至接地參考電壓或切換為浮空(floating)狀態，因此，介於節點L51與節點L52之間的巨大的徧電壓可引起反熔絲987被擊穿，而導致節點L51與節點L52之間短路，假如反熔絲987及988中的每一個為第12D圖中的第四型反熔絲975，其第三端點AF9可切換耦接至接地參考電壓Vss或電源供應電壓Vcc，假如反熔絲987及988中的每一個為第12G圖中的第七型反熔絲995，其第三端點AF17可切換耦接至接地參考電壓Vss或電源供應電壓Vcc。
如第13C圖所示，當第十二型非揮發性記憶體單元986被編程成邏輯值”1”時，(1)節點L54可切換耦接至電源供應電壓Vcc，以使得該開關989可切換導通，以使節點L51耦接至節點L55，(2)節點L55可切換耦接至接地參考電壓Vss，(3)節點L52可切換耦接至接地參考電壓Vss或切換為浮空(floating)狀態，及(4)節點L53可切換耦接至介於2至10伏特之間的一編程電壓VPr，因此，介於節點L51與節點L53之間的巨大的徧電壓可引起反熔絲987被擊穿，而導致節點L51與節點L53之間短路，假如反熔絲987及988中的每一個為第12D圖中的第四型反熔絲975，其第三端點AF9可切換耦接至接地參考電壓Vss或電源供應電壓Vcc，假如反熔絲987及988中的每一個為第12G圖中的第七型反熔絲995，其第三端點AF17可切換耦接至接地參考電壓Vss或電源供應電壓Vcc。
如第13C圖所示，第十二型非揮發性記憶體單元986在操作時，(1)節點L54可切換耦接至接地參考電壓Vss，使該開關989被關閉，以使該節點L51與節點L55之間斷開耦接，(2)節點L52可切換耦接至接地參考電壓Vss，(3)節點L53可切換耦接至電源供應電壓Vcc，及(4) 節點L56可切換耦接至第十二型非揮發性記憶體單元986的一輸出點，假如反熔絲981及982中的每一個為第12D圖中的第四型反鎔絲975且形成具有N+部的擴散部966及971時，其第三端點AF9可切換耦接至接地參考電壓Vss，假如反熔絲981及982中的每一個為第12D圖中的第四型反鎔絲975且形成具有P+部的擴散部966及971時，其第三端點AF9可切換耦接至電源供應電壓Vcc，假如反熔絲981及982中的每一個為第12G圖中的第七型反鎔絲995且形成具有N+部的擴散部991及994時，其第三端點AF17可切換耦接至接地參考電壓Vss，假如反熔絲981及982中的每一個為第12G圖中的第七型反鎔絲995且形成具有P+部的擴散部991及994時，其第三端點AF17可切換耦接至電源供應電壓Vcc，當第十二型非揮發性記憶體單元986編程以使節點L51與節點L52之間形成短路時，該節點L51可經由反熔絲987耦接接地參考電壓Vss，以開啟P型電晶體447及關閉N型MOS電晶體448，因此第十二型非揮發性記憶體單元986的輸出點L56可經由P型MOS電晶體447的通道耦接至電源供應電壓Vcc，以定義邏輯值為”1”，當第十二型非揮發性記憶體單元986編程以使節點L51與節點53之間形成短路時，該節點L51可經由反熔絲988耦接電源供應電壓Vcc，以關閉P型電晶體447及開啟N型MOS電晶體448，因此第十二型非揮發性記憶體單元986的輸出點L56可經由N型MOS電晶體448的通道耦接至接地參考電壓Vss，以定義邏輯值為”0”。
如第13C圖所示，第十二型非揮發性記憶體單元986編程為邏輯值”1”或”0”之前，可以執行探測/測試第十二型非揮發性記憶體單元986的步驟，第十二型非揮發性記憶體單元986在探測步驟時，(1)節點L54可切換耦接至電源供應電壓Vcc，使該開關989可切換開啟/導通，使節點L51耦接至節點L55，用以耦接至一探測訊號，(2)節點L52可切換至浮空狀態，及(3)節點L51可切換至浮空狀態，該反熔絲987可從節點L52斷開與節點L51之間的耦接，及以反熔絲988可從節點L53斷開與節點L51之間的耦接，當探測訊號為邏輯值”0”時，該P型MOS電晶體447可被開啟，而N型MOS電晶體448可被關閉，因此第十二型非揮發性記憶體單元986的輸出點L56可經由P型MOS電晶體447耦接至電源供應電壓Vcc，以定義邏輯值為”1”，當探測訊號為邏輯值”1”時，該P型MOS電晶體447可被關閉，而N型MOS電晶體448可被開啟，因此第十二型非揮發性記憶體單元986的輸出點L56可經由N型MOS電晶體448耦接至接地參考電壓Vss，以定義邏輯值為”0”。
電鎔絲的揭露說明
第14A圖為本發明實施例一電熔絲(electrical fuse,(e-fuse))的上視圖，如第14A圖所示，對於第34A圖至第34D圖中的晶片上第一交互連接線結構(first interconnection scheme of a chip,(FISC))20，其中之一交互連接線金屬層6可包括：(1)具有窄頸部(或電熔絲)432之一金屬跡線431，用以作為一電鎔絲，其中該窄頸部(或電熔絲)432的寬度w7介於20至200nm之間，及(2)一對壩條(dam bars)434位在該電熔絲432之相對的二側，且延著該電熔絲432延伸以保護電熔絲432不受損壞，該電熔絲432的相對二端，意即是第一及第二端分別耦接至節點EF1及EF2。
非揮發性記憶體單元的揭露說明
I.第十三型非揮發性記憶體單元
第14B圖為本發明實施例之第十三型非揮發性記憶體單元的電路示意圖，如第14B圖所示，第十三型非揮發性記憶體單元955可具有二個電熔絲951及952，每一個電熔絲是以是第14A圖中的電熔絲952，其具有第二端點EF2相互耦接且耦接至節點L61，其中該電熔絲951之第一端點EF1可耦接至節點L62且電熔絲952的第一端點EF1耦接至節點L63。
如第14B圖所示，當第十三型非揮發性記憶體單元的955被編程至邏輯值”0”時，(1)該節點L61可切換耦接至接地參考電壓Vss，(2)節點L62可切換耦接至接地參考電壓Vss，及(3)節點L63可切換耦接至介於2伏特至10伏特之間的編程電壓VPr，因此介於節點L63與L61之間一巨大的徧電壓可引起電熔絲952被擊穿，導致節點L63與L61之間呈現開路(open circuit)狀態。
如第14B圖所示，當第十三型非揮發性記憶體單元的955被編程至邏輯值”1”時，(1)該節點L61可切換耦接至接地參考電壓Vss，(2)節點L63可切換耦接至接地參考電壓Vss，及(3)節點L62可切換耦接至介於2伏特至10伏特之間的編程電壓VPr，因此介於節點L62與L61之間一巨大的徧電壓可引起電熔絲951被擊穿，導致節點L62與L61之間呈現開路(open circuit)狀態。
如第14B圖所示，第十三型非揮發性記憶體單元的955在操作時，(1)該節點L61可切耦接至第十三型非揮發性記憶體單元的955的輸出點L64，(2)節點L62可切換耦接至接地參考電壓Vss，及(3)節點l63可切換耦接至電源供應電壓Vcc，當第十三型非揮發性記憶體單元 的955被編程以在節點L61與節點L63之間形成一開口電路，該第十三型非揮發性記憶體單元的955的輸出點L64可與節點L62相關聯且邏輯值為”0”，當第十三型非揮發性記憶體單元的955被編程以在節點L61與節點L62之間形成一開口電路，該第十三型非揮發性記憶體單元的955的輸出點L44可與節點L63相關聯且邏輯值為”1”。
II.第十四型非揮發性記憶體單元
第14C圖為本發明實施例第十四型非揮發性記憶體單元的電路示意圖，在第14C圖中的第十四型非揮發性記憶體單元956結構與在第14B圖中的第十三型非揮發性記憶體單元955結構相似，其揭露內容可參考第14B圖中的第十三型非揮發性記憶體單元955之說明，其中第14C圖中與第14B圖中相同的元件號碼，其元件揭露內容可參考第14B圖中的說明，而第14C圖中的第十四型非揮發性記憶體單元956與第14B圖中的第十三型非揮發性記憶體單元955二者的差異如下所示，如第14C圖所示，第14C圖中的第十四型非揮發性記憶體單元956更可包括一驅動電路957(例如是驅動器或反相器)，用以驅動、放大及/或反相位在其輸入點處的資料輸入而產生位在其輸出點處的一資料輸出，在操作時，該驅動電路957的輸入點可切換耦接至第十四型非揮發性記憶體單元956的節點L61，而該驅動電路957的輸出點可作為第十四型非揮發性記憶體單元956的的一輸出點L65。
III.第十五型非揮發性記憶體單元
第14D圖為本發明實施例第十五型非揮發性記憶體單元的電路示意圖，如第14D圖所示，該第十五型非揮發性記憶體單元958可具有二個電熔絲941及942，每一個電熔絲是以是第14A圖中的電熔絲942，其具有第二端點EF1相互耦接且耦接至節點L71，第十五型非揮發性記憶體單元958更可包括：(1)一開關943(例如是N型MOS電晶體)的閘極端耦接節點L74且其通道的二相對的二端點分別耦接L71及節點L75，(2)一開關944(例如是N型MOS電晶體)的閘極端耦接節點L76且其通道的二相對的二端點分別耦接電熔絲941的第二端點EF2及節點L72，(3)一開關945(例如是N型MOS電晶體)的閘極端耦接節點L77且其通道的二相對的二端點分別耦接電熔絲942的第二端點EF2及節點L73，及(4)一對P型MOS電晶體及N型MOS電晶體448，其各自的汲極端相互耦接且耦接至節點L78，其各自的閘極端相互耦接且耦接至節點L71，而各自的源極端耦接至電源供應電壓Vcc及耦接至接地參考電壓Vss。
如第14D圖所示，當第十五型非揮發性記憶體單元958被編程至邏輯值”1”時，(1)節點L74可切換耦接至電源供應電壓Vcc，以使得該開關943可切換導通，以使節點L71耦接至節點L75，(2)節點L75可切換耦接至接地參考電壓Vss，(3)節點L72可切換浮空(floating)狀態，(4)節點L76可切換耦接至介於2至10伏特之間的編程電壓VPr，(5)節點L73可切換耦接至介於2至10伏特之間的編程電壓VPr，及(7)節點L77可切換耦接至介於2至10伏特之間的編程電壓VPr，因此，介於節點L73與節點L71之間的巨大的徧電壓可引起電熔絲942被擊穿，而導致節點L73與節點L71之間形成開口電路。
如第14D圖所示，當第十五型非揮發性記憶體單元958被編程至邏輯值”0”時，(1)節點L74可切換耦接至電源供應電壓Vcc，以使得該開關943可切換導通，以使節點L71耦接至節點L75，(2)節點L75可切換耦接至接地參考電壓Vss，(3)節點L72可切換耦接至介於2至10伏特之間的編程電壓VPr，(4)節點L76可切換耦接至介於2至10伏特之間的編程電壓VPr，(5)節點L73可切換耦接至浮空(floating)狀態，及(7)節點L77可切換耦接至接地參考電壓Vss，因此，介於節點L71與節點L72之間的巨大的徧電壓可引起電熔絲941被擊穿，而導致節點L71與節點L72之間形成開口電路。
如第14D圖所示，當第十五型非揮發性記憶體單元958在操作時，(1)節點L74可切換耦接至接地參考電壓Vss，使該開關989被關閉，以使該節點L71與節點L75之間斷開耦接，(2)節點L72可切換耦接至接地參考電壓Vss，(3)節點L77可切換耦接至電源供應電壓Vcc，(4)節點L73可切換耦接至電源供應電壓Vcc，(5)節點L77可切換耦接至電源供應電壓Vcc，及(6)節點L78可切換耦接至第十五型非揮發性記憶體單元958的一輸出點，當第十五型非揮發性記憶體單元958編程以使節點L71與節點L73之間形成開口電路時，該節點L71可經由電熔絲941及開關944耦接至接地參考電壓Vss，以開啟P型電晶體447及關閉N型MOS電晶體448，因此第十五型非揮發性記憶體單元958的輸出點L78可經由p型MOS電晶體447耦接至電源供應電壓Vcc，以定義邏輯值為”1”，當第十五型非揮發性記憶體單元958編程以使節點L71與節點L72之間形成開口電路時，該節點L71可經由電熔絲942及開關945耦接至電源供應電壓Vcc，以關閉P型電晶體447及開啟N型MOS電晶體448，因此第十五型非揮發性記憶體單元958的輸出點L78可經由N型MOS電晶體448耦接至接地參考電壓Vss，以定義邏輯值為”0”。
如第14D圖所示，第十五型非揮發性記憶體單元958編程為邏輯值”1”或”0”之前，可以執行探測/測試第十五型非揮發性記憶體單元958的步驟，第十五型非揮發性記憶體單元958在探測步驟時，(1)節點L74可切換耦接至電源供應電壓Vcc，使該開關943可切換開啟/導通，使節點L71耦接至節點L75，用以耦接至一探測訊號，(2)節點L76可切換耦接至接地參考電壓Vss，(3)節點l72可切換至浮空狀態，(4)節點l77可切換耦接至接地參考電壓Vss，(5)節點L73可切換耦接至浮空狀態，當探測訊號為邏輯值”0”時，該P型MOS電晶體447可被開啟，而N型MOS電晶體448可被關閉，因此第十五型非揮發性記憶體單元958的輸出點L78可經由P型MOS電晶體447耦接至電源供應電壓Vcc，以定義邏輯值為”1”，當探測訊號為邏輯值”1”時，該P型MOS電晶體447可被關閉，而N型MOS電晶體448可被開啟，因此第十五型非揮發性記憶體單元958的輸出點L78可經由N型MOS電晶體448耦接至接地參考電壓Vss，以定義邏輯值為”0”。
用於通過/不通過開關的可編程開關單元之說明內容
(1)用於第一類型的通過/不通過開關的可編程開關單元
第15A圖係為根據本申請案之實施例所繪示之第一型通過/不通過開關的可編程開關單元之電路圖。請參見第15A圖，第一型通過/不通過開關292包括N型金屬氧化物半導體(metal-oxide-semiconductor,MOS)電晶體222及P型MOS電晶體223，該N型MOS電晶體222與P型MOS電晶體223相互並聯耦接，該第一型通過/不通過開關292的每一該N型MOS電晶體222與P型MOS電晶體223可配置形成一通道位在二相對節點N21與節N22之間，第一型通過/不通過開關292包括一反相器533，其一輸入點耦接於N型MOS電晶體222之閘極端及節點SC-3，以及其輸出點耦接至P型MOS電晶體223之閘極端，對於第一型通過/不通過開關292，其反相器533用以將位在輸入點處的一資料輸入反相為在其輸出點輸出的一資料輸出，因此第一型通過/不通過開關292用以依據位在節點SC-3處的第一資料輸入，控制位在節點N21處的一輸入點與位在節點N22處的一輸出點之間的耦接。
(2)用於第二種類型的通過/不通過開關的可編程開關單元
第15B圖係為根據本申請案之實施例所繪示之第二型通過/不通過開關之電路圖。請參見第15B圖，第二型通過/不通過開關292可以是多級三態緩衝器或是開關緩衝器，在 每一級中，均具有一對的P型MOS電晶體293及N型MOS電晶體294，兩者的汲極係相互地耦接在一起，而兩者的源極係分別地連接至電源端Vcc及接地端Vss。在本實施例中，多級三態緩衝器292係為二級三態緩衝器292，亦即為二級反向器，分別為第一級及第二級。對於第二種類型的通過/不通過開關，其位在節點N21處之第一級之該對P型MOS電晶體293及N型MOS電晶體294的閘極端相互耦接。第一級之P型MOS電晶體293及N型MOS電晶體294的汲極耦接至第二級(也就是輸出級)之P型MOS電晶體293及N型MOS電晶體294的閘極，其第二級(例如是輸出級)之P型MOS電晶體293及N型MOS電晶體294的位在一節點N22處汲極端相互耦接。
請參見第15B圖，第二類型該通過/不通過開關292還包括一開關機制，此開關機制可使多級三態緩衝器292用以作為致能(enable)或禁用(disable)第二類型該通過/不通過開關292，其中該開關機制包括：(1)控制P型MOS電晶體295的源極端係耦接至電源端(Vcc)，而其汲極係耦接至第一級及第二級之P型MOS電晶體293的源極端；(2)控制N型MOS電晶體296的源極端係耦接至接地參考電壓(Vss)，而其汲極端係耦接至第一級及第二級之N型MOS電晶體294的源極端；以及(3)反相器297之一輸入點耦接至N型MOS電晶體296的閘極端及一節點SC-4，而其輸出點耦接至P型MOS電晶體295的一閘極端，對於第二類型該通過/不通過開關292，其反相器297用以反相位在輸入點處的一資料輸入，以作為位在其輸出點處上的一資料輸出，因此，第二類型該通過/不通過開關292用以依據位在節點SC-4處的一資料輸入控制位在節點N21處之一輸入點與位在節點N22處的一輸出點之間的耦接，以及控制從其輸入點到其輸出點的資料傳輸。
例如，如第15B圖所示，當第二型通過/不通過開關292具有邏輯準位“1”的資料輸入SC-4以啟用第二型通過/不通過開關292時，第二型通過/不通過開關292可以放大位在節點N21處的一資料輸入，以作為位在節點N22處的一資料輸出，且通過從節點N21至節點N22傳送之資料。當第二型通過/不通過開關292具有處於邏輯準位“0”的資料輸入SC-4以禁用第二型通過/不通過開關292時，第二型通過/不通過開關292可切斷節點N21與節點N22之間的耦接。
(3)用於第三類型通過/不通過開關的可編程開關單元
第15C圖係為根據本申請案之實施例所繪示之第五型通過/不通過開關的可編程開關單元之電路圖。如第15C圖所示，第三類型通過/不通過開關292可包括一對多級三態緩 衝器298(意即是開關緩衝器)，其中每一個多級三態緩衝器298與第15B圖中的第二型通過/不通過開關292的結構相同，對於第15C圖中與第15B圖中相同的元件號碼之元件揭露說明可參考第15B圖中的元件說明，對於第三類型通過/不通過開關292，左邊的多級三態緩衝器298可包括第一級P型MOS電晶體293及N型MOS電晶體294，其閘極端位在節點N21處相互耦接，而右邊的多級三態緩衝器298可包括第二級(例如是輸出級)P型MOS電晶體293及N型MOS電晶體294，其汲極端位在節點N21處相互耦接，右邊的多級三態緩衝器298可包括第一級(例如是輸出級)P型MOS電晶體293及N型MOS電晶體294，其閘極端位在節點N22處相互耦接，左邊的多級三態緩衝器298可包括第二級(例如是輸出級)P型MOS電晶體293及N型MOS電晶體294，其閘極端位在節點N22處相互耦接，而左邊的多級三態緩衝器298可包括反相器297，其反相器298的輸入點耦接至節點SC-5，且右邊的多級三態緩衝器298可包括反相器297，其反相器297的輸入點耦接至節點SC-6，因此，左邊的多級三態緩衝器298之該控制P型MOS電晶體295及N型MOS電晶體296用以依據位在節點SC-5處的一資料輸入控制從節點N21資料傳輸至節點N22，右邊的多級三態緩衝器298之該控制P型MOS電晶體295及N型MOS電晶體296用以依據位在節點SC-6處的一資料輸入控制從節點N22資料傳輸至節點N21。
舉例而言，請參見第15C圖，當該第三型通過/不通過開關292的一資料輸入SC-5的邏輯準位(值)為“1”時，會啟用位在左側之多級三態緩衝器298，且該通過/不通過開關292的一資料輸入SC-6的邏輯準位(值)為“0”時，會禁用位在右側之多級三態緩衝器298，第三型通過/不通過開關292可放大位在節點N21處的一資料輸入，以作為位在節點N22處的一資料輸出，且該第三型通過/不通過開關292不從節點N22通過資料至節點N21，當第三型通過/不通過開關292具有邏輯值”0”之資料輸SC-5，以禁用左邊的多級三態緩衝器298，且第三型通過/不通過開關292具有邏輯值”1”之資料輸SC-6，以啟用右邊的多級三態緩衝器298，而第三型通過/不通過開關292可放大位在節點N22處的一資料輸入，以作為位在節點N21處的一資料輸出，且該第三型通過/不通過開關292不從節點N21通過資料至節點N22，當第三型通過/不通過開關292具有邏輯值”0”之資料輸SC-5，以禁用左邊的多級三態緩衝器298，且第三型通過/不通過開關292具有邏輯值”0”之資料輸SC-6，以禁用右邊的多級三態緩衝器298，第三型的通過/不通過開關292既不能將資料從其節點N21傳輸到其節點N22，也不能將資料從其節點N22傳輸到其節點N21，當該第三型通過/不通過開關292的一資料輸入SC-5的邏輯準位(值)為“1”時，會啟用位在左側之多級三態緩衝器298，且該通過/不通過開關292的一資料輸入SC-6的邏輯準位 (值)為“1”時，會啟用位在右側之多級三態緩衝器298，第三類型的通過/不通過開關292可以放大位在節點N21處的一資料輸入以作為位在節點N22處的一資料輸出，或是放大位在節點N22處的一資料輸入以作為位在節點N21處的一資料輸出。
用於交叉點開關的可編程開關單元之說明內容
(1)第一型交叉點開關的可編程開關單元
第16A圖係為根據本申請案之實施例所繪示之由四個通過/不通過開關所組成之第一型交叉點開關的可編程開關單元之電路圖。請參見第16A圖，四個通過/不通過開關292可組成第一型交叉點開關，其中每一通過/不通過開關292可以是如第15A圖至第15C圖所繪示之第一型至第三型通過/不通過開關292之任一型。對於第一型交叉點開關，其包括四個節點N23至N26分別位在其上側、左側、下側及右側，四個節點N23至N26之每一個可以透過二個通過/不通過開關292之其中兩個耦接四個節點N23至N26之另一個。第一型交叉點開關之中心節點適於透過其四個通過/不通過開關292分別耦接至其四個節點N23至N26，每一型通過/不通過開關292具有在第15A圖及第15C圖中位在節點N21處的一接觸點耦接至四個節點N23至N26之其中一個及位在節點22處的另一接觸點耦接至其中心節點，例如，第一型交叉點開關可開啟使資料經由其左側及上側的通過/不通過開關292從其節點N23傳輸至其節點N24、透過其上側及下側的通過/不通過開關292耦接至節點N25、以及/或者透過其上側及右側的通過/不通過開關292耦接至節點N26。
(2)第二類交叉點開關的可編程開關單元
第16B圖係為根據本申請案之實施例所繪示之由六個通過/不通過開關所組成之第二型交叉點開關之電路圖。請參見第16B圖，六個通過/不通過開關292可組成第一型交叉點開關，其中每一通過/不通過開關292可以是如第15A圖至第15C圖所繪示之第一型至第三型通過/不通過開關之任一型。第二型交叉點開關可以包括四個節點N23至N26，分別位在其上側、左側、下側及右側，四個節點N23至N26之每一個可以透過六個通過/不通過開關292之其中一個耦接四個節點N23至N26之另一個。每一通過/不通過開關292具有在第15A圖及第15C圖中位在節點N21處的一接觸點耦接至四個節點N23至N26之其中一個及位在節點22處的另一接觸點耦接至節點N23至N26之其中另一個，例如，第二型交叉點開關可開啟使資料經由其 該些六個通過/不通過開關292其中第一個從其節點N23傳輸至其節點N24，第一個之該些六個通過/不通過開關292係位在節點N23及節點N24之間，以及/或者第二型交叉點開關之節點N23適於透過其該些六個通過/不通過開關292其中第二個耦接至節點N25，第二個之該些六個通過/不通過開關292係位在節點N23及節點N25之間，以及/或者第二型交叉點開關之節點N23適於透過其該些六個通過/不通過開關292其中第三個耦接至節點N26，第三個之該些六個通過/不通過開關292係位在節點N23及節點N26之間。
選擇電路(Selection Circuit)說明
第17圖揭露本發明之實施例的選擇電路(multiplexers)的電路圖。參照第17圖所示，選擇電路(Selection Circuit)211包括一多工器213，此多工器213可具有針對第一輸入資料組(例如，A0和A1)平行排列設置的第一組的兩個輸入點，以及針對第二輸入資料組(例如，D0,D1,D2和D3)平行排列設置的第二組的四個輸入點。對於選擇電路211，其多工器213可以依據位在第一組輸入點的其第一輸入資料組，從位在第二組輸入點之其第二輸入資料組中選擇一資料輸入(例如D0，D1，D2或D3)，作為其輸出點處的資料輸出Dout。
參照第17圖所示，對於選擇電路211，其多工器213可以包括多級開關緩衝器(例如，兩級開關緩衝器217和218)，它們彼此耦接或逐級耦接。為了更詳細地說明，多工器213可在第一級(即，輸入級)中以兩對的形式包括四個成對平行排列的開關緩衝器217，每個開關緩衝器217具有與輸入多工器213的第一輸入資料組中的資料輸入A1相關聯之第一資料的一第一輸入點，及與輸入多工器213的第二輸入資料組的資料輸入(D0,D1,D2或D3)相關聯之一第二資料的一第二輸入點。在第一級中的四個開關緩衝器217中的每一個可以根據在其第一輸入點處的第一資料輸入來接通或斷開，其第二資料輸入從其第二輸入點處至其輸出點。多工器213可包括一反相器207，其具有用於多工器213之第一輸入資料組的資料輸入A1之一輸入點，其中反相器207用以將多工器213的該第一輸入資料組的資料輸入A1予以反相，以作為位在反相器207的一輸出點的資料輸出。在多工器213之第一級中的每對中的兩個開關緩衝器217中的每一個，其可以根據在其第一輸入點處耦接多工器213之反相器207的輸入點和輸出點之一輸入的第一資料，來開啟從其第二輸入點至其輸出點通過該第二資料輸入，作為在第一級中該二對開關緩衝器217的一資料輸出；可以根據位在第一輸入點處耦接至多工器213之反相器207的輸入點和輸出點中的另一個的輸入的第一資料，來關閉第一級中每一對中的另一 個開關緩衝器217，而不讓第二個資料從其第二輸入點傳輸到其輸出點通過。在第一級中的該每對中的兩個開關緩衝器217的相對二輸出點可以彼此耦接。例如，在第一級中位在高處的多工器213之一對兩個開關緩衝器217中的較高(頂部)之一個開關緩衝器的第一輸入點耦接至多工器213之反相器207的輸出點，及耦接至與輸入選擇電路211的第二輸入資料組之資料輸入D0相關聯之其第二資料的其第二輸入點；在第一級中位在高處的多工器213之一對兩個開關緩衝器217中的較低(底部)之一個開關緩衝器的第一輸入點耦接至多工器213之反相器207的輸出點，並耦接至輸入至與多工器213的第二輸入資料組之輸入資料D1相關聯的第二資料之第二輸入點，可以根據位在其第一輸入點處所輸入的第一資料來開啟接通第一級中的位在最高處之該對的兩個開關緩衝器217中的較高一個，以使其所輸入第二資料從其第二輸入點通過至其輸出點，該輸出點係作為在該第一級中位在高處之該對開關緩衝器217的資料輸出；可以根據位在其第一輸入點處所輸入的第一資料來關閉第一級中的位在最高處之該對的兩個開關緩衝器217中的較低一個，以使其所輸入第二資料無法從其第二輸入點通過至其輸出點。因此，可依據位在其二個第一輸入點處(其分別耦接至反相器207之輸入點及輸出點)來開關在第一級中該二對之二個開關緩衝器217中的每一個，以從其二個相對第二輸入點中的一個輸入其第二資料中之一個至二相對輸出點中的其中之一個，作為一資料輸出，該資料輸出耦接至在第二級(亦即是輸出級)中開關緩衝器218中的一個之一第二輸入點。
參照第17圖所示，對於選擇電路211，其多工器213可以包括在第二級(亦即是輸出級)一對二平行二開關緩衝器218，每一個開關緩衝器218具有與輸入多工器213的第一輸入資料組之資料輸入A0相關聯的一第一資料之第一輸入點，及與輸入在第一級中多工器213之二對開關緩衝器217之一的資料輸出的一第二資料之一第二輸入點，在第二級(即輸出級)中該對二開關緩衝器218中的每一個可以根據在其第一輸入點處的第一資料輸入來接通或斷開，其第二資料輸入從其第二輸入點處至其輸出點。多工器213可包括一反相器208，其具有用於多工器213之第一輸入資料組的資料輸入A0之一輸入點，其中反相器208用以將多工器213的該第一輸入資料組的資料輸入A0予以反相，以作為位在反相器208的其輸出點的資料輸出。在第二級(即輸出級)中的該對中的兩個開關緩衝器218中的一個，其可以根據在其第一輸入點處耦接多工器213之反相器208的輸入點和輸出點之一輸入的第一資料，來開啟從其第二輸入點至其輸出點通過該第二資料輸入，作為在第二級中該對開關緩衝器218的一資料輸出，且其它的開關緩衝器218可以根據位在第一輸入點處耦接至多工器213之反相器208的輸入點和輸 出點中的另一個的輸入的第一資料，來關閉其它的開關緩衝器218，而不讓第二個資料從其第二輸入點傳輸到其輸出點通過。在第二級(即輸出級)中的該對中的兩個開關緩衝器218的各自輸出點可以彼此耦接。例如，在第二級(即輸出級)中位在高處的該對兩個開關緩衝器218中的較高(頂部)之一個開關緩衝器的第一輸入點耦接至多工器213之反相器208的輸出點，及耦接至與輸入在第一級中多工器213之二對開關緩衝器217中位在頂部那一個之資料輸出端的其第二資料相關聯的其第二輸入點；在第二級(即輸出級)中該對兩個開關緩衝器218中的較低(底部)之一個多工器213之開關緩衝器217的第一輸入點耦接至多工器213之反相器208的輸出點，並耦接至在第一級中二對開關緩衝器218中底部的那一個之資料輸出相關聯的其第二資料之其第二輸入點。可根據位在其第一輸入點處所輸入的第一資料來開啟接通第二級(即輸出級)中該對的兩個開關緩衝器218中的較高一個，以使其所輸入第二資料從其第二輸入點通過至其輸出點，該輸出點係作為在該第二級中該對開關緩衝器218的資料輸出；可以根據位在其第一輸入點處所輸入的第一資料來關閉接通第二級(即輸出級)中之該對的兩個開關緩衝器218中的較低一個，以使其所輸入第二資料無法從其第二輸入點通過至其輸出點。因此，可依據位在其二個第一輸入點處(其分別耦接至反相器208之輸入點及輸出點)來開關在第二級(即輸出級)中該對開關緩衝器218，以從其二個第二輸入點中的一個輸入其第二資料中之一個至其輸出點，該輸出點作為在第二級(即輸出級)中該對開關緩衝器218之資料輸出。
參照第17圖，第15B圖所示的該選擇電路211更可包括如第15B圖之該第二類型的通過/不通過開關或開關緩衝器292(多級三態緩衝器)，對於選擇電路211，其第二型通過/不通過開關或開關緩衝器292可以在其節點N21處的輸入點在最後一級(例如，在這種情況下在第二級或輸出級)中耦接至多工器213的一對開關緩衝器218的輸出點。對於由與第15B圖至第17圖所示相同的元件標號表示的元件，第17圖中所示的元件標號的說明/規格可以參考第15B圖中所示的元件標號的說明/規格。因此，如第17圖所示，其第二類型通過/不通過開關292可依據位在節點SC-4處的一第一資料輸入控制用於一第二資料輸入(與多工器213之該對二開關緩衝器218之資料輸出相關取)且位在節點N21處的輸入點與用於一資料輸出且位在節點N22處的一輸出點之間的耦接，並且放大該第二資料輸入以作為資料輸出，以作為該選擇電路211的一資料輸出。
大型I/O電路說明
第18A圖揭露本發明之實施例的大型I/O電路的電路圖。參照第18A圖，半導體晶片可以包括多個I/O連接墊272，每個I/O連接墊272耦接至其大型ESD保護電路或裝置273、其大型驅動器274和其大型接收器275。大型驅動器274、大型接收器275和大型ESD保護電路或裝置273可以組成一個大型I/O電路341。大型ESD保護電路或裝置273可以包括一個二極管282，該二極管282的陰極耦接至電源電壓Vcc，陽極耦接至節點281，且二極管283具有陰極和耦接至節點281及一陽極耦接至接地參考電壓Vss，節點281耦接至I/O連接墊272之一。
參照第18A圖，大型驅動器274可以具有用於啟用大型驅動器274的第一資料輸入L_Enable的第一輸入點和用於第二資料輸入L_Data_out的第二輸入點，並且可以被配置以放大或驅動第二資料輸入L_Data_out作為其在節點281的輸出點處的資料輸出，以通過該I/O連接墊272傳輸到半導體晶片外部的電路。大型驅動器274可以包括P型MOS電晶體285和N型MOS電晶體286各自具有在節點281處彼此耦接作為其輸出點的汲極端，以及分別耦接至電源電壓Vcc和接地基準電壓Vss的源極端。大型驅動器274可以具有：“與非”閘287，其具有在與P型MOS電晶體285的閘極端耦接的“與非”閘287的輸出點處輸出的資料；以及“或非”閘288，其具有在P型MOS電晶體285的輸出端處輸出的資料。或非閘288耦接至N型MOS電晶體286的閘極端。與非閘287可在其第一輸入點具有與在反相器289的輸出點處與其反相器289的資料輸出相關聯的第一資料輸入。大型驅動器274的輸出和與大型驅動器274的第二資料輸入L_Data_out相關聯的第二資料輸入處的第二資料輸入，以對其第一和第二資料輸入執行與非運算，作為其資料輸出耦接至輸出它的P型MOS電晶體285的閘極端。或非閘288可以在與大型驅動器274的第二資料輸入L_Data_out相關聯的其第一輸入點處具有第一資料輸入，並且在與第一資料輸入S_Enable相關聯的第二輸入點處具有第二資料輸入。小型驅動器374的第一資料輸入S_Enable以對其第一和第二資料輸入執行NOR運算，作為其在與N型MOS電晶體386的閘極端耦接的輸出點處的資料輸出。反相器389可以用以在與小型驅動器374的第一資料輸入S_Enable相關聯的其輸入點處將其資料輸入反相，作為在其與NAND閘387的第一輸入點耦接的輸出點處的資料輸出。
參照第18A圖，當大型驅動器274具有邏輯準位(level)“1”的第一資料輸入L_Enable時，與非閘287的資料輸出始終處於邏輯準位(level)“1”以關閉P型MOS電晶體285，並且或非閘288的資料輸出總是處於邏輯準位(level)“0”，以關閉N型MOS電晶體286。由此， 大型驅動器274可以通過以下方式禁用：它的第一資料輸入L_Enable和大型驅動器274可能不會將第二資料輸入L_Data_out從其第二輸入點傳輸到節點281的輸出點。
參照第18A圖，當大型驅動器274具有處於邏輯準位(level)“0”的第一資料輸入L_Enable時，可以啟用大型驅動器274，同時，如果大型驅動器274具有處於邏輯準位(level)“0”的第二資料輸入L_Data_out，則NAND閘287及NOR閘288的資料輸出處於邏輯準位(level)“1”，以關閉P型MOS電晶體285和N型MOS電晶體286，進而大型驅動器274在節點281處的資料輸出處於邏輯準位(level)“0”，以傳輸給該I/O連接墊272中的一個。如果大型驅動器274具有第二資料輸入L_Data_out為邏輯準位(level)“1”，則NAND閘287及NOR閘288的資料輸出的邏輯準位(level)“0”，以開通P型MOS電晶體285和關閉N型MOS電晶體286，進而使大型驅動器274在節點281的資料輸出處於邏輯準位(level)“1”，以傳輸給該I/O連接墊272中的一個。因此，大型驅動器274可以通過其第一資料輸入L_Enable而啟用，以將位在其第二輸入點的其第二資料輸入L_Data_out放大或驅動，作為位在節點281且位在其輸出點的資料輸出，以通過I/O連接墊272中的一個傳輸到半導體晶片外部的電路。
參照第18A圖，大型接收器275在其第一輸入點處具有第一資料輸入L_Inhibit，並且在其第二輸入點處具有第二資料輸入，該第二資料輸入耦接至該I/O連接墊272之其中之一，以經由大型接收器275將其放大或驅動作為其資料輸出L_Data_in。大型接收器275可經由從其資料輸出L_Data_in(其與其第二資料輸入相關聯)產生的其第一資料輸入L_Inhibit所禁止/抑制。大型接收器275可以包括NAND閘290和反相器291，該反相器291具有在反相器291的輸入點處與NAND閘290的一資料輸出相關聯的資料輸入。該NAND閘290具有用於其第一資料輸入的第一輸入點(與大型接收器275的第二資料輸入相關聯)以及具有用於其第二資料輸的一第二輸入點(與該大型接收器275的第一資料輸入L_Inhibit相關聯)，以在其第一資料輸入及第二資料輸作執行一NAND操作，作為位在其輸出點處(其耦接至其反相器291的輸入點)的資料輸出，該反相器291可以用以將與NAND閘290的資料輸出相關聯的其資料輸入反相以作為在其輸出點處的資料輸出，並作為大型接收器275在大型接收器275的輸出點處之其資料輸出L_Data_in。
參照第18A圖，當大型接收器275的第一資料輸入L_Inhibit的邏輯準位(level)為“0”時，NAND290的資料輸出的邏輯準位(level)總是為“1”，且大型接收器275的資料輸出 L_Data_in之邏輯準位(level)總是為“0”。進而，禁止大型接收器275從與在節點281處之其第二資料輸入相關聯所產生其資料輸出L_Data_in．
參照第18A圖，當大型接收器275具有邏輯準位(level)“1”的第一資料輸入L_Inhibit時，大型接收器275可以被激活。同時，如果大型接收器275通過其中之一該I/O連接墊272從半導體晶片外部電路以邏輯準位(level)“1”輸入第二資料，則NAND閘290的資料輸出位在邏輯準位(level)“0”。進而大型接收器275之其資料輸出L_Data_in位在邏輯準位(level)“1”。如果大型接收器275通過其中之一該I/O連接墊272從半導體晶片之外部電路以邏輯準位(level)“0”輸入第二資料，則NAND閘290的資料輸出位在邏輯準位(level)“1”。因此，大型接收器275可經由其第一資料輸入L_Inhibit信號激活，以通過其中之一該I/O連接墊272放大或驅動從半導體晶片外部的電路輸入的第二資料，以作為其資料輸出L_Data_in。
參照第18A圖，大型驅動器274可經由一大型驅動器274提供其輸出電容或驅動能力(或負載)，例如是在2pF與100pF之間、2pF與50pF之間、2pF與30pF之間、介於2pF和20pF之間、2pF和15pF之間、2pF和10pF之間、或2pF和5pF之間、或大於2pF、5pF、10pF、15pF或20pF，該大型驅動器274的輸出電容可使用作為大型驅動器274的驅動能力，其係為位在大型驅動器274的輸出點的最大加載，從該些I/O接墊272中的一個至其(該I/O接墊272)以外的外部加載電路進行測量，該大型ESD保護電路或驅動器273的尺寸可介於0.1pF至3pF之間、或介於0.1pF至1pF之間或大於0.1pF，其中之一該I/O接墊272具有輸入電容，其由大型ESD保護電路或驅動器273及大型接收器275所提供，例如介於0.15pF至4pF之間，或介於0.15pF至2pF之間，或是大於0.15pF，該輸入電容係由從該些I/O接墊272之一至該I/O接墊272之一的內部電路進行測量。
小型I/O電路說明
第18B圖揭露本發明之實施例的小型I/O電路的電路圖。參照第18B圖，半導體晶片可以包括多個I/O連接墊372，每個I/O連接墊372耦接至其小型ESD保護電路或裝置373、其小型驅動器374和其小型接收器375。小型驅動器374、小型接收器375和小型ESD保護電路或裝置373可以組成一個小型I/O電路203。小型ESD保護電路或裝置373可以包括一個二極管382，該二極管382的陰極耦接至電源電壓Vcc，陽極耦接至節點381，且二極管383具有陰極和耦接至節點381及一陽極耦接至接地參考電壓Vss，節點381耦接至I/O連接墊372之一。
參照第18B圖，小型驅動器374可以具有用於啟用小型驅動器374的第一資料輸入S_Enable的第一輸入點和用於第二資料輸入S_Data_out的第二輸入點，並且可以被配置以放大或驅動第二資料輸入S_Data_out作為其在節點381的輸出點處的資料輸出，以通過該I/O連接墊372傳輸到半導體晶片外部的電路。小型驅動器374可以包括P型MOS電晶體385和N型MOS電晶體386各自具有在節點381處彼此耦接作為其輸出點的汲極端，以及分別耦接至電源電壓Vcc和接地基準電壓Vss的源極端。小型驅動器374可以具有：“與非”閘387，其具有在與P型MOS電晶體385的閘極端耦接的“與非”閘387的輸出點處輸出的資料；以及“或非”閘388，其具有在P型MOS電晶體385的輸出端處輸出的資料。或非閘388耦接至N型MOS電晶體386的閘極端。與非閘387可在其第一輸入點具有與在反相器389的輸出點處與其反相器389的資料輸出相關聯的第一資料輸入。小型驅動器374的輸出和與小型驅動器374的第二資料輸入S_Data_out相關聯的第二資料輸入處的第二資料輸入，以對其第一和第二資料輸入執行與非運算，作為其資料輸出耦接至輸出它的P型MOS電晶體385的閘極端。或非閘388可以在與小型驅動器374的第二資料輸入S_Data_out相關聯的其第一輸入點處具有第一資料輸入，並且在與噪聲相關聯的第二輸入點處具有第二資料輸入。冷杉小型驅動器374的st資料輸入S_Enable以對其第一和第二資料輸入執行NOR運算，作為其在與N型MOS電晶體386的閘極端耦接的輸出點處的資料輸出。反相器389可以用以在與小型驅動器374的第一資料輸入S_Enable相關聯的其輸入點處將其資料輸入反相，作為在其與NAND閘387的第一輸入點耦接的輸出點處的資料輸出。
參照第18B圖，當小型驅動器374具有邏輯準位(level)“1”的第一資料輸入S_Enable時，與非閘387的資料輸出始終處於邏輯準位(level)“1”以關閉P型MOS電晶體385，並且或非閘388的資料輸出總是處於邏輯準位(level)“0”，以關閉N型MOS電晶體386。由此，小型驅動器374可以通過以下方式禁用：它的第一資料輸入S_Enable和小型驅動器374可能不會將第二資料輸入S_Data_out從其第二輸入點傳輸到節點381的輸出點。
參照第18B圖，當小型驅動器374具有處於邏輯準位(level)“0”的第一資料輸入S_Enable時，可以啟用小型驅動器374，同時，如果小型驅動器374具有處於邏輯準位(level)“0”的第二資料輸入S_Data_out，則NAND閘387及NOR閘388的資料輸出處於邏輯準位(level)“1”，以關閉P型MOS電晶體385和N型MOS電晶體386，進而小型驅動器374在節點381處的資料輸出處於邏輯準位(level)“0”，以傳輸給該I/O連接墊372中的一個。如果小型驅動器374具有第二資料輸入S_Data_out為邏輯準位(level)“1”，則NAND閘387及NOR閘388的資料輸出的邏輯準位 (level)“0”，以開通P型MOS電晶體385和關閉N型MOS電晶體386，進而使小型驅動器374在節點381的資料輸出處於邏輯準位(level)“1”，以傳輸給該I/O連接墊372中的一個。因此，小型驅動器374可以通過其第一資料輸入S_Enable而啟用，以將位在其第二輸入點的其第二資料輸入S_Data_out放大或驅動，作為位在節點381且位在其輸出點的資料輸出，以通過I/O連接墊372中的一個傳輸到半導體晶片外部的電路。
參照第18B圖，小型接收器375在其第一輸入點處具有第一資料輸入S_Inhibit，並且在其第二輸入點處具有第二資料輸入，該第二資料輸入耦接至該I/O連接墊372之其中之一，以經由小型接收器375將其放大或驅動作為其資料輸出L_Data_in。小型接收器375可經由從其資料輸出L_Data_in(其與其第二資料輸入相關聯)產生的其第一資料輸入S_Inhibit所禁止/抑制。小型接收器375可以包括NAND器390和反相器391，該反相器391具有在反相器391的輸入點處與NAND器390的一資料輸出相關聯的資料輸入。該NAND器390具有用於其第一資料輸入的第一輸入點(與小型接收器375的第二資料輸入相關聯)以及具有用於其第二資料輸的一第二輸入點(與該小型接收器375的第一資料輸入S_Inhibit相關聯)，以在其第一資料輸入及第二資料輸作執行一NAND操作，作為位在其輸出點處(其耦接至其反相器391的輸入點)的資料輸出，該反相器391可以用以將與NAND器390的資料輸出相關聯的其資料輸入反相以作為在其輸出點處的資料輸出，並作為小型接收器375在小型接收器375的輸出點處之其資料輸出L_Data_in。
參照第18B圖，當小型接收器375的第一資料輸入S_Inhibit的邏輯準位(level)為“0”時，NAND290的資料輸出的邏輯準位(level)總是為“1”，且小型接收器375的資料輸出L_Data_in之邏輯準位(level)總是為“0”。進而，禁止小型接收器375從與在節點381處之其第二資料輸入相關聯所產生其資料輸出L_Data_in．
參照第18B圖，當小型接收器375具有邏輯準位(level)“1”的第一資料輸入S_Inhibit時，小型接收器375可以被激活。同時，如果小型接收器375通過其中之一該I/O連接墊372從半導體晶片外部電路以邏輯準位(level)“1”輸入第二資料，則NAND器390的資料輸出位在邏輯準位(level)“0”。進而小型接收器375之其資料輸出L_Data_in位在邏輯準位(level)“1”。如果小型接收器375通過其中之一該I/O連接墊372從半導體晶片之外部電路以邏輯準位(level)“0”輸入第二資料，則NAND器390的資料輸出位在邏輯準位(level)“1”。因此，小型接收 器375可經由其第一資料輸入S_Inhibit信號激活，以通過其中之一該I/O連接墊372放大或驅動從半導體晶片外部的電路輸入的第二資料，以作為其資料輸出L_Data_in。
參照第18B圖，該小型驅動器374可提供其輸出電容或驅動能力(或負載)，例如是在0.05pF與2pF之間或0.1pF與1pF之間、或小於2pF或1pF，該小型驅動器374的輸出電容可使用作為小型驅動器374的驅動能力，其係為位在小型驅動器374的輸出點的最大加載，從該些I/O接墊272中的一個至其(該I/O接墊272)以外的外部加載電路進行測量，該小型ESD保護電路或裝置373的尺寸可介於0.01pF至0.1pF之間或小於0.1pF，在某些案例中，不需要提供小型ESD保護電路或裝置373在小型I/O電路203，在某些案例中，在第18B圖中的該小型I/O電路203之該小型驅動器374或接收器375可設計像是一內部驅動器或接收器，其中沒有小型ESD保護電路或裝置373且具有相同的輸入及輸出電容，如同內部驅動器或接收器一樣，其中之一該I/O連接墊372具有輸入電容，其由大型ESD保護電路或驅動器373及大型接收器375所提供，例如介於0.15pF至4pF之間，或介於0.15pF至2pF之間，或是大於0.15pF，該輸入電容係由從該些I/O連接墊372之一至該I/O連接墊372之一的內部電路進行測量。
可編程邏輯區塊的說明/規範
第19圖揭露本發明之實施例的可編程邏輯單元的方塊圖的示意圖。參照第19圖，可編程邏輯區塊(LB)(或元件)可以包括一個(或多個)可編程邏輯單元(LC)2014，每個可編程邏輯單元(LC)2014用以在其輸入點處對其輸入資料組執行邏輯運算。每個可編程邏輯單元(LC)2014(意即是可配置邏輯單元)可以包括多個記憶體單元490(即配置編程記憶體(CPM)單元)，每個記憶體單元490用以保存或儲存查找表(LUT)210的結果值(或資料)之其中之一或編程碼和具有如第17圖中所示之選擇電路211耦接至其記憶體單元490，用以接收儲存查找表(LUT)210的結果值及編程碼並且全部保存或儲存在其記憶體單元490中，對於每一可編程邏輯單元(LC)2014，其選擇電路211可包括多工器213，其具有用於一第一輸入資料組之平行排列第一組的兩個輸入點(例如是A0和A1)及具有如第17圖中所示用於一第二輸入資料組之平行排列第二組的四個輸入點(例如是D0、D1、D2和D3)的多工器(MUXER)213，其中每一個記憶體單元490與保存或儲存在其記憶體單元490中之該查找表(LUT)210中之儲存值或結果值(或資料)之其中之一相關聯，該多工器(MUXER)213可配置用從其第二輸入資料組中選擇一資料輸入(亦即是如第17圖中之D0,D1,D2或D3)作為其資料輸出，其選擇電路211可包括第二型通過/ 不通過開關可設置在介於用於該第二資料輸入之輸入點(其與選擇電路211的多工器213之資料輸出相關聯)與用於資料輸出之輸出點之間，放大該第二資料輸入，作為資料輸出，以作為每一可編程邏輯單元(LC)2014的一資料輸出Dout。
參照第19圖，對於每一可編程邏輯單元(LC)2014，每個記憶體單元490(即配置編程記憶體(CPM)單元)可具有二種型式，意即是以下揭露之第一型及第二型，每一第一型記憶體單元490可參考如第1A圖或第1B圖所示的記憶體單元398，用以保存或儲存查找表(LUT)210的其中之一結果值，或者，每一第二型記憶體單元490可以是在第13A圖至第13C圖及第14B圖至第14D圖中的第九型至第十四型非揮發性記憶體單元980,985,986,955,956及958中的任一種非揮發性記憶體單元，其用以保存或儲存查找表(LUT)210的其中之一結果值。多工器213可以具有其第二輸入資料組(例如，如第17圖所示的D0、D1、D2和D3)，其每一個輸入資料與(1)其中之一第一型記憶體單元490(亦即是如第1A圖或第1B圖中的記憶體單元398的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯，或(2)其中之一第二型記憶體單元490的一資料輸出(意即是配置-編程-記憶體(configuration-programming-memory(CPM))資料)相關聯，也就是與位在第九型非揮發性記憶體單元980之節點L44處的資料輸出相關聯、位在第十型非揮發性記憶體單元985之節點L45處的資料輸出相關聯、位在第十一型非揮發性記憶體單元986之節點L56處的資料輸出相關聯、位在第十二型非揮發性記憶體單元955之節點L64處的資料輸出相關聯、位在第十三型非揮發性記憶體單元956之節點L65處的資料輸出相關聯、或位在第十四型非揮發性記憶體單元986之節點L78處的資料輸出相關聯，另外，如位在第15B圖及第17圖中選擇電路211之第二型通過/不通過開關292之節點SC-4處的一資料輸入與下述相關聯(1)另一第一型記憶體單元490的一資料輸出(意即是CPM資料)相關聯，也就是如第1A圖或第1B圖中的記憶體單元398的第一資料輸出Out1及第二資料輸出Out2相關聯，或是(2)另一第二型記憶體單元490的一資料輸出(意即是配置-編程-記憶體(configuration-programming-memory(CPM))資料)相關聯，也就是與位在第九型非揮發性記憶體單元980之節點L44處的資料輸出相關聯、位在第十型非揮發性記憶體單元985之節點L45處的資料輸出相關聯、位在第十一型非揮發性記憶體單元986之節點L56處的資料輸出相關聯、位在第十二型非揮發性記憶體單元955之節點L64處的資料輸出相關聯、位在第十三型非揮發性記憶體單元956之節點L65處的資料輸出相關聯、或位在第十四型非揮發性記憶體單元986之節點L78處的資料輸出相關聯。
參照第19圖，每個可編程邏輯單元(LC)2014可以具有記憶體單元490(即配置編程記憶體(CPM)單元)，其配置為可被編程為儲存或保存查找表(LUT)210的結果值或編程碼以執行邏輯運算，例如是AND運算、NAND運算、OR運算、NOR運算、EXOR運算或其他布爾(Boolean)運算，或組合兩個(或多個)以上運算操作的運算操作。例如，其中之一可編程邏輯單元(LC)2014可具有記憶體單元490(意即是CPM單元)，用以編程儲存或保存查找表(LUT)210的其中之一結果值，以編程同一邏輯操作，作為一基礎邏輯操作器(operator)，例如是如第20A圖所示之NAND操作器或閘，對於這種情況，該可編程邏輯單元(LC)2014可以在其輸入點處對其輸入資料組(例如，A0和A1)執行NAND操作運算，作為在其輸出點處的資料輸出Dout，第20B圖為用於一NAND操作器之真值表(truth table)，如第19圖、第20A圖及第20B圖所示，中之一可編程邏輯單元(LC)2014可會依據真值表執行邏輯功能。
或者，每一可編程邏輯單元(LC)2014之記憶體單元490(即是CPM單元)用以編程為儲存或保存查找表(LUT)210的結果值或編程碼，以執行與第20C圖所示的邏輯運算器相同的邏輯運算，第20D圖為第20C圖中用於一邏輯操作之一真值表，如第19圖、第20C圖及第20D圖所示，每一可編程邏輯單元(LC)2014包括2n個記憶體單元490(即CPM單元)，其每一用於儲存或保存查找表(LUT)210的其中之一結果值，以及該選擇電路211中之多工器213具有用於第一輸入資料組(即如第20C圖中A0-A3)之平行排列的第一組n個輸入點，以及具有用於第二輸入資料組(即如第20D圖中D0-D15)之平行排列的第二組2n個輸入點，其每一個與儲存在2n個記憶體單元490中的查找表(LUT)210之其中之一結果值或編程碼相關聯，其中在此舉列中n數字是等於4，選擇電路211的多工器213用以依據每一可編程邏輯單元(LC)2014的輸入資料組相關聯之第一輸入資料組從第二輸入資料組(即如第20D圖中D0-D15)中選擇一資料輸入，在其每個可編程邏輯單元(LC)2014的輸出點處作為其資料輸出，以用作所述每個可編程邏輯單元(LC)2014的資料輸出Dout。
可替代地，第19圖、第20A圖至第20D圖所示，多個可編程邏輯單元(LC)2014可被配置被編程整合成為可編程邏輯區塊(LB)或元件201作為計算操作器，以執行計算操作(例如加法、減法、乘法或除法運算)。計算操作器可以是加法器、乘法器、多工器(multiplexers)、移位寄存器、浮點電路和/或除法電路。第20E圖揭露本發明之實施例的計算操作器的方塊圖。例如，如第20E圖所示，計算操作器可將二個二進位之資料輸入(即[A1,A0]和[A3,A2])乘以如 第20F圖所示之一個四進位輸出資料集(即[C3,C2,C1,C0])，第20F圖為第20E圖所示的邏輯運算操作的真值表。
參照第20E圖及第20F圖所示，四個可編程邏輯單元(LC)2014(每個可編程邏輯單元可以參考如第19圖、第20A圖至第20D圖所示的中一個)可被編程整合至計算操作器中。四個可編程邏輯單元(LC)2014中的每一個可以在其四個輸入點處具有其輸入資料組，該四個輸入點分別與計算操作器的輸入資料組[A1,A0,A3,A2]相關聯。計算操作器的每個可編程邏輯單元(LC)2014可依據其輸入資料組[A1,A0,A3,A2]生成計算操作器的四進位資料輸出的一資料輸出(例如，C0，C1，C2或C3)。在二進位制位元數(即[A1,A0])與二進位制位元數(即[A3,A2])相乘時，4個可編程邏輯區塊201可依據其輸入資料組[A1,A0,A3,A2]產生其四進位元數輸出資料組(即[C3,C2,C1,C0])。四個可編程邏輯單元(LC)2014的每個可具有其記憶體單元490，以進行編程以保存或儲存查找表210(即Table-0,Table-1,Table-2或Table-3)之結果值或編程碼。
例如，參照第19圖、第20E圖及第20F圖，四個可編程邏輯單元(LC)2014中的第一個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)，其用以保存或儲存結果值或編程碼。Table-0的查找表(LUT)210及選擇電路211之多工器213用以根據與計算操作器之輸入資料組[A1,A0,A3,A2]相關聯的多工器213的第一輸入資料組，分別從其多工器213的第二輸入資料組D0-D15資料輸入分別來選擇一資料輸入，其中第二輸入資料組D0-D15資料輸入的每一個係與其記憶體單元490的其中之一個的資料輸出相關聯，亦即是Table-0的查找表(LUT)210之結果值或編程碼的其中之一個相關聯，所選擇該資料輸入作為可編程邏輯區塊201之四進位輸出資料集(即[C3,C2,C1,C0])的一二進位資料輸出C0。四個可編程邏輯單元(LC)2014中的第二個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及選擇電路211之其多工器213，記憶體單元490用以保存或儲存表格-2(Table-2)的其查找表(LUT)210的結果值或編程碼，及多工器213係根據分別地與計算操作器中的輸入資料組[A1,A0,A3,A2]相關聯之其多工器213的第一輸入資料組，從其多工器213中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯，該資料輸入與表格-1(Table-1)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為可編程邏輯區塊201之四二進制位輸出資料組(亦即是[C3,C2,C1,C0])的一二進制資料輸出之其資料輸出C1。四個可編程邏輯單元(LC)2014中的第三個可以具有其記憶體單元490(即配置編 程記憶體(CPM)單元)及其選擇電路211之多工器213，記憶體單元490用以保存或儲存表格-1(Table-1)的其查找表(LUT)210的結果值或編程碼，及多工器213係根據分別地與計算操作器中的輸入資料組[A1,A0,A3,A2]相關聯之其多工器213的第一輸入資料組，從其多工器213中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯，該資料輸入與表格-2(Table-2)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為可編程邏輯區塊201之四二進制位輸出資料組(亦即是[C3,C2,C1,C0])的一二進制資料輸出之其資料輸出C2。四個可編程邏輯單元(LC)2014中的第四個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其選擇電路211之多工器213，記憶體單元490用以保存或儲存表格-3(Table-3)的其查找表(LUT)210的結果值或編程碼，及多工器213係根據分別地與計算操作器中的輸入資料組[A1,A0,A3,A2]相關聯之其多工器213的第一輸入資料組，從其多工器213中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯，該資料輸入與表格-3(Table-3)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為可編程邏輯區塊201之四二進制位輸出資料組(亦即是[C3,C2,C1,C0])的一二進制資料輸出之其資料輸出C3。
進而，參照第19圖、第20E圖及第20F圖，用作計算操作器的可編程邏輯區塊201可以由四個可編程邏輯單元(LC)2014組成，依據其輸入資料組[A1,A0,A3,A2]以生成其四進位輸出資料集，即[C3,C2,C1,C0]。
參照第19圖、第20E圖及第20F圖，在3乘3的特定情況下，四個可編程邏輯單元(LC)2014中的每一個可以具有選擇電路211之多工器(MUXER)213，該多工器213可從其第一輸入資料組D0-D15中選擇一資料輸入，其選擇係分別依據與運算操作器之輸入資料組(即[A1,A0,A3,A2]=[1,1,1,1])相關聯之多工器(MUXER)211的第一輸入資料組進行選擇，每一個與其查找表(LUT)210(Table-0,Table-1,Table-2及Table-3的其中之一個)之結果值或編程碼之其中之一個相關聯資料輸入為其資料輸出(亦即C0,C1,C2及C3其中之一)，並作為該可編程邏輯區塊201的四個二進制位輸出資料集(亦即[C3,C2,C1,C0]=[1,0,0,1])的一個二進制位資料輸出。四個可編程邏輯單元(LC)2014中的第一個可依據其輸入資料組以“1”的邏輯準位(level)生成其資料輸出C0(即[A1,A0,A3,A2]=[1、1、1 1])；四個可編程邏輯單元(LC)2014中的第二個可以依據其輸入資料組以邏輯準位(level)“0”生成其資料輸出C1(即[A1,A0,A3,A2]=[1、1，1，1])；四個可編程邏輯單元(LC)2014中的第三個可以依據其輸入資料組以邏輯準位 (level)“0”生成其資料輸出C2(即[A1,A0,A3,A2]=[1、1，1，1])；四個可編程邏輯單元(LC)2014中的第四個可以依據其輸入資料組(即[A1,A0,A3,A2]=[1,1,1,1])。
參照第19圖、第20E圖及第20F圖，可編程邏輯塊(LB)201可以被配置為被編程為執行與計算運算器相同的計算操作，意即是如第20G圖中的乘法器。
可替代地，第20H圖揭露本發明之實施例的標準商業化FPGA IC晶片的可編程邏輯區塊之方塊圖。參照第20H圖，可編程邏輯區塊201可以包括(1)用於固定線路加法器中的一個(或多個)單元(A)2011，其數量例如在1至16個之間；(2)高速緩存和寄存器之一個(或多個)單元(C/R)2013，每個高速緩存和寄存器具有例如在256到2048位元之間的容量，以及(3)如第19圖、第20A圖至第20G圖中的可編程邏輯單元(LC)2014，其數量介於64到2048之間。可編程邏輯區塊201可以進一步包括多個區塊內交互連接線2015，每個區塊內交互連接線2015在其陣列中的相鄰兩個單元2011、2013和2014之間的空間上延伸。對於可編程邏輯區塊201，其區塊內交互連接線2015可以被劃分為如第16A圖、第16B圖及第21圖中之可編程交互連接線361，可編程交互連接線361可經由其記憶體單元362和不可編程之交互連接線364被編程用於交互連接線。
參考第20H圖，每個可編程邏輯單元(LC)2014可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)，其數量範圍為4到256之間，每個記憶體單元490可用於保存或儲存其查找表210的結果值或編程碼之一，及其選擇電路211之多工器213可從具有位元寬度介於4至256之間的多工器213之第二輸入資料組中選擇一資料輸入作為其資料輸出，其選擇係依據具有位元寬度介於2至8之間的多工器213的第一輸入資料組進行選擇，其中位在多工器213的輸入點處係耦接至該區塊內交互連接線2015的可編程交互連接線361和不可編程之交互連接線364中至少一個，且位在其輸出點處係耦接至該區塊內交互連接線2015的可編程交互連接線361和不可編程之交互連接線364中至少一個。
第20I圖為本發明實施例一加法器的電路示意圖，第20J圖為本發明用於加法器之一單元的加法單元的電路示意圖，如第20H圖、第20I圖及第20J圖所示，固定連接線加法器的每一單元(A)2011可包括經由級性的串聯及逐級相互耦接之複數加法單元2016，例如第20H圖中固定連接線加法器的每一該單元(A)2011包括如第20I圖及第20J圖中經由級性的串聯及逐級相互耦接之8級的加法單元2016，以在其8個第一輸入點處添加其8個第一位元資料輸入(A7, A6,A5,A4,A3,A2,A1,A0)，8個第一輸入點處係耦接至區塊內交互連接線2015的8個可編程交互連接線361及不可編程的交互連接線364，其中此耦接係經由耦接至區塊內交互連接線2015的另外8個可編程交互連接線361及不可編程的交互連接線364之位在其8個第二輸入點處之其第二8位元資料輸入(B7,B6,B5,B4,B3,B2,B1,B0)，作為位在其輸出點處的其9位元資料輸出(Cout,S7,S6,S5,S4,S3,S2,S1,S0)，其中該9位元資料輸出係耦接至區塊內交互連接線2015的另外9個可編程交互連接線361及不可編程的交互連接線364。如第20I圖及第20J圖所示，第一級加法單元2016可將用於固定連接線加法器的每一單元(A)2011的資料輸入A0相關聯的第一資料輸入In1與每一單元(A)2011的資料輸入B0相關聯的第二資料輸入In2相加，同時需考慮來自於上次計算的結果(previous computation result)，即是進位資料輸入(carry-in input)Cin，而其中上次計算的結果(即是，進位資料輸入Cin)，以獲得其二輸出，其中之一資料輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S0，而其它的一輸出為一進位資料輸出(carry-out Output)Cout耦接至第二級的加法單元2016之一進位資料輸入(carry-in input)Cin，第二到第七級的每個加法單元2016可以從前一級的第一到第六級的加法單元2016中的一個的進位資料輸出Cout取得其進位資料輸入Cin至每一該加法單元2016，以經由與每一該單元(A)2011的資料輸入(B1,B2,B3,B4,B5及B6)中的一個相關聯的其第二資料輸入In2將與固定線路加法器的每一單元(A)2011之資料輸入A1,A2,A3,A4,A5的其中之一個相關聯第一資料輸入In1相加，作為其二個資料輸出，其中一資料輸出Out作為固定線路加法器的每一單元(A)2011之資料輸出S1,S2,S3,S4,S5及S6中的一個，而另一個資料輸出作為位在其後級(subsequent stage)處第三級到第八級的加法單元2016中的一個進位資料輸入Cin相關聯的進位資料輸出Cout。例如，第七級的加法單元2016可將用於固定連接線加法器中耦接至每一單元(A)2011的資料輸入A6的第一資料輸入In1與相關聯的每一單元(A)2011的資料輸入B6的第二資料輸入In2相加而獲得其二輸出，其中之一輸出相關聯的作為固定線路加法器的每一單元(A)2011的資料輸出S6，及另一輸作為與第8級加法單元2016之一進位資料輸入Cin相關聯的一進位資料輸出。第八級的加法單元2016可將從第七級的加法單元2016中的一個的進位資料輸出Cout取得其進位資料輸入Cin加上與固定線路加法器之每一該單元(A)2011的資料輸A7相關聯的第一資料輸入In1(其係是經由與每一該單元(A)2011的資料輸入B7相關聯的其第二資料輸入In2)，作為其二資料輸出，其中一資料輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S7，及其它一個輸出為一進位輸出Cout作為用於固定連接線加法器的每一單元(A)2011的進位輸出Cout。
參照第20H圖和第20I圖，第一至第八級的每個加法單元2016可以包括(1)ExOR閘342，該ExOR閘342用以對分別與其第一資料輸入In1和第二資料輸入In2相關聯的ExOR閘342的第一資料輸入和第二資料輸入上執行異或(Exclusive-OR)運算；(2)ExOR閘343，用以對與該ExOR閘342的資料輸出相關聯的ExOR閘343之第一資料輸入上執行異或(Exclusive-OR)運算；(3)AND閘344，對與該與進位資料輸入Cin相關聯的的AND閘344的該第一資料輸入上及對與ExOR閘342的資料輸出相關聯的AND閘344的該第二資料輸入上執行AND運算，作為AND閘344的該資料輸出；(4)AND閘345，分別對與第一資料輸入In1及第一資料輸入In2相關聯的AND閘345的第一資料輸入及第二資料輸入上執行執行AND運算，作為AND閘345的該資料輸出；及(5)OR閘346，對與AND閘344的資料輸出相關聯的OR閘346的第一資料輸入上及對與與AND閘345的資料輸出相關聯的OR閘346的第二資料輸入上執行OR運算，作為OR閘346的資料輸出，亦即為其進位資料輸出Cout。
用於交叉點開關之可編程開關單元之揭露說明
第21圖為本發明實施例經由用於第三型交叉點開關之可編程開關單元控制的可編程交互連接線之電路示意圖，除了在第16A圖及第16B圖中的第一型及第二型交叉點開關，可提供一第三型交叉點開關，其包括四個選擇電路211分別位在上、下、左、右側，其每一個如在第17圖中所示，其具有多工器213及第二型通過/不通過開關或開關緩衝器292，對於第三型交叉點開關、如第17圖中之四個選擇電路211中的每一個之多工器213可用於依據第一輸入資料組(即A0及A1，其位在第一組輸入點)從位在第二組輸入點處之第二輸入資料組(即D0-D2)中選擇一資料輸入作為其資料輸出，第17圖中每一選擇電路211第二型通過/不通過開關292用以依據位在節點sc-4處的一第一資料輸入控制用於一第二資料輸入的輸入點(其與每一選擇電路211之多工器213的資料輸出相關聯)與用於一資料輸出之輸出點之間的耦接，且放大第二資料輸入作為資料輸出，以作為每一選擇電路211的一資料輸出Dout，四個選擇電路211的其中之一個之多工器之第二組三個輸入點中的每一個可耦接至四個選擇電路211的另外二個選擇電路211之多工器213的第二組三個輸入點中的其中之一個，且耦接至四個選擇電路211中的其它個之輸出點，因此，對於四個選擇電路211中的每一個，其多工器213可依據第一輸入資料組(即位在第一組輸入點上之A0及A1)從位在第二組三輸入點上的第二輸入資料組(即D0-D2，其分別耦接至四個節點N23-N26中的三個，此三個節點分別各自耦接至四個分別延著四個不同方向可編程交互連接線361中的三個)中選擇一資料輸入至四個選擇電路211中的各自三個 的輸出點，且第二型通過/不通過開關2929用以產生每一選擇電路211的資料輸出Dout位在四個節點N23-N26的其它個上，其耦接至四個可編程交互連接線361中的其它個。
例如，如第21圖所示，對於第三型交叉點開關的四個選擇電路211中的上面那個，其多工器213可依據位在第一組輸入點上的第一輸入資料組(即A0及A1)從位在第二組三個輸入點上的第二輸入資料組(即D0-D2，其耦接至各自的三個節點N24-N26，每一節點分別耦接延著左方、下方及右方的三個可編程交互連接線361)選擇一資料輸入至第三型交叉點開關之四個選擇電路中的左方、下方及右方的選擇電路的個別的輸出點，且其第二型通過/不通過開關292用以在第三型交叉點開關的上方那個選擇電路211之節點N23處產生資料輸出Dout，其耦接至在向上方向延伸的可編程交互連接線361，因此來自四個可編程交互連接線361的其中之一的資料可經由第三型交叉點開關切換，以使其通過至四個可編程交互連接線361中的另外一個、二個或三個可編程交互連接線361。
可編程開關單元的揭露說明
第一型可編程開關單元
如第15A圖中的第一型通過/不通過開關292可被提供用於第一型可編程開關單元(意即是可配置開關單元)，如第15A圖所示，第一型可編程開關單元258更可包括一記憶體單元362(即CPM單元)用以儲存或保存一編程碼，對於第一型可編程開關單元258，其第一型通過/不通過開關292位在節點SC-3處的一接觸點耦接至其記憶體單元362，且用以接收儲存或保存在其記憶體單元362中的該編程碼，其第一型通過/不通過開關292用以依據位在節點SC-3處的第一資料輸入(與在其記憶體單元362中儲存或保存的編程碼相關聯)控制用於第二資料輸入位在節點N21處的輸入點與用於一資料輸出位在節點N22處的輸出點之間的耦接。
如第15A圖所示，對於第一型可編程開關單元258，其記憶體單元362具有以下二種型式(即第一型及第二型)，第一型記憶體單元362可參考如第1A圖或第1B圖中的記憶體單元398，其用以儲存或保存該編程碼，或者，其第二型記憶體單元362可以是第13A圖至第13C圖及第14B圖至第14D圖中的第九型至第十四型非揮發性記憶體單元980,985,986,955,956及958中的任一種非揮發性記憶體單元，其用以保存或儲存查找表(LUT)210的其中之一結果值，其第一型通過/不通過開關292具有如第15A圖中位在節點SC-3處一個資料輸入與(1)其中之一 第一型記憶體單元362(亦即是如第1A圖或第1B圖中的記憶體單元398的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯，或(2)其中之一第二型記憶體單元362的一資料輸出(意即是CPM資料)相關聯，也就是與位在第九型非揮發性記憶體單元980之節點L44處的資料輸出相關聯、位在第十型非揮發性記憶體單元985之節點L45處的資料輸出相關聯、位在第十一型非揮發性記憶體單元986之節點L56處的資料輸出相關聯、位在第十二型非揮發性記憶體單元955之節點L64處的資料輸出相關聯、位在第十三型非揮發性記憶體單元956之節點L65處的資料輸出相關聯、或位在第十四型非揮發性記憶體單元986之節點L78處的資料輸出相關聯。
第二型可編程開關單元
如第15B圖中的第二型通過/不通過開關292可被提供用於第二型可編程開關單元(意即是可配置開關單元)，如第15B圖所示，第二型可編程開關單元258更可包括一記憶體單元362(即CPM單元)用以儲存或保存一編程碼，對於第二型可編程開關單元258，其第二型通過/不通過開關292位在節點SC-4處的一接觸點耦接至其記憶體單元362，且用以接收儲存或保存在其記憶體單元362中的該編程碼，其第二型通過/不通過開關292用以依據位在節點SC-4處的第一資料輸入(與在其記憶體單元362中儲存或保存的編程碼相關聯)控制用於第二資料輸入位在節點N21處的輸入點與用於一資料輸出位在節點N22處的輸出點之間的耦接，以放大該第二資料輸入作為該資料輸出。
如第15B圖所示，對於第二型可編程開關單元258，其記憶體單元362具有以下二種型式(即第一型及第二型)，第一型記憶體單元362可參考如第1A圖或第1B圖中的記憶體單元398，其用以儲存或保存該編程碼，或者，其第二型記憶體單元362可以是第13A圖至第13C圖及第14B圖至第14D圖中的第九型至第十四型非揮發性記憶體單元980,985,986,955,956及958中的任一種非揮發性記憶體單元，其用以保存或儲存查找表(LUT)210的其中之一結果值，其第二型通過/不通過開關292具有如第15B圖中位在節點SC-4處一個資料輸入與(1)其中之一第一型記憶體單元362(亦即是如第1A圖或第1B圖中的記憶體單元398的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯，或(2)其中之一第二型記憶體單元362的一資料輸出(意即是CPM資料)相關聯，也就是與位在第九型非揮發性記憶體單元980之節點L44處的資料輸出相關聯、位在第十型非揮發性記憶體單元985之節點L45 處的資料輸出相關聯、位在第十一型非揮發性記憶體單元986之節點L56處的資料輸出相關聯、位在第十二型非揮發性記憶體單元955之節點L64處的資料輸出相關聯、位在第十三型非揮發性記憶體單元956之節點L65處的資料輸出相關聯、或位在第十四型非揮發性記憶體單元986之節點L78處的資料輸出相關聯。
第三型可編程開關單元
如第15B圖C圖中的第二型第三型通過/不通過開關292可被提供用於第二型第三型可編程開關單元(意即是可配置開關單元)，如第15B圖C圖所示，第二型第三型可編程開關單元258更可包括一二個記憶體單元362(即CPM單元)，其每一個記憶體單元362用以儲存或保存一編程碼，對於第二型第三型可編程開關單元258，其第二型第三型通過/不通過開關292位在節點SC-45處的一接觸點耦接至其中之一記憶體單元362，且用以接收儲存或保存在其中之一記憶體單元362中的該編程碼，且另一位在節點SC-6處的一接觸點耦接至另一記憶體單元362且用以接收儲存或保存在另一記憶體單元362中的該編程碼，其第二型第三型通過/不通過開關292用以依據位在各自節點SC-45處及SC-6處的二個第一資料輸入(與在其記憶體單元362中儲存或保存的編程碼相關聯)控制節點N21與N22之間的耦接，及控制從節點N21資料傳輸至節點N22或是控制從節點N22資料傳輸至節點N21。
如第15C圖所示，對於第三型可編程開關單元258，其每一記憶體單元362具有以下二種型式(即第一型及第三型)，每一第一型記憶體單元362可參考如第1A圖或第1B圖中的記憶體單元398，其用以儲存或保存該編程碼，或者，其第三型記憶體單元362可以是第13A圖至第13C圖及第14B圖至第14D圖中的第九型至第十四型非揮發性記憶體單元980,985,986,955,956及958中的任一種非揮發性記憶體單元，其用以保存或儲存查找表(LUT)210的其中之一結果值，其第三型通過/不通過開關292具有如第15C圖中位在節點SC-5處及節點SC-6處每個資料輸入與(1)其中之一第一型記憶體單元362(亦即是如第1A圖或第1B圖中的記憶體單元398的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯，或(2)其中之一第三型記憶體單元362的一資料輸出(意即是CPM資料)相關聯，也就是與位在第九型非揮發性記憶體單元980之節點L44處的資料輸出相關聯、位在第十型非揮發性記憶體單元985之節點L45處的資料輸出相關聯、位在第十一型非揮發性記憶體單元986之節點L56處的資料輸出相關聯、位在第十二型非揮發性記憶體單元955之節點L64處的資料輸出相 關聯、位在第十三型非揮發性記憶體單元956之節點L65處的資料輸出相關聯、或位在第十四型非揮發性記憶體單元986之節點L78處的資料輸出相關聯。
第四型可編程開關單元
如第16A圖中的第一型通過/不通過開關292可被提供用於第二型可編程開關單元379(意即是可配置開關單元)，如第16A圖所示，第四型可編程開關單元379更可包括一複數記憶體單元362(即CPM單元)用以儲存或保存一編程碼，對於第四型可編程開關單元379，其四個通過/不通過開關292可耦接至其記憶體單元362，以分別形成四個第一型可編程開關258，每個可編程開關258可參考第15A圖中的揭露說明，或分別形成四個第三型可編程開關258，每個可編程開關258可參考第15C圖中的揭露說明。
第五型可編程開關單元
如第16B圖中的第二型通過/不通過開關292可被提供用於第五型可編程開關單元379(意即是可配置開關單元)，如第16B圖所示，第五型可編程開關單元379更可包括一複數記憶體單元362(即CPM單元)用以儲存或保存一編程碼，對於第五型可編程開關單元379，其六個通過/不通過開關292可耦接至其記憶體單元362，以分別形成六個第一型可編程開關258，每個可編程開關258可參考第15A圖中的揭露說明，或分別形成六個第三型可編程開關258，每個可編程開關258可參考第15C圖中的揭露說明。
第六型可編程開關單元
如第21圖中的第三型交叉點開關可被提供用於第六型可編程開關單元379(意即是可配置開關單元)，如第21圖所示，第六型可編程開關單元379更可包括複數記憶體單元362(即CPM單元)，每個用以儲存或保存編程碼，對於第六型可編程開關單元379，四個選擇電路211中的每一個可包括多工器213，此多工器213具有用於第一輸資料組(即第17圖中的A0及A1)之平行設置排列第一組二個輸入點，每一個輸入點與儲存或保存在其記憶體單元362中的其中之一編程碼相關聯，且該第二型通過/不通過開關292具有如第15B圖及第17圖中位在節點SC-4處的第一資料輸入，其與儲存或保存在其記憶體單元362中的其中之一編程碼相關聯。
如第21圖所示，對於第六型可編程開關單元379，其每一記憶體單元362具有以下二種型式(即第一型及第三型)，每一第一型記憶體單元362可參考如第1A圖或第1B圖中的記憶體單元398，其用以儲存或保存該編程碼，或者，其第三型記憶體單元362可以是第13A圖至第13C圖及第14B圖至第14D圖中的第九型至第十四型非揮發性記憶體單元980,985,986,955,956及958中的任一種非揮發性記憶體單元，其用以保存或儲存查找表(LUT)210的其中之一結果值，四個選擇電路211中的每一個選擇電路211之多工器213可具有如第17圖中第一輸入資料組(即A0及A1)，其每一個與(1)其中之一第一型記憶體單元362(亦即是如第1A圖或第1B圖中的記憶體單元398的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯，或(2)其中之一第三型記憶體單元362的一資料輸出(意即是CPM資料)相關聯，也就是與位在第九型非揮發性記憶體單元980之節點L44處的資料輸出相關聯、位在第十型非揮發性記憶體單元985之節點L45處的資料輸出相關聯、位在第十一型非揮發性記憶體單元986之節點L56處的資料輸出相關聯、位在第十二型非揮發性記憶體單元955之節點L64處的資料輸出相關聯、位在第十三型非揮發性記憶體單元956之節點L65處的資料輸出相關聯、或位在第十四型非揮發性記憶體單元986之節點L78處的資料輸出相關聯。選擇電路211中的第二型通過/不通過開關292可具有如第15B圖及第17圖中位在節點SC-4處的一資料輸入，其每一個與(1)另一第一型記憶體單元490(亦即是如第1A圖或第1B圖中的記憶體單元398的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯，或(2)另一第三型記憶體單元490的一資料輸出(意即是CPM資料)相關聯，也就是與位在第九型非揮發性記憶體單元980之節點L44處的資料輸出相關聯、位在第十型非揮發性記憶體單元985之節點L45處的資料輸出相關聯、位在第十一型非揮發性記憶體單元986之節點L56處的資料輸出相關聯、位在第十二型非揮發性記憶體單元955之節點L64處的資料輸出相關聯、位在第十三型非揮發性記憶體單元956之節點L65處的資料輸出相關聯、或位在第十四型非揮發性記憶體單元986之節點L78處的資料輸出相關聯。
各種類型的密碼區塊(Cryptography Block)的揭露說明
(1)第一型密碼區塊
第22A圖及第22B圖為本發明實施例之第一型密碼區塊的示意圖，如第22A圖所示，第一型密碼區塊510(意即是加密/解碼電路或安全電路)可包括密碼單元511設置在具有 N個複數列(rows)及複M個複數行(columns)之中，其中該M數目是介於4至16個，例如是8，而N數目是介於4至16個，例如是8，舉列而言，M數目也可等於N數目，或者M的數目也可不同於N數目，如第22A圖所示，對於第一型密碼區塊510，每一密碼單元可包括：(1)一通過/不通過開關778具有一N型MOS電晶體222及一P型MOS電晶體223並分別用以形成一通道，其通道之一端(位在其通過/不通過開關778之第一節點處)耦接至其節點P1-PN中的一個Pn，而該通道之相對另一端(位在其通過/不通過開關778之第二節點處)耦接至其節點Q1-QM中的一個Qm，及(2)如第11A圖中之第一型鎖存非揮發性記憶體單元940，其具有節點L34耦接至通過/不通過開關778之P型MOS電晶體223的閘極端，而其節點L35耦接至通過/不通過開關778之N型MOS電晶體222的閘極端，對於第一型密碼區塊510，其複數密碼單元511之複數通過/不通過開關778排列設置在每一列(row)之中，每一通過/不通過開關778具有第一節點相互耦接且耦接至其節點P1-PN中的一個Pn，其複數密碼單元511之複數通過/不通過開關778排列設置在每一行(column)之中，每一通過/不通過開關778具有第二節點相互耦接且耦接至其節點Q1-QM中的一個Qm。
如第11A圖及第22A圖所示，對於每一密碼單元511之第一型鎖存非揮發性記憶體單元940，在第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910可用以儲存或保存第一密碼之位數(digit)，位在初始狀態下，其節點L36可切換耦接至電源供應電壓Vcc，以開啟其P型MOS電晶體773、N型MOS電晶體774及其通過/不通過開關292，所以其節點L31可經由其P型MOS電晶體773耦接至電源供應電壓Vcc，而其節點L32可經由N型MOS電晶體774耦接至接地參考電壓Vss，第一型鎖存非揮發性記憶體單元940的非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)在如第11A圖中之節點L33處具有資料輸出，此資料輸出與第一密碼之位數(digit)相關聯，資料輸出以經由二級反相器770及通過/不通過開關292通過而被儲存在其記憶體單元446中，在操作時，其節點L36可切換接耦接一接地參考電壓Vss以關閉該P型MOS電晶體773、N型MOS電晶體774、其通過/不通過開關292，而每一密碼單元511之通過/不通過開關778可依據分別位在二節點L34及L35處的二資料輸出來控制第一型密 碼區塊510之節點Pn與節點Qm之間的耦接，例如，當其非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)之位在節點L33處之資料輸出的邏輯值為”0”，而在初始階段時被通過至其記憶體單元446時，每一密碼單元511之通過/不通過開關778可經由其記憶體單元446控制在操作中開通/開啟耦接第一型密碼區塊510的節點Pn至第一型密碼區塊510的節點Qm；當其非揮發性記憶體單元之位在節點L33處之資料輸出的邏輯值為”1”，而在初始階段時被通過至其記憶體單元446時，每一密碼單元511之通過/不通過開關778可經由其記憶體單元446控制在操作中關閉第一型密碼區塊510的節點Pn至第一型密碼區塊510的節點Qm之間的耦接，因此對於第一型密碼區塊510，在每一列(row)中的其中之一(只有一個)密碼單元511的通過/不通過開關778可被開通/開啟耦接節點Pn至節點Qm，而在每一列(row)中的其它個密碼單元511的通過/不通過開關778可關閉節點Pn至節點Qm之間的耦接，在每一行(column)中的其中之一(只有一個)密碼單元511的通過/不通過開關778可被開通/開啟耦接節點Pn至節點Qm，而在每一行(column)中的其它個密碼單元511的通過/不通過開關778可關閉節點Pn至節點Qm之間的耦接。
或者，如第22B圖所示，第一型密碼區塊510之每一密碼單元511可包括：(1)如第15A圖中的第一型通過/不通過開關292，及(2)如第11B圖中的第二型鎖存非揮發性記憶體單元950，在第22B圖中與第22A圖中相同的元件號碼，其揭露內容可參考第22A圖之揭露內容，其第22A圖及第22B圖二者之間的差異如下所示，如第22B圖所示，對於第一型密碼電路510的每一密碼單元511，如第11B圖中之第二型鎖存非揮發性記憶體單元950之節點L3可耦接至第一型通過/不通過開關292的節點SC-3，對於第一型密碼區塊510，其密碼單元511的第一型通過/不通過開關292排列設置在每一列中並具有如第15A圖中的節點N21相互耦接，且耦接至其節點P1-PN的其中之一節點Pn，及密碼單元511的第一型通過/不通過開關292排列設置在每一行中並具有如第15A圖中的節點N22相互耦接，且耦接至其節點Q1-QM的其中之一節點Qm。
如第11B圖及第22B圖所示，對於每一密碼單元511的第二型鎖存非揮發性記憶體單元950，其二個非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、 第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)用以儲存或保存代表第一密碼之位數(digit)相反的邏輯值，位在初始階段，其節點EQ可切換耦接至電源供應電壓Vcc以關閉其P型MOS電晶體775及N型MOS電晶體776並且開啟/導通其P型MOS電晶體774，因此其記憶體單元446之二對P型MOS電晶體775及N型MOS電晶體776的閘極端可經由P型MOS電晶體774耦接至電源供應電壓Vcc，以預充電(pre-charged)成邏輯值”1”，以開啟其記憶體單元446的N型MOS電晶體448且關閉其記憶體單元446的P型MOS電晶體447，在操作時，其節點EQ可切換耦接至接地參考電壓Vss，以開啟P型MOS電晶體775及N型MOS電晶體776且關關其P型MOS電晶體774，所以，在操作開始時，其節點L2及L22可經由其N型MOS電晶體448耦接至接地參考電壓Vss，在此時，其位在其記憶體單元446的右側及左側上的其中之一的非揮發性記憶體單元可首先產生邏輯值為”0”的資料輸出至其記憶體單元446的右側及左側上其它的P型MOS電晶體447及N型MOS電晶體448的閘極端，以開啟位在其記憶體單元446的右側及左側上其它的P型MOS電晶體447，且關閉其記憶體單元446的右側及左側上其它的N型MOS電晶體448，且位在其記憶體單元446的右側及左側上其它的二個非揮發性記憶體單元可產生邏輯值”1”之資料輸出至位在記憶體單元446的右側及左側上的其中之一個上的P型MOS電晶體447及N型MOS電晶體448之閘極端，以開啟位在記憶體單元446的右側及左側上的其中之一個上的N型MOS電晶體448並關閉位在記憶體單元446的右側及左側上的其中之一個上的P型MOS電晶體447，每一密碼單元511的通過/不通過開關778可依據位在節點L3處的其資料輸出來控制第一型密碼區塊510的節點Pn與節點Qm之間的耦接，例如在操作時，當二個非揮發性記憶體單元之中右側那個非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)具有位在節點L3處之邏輯值”0”的一資料輸出，以及二個非揮發性記憶體單元之中左側那個非揮發性記憶體單元具有位在節點L23處之邏輯值”1”的一資料輸出，每一密碼單元511的第一型通過/不通過開關292可開啟/導通耦接第一型密碼區塊510的節點Pn至第一型密碼區塊510的節點Qm，例如當二個非揮發性記憶體單元之中右側那個非揮發性記憶體單元具有位在節點L3處之邏輯值”1”的一資料輸出，以及二個非揮發性記憶體單元之中左側那個非揮發性記憶體單元具有位在節點L23處之邏輯值”0”的一資料輸出，每一密碼單元511的第一型通過/不通過開關292可關閉第一型密碼區塊510的節點Pn與節點Qm之間的耦接。或者，如第22B圖所示，對於第一型密碼區塊510的每一密碼單元511，其 第二型鎖存非揮發性記憶體單元950可分別被第13A圖至第13C圖中第九型至第十一型非揮發性記憶體單元980,985及986及在第14B圖至第14D圖中第十二型至第十四型非揮發性記憶體單元955,956及958中的任一種所取代，其用以被編程以儲存或保存該第一密碼之位數(digit)，在操作時，每一密碼單元511可包括(1)第九型非揮發性記憶體單元980具有與所儲存的第一密碼之一位數相關聯的輸出點L44，且耦接至第一型通過/不通過開關292的節點SC-3，(2)第十型非揮發性記憶體單元985具有與所儲存的第一密碼的一位數相關聯的輸出點L45且耦接至第一型通過/不通過開關292的節點SC-3，(3)第十一型非揮發性記憶體單元986具有與所儲存的第一密碼的一位數相關聯的輸出點L56且耦接至第一型通過/不通過開關292的節點SC-3，(4)第十二型非揮發性記憶體單元955具有與所儲存的第一密碼的一位數相關聯的輸出點L64且耦接至第一型通過/不通過開關292的節點SC-3，(5)第十三型非揮發性記憶體單元956具有與所儲存的第一密碼的一位數相關聯的輸出點L65且耦接至第一型通過/不通過開關292的節點SC-3，或(6)第十四型非揮發性記憶體單元958具有與所儲存的第一密碼的一位數相關聯的輸出點L78且耦接至第一型通過/不通過開關292的節點SC-3，每一密碼單元511之該通過/不通過開關778可依據位在第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的輸出點L44,L45,L56,L64,L65或L78處的第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元之資料輸出來控制第一型密碼區塊510的節點Pn與節點Qm之間的耦接，例如，當在操作時，其第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處且邏輯值為”0”的資料輸出，其第一型通過/不通過開關292可被開啟/導通而耦接第一型密碼區塊510的節點Pn至第一型密碼區塊510的節點Qm，當在操作時，其第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處且邏輯值為”1”的資料輸出，其第一型通過/不通過開關292可被關閉，而使第一型密碼區塊510的節點Pn與節點Qm之間斷開耦接。
或者，如第22B圖所示，對於第一型密碼區塊510的每一密碼單元511，其第二型非揮發性記憶體單元950可以被唯讀記憶體單元(write-only memory)所取代。
因此，如第22A圖及第22B圖所示，依據第一密碼，在第一型密碼區塊510解密時，可在其輸入點(即是節點P1-PN)具有複數資料輸入，其每一資料輸入可經由位在其中之一列(row)中的密碼單元511被解密，以作為位在其輸出點(即其節點Q1-QM)處的其中之一資料 輸出，依據第一密碼，在第一型密碼區塊510加密時，可在其輸入點(即是節點Q1-QM)具有複數資料輸入，其每一資料輸入可經由位在其中之一行(columns)中的密碼單元511被加密，以作為位在其輸出點(即其節點P1-PN)處的其中之一資料輸出。
第22C圖為本發明實施例中用於第一型密碼區塊在一原始狀態下的密碼交叉點開關矩陣的示意圖，第22D圖為本發明實施例在加密/解密碼狀態的一密碼交叉點開關的示意圖，如第22C圖及第22D圖所示，在一例子中，第一型密碼區塊510可包括64個密碼單元511排列設置在8列乘8行的矩陣中，也就是，”M”及”N”二者的數字等於8，如第22A圖或第17B圖中的第一型密碼區塊510的密碼單元511可排列設置在一矩陣中對應的位置上，該些位置對應於在第22C圖或第22D圖中一密碼交叉點開關模組的一矩陣中的複數數字(multiple numbers)，對於第一型密碼區塊510，對於位在該些列(rows)的第一序數(ordinal number)n與該些行(column)的第二序數m的交點處上的每一密碼單元511中之第22A圖或第22B圖中的通過/不通過開關778或292的狀態可被位在第22C圖或第22D圖中密碼交叉點開關矩陣中的一列(row)中一第三序數及一行(column)中一第四序數的一交叉處上該些序數(numbers)的其中之一所代表，其中該第一序數及第二序數分別與第三序數及第四序數相同，所代表的狀態可以指示位在該列(row)的第一序數上該些節點P1-PN的其中之一節點Pn是否耦接至位在該行(column)的第二序數上該些節點Q1-QM的其中之一節點Qm點，當如第22A圖或第22B圖中位在該列(row)中第一序數n上及該行(column)的第二序數m的其中之一交叉處上的其中之一密碼單元511可切換耦接位在該列(row)之第一序數n上節點P1-PN的該其中之一節點Pn至該行(column)之第二序數m上節點Q1-QM的該其中之一節點Qm，在第22C圖或第22D圖中密碼交叉點開關矩陣中該列(row)之第三序數與該行(column)之第四序數的交叉處上的其中之一數字可顯示為”1”，當如第22A圖或第22B圖中位在該列(row)中第一序數n上及該行(column)的第二序數m的其中之一交叉處上的其中之一密碼單元511可使位在該列(row)之第一序數n上節點P1-PN的該其中之一節點Pn與該行(column)之第二序數m上節點Q1-QM的該其中之一節點Qm之間耦接斷開，在第22C圖或第22D圖中密碼交叉點開關矩陣中該列(row)之第三序數與該行(column)之第四序數的交叉處上的其中之一數字可顯示為”0”，例如，當位在其第一列及第一行的交叉點處其中之一密碼單元511切換耦接其節點P1至其節點Q1，位在第22C圖中密碼交叉點開關矩陣中第一列及第一行交叉點處的數字可顯示為”1”；當位在其第一列及第一行的交叉點處其中之一密碼單 元511使節點P1與節點Q1之間的連接斷開，位在第22D圖中密碼交叉點開關矩陣中第一列及第一行交叉點處的數字可顯示為”0”。
如第22C圖所示，對於密碼交叉點開關矩陣在原始階段時，在對角線的一第一組數字顯示為”1”，每一個具有與第三序數及第四序數相同的數字，但是沒有在對角線的一第二組數字顯示為”0”，其每一個數字不同於第三序數及第四序數，因此第一型密碼區塊510在原始階段，具有位在節點P1-PN處複數資料輸入與其節點Q1-QM上資料輸出的順序或次序相同，或者，第一型密碼區塊510在原始階段，具有位在節點Q1-QM處複數資料輸入與其節點P1-PN上資料輸出的順序或次序相同。
如第22D圖所示，對於密碼交叉點開關矩陣在加密/解密階段時，數字”1”不可以在對角線上但是在其它位置上，而數字”0”可在對角線上，因此在加密/解密狀態，第一型密碼區塊510可在其節點P1-PN處具有複數資料輸入與其節點Q1-QM上資料輸出的順序或次序不同；或者，第一型密碼區塊510在一加密/解密狀態可在其節點Q1-QM處具有複數資料輸入與其節點P1-PN上資料輸出的順序或次序不同；因此第一型密碼區塊510可提供(N！-1)個第一密碼以將位在其節點P1-PN處的資料輸入解密並作為位在節點Q1-QM處的資料輸出，並且將位在節點Q1-QM處的資料輸入加密並作為位在節點P1-PN處的資料輸出，數字”M”及”N”二者皆於8，第一型密碼區塊510可提供40,319(8！-1)個第一密碼以將位在其節點P1-P8處的資料輸入解密並作為位在節點Q1-Q8處的資料輸出，並且將位在節點Q1-Q8處的資料輸入加密並作為位在節點P1-P8處的資料輸出。
(2)第二型密碼區塊
第23A圖為本發明實施例第二型密碼區塊示意圖，如第23A圖所示，第二型密碼區塊512(意即是加密/解密電路或安全電路)可包括複數密碼單元513排列設置在具有”I”數目(介於4至16之間，例如為8)的一線(Line)上，如第23A圖所示，對於第二型密碼區塊512，每一密碼單元513可包括：(1)一對異或(exclusive-or(XOR))閘514，其每一個用以在每個XOR閘514之二相對輸入點上的二資料輸入執行異或(exclusive-or(EOR))操作，作為位在每個XOR閘514的輸出點上的一資料輸出，其中第一個XOR閘514的二個輸入點中的第一個可耦接至第二個XOR閘514的二個輸入點中的第一個，第一個XOR閘514的二個輸入點中的第二個可耦接第二個XOR閘514的一輸出點且耦接至節點S1-SI中的其中之一節點Si，以及第二個XOR閘514的 二個輸入點中的第二個可耦接至第二個XOR閘514的一輸出點耦接至該對XOR閘514中之第一個的一輸出點及耦接至節點T1-TI中的其中之一節點Ti，及(2)在第11A圖中的第一型鎖存非揮發性記憶體單元940的節點L34耦接至每一XOR閘514的該第一點。
如第11A圖及第23A圖所示，對於每一密碼單元513的第一型鎖存非揮發性記憶體單元940，其非揮發性單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)可用以儲存或保存第二密碼之位數(digit)，位在初始狀態下，其節點L36可切換耦接至電源供應電壓Vcc，以開啟其P型MOS電晶體773、N型MOS電晶體774及其通過/不通過開關292，所以其節點L31可經由其P型MOS電晶體773耦接至電源供應電壓Vcc，而其節點L32可經由N型MOS電晶體774耦接至接地參考電壓Vss，第一型鎖存非揮發性記憶體單元940的非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)在如第11A圖中之節點L33處具有資料輸出，此資料輸出與第二密碼之位數(digit)相關聯，資料輸出以經由二級反相器770及通過/不通過開關292通過而被儲存在其記憶體單元446中，在操作時，其節點L36可切換接耦接一接地參考電壓Vss以關閉該P型MOS電晶體773、N型MOS電晶體774、其通過/不通過開關292，而每一密碼單元513之該對XOR閘514可依據位在節點L34處的資料輸出來控制將位在節點Si上的資料與位在節點Ti上的資料倒置，例如對於每一密碼單元513，當第一型鎖存非揮發性記憶體單元940的非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)之位在節點L33處之資料輸出的邏輯值為”0”，而在初始階段時被通過至第一型鎖存非揮發性記憶體單元940的記憶體單元446時，當資料從節點Si傳輸至節點Ti時，在第二型密碼區塊512節點Si處的資料輸入的邏輯值與第二型密碼區塊512節點Ti的邏輯值相同，或是當資料從節點Ti傳輸至節點Si時，位在節點Ti處的資料輸入的邏輯值與位在節點Si的邏輯值相同，當在初始階段時，第一型鎖存非揮發性記憶體單元940的非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第 7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)位在節點L33處具有邏輯值為”1”的資料輸出，以通過至第一型鎖存非揮發性記憶體單元940的記憶體單元446，當資料從節點Si傳輸至節點Ti時，其位在節點Si處的資料輸入可具有與位在節點Ti處的資料輸出相對的邏輯值，或當資料從節點Ti傳輸至節點Si時，其位在節點Ti處的資料輸入可具有與位在節點Si處的資料輸出相對的邏輯值。
或者，如第23A圖所示，對於第二型密碼區塊512的每一密碼單元513，其第一型鎖存非揮發性記憶體單元940可由第11B圖中的第二型鎖存非揮發性記憶體單元950所代替，其用以編程以儲存或保存該第二密碼的位數(digit)，第二型鎖存非揮發性記憶體單元950可具有節點L3耦接至該對XOR閘514的該第一點。
如第11B圖及第23A圖所示，對於每一密碼單元513的第二型鎖存非揮發性記憶體單元950，其二個非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)用以儲存或保存代表第二密碼之位數(digit)相反的邏輯值，位在初始階段，其節點EQ可切換耦接至電源供應電壓Vcc以關閉其P型MOS電晶體775及N型MOS電晶體776並且開啟/導通其P型MOS電晶體774，因此其記憶體單元446之二對P型MOS電晶體775及N型MOS電晶體776的閘極端可經由P型MOS電晶體774耦接至電源供應電壓Vcc，以預充電(pre-charged)成邏輯值”1”，以開啟其記憶體單元446的N型MOS電晶體448且關閉其記憶體單元446的P型MOS電晶體447，在操作時，其節點EQ可切換耦接至接地參考電壓Vss，以開啟P型MOS電晶體775及N型MOS電晶體776且關關其P型MOS電晶體774，所以，在操作開始時，其節點L2及L22可經由其N型MOS電晶體448耦接至接地參考電壓Vss，在此時，其位在其記憶體單元446的右側及左側上的其中之一的非揮發性記憶體單元可首先產生邏輯值為”0”的資料輸出至其記憶體單元446的右側及左側上其它的P型MOS電晶體447及N型MOS電晶體448的閘極端，以開啟位在其記憶體單元446的右側及左側上其它的P型MOS電晶體447，且關閉其記憶體單元446的右側及左側上其它的N型MOS電晶體448，且位在其記憶體單元446的右側及左側上其它的二個非揮發性記憶體單元可產生邏輯值”1”之資料輸出至位在記憶體單元446的右側及左側上的其中之一個上的P型MOS電晶體447及N型MOS電晶體448之閘極端，以開啟位在記憶體單 元446的右側及左側上的其中之一個上的N型MOS電晶體448並關閉位在記憶體單元446的右側及左側上的其中之一個上的P型MOS電晶體447，每一密碼單元513的該對XOR閘514可依據位在節點L3處的其資料輸出來控制位在節點Si處的資料與位在節點Ti處的資料之間的倒置，例如對於每一密碼單元513，在操作時當當其第二型鎖存非揮發性記憶體單元950之二個非揮發性記憶體單元之中右側那個非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)具有位在節點L3處之邏輯值”0”的一資料輸出，以及第二型鎖存非揮發性記憶體單元950之二個非揮發性記憶體單元之中左側那個非揮發性記憶體單元具有位在節點L23處之邏輯值”1”的一資料輸出，當資料從節點Si處傳輸至節點Ti處時，位在節點Si處的資料輸入可與位在節點Ti處的資料輸出具有相同的邏輯值，或是資料從節點Ti處傳輸至節點Si處時，位在節點Ti處的資料輸入可與位在節點Si處的資料輸出具有相同的邏輯值，例如當第二型鎖存非揮發性記憶體單元950之二個非揮發性記憶體單元之中右側那個非揮發性記憶體單元具有位在節點L3處之邏輯值”1”的一資料輸出，以及第二型鎖存非揮發性記憶體單元950之二個非揮發性記憶體單元之中左側那個非揮發性記憶體單元具有位在節點L23處之邏輯值”0”的一資料輸出，當資料從節點Si處傳輸至節點Ti處時，位在節點Si處的資料輸入可具有與位在節點Ti處的資料輸出相反的邏輯值，或是當資料從節點Ti處傳輸至節點Si處時，位在節點Ti處的資料輸入可具有與位在節點Si處的資料輸出相反的邏輯值。
或者，如第23A圖所示，對於第一型密碼區塊512的每一密碼單元513，其第二型鎖存非揮發性記憶體單元940可分別被第13A圖至第13C圖中第九型至第十一型非揮發性記憶體單元980,985及986及在第14B圖至第14D圖中第十二型至第十四型非揮發性記憶體單元955,956及958中的任一種所取代，其用以被編程以儲存或保存該第二密碼之位數(digit)，在操作時，每一密碼單元513可包括(1)第九型非揮發性記憶體單元980具有與所儲存的第二密碼之一位數相關聯的輸出點L44，且耦接至每一對XOR閘514的第一點，(2)第十型非揮發性記憶體單元985具有與所儲存的第二密碼的一位數相關聯的輸出點L45且耦接至每一對XOR閘514的第一點，(3)第十一型非揮發性記憶體單元986具有與所儲存的第二密碼的一位數相關聯的輸出點L56且耦接至每一對XOR閘514的第一點，(4)第十二型非揮發性記憶體單元955具有與所儲存的第二密碼的一位數相關聯的輸出點L64且耦接至每一對XOR閘514的第一點，(5)第十三 型非揮發性記憶體單元956具有與所儲存的第二密碼的一位數相關聯的輸出點L65且耦接至每一對XOR閘514的第一點，或(6)第十四型非揮發性記憶體單元958具有與所儲存的第二密碼的一位數相關聯的輸出點L78且耦接至每一對XOR閘514的第一點，每一密碼單元513之該對XOR閘514可依據位在第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的輸出點L44,L45,L56,L64,L65或L78處的第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元之資料輸出來控制位在節點Si處的資料與位在節點Ti處的資料之間的倒置，例如，對於每一密碼單元513，當在操作時，其第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處，當資料係從節點Si處傳輸至節點Ti處時，其位在節點Si處的資料輸入與位在位在節點Ti處的資料輸出具有相同的邏輯值，或是當資料係從節點Ti處傳輸至節點Si處時，其位在節點Ti處的資料輸入與位在位在節點Si處的資料輸出具有相同的邏輯值，當在操作時，其第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處且邏輯值為”1”的資料輸出，當資料係從節點Si處傳輸至節點Ti處時，其位在節點Si處的資料輸入具有與位在位在節點Ti處的資料輸出相反的邏輯值，當資料係從節點Ti處傳輸至節點Si處時，其位在節點Ti處的資料輸入具有與位在位在節點Si處的資料輸出相反的邏輯值。
或者，如第23A圖所示，對於第二型密碼區塊512的每一密碼單元513，其第一型非揮發性記憶體單元940可以被唯讀記憶體單元(write-only memory)所取代。
因此，如第22A圖及第23A圖所示，依據第二密碼，在第二型密碼區塊512解密時，可在其輸入點(即是節點S1-SI)具有複數資料輸入，其每一資料輸入可經由其中之一密碼單元513被解密，以作為位在其輸出點(即其節點T1-TI)處的其中之一資料輸出，依據第二密碼，在第二型密碼區塊512加密時，可在其輸入點(即是節點T1-TI)具有複數資料輸入，其每一資料輸入可經由其中之一密碼單元513被加密，以作為位在其輸出點(即其節點S1-SI)處的其中之一資料輸出。
第23B圖為本發實施例第二型密碼區塊在原始狀態中一密碼反相矩陣的示意圖，第23C圖為本發明實施例用於第二型密碼區塊在一加密/解密狀態中一密碼反相矩陣的示意圖，如第23B圖及第23C圖所示，在一舉例中，第二型密碼區塊512可包括8個密碼單元513 排列設置成一直線，其中數字”I”即等於8，如第23A圖中之第二型密碼區塊512之密碼單元513可被排列設置成一直線位在對應的位置上，該些位置對應於在第23A圖或第23B圖中一密碼反相器矩陣中的一直線中的複數數字(multiple numbers)，對於第二型密碼區塊512，用於每一密碼單元513的該對XOR閘514(在第23A圖或第23B圖中)的狀態，在該直線位置中依順序的第五序數i被位在第23B圖或第23C圖中密碼反相器矩陣中，在一直線位置中依順序的第六序數所表示(represented)，其中第五序數與第六序數相同，以指示位在其節點S1-SI處的其中之一節點Si的資料輸入是否經由每一密碼單元513反相而用作為位在節點T1-TI處的其中之一節點Ti處的其資料輸出，或是經由每一密碼單元513通過/導通而作為位在節點T1-TI處的其中之一節點Ti處的其資料輸出，其中節點T1-TI處的其中之一節點Ti處的其資料輸出的邏輯值與節點S1-SI處的其中之一節點Si處的其資料輸入的邏輯值相同，及/或指示位在其節點T1-TI處的其中之一節點Ti的資料輸入是否經由每一密碼單元513反相而用作為位在節點S1-SI處的其中之一節點Si處的其資料輸出，或是經由每一密碼單元513通過/導通而作為位在節點S1-SI處的其中之一節點Si處的其資料輸出，其中節點S1-SI處的其中之一節點Si處的其資料輸出的邏輯值與節點T1-TI處的其中之一節點Ti處的其資料輸入的邏輯值相同，當位在如第23A圖該直線中位置依順序之第五序數i之其中之一密碼單元513可切換將位在節點S1-SI處的其中之一Si上的資料輸入反相而作為位在其節點T1-TI處的其中之一Ti的資料輸出，及/或將位在節點T1-TI處的其中之一Ti上的資料輸入反相而作為位在其節點S1-SI處的其中之一Si的資料輸出，在第23B圖或第23C圖中密碼反相器矩陣的該直線中依順序位在第六序數上的其中之一數字可顯示為”0”，當位在如第23A圖該直線中位置依順序之第五序數i之其中之一密碼單元513可切換將位在節點S1-SI處的其中之一Si上的資料輸入通過/導通而作為位在其節點T1-TI處的其中之一Ti的資料輸出，其中節點T1-TI處的其中之一Ti的資料輸出的邏輯值與位在節點S1-SI處的其中之一Si上的資料輸入的邏輯值相同，及/或將位在節點T1-TI處的其中之一Ti上的資料輸入通過/導通而作為位在其節點S1-SI處的其中之一Si的資料輸出，其中節點S1-SI處的其中之一Si上的資料輸出的邏輯值與位在節點T1-TI處的其中之一Ti上的資料輸入的邏輯值相同，在第23B圖或第23C圖中密碼反相器矩陣的該直線中依順序位在第六序數上的其中之一數字可顯示為”1”，例如，當位在如第23A圖該直線中依順序之第一個位置之其中之一密碼單元513可切換將位在節點S1處上的資料輸入通過/導通而作為位在其節點T1處的資料輸出，其中節點T1處的資料輸出的邏輯值與位在節點S1處上的資料輸入的邏輯值相同，及/或將位在節點T1處上的資料輸入通過/導通而作為位在其節點S1處的資料輸出，其中節點S1處上的資料輸出的邏輯值與位在節點 T1處的資料輸入的邏輯值相同，在第23B圖中密碼反相器矩陣的該直線中依順序位在第一位置上的其中之一數字可顯示為”1”，當位在如第23A圖該直線中依順序之第一個位置之其中之一密碼單元513可切換將位在節點S1處上的資料輸入反相而作為位在其節點T1處的資料輸出，及/或將位在節點T1處上的資料輸入反相而作為位在其節點S1處的資料輸出，在第23C圖中密碼反相器矩陣的該直線中依順序位在第一位置上的其中之一數字可顯示為”0”。
如第23B圖所示，對於密碼反相器矩陣在原始階狀態時，在密碼反相器矩陣中全部的數字皆為”1”，因此第二型密碼區塊512在原始狀態可通過位在節點S1-SI處的資料以分別作為位在節點T1-TI處的資料輸出，其中位在節點S1-SI處的資料輸入之邏輯值分別與位在節點T1-TI處的資料輸出之邏輯值相同，及/或位在節點T1-TI處的資料輸入之邏輯值分別與位在節點S1-SI處的資料輸出之邏輯值相同。
如第23C圖所示，對於密碼反相器矩陣在加密/解密狀態時，在密碼反相器矩陣中的一些數字顯示為”1”以及在密碼反相器矩陣中的一些數字顯示為”0”，因此第二型密碼區塊512在加密/解密狀態時可將位在第一組節點S1-SI處的資料輸入分別將其反相以作為位在第一組節點T1-TI處的資料輸出，且將位在第二組節點S1-SI處的資料輸入分別通過/導通，以作為第二組節點T1-TI處的資料輸出，其中位在第二組節點S1-SI處的資料輸入的邏輯值分別與第二組節點T1-TI處的資料輸出的邏輯值相同，另外，第二型密碼區塊512在加密/解密狀態時可將位在第一組節點T1-TI處的資料輸入分別將其反相以作為位在第一組節點S1-SI處的資料輸出，且將位在第二組節點T1-TI處的資料輸入分別通過/導通，以作為第二組節點S1-SI處的資料輸出，其中位在第二組節點T1-TI處的資料輸入的邏輯值分別與第二組節點S1-SI處的資料輸出的邏輯值相同，因此，第二型密碼區塊512可提供(2I-1)個第二密碼，以解密位在節點S1-SI處的資料輸入，以作為位在節點T1-TI處的資料輸出，以及將在節點T1-TI處的資料輸入加密以作為位在節點S1-SI處的資料輸出，例如數字”I”等於8時，第二型密碼區塊512可提供255(28-1)個第二密碼，以解密位在節點S1-S8處的資料輸入，以作為位在節點T1-T8處的資料輸出，以及將在節點T1-T8處的資料輸入加密以作為位在節點S1-S8處的資料輸出。
(3)第三型密碼區塊
第24圖為本發明實施例第三型密碼區塊的示意圖，如第24圖所示，第三型密碼區塊530(意即是加密/解密電路或安全電路)可包括複數密碼單元531(意即是位元交換單元 (bits-swap units))排列設置在一直線上，該直線具有介於2至8的數字J/2，例如是4，如第24圖所示，對於第三型密碼區塊530，每一密碼單元531可包括：(1)一第一對多工器532，該對多工器532中的第一個用以接收位在節點U1-UJ處的各自相鄰二節點U(j-1)及節點Uj的第一輸入點及第二輸入點上的第一資料輸入及第二資料輸入，該對多工器532中的第二個用以接收位在二相鄰二節點U(j-1)及節點Uj的各自之第一輸入點及第二輸入點上的第二資料輸入及第一資料輸入，其中第一對多工器532中的第一個用以依據位在第三輸入點處的第三密碼之位數(digit)從位在二各自相鄰節點U(j-1)與節點Uj處處的第一及第二資料輸入中選擇一資料輸入作為位在節點V1-VJ中的一節點V(j-1)處之一輸出點的一資料輸出，其中該節點Vj與該節點V(j-1)相鄰，(2)一第二對多工器534，該對多工器534中的第一個用以接收位在節點V1-VJ處的各自相鄰二節點V(j-1)及節點Vj的第一輸入點及第二輸入點上的第一資料輸入及第二資料輸入，該對多工器534中的第二個用以接收位在二相鄰二節點V(j-1)及節點Vj的各自之第一輸入點及第二輸入點上的第二資料輸入及第一資料輸入，其中第一對多工器534中的第一個用以依據位在第三輸入點處的第三密碼之位數(digit)從位在二各自相鄰節點V(j-1)與節點Vj處處的第一及第二資料輸入中選擇一資料輸入作為位在節點U1-UJ中的一節點U(j-1)處之一輸出點的一資料輸出，第二對多工器534中的第一個用以依據位在第三輸入點處的第三密碼之位數(digit)從位在二各自相鄰節點V(j-1)與節點Vj處處的第一及第二資料輸入中選擇一資料輸入作為位在節點U1-UJ中的一節點Uj-處之一輸出點的一資料輸出，及(3)如第11A圖中第一型鎖存非揮發性記憶體單元940之節點L34耦接至第一及第二對多工器532及534中的各自的第三輸入點，該節點U1-UJ的數目可以等於該節點V1-VJ的數目。
如第11A圖及第24圖所示，對於每一密碼單元531之第一型鎖存非揮發性記憶體單元940(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)，用以儲存第三密碼之位數，在初始狀態，其節點L36可切換耦接至電源供應電壓以開啟其P型MOS電晶體773、N型MOS電晶體774及其通過/不通過開關292，所以其節點L31可經由其P型MOS電晶體773耦接至電源供應電壓Vcc，而其節點L32可經由N型MOS電晶體774耦接至接地參考電壓Vss，第一型鎖存非揮發性記憶體單元940的非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G 圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)在如第11A圖中之節點L33處具有資料輸出，此資料輸出與第三密碼之位數(digit)相關聯，資料輸出以經由二級反相器770及通過/不通過開關292通過而被儲存在其記憶體單元446中，在操作時，其節點L36可切換接耦接一接地參考電壓Vss以關閉該P型MOS電晶體773、N型MOS電晶體774、通過/不通過開關292，每一密碼單元531的第一對多工器532可依據位在節點L34上的資料輸出來控制位在二相鄰節點U(j-1)與節點Uj上的每一密碼單元531之二資料輸入之間的互換(interchange)，以作為位在二相鄰節點V(j-1)與節點Vj處的每一密碼單元531之二個資料輸出，每一密碼單元531的第二對多工器532可依據位在節點L34上的資料輸出來控制位在二相鄰節點V(j-1)與節點Vj上的每一密碼單元531之二資料輸入之間的互換，以作為位在二相鄰節點U(j-1)與節點Uj處的每一密碼單元531之二個資料輸出，例如，對於每一密碼單元531，當在初始狀態時，第一型鎖存非揮發性記憶體單元940之非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)位在節點L33處具有邏輯值”0”之資料輸出而被導通至第一型鎖存非揮發性記憶體單元940的記憶體單元446，該第一對多工器532中的第一個用以依據位在節點L34處的第一型非揮發性記憶體單元940之資料輸出選擇位在節點Uj之第二輸入點處的第二資料輸入，以作為位在節點V(j-1)之輸出點處的一資料輸出，該第一對多工器532中的第二個用以依據位在節點L34處的第一型非揮發性記憶體單元940之資料輸出選擇位在節點U(j-1)之第二輸入點處的第二資料輸入，以作為位在節點Vj之輸出點處的一資料輸出，該第二對多工器534中的第一個用以依據位在節點L34處的第一型非揮發性記憶體單元940之資料輸出選擇位在節點Vj之第二輸入點處的第二資料輸入，以作為位在節點U(j-1)之輸出點處的一資料輸出，該第二對多工器534中的第二個用以依據位在節點L34處的第一型非揮發性記憶體單元940之資料輸出選擇位在節點V(j-1)之第二輸入點處的第二資料輸入，以作為位在節點Uj之輸出點處的一資料輸出。因此，位在二個別相鄰節點U(j-1)及節點Uj上第三型密碼區塊530的二資料輸入可被每一密碼單元531依序互換，以作為位在二個別相鄰節點Vj及節點V(j-1)處的第三型密碼區塊530之二個資料輸出，及位在二個別相鄰節點V(j-1)及節點Vj上第三型密碼區塊530的二資料輸入可被每一密碼單元531依序互換，以作為位在二個別相鄰節點Uj及節點U(j-1)處的第三型密碼區塊530之二個資料輸出，當在初始狀態時，第一型鎖存非揮發性記憶體單元940之非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至 第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)位在節點L33處具有邏輯值”1”之資料輸出而被導通至第一型鎖存非揮發性記憶體單元940的記憶體單元446，該第一對多工器532中的第一個用以依據位在節點L34處的第一型非揮發性記憶體單元940之資料輸出選擇位在節點U(j-1)之第一輸入點處的第一資料輸入，以作為位在節點V(j-1)之輸出點處的一資料輸出，該第一對多工器532中的第二個用以依據位在節點L34處的第一型非揮發性記憶體單元940之資料輸出選擇位在節點Uj之第一輸入點處的第一資料輸入，以作為位在節點Vj之輸出點處的一資料輸出，該第二對多工器534中的第一個用以依據位在節點L34處的第一型非揮發性記憶體單元940之資料輸出選擇位在節點V(j-1)之第一輸入點處的第一資料輸入，以作為位在節點U(j-1)之輸出點處的一資料輸出，該第二對多工器534中的第二個用以依據位在節點L34處的第一型非揮發性記憶體單元940之資料輸出選擇位在節點Vj之第一輸入點處的第一資料輸入，以作為位在節點Uj之輸出點處的一資料輸出。因此，位在二個別相鄰節點U(j-1)及節點Uj上第三型密碼區塊530的二資料輸入可能不被每一密碼單元531依序互換，以作為位在二個別相鄰節點V(j-1)及節點Vj處的第三型密碼區塊530之二個資料輸出，及位在二個別相鄰節點V(j-1)及節點Vj上第三型密碼區塊530的二資料輸入可能不被每一密碼單元531依序互換，以作為位在二個別相鄰節點U(j-1)及節點Uj處的第三型密碼區塊530之二個資料輸出。
或者，如第24圖所示，對於第三型密碼區塊530的每一密碼單元531，其第一型鎖存非揮發性記憶體單元940可被第11B圖中第二型鎖存非揮發性記憶體單元950所取代，其用以編程以儲存或保存第三密碼之位數，其第二型鎖存非揮發性記憶體單元950的節點L3耦接至第一對及第二對多工器532及534的第三輸入點。
如第11B圖及第24圖所示，對於每一密碼單元531的第二型鎖存非揮發性記憶體單元950，其二個非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)用以儲存或保存代表第三密碼之位數(digit)相反的邏輯值，位在初始階段，其節點EQ可切換耦接至電源供應電壓Vcc以關閉其P型MOS電晶體775及N型MOS電晶體776並且開啟/導通其P型MOS電晶體774，因此其記憶體單元446之二對P型MOS電晶體775及N型MOS電 晶體776的閘極端可經由P型MOS電晶體774耦接至電源供應電壓Vcc，以預充電(pre-charged)成邏輯值”1”，以開啟其記憶體單元446的N型MOS電晶體448且關閉其記憶體單元446的P型MOS電晶體447，在操作時，其節點EQ可切換耦接至接地參考電壓Vss，以開啟P型MOS電晶體775及N型MOS電晶體776且關關其P型MOS電晶體774，所以，在操作開始時，其節點L2及L22可經由其N型MOS電晶體448耦接至接地參考電壓Vss，在此時，其位在其記憶體單元446的右側及左側上的其中之一的非揮發性記憶體單元可首先產生邏輯值為”0”的資料輸出至其記憶體單元446的右側及左側上其它的P型MOS電晶體447及N型MOS電晶體448的閘極端，以開啟位在其記憶體單元446的右側及左側上其它的P型MOS電晶體447，且關閉其記憶體單元446的右側及左側上其它的N型MOS電晶體448，且位在其記憶體單元446的右側及左側上其它的二個非揮發性記憶體單元可產生邏輯值”1”之資料輸出至位在記憶體單元446的右側及左側上的其中之一個上的P型MOS電晶體447及N型MOS電晶體448之閘極端，以開啟位在記憶體單元446的右側及左側上的其中之一個上的N型MOS電晶體448並關閉位在記憶體單元446的右側及左側上的其中之一個上的P型MOS電晶體447，每一密碼單元531的該第一對多工器532可依據位在節點L3處的其資料輸出來控制位在二相鄰節點U(j-1)與節點Uj處的密碼單元531之二個資料輸入的互換(interchange)，以作為位在二相鄰節點V(j-1)及節點Vj，處的該密碼單元531的二資料輸出，每一密碼單元531的該第二對多工器532可依據位在節點L3處的其資料輸出來控制位在二相鄰節點V(j-1)與節點Vj處的密碼單元531之二個資料輸入的互換(interchange)，以作為位在二相鄰節點U(j-1)及節點Uj，處的該密碼單元531的二資料輸出，例如對於每一密碼單元531，在操作時當其第二型鎖存非揮發性記憶體單元950之二個非揮發性記憶體單元之中右側那個非揮發性記憶體單元(例如是第2A圖至第2C圖、第3A圖至第3C圖、第4A圖至第4C圖、第5A圖至第5D圖、第6A圖至第6C圖、第7A圖至第7D圖、第8A圖至第8G圖、第9A圖至第9J圖或第10A圖至第10N圖中的非揮發性記憶體單元600,650,700,721,760,800,900或910)具有位在節點L3處之邏輯值”0”的一資料輸出，以及第二型鎖存非揮發性記憶體單元950之二個非揮發性記憶體單元之中左側那個非揮發性記憶體單元具有位在節點L23處之邏輯值”1”的一資料輸出，第一對多工器532中的第一個用以依據位在節點L3處第二型鎖存記憶體單元950的資料輸出選擇位在節點Uj處且位在第二輸入點的第二資料輸入，以作為位在節點V(j-1)處且位在輸出點的一資料輸出，第一對多工器532中的第二個用以依據位在節點L3處第二型鎖存記憶體單元950的資料輸出選擇位在節點U(j-1)處且位在第二輸入點的第二資料輸入，以作為位在節點Vj處且位在輸出點的一資料輸出，第二對多工器534中的第一個用以依據位在節點L3處第二 型鎖存記憶體單元950的資料輸出選擇位在節點Vj處且位在第二輸入點的第二資料輸入，以作為位在節點U(j-1)處且位在輸出點的一資料輸出，第二對多工器534中的第二個用以依據位在節點L3處第二型鎖存記憶體單元950的資料輸出選擇位在節點V(j-1)處且位在第二輸入點的第二資料輸入，以作為位在節點Uj處且位在輸出點的一資料輸出。因此位在個自二相鄰節點U(j-1)及節點Uj處的第三型密碼區塊530的二資料輸入可依序被每一密碼單元531互換，而作為位在二各自二相鄰節點Vj及節點V(j-1)處的第三型密碼區塊530的二資料輸出，以及位在個自二相鄰節點V(j-1)及節點Vj處的第三型密碼區塊530的二資料輸入可依序被每一密碼單元531互換，而作為位在二各自二相鄰節點Uj及節點U(j-1)處的第三型密碼區塊530的二資料輸出，例如當第二型鎖存非揮發性記憶體單元950之二個非揮發性記憶體單元之中右側那個非揮發性記憶體單元具有位在節點L3處之邏輯值”1”的一資料輸出，以及第二型鎖存非揮發性記憶體單元950之二個非揮發性記憶體單元之中左側那個非揮發性記憶體單元具有位在節點L23處之邏輯值”0”的一資料輸出，第一對多工器532中的第一個用以依據位在節點L3處第二型鎖存記憶體單元950的資料輸出選擇位在節點U(j-1)處且位在第一輸入點的第一資料輸入，以作為位在節點V(j-1)處且位在輸出點的一資料輸出，第一對多工器532中的第二個用以依據位在節點L3處第二型鎖存記憶體單元950的資料輸出選擇位在節點Uj處且位在第一輸入點的第一資料輸入，以作為位在節點Vj處且位在輸出點的一資料輸出，第二對多工器534中的第一個用以依據位在節點L3處第二型鎖存記憶體單元950的資料輸出選擇位在節點V(j-1)處且位在第一輸入點的第一資料輸入，以作為位在節點U(j-1)處且位在輸出點的一資料輸出，第二對多工器534中的第二個用以依據位在節點L3處第二型鎖存記憶體單元950的資料輸出選擇位在節點Vj處且位在第一輸入點的第一資料輸入，以作為位在節點Uj處且位在輸出點的一資料輸出，因此位在個自二相鄰節點U(j-1)及節點Uj處的第三型密碼區塊530的二資料輸入不可依序被每一密碼單元531互換，而作為位在二各自二相鄰節點V(j-1)及節點Vj處的第三型密碼區塊530的二資料輸出，以及位在個自二相鄰節點V(j-1)及節點Vj處的第三型密碼區塊530的二資料輸入不可依序被每一密碼單元531互換，而作為位在二各自二相鄰節點U(j-1)及節點Uj處的第三型密碼區塊530的二資料輸出。
或者，如第24圖所示，對於第三型密碼區塊530的每一密碼單元531，其第一型鎖存非揮發性記憶體單元940可分別被第13A圖至第13C圖中第九型至第十一型非揮發性記憶體單元980,985及986及在第14B圖至第14D圖中第十二型至第十四型非揮發性記憶體單元 955,956及958中的任一種所取代，其用以被編程以儲存或保存該第二密碼之位數(digit)，在操作時，每一密碼單元531可包括(1)第九型非揮發性記憶體單元980具有與所儲存的第三密碼之一位數相關聯的輸出點L44，且耦接至水第一對及第二對多工器532及534的第三輸入點，(2)第十型非揮發性記憶體單元985具有與所儲存的第三密碼的一位數相關聯的輸出點L45且耦接至第一對及第二對多工器532及534的第三輸入點，(3)第十一型非揮發性記憶體單元986具有與所儲存的第三密碼的一位數相關聯的輸出點L56且耦接至第一對及第二對多工器532及534的第三輸入點，(4)第十二型非揮發性記憶體單元955具有與所儲存的第三密碼的一位數相關聯的輸出點L64且耦接至第一對及第二對多工器532及534的第三輸入點，(5)第十三型非揮發性記憶體單元956具有與所儲存的第三密碼的一位數相關聯的輸出點L65且耦接至第一對及第二對多工器532及534的第三輸入點，或(6)第十四型非揮發性記憶體單元958具有與所儲存的第三密碼的一位數相關聯的輸出點L78且耦接至第一對及第二對多工器532及534的第三輸入點，該第一對多工器532可依據位在第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的輸出點L44,L45,L56,L64,L65或L78處的第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元之資料輸出來控制位在二相鄰節點U(j-1)與節點Uj處的二個資料輸入的互換，以作為位在二相鄰節點V(j-1)與節點Vj處的二資料輸出，而第二對多工器532可依據位在第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的輸出點L44,L45,L56,L64,L65或L78處的第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元之資料輸出來控制位在二相鄰節點V(j-1)與節點Vj處的二個資料輸入的互換，以作為位在二相鄰節點U(j-1)與節點Uj處的二資料輸出，例如對於每一密碼單元531，當在操作時，其第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處且邏輯值為”0”的資料輸出，第一對多工器532中的第一個用以依據第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處，其任一個第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的資料輸出選擇位在節點Uj且位在第二輸入點的第二資料輸入，係為位在節點V(j-1)處且位在輸出點的一資料輸出，第一對多工器532中的第二個用以依據第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處，其任一個第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的資料輸出選擇位在節點U(j-1)且位在第二輸入點的第二資料輸入，係為位在節點Vj處且位在輸 出點的一資料輸出，第二對多工器534中的第一個用以依據第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處，其任一個第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的資料輸出選擇位在節點Vj且位在第二輸入點的第二資料輸入，係為位在節點U(j-1)處且位在輸出點的一資料輸出，第二對多工器534中的第二個用以依據第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處，其任一個第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的資料輸出選擇位在節點V(j-1)且位在第二輸入點的第二資料輸入，係為位在節點Uj處且位在輸出點的一資料輸出，因此位在個自二相鄰節點U(j-1)及節點Uj處的第三型密碼區塊530的二資料輸入可依序被每一密碼單元531互換，而作為位在二各自二相鄰節點Vj及節點V(j-1)處的第三型密碼區塊530的二資料輸出，以及位在個自二相鄰節點V(j-1)及節點Vj處的第三型密碼區塊530的二資料輸入可依序被每一密碼單元531互換，而作為位在二各自二相鄰節點Uj及節點U(j-1)處的第三型密碼區塊530的二資料輸出。例如對於每一密碼單元531，當在操作時，其第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處且邏輯值為”1”的資料輸出，第一對多工器532中的第一個用以依據第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處，其任一個第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的資料輸出選擇位在節點U(j-1)且位在第一輸入點的第一資料輸入，係為位在節點V(j-1)處且位在輸出點的一資料輸出，第一對多工器532中的第二個用以依據第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處，其任一個第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的資料輸出選擇位在節點Uj且位在第一輸入點的第一資料輸入，係為位在節點Vj處且位在輸出點的一資料輸出，第二對多工器534中的第一個用以依據第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處，其任一個第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958的資料輸出選擇位在節點V(j-1)且位在第一輸入點的第一資料輸入，係為位在節點U(j-1)處且位在輸出點的一資料輸出，第二對多工器534中的第二個用以依據第九型至第十四型非揮發性記憶體單元980,985,986,955,956或958中的任一個記憶體單元具有位在其節點L44,L45,L56,L64,L65或L78處，其任一個第九型 至第十四型非揮發性記憶體單元980,985,986,955,956或958的資料輸出選擇位在節點Vj且位在第一輸入點的第一資料輸入，係為位在節點Uj處且位在輸出點的一資料輸出，因此位在個自二相鄰節點U(j-1)及節點Uj處的第三型密碼區塊530的二資料輸入不可依序被每一密碼單元531互換，而作為位在二各自二相鄰節點V(j-1)及節點Vj處的第三型密碼區塊530的二資料輸出，以及位在個自二相鄰節點V(j-1)及節點Vj處的第三型密碼區塊530的二資料輸入不可依序被每一密碼單元531互換，而作為位在二各自二相鄰節點U(j-1)及節點Uj處的第三型密碼區塊530的二資料輸出。
或者，如第24圖所示，對於第三型密碼區塊530之每一密碼單元531，第一型鎖存非揮發性記憶體單元940可以被唯讀記憶體單元(write-only memory)所取代。
(4)第四型密碼區塊
第25圖為本發明實施例第四型密碼區塊的示意圖，如第25圖所示，第四型密碼區塊535(意即是加密/解密電路或安全電路)可以是固定線位元交換(fixed-wired bits-swap)電路經由一固定線路耦接節點W1-WP中的每一個至其節點X1-XP的其中之一，其中該節點W1-WP之數字介於2至8個，而該節點X1-XP之數字介於2至8個，第四型密碼區塊535可依序改變位在節點W1-WP上的資料輸入以作為位在節點X1-XP上的資料輸出，以及可依序改變位在節點X1-XP上的資料輸入以作為位在節點W1-WP上的資料輸出。
組合型密碼區塊的揭露說明
可以從第22A圖至22D圖、第23A圖至第23C圖、第24圖及第25圖中的第一型至第四型密碼區塊510,512,530及535中選擇二種、三種或全部去耦接在一起或是彼此以任何順序形成一組合密碼區塊，如第26A圖至第26C圖為本發明實施例各種第一型至第四型密碼區塊的組合示意圖，如第26A圖所示，一第一型組合密碼區塊515可包括第二型密碼區塊512及第一型密碼區塊510，其第一型密碼區塊510的節點Q1-QM分別耦接至第二型密碼區塊512的節點S1-SI，以形成多級(multi-level)加密及多級(multi-level)解密，其中該第一型密碼區塊510的節點Q1-QM的數目可等於第二型密碼區塊512的節點S1-SI的數目，因此，對於解密時，第一型組合密碼區塊515位在第一型密碼區塊510的節點P1-PN且位在其輸入點處可具有複數資料輸入，依序的經由第一型密碼區塊510依據其第一密碼解密與經由第二型密碼區塊512依據 其第二密碼解密，以作為位在第二型密碼區塊512的節點T1-TI處的輸出點上的複數資料輸出，對於加密時，第一型組合密碼區塊515位在第二型密碼區塊512的節點T1-TI且位在其輸入點處可具有複數資料輸入，依序的經由第二型密碼區塊512依據其第二密碼加密與經由第一型密碼區塊510依據其第一密碼加密，以作為位在第一型密碼區塊510的節點P1-PN處的輸出點上的複數資料輸出。
因此，如第26A圖所示，第一型組合密碼區塊515可提供(N！2I-1)個密碼以將位在節點P1-PN處的資料輸入解密以作為位在其節點T1-TI處的資料輸出，以及用以將位在節點T1-TI處的資料輸入加密以作為位在其節點P1-PN處的資料輸出，數字“N”及“I”二者皆等於8，第一型組合密碼區塊515可提供10,321,919(8！28-1)個密碼以將位在節點P1-P8處的資料輸入解密以作為位在其節點T1-T8處的資料輸出，及用以將位在節點T1-T8處的資料輸入加密以作為位在其節點P1-P8處的資料輸出。
或者，如第26B圖所示，一第二型組合密碼區塊516可包括第二型密碼區塊512及第一型密碼區塊510，其第一型密碼區塊510的節點P1-PN分別耦接至第二型密碼區塊512的節點T1-TI，以形成多級(multi-level)加密及多級(multi-level)解密，其中該第一型密碼區塊510的節點P1-PN的數目可等於第二型密碼區塊512的節點T1-TI的數目，因此，對於解密時，第二型組合密碼區塊516位在第二型密碼區塊512的節點S1-SI且位在其輸入點處可具有複數資料輸入，依序的經由第二型密碼區塊512的密碼單元513依據其第二密碼解密與經由第一型密碼區塊510的密碼單元511依據其第一密碼解密，以作為位在第一型密碼區塊510的節點Q1-QM處的輸出點上的複數資料輸出，對於加密時，第二型組合密碼區塊516位在第一型密碼區塊510的節點Q1-QM且位在其輸入點處可具有複數資料輸入，依序的經由第一型密碼區塊510的密碼單元511依據其第一密碼加密與經由第二型密碼區塊512的密碼單元513依據其第二密碼加密，以作為位在第二型密碼區塊512的節點第二型密碼區塊512的處的輸出點上的複數資料輸出。
因此，如第26B圖所示，第二型組合密碼區塊516可提供(2IM！-1)個密碼以將位在節點S1-SI處的資料輸入解密以作為位在其節點Q1-QM處的資料輸出，以及用以將位在節點Q1-QM處的資料輸入加密以作為位在其節點S1-SI處的資料輸出，數字“I”及“M”二者皆等於8，第二型組合密碼區塊516可提供10,321,919(288！-1)個密碼以將位在節點S1-S8處的資料輸入解 密以作為位在其節點Q1-Q8處的資料輸出，及用以將位在節點Q1-Q8處的資料輸入加密以作為位在其節點S1-S8處的資料輸出。
或者，如第26C圖所示，一第三型組合密碼區塊518可包括第二型密碼區塊512及第三型密碼區塊530，其第三型密碼區塊530的節點V1-VJ分別耦接至第二型密碼區塊512的節點T1-TI，以及第四型密碼區塊535具有節點X1-XP分別耦接第三型密碼區塊530的節點U1-UJ，以形成多級(multi-level)加密及多級(multi-level)解密，其中該第三型密碼區塊530的節點V1-VJ的數目可等於第二型密碼區塊512的節點T1-TI的數目，以及第三型密碼區塊530的節點U1-UJ的數目可等於第四型密碼區塊535的節點X1-XP的數目，因此，對於加密時，第三型組合密碼區塊518位在第四型密碼區塊535的節點W1-WP且位在其輸入點處可具有複數資料輸入，依序的經由第四型密碼區塊535依據其第二密碼加密與經由第三型密碼區塊530的密碼單元511加密、經由第三型密碼區塊530的密碼單元531依據其第三密碼加密，及經由第二型密碼區塊512的密碼單元513依據其第二密碼加密，以作為位在第二型密碼區塊512的節點S1-SI且位在其輸出點處的複數資料輸出，對於解密時，第三型組合密碼區塊518位在第二型密碼區塊512的節點S1-SI且位在其輸入點處可具有複數資料輸入，依序的經由經由第二型密碼區塊512的密碼單元513依據其第二密碼解密，經由第一型密碼區塊510的密碼單元511依據其第一密碼解密及由第四型密碼區塊535解密，以作為位在第四型密碼區塊535的節點W1-WP且位在其輸出點處的複數資料輸出。
標準商業化FPGA IC晶片的規格說明
第27A圖為本發明實施例的一標準商業化FPGA IC晶片的方塊上視圖，如第27A圖所示，該標準商業化FPGA IC晶片包括：(1)如第19圖及第20A圖至第20J圖排列設置在中心區域一矩陣中複數可編程的邏輯區塊(LB)201；(2)排列設置在每一可編程邏輯區塊(LB)201周圍如第16A圖、第16B圖及第21圖的複數交叉點開關；(3)在第16A圖、第16B圖及第21圖中複數記憶體單元362，其用以被編程以控制其交叉點開關；(4)複數晶片內交互連接線502中的一條橫跨位二相鄰可編程邏輯區塊(LB)201之間的空間，其中晶片內交互連接線502可包括如第16A圖、第16B圖及第21圖中的可編程交互連接線361，用以由其記憶體單元362來進行交互連接線的編程，以及不可編程之交互連接線364用於編程其記憶體單元362；(5)如第18B圖中複數小型輸入/輸出(I/O)電路203的每一個具有該第二資料輸入S_Data_out的小型驅 動器374(位在其小型驅動器374的第二輸入端)，其用以耦接其可編程交互連接線361或不可編程之交互連接線364，且複數小型輸入/輸出(I/O)電路203的每一個具有該第二資料輸出S_Data_in的小型接收器375(位在其小型接收器375的輸出端)，其用以耦接其可編程交互連接線361或不可編程之交互連接線364。
參照第27A圖，晶片內交互連接線502的可編程交互連接線361可以耦接至如第20H圖中所示之每個可編程邏輯區塊(LB)201的區塊內交互連接線2015的可編程交互連接線361。晶片內交互連接線502的不可編程之交互連接線364可耦接至如第20H圖所示之每個可編程邏輯區塊(LB)201的區塊內交互連接線2015的不可編程之交互連接線364。
參照第27A圖，每個可編程邏輯區塊(LB)201可以包括一個(或多個)如第19圖及第20A圖至第20J圖所示之可編程邏輯單元(LC)2014，一個(或多個)可編程邏輯單元(LC)2014中的每一個可以在其輸入點處具有輸入資料組，每個輸入點耦接至晶片內交互連接線502的可編程和不可編程交互連接線361和364之一，並且可用以執行在其輸入資料組上的邏輯操作或邏輯計算操作作為其資料輸出，其資料輸出耦接至晶片內交互連接線502的可編程和不可編程交互連接線361和364中的另一個，其中計算操作可包括加法、減法、乘法或除法運算，並且邏輯運算可以包括諸如AND、NAND、OR或NOR運算之類的布爾運算(Boolean operation)。
參照第27A圖，標準商業化FPGA IC晶片200可以包括如第18B圖所示之多個I/O連接墊372，每個I/O連接墊372垂直位在其小型輸入/輸出(I/O)電路203上方，例如，在第一時脈週期中，對於標準商業化FPGA IC晶片200的小型輸入/輸出(I/O)電路203中的一個，其小型驅動器374可以通過其小型驅動器374的第一資料輸入S_Enable來使能/啟用(enabled)以及其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit而禁止/停止使用(Inhibit)。因此，其小型驅動器374可放大其小型驅動器374的第二資料輸入S_Data_out，作為其小型驅動器374的資料輸出，以傳輸至用於連接標準商業化FPGA IC晶片200之外部連接且垂直位在其小型輸入/輸出(I/O)電路203上方的其中之一I/O連接墊372，例如是傳輸至在外部的非揮發性記憶體IC晶片上，該第二資料輸入S_Data_out係與如第19圖及第20A圖至第20J圖所示的標準商業化FPGA IC晶片200之其中之一個可編程邏輯單元(LC)2014的資料輸出相關聯，例如是通過標準商業化FPGA IC晶片200的第一個(或多個)可編程交互連接線361和/或標準商業化FPGA IC晶片200的一個(或多個)可編程開關單元379將第二資料輸入S_Data_out放大，其中每一個可編程開關單元379耦接在第一個(或多個)可編程交互連接線361之間。
在第二時脈週期中，對於標準商業化FPGA IC晶片200的該小型輸入/輸出(I/O)電路203中的一個，其小型驅動器374可以通過第一資料輸入S_Enable禁用(disabled)，其小型接收器375可以通過小型接收器375的第一資料輸入S_Inhibit激活。因此，小型接收器375可經由其中之一該I/O連接墊372放大從標準商業化FPGA IC外部電路所傳輸的小型接收器375的第二資料輸入，作為小型接收器375的資料輸出S_Data_in，該資料輸出S_Data_in與如第19圖及第20A圖至第20J圖所示的標準商業化FPGA IC晶片200之其中之一個可編程邏輯單元(LC)2014的輸入資料組之一資料輸入相關聯，例如是通過標準商業化FPGA IC晶片200的第一個(或多個)可編程交互連接線361和/或標準商業化FPGA IC晶片200的一個(或多個)可編程開關單元379將第二資料輸入放大，其中每一個可編程開關單元379耦接在第一個(或多個)可編程交互連接線361之間。
參照第27A圖，標準的商業化FPGA IC晶片200可以包括多個I/O連接埠(I/O PORT)377，其數量例如在2到64之間，例如I/O連接埠(I/O PORT)1、I/O連接埠2、I/O連接埠3及I/O連接埠4，在這種情況下，每個I/O連接埠377可以包括(1)如第18B圖所示的小型I/O電路203，其數量介於4到256之間(例如是為64個的情況)，並平行排列設置在位元寬度介於4至256之間的資料輸輸中；及(2)如第18B圖所示的I/O連接墊372，其數目在4到256(例如是64個)的情況下平行排列，且分別垂直地位在小型I/O電路203上。
參照第27A圖，標準商業化FPGA IC晶片200可以進一步包括晶片致能(CE)連接墊209，該晶片致能連接墊209用以啟用或禁用標準商業化FPGA IC晶片200。例如，當啟用(CE)連接墊209的邏輯準位(level)為“0”時，則可使標準商業化FPGA IC晶片200處理標準商業化FPGA IC晶片200之外的電路之外部電路的資料及/或操作；當晶片致能(CE)連接墊209處於邏輯準位(level)“1”時，可以禁止處理標準商業化FPGA IC晶片200之外的電路之外部電路的資料及/或操作。
參照第27A圖，標準商業化FPGA IC晶片200可以包括複數輸入選擇(IS)接墊231，亦即是IS1,IS2,IS3及IS4接墊，其每一IS接墊用以接收與其I/O連接埠377(亦即是I/O連接埠1,I/O連接埠2,I/O連接埠3及I/O連接埠4中的一個的每一小型I/O電路203之小型接收器375 的第一資料輸入S_Inhibit相關連聯的資料。為了更詳細地說明，該IS1接墊231可接收與I/O連接埠1的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS2接墊231可接收與I/O連接埠2的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS3接墊231可接收與I/O連接埠3的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS4接墊231可接收與I/O連接埠4的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料。該標準商業化FPGA IC晶片200可依據位在IS接墊231(亦即是IS1接墊，IS2接墊，IS3接墊及IS4接墊)的邏輯值，從其I/O連接埠377(亦即是I/O Port 1,I/O Port 2,I/O Port 3及I/O Port 4)中選擇一個(或多個)，以通過用於輸入操作的資料，一個(或多個)I/O連接埠377的每一小型I/O電路203依據位在IS接墊231處的邏輯值來選擇，其小型接收器375可經由小型接收器375的第一資料輸入S_Inhibit(其與一個(或多個)IS接墊231處的邏輯值相關聯)來激活，以放大或通過其小型接收器375的第二資料輸入，該第一資料輸入S_Inhibit係從標準商業化FPGA IC晶片200的外部電路經由標準商業化FPGA IC晶片200的輸入致能(IE)連接墊231傳輸，該I/O連接埠377中的一個之每該小型I/O電路203可從該標準商業化FPGA IC晶片200之外部電路通過I/O連接埠377的其中之一該I/O連接墊372傳輸，該I/O連接墊372係依據輸入選擇(IS)連接墊231中的一個(或多個)處的邏輯值選擇，放大或所通過的第二資料輸入作為其小型接收器375的該資料輸出S_Data_in，其與標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料組之一資料輸入相關聯，其”放大或通過”例如係通過標準商業化FPGA IC晶片200之一個(或多個)交互連接線361傳輸。對於未依據輸入選擇(IS)連接墊231處的邏輯值選擇的標準商業化FPGA IC晶片200之其它個(或其它多個)I/O連接埠377的每個小型I/O電路203，其小型接收器375可以由其小型接收器375的第一資料輸入S_Inhibit(其與一個(或多個)IS接墊231處的邏輯值相關聯)來禁止/禁用。
例如，參考第27A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“0”的晶片致能(CE)連接墊209，(2)處於邏輯準位(level)“1”的IS1連接墊231，(3)處於邏輯準位(level)“0”之IS2連接墊231，以及(4)處於邏輯準位(level)“0”的IS3連接墊231；及(5)處於邏輯準位(level)“1”的IS4連接墊231，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其IS1,IS2,IS3及IS4接墊231上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠1)，以傳入用於輸入操作的資料。對於標準商業化FPGA IC晶片200的所選I/O 連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit與標準商業化FPGA IC晶片200的IS1墊231的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203中，其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit(其與標準商業化FPGA IC晶片200的IS2,IS3及IS4接墊231處的邏輯值相關聯)禁止。
例如，參考第27A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“0”的晶片致能(CE)連接墊209，(2)處於邏輯準位(level)“1”之IS1連接墊231，(3)處於邏輯準位(level)“1”之IS2連接墊231；(4)處於邏輯準位(level)“1”之IS3連接墊231；以及(4)處於邏輯準位(level)“1”之IS4連接墊231，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其IS2,IS3及IS4連接墊231上的邏輯準位(level)來從其全部I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)在同一時脈週期下，選擇I/O連接埠，對於標準商業化FPGA IC晶片200的所選I/O連接埠377((即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4))的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit分別與標準商業化FPGA IC晶片200的IS2,IS3及IS4連接墊231的邏輯準位相關聯。
例如，參照第27A圖，標準商業化FPGA IC晶片200可以包括(1)複數輸出選擇(OS)連接墊232(亦即是OS1,OS2,OS3及OS4連接墊)，其每一OS連接墊232用以接收與其I/O連接埠377中的一個之每一小型I/O電路203的小型驅動器之第一資料輸入S_Enable相關聯的資料，為了更詳細地說明，該OS1接墊232可接收與I/O連接埠1的每一小型I/O電路203之小型接收器375的第一資料輸入S_Enable相關聯的資料，而該OS2接墊232可接收與I/O連接埠2的每一小型I/O電路203之小型接收器375的第一資料輸入S_Enable相關聯的資料，而該OS3接墊232可接收與I/O連接埠3的每一小型I/O電路203之小型接收器375的第一資料輸入S_Enable相關聯的資料，而該OS4接墊232可接收與I/O連接埠4的每一小型I/O電路203之小型接收器375的第一資料輸入S_Enable相關聯的資料。該標準商業化FPGA IC晶片200可依據位在OS連接墊232(亦即是OS1接墊，OS2接墊，OS3接墊及OS4接墊)的邏輯值，從其I/O連接埠377(亦即是I/O Port 1,I/O Port 2,I/O Port 3及I/O Port 4)中選擇一個(或多個)，以通過用於輸出操作的資料，一個(或多個)I/O連接埠377的每一小型I/O電路203依據位在OS連接墊232處的邏輯值來選擇，其小型 接收器375可經由小型接收器375的第一資料輸入S_Enable(其與一個(或多個)OS連接墊232處的邏輯值相關聯)來啟用，以放大或通過其小型接收器375的第二資料輸入S_Data_out，此第二資料輸入S_Data_out與標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的資料輸出相關聯，其”放大或通過”例如係通過標準商業化FPGA IC晶片200之一個(或多個)交互連接線361傳輸，產生其小型驅動器374的資料輸出可經由一個(或多個)I/O連接埠377中的每一個之I/O連接墊372中的一個傳輸至標準商業化FPGA IC晶片200之外的外部電路中，例如對於未依據輸出選擇(OS)連接墊232處的邏輯值選擇的標準商業化FPGA IC晶片200之其它個(或其它多個)I/O連接埠377的每個小型I/O電路203，其小型接收器375可以由其小型接收器375的第一資料輸入S_Enable(其與一個(或多個)OS連接墊232處的邏輯值相關聯)來禁用。
例如，參考第27A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“0”的OS1連接墊232，(3)邏輯準位(level)為“1”的OS2連接墊232，(4)邏輯準位(level)為“1”的OS3連接墊232，和(5)邏輯準位(level)為“1”的OS4連接墊232，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其，OS2,OS3及OS4連接墊232上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠1)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的OS1連接墊232的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的小型I/O電路203中，其小型驅動器374可以被其小型驅動器374的第一資料輸入S_Enable禁用，其中第一資料輸入S_Enable係分別與標準商業化FPGA IC晶片200的OS2,OS3及OS4連接墊232處的邏輯值相關聯。
例如，參考第27A圖，所提供之標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“0”的OS1連接墊232，(3)邏輯準位(level)為“0”的OS2連接墊232，(4)邏輯準位(level)為“0”的OS3連接墊232，及(5)邏輯準位(level)為“0”的OS4連接墊232，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其OS1,OS2,OS3及OS4連接墊232上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇 I/O連接埠(即I/O連接埠2)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的OS1,OS2,OS3及OS4連接墊232的邏輯準位相關聯。
因此，參考第27A圖，在一個時脈週期中，一個(或多個)I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的其中之一，可以根據IS1,IS2,IS3及IS4連接墊231上的邏輯準位(level)來選擇，以通過輸入操作的資料，而另一個(或多個)I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)，可以根據OS1,OS2,OS3及OS4連接墊232的邏輯準位(level)來選擇，以通過輸出操作的資料。輸入選擇(IS)墊231和輸出選擇(OS)墊232可提供作為I/O連接埠選擇連接墊。
參照第27A圖，標準商業化FPGA IC晶片200還可包括(1)多個電源連接墊205，用於將電源電壓Vcc經由一個(或多個)其不可編程之交互連接線364施加至如第19圖及第20A圖至第20J圖中的可編程邏輯單元(LC)2014的查找表(LUT)210之其記憶體單元490、可編程邏輯單元(LC)2014的的多工器(MUXERs)211、如第16A圖、第16B圖和第21圖所示之可編程開關單元379的記憶體單元362及/或如第18B圖中其小型I/O電路203的小型驅動器374及小型接收器375，其中電壓Vcc電源電壓可能介於0.2V和2.5V之間、0.2V和2V之間、0.2V和1.5V之間、0.1V和1V之間、或0.2V和1V之間，或者小於或等於2.5V、2V、1.8V、1.5V或1V，以及(2)多個接地連接墊206，用於將接地參考電壓Vss經由一個(或多個)其不可編程之交互連接線364施加至如第19圖及第20A圖至第20J圖中的可編程邏輯單元(LC)2014的查找表(LUT)210之其記憶體單元490、可編程邏輯單元(LC)2014的的多工器(MUXERs)211、如第16A圖、第16B圖和第21圖所示之可編程開關單元379的記憶體單元362及/或如第18B圖中其小型I/O電路203的小型驅動器374及小型接收器375。
參照第27A圖，標準商業化FPGA IC晶片200還可以包括時脈連接墊(CLK)229，該時脈連接墊229用以從標準商業化FPGA IC晶片200之外部電路及多個控制連接墊接收時脈信號，用以接收控制命令以控制標準商業化FPGA IC晶片200。
參照第27A圖，對於標準商業化FPGA IC晶片200，如第19圖及第20A圖至第20J圖所示其可編程邏輯單元(LC)2014，對於人造智能(AI)應用上係可以重新配置的。例如，在時脈週期中，標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014中的一個可以使其記憶體單元490被編程以執行“或(OR)”操作；然而，在一個(或多個)事件發生之後，在另一時脈週期中，該標準商業化FPGA IC晶片200的其可編程邏輯單元(LC)2014之一可以使其記憶體單元490被編程為執行NAND操作以獲得更好的AI性能。
如第27A圖所示，可以使用例如先進於或等於(或尺寸小於或等於)30nm,20nm或10nm的先進半導體技術節點或世代來設計、實現和製造之標準商業化FPGA IC晶片200，該標準商業化FPGA IC晶片200的面積介於400mm2與9mm2之間，介於225mm2與9mm2之間，介於144mm2與16mm2之間，介於100mm2與16mm2之間，介於75mm2與16mm2之間或介於50mm2與16mm2之間，使用先進半導體技術節點或世代所製造之標準商業化FPGA IC晶片200之電晶體或半導體裝置可以是鰭式場效電晶體(FIN Field-Effect-Transistor(FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI)MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator(PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。
第27B圖為本發明實施例之標準商業化FPGA IC晶片的佈局上視圖，如第27B圖所示，該標準商業化FPGA IC晶片200可包括複數重覆電路矩陣2021排列設置於其中，每一重覆電路矩陣2021可包括複數重覆電路單元2020排列設置成一矩陣於其中。每一重覆電路單元2020可包括第19圖中的一可編程邏輯單元(LC)2014及/或在第15A圖至第15C圖、第16A圖、第16B圖及第21圖中用於可編程交互連接線的記憶體單元362，該可編程邏輯單元(LC)2014可例如被編程成或配置成為數位訊號處理器(digital-signal processor(DSP))功能、微控制器功能及/或多工器(multipliers)功能。對於標準商業化FPGA IC晶片200，其可編程交互連接線361可耦接二相鄰的重覆電路單元2020及耦接在二相鄰重覆電路單元2020中的重覆電路單元2020。該標準商業化FPGA IC晶片200可包括一密封環2022位在四邊，將重覆電路矩陣2021、其I/O連接埠277及位在第27A圖中各種電路包圍起，及一切痕(scribe line)、切痕或晶片切割區域2023位在其邊界並位在密封環2022周圍。例如，對於標準商業化FPGA IC晶片200，具有超過85%,90%,95%或99%的面積(未計算其密封環2022及切割區域，也就是只包括在其密封環2022的一 內部邊界2022a中的區域)係使用在其重覆電路矩陣2021；或者，全部或大部分的電晶體係使用在重覆電路矩陣2021。可替代方案，對該標準商業化FPGA IC晶片200，沒有或很少的區域或面積提供用在其控制電路、I/O電路或硬核(hard macros)，例如少於15%,10%,5%,2%或1%的面積(未計算其密封環2022及切割區域，也就是只包括在其密封環2022的一內部邊界2022a中的區域)係使用在其控制電路、I/O電路或硬核上；或者，沒有或很少的區域或面積提供用在其控制電路、I/O電路或硬核上，例如少於全部電晶體的15%,10%,5%,2%或1%的數量使用在其控制電路、I/O電路或硬核上。
標準商業化FPGA IC晶片200可具有標準共同的特徵、數量或規格：(1)常規重複邏輯陣列的可編程邏輯陣列或段的數量可以等於或大於2、4、8、10或16，其中常規重複邏輯陣列可包括其數量等於或大於128K,512K,1M,4M,8M,16M,32M或80M如第19圖及第20A圖至第20J圖中的可編程邏輯區塊或元件201；(2)常規記憶體矩陣的記憶體區(memory banks)數量可等於或大於2、4、8、10或16個，其中常規重複邏輯陣列可包括等於或大於1M,10M,50M,100M,200M或500M位元的記憶體單元；(3)資料輸入至每一可編程邏輯區塊或元件201的數量可大於或等於4,8,16,32,64,128或256個：(4)其施加電壓可介於0.1V與1.5V之間，介於0.1V與1.0V之間，介於0.1V與0.7V之間或介於0.1V與0.5V之間；及(4)如第27A圖中的I/O連接墊372可按照佈局、位置、數量和功能來排列設置。
專用編程交互連接線(Dedicated Programmable Interconnection(DPI))IC晶片的規格說明
第28圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection,DPI)之積體電路(IC)晶片之上視圖。
請參見第28圖，專用於可編程交互連接(DPI)之積體電路(IC)晶片410包括：(1)多個記憶體矩陣區塊423，係以陣列的方式排列於其中間區域，其中每一記憶體矩陣區塊423可包括如第16A圖、第16B圖及第21圖中的複數記憶體單元362排列設置成一矩陣；(2)多組的交叉點開關，如第16A圖、第16B圖及第21圖所描述之內容，其中每一組係在記憶體矩陣區塊423其中一個的周圍環繞成一環或多環的樣式，其中在其中之一記憶體區塊423中的每一記憶體單元362用以被編程為控制在該其中之一記憶體區塊423周圍的交叉點開關；(4)複數晶片內交互連接線，包括如第16A圖、第16B圖及第21圖中的可編程交互連接線361，及複數不可編 程之交互連接線364，其可被其記憶體單元362編程用於交互連接線；以及(6)多個小型I/O電路203，如第18B圖所描述之內容，其中每一個的輸出S_Data_in係由具有與如第16A圖、第16B圖及第21圖所繪示之可編程開關單元379之節點N23-N26其中一個的一資料輸入相關聯的小型接收器375經由可編程交互連接線361其中一條(或多條)提供，及由具有與如第16A圖、第16B圖及第21圖所繪示之可編程開關單元379之節點N23-N26其中一個的一資料輸出相關聯的小型驅動器374經由可編程交互連接線361其中一條(或多條)提供。
如第28圖所示，該DPIIC晶片410可提供如第16A圖及第16B圖所示的其第一型或第二型的交叉點開關的第一類型的通過/不通過開關292(靠近在其中之一記憶體矩陣區塊423)，每一DPIIC410的其記憶體矩陣區塊423的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory,CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的資料輸入SC-3(如第15A圖所示)。或者，該DPIIC晶片410可提供如第16A圖及第16B圖所示的其第一型或第二型的交叉點開關的第三類型的通過/不通過開關292(靠近在其中之一個記憶體矩陣區塊423)，每一DPIIC410具有其記憶體矩陣區塊423的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory,CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的資料輸入SC-5及SC-6(如第15C圖所示)。或者，DPIIC晶片410可提供如第21圖所示的其第三型的交叉點開關的多工器211(靠近在其中之一個記憶體矩陣區塊423)，每一DPIIC410具有其記憶體矩陣區塊423中的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory,CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的，用於多工器211的每一個之第一輸入資料組的複數資料輸入之第一組輸入點。
請參見第28圖，DPIIC晶片410包括多條晶片內交互連接線(未繪示)，其中每一條晶片內交互連接線可以在相鄰兩個記憶體矩陣區塊423之間的上方空間延伸且耦接例如第16A圖、第16B圖及第21圖中的其中之一可編程開關單元379的節點N23至節點N26的其中之一，其中晶片內交互連接線可以是如第16A圖、第16B圖及第21圖所描述之可編程交互連接線361。DPIIC晶片410之如第18B圖所描述之小型I/O電路203其具有資料輸出S_Data_in的小型接收器375可經由一條(或多條)可編程交互連接線361通過及提供具有第一資料輸入S_Enable的小型驅動器374經由另一條(或多條)可編程交互連接線361通過，及經由另外另一條(或多條)可編程交互連接線通過該第二資料輸入S_Data_out。
請參見第28圖，DPIIC晶片410可以包括多個金屬I/O連接墊372，如第18B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。該DPIIC晶片410在第一時脈週期時，來自如第16A圖、第16B圖及第21圖所繪示之可編程開關單元379之節點N23-N26其中之一的資料，其係與其小型I/O電路203的其中之一個的小型驅動器374之第二資料輸入S_Data_out相關聯且經由其第一組記憶體單元362通過一條(或多條)可編程交互連接線361進行編程，該其中一小型I/O電路203之小型驅動器374可以放大或通過小型I/O電路203的其中之一個的小型驅動器374之第二資料輸入S_Data_out作為小型I/O電路203的其中之一個的小型驅動器374之資料輸出，以傳輸至其I/O連接墊372的其中之一個，該I/O連接墊372垂直地位在該其中一小型I/O電路203之上方的金屬I/O連接墊372以傳送至DPIIC晶片410之外部的電路。在第二時脈週期中，來自DPIIC晶片410之外部的電路之資料，其與該其中一小型I/O電路203之小型接收器375的第二資料輸入相關聯且通過金屬I/O連接墊372其中之一傳輸，該其中一小型I/O電路203之小型接收器375可以放大或通過其中之一小型I/O電路203之小型接收器375的第二資料輸入，以作為其中之一小型I/O電路203之小型接收器375的資料輸出output S_Data_in，該資料輸出output S_Data與如第16A圖、第16B圖及第21圖所繪示之可編程開關單元379之節點N23-N26其中之一相關聯，通過另一條(或多條)可編程交互連接線361經由一第二組其記憶體單元362將另一個(或多個)可編程交互連接線361編程。
請參見第28圖，DPIIC晶片410還包括(1)多個電源連接墊205，可以經由一或多條之不可編程之交互連接線364施加電源供應電壓Vcc至如第16A圖、第16B圖及第21圖所描述之用於可編程開關單元379之記憶體單元362及/或其可編程開關單元379，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206，可以經由一或多條之不可編程之交互連接線364傳送接地參考電壓Vss至如第16A圖、第16B圖及第21圖所描述之用於可編程開關單元379之記憶體單元362及/或其可編程開關單元379。
如第28圖所示，DPIIC晶片410更包括如第1A圖中用於資料鎖存或儲存的緩存記憶體(cache memory)之第一型揮發性記憶體單元398。每一揮發性記憶體單元398可包括二開關(或電晶體)449(例如是N型或P型MOS電晶體)用於位元資料傳輸及位元條資料傳輸，及包括 二對P型MOS電晶體447及N型MOS電晶體448用於資料鎖存或儲存節點，每一揮揮發性記憶體單元398用作為DPIIC晶片410之緩存記憶體，其二開關(或電晶體)449可執行寫入資料的控制至每一該記憶體單元446中，及讀取儲存在每一記憶體單元446中的資料，該DPIIC晶片410更包括用於從作為緩存記憶體的其揮發性記憶體單元398的記憶體單元446中讀取資料的感應放大器。
如第28圖所示，可以使用例如先進於或等於(或尺寸小於或等於)30nm,20nm或10nm的先進半導體技術節點或世代來設計、實現和製造之專用可編程交互連接線(dedicated programmable interconnection(DPI))IC晶片410的面積介於400mm2與9mm2之間，介於225mm2與9mm2之間，介於144mm2與16mm2之間，介於100mm2與16mm2之間，介於75mm2與16mm2之間或介於50mm2與16mm2之間，使用先進半導體技術節點或世代所製造之DPI IC晶片410之電晶體或半導體裝置可以是鰭式場效電晶體(FIN Field-Effect-Transistor(FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI)MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator(PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。
輔助(auxiliary and supporting(AS))IC晶片的揭露說明
第29圖為本發明實施例輔助IC晶片的方塊上視圖，如第29圖所示，該輔助IC晶片411可包括以下一個、多個或全部的電路方塊：(1)一大型輸入/輸出(large-input/output(I/O))方塊412配置用於串行高級技術連接(serial-advanced-technology-attachment(SATA))連接埠或外圍組件互連快速(peripheral-components-interconnect express(PCIe))連接埠上，其每一大型輸入/輸出方塊412具有如第18A圖中之複數大型I/O電路341，該大型I/O電路341用以耦接至記憶體IC晶片(例如是NVM IC晶片、NAND快閃IC晶片或NOR快閃記憶體IC晶片)，大型I/O電路341用於在AS IC晶片411與記憶體IC晶片之間的資料傳輸，(2))一小型輸入/輸出(small-input/output(I/O))方塊413，其具有複數如第18B圖中的小型I/O電路203，用以耦接至一邏輯IC晶片(例如是FPGA(field-programmable-gate-array)IC晶片、中央處理單元(CPU)晶片、圖像處理單元(GPU)晶片、應用處理單元(APU)晶片或是數位訊號處理(DSP)晶片)，小型I/O電路203用於在AS IC晶片411與邏輯IC晶片之間的資料傳輸，(3)一密碼區塊517，用以加密或解密操 作，從記憶體IC晶片將資料解密，以傳送至邏輯IC晶片，以及從邏輯IC晶片將資料加密，以傳送至記憶體IC晶片，其中密碼區塊517可以是第22A圖至第22D圖、第23A圖至第23C圖、第24圖、第25圖及第26A圖至第26C圖中的任一密碼區塊，(4)一調整(regulating)區塊415，用以從一輸入電壓來調整一電源供應電壓，該輸入電壓例如是12,5,3.3或2.5伏特(volts)，調整為3.3,2.5,1.8,1.5,1.35,1.2,1.0,0,75或0.5伏特傳輸至該邏輯IC晶片，及(5)一創新應用特定積體電路(innovated application-specific-integrated-circuit(ASIC))或客戶自有工具(customer-owned tooling(COT))區塊，意即是IAC區塊，用以為客戶實施知識產權(intellectual-property(IP))電路、專用(application-specific(AS))電路、模擬電路、混合模式信號電路、射頻(RF)電路和/或發送器、接收器、收發器電路。
邏輯驅動器的揭露說明
第30圖係為根據本申請案之實施例所繪示之標準商業化邏輯驅動器之上視示意圖。請參見第30圖，標準商業化邏輯驅動器300封裝有如上所述的PC IC晶片269，例如是多個邏輯IC晶片，例如圖形處理晶片(GPU)晶片269a、一個的中央處理晶片(CPU)晶片269b及數位訊號處理器(DSP)晶片270。再者，標準商業化邏輯驅動器300還封裝有多個的高速高頻寬的記憶體(HBM)IC晶片251，其每一個係相鄰於其中一個的GPU晶片269a，用於與該其中一個的GPU晶片269a進行高速與高頻寬的資料傳輸。在標準商業化邏輯驅動器300中，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片。標準商業化邏輯驅動器300還封裝有複數個標準商業化FPGA IC晶片200及一或多個的非揮發性記憶體(NVM)IC晶片250(例如NAND或NOR快閃晶片、MRAM IC晶片或RRAM IC晶片)，非揮發性記憶體(NVM)IC晶片250用以儲存從HBM IC晶片251的資料資訊記憶體(data information memory(DIM))單元來的資料。該標準商業化邏輯驅動器300還包括創新的應用特定IC(application-specific-IC,ASIC)或客戶自有工具(customer-owned-tooling(COT))晶片402(以下簡稱IAC)的封裝，而用於智慧財產(IP)電路、特定應用(application-specific(AS))電路、類比電路、混合模式信號電路、射頻(RF)電路和/或發射器電路、傳送電路、接收電路或收發器電路等。CPU晶片269b、專用控制晶片260、標準商業化FPGA IC晶片200、GPU晶片269a、非揮發性記憶體(NVM)IC晶片250、IAC晶片402及高速高頻寬的記憶體(HBM)IC晶片251係在標準商業化邏輯驅動器300中排列成矩陣的形式， 標準商業化邏輯驅動器300可以進一步封裝有專用控制和輸入/輸出(I/O)晶片260，以控制其CPU晶片269b、DSP晶片270、標準商品FPGA IC晶片200、GPU晶片269a、NVM IC晶片250、IAC晶片402和HBMIC晶片251中的任何兩個之間的數據傳輸。該標準商業化邏輯驅動器300可以進一步封裝有一或多個輔助IC晶片411，用於執行如第29圖中的功能，專用控制和輸入/輸出(I/O)晶片260可以替換為專用控制晶片。該CPU晶片269b、DSP晶片270、專用控制和輸入/輸出(I/O)晶片260、標準商業化FPGA IC晶片200、GPU晶片269a、輔助IC晶片411、非揮發性記憶體(NVM)IC晶片250、IAC晶片402及高速高頻寬的記憶體(HBM)IC晶片251可排列設置為一矩陣，其中該CPU晶片269b及專用控制及I/O晶片260可設置在一中間區域，此中間區域被具有標準商業化FPGA IC晶片200、GPU晶片269a、非揮發性記憶體(NVM)IC晶片250、輔助IC晶片411、IAC晶片402及高速高頻寬的記憶體(HBM)IC晶片251之周邊地區包圍。
請參見第30圖，標準商業化邏輯驅動器300包括晶片間交互連接線371，可以在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM)IC晶片250、專用控制及I/O晶片260、GPU晶片269a、CPU晶片269b。DSP晶片270、IAC晶片402及高速高頻寬的記憶體(HBM)IC晶片251其中相鄰的兩個之間。標準商業化邏輯驅動器300可以包括複數個DPIIC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處。每一DPIIC晶片410係設在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM)IC晶片250、專用控制及I/O晶片260、GPU晶片269a、CPU晶片269b、DSP晶片270、IAC晶片402、輔助IC晶片411及高速高頻寬的記憶體(HBM)IC晶片251其中四個的周圍及該其中四個的角落處。該晶片間交互連接線371可由可編程交互連接線361及不可編程交互連接線364所形成。資料之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準商業化FPGA IC晶片200之可編程交互連接線361之間進行；以及(2)經由DPIIC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPIIC晶片410之可編程交互連接線361之間進行。
如第30圖所示，對於第一方面，每一NVM IC晶片250的第一個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由晶片內交互連接線371中的其中之一不可編程交互連接線364耦接至其中之一AS IC晶片411的一第二個大型I/O電路341之大型接收器275，用於通過第一個加密CPM資料從第一個大型I/O電路341的大型驅動器274傳輸至第二個大型I/O電路341之大型接收器275，接著，第一個加密CPM資料可經由其中之一ASIC晶片411的如第 29圖中所示之密碼區塊517而被解密而作為第一個解密CPM資料，接著，其中之一該ASIC晶片411之第一個小型I/O電路203可具有如第18B圖中之小型驅動器374，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至其中之一標準商業化FPGA IC晶片200的第二個小型I/O電路203，用於通過第一個解密CPM資料從第一個小型I/O電路203的小型驅動器374傳輸至第二個小型I/O電路203之小型接收器375，接著，對於該標準商業化FPGA IC晶片200，在第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，或在第31AA圖至第31AC圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379中其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，其中之一該標準商業化FPGA IC晶片200的第三個小型I/O電路203可具有如第18B圖中的小型驅動器374，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至其中之一AS IC晶片411的第四個小型I/O電路203之小型接收器375，用於通過第二個CPM資料用作為編程或配置其中之一該標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之第一型記憶體單元490，或是編程或配置其中之一該標準商業化FPGA IC晶片200的其中之一可編程開關單元258或379之第一型記憶體單元362，其中係從第三個小型I/O電路203的小型驅動器374至第四個小型I/O電路203的小型接收器375進行編程或配置。接著，在第29圖中之第二個CPM資料可經由其中之一該AS IC晶片411的密碼區塊517被加密以作為第二加密CPM資料，接著，其中之一該AS IC晶片411之第三個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至每一NVM IC晶片250中的一第四個大型I/O電路341之大型接收器275，用於通過第二個加密CPM資料從第三個大型I/O電路341的大型驅動器274傳輸至第四個大型I/O電路341之大型接收器275，以儲存在每一NVM IC晶片250中。
如第30圖所示，對於第二方面，每一NVM IC晶片250的第一個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由晶片內交互連接線371中的其中之一不可編程交互連接線364耦接至其中之一AS IC晶片411的一第二個大型I/O電路341之大型接收器275，用於通過第一個加密CPM資料從第一個大型I/O電路341的大型驅動器274傳輸至第二個大型I/O電路341之大型接收器275，接著，接著，其中之一該ASIC晶片411之第一個小型I/O電路203可具有如第18B圖中之小型驅動器374，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至其中之一標準商業化FPGA IC晶片200的第二個小型I/O電路203，用於通過第一 個加密CPM資料從第一個小型I/O電路203的小型驅動器374傳輸至第二個小型I/O電路203之小型接收器375，接著，其中之一該標準商業化FPGA IC晶片200可包括一密碼區塊用以解密該第一加密CPM資料作為第一解密CPM資料，其中該密碼區塊可以是第22A圖至第22D圖、第23A圖至第23C圖、第24圖、第25圖、第26A圖至第26C圖中的任一型式的密碼區塊，接著，對於該標準商業化FPGA IC晶片200，在第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，或在第31AA圖至第31AC圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379中其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，對於其中之一該標準商業化FPGA IC晶片200，第二CPM資料用作為編程或配置其中之一可編程邏輯單元(LC)2014的第一型記憶體單元490或其中之一可編程開關單元258或379中的第一型記憶體單元362，經由其密碼區塊將該些記憶體單元加密以作為第二加密CPM資料，接著，其中之一該標準商業化FPGA IC晶片200的第三個小型I/O電路203可具有如第18B圖中的小型驅動器374，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至其中之一AS IC晶片411的第四個小型I/O電路203之小型接收器375，用於通過第二個加密CPM資料從第三個小型I/O電路203的小型驅動器374至第四個小型I/O電路203的小型接收器375進行編程或配置。接著，其中之一該AS IC晶片411之第三個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至每一NVM IC晶片250中的一第四個大型I/O電路341之大型接收器275，用於通過第二個加密CPM資料從第三個大型I/O電路341的大型驅動器274傳輸至第四個大型I/O電路341之大型接收器275，以儲存在每一NVM IC晶片250中。
如第30圖所示，對於第三方面，每一NVM IC晶片250的第一個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由晶片內交互連接線371中的其中之一不可編程交互連接線364耦接至其中之一標準商業化FPGA IC晶片200的一第二個大型I/O電路341之大型接收器275，用於通過第一個加密CPM資料從第一個大型I/O電路341的大型驅動器274傳輸至第二個大型I/O電路341之大型接收器275，接著其中之一該標準商業化FPGA IC晶片200可包括一密碼區塊用以解密該第一加密CPM資料作為第一解密CPM資料，其中該密碼區塊可以是第22A圖至第22D圖、第23A圖至第23C圖、第24圖、第25圖、第26A圖至第26C圖中的任一型式的密碼區塊，接著，對於該標準商業化FPGA IC晶片200，在第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，或 在第31AA圖至第31AC圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379中其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，對於其中之一該標準商業化FPGA IC晶片200，第二個CPM資料用作為編程或配置其中之一可編程邏輯單元(LC)2014之第一型記憶體單元490或其中之一可編程開關單元258或379之第一型記憶體單元362可經由其密碼區塊而被加密以作為第二加密CPM資料，接著，其中之一該標準商業化FPGA IC晶片200之第三個大型I/O電路341可具有如第18B圖中的大型驅動器274，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至每一NVM IC晶片250中的一第四個大型I/O電路341之大型接收器275，用於通過第二個加密CPM資料從第三個小型I/O電路203的大型驅動器274傳輸至第小個大型I/O電路203之大型接收器275，以儲存在每一NVM IC晶片250中。
如第30圖所示，對於第四方面，每一NVM IC晶片可包括一密碼區塊用以將儲存之第一加密CPM資料解密以作為第一解密CPM資料，其中該密碼區塊可以是第22A圖至第22D圖、第23A圖至第23C圖、第24圖、第25圖、第26A圖至第26C圖中的任一型式的密碼區塊，每一NVM IC晶片250的第一個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由晶片內交互連接線371中的其中之一不可編程交互連接線364耦接至其中之一AS IC晶片411的一第二個大型I/O電路341之大型接收器275，用於通過第一個解密CPM資料從第一個大型I/O電路341的大型驅動器274傳輸至第二個大型I/O電路341之大型接收器275，接著，其中之一該ASIC晶片411之第一個小型I/O電路203可具有如第18B圖中之小型驅動器374，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至其中之一標準商業化FPGA IC晶片200的第二個小型I/O電路203，用於通過第一個解密CPM資料從第一個小型I/O電路203的小型驅動器374傳輸至第二個小型I/O電路203之小型接收器375，接著，對於該標準商業化FPGA IC晶片200，在第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，或在第31AA圖至第31AC圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379中其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，其中之一該標準商業化FPGA IC晶片200的第三個小型I/O電路203可具有如第18B圖中的小型驅動器374，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至其中之一AS IC晶片411的第四個小型I/O電路203之小型接收器375，用於通過第二個CPM資料用作為編程或配置其中之一該標準商業化FPGA IC晶片200的其中 之一可編程邏輯單元(LC)2014之第一型記憶體單元490，或是編程或配置其中之一該標準商業化FPGA IC晶片200的其中之一可編程開關單元258或379之第一型記憶體單元362，其中係從第三個小型I/O電路203的小型驅動器374至第四個小型I/O電路203的小型接收器375進行編程或配置。接著，其中之一該AS IC晶片411之第三個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至每一NVM IC晶片250中的一第四個大型I/O電路341之大型接收器275，用於通過第二個CPM資料從第三個大型I/O電路341的大型驅動器274傳輸至第四個大型I/O電路341之大型接收器275，對於每一NVM IC晶片250，第二CPM資料可經由其密碼區塊而被加密而作為第二加密CPM資料而被儲存於其中。
如第30圖所示，對於第五方面，每一NVM IC晶片可包括一密碼區塊用以將儲存之第一加密CPM資料解密以作為第一解密CPM資料，其中該密碼區塊可以是第22A圖至第22D圖、第23A圖至第23C圖、第24圖、第25圖、第26A圖至第26C圖中的任一型式的密碼區塊，每一NVM IC晶片250的第一個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由晶片內交互連接線371中的其中之一不可編程交互連接線364耦接至其中之一FPGA IC晶片200的一第二個大型I/O電路341之大型接收器275，用於通過第一個解密CPM資料從第一個大型I/O電路341的大型驅動器274傳輸至第二個大型I/O電路341之大型接收器275，接著，對於其中之一該標準商業化FPGA IC晶片200，在第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，或在第31AA圖至第31AC圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379中其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，其中之一該標準商業化FPGA IC晶片200的第三個大型I/O電路342可具有如第18A圖中的大型驅動器274，經由晶片內交互連接線371中的另一不可編程交互連接線364耦接至每一NVM IC晶片250的第四個大型I/O電路341之大型接收器275，用於通過第二個CPM資料用作為編程或配置其中之一該標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之第一型記憶體單元490，或是編程或配置其中之一該標準商業化FPGA IC晶片200的其中之一可編程開關單元258或379之第一型記憶體單元362，其中係從從第三個大型I/O電路341的大型驅動器274傳輸至第四個大型I/O電路341之大型接收器275，對於每一NVM IC晶片250，第二CPM資料可經由其密碼區塊而被加密而作為第二加密CPM資料而被儲存於其中。
如第30圖所示，對於第六方面，對於每一標準商業化FPGA IC晶片200，其編程邏輯單元(LC)2014(如第19圖中所示)具有複數第二型記憶體單元490，每一二型記憶體單元490經由如第13A圖或第13B圖中第十型或第十一型非揮發性記憶體單元980或985中的反熔絲981及982的其中之一、如第13C圖第十二型的非揮發性記憶體單元986中的反熔絲987及988、如第14B圖或第14C圖中第十三型或第十四型非揮發性記憶體單元955或956中的反熔絲951及952的其中之一或是如第十五型非揮發性記憶體單元958中的反熔絲941及942的其中之一破壞/分解而被編程或配置，在第31AA圖至第31AC圖、第16A圖、第16B圖或第21圖中的可編程開關單元258或379可具有第二型記憶體單元490，每一二型記憶體單元490經由如第13A圖或第13B圖中第十型或第十一型非揮發性記憶體單元980或985中的反熔絲981及982的其中之一、如第13C圖第十二型的非揮發性記憶體單元986中的反熔絲987及988、如第14B圖或第14C圖中第十三型或第十四型非揮發性記憶體單元955或956中的反熔絲951及952的其中之一或是如第十五型非揮發性記憶體單元958中的反熔絲941及942的其中之一破壞/分解而被編程或配置。
如第30圖所示，對於上述第二及第三方面，對於標準商業化邏輯驅動器300，在第5A圖至第5C圖中經由FINFET製程技術所形成的第四型非揮發性記憶體單元721可被形成在每一FPGA IC晶片200，用於儲存如第22A圖至第22D圖、第23A圖至第23C圖、第24圖、第25圖及第26A圖至第26C圖中的第一、第二及/或第三密碼，用於每一FPGA IC晶片200中的密碼區塊，對於第一方面，經由MOSFET製程技術形成的第四型非揮發性記憶體單元721(第5A圖及第5D圖所示)可被形成在每一AS IC晶片411中，用於儲存如第22A圖至第22D圖、第23A圖至第23C圖、第24圖、第25圖及第26A圖至第26C圖中的第一、第二及/或第三密碼，用於每一AS IC晶片411中的密碼區塊。
請參見第30圖，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的DPIIC晶片410，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至二個非揮發性記憶體(NVM)IC晶片250，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的PCIC晶片(例如是GPU)269a，每一個的標準商業化商業化FPGA IC晶片200可以透過一或 多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至PCIC晶片(例如是CPU)269b，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接標準商業化商業化FPGA IC晶片200其中之一至HBMIC晶片251的其中之一，每一個的標準商業化商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其中之一HBM IC晶片251，其係相鄰於其中之一標準商業化FPGA IC晶片200且用於與該其中一個的標準商業化FPGA IC晶片200進行資料傳輸/通訊，其中之一HBM IC晶片251的資料位元寬度等或大於64、128、256、512、1024、2048、4096、8K、或16K。每一標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其它的標準商業化FPGA IC晶片200。每一標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片402，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的非揮發性記憶體(NVM)IC晶片250，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的PCIC晶片(例如是GPU)269a，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至PCIC晶片(例如是CPU)269b，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接每一DPIIC晶片410至DSP晶片270，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的高速高頻寬的記憶體(HBM)IC晶片251，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其它的DPIIC晶片410，每一個的DPIIC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片410。PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的PCIC晶片(例如是GPU)269a，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接DSP晶片270至GPU晶片269a，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至二個非揮發性記憶體(NVM)IC晶片250，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其中之一HBM IC晶片251，其係相鄰於其中之一PCIC晶片(例如是CPU)269b，用於與該其中一個的PCIC晶片(例如 是CPU)269b進行資料傳輸/通訊，其中之一HBM IC晶片251的資料位元寬度等或大於64、128、256、512、1024、2048、4096、8K、或16K。CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片402，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接DSP晶片270至IAC晶片402，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接CPU晶片269b至DSP晶片270。其中一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其中一個的高速高頻寬的記憶體(HBM)IC晶片251，其係相鄰於其中之一PCIC晶片(例如是GPU)269a，且在該其中一個的PCIC晶片(例如是GPU)269a與該其中一個的高速高頻寬的記憶體(HBM)IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至二個非揮發性記憶體(NVM)IC晶片250，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其它的PCIC晶片(例如是GPU)269a，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片402。每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至專用控制及I/O晶片260，一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361可耦接DSP晶片270至專用控制及I/O晶片260，每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的高速高頻寬的記憶體(HBM)IC晶片251，每一個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片402。每一高速高頻寬的記憶體(HBM)IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該IAC晶片402。每一該IAC晶片402可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至該專用控制及I/O晶片260。每一 個的非揮發性記憶體(NVM)IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其它的非揮發性記憶體(NVM)IC晶片250，每一個的高速高頻寬的記憶體(HBM)IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其它的高速高頻寬的記憶體(HBM)IC晶片251。
請參見第30圖，邏輯驅動器300可以包括多個專用I/O晶片265，位在邏輯驅動器300之周圍區域，其係環繞邏輯驅動器300之中間區域，其中邏輯驅動器300之中間區域係容置有標準商業化FPGA IC晶片200、NVMIC晶片250、專用控制及I/O晶片260、GPU晶片269a、CPU晶片269b、DSP晶片270、高速高頻寬的記憶體(HBM)IC晶片251、該IAC晶片402及DPIIC晶片410。每一個的標準商業化FPGA IC晶片200可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，每一個的DPIIC晶片410可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，每一個的NVMIC晶片250可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，專用控制及I/O晶片260可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，每一個的GPU晶片269a可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，CPU晶片269b可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，DSP晶片270可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，高速高頻寬的記憶體(HBM)IC晶片251可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265，。該IAC晶片402可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的專用I/O晶片265。對於標準商業化邏輯驅動器300，其專用控制及I/O晶片260用以控制每一專用控制及I/O晶片260與其CPU晶片269b、DSP晶片270、標準商業化FPGA IC晶片200、GPU晶片269a、NVM IC晶片250、IAC晶片402及HBM IC晶片251其中之一個之間的資料傳輸。
如第30圖所示，該標準商業化邏輯驅動器300在操作時，與每一DPIIC晶片410排列設置之第1A圖中的該6T SRAM單元398作為存取記憶體，以儲存來自於任一CPU晶片269b、DSP晶片270、專用控制及I/O晶片及I/O晶片260、標準商業化FPGA IC晶片200、GPU晶片269a、NVM IC晶片250、IAC晶片402及HBM IC晶片251所傳來的資料。
如第30圖所示，對於標準商業化邏輯驅動器300，每一AS IC晶片411可包括如第29圖中的調整區塊415，用以從一輸入電壓來調整一電源供應電壓，該輸入電壓例如是12,5,3.3或2.5伏特(volts)，調整為3.3,2.5,1.8,1.5,1.35,1.2,1.0,0,75或0.5伏特傳輸至每一CPU晶片269b、DSP晶片270、專用控制及I/O晶片260、標準商業化FPGA IC晶片200、GPU晶片269a、NVM IC晶片250、IAC晶片402及HBMIC晶片251，或者，不只提供一個AS IC晶片411在標準商業化邏輯驅動器300中，可提供複數個AS IC晶片411用於標準商業化邏輯驅動器300，每一AS IC晶片411可提供如第29圖及第30圖中AS IC晶片411相同的功能。
邏輯驅動器的交互連接線
第31A圖係為根據本申請案之實施例所繪示之在標準商業化邏輯驅動器中交互連接線形式之示意圖。如第31A圖所示，二方塊200係代表在如第30圖所繪示之標準商業化邏輯驅動器300中二不同群組之標準商業化FPGA IC晶片200，DPI IC晶片410係代表在如第30圖所繪示之標準商業化邏輯驅動器300中DPI IC晶片410之組合，方塊360係代表在如第30圖所繪示之標準商業化邏輯驅動器300中專用I/O晶片265、專用控制及I/O晶片260之組合。
請參見第30圖及第31A圖，對於標準商業化邏輯驅動器300，在該方塊360中之每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其中之一的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由在該方塊360中之一或多條晶片間交互連接線371之可編程交互連接線361耦接至其中之一DPI IC晶片410之小型I/O電路203，在該方塊360中之每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之不可編程交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之不可編程交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，在該方塊360中之每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之不可編程交互連接線364耦接至DPIIC晶片410的其中之一個的小型I/O電路203。
請參見第30圖及第31A圖，對於該標準商業化邏輯驅動器300，一或多條晶片間交互連接線371之可編程交互連接線361可耦接每一DPIC晶片410的小型I/O電路203至標準商業化FPGA IC晶片200的其中之一的小型I/O電路203，一或多條晶片間交互連接線371之可編程交互連接線361可耦接每一DPIC晶片410的小型I/O電路203至另一DPIC晶片410的小型I/O電路203。晶片間交互連接線371之一條(或多條)不可編程交互連接線364可耦接至每一該DPIIC晶片410之一個(或多個)小型I/O電路203至標準商業化FPGA IC晶片200的其中之一的小型I/O電路203；晶片間交互連接線371之一條(或多條)不可編程交互連接線364可耦接至每一該DPIIC晶片410之一個(或多個)小型I/O電路203至另一DPIIC晶片410之一個(或多個)小型I/O電路203。
請參見第30圖及第31A圖，對於該標準商業化邏輯驅動器300，每一個的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其他全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之不可編程交互連接線364耦接至另外的標準商業化FPGA IC晶片200之小型I/O電路203。
請參見第30圖及第31A圖，對於該標準商業化邏輯驅動器300，在方塊360中的專用控制及I/O晶片260之一個(或多個)小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至每一標準商業化FPGA IC晶片200之小型I/O電路203，在方塊360中的專用控制及I/O晶片260之一個(或多個)小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至DPIIC晶片410的一個(或多個)小型I/O電路203；在方塊360中的專用控制及I/O晶片之一個(或多個)小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之不可編程交互連接線364耦接至DPIIC晶片410的一個(或多個)小型I/O電路203；在方塊360中的專用控制及I/O晶片260之一個(或多個)大型I/O電路341可以經由一或多條晶片間(INTER-CHIP)交互連接線371之不可編程交互連接線364耦接至每一專用I/O晶片265的大型I/O電路341；在方塊360中的專用控制及I/O晶片260之一個(或多個)大型I/O電路341可以經由一或多條晶片間(INTER-CHIP)交互連接線371之不可編程交互連接線364可耦接至位在標準商業化邏輯驅動器300之外的外部電路271。
請參見第30圖及第31A圖，對於該標準商業化邏輯驅動器300，在方塊360中的每一專用I/O晶片265之一個(或多個)大型I/O電路341可以耦接至位在標準商業化邏輯驅動器300之外的外部電路271。
如第30圖及第31A圖所示，對於標準商業化邏輯驅動器300，每一該標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條不可編程交互連接線364從其非揮發性記憶體IC晶片250中重新加載該結果值或第一個編程碼至每一標準商業化FPGA IC晶片200的記憶體單元490中，因而該結果值或第一編程碼可被儲存或鎖在用於編程如第19圖、第20A圖至第20J圖中其中之一可編程邏輯單元2014的其中之一記憶體單元490。每一該標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條不可編程交互連接線364從\非揮發性記憶體IC晶片250中重新加載該第二個編程碼至每一該標準商業化FPGA IC晶片200之記憶體單元362，以編程如第15A圖至第15C圖、第16A圖、第16B圖及第21圖中所示的每一該標準商業化FPGA IC晶片200之通過/不通過開關292或可編程開關單元379，每一該DPIIC晶片410可從其非揮發性記憶體IC晶片250中重新加載該第三個編程碼至每一該DPIIC晶片410的記憶體單元362，因此該第三編程碼可被儲存或鎖在用於編程如第15A圖至第15C圖、第16A圖、第16B圖、第21圖及第28圖中DPIIC晶片410的通過/不通過開關292或可編程開關單元379的記憶體單元362。
因此，請參見第30圖及第31A圖，在一實施例中，標準商業化邏輯驅動器300的其中之一個的專用I/O晶片265之大型I/O電路341可以驅動來自標準商業化邏輯驅動器300之外的外部電路271之資料至其小型I/O電路203，該其中之一個的專用I/O晶片265之小型I/O電路203可以驅動該資料經由標準商業化邏輯驅動器300中的一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至標準商業化邏輯驅動器300的其中之一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該資料經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其可編程開關單元379，其可編程開關單元379可以將該資料由其晶片內交互連接線之第一個的可編程交互連接線361通過至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該資料經由標準商業化邏輯驅動器300的一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至標準商業化邏輯驅動器300的其中之一個的標準商業化FPGA IC晶片200之小型I/O 電路203。針對該其中之一個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該資料經由如第27A圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361傳送至其可編程開關單元379，其可編程開關單元379可將該資料經由其晶片內交互連接線502之第一組之可編程交互連接線361通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以與其可編程邏輯單元(LC)2014(如第19圖及第20A圖至第20H圖中所示)的其中之一個之第一輸入組的一資料輸入相關聯。
請參見第30圖及第31A圖，在另一實施例中，標準商業化邏輯驅動器300中的第一個的標準商業化FPGA IC晶片200之可編程邏輯單元(LC)2014(如第19圖及第20A圖至第20J圖所示)具有資料輸出，以通過其晶片內交互連接線502之第一組之可編程交互連接線361可以傳送至其可編程開關單元379，其可編程開關單元379可通過其中之一可編程邏輯單元(LC)2014的其中之一的該資料輸出，經由其晶片內交互連接線502之第一組之可編程交互連接線361通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該編程邏輯單元(LC)2014的資料輸出經由標準商業化邏輯驅動器300中的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361，傳輸至標準商業化邏輯驅動器300中的其中之一DPIIC晶片410的該小型I/O電路203的第一個，針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其可編程開關單元379的其中之一個，其可編程開關單元379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361通過至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由標準商業化邏輯驅動器300的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至標準商業化邏輯驅動器300之第二個的標準商業化FPGA IC晶片200之小型I/O電路203。針對第二個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由晶片內交互連接線502之第一組之可編程交互連接線361傳送至其可編程開關單元379，其可編程開關單元379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線502之第一組之可編程交互連接線361及通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以與其可編 程邏輯單元(LC)2014(如第19圖及第20A圖至第20H圖中所示)的其中之一個之輸入資料組的一資料輸入相關聯。
請參見第30圖及第31A圖，在另一實施例中，標準商業化邏輯驅動器300之標準商業化FPGA IC晶片200之可編程邏輯單元(LC)2014(如第19圖及第20A圖至第20J圖中所示)具有一資料輸出，以經由其晶片內交互連接線502之第一組之可編程交互連接線361通過傳送至其可編程開關單元379，其可編程開關單元379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線502之第一組之可編程交互連接線361通過資料至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由該標準商業化FPGA IC晶片的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送資料至該標準商業化FPGA IC晶片200的其中之一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其可編程開關單元379，其可編程開關單元379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行資料傳送，以傳送資料至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由該標準商業化FPGA IC晶片200的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中之一個的專用I/O晶片265之小型I/O電路203。針對該其中之一個的專用I/O晶片265，其小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出傳送至其大型I/O電路341，以傳送至位在標準商業化邏輯驅動器300之外的外部電路271。
請參見第30圖及第31A圖，標準商業化邏輯驅動器300之外部電路271不被允許從在該標準商業化邏輯驅動器300中任一NVM IC晶片250及DPIIC晶片410重新加載該結果值及第一、第二及第三編程碼，或者是，標準商業化邏輯驅動器300之外部電路271也可被允許從在該標準商業化邏輯驅動器300中任一NVM IC晶片250重新加載該結果值及第一、第二及第三編程碼。
第31B圖為本發明實施例中在一標準商業化邏輯驅動器中交互連接線線的方塊示意圖，如第31B圖所示，對於如第30圖中的標準商業化邏輯驅動器300，每一專用I/O晶片265及控制及I/O晶片260可包括如第18B圖中的一第一組小型I/O電路203，每一個小型I/O電路203的節點381經由晶片內交互連接線371(意即是可編程或不可編程交互連接線361或364)耦接至其中之一FPGA IC晶片200的其中之一第一組小型I/O電路203的節點381，及每一小型I/O電路203的節點381經由晶片內交互連接線371(意即是可編程或不可編程交互連接線361或364)耦接至其中之一NVM IC晶片250其中之一第一組小型I/O電路203的節點381，該其中之一FPG日IC晶片200可包括如第18B圖中的一第二組小型I/O電路203，每一小型I/O電路203的節點381經由晶片內交互連接線371(意即是可編程或不可編程交互連接線361或364)耦接至其中之一NVM IC晶片250其中之一第二組小型I/O電路203的節點381，每一該專用I/O晶片265及控制及I/O晶片260可包括：(1)如第18A圖中的第一組大型I/O電路341，其節點381經由可編程或不可編程交互連接線361或364的其中之一個耦接至用於於一個或多個SATA連接埠521之第36A圖至第44圖中的其中之一金屬凸塊或金屬柱570、金屬接墊583或銲錫球538，及耦接至其中之一該NVM IC晶片250中的其中之一大型I/O電路341之節點281，(2)一第二組大型I/O電路341，其具有節點281經由可編程或不可編程交互連接線361或364的其中之一個耦接至用於於一個或多個通用串行總線(universal serial bus(USB))連接埠522之金屬凸塊或金屬柱570或金屬接墊583，(3)一第三組大型I/O電路341，其具有節點281經由可編程或不可編程交互連接線361或364的其中之一個耦接至用於於一個或多個串行器/解串器(serializer/deserializer(SerDes))連接埠523之金屬凸塊或金屬柱570或金屬接墊583，(4)一第四組大型I/O電路341，其具有節點281經由可編程或不可編程交互連接線361或364的其中之一個耦接至用於於一個或多個寬I/O(serializer/deserializer(SerDes))連接埠523之金屬凸塊或金屬柱570或金屬接墊583，(5)一第五組大型I/O電路341，其具有節點281經由可編程或不可編程交互連接線361或364的其中之一個耦接至用於一個或多個PCIe(peripheral component interconnect express)連接埠523之金屬凸塊或金屬柱570或金屬接墊583，(6)一第六組大型I/O電路341，其具有節點281經由可編程或不可編程交互連接線361或364的其中之一個耦接至用於一個或多個無線連接埠(wireless ports)526之金屬凸塊或金屬柱570或金屬接墊583，及(7)一第七組大型I/O電路341，其具有節點281經由可編程或不可編程交互連接線361或364的其中之一個耦接至用於一個或多個IEEE 1394連接埠527之金屬凸塊或金屬柱570或金屬接墊583。
第32圖為本發明實施例中依據一個(或多個)標準商業化FPGA IC晶片和HBM記憶體IC晶片所建構的一可擴展邏輯結構的複數資料匯流排及一個(或多個)標準商業化FPGA IC晶片的複數控制匯流排，參照第27A圖、第30圖及第32圖，標準商業化邏輯驅動器300可以設置有多個控制匯流排416，每個控制匯流排由其晶片間交互連接線371的多個可編程交互連接線361或其晶片間交互連接線371的多個不可編程交互連接線364構成。
例如，在如第27A圖所示的排列設置中，對於標準商業化邏輯驅動器300，其控制匯流排416之一可以將其所有標準商業化FPGA IC晶片200的IS1連接墊231彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的IS2連接墊231彼此耦接。另一個控制匯流排416可以將其所有標準商業化FPGA IC晶片200的IS3連接墊231彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的IS4連接墊231彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS1連接墊232彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS2連接墊232彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS3連接墊232彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS4連接墊232彼此耦接。
參照第27A圖、第30圖圖和第32圖，標準商業化邏輯驅動器300可以設置有多個晶片致能(CE)線417，每條線由其晶片間交互連接線371的一個(或多個)可編程交互連接線361或一個(或多個)晶片間交互連接線371的不可編程交互連接線364耦接至其標準商業化FPGA IC晶片200之一的晶片致能(CE)連接墊209。
此外，參照第27A圖、第30圖及第32圖，標準商業化邏輯驅動器300可以設置有一組資料匯流排(data buses)315，以用於可擴展的交互連接線結構中。在這種情況下，對於標準商業化邏輯驅動器300，其資料匯流排(data buses)315的組/集合中可以包括四個資料匯流排(data buses)子集或資料匯流排(data buses)(例如是315A,315B,315C及315D)，每個都耦接至或與每一標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 1,I/O Port 2,I/O Port 3及I/O Port 4)的其中之一相關聯及每一HBM IC晶片251的複數I/O連接埠中的第一個，資料匯流排(data buses)315A耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠1)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的一個；資料匯流排(data buses)315B耦接至及與每 個標準商業化FPGA的I/O連接埠377(例如I/O連接埠2)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的第二個；資料匯流排(data buses)315C耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠3)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的第三個；資料匯流排(data buses)315D耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠4)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的第四個；四個資料匯流排(data buses)(例如315A、315B、315C和315D)中的每條資料匯流排(data buses)都可以提供其位元寬度範圍為4到256(例如是64)的資料傳輸。在這種情況下，對於標準的商業化邏輯驅動器300，其四個資料匯流排(data buses)(例如315A、315B、315C和315D)中的每一個資料匯流排(data buses)可以由多個資料路徑組成，其平行排列的數量為64個資料路徑，分別耦接至每一標準的商業化FPGA IC晶片200的I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的其中之一個之I/O連接墊372(其具有平行排列的64個I/O連接墊372)，其中其四個資料匯流排(data buses)(例如315A、315B、315C和315D)中的每個資料匯流排(data buses)的每個資料路徑可以由其晶片間交互連接線371的多個可編程交互連接線361或由晶片間交互連接線371的多個不可編程交互連接線364構成。
此外，參照第27A圖、第30圖及第32圖，對於標準商業化邏輯驅動器300，其每個資料匯流排(data buses)315可以傳輸用於其每個標準商業化FPGA IC晶片200和每個其HBM記憶體(HBM)IC晶片251的資料(僅一個如第32圖所示)。例如，在第五時脈週期中，對於標準商業化邏輯驅動器300，可以根據第一個標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇而啟用，以通過第一個標準商業化FPGA IC晶片200的輸入操作的資料，及第二個標準商業化FPGA IC晶片200可依據第二個標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇而啟用，以通過第二個標準商業化FPGA IC晶片200的輸出操作的資料。對於標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以激活與其輸入選擇(IS)連接墊231(即是IS1、IS2、IS3及IS4連接墊)之邏輯準位相關聯的I/O連接埠377(即I/O連接埠1)的小型I/O電路203之小型接收器375，及使所選擇的I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型驅動器禁用，其係依據輸出選擇I/O連接墊232(即是OS1,OS2,OS3及OS4連接墊)的邏輯準位而禁用；對於標準商業化邏輯驅動器300的第二個標準商業化FPGA IC晶片200，同一I/O連接埠(例如為I/O連接埠1)可以從 其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以依據其輸出選擇(OS)連接墊228(即OS1、OS2、OS3、OS4連接墊)的邏輯準位來選擇，以啟用其選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型驅動器374，以及依據其輸入選擇(IS)連接墊231(即是IS1、IS2、IS3及IS4連接墊)的邏輯準位將選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375禁用。進而，在第五時脈週期中，對於標準商業化邏輯驅動器300，其第二標準商業化FPGA IC晶片200的所選I/O連接埠(例如，I/O連接埠1)，可以具有小的驅動器374來驅動或傳輸與其第二標準商業化FPGA IC晶片200的一個可編程邏輯單元(LC)2014的資料輸出相關聯的第一資料，例如，或將其傳輸到其315A的第一邏輯數據。它的標準商業化FPGA IC晶片200中的第一個的選定I/O連接埠(例如I/O連接埠1)的資料匯流排(data buses)315和小型接收器375可以接收與資料輸入的資料相關聯的第一資料。從其資料匯流排(data buses)315的第一個(例如315A)中輸入其標準商業化FPGA IC晶片200的第一個的可編程邏輯單元(LC)2014中的一個的資料集。資料匯流排(data buses)315的第一個匯流排(即是315A)可以具有各自的資料路徑。將其標準商業化FPGA IC晶片200的第二個選擇的I/O連接埠(例如I/O連接埠1)連接到例如第一個標準商業化FPGA IC晶片200選擇的I/O連接埠(即I/O連接埠1)的小型I/O電路203之一的小型接收器375。
此外，參照第27A圖、第30圖及第32圖，在第五時脈週期中，對於標準商業化邏輯驅動器300，可以根據在第3A圖的晶片致能連接墊209處的邏輯準位(level)來選擇其第三標準商業化FPGA IC晶片200。其第三標準商業化FPGA IC晶片200的第三者將能夠傳輸資料，以用於第三標準商業化FPGA IC晶片200的輸入操作。對於標準商業化邏輯驅動器300的第三標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠(即I/O連接埠1)，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377(例如I/O連接埠1)，根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在第五時脈週期中，對於標準商業化邏輯驅動器300，其標準商業化FPGA IC晶片200中的第三者的所選I/O連接埠(例如，I/O連接埠1)的小型接收器375可以從例如第一標準FPGA晶片200的第三標準FPGA晶片200的第三可編程邏輯單元(LC)2014的一個的可編程邏輯單元(LC)2014中的一個的輸入資料 組的資料輸入中接收第一資料，例如資料匯流排(data buses)315的第一個，例如315A。其資料匯流排(data buses)315的第一個，例如315A，可以具有資料路徑，每個資料路徑耦接至所選I/O的一個小型I/O電路203的小型接收器375。其第三標準商業化FPGA IC晶片200的連接埠，例如I/O連接埠1。對於標準商業化邏輯驅動器300的其他標準商業化FPGA IC晶片200的其他連接埠，小型驅動器和接收器374和375 I/O連接埠377的每個小型I/O電路203中的每個耦接至其資料匯流排(data buses)315中的第一個，例如315A的I/O連接埠1可以被禁用和禁止。對於標準商業化邏輯驅動器300的所有HBM記憶體(HBM)IC晶片251、耦接至標準商業化邏輯驅動器300的的資料匯流排(data buses)315中的第一個(例如315A)的I/O連接埠(即第一I/O連接埠)之每一小型I/O電路203的小型驅動器和接收器374和375可被禁用和禁止。
此外，參照第27A圖、第30圖及第32圖，在第五時脈週期中，對於標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以使能I/O連接埠2的小型驅動器374。例如，其所選I/O連接埠377的小型I/O電路203根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)，I/O連接埠2禁止其小型I/O電路203的小型接收器375選擇的I/O連接埠377，例如I/O連接埠2，根據其輸入選擇(IS)連接墊231的邏輯準位(level)，例如IS1、IS2、IS3和IS4連接墊；對於第二個標準商業化FPGA IC晶片200，它具有相同的I/O連接埠，例如可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以激活I/O連接埠2的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠2，根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)上的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠2，根據其輸出選擇(OS)連接墊232(例如OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在第五時脈週期中，對於標準商業化邏輯驅動器300，其標準商業化FPGA IC晶片200中的第一個的所選I/O連接埠，例如，I/O連接埠2，可以具有小的驅動器374來驅動或傳輸與其標準商業化FPGA IC晶片中第一個晶片200的該可編程邏輯單元(LC)2014的該一個的資料輸出相關聯的附加數據，例如，傳輸給第二個，例如315B。它的標準商業化FPGA IC晶片200的第二個其選定的I/O連接埠(例如I/O連接埠2)的資料匯流排(data buses)315和小型接收器375可以接收與資料輸入相關聯的附加數據。其第二標準商業化FPGA IC晶片200的該可編程邏輯單元(LC)2014中的一個的輸入資料組，例如來自其資料匯流 排(data buses)315的第二個，例如315B。第二個例如，其資料匯流排(data buses)315的315B，可以具有資料路徑，每個資料路徑耦接小型驅動器之一的小型驅動器374。選定的I/O連接埠(例如，其標準商業化FPGA IC晶片200的第一個)的I/O連接埠203的I/O電路203到I/O電路的一個小型I/O電路203的小型接收器375選擇其第二標準商業化FPGA IC晶片200的I/O連接埠，例如I/O連接埠2。例如，其第一標準商業化FPGA IC的可編程邏輯單元(LC)2014中的一個IC晶片200可以被編程為執行用於乘法的邏輯運算。
此外，參照第27A圖、第30圖及第32圖，在第二時脈週期中，對於標準商業化邏輯驅動器300，可以根據在第3A圖的晶片致能連接墊209處的邏輯準位(level)來選擇其標準商業化FPGA IC晶片200中的第一個。其第一標準商業化FPGA IC晶片200中的第一個被啟用以傳輸資料，以用於其第一標準商業化FPGA IC晶片200中的第一個的輸入操作。，對於標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377中選擇I/O連接埠1(例如，I/O連接埠1)、I/O連接埠2、I/O連接埠3和I/O連接埠4，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠1，根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。此外，在第六時脈週期中，對於標準商業化邏輯驅動器300，可以選擇其HBM記憶體(HBM)IC晶片中的第一個使它能夠傳輸資料以用於其高準位(level)記憶體中的第一個的輸出操作。帶寬記憶體(HBM)IC晶片251。對於標準商業化邏輯驅動器300的第一個HBM記憶體(HBM)IC晶片251，可以從其I/O連接埠中選擇其第一I/O連接埠，例如，第一，第二，第三和第四I/O連接埠，以啟用其所選I/O連接埠的小型I/O電路203的小型驅動器374，例如根據其I/O連接埠選擇連接墊處的邏輯準位(level)，第一I/O連接埠被禁止，並禁止其所選擇的I/O連接埠的小型I/O電路203的小型接收器375，例如第一I/O連接埠。根據其I/O連接埠選擇板上的邏輯準位(level)，第一個I/O連接埠。進而，在第六時脈週期中，對於標準商業化邏輯驅動器300，其HBM記憶體(HBM)IC晶片251中的第一個的選定I/O連接埠(例如，第一I/O連接埠)可以具有小型驅動器374驅動第二資料或將第二資料傳輸到其資料匯流排(data buses)315的第一個，例如315A，以及選定的I/O連接埠(例如，第一個)的I/O連接埠1的小型接收器375。其標準商業化FPGA IC晶片200可以接收第二資料，該第二資料與其標準商業化FPGA IC晶片200的第一個的該可編程邏輯單 元(LC)2014的輸入資料組的資料輸入相關聯，以便例如，從其資料匯流排(data buses)315的第一個，例如315A開始。例如，其資料匯流排(data buses)315的第一個，例如315A，可以具有每個耦接小型I/O電路之一的小型驅動器374的資料路徑。選定的I/O連接埠203的第一個HBM記憶體(HBM)IC晶片251的第一個I/O連接埠到一個的小型接收器375所選I/O連接埠(例如其標準商業化FPGA IC晶片200的第一個)的I/O連接埠1的小型I/O電路203中的一部分。
此外，如第27A圖、第30圖及第32圖所示，在第六時脈週期中，對於標準商業化邏輯驅動器300，可以根據在第3A圖的晶片致能連接墊209處的邏輯準位(level)來選擇其第二標準商業化FPGA IC晶片200。其第二標準商業化FPGA IC晶片200中的第二個被啟用以傳輸資料以用於其第三標準商業化FPGA IC晶片200中的一個的輸入操作。對於標準商業化邏輯驅動器300的第二個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377中選擇I/O連接埠1(例如，I/O連接埠1)、I/O連接埠2、I/O連接埠3和I/O連接埠4，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠1，根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在第六時脈週期中，對於標準商業化邏輯驅動器300，其第二標準商業化FPGA IC晶片200的所選I/O連接埠(例如，I/O連接埠1)的小型接收器375可以從例如第一標準FPGA晶片200的第二個標準邏輯FPGA晶片200接收與第二個可編程邏輯單元(LC)2014的該輸入邏輯集的輸入資料組的資料輸入相關聯的第二資料，例如，其資料匯流排(data buses)315的315A。其資料匯流排(data buses)315的第一個，例如315A，可以具有資料路徑，每個資料路徑耦接至所選I/O的一個小型I/O電路203的小型接收器375。其標準商業化FPGA IC晶片200的第二個的O連接埠，例如I/O連接埠1。對於標準商業化邏輯驅動器300的其他標準商業化FPGA IC晶片200的其他連接埠，小型驅動器和接收器374和I/O連接埠377的每個小型I/O電路203的375，例如可以禁用和禁止耦接至標準商業化邏輯驅動器300的資料匯流排(data buses)315中的第一個，例如315A的I/O連接埠1。對於標準商業化邏輯驅動器300的其它的HBM記憶體(HBM)IC晶片251、耦接至標準商業化邏輯驅動器300的的資料匯流排(data buses)315中的第一個(例如315A)的I/O連接埠(即第一I/O連接埠)之每一小型I/O電路203的小型驅動器和接收器374和375可被禁用和禁止。
此外，參照第27A圖、第30圖及第32圖，在第七時脈週期中，對於標準商業化邏輯驅動器300，可以根據在第3A圖的晶片致能連接墊209處的邏輯準位(level)來選擇其標準商業化FPGA IC晶片200中的第一個。其第一標準商業化FPGA IC晶片200中的第一個被啟用以傳輸用於其第一標準商業化FPGA IC晶片200中的第一個的輸出操作的資料。對於標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠1，以啟用I/O連接埠1的小型驅動器374。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)處的邏輯準位(level)，並禁止其小型I/O電路203的小型接收器375選擇的I/O連接埠377，例如I/O連接埠1，根據其輸入選擇(IS)連接墊231的邏輯準位(level)，例如IS1、IS2、IS3和IS4連接墊。此外，在第七時脈週期中，對於標準商業化邏輯驅動器300，可以選擇其HBM記憶體(HBM)IC晶片中的第一個251以使其能夠傳輸資料以用於其高準位(level)記憶體中的第一個的輸入操作。帶寬記憶體(HBM)IC晶片251。對於標準商業化邏輯驅動器300的第一個HBM記憶體(HBM)IC晶片251，可以從其I/O連接埠中選擇其第一I/O連接埠，例如，第一，第二，第三和第四I/O連接埠，以激活其選擇的I/O連接埠的小型I/O電路203的小型接收器375，例如根據其I/O連接埠選擇連接墊處的邏輯準位(level)，第一I/O連接埠被禁用，並且禁用其所選擇的I/O連接埠的小型I/O電路203的小型驅動器374，例如第一I/O連接埠。根據其I/O連接埠選擇板上的邏輯準位(level)，第一個I/O連接埠。進而，在第七時脈週期中，對於標準商業化邏輯驅動器300，其HBM記憶體(HBM)IC晶片251中的第一個的所選I/O連接埠(例如，第一I/O連接埠)可以具有小型接收器375從其資料匯流排(data buses)315的第一個(例如315A)和其標準的第一個中的選定I/O連接埠(例如I/O連接埠1)的小型驅動器374接收第三資料商業化FPGA IC晶片200可以將與其標準商業化FPGA IC晶片200的第一個的可編程邏輯單元(LC)2014的該一個輸出的資料輸出相關聯的第三資料驅動或傳輸給例如第一個，例如，其資料匯流排(data buses)315的315A。其資料匯流排(data buses)315的第一個，例如315A，可以具有資料路徑，每個資料路徑耦接選定I/O的一個小型I/O電路203的小型驅動器374。其標準商業化FPGA IC晶片200的第一個的連接埠(例如I/O連接埠1)連接到該設備的一個小型I/O電路203的小型接收器375。它的HBM記憶體(HBM)IC晶片251中的第一個選擇的I/O連接埠，例如第一個I/O連接埠。
此外，參照第27A圖、第30圖圖和第32圖，在第七時脈週期中，對於標準商業化邏輯驅動器300，可以根據在第3A圖的晶片致能連接墊209處的邏輯準位(level)來選擇其第二標準商業化FPGA IC晶片200。其第二標準商業化FPGA IC晶片200中的第二個被啟用以傳輸資料以用於其第二標準商業化FPGA IC晶片200中的第二個輸入操作。對於標準商業化邏輯驅動器300的第二個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377中選擇I/O連接埠1(例如，I/O連接埠1)、I/O連接埠2、I/O連接埠3和I/O連接埠4，以激活I/O連接埠1的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠1根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠1，根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在第七時脈週期中，對於標準商業化邏輯驅動器300，其第二標準商業化FPGA IC晶片200的所選I/O連接埠(例如，I/O連接埠1)的小型接收器375可以從例如第一標準FPGA晶片200的第二個標準邏輯FPGA晶片200接收與該一個可編程邏輯單元(LC)2014的該輸入邏輯集的輸入資料組的資料輸入相關聯的第三資料，例如，其資料匯流排(data buses)315的315A。其資料匯流排(data buses)315的第一個，例如315A，可以具有資料路徑，每個資料路徑耦接至所選I/O的一個小型I/O電路203的小型接收器375。其標準商業化FPGA IC晶片200的第二個的O連接埠，例如I/O連接埠1。對於標準商業化邏輯驅動器300的其他標準商業化FPGA IC晶片200的其他連接埠，小型驅動器和接收器374和I/O連接埠377的每個小型I/O電路203的375，例如耦接至其資料匯流排(data buses)315中的第一個，例如315A的I/O連接埠1可以被禁用和禁止。對於標準商業化邏輯驅動器300的其它的HBM記憶體(HBM)IC晶片251、耦接至標準商業化邏輯驅動器300的的資料匯流排(data buses)315中的第一個(例如315A)的I/O連接埠(即第一I/O連接埠)之每一小型I/O電路203的小型驅動器和接收器374和375可被禁用和禁止。
此外，如第27A圖、第30圖及第32圖所示，在第八時脈週期中，對於標準商業化邏輯驅動器300，可以選擇其HBM記憶體(HBM)IC晶片251中的第一個使其能夠傳輸資料以用於輸入操作。其第一HBM記憶體(HBM)IC晶片251。對於標準商業化邏輯驅動器300的第一HBM記憶體(HBM)IC晶片251，可以從其I中選擇其第一I/O連接埠。/O連接埠，例如第一，第二，第三和第四I/O連接埠，以激活其選定I/O連接埠(例如，小型I/O電路203)的小型接收器375。根據其I/O連接埠選擇連接墊處的邏輯準位(level)，第一I/O連接埠被禁用，並且禁用其 所選擇的I/O連接埠的小型I/O電路203的小型驅動器374，例如第一I/O連接埠。根據其I/O連接埠選擇板上的邏輯準位(level)，第一個I/O連接埠。此外，在第八時脈週期中，對於標準商業化邏輯驅動器300，可以選擇其HBM記憶體(HBM)IC晶片中的第二晶片251以使其能夠傳輸資料以用於其高邏輯記憶體中的第二高晶片的輸出操作。帶寬記憶體(HBM)IC晶片251。對於標準商業化邏輯驅動器300的第二個HBM記憶體(HBM)IC晶片251，可以從其I/O連接埠中選擇其第一I/O連接埠，例如，第一，第二，第三和第四I/O連接埠，以啟用其所選I/O連接埠的小型I/O電路203的小型驅動器374，例如根據其I/O連接埠選擇連接墊處的邏輯準位(level)，第一I/O連接埠被禁止，並禁止其所選擇的I/O連接埠的小型I/O電路203的小型接收器375，例如第一I/O連接埠。根據其I/O連接埠選擇板上的邏輯準位(level)，第一個I/O連接埠。進而，在第八時脈週期中，對於標準商業化邏輯驅動器300，其HBM記憶體(HBM)IC晶片251中的第一個的選定I/O連接埠(例如，第一I/O連接埠)可以具有較小的接收器375從其資料匯流排(data buses)315的第一個，例如315A和其HBM記憶體(HBM)IC晶片中的第二個選擇的I/O連接埠，例如第一I/O連接埠，接收第四數據251可以具有小的驅動器374，以驅動將第四數據傳輸到其資料匯流排(data buses)315的第一個，例如315A。其資料匯流排(data buses)315的第一個數據，例如315A，可以具有各自耦接數據的資料路徑。選定的I/O連接埠的第二個HBM記憶體(HBM)IC晶片251的選定I/O連接埠(例如，第一I/O連接埠)的小型I/O電路203的小型驅動器374到小型接收器375所選I/O連接埠(例如，其HBM記憶體(HBM)IC晶片中的第一個)的I/O連接埠的一個小型I/O電路203(例如，第一I/O連接埠)。對於所有標準commod標準商業化邏輯驅動器300的FPGA IC晶片200，它們的I/O連接埠377的每個小型I/O電路203的小型驅動器和接收器374和375，例如：耦接至其資料匯流排(data buses)315中的第一個，例如315A的I/O連接埠1可以被禁用和禁止。對於標準商業化邏輯驅動器300的其它的HBM記憶體(HBM)IC晶片251、耦接至標準商業化邏輯驅動器300的的資料匯流排(data buses)315中的第一個(例如315A)的I/O連接埠(即第一I/O連接埠)之每一小型I/O電路203的小型驅動器和接收器374和375可被禁用和禁止。
在標準商業化FPGA IC晶片中操作架構
第33A圖至第33C圖為本發明實施例中為用於標準商業化FPGA IC晶片之編程及操作的各種結構之方塊示意圖，如第33A圖至第33C圖所示，在第30圖中之標準商業化邏輯驅動器300的其中之一非揮發性記憶體IC晶片250可包括三個非揮發性記憶體方塊，其每一個係由複數非揮發性記憶體單元排列成一矩陣所組成，對於標準商業化邏輯驅動器300，該其中 之一該非揮發性記憶體IC晶片250中三個非揮發性記憶體方塊中的第一個中的非揮發性記憶體單元(意即是CPM單元)用以儲存或保存如第19圖及第20A圖至第20J圖中查找表(LUT)210的原始的結果值或編程碼之加密CPM資料，以及如第15A圖至第15C圖、第16A圖、第16B圖及第21圖中的可編程開關單元258或379之原始編程碼，該其中之一該非揮發性記憶體IC晶片250中三個非揮發性記憶體方塊中的第二個中的非揮發性記憶體單元(意即是CPM單元)，用以儲存或保存如第19圖及第20A圖至第20J圖中查找表(LUT)210的立即-預先自我配置結果值(immediately-previously self-configured resulting values)或編程碼，以及儲存或保存第15A圖至第15C圖、第16A圖、第16B圖及第21圖中用於可編程開關單元258或379的立即-預先自我配置編程碼；該其中之一該非揮發性記憶體IC晶片250中三個非揮發性記憶體方塊中的第三個中的非揮發性記憶體單元(意即是CPM單元)，用以儲存或保存如第19圖及第20A圖至第20J圖中查找表(LUT)210的現有自我配置結果值(immediately-previously self-configured resulting values)或編程碼，以及儲存或保存第15A圖至第15C圖、第16A圖、第16B圖及第21圖中用於可編程開關單元258或379的現有自我配置編程碼。
如第33A圖用於解釋第30圖中所揭露的第一方面，對於在第30圖中之標準商業化邏輯驅動器300的其中之一該NVM IC晶片250，用於查找表(LUT)210之原始的、立即-預先自我配置或現有自我配置結果值或編程碼的其中之一個的加密CPM資料，及儲存在三個非揮發性記憶體單元中的其中之一個中用於可編程開關單元258或379的原始的、立即-預先自我配置或現有自我配置編程碼可從一大型I/O電路341的大型驅動器274通過至標準商業化邏輯驅動器300中的其中之一AS IC晶片411之一I/O緩衝區塊479中的一大型I/O電路341之大型接收器275，對於該其中之一AS IC晶片411，在I/O緩衝器區塊479中的一大型I/O電路341之大型接收器275的資料輸出L_Data_in，其係與用於查找表(LUT)210之原始的、立即-預先自我配置或現有自我配置結果值或編程碼的其中之一個之加密CPM資料相關聯，及與用於可編程開關單元258或379的原始的、立即-預先自我配置或現有自我配置編程碼之加密CPM資料相關聯，該資料輸出L_Data_in可經由其密碼區塊517加密作為用於查找表(LUT)210之原始的、立即-預先自我配置或現有自我配置結果值或編程碼的其中之一個以及用於可編程開關單元258或379的原始的、立即-預先自我配置或現有自我配置編程碼的解密CPM資料，用於查找表(LUT)210之原始的、立即-預先自我配置或現有自我配置結果值或編程碼的其中之一個以及用於可編程開關單元258或379的原始的、立即-預先自我配置或現有自我配置編程碼的解密CPM資料可從在其 I/O緩衝器481中的一小型I/O電路203之小型驅動器374傳輸至標準商業化邏輯驅動器300中的其中之一FPGA IC晶片200之一I/O緩衝區塊469中的一小型I/O電路203之小型接收器375。因此，對於其中之一該標準商業化FPGA IC晶片200，在第19圖中其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490或在第15A圖至第15C圖、第16A圖、第16B圖及第21圖中其中之一可編程開關單元258或379的其中之一第一型記憶體單元362可依據解密CPM資料被編程或配置。
如第33B圖用於解釋第30圖中所揭露的第三方面，對於在第30圖中之標準商業化邏輯驅動器300的其中之一該NVM IC晶片250，用於查找表(LUT)210之原始的、立即-預先自我配置或現有自我配置結果值或編程碼的其中之一個的加密CPM資料，及儲存在三個非揮發性記憶體單元中的其中之一個中用於可編程開關單元258或379的原始的、立即-預先自我配置或現有自我配置編程碼可從一大型I/O電路341的大型驅動器274通過至標準商業化邏輯驅動器300中的其中之一FPGA IC晶片200之一I/O緩衝區塊469中的一大型I/O電路341之大型接收器275，對於該其中之一FPGA IC晶片200，在I/O緩衝器區塊469中的一大型I/O電路341之大型接收器275的資料輸出L_Data_in，其係與用於查找表(LUT)210之原始的、立即-預先自我配置或現有自我配置結果值或編程碼的其中之一個之加密CPM資料相關聯，及與用於可編程開關單元258或379的原始的、立即-預先自我配置或現有自我配置編程碼之加密CPM資料相關聯，該資料輸出L_Data_in可經由其密碼區塊517加密作為用於查找表(LUT)210之原始的、立即-預先自我配置或現有自我配置結果值或編程碼的其中之一個以及用於可編程開關單元258或379的原始的、立即-預先自我配置或現有自我配置編程碼的解密CPM資料。因此，對於其中之一該標準商業化FPGA IC晶片200，在第19圖中其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490或在第15A圖至第15C圖、第16A圖、第16B圖及第21圖中其中之一可編程開關單元258或379的其中之一第一型記憶體單元362可依據解密CPM資料被編程或配置。
如第33C圖用於解釋第30圖中所揭露的第五方面，對於在第30圖中之標準商業化邏輯驅動器300的其中之一該NVM IC晶片250，用於查找表(LUT)210之原始的、立即-預先自我配置或現有自我配置結果值或編程碼的其中之一個的加密CPM資料，及儲存在三個非揮發性記憶體單元中的其中之一個中用於可編程開關單元258或379的原始的、立即-預先自我配置或現有自我配置編程碼可經由其密碼區塊517加密作為用於查找表(LUT)210之原始的、立即-預先自我配置或現有自我配置結果值或編程碼的其中之一個以及用於可編程開關單元258或 379的原始的、立即-預先自我配置或現有自我配置編程碼的解密CPM資料，I/O緩衝器482中的一大型I/O電路341之大型驅動器274具有資料輸入L_data_out(與解密CPM資料相關聯)，傳輸至標準商業化邏輯驅動器300中的其中之一FPGA IC晶片200之一I/O緩衝區塊469中的一大型I/O電路341之大型接收器275。因此，對於其中之一該FPGA IC晶片200，在第19圖中其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490或在第15A圖至第15C圖、第16A圖、第16B圖及第21圖中其中之一可編程開關單元258或379的其中之一第一型記憶體單元362可依據解密CPM資料被編程或配置。
如第33A圖至第33C圖所示，對於在第30圖中的標準商業化邏輯驅動器300，位在標準商業化FPGA IC晶片200之外部電路475的複數資料資訊記憶體(data information memory,DIM)單元(例如是SRAM或其中之一HBM IC晶片251的DRAM單元)可通過一DIM流(stream)，此DIM流與其中之一標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之多工器211的第一輸入資料組相關聯，此DIM流可經由在第18B圖中其中之一標準商業化FPGA IC晶片200的一或多個小型I/O電路203，其可定義在第18B圖中其中之一標準商業化FPGA IC晶片200的一I/O緩衝區塊471中，標準商業化FPGA IC晶片200之外部電路475的複數資料資訊記憶體(data information memory,DIM)單元(例如是SRAM或其中之一HBM IC晶片251的DRAM單元)可接收一DIM流，此DIM流與其中之一標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之多工器211的資料輸出相關聯，此DIM流可經由在第18B圖中其中之一標準商業化FPGA IC晶片200的一或多個小型I/O電路203，其中之一標準商業化FPGA IC晶片200的其中之一可編程開關單元379可通過用於邏輯閘或邏輯操作的一資料輸入的一DIM流，例如是其中之一標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料組之資料輸入，其與來自其標準商業化FPGA IC晶片200外部的電路475的DIM單元的資料相關聯，例如是SRAM或其中之一HBM IC晶片251的DRAM單元，此DIM流可經由在第18B圖中其中之一標準商業化FPGA IC晶片200的一或多個小型I/O電路203，其中之一標準商業化FPGA IC晶片200的其中之一可編程開關單元379可通過用於邏輯閘或邏輯操作的一資料輸入之一DIM流，其與來自其標準商業化FPGA IC晶片200外部的電路475的DIM單元的資料相關聯，例如是SRAM或其中之一HBM IC晶片251的DRAM單元，此DIM流可經由在第18B圖中其中之一標準商業化FPGA IC晶片200的一或多個小型I/O電路203。
如第33A圖至第33C圖所示，對於在第30圖中的標準商業化邏輯驅動器300，儲存或保存在其中之一HBM IC晶片251的SRAM或DRAM單元(意即是DIM單元)用於DIM流的資料可備份或儲存在其中之一NVM IC晶片250或是位在標準商業化邏輯驅動器300以外的外部電路中，因此當標準商業化邏輯驅動器300可斷電，儲存在標準商業化邏輯驅動器300中的其中之一NVM IC晶片250中的DIM流之資料可以被保存。
在第30圖中之第一型至第四型標準商業化邏輯驅動器300的每一個標準商業化邏輯驅動器300之每一操作模組190的每一標準商業化FPGA IC晶片200，用於人工智能(AI)、機器學習或深度學習的重新配置時，其中之一可編程邏輯單元(LC)2014現有的運算操作(current operation)(“現有的邏輯運算操作”例如是AND邏輯操作)的重構(或重新配置)可經由重構(或重新配置)中用於該其中之一可編程邏輯單元(LC)2014中的記憶體單元490中的該結果值或編程碼(亦即是配置編程記憶體(CPM)資料)進行自我重構(或重新配置)至另一邏輯運算操作(例如是NAND操作)，可編程開關單元379的現有開關狀態可經由重構(或重新配置)在用於該其中之可編程開關單元379的記憶體單元362中的該編程碼(亦即是配置編程記憶體(CPM)資料)進行自我重構(或重新配置)至另一開關狀態。
對於第30圖所述的第一方面，用於第33A圖中的每一該標準商業化FPGA IC晶片200，在其I/O緩衝區塊469中小型I/O電路203的小型驅動器374可具有資料輸入S_Data_out，其與現有自我重新配置(self-reconfigured)結果值或編程碼，(意即是配置編程記憶體(configuration programming memory,CPM)資料)，該些結果值或編程碼位在其中之一可編程邏輯單元(LC)2014中的記憶體單元490中及在記憶體單元362中以用於其中之一可編程開關單元379，該資料輸入S_Data_out可通過至在第30圖中標準商業化邏輯驅動器300的其中之一AS IC晶片411之I/O緩衝區塊481中的小型I/O電路203的小型接收器375，對於其中之一AS IC晶片411，該現有自我配置結果值或編程碼可經由密碼區塊517被加密，作為用於現有自我配置結果值或編程碼的加密CPM資料，在I/O緩衝區塊479中的大型I/O電路的大型驅動器274可具有資料輸入L_Data_out(與用於現有自我配置結果值或編程碼的加密CPM資料相關聯)，通過至第30圖中標準商業化邏輯驅動器300的其中之一NVM IC晶片250之大型I/O電路341的大型接收器275，以儲存在其中之一NVM IC晶片250的三個非揮發性記憶體區塊中的第三個之非揮發性記憶體單元(意即是CPM單元)中。
對於第30圖所述的第三方面，用於第33B圖中的每一該標準商業化FPGA IC晶片200，在其中之一可編程邏輯單元(LC)2014中的記憶體單元490中及在記憶體單元362中以用於其中之一可編程開關單元379中的現有自我重新配置(self-reconfigured)結果值或編程碼，(意即是配置編程記憶體(configuration programming memory,CPM)資料)經由密碼區塊517被加密，作為用於現有自我配置結果值或編程碼的加密CPM資料，在I/O緩衝區塊469中的大型I/O電路的大型驅動器274可具有資料輸入L_Data_out(與加密CPM資料相關聯)，通過至第30圖中標準商業化邏輯驅動器300的其中之一NVM IC晶片250之大型I/O電路341的大型接收器275，以儲存在其中之一NVM IC晶片250的三個非揮發性記憶體區塊中的第三個之非揮發性記憶體單元(意即是CPM單元)中。
對於第30圖所述的第五方面，用於第33C圖中的每一該標準商業化FPGA IC晶片200，在其I/O緩衝區塊469中大型I/O電路341的大型驅動器274可具有資料輸入S_Data_out，其與現有自我重新配置(self-reconfigured)結果值或編程碼，(意即是配置編程記憶體(configuration programming memory,CPM)資料)，該些結果值或編程碼位在其中之一可編程邏輯單元(LC)2014中的記憶體單元490中及在記憶體單元362中以用於其中之一可編程開關單元379，該資料輸入S_Data_out可通過至在第30圖中標準商業化邏輯驅動器300的其中之一NVM IC晶片250之I/O緩衝區塊482中的大型I/O電路341的大型接收器275，對於其中之一NVM IC晶片250，該現有自我配置結果值或編程碼可經由密碼區塊517被加密，作為用於現有自我配置結果值或編程碼的加密CPM資料可被儲存在三個非揮發性記憶體區塊中的第三個之非揮發性記憶體單元(意即是CPM單元)中。
因此，如第33A圖至第33C圖所示，對於標準商業化邏輯驅動器300，當其電源被開啟時，用於儲存或保存在其中之一NVM IC晶片250之三個非揮發性記憶體區塊中的第三個中的CPM資料之加密資料可被解密，以使其被重新加載至其標準商業化FPGA IC晶片200的記憶體單元490及362中，在操作期間，其標準商業化FPGA IC晶片200可被重設及加密資料，而用於儲存或保存在其中之一NVM IC晶片250中的三個非揮發性記憶體區塊中的第一個或第二個之非揮發性記憶體單元中的原始或立即-預先自我配置CPM資料可被解密，以被重新加載至至其標準商業化FPGA IC晶片200的記憶體單元490及362中。
用於標準商業化邏輯驅動器的發展
在一第一商業模式中，一硬體公司可購買在第30圖中的標準商業化邏輯驅動器300而不是執行SAIC或COT IC設計及/或產品，可發展配置編程記憶體(configuration-programming-memory,CPM)資料而用於配置在標準商業化邏輯驅動器300中的標準商業化FPGA IC晶片200，及安裝CPM資料在標準商業化邏輯驅動器300中以作為硬體去賣給客戶或使用者，對於標準商業化邏輯驅動器300，當用於配置其標準商業化FPGA IC晶片200的軟體或靭體開始發展時，在第22A圖或第22B圖中的第一型密碼區塊510可被設定如在第22C圖中原始狀態，如第23A圖中之第二型密碼區塊512可被設定如第23B圖中的原始狀態，如第24中的第三型密碼區塊530可被設定為原始狀態，如第26A圖或第26B圖中之第一型或第二型組合成的密碼區塊515或516其中之一可提供有如第22A圖或第22B圖中的第一型密碼區塊510，此密碼區塊510設定為如第22C圖中的原始狀態，以及如第23A圖中第二型密碼區塊512設定為如第23B圖中的原始狀態，或是如第26C圖中第三組合密碼區塊518可可提供有如第23A圖中的第二型密碼區塊512，此密碼區塊512設定為如第23B圖中的原始狀態及如第24圖中第三型密碼區塊530設定為原始狀態，當軟體或靭體發展完成後及硬體販賣給客戶或使用者之前，如第22A圖或第22B圖中的第一型密碼區塊510可被設定成如第22D圖中可依據第一密碼進行加密/解密狀態，如第23A圖中的第二型密碼區塊512可被設定成如第23C圖中可依據第二密碼進行加密/解密狀態，如第24圖中的第三型密碼區塊530可被設定成加密/解密狀態，如第26A圖或第26B圖中的第一型或第二型組合密碼區塊515或516其中之一可提供如第22A圖或第22B圖中第一型密碼區塊510並可依據第一密碼設定為如第23C圖中的加密/解密狀態及如第23A圖中的第二型密碼區塊512可被設定成如第23C圖中可依據第二密碼進行加密/解密狀態，或是如第26C圖中的第三型組合密碼區塊530可提供如第23A圖中第二型密碼區塊512並可依據第二密碼設定為如第23C圖中的加密/解密狀態及如第24圖中的第三型密碼區塊530可依據第三密碼進行加密/解密狀態，對於標準商業化邏輯驅動器300的每一標準商業化FPGA IC晶片200，只有當第一密碼、第二密碼和/或第三密碼正確加載到第一、第二或第三型的密碼區塊510、512或530或第一、第二或第三組合密碼區塊515、516或518時，其如第19圖及第20A圖至第20J圖編程邏輯單元2014及第15A圖至15C圖、第16A圖、第16B圖及第21圖中的可編程開關單元258或379可經由CPM資料而被正確地配置，而提供了正確的功能，因此，第一、第二和/或第三密碼以非揮發性的方式儲存在第一、第二或第三型的密碼塊510、512或530中，或者儲存在第一、第二或第三組合的密碼區塊515、516或530中，可以安全地保護配置編程記憶體(CPM)資料。
在第二種商業模式中，一軟體公司可發展用於配置在如第30圖中的標準商業化邏輯驅動器300中之該標準商業化FPGA IC晶片200的CPM資料，該CPM資料可用於一創新或應用上以作為軟體或靭體去販賣給客戶或使用者，該客戶或使用者可購買該軟體或靭體而安裝在如第30圖中的標準商業化邏輯驅動器300中，該客戶或使用者可經由網路安裝(例如是下載一檔案或可執行程式)來配置標準商業化邏輯驅動器300中之每一該標準商業化FPGA IC晶片200，其包括：(1)一使用者特定的密碼(意即是用於第一型密碼區塊510的第一密碼、第二型密碼區塊512的第二密碼及/或第三型密碼區塊530的第三密碼)以安裝在第一、第二及/或第三型密碼區塊510、512及/或530中，及(2)依據該使用者特定的密碼而加密的CPM資料，其安裝在如第30圖中的標準商業化邏輯驅動器300中的NVM IC晶片250中，該檔案或可執行程式可以是暫時檔案，暫時地儲存在電腦或手機中的標準商業化邏輯驅動器300中的NVM IC晶片250中，以及可在上述安裝用於該使用者特定的密碼及CPM資料後，該暫時檔案可被刪除。
半導體晶片的揭露說明
第一型半導體晶片
第34A圖為本發明實施例第一類型半導體晶片的剖面示意圖。如第34A圖所示，此第一類型半導體晶片100包括(1)一半導體基板2，例如是矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵基板、矽鍺(SiGe)基板、矽鍺基板、絕緣層上覆矽基板(SOI)；(2)複數半導體元件4位在半導體基板2上；(3)一第一晶片交互連接線結構(First Interconnection Scheme in,on or of the Chip(FISC))20位在半導體基板2(或晶片)表面上或含有電晶體層表面上，其中第一交互連接線結構20具有一或複數交互連接線金屬層6及一或複數絕緣介電層12，該交互連接線金屬層6耦接至半導體元件4且位在二層相鄰的絕緣介電層12之間或是該絕緣介電層12位在二層交互連接線金屬層6之間，其中每一交互連接線金屬層6的厚度介於0.1微米至2微米之間；(4)一保護層14位在第一晶片交互連接線結構(FISC)20上方，其中複數開口14a位在其保護層14內，該些開口14a可對齊其晶片的最頂層之第一交互連接線結構(first interconnection scheme for a chip,FISC)20的複數金屬接墊；(5)第二晶片交互連接線結構(second interconnection scheme for a chip(SISC))29可選擇性地位在保護層14上，該第二晶片交互連接線結構(SISC)29具有一或複數交互連接線金屬層27及一或複數聚合物層42(絕緣介電層)，其中該聚合物層42位在二層交互連 接線金屬層27之間，其中每一交互連接線金屬層27的厚度介於3微米至5微米之間，該交互連接線金屬層27經由在保護層14內的該些開口14a耦接至FISC 20的最頂層交互連接線金屬層6，該聚合物層42可位在最底層的一交互連接線金屬層27的下方或是位在最底層的一交互連接線金屬層27的上方，其中位在最頂層聚合物層42中的該些開口42a可對齊其晶片的最頂層之第二交互連接線結構(second interconnection scheme for a chip(SISC))29的複數金屬接墊，其中SISC 29之每一交互連接線金屬層27的厚度介於3至5微米之間；及(6)複數微型金屬凸塊或微型金屬柱34在SISC 29的最頂層交互連接線金屬層27上，或者，若半導體晶片100上沒有SISC 29時，該些微型金屬凸塊或微型金屬柱34則位在FISC 20的最頂層交互連接線金屬層6上。
如第34A圖所示，對於第一型半導體晶片100，該半導體元件4可包括一記憶體單元、一邏輯運算電路、一被動元件(例如是一電阻、一電容、一電感或一過濾器或一主動元件，其中用於標準商業化FPGA IC晶片200的半導體元件4可由如第19圖中的可編程邏輯單元(LC)2014、如第15A圖至第15C圖、第16A圖、第16B圖及第21圖中的可編程開關單元258或378、如第22A圖、第22B圖、第23A圖、第24圖及第25圖中第一型至第四型密碼區塊510、512、530及535中的任一種、如第26A圖至第26C圖中第一至第三組合密碼區塊515、516及518中的任一種及/或如第18A圖及第18B圖中大型或小型I/O電路341及203中的任一種所構成，如第28圖及第30圖中用於DPIIC晶片410的半導體元件4可由如第15A圖至第15C圖、第16A圖、第16B圖及第21圖中的可編程開關單元258或378及/或如第18A圖及第18B圖中大型或小型I/O電路341及203中的任一種所構成，如第29圖及第30圖中用於AS IC晶片411的半導體元件4可由如第22A圖、第22B圖、第23A圖、第24圖及第25圖中第一型至第四型密碼區塊510、512、530及535中的任一種、如第26A圖至第26C圖中第一至第三組合密碼區塊515、516及518中的任一種的任一種、如第29圖中調整區塊415、第29圖中IAC區塊418及/或如第18A圖及第18B圖中大型或小型I/O電路341及203中的任一種所構成。
如第34A圖所示，對於第一型半導體晶片100，該第一晶片交互連接線結構(FISC)20的每一交互連接線金屬層6可包括：(1)一銅層24，此銅層24低的部分位在其中之一低的絕緣介電層12的開口內，此絕緣介電層12例如是厚度介於2奈米(nm)至200nm之間的氧化碳矽(SiOC)層，絕緣介電層12高的部分位在其中之一低的絕緣介電層12上且絕緣介電層12高的部分的厚度介於3nm至500nm之間，而且銅層24也位在其中之一高的絕緣介電層12中的開口內；(2)一黏著層18位在該銅層24每一低的部分的側壁及底部上，以及位在該銅層24每一高的 部分的側壁及底部上，此黏著層18的材質例如是鈦或氮化鈦且其厚度介於1nm至50nm之間；及(3)一種子層22位在該銅層24與該黏著層18之間，該其中種子層22的材質例如是銅。該銅層24具有一上表面大致上與其中之一高的絕緣介電層12的上表面共平面。該FISC 20的每一交互連接線金屬層6可圖案為金屬線或跡線，其厚度例如介於0.1至2μm之間、介於3nm至1000nm之間或介於10nm至500nm之間，或厚度薄於5nm,10nm,30nm,50nm,100nm,200nm,300nm,500nm或1,000nm，且其寬度例如介於3nm至1000nm之間或介於10nm至500nm之間，或寬度窄於5nm,10nm,20nm,30nm,70nm,100nm,300nm,500nm或1,000nm。FISC 20的每一絕緣介電層12之厚度例如介於0.1至2μm之間、介於3nm至1000nm之間或介於10nm至500nm之間，或厚度小於5nm,10nm,30nm,50nm,100nm,200nm,300nm,500nm或1,000nm。
如第34A圖所示，對於第一型半導體晶片100，該保護層14包括/包括一氮化矽層、一氮氧化矽(SiON)層或一碳氧化矽(SiCN)層，此保護層14的厚度例如是大於0.3微米(μm)，或是聚合物層的厚度介於1μm至10μm之間，保護層14用於保護半導體元件4及交互連接線金屬層6免於受到來自於外部環境中的水氣或污染，例如是鈉游離粒子。在該保護層14內的每一開口14a的橫向尺寸(由上視圖量測)介於0.5μm至20μm之間。
如第34A圖所示，對於第一型半導體晶片100，該SISC 29的每一交互連接線金屬層27可包括：(1)厚度介於0.3μm至20μm之間的銅層40，此銅層40之低的部分位在其中之一聚合物層42的複數開口內，而銅層40之高的部分位在其中之一聚合物層42上，此銅層40之高的部分的厚度介於0.3μm至20μm之間；(2)厚度介於1nm至50nm之間的一黏著層28a位在每一銅層40之低的部分的側壁及底部及位在每一銅層40之高的部分的底部，其中該黏著層28a的材質例如是鈦或氮化鈦；及(3)材質例如是銅的一種子層28b位在該銅層40與該黏著層28a之間，其中該銅層40之高的部分之側壁未被該黏著層28a覆蓋。該SISC 29的每一交互連接線金屬層27可圖案為金屬線或跡線，其厚度例如介於0.3至20μm之間、介於0.5nm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或厚度大於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm或3μm，且其寬度例如介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或寬度寬於或等於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm或3μm，SISC 29的每一聚合物層42的厚度介於0.3至20μm之間、介於0.5nm至10μm之間、介於1μm至5μm之間或介於1μm至10μm之間，或厚度大於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm或3μm。
如第34A圖所示，對於第一型半導體晶片100，每一微型金屬凸塊或微型金屬柱34具有數種型式，如第34A圖所示之第一種型式的微型金屬凸塊或微型金屬柱34可包括：(1)厚度介於1nm至50nm之間且材質為鈦或氮化鈦的一黏著層26a位在SISC 29的最頂層交互連接線金屬層27上，或者，若半導體晶片100上沒有第二晶片交互連接線結構(SISC)29時，該黏著層26a則會位在FISC 20的最頂層交互連接線金屬層6上；(2)材質例如是銅的一種子層26b位在該黏著層26a上；以及(3)厚度介於1μm至60μm之間的一銅層32位在該種子層26b上。
或者，第二種型式的微型金屬凸塊或微型金屬柱34可包括如上述的該黏著層26a、種子層26b及銅層32，以及更包括一含錫金屬的銲料頂層位在該銅層32上，此銲料層33的材質例如是錫-銀合金且其厚度介於1μm至50μm之間。或者，第三種型式的微型金屬凸塊或微型金屬柱34可以是一種熱壓合凸塊，其包括如上述的該黏著層26a及該種子層26b，另外還包括一銅層位在該種子層26b上、及一銲料層位在該銅層上，其中該銅層的厚度係介於2微米至20微米之間，例如為3微米，而該銅層的最大橫向(例如為圓形的直徑)尺寸係介於1微米至15微米之間，例如為3微米；該銲料層係由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所構成，且其厚度係介於1微米至15微米之間，例如為2微米，而該銲料層的最大橫向(例如為圓形的直徑)尺寸係介於1微米至15微米之間，例如為3微米。該些第三種型式的微型金屬凸塊或微型金屬柱34係分別地形成在多個金屬接墊6b上，其中該些金屬接墊6b係由第二晶片交互連接線結構(SISC)29之最上層的交互連接線金屬層27所構成，當未形成第二晶片交互連接線結構(SISC)29時，該些金屬接墊6b係由第一晶片交互連接線結構(FISC)20之最上層的交互連接線金屬層6所構成，每一該些金屬接墊6c的厚度t1係介於1微米至10微米之間，或是介於2微米至10微米之間，而其最大橫向(例如為圓形的直徑)尺寸w1係介於1微米至15微米之間，例如為5微米。二相鄰第三型微型金屬凸塊或微型金屬柱34之間的間距介於3μm至20μm之間。
或者，第四型微型金屬凸塊或微型金屬柱34可以是熱壓式接墊，其包括如上述之黏著層26a及種子層26b，及更包括銅層位在種子層26b上，銅層之厚度介於1μm至10μm之間或介於2μm至10μm之間，其第四型微型金屬凸塊或微型金屬柱34的最大橫向尺寸(例如是圓形中的直徑)w2介於1μm及15μm之間，例如是5μm，且由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦、錫或金所形成的金屬層(蓋)或銲料層位在該銅層上，其金屬層(蓋)或銲料層 厚度介於0.1μm至5μm之間，例如是1μm，二相鄰第四型微型金屬凸塊或微型金屬柱34的間距介於3μm至20μm之間。
2.第二型半導體晶片
第34B圖為本發明實施例第二型半導體晶片結構之剖面示意圖，如第34B圖所示，第二型半導體晶片與第34A圖中的第一型半導體晶片具有相似的結構，第34A圖與第34B圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第34B圖中所示的元件的規格可以參考第34A圖中所示的元件的規格，其中第一型半導體晶片與第二型半導體晶片的結構不同點在於第二型半導體晶片更包括複數矽穿孔栓塞(through silicon vias(TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4，每一TSV157可具有深度介於30μm至200μm之間及具有最大橫向尺寸(例如是直徑)介於2μm至20μm之間或是介於4μm至10μm之間。
如第34B圖示，第二型半導體晶片100的每一TSV 157可包括(1)位在第二型半導體晶片100之半導體基板2中的一電鍍銅層，其深度例如介於10nm至3000nm之間、介於30nm至2000nm之間及具有最大橫向尺寸(例如是直徑)介於2nm至20nm之間或介於4μm至10μm之間，(2)一絕緣介電層153位在該電鍍銅層156的底部及側壁上，該絕緣介電層153例如是熱生成的氧化矽(SiO2)層及/或CVD形成的氮化矽(Si3N4)層，(3)一黏著層154位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該絕緣介電層153之間，該黏著層154的材質例如是鈦層或氮化鈦(TiN)層，其厚度介於1nm至50nm之間，及(4)一種子層155(例如是銅層)位在電鍍銅層156的底部及側壁上，且位在電鍍銅層156與該黏著層154之間，該種子層155厚度介於3nm至200nm之間。
4.第三型半導體晶片
第34C圖為本發明實施例第三型半導體晶片結構之剖面示意圖，如第34C圖所示，第三型半導體晶片與第34A圖中的第一型半導體晶片具有相似的結構，第34A圖與第34C圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第34C圖中所示的元件的規格可以參考第34A圖中所示的元件的規格，其中第一型半導體晶片與第三型半導體晶片的結構不同點在於第三型半導體晶片更具有(1)一絕緣接合層52位在主動側(active side)及位在FISC 20 最頂層的絕緣介電層12上，及(2)複數金屬接墊6a位在主動側且位在FISC 20的最頂層交互連接線層6上(而不是在SISC 29上)之絕緣接合層52內的複數開口52a中，在第34A圖中之該保護層14及微型金屬凸塊或金屬柱34，用於第三型半導體晶片100，其絕緣接合層52可包括厚度介於0.1μm至2μm之間的氧化矽層，每一金屬接墊6a可包括：(1)厚度介於3nm至500nm之間的銅層24位在絕緣接合層52中的其中之一開口52a中，(2)厚度介於1nm至20nm之間的黏著層18(例如是鈦或氮化鈦)，其位在每一金屬接墊6a的銅層24的底部及側壁上及位在FISC 20的最頂層交互連接線金屬層6上，及(3)位在銅層24與每一金屬接墊6a的黏著層18之間的種子層22(例如銅)，其中每一金屬接墊6a的銅層24的上表面與絕緣接合層52的氧化矽層之上表面共平面。
5.第四型半導體晶片
第34D圖為本發明實施例第四型半導體晶片結構之剖面示意圖，如第34D圖所示，第四型半導體晶片與第34C圖中的第三型半導體晶片具有相似的結構，第34D圖與第34C圖中所示的相同圖表示的元件，可以使用相同的元件號碼，第34D圖中所示的元件的規格可以參考第34C圖中所示的元件的規格，其中第三型半導體晶片與第四型半導體晶片的結構不同點在於第四型半導體晶片更包括複數矽穿孔栓塞(through silicon vias(TSV))157位在其半導體基板2中，其中每一TSV 157可經由FISC 20的一個(或多個)交互連接線金屬層6耦接一個(或多個)半導體元件4，每一TSV157可具有深度介於30μm至20030μm之間及具有最大橫向尺寸(例如是直徑)介於2μm至20μm之間或是介於4μm至10μm之間，每一TSV 157可具有如第34B圖中第二型半導體晶片100的TSV 157相同的揭露說明。
垂直直通栓塞(Vertical-through-via(VTV))連接器的揭露說明
第35A圖及第35B圖為本發明實施例各種型式的VTV連接器剖面示意圖，每一第一及第二型VTV連接器467被提供用於垂直連接或傳輸訊號或在垂直方向上提供電源或接地參考電壓。
第一型VTV連接器
如第35A圖所示，第一型VTV連接器467可包括：(1)一半導體基板2，例如是矽基板，(2)一絕緣介電層12位在半導體基板2上，其中該絕緣介電層12可包括厚度介於0.1μm至2μm之間的一氧化矽層，(3)位在半導體基板2中的複數TSVs 157，其中每一TSVs 157直延伸 穿過絕緣介電層12且其TSVs 157的上表面大致上與絕緣介電層12的上表面共平面，其中每一TSVs 157的深度介於30μm至200μm之間，且具有介於2μm至20μm之間或介於4μm至10μm之間的一最大橫向尺寸(例如是直徑或寬度)，(3)一保護層14可形成在該絕緣介電層12的上表面上，(4)一保護層14位在該絕緣介電層12的上表面上，其中該保護層14可包括一厚度大於0.3μm之一氮氧化矽層(silicon-nitride layer)，且可選擇性地形成一厚度介於1μm至5μm之間的一聚合物層(例如是聚酰亞胺)在該氮氧化矽層上，其中每一TSVs 157的電鍍銅層156具有一連接點位在該保護層14的複數開口14a中的其中之一個開口的底部，每一開口14a可具有介於0.5μm至20μm之間或介於20μm至200μm之間的一最大橫向尺寸(從上視圖視之)，及(5)複數微型金屬凸塊或微型金屬柱，其每一個位在其中之一TSVs 157的電鍍銅層156的連接點上。
如第35A圖所示，對於第一型VTV連接器467，每一TSVs 157具有與第34B圖中第二型半導體晶片100中的TSVs 157相同的揭露說明，每一微型金屬凸塊或金屬柱34可具有各種型式(即是第一、第二、第三及第四型)，其可具有與第34A圖中第一型至第四型微型金屬凸塊或金屬柱34相同的揭露說明，複數溝槽14b可形成在其保護層14中，以形成複數絕緣材質島(islands)14c介於二相鄰溝槽14b之間，每二相鄰第一、第二、第三或第四型金屬凸塊或金屬柱34之間的間距可介於20μm至150μm之間或介於40μm至100μm之間；及介於每二相鄰第一、第二、第三或第四型金屬凸塊或金屬柱34之間的一空間WBsptsv，其係介於20μm至150μm之間或介於40μm至100μm之間，介於第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一個與其VTV連接器的邊界之間的一距離WBsbt，此距離WBsbt可小於上述空間WBsptsv，且可選擇性地可以與其第一，第二，第三或第四類型的金屬凸塊或金屬柱34或36中的所述一個的邊界對準/齊；或者，介於其邊界與其中之一第一、第二、第三或第四型金屬凸塊或金屬柱34或36與其邊界之間的距離WBsbt，可小於50μm、40μm或30μm。
第二型VTV連接器
如第35B圖所示，第二型VTV連接器467可具有與第35A圖中第一型VTV連接器467相似的結構，其中第35B圖與第35A圖中相同的元件號碼，其揭露內容可參考上述第35A圖中的揭露說明，如第35B圖所示，第二型VTV連接器467更可包括：(1)一絕緣接合層52位在絕緣介電層12上，其中該絕緣接合層52可包括厚度介於0.1μm至2μm之間的一氧化矽層，其中每一TSVs 157之電鍍銅層156可具有一連接點位在該絕緣接合層52之複數開口52a中的其中之 一個的底部，及(2)複數金屬接墊6a位在該絕緣接合層52中的複數開口52a中及位在TSVs 157之電鍍銅層156的連接點上，每一金屬接墊6a可包括：(1)厚度介於3nm至500nm之間的一銅層24位在絕緣接合層52中的開口52a中，(2)厚度介於1nm至50nm之間的一黏著層18(例如是鈦或氮化鉭層)位在銅層24的底部及側壁上，及(3)一種子層22(例如是銅層)介於銅層24與黏著層18之間，其中每一金屬接墊6a之銅層24的上表面與絕緣接合層52的氧化矽層之上表面共平面。
如第35B圖所示，對於第二型VTV連接器467，介於每二相鄰金屬接墊6a之間的間距WPp可介於20μm至150μm之間或介於40μm至100μm之間；介於每二相鄰金屬接墊6a之間的空間WPsptsv可介於20μm至150μm之間或介於40μm至100μm之間，介於其中之一金屬接墊6a與其VTV連接器467的邊界之間的一距離WPsbt係小於每二相鄰金屬接墊6a之間的距離WPsptsv，及選擇性地VTV連接器467的邊界可以與其中之一金屬接墊6a的邊界對準/齊，或者，介於VTV連接器467的邊界與其中之一金屬接墊6a之間的距離WPsbt係小於50μm、40μm或30μm。
用於標準商業化邏輯驅動器之各種晶片封裝結構實施例
用於扇出型交互連接線技術(Fan-out Interconnection Technology(FOIT))之第一型晶片封裝結構
如第36A圖為本發明實施例用於一標準商業化邏輯驅動器的第一型晶片封裝結構之剖面示意圖，如第36A圖為沿著第30圖中的截面線A-A的剖面示意圖。如第36A圖所示，第一型晶片封裝結構301可被執行用於如第30圖中之標準商業化邏輯驅動器300，第一型晶片封裝結構可包括：(1)複數第一型半導體晶片100以水平排列設置，其中每一第一型半導體晶片100可具有如第34A圖中相同的揭露說明，以及其第一型半導體晶片100可以是如第30圖中所示之FPGA IC晶片200、GPU晶片269a、CPU晶片269b、DSP晶片270、HBM IC晶片251、NVM IC晶片、IAC晶片402、專用控制及I/O晶片260、AS IC晶片411及專用I/O晶片265其中之一，而在第36A圖中則是FPGA IC晶片200、AS IC晶片411及NVM IC晶片250為例，(2)一聚合物層92(例如是以環氧樹脂為基底的材質或是聚酰亞胺)填入在每二相鄰第一型半導體晶片100之間的間隙中，(3)在聚合物層92中之複數聚合物穿孔連接線(Through-Polymer-Vias,TPVs)158，其中每一TPVs 158可由銅層所製程，其高度介於20μm與300μm之間、介於30μm與200μm之間、介於50μm與150μm之間、介於50μm與120μm之間、介於20μm與100μm之間、 介於10μm與100μm之間、介於20μm與60μm之間、介於20μm與40μm之間、介於20μm與30μm之間，或大於或等於100μm,50μm,30μm或20μm，(4)用於邏輯驅動器或裝置的一正面交互連接線結構(frontside interconnection scheme for a logic drive or device(FISD))101位在其第一型半導體晶片100、聚合物層92及TPVs 158下方，(5)一用於邏輯驅動器或裝置的一背面交互連接線結構(backside interconnection scheme for a logic drive or device(BISD))位在第一型半導體晶片100、聚合物層92及TPVs 158上方，(6)複數金屬凸塊或金屬柱570以矩陣方式排列在第一型晶片封裝結構301的底部且位在FISD 101的底部表面，及(7)以矩陣方式排列的複數金屬接墊583位在第一型晶片封裝結構301的頂部及位在BISD 79的上表面。
如第36A圖所示，第一型晶片封裝結構301中的每一第一型半導體晶片100更可包括一聚合物層257在第34A圖中用於晶片的第二交互連接線結構(second interconnection scheme for a chip(SISC))29之最頂層聚合物層42上，對於每一第一型晶片封裝結構301的每一第一型半導體晶片100，其第一型微型金屬凸塊或金屬柱34可設置在底部以耦接至第一型晶片封裝結構301的FISD 101，及其聚合物層257的底部表面大致上與每一第一型金屬凸塊或金屬柱34的底部表面、第一型晶片封裝結構301的聚合物層92之底部表面及每一TPVs 158之底部表面共平面。
如第36A圖所示，第一型晶片封裝結構301之FISD 101可提供一或多個交互連接線金屬層27耦接至第一型晶片封裝結構301之每一第一型半導體晶片100的每一第一型微型金屬凸塊或金屬柱34，及一或多個聚合物層42位在二相鄰交互連接線金屬層27之間、位在最底部交互連接線金屬層27的下方或位在最上層交互連接線金屬層27的上方，其中一上層的交互連接線金屬層27可經由介於上層及下層交互連接線金屬層27之間的其中之一聚合物層42的開口耦接至一下層的交互連接線金屬層27，對於第一型晶片封裝結構301，FISD 101中的最頂層聚合物層42可具有一上表面，此上表面與每一第一型半導體晶片100的聚合物層257之底部表面，FISD 101的最頂層聚合物層42可位在FISD 101的最頂層交互連接線金屬層27與聚合物層92之間，且位在FISD 101的最頂層交互連接線金屬層27與每一第一型半導體晶片100的正面之間，其中在FISD 101的最頂層聚合物層42中每一開口可位在其中之一第一型半導體晶片100的其中之一第一型第一型金屬凸塊或金屬柱34或位在其中之一TPVs 158的下方，且FISD 101的最頂層交互連接線金屬層27可以延伸穿過每一開口以耦接至第一型金屬凸塊或金屬柱34的其中之一個或耦接至其中之一TPVs 158，FISD 101的最底層交互連接線金屬層27可具有複數 金屬接墊位在複數所對應開口42a中的頂部，該些開口42a係位在FISD 101的最底層聚合物層42中，用於FISD 101的聚合物層42及交互連接線金屬層27的揭露說明及製程可參考第34A圖中的SISC 29的揭露說明。
如第36A圖所示，對於第一型晶片封裝結構301的FISD 101，每一聚合物層42可以是聚醯亞胺、苯基環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，其厚度例如是介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間、介於0.5μm至5μm之間、或是厚度大於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm,3μm或5μm，每一交互連接線金屬層27具有複數金屬線或跡線，其包括：(1)銅層40，其具有一個(或多個)高的部分位在其中之一聚合物層42中的開口中，及具有厚度介於0.3μm至20μm之間的低的部分位在其中之一聚合物層42下方，(2)厚度介於1nm至50nm之間的黏著層28a(例如是鈦層或氮化鈦層)位在每一金屬線或跡線的銅層40之一個(或多個)高的部分之頂部及側壁上，以及位在每一金屬線或跡線的銅層40之低的部分之頂部，及(3)一種子層28a(例如是銅)位在每一金屬線或跡線的該銅層40與黏著層28a之間，其中該金屬線或跡線的銅層40之低的部分的側壁沒有被金屬線或跡線的黏著層28a所覆蓋，每一交互連接線金屬層27可具有厚度例如介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間、介於0.5μm至5μm之間，或是厚度大於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm,3μm或5μm複數金屬線或跡線，且其寬度例如是介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間、介於0.5μm至5μm之間，或是寬度大於0.3μm,0.5μm,0.7μm,1μm,1.5μm,2μm,3μm或5μm。
如第36A圖所示，第一型晶片封裝結構301的BISD 79可具有一(或多個)交互連接線金屬層27耦接至第一型晶片封裝結構301的每一TPVs 158及一(或多個)聚合物層42位在每二相鄰的交互連接線金屬層27之間、位在最底層交互連接線金屬層27下方或位在最頂層交互連接線金屬層27的上方，其中一上層交互連接線金屬層27可經由在上層及下層交互連接線金屬層27之間的一開口耦接至一低層的交互連接線金屬層27，對於第一型晶片封裝結構301，其BISD 79的最底層聚合物層42可位在BISD 79之最底層交互連接線金屬層27與其聚合物層92之間，及位在其BISD 79之最底層交互連接線金屬層27與每一第一型半導體晶片100的背面之間，其中在BISD 79的最底層聚合物層42中的每一開口可垂直地位在其中之一TPVs 158的上方，因此，BISD 79的最底層交互連接線金屬層27可延伸穿過每一開口，以耦接至其中之一TPVs 158， BISD 79的每一交互連接線金屬層27可水平地延伸橫越每一第一型半導體晶片100的邊界，用於BISD 79中的該交互連接線金屬層27及聚合物層42之相關揭露說明及製程可參考第34A圖中的SISC 29中的揭露說明及製程。
如第36A圖所示，對於第一型晶片封裝結構301，FISD 101的一(或多個)交互連接線金屬層27可用於形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364；或者，FISD 101的一(或多個)交互連接線金屬層27、一(或多個)TPVs 158及BISD 79的一(或多個)交互連接線金屬層27可用於形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364。
如第36A圖所示，第一型晶片封裝結構301的每一金屬凸塊或金屬柱570可具有各種型式，可包括：(1)一黏著層26a位在第一型晶片封裝結構301之FISD 101的最底層交互連接線金屬層27之其中之一金屬接墊的底部表面上，其黏著層26a例如是鈦或氮化鈦且厚度介於1nm至50nm之間，(2)一種子層26b位在該黏著層26a上，例如是銅層，及(3)厚度介於1μm至60μm之間的一銅層32位在其種子層26b上。或者，第一型晶片封裝結構301之第二型金屬凸塊或金屬柱570可包括上述之該黏著層26a、一種子層26b及銅層32，且更可包括一由錫或錫-銀合金所形成之一含錫的銲料層33位在其銅層32下方表面上，其厚度介於1μm至50μm之間或介於20μm至100μm之間。或者，第一型晶片封裝結構301之第三型金屬凸塊或金屬柱570可包括厚度介於3μm至15μm之間一金層位在第一型晶片封裝結構301之FISD 101的最底層交互連接線金屬層27下方。
如第36A圖所示，第一型晶片封裝結構301的每一金屬接墊583可包括：(1)一黏著層26a位在第一型晶片封裝結構301之BISD 79的最頂層交互連接線金屬層27之其中之一金屬接墊的底部表面上，其黏著層26a例如是鈦或氮化鈦且厚度介於1nm至50nm之間，(2)一種子層26b位在該黏著層26a上，例如是銅層，及(3)厚度介於1μm至60μm之間的一銅層32位在其種子層26b上。
或者，第36B圖為本發明實施例用於一標準商業化邏輯驅動器300的第一型晶片封裝結構之剖面示意圖，在第36B圖中第一型晶片封裝結構301具有與第36A圖中的第一型晶片封裝結構301相似的結構，其中第36B圖與第36A圖中相同的元件號碼，其揭露內容可參考上述第36A圖中的揭露說明，其二者之間的差異僅在於第36A圖中的AS IC晶片411可被第 36B圖中的複數的AS IC晶片411所取代，用以執行第30圖中的標準商業化邏輯驅動器300，如第36B圖所示，對於第一型晶片封裝結構301，每一AS IC晶片411可具有與第29圖及第30圖中的AS IC晶片411相同的功能。
或者，第36C圖為本發明實施例之用於一標準商業化邏輯驅動器300的另一第一型晶片封裝結構之剖面示意圖，第36C圖中的第一型晶片封裝結構301具有與第36B圖中的第一型晶片封裝結構301相似的結構，其中第36C圖與第36A圖至第36B圖中相同的元件號碼，其揭露內容可參考上述第36A圖或第36B圖中的揭露說明，其二者之間的差異為在第36A圖及第36B圖中的TPVs可被第35a圖中的第一型VTV連接器467所取代，如第36C圖所示，第一型晶片封裝結構301的每一第一型VTV連接器467更可包括一聚合物層257位在第35A圖中的絕緣介電層12及保護層14上，對於第一型晶片封裝結構301的每一第一型VTV連接器467，其第一型金屬凸塊或金屬柱34可設置於底部表面上耦接至第一型晶片封裝結構301的FISD 101，且其聚合物層257具有一底部表面大致上與每一第一型金屬凸塊或金屬柱34的底部表面、第一型晶片封裝結構301之每一第一型半導體晶片100的每一第一型金屬凸塊或金屬柱34的底部表面及第一型晶片封裝結構301的聚合物層92的底部表面共平面，其半導體基板2在其背面一部分可經由化學機械研磨(chemical mechanical polishing(CMP))、拋光製程被移除，且每一TSVs 157(意即是電鍍銅層156)具有背面可與半導體基板2的背面共平面。
如第36C圖所示，對於第一型晶片封裝結構301，位在FISD 101的最頂層聚合物層42中的每一開口可位在第一型半導體晶片100之其中之一第一型金屬凸塊或金屬柱34的下方或是位在其中之一第一型VTV連接器467的第一型金屬凸塊或金屬柱34的下方，因此FISD 101之最頂層交互連接線金屬層27可延伸穿過每一開口而耦接至其中之一第一型半導體晶片100的其中之一第一型金屬凸塊或金屬柱34或是耦接至其中之一VTV連接器467的其中之一第一型金屬凸塊或金屬柱34，位在BISD 79的最底層聚合物層42中的每一開口可垂直地位在其中之一VTV連接器467的其中之一TSVs 157的電鍍銅層156的背面上方，因此BISD 79的最底層的交互連接線金屬層27可延伸穿過每一開口而耦接至其中之一TSVs 157的電鍍銅層156的背面。
如第36C圖所示，對於第一型晶片封裝結構301，FISD 101的一(或多個)交互連接線金屬層27可被提供以形成如第30圖中的其中之一可編程交互連接線361或其中之一不可 編程交互連接線364；或者，FISD 101的一(或多個)交互連接線金屬層27、其中之一第一型VTV連接器467的一(或多個)TSVs 157及BISD 79的一(或多個)交互連接線金屬層27可被提供以形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364。
因此，如第36A圖至第36C圖所示，對於第一型晶片封裝結構301，每一FPGA IC晶片200可用以依據上述第30圖中第一至第六方面中任一種進行配置或編程。
由覆晶封裝製程將複數晶片形成在中介載板上(Multichip-on-interposer(COIP))的第二型晶片封裝結構
第37圖為本發明實施例用於標準商業化邏輯驅動器的第二型晶片封裝結構的剖面示意圖，在第37圖中的第二型晶片封裝結構302具有與第36A圖中的第一型晶片封裝結構301相似的結構，其中第37圖與第36A圖中相同的元件號碼，其揭露內容可參考上述第36A圖中的揭露說明，其二者之間的差異為第36A圖中的第一型晶片封裝結構301的FISD 101可被第37圖中的一中介載板551取代，如第37圖所示，第二型晶片封裝結構302可被執行用於第30圖中之標準商業化邏輯驅動器300，第二型晶片封裝結構302的該中介載板551可包括：(1)一矽基板552，(2)複數TSV 558延伸垂直的穿過該矽基板552，(3)一交互連接線結構位在該矽基板552上方並耦接至TSVs 558，其中該交互連接線結構可包括複數交互連接線金屬層67位在矽基板552上，該交互連接線金屬層67具有與第34A圖及第34B圖中FISC 20、SISC 29或FISC 20與SISC 29組合的揭露說明內容，且具有與FISC 20中的交互連接線金屬層6或SISC 27中的交互連接線金屬層27相同的揭露說明，及複數絕緣介電層12位在二相鄰交互連接線金屬層67之間，且位在最底層交互連接線金屬層67下方或是位在最頂層交互連接線金屬層67的上方，(4)一絕緣介電層585(即聚合物層)位在其矽基板552的底部表面上，其中在絕緣介電層585中的每一開口可垂直地位在其中之一TSVs 558的背面的下方。
如第37圖所示，第二型晶片封裝結構302的中介載板551之每一TSVs 558可包括(1)一銅層557延伸垂直地穿過該矽基板552，(2)一絕緣層555環繞著其銅層557的側壁上且在中介載板551的矽基板552中，(3)一黏著層556環繞著銅層557的側壁及位在銅層557與絕緣層555之間，及(4)一種子層559環繞著銅層557的側壁且位在該銅層557與黏著層556之間，每一TSVs 558(意即是銅層557)具有介於30μm至150μm之間或介於50μm至100μm之間的一深度，且具有介於5μm至50μm之間或介於5μm至15μm之間的一直徑或一最大橫向尺寸，該黏著層556 可包括厚度介於1nm至50nm之間的一鈦(Ti)層或一氮化鈦(TiN)層，該種子層559可以是厚度介於3nm至200nm之間的一銅層，該絕緣層555可例如包括熱生成的氧化矽(SiO2)層及/或一CVD氮化矽(Si3N4)層。
如第37圖所示，對於第二型晶片封裝結構302，每一第一型半導體晶片100可具有如第34A圖中的第一、第二、第三或第四型金屬凸塊或金屬柱34接合至其中介載板551上，以形成複數金屬接點563位在每一第一型半導體晶片100與其中介載板551之間，其中每一金屬接點563可包括具有厚度介於2μm至20μm之間的一銅層、介於1μm至15μm之間的一最大橫向尺寸及厚度介於1μm至15μm之間的一銲料層(由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所形成)，該銲料層介於每一金屬接點563的銅層與中介載板551之間，第二型晶片封裝結構302更可包括一底部填充材料(underfill)564(意即是聚合物層)位在每一第一型半導體晶片100與中介載板551之間，覆蓋每一金屬接點563的側壁，且介於每一第一型半導體晶片100與中介載板551之間，每一TPVs 158可被形成在中介載板551的最頂層交互連接線金屬層67上，TPVs可耦接中介載板551的一(或多個)交互連接線金屬層67至BISD 79的一(或多個)交互連接線金屬層27，其聚合物層92可形成在其中介載板551上而底部填充材料564環繞著第一型半導體晶片100及TPVs 158，每一金屬凸塊或金屬柱570可具有各種型式(即是第一、第二及第三型)，其可分別具有與第36A圖中第一、第二及第三型金屬凸塊或金屬柱570相同的揭露說明，其中每一金屬凸塊或金屬柱570具有黏著層26a位在中介載板551的其中之一TSVs 558的背面上(意即是銅層557的背面)。
如第37圖所示，對於第二型晶片封裝結構302，中介載板551的一(或多個)交互連接線金屬層67可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364；或者，中介載板551的一(或多個)交互連接線金屬層67、一(或多個)TPVs 158及BISD 79的一(或多個)交互連接線金屬層27可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364。
或者，對於第二型晶片封裝結構302，如第37圖中的TPVs可被如第35A圖中的一(或多個)第一型VTV連接器467所取代，每一第一型VTV連接器467具有如第34A圖及第35A圖中的第一、第二、第三或第四型的金屬凸塊或金屬柱34接合至中介載板551上，以形成複數金屬接點位在每一第一型VTV連接器467與中介載板551之間，每一金屬接點具有與位在每一 第一型半導體晶片100與其中介載板551之間金屬接點563相同的揭露說明，第二型晶片封裝結構302更可包括一底部填充材料564(意即是聚合物層)位在每一第一型VTV連接器467與中介載板551之間，覆蓋位在每一第一型VTV連接器467與中介載板551之間的每一金屬接點的側壁，BISD 79的最底層聚合物層42中的每一開口可垂直地位在其中之一第一型VTV連接器467的其中之一TSVs 157的電鍍銅層156的背面上方，因此BISD 79的最底層交互連接線金屬層27可延伸穿過每一開口以耦接至如第36C圖中的其中之一TSVs 157的電鍍銅層156的背面，因此，對於第二型晶片封裝結構302，中介載板551的一(或多個)交互連接線金屬層67可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364；或者，中介載板551的一(或多個)交互連接線金屬層67、其中之一第一型VTV連接器467的一(或多個)TSVs 157及BISD 79的一(或多個)交互連接線金屬層27可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364。
因此，如第37圖所示，對於第二型晶片封裝結構302，每一FPGA IC晶片200可用以依據第30圖中第一至第六方面中的任一種進行配置或編程，或者，複數AS IC晶片411可提供在中介載板551上，用以執行如第30圖中的邏輯驅動器300，每一AS IC晶片411可具有與第29圖及第30圖中AS IC晶片411相同的功能。
由覆晶封裝製程將複數晶片形成在中介載板上(Multichip-on-interposer(COIP))的第三型晶片封裝結構
第38圖為本發明實施例用於標準商業化邏輯驅動器的第三型晶片封裝結構的剖面示意圖，在第38圖中的第三型晶片封裝結構303具有與第36A圖中的第一型晶片封裝結構301相似的結構，其中第38圖與第36A圖中相同的元件號碼，其揭露內容可參考上述第36A圖中的揭露說明，其二者之間的差異為第36A圖中的第一型晶片封裝結構301之FISD 101可被第38圖中的交互連接線基板684所取代，如第38圖所示，第三型晶片封裝結構303可被執行用於第30圖中之標準商業化邏輯驅動器300，第三型晶片封裝結構303之該交互連接線基板684可以是無芯基板(coreless substrate)，其包括：(1)複數由銅金屬製成的交互連接線金屬層668，(2)複數聚合物層676，其每一聚合物層位在每二相鄰交互連接線金屬層668之間，及(3)一(或多個)細線交互連接線穚(fine-line interconnection bridges(FIBs))690(僅繪示一個)嵌合在該交互連接 線基板684中且經由一黏著層678黏貼在其中之一交互連接線金屬層668上，一(或多個)交互連接線金屬層668可圍繞每一FIBs 690的四個邊界。
如第38圖所示，第三型晶片封裝結構303的交互連接線基板684之每一FIBs 690可包括：(1)一矽基板2，及(2)一交互連接線結構694位在該矽基板2上，交互連接線結構694具有如第34A圖及第34B圖中的FISC 20、SISC 29或FISC 20及SISC 29的組合相同的揭露說明，其中交互連接線結構694可包括複數交互連接線金屬層位在矽基板2上，每一交互連接線金屬層具有與FISC 20中的交互連接線金屬層6或SISC 29的交互連接線金屬層27相同的揭露說明，及複數絕緣介電層位在交互連接線結構694之每二相鄰交互連接線金屬層之間，其中絕緣介電層位在交互連接線結構694之最底層交互連接線金屬層的下方或位在交互連接線結構694之最頂層交互連接線金屬層的上方，每一絕緣介電層具有與FISC 20中的絕緣介電層12或SISC 29的絕緣介電層42相同的揭露說明，第三型晶片封裝結構303的交互連接線基板684之每一FIBs 690可包括：(1)由交互連接線結構694之最頂層交互連接線金屬層所提供的複數金屬接墊，及(2)由由交互連接線結構694之一(或多個)交互連接線金屬層所提供的金屬線或跡線693，每一金屬線或跡線693耦接位在相對二側的金屬接墊。
如第38圖所示，對於第三型晶片封裝結構303之交互連接線基板684，最頂層聚合物層676可設置在FIBs 690的上方，在最頂層聚合物層676中第一組開口767a可垂直地形成位在FIBs 690的該些金屬接墊上方，在最頂層聚合物層676中的第二組開口767b可垂直地形成位在最頂層交互連接線金屬層668的複數金屬接墊上方，及在最頂層聚合物層676中的第三組開口767c可垂直地分別形成位在最底層交互連接線金屬層668的複數金屬接墊下方，其最底層交互連接線金屬層668可形成在其中之聚合物層676上且位在最底層聚合物層676的上方，每一交互連接線金屬層668可由銅金屬形成，其厚度介於5μm至100μm之間、介於5μm至50μm之間或介於10μm至50μm之間，且其厚度大於每一FIBs 690中的交互連接線結構694之交互連接線金屬層。
如第38圖所示，對於第三型晶片封裝結構303，每一第一型半導體晶體100可具有如第34A圖中的第一、第二、第三或第四型金屬凸塊或金屬柱34分別接合至交互連接線基板684的複數微型金屬凸塊或金屬柱34，其中交互連接線基板684的複數微型金屬凸塊或金屬柱34可以是如第34A圖中的第一、第二、第三或第四型金屬凸塊或金屬柱34其中之一種型 式，以形成：(1)高密度金屬接點563a位在每一第一型半導體晶片100與交互連接線基板684的其中之一FIBs 690之間，每一金屬接點563a耦接每一第一型半導體晶片100至交互連接線基板684的其中之一FIBs 690之其中之一金屬接墊，(2)複數低密度金屬接點563b位在每一第一型半導體晶片100與交互連接線基板684之間，每一低密度金屬接點563b耦接每一第一型半導體晶片100至交互連接線基板684的最頂層交互連接線金屬層668之其中之一金屬接墊，其中每一高密度金屬接點563a及低密度金屬接點563b可包括厚度介於2μm至20μm之間的一銅層位在每一第一型半導體晶片100與其交互連接線基板684之間，及厚度介於1μm至15μm的一銲料層(由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所形成)，位在每一高密度金屬接點563a及低密度金屬接點563b的銅層與其交互連接線基板684之間，因此二相鄰第一型半導體晶片100可依序經由位在二相鄰第一型半導體晶片100其中之一個下方的高密度金屬接點563a、垂直位在二相鄰第一型半導體晶片100下方的交互連接線基板684的其中之一FIBs 690的其中之一金屬線或跡線693及位在其它二相鄰第一型半導體晶片100下方的其中之一高密度金屬接點563a。
如第38圖所示，對於第三型晶片封裝結構303，每一高密度金屬接點563a可具有最大橫向尺寸(例如是圓形的直徑、長方形或正方形的對角線)介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或是小於或等於60μm,50μm,40μm,30μm,20μm,15μm或10μm，二相鄰高密度金屬接點563a之間的最小空間距離例如可介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或是小於或等於60μm,50μm,40μm,30μm,20μm,15μm或10μm，每一低密度金屬接點563b可具有最大橫向尺寸(例如是圓形的直徑、長方形或正方形的對角線)介於20μm至200μm之間、介於20μm至150μm之間、介於20μm至100μm之間、介於20μm至75μm之間或介於20μm至50μm之間，或是大於等於20μm,30μm,40μm或50μm，二相鄰低密度金屬接點563b之間的最小空間距離例如可介於20μm至200μm之間、介於20μm至150μm之間、介於20μm至100μm之間、介於20μm至75μm之間或介於20μm至50μm之間，或是大於等於20μm,30μm,40μm或50μm，每一低密度金屬接點563b的最大橫向尺寸與每一高密度金屬接點563a的最大橫向尺寸的比值可介於1.1至5之間或是大於1.2,1.5或2，每 二相鄰低密度金屬接點563b之間的空間(距離)與每二相鄰高密度金屬接點563a之間的空間(距離)的比值可介於1.1至5之間或是大於1.2,1.5或2。
如第38圖所示，第三型晶片封裝結構303更包括一底部填充材料(underfill)564(意即是聚合物層)位在每一第一型半導體晶片100與交互連接線基板684之間，覆蓋每一高密度金屬接點563a及低密度金屬接點563b的側壁，且介於每一第一型半導體晶片100與交互連接線基板684之間，每一TPVs 158可被形成在交互連接線基板684的最頂層交互連接線金屬層676上，TPVs可耦接交互連接線基板684的一(或多個)交互連接線金屬層676至BISD 79的一(或多個)交互連接線金屬層27，其聚合物層92可形成在其交互連接線基板684上而底部填充材料564環繞著第一型半導體晶片100及TPVs 158，每一金屬凸塊或金屬柱570可具有各種型式(即是第一、第二及第三型)，其可分別具有與第36A圖中第一、第二及第三型金屬凸塊或金屬柱570相同的揭露說明，其中每一金屬凸塊或金屬柱570具有黏著層26a位在交互連接線基板684的最底層交互連接線金屬層668的其中之一金屬接墊的底部表面上。
如第38圖所示，對於第三型晶片封裝結構303，交互連接線基板684的FIBs 690之一(或多個)金屬線或跡線693可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364；或者，交互連接線基板684的一(或多個)交互連接線金屬層668可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364；或者，交互連接線基板684的一(或多個)交互連接線金屬層668、一(或多個)TPVs 158及BISD 79的一(或多個)交互連接線金屬層27可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364。
或者，對於第三型晶片封裝結構303，如第38圖中的TPVs可被如第35A圖中的一(或多個)第一型VTV連接器467所取代，每一第一型VTV連接器467具有如第34A圖及第35A圖中的第一、第二、第三或第四型的金屬凸塊或金屬柱34接合至交互連接線基板684上，以形成(1)複數高密度金屬接點位在每一第一型VTV連接器467與交互連接線基板684之FIBs 690之間，每一高密度金屬接點具有與用於高密度金屬接點563a相同的揭露說明，其高密度金屬接點耦接每一VTV連接器467至交互連接線基板684的其中之一該FIBs 690的其中之一金屬接墊，及(2)複數低密度金屬接點位在每一第一型VTV連接器467與交互連接線基板684的最頂層交互連接線金屬層668之其中之一金屬接墊，每一個低密度金屬接點具有與用於低密度金屬接點 563b相同的揭露說明，其低密度金屬接點耦接每一VTV連接器467至交互連接線基板684的最頂層交互連接線金屬層668之其中之一金屬接墊，第三型晶片封裝結構303更可包括一底部填充材料564(意即是聚合物層)位在每一第一型VTV連接器467與交互連接線基板684之間，覆蓋介於每一第一型VTV連接器467與交互連接線基板684之間的每一高密度金屬接點及低密度金屬接點的側壁，BISD 79的最底層聚合物層42中的每一開口可垂直地位在其中之一第一型VTV連接器467的其中之一TSVs 157的電鍍銅層156的背面上方，因此BISD 79的最底層交互連接線金屬層27可延伸穿過每一開口以耦接至如第36C圖中的其中之一TSVs 157的電鍍銅層156的背面，因此，每一VTV連接器467的每一TSVs 157可耦接BISD 79的一個(或多個)交互連接線金屬層27至位在每一第一型VTV連接器467下方的交互連接線基板684的其中之一FIBs 690的其中之一金屬線或跡線693至交互連接線基板684的最頂層交互連接線金屬層668之其中之一金屬接墊，因此交互連接線基板684的其中之一FIBs 690的一(或多個)金屬線或跡線693可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364；或者，交互連接線基板684的一(或多個)交互連接線金屬層668可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364；或者，交互連接線基板684的一FIBs 690的一(或多個)金屬線或跡線693、其中之一第一型VTV連接器467的其中之一TSVs 157及BISD 79的一(或多個)交互連接線金屬層27可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364；或者，交互連接線基板684的一(或多個)交互連接線金屬層668、其中之一第一型VTV連接器467的其中之一TSVs 157及BISD 79的一(或多個)交互連接線金屬層27可被提供形成如第30圖中的其中之一可編程交互連接線361或其中之一不可編程交互連接線364。
因此，如第38圖所示，對於第三型晶片封裝結構303，每一FPGA IC晶片200可用以依據第30圖中第一至第六方面中的任一種進行配置或編程，或者，複數AS IC晶片411可提供在交互連接線基板684上，用以執行如第30圖中的邏輯驅動器300，每一AS IC晶片411可具有與第29圖及第30圖中AS IC晶片411相同的功能。
第四型晶片封裝結構
第39圖為本發明實施例之第四型晶片封裝結構的剖面示意圖，如第39圖所示，另一晶片封裝結構311可堆疊在第36A圖至第36C圖、第37圖及第38圖中第一型、第二型及第 三型晶片封裝結構中的任一種晶片封裝結構上，以形成第四型晶片封裝結構304(即是封裝堆疊封裝(package-on-package(POP)結構))，但是在此實施例中僅繪示另一晶片封裝結構311堆疊在第36A圖中第一型晶片封裝結構301上，其中第39圖與第36A圖中相同的元件號碼，其揭露內容可參考上述第36A圖中的揭露說明，該晶片封裝結構311可包括：(1)一球柵陣列封裝(ball-grid-array,BGA)基板321，(2)如第34A圖中的一第一型半導體晶片100位在該BGA基板321上，其中第一型半導體晶片100可以是記憶體IC晶片、例如是HBM IC晶片251，及(3)複數銲料凸塊/球(solder balls)322位在BGA基板321下方之底部表面上，每一銲料凸塊322可接合BGA基板321至第一型晶片封裝結構301的其中之一金屬接墊583上，對於晶片封裝結構311，其HBM IC晶片251可具有複數金屬凸塊或金屬柱接合至BGA基板321，金屬凸塊或金屬柱具有如第34A圖中的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種，接合以形成複數金屬接點563位在其HBM IC晶片251與BGA基板251之間，其中每一金屬接點563可包括厚度介於2μm至20μm之間，且其最大橫向尺寸介於1μm至15μm之間，以及厚度介於1μm至15μm之間的一銲料凸塊(由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所形成)位在每一金屬接點563的銅層與BGA基板321之間，該晶片封裝結構311更可包括底部填充材料(underfill)564(意即是聚合物層)位在HBM IC晶片251與BGA基板321之間，覆蓋位在HBM IC晶片251與BGA基板321之間的每一金屬接點563的側壁，第四型晶片封裝結構304更可包括一底部填充材料564(意即是聚合物層)位在第一型晶片封裝結構301與晶片封裝結構311之間，覆蓋該晶片封裝結構311的每一銲料凸塊/錫球322的側壁。或者，晶片封裝結構311可經由一導線框架(lead frame)的一薄小外形封裝(thin small outline package,TSOP)來實現、經由一打線封裝或覆晶封裝在一BGA基板的方式實現或經由如第36A圖至第36C圖中的FOIT封裝結構來實現。
如第39圖所示，對於第四型晶片封裝結構304，晶片封裝結構311的HBM IC晶片251可具有一組小型I/O電路203，其中每一小型I/O電路203具有如第18圖中的小型I/O電路203相同的揭露說明，其各自耦接至第一型晶片封裝結構301的其中之一FPGA IC晶片200的一組小型I/O電路203，或是耦接至如第30圖中第一型晶片封裝結構301的其它邏輯IC晶片，例如是GPU晶片269a、CPU晶片269b或DSP晶片270，用於一資料位元寬度大於或等於64,128,256,512,1024,2048,4096,8K或16K的資料傳輸，晶片封裝結構311的該HBM IC晶片251可耦接第一型晶片封裝結構301的其中之一邏輯IC晶片，例如是FPGA IC晶片200、GPU晶片269a、CPU 晶片269b或DSP晶片270，用於封裝結構內部的訊號傳輸或電源供應或接地參考電壓的傳送，如圖中所示的第一金屬交互連接線312，此第一金屬交互連接線312的傳輸路徑係依序經由晶片封裝結構311的其中之一金屬接點563、晶片封裝結構311的BGA基板321、晶片封裝結構311的銲料凸塊/球322、第一型晶片封裝結構301的其中之一金屬接墊583、第一型晶片封裝結構301之BISD 79中的交互連接線金屬層27、第一型晶片封裝結構301的其中之一TPVs 158、第一型晶片封裝結構301的FIDS 101的一(或多個)交互連接線金屬層27，第一型晶片封裝結構301的晶片封裝結構311之HBM IC晶片251與AS IC晶片411可耦接一(或多個)公共金屬凸塊或柱570，以用於通過第二金屬交互連接線313傳輸外部信號傳輸、電源供應或接地參考電壓的傳送，晶片封裝結構311的HBM IC晶片251可經由一第三金屬交互連接線314耦接至第一型晶片封裝結構301的一(或多個)金屬凸塊或金屬柱570，用於傳輸外部信號傳輸、電源供應或接地參考電壓的傳送，但不耦接至第一型晶片封裝結構301的任一第一型半導體晶片100。
第五型晶片封裝結構
第40圖為本發明實施例之第五型晶片封裝結構的剖面示意圖，如第40圖所示，第五型晶片封裝結構305可包括二個第一型晶片封裝結構301，每一個晶片封裝結構301相似於第36A圖中的晶片封裝結構，其中第40圖與第36A圖中相同的元件號碼，其揭露內容可參考上述第36A圖中的揭露說明。
如第40圖所示，對於第五型晶片封裝結構305中的下面的第一型晶片封裝結構301，其在第36A圖中的BISD 79可被保留，因此，第五型晶片封裝結構305中的上面的第一型晶片封裝結構301可具有金屬凸塊或柱570接合(mounted)至第五型晶片封裝結構305的下面的第一型晶片封裝結構301之其中之一TPVs 158的上表面，對於第五型晶片封裝結構305中的上面的第一型晶片封裝結構301，在第36A圖中的BISD 79及TPVs 158可被保留，對於第五型晶片封裝結構305，下面的第一型晶片封裝結構301可包括一(或多個)第一型半導體晶片100，使用作為邏輯IC晶片326，例如是FPGA IC晶片200、GPU晶片269a、CPU晶片269b或DSP晶片270，而上面的第一型晶片封裝結構301可包括一(或多個)第一型半導體晶片100，使用作為一(或多個)NVM IC晶片250，例如是NAND或NOR快閃晶片、MRAM IC晶片或RRAM IC晶片，第五型晶片封裝結構305更可包括：(1)一BGA基板537，其具有複數金屬接墊529位在上表面及複數金屬接墊528位在其下表面，其中下面的第一型晶片封裝結構301可具有複數金屬凸塊或柱 570分別接合至BGA基板537的金屬接墊529上，(2)複數銲料凸塊/錫球，其每一個位在BGA基板537的一金屬接墊528上，(3)底部填充材料564位在上面的第一型晶片封裝結構301與下面的第一型晶片封裝結構301之間，覆蓋上面的第一型晶片封裝結構301的每一金屬凸塊或柱570的側壁，及(4)底部填充材料564位在下面的第一型晶片封裝結構301與BGA基板537之間，覆蓋下面的第一型晶片封裝結構301的每一金屬凸塊或柱570的側壁。或者，對於第五型晶片封裝結構305，上面的第一型晶片封裝結構301可包括一(或多個)第一型半導體晶片100，用作為邏輯IC晶片326，例如是FPGA IC晶片200、GPU晶片269a、CPU晶片269b或DSP晶片270，而下面的第一型晶片封裝結構301可包括一(或多個)第一型半導體晶片100，用作為NVM IC晶片250，例如是NAND或NOR快閃晶片、MRAM IC晶片或RRAM IC晶片。
如第40圖所示，對於第五型晶片封裝結構305，在此例子中該邏輯IC晶片326為第27圖中的FPGA IC晶片，其NVM IC晶片250的第一大型I/O電路341具有如第18A圖中之大型驅動器274，經由上面的第一型晶片封裝結構301之FISD 101的交互連接線金屬層27、上面的第一型晶片封裝結構301之的其中之一金屬凸塊或柱570、下面的第一型晶片封裝結構301的其中之一TPVs 158及下面的第一型晶片封裝結構301的FISD 101的一(或多個)交互連接線金屬層27耦接至其邏輯IC晶片326的第二個大型接收器275，用於從第一個大型I/O電路341之該大型驅動器274通過第一解密CPM資料至第二個大型I/O電路341之大型接收器275，接著，其邏輯IC晶片326可包括一密碼區塊，用以解密該第一加密CPM資料以作為第一解密CPM資料，其中該密碼區塊可以是在第22A圖至第22D圖、第23A圖至第23C圖、第24圖、第25圖及第26A圖至第26C圖中的任一種密碼區塊，接著，對於第五型晶片封裝結構305的邏輯IC晶片326，如第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，如第15A圖至第15C圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379的其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，對於第五型晶片封裝結構305的邏輯IC晶片326，用於編程或配置可編程邏輯單元(LC)2014的第一型記憶體單元490或其中之一可編程開關單元258或379的第一型記憶體單元362的第二CPM資料可經由其密碼區塊加密以作為第二加密CPM資料，接著，對於第五型晶片封裝結構305，邏輯IC晶片326的第三個大型I/O電路341可具有第18B圖中的大型驅動器274經由下面的第一型晶片封裝結構301的一(或多個)交互連接線金屬層27、下面的第一型晶片封裝結構301的其中之一TPVs 158、上面的第一型晶片封裝結構301之的其中之一 金屬凸塊或柱570及上面的第一型晶片封裝結構301之的FISD 101的交互連接線金屬層27，而耦接至NVM IC晶片250的第四個大型I/O電路341之大型接收器275，用於從第三個小型I/O電路203的大型驅動器274通過/傳輸第二加密CPM資料至第四個小型I/O電路203的大型接收器275，而儲存在其NVM IC晶片250。
或者，如第40圖所示，對於第五型晶片封裝結構305，在此例子中該邏輯IC晶片326為第27圖中的FPGA IC晶片，其NVM IC晶片250可包括一密碼區塊，用以解密所儲存之第一加密CPM資料以作為第一解密CPM資料，其中密碼區塊可以是第22A圖至第22D圖、第23A圖至第23C圖、第24圖、第25圖及第26A圖至第26C圖中的任一種密碼區塊，NVM IC晶片250的一第一大型I/O電路341具有如第18A圖中之大型驅動器274，經由上面的第一型晶片封裝結構301之FISD 101的交互連接線金屬層27、上面的第一型晶片封裝結構301之的其中之一金屬凸塊或柱570、下面的第一型晶片封裝結構301的其中之一TPVs 158及下面的第一型晶片封裝結構301的FISD 101的一(或多個)交互連接線金屬層27耦接至其邏輯IC晶片326的第二個大型接收器275，用於從第一個大型I/O電路341之該大型驅動器274通過第一解密CPM資料至第二個大型I/O電路341之大型接收器275，接著，對於第五型晶片封裝結構305的邏輯IC晶片326，如第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，如第15A圖至第15C圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379的其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，接著，對於第五型晶片封裝結構305，邏輯IC晶片326的第三個大型I/O電路341可具有第18A圖中的大型驅動器274經由下面的第一型晶片封裝結構301的一(或多個)交互連接線金屬層27、下面的第一型晶片封裝結構301的其中之一TPVs 158、上面的第一型晶片封裝結構301之的其中之一金屬凸塊或柱570及上面的第一型晶片封裝結構301之的FISD 101的交互連接線金屬層27，而耦接至NVM IC晶片250的第四個大型I/O電路341之大型接收器275，用於從第三個大型I/O電路341的大型驅動器274通過/傳輸第二CPM資料至第四個大型I/O電路341的大型接收器275，使用作為編程或配置邏輯IC晶片326的其中之一可編程邏輯單元(LC)2014的第一型記憶體單元490或邏輯IC晶片326的其中之一可編程開關單元258的第一型記憶體單元362，對於第五型晶片封裝結構305，第二CPM資料可經由密碼區塊而被加密，以作為第二加密CPM資料而儲存於其中。
第六型晶片封裝結構
第41圖為本發明實施例之第六型晶片封裝結構的剖面示意圖，如第41A圖所示，第六型晶片封裝結構306可包括二第一型晶片封裝結構301堆疊在一起(即是上面及下面各一個)，每一個晶片封裝結構301相似於第36A圖中的晶片封裝結構，其中第41圖與第36A圖中相同的元件號碼，其揭露內容可參考上述第36A圖中的揭露說明，及包括一NVM晶片封裝結構336堆疊在下面的第一型晶片封裝結構301。
如第41圖所示，第六型晶片封裝結構306的NVM晶片封裝結構336可包括：(1)二個NVM IC晶片250，每一個可以是NAND快閃晶片或NOR快閃晶片，堆疊在一起且經由一黏著層511接合在一起，例如是銀膏或導熱膠，其中上面的NVM IC晶片250可超出下面的NVM IC晶片250的邊界，(2)一電路板335位在NVM IC晶片250下方，其中下面的NVM IC晶片250可經由一黏著層334黏在其上表面上，例如是銀膏或導熱膠，(3)複數打線導線333，每一導線333耦接其中之一NVM IC晶片250至電路板335上，(4)灌模聚合物層332位在電路板335上方，包住該些NVM IC晶片250及打線導線333，及(5)複數銲料凸塊/錫球337位在其底部，每一銲料凸塊/錫球337接合在第六型晶片封裝結構306的下面的第一型晶片封裝結構301的其中之一金屬接墊583。
如第41A圖所示，對於第六型晶片封裝結構306的上面的第一型晶片封裝結構301，如第36A圖中的BISD 79及TPVs 158可被保留，且其每一金屬凸塊或柱570可接合至第六型晶片封裝結構306的下面的第一型晶片封裝結構301之其中之一金屬接墊583，對於第六型晶片封裝結構306，下面的第一型晶片封裝結構301可包括一(或多個)第一型半導體晶片100可用作為邏輯IC晶片326，例如是FPGA IC晶片200、GPU晶片269a、CPU晶片269b或DSP晶片270，及上面的第一型晶片封裝結構301可包括一(或多個)第一型半導體晶片100用作為一(或多個)如第29圖中的AS IC晶片411，第六型晶片封裝結構306更可包括：(1)一BGA基板537，其具有複數金屬接墊529位在上表面及複數金屬接墊528位在其下表面，其中下面的第一型晶片封裝結構301可具有複數金屬凸塊或柱570分別接合至BGA基板537的金屬接墊529上，(2)複數銲料凸塊/錫球，其每一個位在BGA基板537的一金屬接墊528上，(3)底部填充材料564位在上面的第一型晶片封裝結構301與下面的第一型晶片封裝結構301之間，覆蓋上面的第一型晶片封裝結構301的每一金屬凸塊或柱570的側壁，(4)一底部填充材料564位在下面的第一型晶片封裝結構301與NVM晶片封裝結構336之間，覆蓋NVM晶片封裝結構336的每一銲料凸塊/錫球337 的側壁；及(5)底部填充材料564位在下面的第一型晶片封裝結構301與BGA基板537之間，覆蓋下面的第一型晶片封裝結構301的每一金屬凸塊或柱570的側壁。
如第41A圖所示，對於第六型晶片封裝結構306，在此例子中該邏輯IC晶片326為第27圖中的FPGA IC晶片，其中之一NVM IC晶片250的一第一大型I/O電路341具有如第18A圖中之大型驅動器274，經由NVM晶片封裝結構336的其中之一打線導線333、NVM晶片封裝結構336的電路板335、NVM晶片封裝結構336的其中之一銲錫凸塊/球337、下面的第一型晶片封裝結構301之BISD 79的一(或多個)交互連接線金屬層27、上面的第一型晶片封裝結構301的其中之一金屬凸塊或柱570及上面的第一型晶片封裝結構301之FISD 101的交互連接線金屬層27，耦接至其AS IC晶片411的第二個大型I/O電路341的大型接收器275，用於傳輸第一加密CPM資料從第一個大型I/O電路341的大型驅動器274傳輸至從第二個大型I/O電路341的大型接收器275，接著，如第29圖中的第一加密CPM資料可經由AS IC晶片411中的密碼區塊517而被解密以作為第一解密CPM資料，接著AS IC晶片411中的第一個小型I/O電路203具有如第18B圖中的小型驅動器374可經由上面的第一型晶片封裝結構301之FISD 101的交互連接線金屬層27、上面的第一型晶片封裝結構301的其中之一金屬凸塊或柱570、下面的第一型晶片封裝結構301的BISD 79之交互連接線金屬層27、下面的第一型晶片封裝結構301的其中之一TPVs 158及下面的第一型晶片封裝結構301的FISD 101的一(或多個)交互連接線金屬層27耦接至邏輯IC晶片326的第二個小型I/O電路203，用於從第一個小型I/O電路203之該小型驅動器374通過第一解密CPM資料至第二個小型I/O電路203之小型接收器203，接著，對於第六型晶片封裝結構306之下面的第一型晶片封裝結構301的邏輯IC晶片326，如第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，如第15A圖至第15C圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379的其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，接著，對於第六型晶片封裝結構306，邏輯IC晶片326的第三個小型I/O電路203可具有第18B圖中的小型驅動器374經由下面的第一型晶片封裝結構301的一(或多個)交互連接線金屬層27、下面的第一型晶片封裝結構301的其中之一TPVs 158、下面的第一型晶片封裝結構301的BISD 79的交互連接線金屬層27、上面的第一型晶片封裝結構301之的其中之一金屬凸塊或柱570及上面的第一型晶片封裝結構301之的FISD 101的交互連接線金屬層27，而耦接至AS IC晶片411的第四個小型I/O電路203之小型接收器375，用於從第三個小型I/O電路203的小型驅動器374傳輸通過/傳輸 第二CPM資料至第四個小型I/O電路203的小型接收器375，使用作為編程或配置邏輯IC晶片326的其中之一可編程邏輯單元(LC)2014的第一型記憶體單元490或邏輯IC晶片326的其中之一可編程開關單元258的第一型記憶體單元362，接著，如第29圖中之第二個CPM資料可經由AS IC晶片411的密碼區塊517而被加密，以作為第二加密CPM資料，接著其AS IC晶片411的第三個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由上面的第一型晶片封裝結構301的FISD 101的交互連接線金屬層27、上面的第一型晶片封裝結構301的其中之一金屬凸塊或柱570、上面的第一型晶片封裝結構301的FISD 101的交互連接線金屬層27、下面的第一型晶片封裝結構301的BISD 79的一(或多個)交互連接線金屬層27、NVM晶片封裝結構336的其中之一銲料錫球337、NVM晶片封裝結構336的電路板335及NVM晶片封裝結構336的打線導線333，耦接至其中之一NVM IC晶片250的第四個大型I/O電路341之大型接收器275，用以傳輸第二加密CPM資料，從第三個大型I/O電路341的大型驅動器274傳輸至第四個大型I/O電路341的大型接收器275，以儲存在NVM IC晶片250中。
如第41A圖所示，對於第六型晶片封裝結構306，其AS IC晶片411可包括一如第29圖中之調整區塊(regulating)415，用以控制或調整從一輸入電壓來調整一電源供應電壓，該輸入電壓例如是12,5,3.3或2.5伏特(vo1ts)，調整為3.3,2.5,1.8,1.5,1.35,1.2,1.0,0,75或0.5伏特傳輸至邏輯IC晶片326及/或每一NVM IC晶片250。
或者，第41B圖為本發明之第六型晶片封裝結構的另一實施例的剖面示意圖，在第41B圖中的第六型晶片封裝結構306具有與第41A圖中的第六型晶片封裝結構306相似的結構，其中第41B圖與第41A圖中相同的元件號碼，其揭露內容可參考上述第41A圖中的揭露說明，其二者之間的差異為如第36A圖中的複數第一型晶片封裝結構301(上面的二個)可堆疊設置在下面的第一型晶片封裝結構301，對於第六型晶片封裝結構306中的上面的每一個第一型晶片封裝結構301，如第36A圖中BISD 79及TPVs 158可被保留，且其每一金屬凸塊或柱570可接合至第六型晶片封裝結構306中下面的第一型晶片封裝結構301的其中之一金屬接墊583上，對於第六型晶片封裝結構306，上面的每一個第一型晶片封裝結構301可包括一(或多個)第一型半導體晶片100以作為如第29圖中的一(或多個)AS IC晶片411，在第41B圖中上面的每一個第一型晶片封裝結構301之AS IC晶片411可組合以執行像是第41A圖中第六型晶片封裝結構306上面的第一型晶片封裝結構301之AS IC晶片411的功能，該第六型晶片封裝結構306更可包括一底部填充材料564位在上面的每一個第一型晶片封裝結構301與下面的第一型晶片 封裝結構301之間，覆蓋上面的每一個第一型晶片封裝結構301的每一金屬凸塊或柱570的側壁。
第七型晶片封裝結構
第42圖為本發明實施例之第七型晶片封裝結構的剖面示意圖，如第42圖所示，第七型晶片封裝結構307可提供一晶片嵌入式基板177，其包括複數個水平方向設置的第二型半導體晶片100，其中每一第二型半導體晶片100具有如第34B圖中所示之半導體晶片相同的揭露內容，且每一第二型半導體晶片100可以是NVM IC晶片(例如是NAND或NOR快閃晶片、MRAM IC晶片或RRAM IC晶片)及HBM IC晶片251(例如是SRAM IC晶片或DRAM IC晶片)或是如第29圖中之AS IC晶片411，例如，對於第七型晶片封裝結構307的晶片嵌入式基板177，左側的第二型半導體晶片100可以是NVM IC晶片250，中間的第二型半導體晶片100可以是AS IC晶片411，而右側的第二型半導體晶片100可以是HBM IC晶片251，每一第二型半導體晶片100更可包括一聚合物層257位在如第34B圖中SISC 29的最頂層聚合物層42上，第七型晶片封裝結構307之該晶片嵌入式基板177更可包括：(1)一聚合物層92(例如是灌模材料、環氧樹脂基底的材料或聚酰亞胺)填入在二相鄰第二型半導體晶片100之間的間隙中，其中該聚合物層92具有的一上表面與每一第二型半導體晶片100的聚合物層257之上表面、每一第二型半導體晶片100的每一第一型微型金屬凸塊或柱34的上表面共平面，(2)複數TPVs 158位在其聚合物層92中，其中每一TPVs 158可由銅金屬形成，其高度介於20μm至300μm之間、介於30μm至200μm之間、介於50μm至150μm之間、介於50μm至120μm之間、介於20μm至100μm之間、介於20μm至60μm之間、介於20μm至40μm之間或介於20μm至30μm之間，或是大於或等於100μm、50μm、30μm或20μm，且其上表面與聚合物層92的上表面共平面，及(3)一BISD 79位在其第二型半導體晶片100、聚合物層92及TPVs 158的下方。
如第42圖所示，對於第七型晶片封裝結構307的晶片嵌入式基板177之每一第二型半導體晶片100，其半導體基板2位在背面的一部分可經由CMP或機械拋光的方式移除，以使每一TSVs 157的電鍍銅層156與半導體基板2的背面及第七型晶片封裝結構307的晶片嵌入式基板177之聚合物層92的底部表面共平面。
如第42圖所示，第七型晶片封裝結構307的晶片嵌入式基板177之BISD 79可提供一(或多個)交互連接線金屬層27耦接至第七型晶片封裝結構307的晶片嵌入式基板177之每 一第二型半導體晶片100的每一TSVs 157，且一(或多個)聚合物層42位在二相鄰交互連接線金屬層27之間，且位在最底層的交互連接線金屬層27的下方或位在最上層的交互連接線金屬層27的上方，其中一上面的交互連接線金屬層27可經由位在二者之間的聚合物層42中的一開口耦接至一低的交互連接線金屬層27，對於第七型晶片封裝結構307之晶片嵌入式基板177，BISD 79的最頂層的聚合物層42可具有一上表面接觸聚合物層92的底部表面，BISD 79的最頂層的聚合物層42可位在BISD 79之最頂層交互連接線金屬層27與聚合物層92之間，且位在BISD 79之最頂層交互連接線金屬層27與每一第二型半導體晶片100的背面之間，其中在BISD 79之最頂層的聚合物層42中的每一開口可位在其中之一第二型半導體晶片100的其中之一TSVs 157的下方或位在其中之一TPVs 158的下方，所以BISD 79的最頂層交互連接線金屬層27可延伸穿過每一開口而耦接至其中之一TSVs 157或是其中之一TPVs 158，BISD 79的每一交互連接線金屬層27可以水平方向延伸越過第二型半導體晶片100的邊界，BISD 79的最底層交互連接線金屬層27可具有複數金屬接墊，該些金屬接墊分別位在BISD 79之最底層聚合物層42中的複數開口的頂端，用於BISD 79的交互連接線金屬層27及聚合物層42的揭露說明及製程可參考第34A圖中的SISC 29的揭露說明。
如第42圖所示，第七型晶片封裝結構307的晶片嵌入式基板177更可包括複數金屬凸塊或柱570以矩陣方式排列設置在其底部，每一種金屬凸塊或柱570具有如第34A圖中的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種，第一、第二、第三或第四型金屬凸塊或金屬柱570中的每一種具有黏著層26a位在BISD 79的最底層交互連接線金屬層27的其中之一金屬接的一底部表面上。
如第42圖所示，第七型晶片封裝結構307更可包括：(1)第一型半導體晶片100位在其晶片嵌入式基板177上，其中每一第一型半導體晶片100可具有與第34A圖中的半導體晶片相同的揭露說明，以作為一邏輯IC晶片326，例如是FPGA IC晶片200、GPU晶片269a、CPU晶片269b或DSP晶片270，對於第七型晶片封裝結構307，其邏輯IC晶片326可具有如第34A圖中的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種，該金屬凸塊或金屬柱接合至晶片嵌入式基板177的其中之一第二型半導體晶片100的其中之一第一型金屬凸塊或金屬柱34的上表面上的一金屬接墊597(例如是銅接墊)，或接接合至晶片嵌入式基板177的其中之一TPVs 158的上表面，(2)一底部填充材料564(聚合物層)填在邏輯IC晶片326與晶片嵌入式基板177之間，覆蓋其邏輯IC晶片326的每一第一、第二、第三或第四型金屬凸塊或金屬柱34 的其中之一種金屬凸塊或金屬柱的側壁，(3)一聚合物層192(例如是灌模材料、環氧樹脂基底的材料或聚酰亞胺)填入在晶片嵌入式基板177上且圍繞著邏輯IC晶片326，其中聚合物層192具有一上表面與邏輯IC晶片326的上表面共平面，(4)一BGA基板537具有複數金屬接墊529位在其上表面，且具有複數金屬接墊528位在其下表面，其中晶片嵌入式基板177可具有金屬凸塊或柱570分別接合至BGA基板537的金屬接墊529，(5)複數的銲料錫球538分別位在BGA基板537的金屬接墊528上，及(6)一底部填充材料564位在晶片嵌入式基板177與BGA基板537之間，覆蓋晶片嵌入式基板177的每一金屬凸塊或柱570的側壁。
如第42圖所示，對於第七型晶片封裝結構307，在此例子中該邏輯IC晶片326為第27圖中的FPGA IC晶片，NVM IC晶片250的一第一大型I/O電路341具有如第18A圖中之大型驅動器274，經由NVM IC晶片250的其中之一TSVs 157、晶片嵌入式基板177之BISD 79的一(或多個)交互連接線金屬層27、AS IC晶片411的其中之一TSVs 157，耦接至其AS IC晶片411的第二個大型I/O電路341的大型接收器275，用於傳輸第一加密CPM資料從第一個大型I/O電路341的大型驅動器274傳輸至從第二個大型I/O電路341的大型接收器275，接著，如第29圖中的第一加密CPM資料可經由AS IC晶片411中的密碼區塊517而被解密以作為第一解密CPM資料，接著AS IC晶片411中的第一個小型I/O電路203具有如第18B圖中的小型驅動器374可經由邏輯IC晶片326的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種，用於從第一個小型I/O電路203之該小型驅動器374通過第一解密CPM資料至第二個小型I/O電路203之小型接收器203，接著，對於第七型晶片封裝結構307之的邏輯IC晶片326，如第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，如第15A圖至第15C圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379的其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，接著，對於第七型晶片封裝結構307，邏輯IC晶片326的第三個小型I/O電路203可具有第18B圖中的小型驅動器374經由邏輯IC晶片326的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種，而耦接至AS IC晶片411的第四個小型I/O電路203之小型接收器375，用於從第三個小型I/O電路203的小型驅動器374傳輸通過/傳輸第二CPM資料至第四個小型I/O電路203的小型接收器375，使用作為編程或配置邏輯IC晶片326的其中之一可編程邏輯單元(LC)2014的第一型記憶體單元490或邏輯IC晶片326的其中之一可編程開關單元258的第一型記憶體單元362，接著，如第29圖中之第二個CPM資料可經由AS IC晶片411的密碼區塊517而 被加密，以作為第二加密CPM資料，接著其AS IC晶片411的第三個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由AS IC晶片411的其中之一TSVs 157、晶片嵌入式基板177之BISD 79的一(或多個)交互連接線金屬層27、NVM IC晶片250的TSVs 157，耦接至NVM IC晶片250的第四個大型I/O電路341之大型接收器275，用以傳輸第二加密CPM資料，從第三個大型I/O電路341的大型驅動器274傳輸至第四個大型I/O電路341的大型接收器275，以儲存在NVM IC晶片250中。
如第42圖所示，對於第七型晶片封裝結構307，其AS IC晶片411可包括一如第29圖中之調整區塊(regulating)415，用以控制或調整從一輸入電壓來調整一電源供應電壓，該輸入電壓例如是12,5,3.3或2.5伏特(volts)，調整為3.3,2.5,1.8,1.5,1.35,1.2,1.0,0,75或0.5伏特傳輸至邏輯IC晶片326及/或其NVM IC晶片250。
如第42圖所示，對於第七型晶片封裝結構307，其HBM IC晶片251可具有一組小型I/O電路203，其每一小型I/O電路203具有如第18B圖中小型I/O電路203相同的揭露說明，小型I/O電路203分別經由邏輯IC晶片326的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種耦接至邏輯IC晶片326的一組小型I/O電路203，用於傳輸一資料位元等於或大於64,128,256,512,1024,2048,4096,8K或16K的資料傳輸。
第八型晶片封裝結構
第43圖為本發明實施例之第八型晶片封裝結構的剖面示意圖，如第43圖所示，第43圖中的第八型晶片封裝結構308具有與第42圖中的第七型晶片封裝結構307相似的結構，其中第43圖與第42圖中相同的元件號碼，其揭露內容可參考上述第42圖中的揭露說明，其二者之間的差異為第八型晶片封裝結構308更可包括：(1)如第41A圖中的NVM晶片封裝結構336，其具有的銲料錫球337接合設置在BGA基板537的其中之一金屬接墊529上，及(2)底部填充材料564位在NVM晶片封裝結構336與BGA基板537之間，覆蓋NVM晶片封裝結構336的每一銲料凸塊/錫球337的側壁，另外對於第八型晶片封裝結構308之晶片嵌入式基板177，用於第七型晶片封裝結構307之晶片嵌入式基板177的如第41圖中的NVM IC晶片250可以被保留。
如第43圖所示，對於第八型晶片封裝結構308，在此例子中該邏輯IC晶片326為第27圖中的FPGA IC晶片，其中之一NVM IC晶片250的一第一大型I/O電路341具有如第18A 圖中之大型驅動器274，經由NVM IC晶片封裝結構336的其中之一打線導線333、NVM IC晶片封裝結構336的電路板335、NVM IC晶片封裝結構336的其中之一銲料凸塊/錫球337、BGA基板537的一金屬線或跡線549、晶片嵌入式基板177的其中之一金屬凸塊或柱570、晶片嵌入式基板177的的BISD 79的交互連接線金屬層27AS IC晶片411的其中之一TSVs 157，耦接至其AS IC晶片411的第二個大型I/O電路341的大型接收器275，用於傳輸第一加密CPM資料從第一個大型I/O電路341的大型驅動器274傳輸至從第二個大型I/O電路341的大型接收器275，接著，如第29圖中的第一加密CPM資料可經由AS IC晶片411中的密碼區塊517而被解密以作為第一解密CPM資料，接著AS IC晶片411中的第一個小型I/O電路203具有如第18B圖中的小型驅動器374可經由邏輯IC晶片326的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種，用於從第一個小型I/O電路203之該小型驅動器374通過第一解密CPM資料至第二個小型I/O電路203之小型接收器203，接著，對於第八型晶片封裝結構308之的邏輯IC晶片326，如第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，如第15A圖至第15C圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379的其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，接著，對於第八型晶片封裝結構308，邏輯IC晶片326的第三個小型I/O電路203可具有第18B圖中的小型驅動器374經由邏輯IC晶片326的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種，而耦接至AS IC晶片411的第四個小型I/O電路203之小型接收器375，用於從第三個小型I/O電路203的小型驅動器374傳輸通過/傳輸第二CPM資料至第四個小型I/O電路203的小型接收器375，使用作為編程或配置邏輯IC晶片326的其中之一可編程邏輯單元(LC)2014的第一型記憶體單元490或邏輯IC晶片326的其中之一可編程開關單元258的第一型記憶體單元362，接著，如第29圖中之第二個CPM資料可經由AS IC晶片411的密碼區塊517而被加密，以作為第二加密CPM資料，接著其AS IC晶片411的第三個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由AS IC晶片411的其中之一TSVs 157、片嵌入式基板177的其中之一金屬凸塊或柱570、BGA基板537的一金屬線或跡線549、NVM IC晶片封裝結構336的其中之一銲料凸塊/錫球337、NVM IC晶片封裝結構336的電路板335及NVM IC晶片封裝結構336的其中之一打線導線333，耦接至其中之一NVM IC晶片250的第四個大型I/O電路341之大型接收器275，用以傳輸第二加密CPM資料，從第三個大型I/O電路341的大型驅動器274傳輸至第四個大型I/O電路341的大型接收器275，以儲存在其中之一NVM IC晶片250中。
如第43圖所示，對於第八型晶片封裝結構308，其AS IC晶片411可包括一如第29圖中之調整區塊(regulating)415，用以控制或調整從一輸入電壓來調整一電源供應電壓，該輸入電壓例如是12,5,3.3或2.5伏特(volts)，調整為3.3,2.5,1.8,1.5,1.35,1.2,1.0,0,75或0.5伏特傳輸至邏輯IC晶片326及/或其NVM IC晶片250。
如第43圖所示，對於第八型晶片封裝結構308，其HBM IC晶片251可具有一組小型I/O電路203，其每一小型I/O電路203具有如第18B圖中小型I/O電路203相同的揭露說明，小型I/O電路203分別經由邏輯IC晶片326的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種耦接至邏輯IC晶片326的一組小型I/O電路203，用於傳輸一資料位元等於或大於64,128,256,512,1024,2048,4096,8K或16K的資料傳輸。
第九型晶片封裝結構
第44圖為本發明實施例之第九型晶片封裝結構的剖面示意圖，如第44圖所示，第44圖中的第九型晶片封裝結構309可包括：(1)如第34C圖中所揭露說明之一第三型半導體晶片100，其可被使用作為邏輯IC晶片326，例如是FPGA IC晶片200、GPU晶片269a、CPU晶片269b或DSP晶片270，(2)如第34D圖中所揭露說明之複數第四型半導體晶片100，每一個第四型半導體晶片100可以是NVM IC晶片250，例如是NAND或NOR快閃晶片、MRAM IC晶片或RRAM IC晶片、HBM IC晶片251(例如是SRAM IC晶片或DRAM IC晶片)，或是如第29圖中之一AS IC晶片411，及(3)複數如第35B圖中之第二型VTV連接器467，例如，對於第九型晶片封裝結構309，左側的第四型半導體晶片100可以是NVM IC晶片250，中間的第四型半導體晶片100為AS IC晶片411及右側的第四型半導體晶片100可以是HBM IC晶片251。
如第44圖所示，對於第九型晶片封裝結構309，每一第四型半導體晶片100及第二型VTV連接器467可被提供，其具有：(1)絕緣接合層52(即是氧化矽層)，其上表面黏著在其邏輯IC晶片326的絕緣接合層52(即是氧化矽層)之底部表面上，及(2)複數金屬接墊6a(意即是銅層)，其上表面接合至邏輯IC晶片326的其中之一金屬接墊6a的一底部表面上。
如第44圖所示，第九型晶片封裝結構309可包括一聚合物層92，例如是灌模材料、環氧樹脂基底的材料或聚酰亞胺，以填入二相鄰第四型半導體晶片100及第二型VTV連接器467之間的複數間隙中，對於第九型晶片封裝結構309之第四型半導體晶片100，其半導體基 板2可具有一部分可經由CMP或機械拋光的方式移除，以使每一TSVs 157的電鍍銅層156與半導體基板2的背面及第九型晶片封裝結構309的聚合物層92的底部表面共平面。
如第44圖所示，對於第九型晶片封裝結構309更可包括複數金屬凸塊或柱570以矩陣方式排列設置在其底部，每一種金屬凸塊或柱570具有如第34A圖中的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種，第一、第二、第三或第四型金屬凸塊或金屬柱570中的每一種具有黏著層26a位在第四型半導體晶片100及第二型VTV連接器467的其中之一TSVs 157的一底部表面上。
如第44圖所示，第九型晶片封裝結構309可包括如第37圖中所揭露的一中介載板551，對於第九型晶片封裝結構309，每一第四型半導體晶片100及第二型VTV連接器467具有如第34A圖中的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種，接合至其中介載板551，以形成複數金屬接點563位在每一第四型半導體晶片100及第二型VTV連接器467與中介載板551之間，其中每一金屬接點563包括可包括厚度介於2μm至20μm之間，且其最大橫向尺寸介於1μm至15μm之間，以及厚度介於1μm至15μm之間的一銲料凸塊(由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所形成)位在每一金屬接點563的銅層與中介載板551之間，該第九型晶片封裝結構309更包括(1)底部填充材料(underfill)564(意即是聚合物層)位在每一第四型半導體晶片100及第二型VTV連接器467與中介載板551之間及位在聚合物層92與中介載板551之間，覆蓋位在每一第四型半導體晶片100及第二型VTV連接器467與中介載板551之間的每一金屬接點563的側壁，(2)一聚合物層192(例如是灌模材料、環氧樹脂基底的材料或聚酰亞胺)填入在中介載板551及底部填充材料564上，其中該聚合物層192具有一上表面與邏輯IC晶片326的上表面共平面，及(3)複數金屬凸塊或柱570以矩陣方式排列設置在中介載板551的底部表面，每一種金屬凸塊或柱570具有如第34A圖中的第一、第二、第三或第四型金屬凸塊或金屬柱34的其中之一種，每一金屬凸塊或金屬柱570可具有黏著層26a位在中介載板551的其中之一TSVs 558的背面，意即是銅層557的背面。
如第44圖所示，第九型晶片封裝結構309更包括：(1)一BGA基板537，其具有複數金屬接墊529位在上表面及複數金屬接墊528位在其下表面，其中複數金屬凸塊或柱570分別接合至BGA基板537的金屬接墊529上，(2)複數銲料凸塊/錫球538，其每一個位在BGA基 板537的一金屬接墊528上，及(3)底部填充材料564位在中介載板511與BGA基板537之間，覆蓋每一金屬凸塊或柱570的側壁。
如第44圖所示，對於第九型晶片封裝結構309，在此例子中該邏輯IC晶片326為第27圖中的FPGA IC晶片，NVM IC晶片250的一第一大型I/O電路341具有如第18A圖中之大型驅動器274，經由NVM IC晶片250的其中之一TSVs 157、位在NVM IC晶片250下方的其中之一金屬接點563、中介載板551的一(或多個)交互連接線金屬層77、位在AS IC晶片411下方的其中之一金屬接點563及AS IC晶片411的其中之一TSVs 157，，耦接至其AS IC晶片411的第二個大型I/O電路341的大型接收器275，用於傳輸第一加密CPM資料從第一個大型I/O電路341的大型驅動器274傳輸至從第二個大型I/O電路341的大型接收器275，接著，如第29圖中的第一加密CPM資料可經由AS IC晶片411中的密碼區塊517而被解密以作為第一解密CPM資料，接著AS IC晶片411中的第一個小型I/O電路203具有如第18B圖中的小型驅動器374可經由AS IC晶片411的其中之一金屬接墊6a及其邏輯IC晶片326的其中之一金屬接墊6a耦接至邏輯IC晶片326的第二個小型I/O電路203，用於從第一個小型I/O電路203之該小型驅動器374通過第一解密CPM資料至第二個小型I/O電路203之小型接收器203，接著，對於第九型晶片封裝結構309之下面的第一型晶片封裝結構301的邏輯IC晶片326，如第19圖中的其中之一可編程邏輯單元(LC)2014的其中之一第一型記憶體單元490可依據第一解密CPM資料而被編程或配置，如第15A圖至第15C圖、第16A圖、第16B圖及第21圖中的其中之一可編程開關單元258或379的其中之一第一型記憶體單元362可依據第一解密CPM資料而被編程或配置。或者，接著，對於第九型晶片封裝結構309，邏輯IC晶片326的第三個小型I/O電路203可具有第18B圖中的小型驅動器374經由AS IC晶片411的其中之一金屬接墊6a及其邏輯IC晶片326的其中之一金屬接墊6a，而耦接至AS IC晶片411的第四個小型I/O電路203之小型接收器375，用於從第三個小型I/O電路203的小型驅動器374傳輸通過/傳輸第二CPM資料至第四個小型I/O電路203的小型接收器375，使用作為編程或配置邏輯IC晶片326的其中之一可編程邏輯單元(LC)2014的第一型記憶體單元490或邏輯IC晶片326的其中之一可編程開關單元258的第一型記憶體單元362，接著，如第29圖中之第二個CPM資料可經由AS IC晶片411的密碼區塊517而被加密，以作為第二加密CPM資料，接著其AS IC晶片411的第三個大型I/O電路341可具有如第18A圖中的大型驅動器274，經由AS IC晶片411的的其中之一TSVs 157、位在AS IC晶片411下方的其中之一金屬接點563、中介載板551的一(或多個)交互連接線金屬層77、位在NVM IC晶片250下方的其中之一 金屬接點563及NVM IC晶片250的其中之一TSVs 157，耦接至NVM IC晶片250的第四個大型I/O電路341之大型接收器275，用以傳輸第二加密CPM資料，從第三個大型I/O電路341的大型驅動器274傳輸至第四個大型I/O電路341的大型接收器275，以儲存在NVM IC晶片250中。
如第44圖所示，對於第九型晶片封裝結構309，其AS IC晶片411可包括一如第29圖中之調整區塊(regulating)415，用以控制或調整從一輸入電壓來調整一電源供應電壓，該輸入電壓例如是12,5,3.3或2.5伏特(volts)，調整為3.3,2.5,1.8,1.5,1.35,1.2,1.0,0,75或0.5伏特傳輸至邏輯IC晶片326及/或其NVM IC晶片250。
如第44圖所示，對於第九型晶片封裝結構309，其HBM IC晶片251可具有一組小型I/O電路203，其每一小型I/O電路203具有如第18B圖中小型I/O電路203相同的揭露說明，小型I/O電路203分別經由接合邏輯IC晶片326的金屬接墊6a至HBM IC晶片251的其中之一金屬接墊6a的方式耦接至邏輯IC晶片326的小型I/O電路203，用於傳輸一資料位元等於或大於64,128,256,512,1024,2048,4096,8K或16K的資料傳輸。
註釋：
如第40圖所示，對於第五型晶片封裝結構305，如第5A圖至第5C圖中之第四型NVM記憶體單元721係由FINFET製程技術形成在其FPGA IC晶片200中，用於儲存如第22A圖至22D圖、第23A圖至第23C圖、第24圖、第25圖及第26A圖至第26C圖中第一、第二及/或第三密碼，用於FPGA IC晶片200中的密碼區塊；而對於第一型至第四型及第六型至第九型晶片封裝結構301-304及306-309，如第5A圖及第5D圖中之第四型NVM記憶體單元721係由FINFET製程技術形成在其AS IC晶片411中，用於儲存如第22A圖至22D圖、第23A圖至第23C圖、第24圖、第25圖及第26A圖至第26C圖中第一、第二及/或第三密碼，用於AS IC晶片411中的密碼區塊。
保護範圍之限制係僅由申請專利範圍所定義，保護範圍係意圖及應該以在申請專利範圍中所使用之用語之一般意義來做成寬廣之解釋，並可根據說明書及之後的審查過程對申請專利範圍做出解釋，在解釋時亦會包含其全部結構上及功能上之均等物件。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
250:非揮發性記憶體(NVM)IC晶片
479:I/O緩衝區塊
411:輔助IC晶片
517:密碼區塊
481:I/O緩衝區塊
469:I/O緩衝區塊
201:可編程邏輯區塊
490:記憶體單元
211:選擇電路
362:記憶體單元
379:可編程開關單元
475:外部電路
471:I/O緩衝區塊
200:FPGA IC晶片

Claims (16)

  1. 一種多晶片封裝結構，包括： 一第一晶片封裝結構包括： 一第一半導體積體電路(IC)晶片； 一第一聚合物層位在該第一半導體積體電路(IC)晶片的側壁之外並從一水平方向上延伸的一空間中； 一聚合物穿孔連接線(through polymer via)垂直地且在該第一聚合物層中延伸；以及 一第一交互連接線結構位在該第一半導體積體電路(IC)晶片、該第一聚合物層及該聚合物穿孔連接線的下方及一第一金屬凸塊位在該第一交互連接線結構下方及位在該第一晶片封裝結構的底部處，其中該第一交互連接線結構包括一第一交互連接線金屬層、一第二交互連接線金屬層位在該第一交互連接線金屬層下方及一第一絕緣介電層位在該第一交互連接線金屬層與該第二交互連接線金屬層之間，其中該第一交互連接線金屬層位在該第一半導體積體電路(IC)晶片、該第一聚合物層及該聚合物穿孔連接線的下方，其中該第一交互連接線金屬層包括一第一金屬交互連接線橫跨該第一半導體積體電路(IC)晶片的邊界下方，該第一半導體積體電路(IC)晶片經由該第一交互連接線金屬層耦接該聚合物穿孔連接線，其中該第一金屬凸塊耦接該第二交互連接線金屬層，其中該第一半導體積體電路(IC)晶片包括一現場可編程邏輯單元，該現場可編程邏輯單元具有多個記憶體單元及一選擇電路，該些記憶體單元用以儲存與一查找表(LUT)的多個結果值相關聯的資料，該選擇電路包括用於一邏輯操作的一第一輸入資料組的一第一組輸入點及用於一第二輸入資料組的一第二組輸入點，其中該第二輸入資料組與儲存在該些記憶體單元中的該資料相關聯，其中該選擇電路用以依據該第一輸入資料組從該第二輸入資料組中選擇一輸入資料，以作為用於該邏輯操作的一輸出資料；以及 一第二半導體積體電路(IC)晶片位在該第一晶片封裝結構上方，其中該第二半導體積體電路(IC)晶片依序經由該聚合物穿孔連接線及該第一交互連接線金屬層耦接至該第一半導體積體電路(IC)晶片，其中該第二半導體積體電路(IC)晶片包括一第一硬核(hard macro)，其中該第一硬核可執行該邏輯操作。
  2. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該聚合物穿孔連接線包括厚度介於10微米至100微米之間的一銅層。
  3. 如申請專利範圍第1項所請求之多晶片封裝結構，更包括一第二晶片封裝結構位在該第一晶片封裝結構上方，其中該第二半導體積體電路(IC)晶片由該第二晶片封裝結構提供，其中該多晶片封裝結構更包括多個第二金屬凸塊位在該第二晶片封裝結構下方，其中該第二晶片封裝結構係經由該些第二金屬凸塊耦接至該第一晶片封裝結構。
  4. 如申請專利範圍第3項所請求之多晶片封裝結構，其中該第二晶片封裝結構包括一第二聚合物層及一第二交互連接線結構，其中該第二聚合物層位在該第二半導體積體電路(IC)晶片的側壁之外並從一水平方向上延伸的空間中，而該第二交互連接線結構包括一第三交互連接線金屬層、一第四交互連接線金屬層及一第二絕緣介電層，其中該第三交互連接線金屬層位在該第二半導體積體電路(IC)晶片及該第二聚合物層的下方，該第四交互連接線金屬層位在該第三交互連接線金屬層下方，該第二絕緣介電層位在該第三交互連接線金屬層與該第四交互連接線金屬層之間，其中該第二交互連接線結構包括一第二金屬交互連接線橫跨且位在該第二半導體積體電路(IC)晶片之一邊界的下方，其中該第二半導體積體電路(IC)晶片依序經由該第三交互連接線金屬層、該第四交互連接線金屬層、該聚合物穿孔連接線及該第一交互連接線金屬層耦接該第一半導體積體電路(IC)晶片。
  5. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一晶片封裝結構更包括一第二交互連接線結構位在該第一半導體積體電路(IC)晶片、該第一聚合物層及該聚合物穿孔連接線的上方，其中該第二交互連接線結構包括一第三交互連接線金屬層及一第二絕緣介電層，其中該第三交互連接線金屬層位在該第一半導體積體電路(IC)晶片、該第一聚合物層及該聚合物穿孔連接線的上方，而該第二絕緣介電層位在該第三交互連接線金屬層上方，其中該第三交互連接線金屬層包括一第二金屬交互連接線橫跨且位在該第一半導體積體電路(IC)晶片之一邊界上方，其中該第二半導體積體電路(IC)晶片依序經由該第三交互連接線金屬層、該聚合物穿孔連接線及該第一交互連接線金屬層耦接至該第一半導體積體電路(IC)晶片。
  6. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片為一現場可編程閘極陣列(FPGA)積體電路(IC)晶片。
  7. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一硬核包括一數位訊號處理單元(digital-signal-processing (DSP) slice)，該數位訊號處理單元具有與該邏輯操作之該輸出資料相關聯的輸入資料。
  8. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一硬核包括一數位訊號處理單元(digital-signal-processing (DSP) slice)，該數位訊號處理單元具有與該邏輯操作之該輸出資料相關聯的乘法器。
  9. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第二半導體積體電路(IC)晶片包括多個硬核，其中該第一硬核為該些硬核中的一個。
  10. 一晶片封裝結構包括： 一第一半導體積體電路(IC)晶片； 一第一聚合物層位在該第一半導體積體電路(IC)晶片的側壁之外並從一水平方向上延伸的一空間中； 一聚合物穿孔連接線(through polymer via)垂直地且在該第一聚合物層中延伸；以及 一第一交互連接線結構位在該第一半導體積體電路(IC)晶片、該第一聚合物層及該聚合物穿孔連接線的下方及一第一金屬凸塊位在該第一交互連接線結構下方及位在該晶片封裝結構的底部處，其中該第一半導體積體電路(IC)晶片包括一金屬接點位在其頂部處，其中該第一交互連接線結構包括一第一交互連接線金屬層、一第二交互連接線金屬層位在該第一交互連接線金屬層下方及一第一絕緣介電層位在該第一交互連接線金屬層與該第二交互連接線金屬層之間，其中該第一交互連接線金屬層位在該第一半導體積體電路(IC)晶片、該第一聚合物層及該聚合物穿孔連接線的下方，其中該第一交互連接線金屬層包括一金屬交互連接線橫跨該第一半導體積體電路(IC)晶片的邊界下方，該第一交互連接線金屬層耦接該聚合物穿孔連接線，其中該第二交互連接線金屬層耦接該第一金屬凸塊，其中該第一半導體積體電路(IC)晶片包括一第一硬核；以及 一第二半導體積體電路(IC)晶片位在該晶片封裝結構上方，其中該第二半導體積體電路(IC)晶片耦接該第一半導體積體電路(IC)晶片之該金屬接點，其中該第二半導體積體電路(IC)晶片經由該聚合物穿孔連接線耦接該第一交互連接線金屬層，其中該第二半導體積體電路(IC)晶片包括一現場可編程邏輯單元，該現場可編程邏輯單元具有多個記憶體單元及一選擇電路，該些記憶體單元用以儲存與一查找表(LUT)的多個結果值相關聯的資料，該選擇電路包括用於一邏輯操作的一第一輸入資料組的一第一組輸入點及用於一第二輸入資料組的一第二組輸入點，其中該第二輸入資料組與儲存在該些記憶體單元中的該資料相關聯，其中該選擇電路用以依據該第一輸入資料組從該第二輸入資料組中選擇一輸入資料，以作為用於該邏輯操作的一輸出資料，其中該第一半導體積體電路(IC)晶片之該第一硬核可執行該邏輯操作。
  11. 如申請專利範圍第10項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一第二聚合物層位在其頂部處，其中該第二聚合物層覆蓋該第一半導體積體電路(IC)晶片之該金屬接點的一側壁。
  12. 如申請專利範圍第10項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括一第一矽基板、一第二交互連接線結構、多個第一電晶體位在該第一矽基板的一第一表面處、一矽穿孔連接線垂直地穿過該第一矽基板，其中該矽穿孔連接線耦接該第一交互連接線金屬層，該第二交互連接線結構位在該第一矽基板的該第一表面上方，其中該第二交互連接線結構包括一第三交互連接線金屬層位在該第一矽基板的該第一表面上方、一第四交互連接線金屬層位在該第三交互連接線金屬層上方、一第二絕緣介電層位在該第三交互連接線金屬層與該第四交互連接線金屬層之間及一第三絕緣介電層位在該第四交互連接線金屬層上，其中在該第三絕緣介電層內的一開口位在該第四交互連接線金屬層的一接點上方，其中該金屬接點經由該開口耦接該接點。
  13. 如申請專利範圍第12項所請求之多晶片封裝結構，其中該第二半導體積體電路(IC)晶片包括一第二矽基板及多個第二電晶體位在該第二矽基板的一第二表面處，其中該第二表面朝向該第一矽基板的該第一表面。
  14. 如申請專利範圍第10項所請求之多晶片封裝結構，更包括一第二金屬凸塊位在該第二半導體積體電路(IC)晶片與該金屬接點之間且垂直地位在該金屬接點上方，其中該金屬接點經由該第二金屬凸塊耦接該第二半導體積體電路(IC)晶片。
  15. 如申請專利範圍第10項所請求之多晶片封裝結構，其中該第二半導體積體電路(IC)晶片是一現場可編程閘極陣列(field-programmable-gate-array (FPGA))積體電路(IC)晶片。
  16. 如申請專利範圍第10項所請求之多晶片封裝結構，其中該第一半導體積體電路(IC)晶片包括多個硬核，其中該第一硬核為該些硬核中的一個。
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