TWI882809B

TWI882809B - 整合微線圈之扇出型半導體封裝結構及其封裝方法

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Publication number: TWI882809B
Application number: TW113118665A
Authority: TW
Inventors: 陳誌濠; 申明智; 張簡上煜
Original assignee: 力成科技股份有限公司
Priority date: 2024-05-20
Filing date: 2024-05-20
Publication date: 2025-05-01

Abstract

本發明係一種整合微線圈之扇出型半導體封裝結構及其封裝方法，係於一重佈線層上設置一晶片及一微線圈單元，且該微線圈單元係至少間隔位在該晶片的至少二相對外側，並與該重佈線層及該晶片電連接，最後再以一封膠層包覆該晶片及該微線圈單元於其中；如此，該微線圈單元不再偏置於該晶片一外側，有效地減少扇出型半導體封裝結構的翹曲。

Description

整合微線圈之扇出型半導體封裝結構及其封裝方法

本發明係關於一種扇出型半導體封裝結構及其封裝方法，尤指一種整合微線圈之扇出型半導體封裝結構及其封裝方法。

目前針對特殊功能應用，要求半導體封裝結構需進一步於封裝製程中整合加入被動元件，惟未經縝密規劃，於封裝製程中單純加入被動元件，例如：將單一微線圈偏置於晶片的一側；如此，雖滿足特殊功能應用的需求，因線圈所佔封裝體之尺寸較大，使輕薄的扇出型半導體封裝結構翹曲問題更加凸顯。

因此，目前整合如線圈等被動元件的扇出型半導體封裝結構的翹曲問題需進一步改良之。

有鑑於上述整合如線圈等被動元件的扇出型半導體封裝結構的翹曲問題，本發明之主要目的係提供一種整合微線圈之扇出型半導體封裝結構及其封裝方法，以減少產品翹曲。

欲達上述目的所使用的主要技術手段係令該整合微線圈之扇出型半導體封裝結構包含：一第一重佈線層，係具有一第一內連接面及一第一外連接面，該第一外連接面係電連接多個外連接件；一晶片，係設置於該第一重佈線層的該第一內連接面上，並與之電連接；一微線圈單元，係設置於該第一重佈線層的該第一內連接面上，並至少間隔位在該晶片的至少二相對外側，且與該第一重佈線層及該晶片電連接；以及一第一封膠層，係設置在該第一重佈線層的該第一內連接面上，並包覆該晶片及該微線圈單元。

由上述說明可知，本發明扇出型半導體封裝結構的微線圈單元係至少間隔位在該晶片的至少二相對外側，不偏置於該晶片一外側，以減少扇出型半導體封裝結構的翹曲。

欲達上述目的所使用的主要技術手段係令該整合微線圈之扇出型半導體封裝方法包含： (a) 準備一載板； (b) 於該載板上形成一下重佈線層； (c) 於該下重佈線層上形成多個微線圈單元； (d) 將多個晶片以其背面黏著於該下重佈線層上，且各該晶片係位在多個微線圈單元內； (e) 於下重佈線層上形成一封膠層，以包覆該下重佈線層上的該些微線圈單元及該些晶片； (f) 磨研該封膠層，以提供一共平面； (g) 於該共平面上形成一上重佈線層；以及 (h) 依切割道切割出多個獨立之扇出型半導體封裝結構；其中各該扇出型半導體封裝結構的該微線圈單元係至少間隔位在該晶片的至少二相對外側。

由上述說明可知，本發明扇出型半導體封裝方法係將多個晶片分別設置於對應該微線圈單元內，於切割出單一扇出型半導體封裝結構後，其微線圈單元係至少間隔位在該晶片的至少二相對外側；如此，該微線圈單元將不偏置於該晶片一外側，以減少扇出型半導體封裝結構的翹曲。

本發明係針對一種整合微線圈之扇出型半導體封裝結構及其封裝方法進行改良，以下配合數個實施例及圖式，詳加說明本發明技術。

首先請參閱圖1所示，係為本發明扇出型半導體封裝結構1a的第一實施例的一局部結構立體示意圖，再配合圖3D(與圖1恰呈上、下反置)所示，該扇出型半導體封裝結構1a係包含一第一重佈線層10、一晶片20、一微線圈單元30及一第一封膠層40；此外，該扇出型半導體封裝結構1a可進一步包含一第二重佈線層50。圖3D所示的微線圈單元30僅繪製二圈示意之。

上述第一重佈線層10係具有一第一內連接面11及一第一外連接面12，該第一外連接面12係電連接多個外連接件13；於本實施例，該些外連接件13係為錫球，亦可為凸塊，均不以此為限。

上述晶片20係設置於該第一重佈線層10的該第一內連接面11上，並與之電連接。於本實施例，該晶片20係具有一主動面21及一相對該主動面的背面22，且該主動面21係朝向該第一內連接面11，並以多個凸塊211與該第一內連接面11焊接。

上述微線圈單元30係設置於該第一重佈線層10的該第一內連接面11上，並至少間隔位在該晶片20的至少二相對外側201，且與該第一重佈線層10及該晶片20電連接。於本實施例，該微線圈單元30係包含一第一微線圈31，且該第一微線圈31係將該晶片20圍繞在其中。如圖1所示，該第一微線圈31係為單一螺旋金屬板，可呈方形或圓形螺旋，其最內圈部分係圈繞該晶片20外圍，即間隔位在該晶片20的多個外側201。再如圖3D所示，該微線圈單元30係進一步包含一鐵磁性材料層32，以覆蓋該單一螺旋金屬板的多道板體311。

上述第一封膠層40係設置在該第一重佈線層的該第一內連接面上，並包覆該晶片、該第一微線圈31及該鐵磁性材料層32。

上述第二重佈線層50係包含一第二內連接面51及一第二外連接面52，該第二內連接面51係與該第一微線圈31電連接。於本實施例，該晶片20的背面22係以一黏膠層23黏著於該第二重佈線層50的該第二內連接面51。

再如圖2及圖3D(與圖2恰呈上、下反置)所示，為本發明扇出型半導體封裝結構1b的第二實施例，其大多結構與第一實施例相同，惟本實施例的一第一微線圈31係包含多個環板33及一鐵磁性材料層32。該些環板33係呈同心設置，其最內的環板33係圈繞該晶片20外圍，且各該環板33係具有一縱向開口331，使各該環板33由俯視或仰視觀之具有二自由端332；該些環板33的該些自由端332係與該第一重佈線層10的第一內連接面11或該第二重佈線層50的第二內連接面51電連接，以構成一微線圈。圖2中二條不同虛線所標示的為該第一及／或第二內連接面的線路等效示意圖，等效於該微線圈的輸入端(IN)及輸入端(OUT)，非實體線路佈線圖。圖3D所示之該鐵磁性材料層32則設置在該第一重佈線層10的該第一內連接面11上，以包覆該些多個環板33，且被該第一封膠層40所包覆。

此外，上述該些環33的縱向開口可331進一步錯開設置，不朝同一方向對齊，而再如圖4B所示，該鐵磁性材料層32與該第一封膠層40的各接合處也可進一步設置有一金屬層34，並將至少最靠近該晶片20外圍之該金屬層34電連接至該第一重佈線層10或該第二重佈線層50的接地線路53，以電性接地為該晶片20提供訊號遮蔽，避免晶片20受到該微線單元30的干擾。

圖5B為微線圈單元30的另一結構，其包含如圖1或圖2所示之第一微線圈31及多個鐵磁性材料層32，該些鐵磁性材料層32係設置在該第一重佈線層的該第一內連接面11上，以分別包覆如圖1所示之第一微線圈31的多道板體311，或分別包覆如圖2所示的該些多個環板33，且該些鐵磁性材料層32均被該第一封膠層40所包覆。同理，各該鐵磁性材料層32與該第一封膠層40的各接合處係可進一步設置有一金屬層34，且至少一金屬層34係電連接至該第一重佈線層10或該第二重佈線層50的接地線路53，以電性接地為該晶片20提供訊號遮蔽，避免晶片20受到該微線單元30的干擾。

由上揭扇出型半導體封裝結構的第一及第二實施例可知，該微線圈單元30採單一個第一微線圈31，將晶片20圍繞於其中，以間隔位在該晶片20的多個外側201，故不再偏置於晶片20的其中一外側201，有效地減少扇出型半導體封裝結構1a、1b的翹曲。

再請參閱圖6A所示，係為本發明扇出型半導體封裝結構1c的第三實施例的一局部俯視平面圖，其與圖2所示之第二實施例大致相同，惟其微線圈單元30係包括至少二微線圈31’，且該二微線圈31’係分別間隔位在該晶片20的該二相對外側201；於本實施例，該二微線圈31’係透過該第一及第二重佈線層(對應圖中二種不同虛線的等效線路)與該晶片20呈並聯電連接；另如圖6B所示，該二微線圈31’則透過該第一及第二重佈線層(對應圖中二種不同虛線的等效線路)與該晶片20呈串聯電連接。如此扇出型半導體封裝結構1d係整合較大電感量之微線圈單元。同理，該二微線圈31’亦可採用如圖1所示的微線圈31，即準備如圖1所示的二個微線圈31，透過該第一及第二重佈線層與該晶片20呈串聯或並聯電連接。

請參閱圖7所示，係為另一具有大電感量的扇出型半導體封裝結構1e，其大多結構同圖2配合圖3D、圖4B或圖5B的實施例，惟進一步於其第二重佈線層50的該第二外連接面52設置一第二微線圈35，該第二微線圈35係設置該第二重佈線層50之該第二外連接面52，並與之電連接，且同樣由一鐵磁性材料層36包覆之，再由另一第二封膠層41包覆該第二微線圈層35及該鐵磁性材料層36於其中。同理，該第二微線圈35亦可透過該第二重佈線層50配合該第一及第二重佈線層10、50與晶片20呈串聯或並聯電連接。該第二微線圈35係可如圖1及圖2所示的第一微線圈31的結構。

以下再進一步說明圖3D、圖4B及圖5B之扇出型半導體封裝結構的封裝方法。

請參閱圖3A所示，先準備一載板60，並於該載板60上形成一下重佈線層70，再於該下重佈線層70上形成如圖1所示之多個單一螺旋金屬板的板體311或如圖2所示之多組該些環板33；由於各單一螺旋金屬板的局部或各該環板33的局部係直接形成於該下重佈線層70的對應接墊701，故單一螺旋金屬板或該些環板33與該下重佈線層70電連接。

如圖3B所示，於該下重佈線層70上形成多個鐵磁性材料層32，以分別包覆如圖1所示之多個單一螺旋金屬板或如圖2所示之多組該些環板33，以構成圖1、圖2、圖6A及圖6B所示的微線圈單元31、31’。

如圖3C所示，於該下重佈線層70上設置多個晶片20，且各該晶片20係位在如圖1所示之各該單一螺旋金屬板中間，或如圖2所示之各組該些環板33的中間；於本實施例，該些晶片20係以其背面22，透過一黏膠層23黏著於該下重佈線層70上，如此該晶片20的主動面21係朝上。接著，再於下重佈線層70上形成一封膠層71，以包覆該下重佈線層70上的所有元件，可再進一步磨研該封膠層71，使該些晶片20的主動面21上的晶片接墊211、單一螺旋金屬板的各板體311或各該環板33，以及該些鐵磁性材料層32外露，且呈一共平面。若欲實現圖6A及圖6B所示的扇出型半導體封裝結構1c、1d，該晶片係位在相鄰的該單一螺旋金屬板中間，或相鄰二組的該些環板33的中間。

如圖3D所示，於圖3C的共平面上形成一上重佈線層72，該上重佈線層72的多個接墊721係與該些晶片20的主動面21上的晶片接墊211、單一螺旋金屬板的各板體311局部或各該環板33局部連接，故該些晶片20的主動面21、單一螺旋金屬板的各板體311或各該環板33係透過該上重佈線層72電連接。又該上重佈線層72上再進一步形成多個外連接件13，例如錫球或凸塊，但不以此為限。最後，如圖3D所示的切割道L，切割出多個獨立之本發明扇出型半導體封裝結構1a、1b。

再如圖4A所示，於對應圖3B步驟中，於該下重佈線層70上形成多個鐵磁性材料層32後，於各該鐵磁性材料層32的外側形成金屬層80，概呈ㄇ字形；之後，配合圖3C及圖4B所示，將多個晶片20設置在該該下重佈線層70上，並形成一封膠層71後，在研磨步驟中，即可將各該鐵磁性材料層32頂面的金屬層部分81一併磨除，使各該鐵磁性材料層32與該封膠層71之接合處形成金屬層34，並與該些晶片20的主動面21上的晶片接墊211、單一螺旋金屬板的各板體311或各該環板33呈一共平面，以供如圖4B所示之上重佈線層72形成之。最後，如圖4B所示的切割道L，切割出多個獨立之本發明扇出型半導體封裝結構1a、1b。

如圖5A所示，其與圖4A大致相同，惟各該鐵磁性材料層32對應如圖1所示之各該單一螺旋金屬板中相鄰的板體311，或如圖2所示之相鄰環板33係進一步被移除，以於圖1所示之各該單一螺旋金屬板的各該板體311，或如圖2所示之各該環板33係包覆獨立的一鐵磁性材料層32，再於各該鐵磁性材料層32外側形成金屬層80，概呈ㄇ字形；之後，配合圖3C及圖5B所示，將多個晶片20設置在該該下重佈線層70上，並形成一封膠層71後，在研磨步驟中，即可將各該鐵磁性材料層32頂面的金屬層部分一併磨除，使各該鐵磁性材料層32與該封膠層71之接合處形成金屬層34，並該些晶片20的主動面21上的晶片接墊211、單一螺旋金屬板的各板體311或各該環板33呈一共平面，以供如圖5B所示之上重佈線層72形成之。最後，如圖5B所示的切割道，切割出多個獨立之本發明扇出型半導體封裝結構1a、1b。

綜上所述，本發明整合微線圈之扇出型半導體封裝結構係主要將其微線圈單元，至少間隔位在該晶片的至少二相對外側，不偏置於該晶片一外側，以減少扇出型半導體封裝結構的翹曲。

以上所述僅是本發明的實施例而已，並非對本發明做任何形式上的限制，雖然本發明已以實施例揭露如上，然而並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明技術方案的範圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。

1a、1b、1c、1d、1e: 扇出型半導體封裝結構 10: 第一重佈線層 11: 第一內連接面 12: 第一外連接面 13: 外連接件 20: 晶片 201: 外側 21: 主動面 211: 晶片接墊 22: 背面 23: 黏膠層 30: 微線圈單元 31、31’: 第一微線圈 311: 板體 32: 鐵磁性材料層 33: 環板 331: 縱向開口 332: 自由端 34: 金屬層 35: 第二微線圈 36: 鐵磁性材料層 40: 第一封膠層 41: 第二封膠層 50: 第二重佈線層 51: 第二內連接面 52: 第二外連接面 53:接地線路 60: 載板 70: 下重佈線層 701: 接墊 71: 封膠層 72: 上重佈線層 721: 接墊 80: 金屬層 81: 金屬層部分

圖1：本發明扇出型半導體封裝結構之一第一實施例的一局部立體圖；圖2：本發明扇出型半導體封裝結構之一第二實施例的一局部俯視平面圖；圖3A至D：本發明一扇出型半導體封裝方法中對應不同步驟之結構剖面示意圖；圖4A及B：本發明另一扇出型半導體封裝方法中對應不同步驟之結構剖面示意圖；圖5A及B：本發明又一扇出型半導體封裝方法中對應不同步驟之結構剖面示意圖；圖6A：本發明扇出型半導體封裝結構之一第三實施例的一局部俯視平面圖；圖6B：本發明扇出型半導體封裝結構之一第四實施例的一局部俯視平面圖；圖7：本發明扇出型半導體封裝結構之一第五實施例的一剖面示意圖。

1a:扇出型半導體封裝結構

10:第一重佈線層

11:第一內連接面

20:晶片

201:外側

30:微線圈單元

31:第一微線圈

Claims

一種整合微線圈之扇出型半導體封裝結構，包括：一第一重佈線層，係具有一第一內連接面及一第一外連接面，該第一外連接面係電連接多個外連接件；一晶片，係設置於該第一重佈線層的該第一內連接面上，並與之電連接；一微線圈單元，係設置於該第一重佈線層的該第一內連接面上，並至少間隔位在該晶片的至少二相對外側，且與該第一重佈線層及該晶片電連接；以及一第一封膠層，係設置在該第一重佈線層的該第一內連接面上，並包覆該晶片及該微線圈單元。
如請求項1所述之扇出型半導體封裝結構，其中該微線圈單元係包括一第一微線圈，該第一微線圈係將該晶片圍繞在其中。
如請求項2所述之扇出型半導體封裝結構，係進一步包括一第二重佈線層，其與該第一重佈線層相對，並設置在該晶片、該第一微線圈及該第一封膠層上，以與該第一微線圈電連接。
如請求項3所述之扇出型半導體封裝結構，其中：該第二重佈線層係包含一第二內連接面及一第二外連接面，該第二內連接面係與該第一微線圈電連接；以及該晶片係以黏膠層黏著於該第二重佈線層的該第二內連接面。
如請求項4所述之扇出型半導體封裝結構，係進一步包括：一第二微線圈，係設置該第二重佈線層之該第二外連接面，並與之電連接；以及一第二封膠層，係設置在該第二重佈線層的該第二外連接面上，並包覆該第二微線圈層。
如請求項3至5中任一項所述之扇出型半導體封裝結構，其中該第一微線圈係包括：單一螺旋金屬板，其最內圈部分係圈繞該晶片外圍；以及一鐵磁性材料層，係包覆該單一螺旋金屬板；其中該第一封膠層係包覆該第一微線圈的該鐵磁性材料層。
如請求項3至5中任一項所述之扇出型半導體封裝結構，其中該第一微線圈係包括：多個環板，係呈同心設置，其最內環板係圈繞該晶片外圍；其中各該環板係具有一縱向開口，使各該環板具有二自由端，且該些自由端係與該第一重佈線層的第一內連接面或該第二重佈線層電連接，以構成一微線圈；以及一鐵磁性材料層，係設置在該第一重佈線層的該第一內連接面上，並包覆該些多個環板；其中該第一封膠層係包覆該第一微線圈的該鐵磁性材料層。
如請求項3至5中任一項所述之扇出型半導體封裝結構，其中該第一微線圈係包括：多個環板，係呈同心設置，其最內環板係圈繞該晶片外圍；其中各該環板係具有一縱向開口，使各該環板具有二自由端，且該些自由端係與該第一重佈線層的第一內連接面或該第二重佈線層電連接，以構成一微線圈；以及多個鐵磁性材料層，係設置在該第一重佈線層的該第一內連接面上，並分別包覆該些多個環板；其中該第一封膠層係包覆該第一微線圈的該些鐵磁性材料層。
如請求項7所述之扇出型半導體封裝結構，其中：該些環板的縱向開口係錯開設置；以及該鐵磁性材料層與該第一封膠層的各接合處係進一步設置有一金屬層；其中至少最靠近該晶片外圍之該金屬層係電連接至該第一重佈線層或該第二重佈線層。
如請求項8所述之扇出型半導體封裝結構，其中：該些環板的縱向開口係錯開設置；以及各該鐵磁性材料層與該第一封膠層的各接合處係進一步設置有一金屬層；其中至少最靠近該晶片外圍之該金屬層係電連接至該第一重佈線層或該第二重佈線層。
如請求項5所述之扇出型半導體封裝結構，其中該第二微線圈係包括：單一螺旋金屬板；以及一鐵磁性材料層，係包覆該單一螺旋金屬板；其中該第二封膠層係包覆該第二微線圈的該鐵磁性材料層。
如請求項5所述之扇出型半導體封裝結構，其中該第二微線圈係包括：多個環板，係呈同心設置，各該環板係具有一縱向開口，使各該環板具有二自由端，且該些自由端係與該第二重佈線層的該第二外連接面電連接，以構成一微線圈；以及一鐵磁性材料層，係設置在該第二重佈線層的該第二外連接面上，並包覆該些多個環板；其中該第二封膠層係包覆該第二微線圈的該鐵磁性材料層。
如請求項1所述之扇出型半導體封裝結構，其中該微線圈單元係包括至少二微線圈，該二微線圈係分別間隔位在該晶片的該二相對外側。
如請求項13所述之扇出型半導體封裝結構，係進一步包括一第二重佈線層，其與該第一重佈線層相對，並設置在該晶片、該二微線圈及該第一封膠層上，以與該二微線圈電連接；其中該二微線圈係透過該第一及第二重佈線層與該晶片呈串聯或並聯電連接。
如請求項13或14所述之扇出型半導體封裝結構，其中各該微線圈係包含：單一螺旋金屬板，其最外圈部分係位在該晶片的對應外側；以及一鐵磁性材料層，係包覆該單一螺旋金屬板；其中該第一封膠層係包覆各該鐵磁性材料層。
如請求項14所述之扇出型半導體封裝結構，其中各該微線圈係包括：多個環板，係呈同心設置，其最外環板係位在該晶片的對應外側；其中各該環板係具有一縱向開口，使各該環板具有二自由端，且該些自由端係與該第一重佈線層的第一內連接面或該第二重佈線層電連接，以構成一微線圈；以及一鐵磁性材料層，係設置在該第一重佈線層的該第一內連接面上，並包覆該些多個環板；其中該第一封膠層係包覆各該微線圈的該鐵磁性材料層。
如請求項14所述之扇出型半導體封裝結構，其中各該微線圈係包括：多個環板，係呈同心設置，其最外環板係位在該晶片的對應外側；其中各該環板係具有一縱向開口，使各該環板具有二自由端，且該些自由端係與該第一重佈線層的第一內連接面或該第二重佈線層電連接，以構成一微線圈；以及多個鐵磁性材料層，係設置在該第一重佈線層的該第一內連接面上，並分別包覆該些多個環板；其中該第一封膠層係包覆各該微線圈的該些鐵磁性材料層。
如請求項16所述之扇出型半導體封裝結構，其中：該些環板的縱向開口係錯開設置；以及該鐵磁性材料層與該第一封膠層的各接合處係進一步設置有一金屬層；其中至少最靠近該晶片外圍之該金屬層係電連接至該第一重佈線層或該第二重佈線層。
如請求項17所述之扇出型半導體封裝結構，其中：該些環板的縱向開口係錯開設置；以及各該鐵磁性材料層與該第一封膠層的各接合處係進一步設置有一金屬層；其中至少最靠近該晶片外圍之該金屬層係電連接至該第一重佈線層或該第二重佈線層。
一種整合微線圈之扇出型半導體封裝方法，包括以下步驟： (a) 準備一載板； (b) 於該載板上形成一下重佈線層； (c) 於該下重佈線層上形成多個微線圈單元； (d) 將多個晶片以其背面黏著於該下重佈線層上，且各該晶片係位在對應該微線圈單元內； (e) 於下重佈線層上形成一封膠層，以包覆該下重佈線層上的該些微線圈單元及該些晶片； (f) 磨研該封膠層，以提供一共平面； (g) 於該共平面上形成一上重佈線層；以及 (h) 依該些微線圈單元之間的切割道切割出多個獨立之扇出型半導體封裝結構；其中各該扇出型半導體封裝結構係包含單一該微線圈單元，且該微線圈單元係至少間隔位在該晶片的至少二相對外側。
如請求項20所述之扇出型半導體封裝方法，其中：該步驟(c)係包含： (c1) 於該下重佈線層上形成多個微線圈；；其中單個或數個微線圈構成各該些微線圈單元以及 (c2) 於該下重佈線層上形成多個鐵磁性材料層，以分別包覆該些微線圈；以及該步驟(e)的該些晶片係分別位在對應之該微線圈單元的單一微線圈中間或相鄰微線圈之間。
如請求項21所述之扇出型半導體封裝方法，其中: 該步驟(c1)係於該下重佈線層上形成多個單一螺旋金屬板的多個板體，或多組呈同心圓且具縱向開口之環板，以對應構成該些微線圈；其中各該單一螺旋金屬板的局部或各該環板的局部係直接形成於該下重佈線層的對應接墊；該步驟(f)係磨研該封膠層，使該些晶片的主動面上的晶片接墊、各該單一螺旋金屬板的各板體或各該環板，以及該些鐵磁性材料層外露，以構成該共平面；以及該步驟(g)該上重佈線層的多個接墊係與該些晶片的主動面上的晶片接墊、該單一螺旋金屬板局部之各板體或各該環板局部連接。
如請求項22所述之扇出型半導體封裝方法，其中於該步驟(c2)中，形成於該下重佈線層上的該些鐵磁性材料層係分別包覆各該單一螺旋金屬板之板體或各該環板該微線圈。
如請求項22或23所述之扇出型半導體封裝方法，其中：該步驟(c2)係進一步於各該鐵磁性材料層的外側形成金屬層；以及該步驟(f)於磨研該封膠層時，一併磨除位在各該鐵磁性材料層頂面的金屬層部分。