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TWI882798B - 用於物理不可複製技術的帶叉型片電晶體一次編程記憶體 - Google Patents

用於物理不可複製技術的帶叉型片電晶體一次編程記憶體 Download PDF

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TWI882798B
TWI882798B TW113117397A TW113117397A TWI882798B TW I882798 B TWI882798 B TW I882798B TW 113117397 A TW113117397 A TW 113117397A TW 113117397 A TW113117397 A TW 113117397A TW I882798 B TWI882798 B TW I882798B
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陳稐寯
何秉隆
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力旺電子股份有限公司
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Abstract

一種用於PUF技術的一次編程(OTP)記憶體，包括第一記憶胞。第一記憶胞包括反熔絲電晶體、第一選擇電晶體和第二選擇電晶體。 反熔絲電晶體包括第一奈米線、第二奈米線、第一閘極結構、第一汲/源結構和第二汲/極結構。 第一奈米線和第二奈米線的第一部分接觸於隔離牆。 第一奈米線和第二奈米線的第二部分被第一閘極結構所覆蓋。 第一汲/源結構與第一奈米線和第二奈米線的第一端電性連接。 第二汲/源結構與第二奈米線的第二端電性連接，但不與第一奈米線的第二端電性連接。

Description

用於物理不可複製技術的帶叉型片電晶體一次編程記憶體
本發明是有關於一種非揮發性記憶體，且特別是有關於一種用於物理不可複製技術的帶叉型片電晶體(Forksheet Transistor)一次編程記憶體(one time programming memory，簡稱OTP記憶體)。
眾所周知，一次編程的記憶體(one time programming memory，簡稱OTP記憶體)為一種非揮發性記憶體(non-volatile memory)。OTP記憶體中包括多個一次編程記憶胞(簡稱OTP記憶胞)。OTP記憶胞僅能進行一次編程動作，一旦OTP記憶胞進行編程動作之後，OTP記憶胞的儲存資料將無法修改。
物理不可複製技術(physically unclonable function，簡稱PUF技術)是一種創新的方式用來保護半導體晶片內部的資料，防止半導體晶片的內部資料被竊取。根據PUF技術，半導體晶片能夠提供一隨機碼(random code)。此隨機碼可作為半導體晶片(semiconductor chip)上特有的身分碼(ID code)，用來保護內部的資料。
一般來說，PUF技術是利用半導體晶片的製造變異(manufacturing variation)來獲得獨特的隨機碼。此製造變異包括半導體的製程變異(process variation)。亦即，就算有精確的製程步驟可以製作出半導體晶片，但是其隨機碼幾乎不可能被複製(duplicate)。因此，具有PUF技術的半導體晶片通常被運用於高安全防護的應用(applications with high security requirements)。
舉例來說，美國專利號碼US 9,613,714揭露一種用於物理不可複製技術的一次編程記憶胞與記憶胞陣列及其相關隨機碼產生方法。
本發明提出一種運用於物理不可複製技術(PUF技術)的一次編程記憶體，包括：一第一記憶胞與一第二記憶胞分別位於一絕緣牆的一第一側與一第二側，該第一記憶胞包括：一第一條奈米線，該第一條奈米線的一第一部份表面接觸於該絕緣牆；一第二條奈米線，該第二條奈米線的一第一部份表面接觸於該絕緣牆；一第一閘極結構，包括一第一閘極介電層、一第二閘極介電層、一第一閘極層、一第一間隙壁與一第二間隙壁；其中，該第一閘極介電層覆蓋於該第一條奈米線的一第二部份表面上的一中間區域；該第二閘極介電層覆蓋於該第二條奈米線的一第二部份表面上的一中間區域；該第一條奈米線的該第二部份表面上的一第一側區域接觸於該第一間隙壁；該第一條奈米線的該第二部份表面上的一第二側區域接觸於該第二間隙壁；該第二條奈米線的該第二部份表面上的一第一側區域接觸於該第一間隙壁；該第二條奈米線的該第二部份表面上的一第二側區域接觸於該第二間隙壁；該第一閘極介電層與該第二閘極介電層被該第一閘極層覆蓋，且該第一閘極層連接至一反熔絲線；一 第一汲/源結構，電性連接至該第一條奈米線的一第一端以及電性連接至該第二條奈米線的一第一端；一第二汲/源結構，電性連接至該第二條奈米線的一第二端，且該第二汲/源結構未電性連接至該第一條奈米線的一第二端；一第一選擇電晶體，該第一選擇電晶體具有一第一汲/源端耦接至該第一汲/源結構，一閘極端連接至一第一字元線，以及一第二汲/源端連接至一第一位元線；以及，一第二選擇電晶體，該第二選擇電晶體具有一第一汲/源端耦接至該第二汲/源結構，一閘極端連接至一第二字元線，以及一第二汲/源端連接至一第二位元線；其中，該第一條奈米線、該第二條奈米線、該第一閘極結構、該第一汲/源結構與該第二汲/源結構形成一第一反熔絲電晶體；其中，該反熔絲線與該第一位元線之間為一註冊路徑，該第一條奈米線與該第二條奈米線包含於該註冊路徑；該反熔絲線與該第二位元線之間為一讀取路徑，該第二條奈米線包含於該讀取路徑，且該第一條奈米線未包含於該讀取路徑；其中，於一註冊動作時，該註冊路徑開啟，造成該第一反熔絲電晶體中的該第一閘極介電層與該第二閘極介電層其中之一破裂；其中，於一讀取動作時，該讀取路徑開啟，根據該第一反熔絲電晶體中破裂的該第一閘極介電層或者該第二閘極介電層決定一位元的隨機碼。
本發明提出一種運用於物理不可複製技術(PUF技術)的一次編程記憶體，包括：一第一記憶胞與一第二記憶胞分別位於一絕緣牆的一第一側與一第二側，該第一記憶胞包括：一第一條奈米線，該第一條奈米線的一第一部份表面接觸於該絕緣牆；一第一閘極結構，包括一第一閘極介電層、一第一閘極層、一第一間隙壁與一第二間隙壁；其中，該第一閘極介電層覆蓋於該第一條奈米線的一第二部份表面上的一中間區域；該第一條奈米線的該第二部份表面上的一第一側區域接觸於該第一間隙壁；該第一條奈米線的該第二部份 表面上的一第二側區域接觸於該第二間隙壁；該第一閘極介電層被該第一閘極層覆蓋，該第一閘極層連接至一第一反熔絲線；一第二條奈米線，該第二條奈米線的一第一部份表面接觸於該絕緣牆；一第二閘極結構，包括一第二閘極介電層、一第二閘極層、一第三間隙壁與一第四間隙壁；其中，該第二閘極介電層覆蓋於該第二條奈米線的一第二部份表面上的一中間區域；該第二條奈米線的該第二部份表面上的一第一側區域接觸於該第三間隙壁；該第二條奈米線的該第二部份表面上的一第二側區域接觸於該第四間隙壁；該第二閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至一第二反熔絲線；一第一汲/源結構，電性連接至該第一條奈米線的一第一端；一第二汲/源結構，電性連接至該第一條奈米線的一第二端，以及電性連接至該第二條奈米線的一第一端；一第三汲/源結構，電性連接至該第二條奈米線的一第二端；其中，該第一條奈米線、該第一閘極結構、該第一汲/源結構與該第二汲/源結構形成一第一反熔絲電晶體；該第二條奈米線、該第二閘極結構、該第二汲/源結構與該第三汲/源結構形成一第二反熔絲電晶體；一第一選擇電晶體，該第一選擇電晶體具有一第一汲/源端耦接至該第一汲/源結構，一閘極端連接至一第一字元線，以及一第二汲/源端連接至一第一位元線；以及，一第二選擇電晶體，該第二選擇電晶體具有一第一汲/源端耦接至該第三汲/源結構，一閘極端連接至一第二字元線，以及一第二汲/源端連接至一第二位元線；其中，於一註冊動作時，該第一反熔絲線與該第一位元線之間為一第一註冊路徑，該第二反熔絲線與該第二位元線之間為一第二註冊路徑；於該註冊動作時，該第一註冊路徑與該第二註冊路徑開啟，造成該第一閘極介電層與該第二閘極介電層其中之一破裂；其中，於一讀取動作時， 該第一反熔絲線與該第一位元線之間為一第一讀取路徑，該第二反熔絲線與該第二位元線之間為一第二讀取路徑；於該讀取動作時，決定一位元的隨機碼。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
110,210,510:絕緣層
112,212,512:絕緣牆
120,130:閘極結構
121,122,124,125,220,223,230,233,240,243,273,283,293,320,323,340,343,373,393,520,523,530,533,540,543,573,583,593,640,643,693,720,723,740,743,773,793:閘極介電層
127,128,227,228,237,238,247,248,327,328,347,348,527,528,537,538,547,548,647,648,727,728,747,748:間隙壁
129,229,239,249,329,349,529,539,549,649,729,749:閘極層
131,132,134,135,221,222,231,232,241,242,272,282,292,321,322,341,342,372,392,521,522,531,532,541,542,572,582,641,642,692,721,722,741,742,772,792:奈米線
142,144,146,148,201,203,205,207,251,253,255,257,301,307,351,357,501,503,505,507,509,551,553,555,557,559,703,707,753,757:汲/源結構
sub:半導體基板
STI:隔離結構
Ma,Mb:叉型片電晶體Ma
BL1,BL2,BL3,BL4:位元線
WL1,WL2:字元線
AF,AF1,AF2:反熔絲線
FL1,FL2:跟隨線
Cell1,Cell2:記憶胞
MAF1,MAF2,MAF3,MAF4:反熔絲電晶體
MS1,MS2,MS3,MS4:選擇電晶體
MF1,MF2,MF3,MF4:跟隨電晶體
IENRL,IENRL1,IENRL2:註冊電流
IRD,IRD1,IRD2:讀取電流
VON:開啟電壓
VOFF:關閉電壓
VENRL:註冊電壓
VRD:讀取電壓
第1A圖至第1E圖為本發明二個叉型片電晶體立體圖、沿著a1-a2虛線的剖面圖、沿著b1-b2虛線的剖面圖、上視圖以及沿著c1-c2虛線的剖面圖；第2A圖與第2B圖為本發明第一實施例運用於PUF技術的OTP記憶體上視圖以及沿著d1-d2虛線的剖面圖；第3A圖與第3B圖為本發明第一實施例OTP記憶體進行註冊動作(enroll action)的偏壓以及運作示意圖；第3C圖與第3D圖為本發明第一實施例OTP記憶體進行讀取動作(read action)的偏壓以及運作示意圖；第4A圖與第4B圖為本發明第二實施例運用於PUF技術的OTP記憶體上視圖以及沿著e1-e2虛線的剖面圖；第5A圖與第5B圖為本發明第三實施例運用於PUF技術的OTP記憶體上視圖以及沿著f1-f2虛線的剖面圖；第6A圖與第6B圖為本發明第三實施例OTP記憶體進行註冊動作的偏壓以及運作示意圖； 第6C圖與第6D圖為本發明第三實施例OTP記憶體進行讀取動作的偏壓以及運作示意圖；以及第7A圖與第7B圖為本發明第四實施例運用於PUF技術的OTP記憶體上視圖以及沿著g1-g2虛線的剖面圖。
值得說明的是，本文所描述的「破裂」可指的是量子穿隧(Quantum Tunneling)技術。詳細來說，在叉型片電晶體(Forksheet transistor)的閘極端子上累積的能量達到某個程度後，叉型片電晶體會發生量子穿隧，而叉型片電晶體的閘極端子上累積的能量會透過閘極漏電路徑被釋放，因此產生大於一預定臨界值的量子穿隧電流。量子穿隧的機制可類似於閘極氧化層崩潰(gate oxide breakdown)，但並不限於硬性/破壞性崩潰。例如，量子穿隧可為利用能井補助穿隧(trap-assisted tunneling)的軟性崩潰，但本發明不限於此。為便於理解，產生大於預定臨界值的量子穿隧電流的叉型片電晶體可稱其閘極介電層「破裂」，而產生小於預定臨界值的量子穿隧電流(或是並未發生量子穿隧)的叉型片電晶體可稱其閘極介電層「未破裂」。
請參照第1A圖至第1E圖，其所繪示為本發明二個叉型片電晶體立體圖、沿著a1-a2虛線的剖面圖、沿著b1-b2虛線的剖面圖、上視圖以及沿著c1-c2虛線的剖面圖。
請參照第1A圖至第1E圖所示，在半導體基板sub與隔離結構(isolation structure)上形成絕緣層(isolation layer)110。另外，形成絕緣牆(isolation wall)112插入半導體基板sub中。其中，隔離結構可為淺溝渠隔離結構(shallow trench isolation，簡稱STI)。
於絕緣層110上形成閘極結構120、130，並覆蓋於部份的絕緣牆112。再者，多條奈米線(nanowire)131、132、134、135分別穿過閘極結構120、130。其中，奈米線131、132、134、135的第一部份(a first portion)表面接觸於絕緣牆112，奈米線131、132、134、135的第二部份(a second portion)表面則分別接觸於閘極結構120、130。其中，每一條奈米線131、132、134、135的第二部份表面更可區分為中間區域、第一側區域與第二側區域，第一側區域與第二側區域之間為中間區域。
再者，奈米線131、132、134、135可為長方體奈米線(rectangular nanowire)或者圓柱體奈米線(cylindrical nanowire)。以長方體奈米線131、132、134、135為例，奈米線131、132、134、135的一側表面接觸於絕緣牆112，奈米線131、132的三側表面則接觸於閘極結構120，奈米線134、135的三側表面則接觸於閘極結構130。
如第1A圖與第1D圖所示，二個汲/源結構(drain/source structure)142、144形成於絕緣牆112的第一側，另二個汲/源結構146、148形成於絕緣牆112的第二側。奈米線131、132的第一端電性接觸於汲/源結構142，奈米線131、132的第二端電性接觸於汲/源結構144。奈米線134、135的第一端電性接觸於汲/源結構146，奈米線134、135的第二端電性接觸於汲/源結構148。再者，汲/源結構142與汲/源結構146被絕緣牆112隔開，未互相接觸。汲/源結構144與汲/源結構148被絕緣牆112隔開，未互相接觸。
在某些實施例中，奈米線131二端可穿過汲/源結構142、144，並分別電性接觸於汲/源結構142、144，奈米線132二端可穿過汲/源結構142、144，並分別電性接觸於汲/源結構142、144。同理，奈米線134可穿過汲/源結構146、148，並分別電性接觸於汲/源結構146、148，奈米線135可穿過汲/源結構146、148，並分別電性接觸於汲/源結構146、148。
基本上，二個汲/源結構142、144，閘極結構120以及奈米線131、132即構成一個叉型片電晶體Ma，且二個汲/源結構142、144可視為叉型片電晶體Ma的二個汲/源端(drain/source terminal)。二個汲/源結構146、148，閘極結構130以及奈米線134、135即構成另一個叉型片電晶體Mb，且二個汲/源結構146、148可視為叉型片電晶體Mb的二個汲/源端(drain/source terminal)。再者，二個叉型片電晶體Ma、Mb位於絕緣牆112的二側。另外，二個叉型片電晶體Ma、Mb可為不同型態的電晶體。例如，叉型片電晶體Ma為N型電晶體，叉型片電晶體Mb為P型電晶體。當然，二個叉型片電晶體Ma、Mb也可為相同型的電晶體。例如，叉型片電晶體Ma、Mb皆為為N型電晶體，或者叉型片電晶體Ma、Mb皆為P型電晶體。
叉型片電晶體Ma的閘極結構120包括：二個間隙壁127、128，閘極介電層(gate dielectric layer)121、122與一閘極層129。其中，閘極層129的材料為多晶矽(polysilicon)。如第1A圖與第1B圖所示，閘極介電層121接觸於奈米線131第二部份表面上的中間區域，閘極介電層122接觸於奈米線132第二部份表面上的中間區域，閘極層129覆蓋於閘極介電層121、122。另外，奈米線131、132第二部份表面上的第一側區域接觸於間隙壁127，並被間隙壁127所支撐(support)。奈米線131、132第二部份表面上的第二側區域接觸於間隙壁128，並 被間隙壁128所支撐，且間隙壁127、128位於半導體基板sub上。再者，被閘極結構120所接觸的奈米線131、132為叉型片電晶體Ma的奈米線通道區域(nanowire channel region)。另外，如第1B圖所示，閘極介電層121、122沿著間隙壁127、128的側壁相互接觸，且閘極介電層121沿著間隙壁127、128的側壁接觸於絕緣層110。如第1E圖所示，閘極介電層121、122沿著絕緣牆112的側壁相互接觸，且閘極介電層121沿著絕緣牆112的側壁接觸於絕緣層110。
再者，叉型片電晶體Mb的閘極結構130包括：二個間隙壁127、128，閘極介電層124、125與一閘極層129。明顯地，叉型片電晶體Ma的閘極結構120與叉型片電晶體Mb的閘極結構130共享閘極層129與二個間隙壁127、128。如第1A圖與第1C圖所示，閘極介電層124接觸於奈米線134第二部份表面上的中間區域，閘極介電層125接觸於奈米線135第二部份表面上的中間區域，閘極層129覆蓋於閘極介電層124、125。另外，奈米線134、135第二部份表面上的第一側區域接觸於間隙壁127，並被間隙壁127所支撐(support)。奈米線134、135第二部份表面上的第二側區域接觸於間隙壁128，並被間隙壁128所支撐，且間隙壁127、128位於半導體基板sub上。再者，被閘極結構130所接觸的奈米線134、135為叉型片電晶體Mb的奈米線通道區域(nanowire channel region)。另外，如第1C圖所示，閘極介電層124、125沿著間隙壁127、128的側壁相互接觸，且閘極介電層124沿著間隙壁127、128的側壁接觸於絕緣層110。如第1E圖所示，閘極介電層124、125沿著絕緣牆112的側壁相互接觸，且閘極介電層124沿著絕緣牆112的側壁接觸於絕緣層110。
在一實施例中，叉型片電晶體Ma的汲/源結構142、144與奈米線131、132有相同的摻雜型態。叉型片電晶體Mb的汲/源結構146、148與奈米線 134、135有相同的摻雜型態。舉例來說，叉型片電晶體Ma的汲/源結構142、144與奈米線131、132皆為n型摻雜區或者p型摻雜區。
再者，叉型片電晶體的閘極結構中並不限定只有2條奈米線。實際上，在此領域的技術人員可以在叉型片電晶體中製作任意數目的奈米線。
以長方體奈米線(rectangular nanowire)131為例來說明。如第1E圖所示，奈米線131的一側表面接觸於絕緣牆112，奈米線131的三側表面接觸於閘極結構120的閘極介電層121。再者，閘極介電層121的厚度約小於30Å。舉例來說，在閘極層129與奈米線131之間提供3V-6V的電壓差時，在閘極介電層121內部平坦表面B附近的電場(E)均勻分佈。另外，在閘極介電層121內部角落區域A附近的電場(E)會越來越大，於閘極介電層121與奈米線131的角落交界處會有最大的電場(E)，相較於前述之平坦表面B附近的電場強度，角落交界處的電場強度可提升至少50%。也就是說，當閘極層129與奈米線131之間提供特定的電壓差時，在閘極介電層121與奈米線131的角落交界處會有最大的電場(E)，並導致閘極介電層121破裂。而利用此特性，即可設計本發明叉型片電晶體的反熔絲型一次編程記憶體(anti-fuse type OTP memory)。
本發明利用設計於半導體基板上的多個叉型片電晶體來組合成OTP記憶體，並修改其中部份叉型片電晶體的結構。再者，組合這些叉型片電晶體，並設計各種叉型片電晶體的連接關係來完成本發明的OTP記憶體，並運用於PUF技術。
請參照第2A圖與第2B圖，其所繪示為本發明第一實施例運用於PUF技術的OTP記憶體上視圖以及沿著d1-d2虛線的剖面圖。根據本發明的第一實施例，OTP記憶體包括二個記憶胞Cell1、Cell2分別位於絕緣牆212的第一側與 第二側，每一個記憶胞Cell1、Cell2皆由三個叉型片電晶體所組成。其中，記憶胞Cell1包括：選擇電晶體MS1、選擇電晶體MS2以及反熔絲電晶體MAF1。記憶胞Cell2包括：選擇電晶體MS3、選擇電晶體MS4以及反熔絲電晶體MAF2。再者，每個叉型片電晶體的構造類似於第1A圖的叉型片電晶體，皆具有複數條奈米線，此處不再贅述。
如第2A圖與第2B圖所示，選擇電晶體MS1包括：汲/源結構205、汲/源結構207、閘極結構與多條奈米線241、242。其中，奈米線241、242的第一部份(a first portion)表面接觸於絕緣牆212，奈米線241、242的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層240、243分別覆蓋於奈米線241、242第二部份表面上的中間區域，閘極層249覆蓋於閘極介電層240、243。另外，奈米線241、242第二部份表面上的第一側區域接觸於間隙壁247，並被間隙壁247所支撐(support)。奈米線241、242第二部份表面上的第二側區域接觸於間隙壁248，並被間隙壁248所支撐。再者，汲/源結構205電性接觸於奈米線241、242的第一端，汲/源結構207電性接觸於奈米線241、242的第二端。另外，汲/源結構207電性連接至位元線BL1，閘極層249電性連接至字元線WL1。
如第2A圖與第2B圖所示，反熔絲電晶體MAF1包括：汲/源結構203、汲/源結構205、閘極結構與多條奈米線231、232。其中，奈米線231、232的第一部份(a first portion)表面接觸於絕緣牆212，奈米線231、232的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層230、233分別覆蓋於奈米線231、232第二部份表面上的中間區域，閘極層239覆蓋於閘極介電層230、233。另外，奈米線231、232第二部份表面上的第一側區域接觸於間隙壁237，並被間隙壁237所支撐(support)。奈米線231、232第二部份表面上的第 二側區域接觸於間隙壁238，並被間隙壁238所支撐。再者，汲/源結構203僅電性接觸於奈米線231的第一端，汲/源結構203並未電性接觸於奈米線232的第一端，汲/源結構205電性接觸於奈米線231、232的第二端。再者，閘極層239電性連接至反熔絲線(antifuse line，AF)。
如第2A圖與第2B圖所示，選擇電晶體MS2包括：汲/源結構201、汲/源結構203、閘極結構與多條奈米線221、222。其中，奈米線221、222的第一部份(a first portion)表面接觸於絕緣牆212，奈米線221、222的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層220、223分別覆蓋於奈米線221、222第二部份表面上的中間區域，閘極層229覆蓋於閘極介電層220、223。另外，奈米線221、222第二部份表面上的第一側區域接觸於間隙壁227，並被間隙壁227所支撐(support)。奈米線221、222第二部份表面上的第二側區域接觸於間隙壁228，並被間隙壁228所支撐。再者，汲/源結構201電性接觸於奈米線221的第一端，汲/源結構203電性接觸於奈米線221的第二端。奈米線222的第一端並未電性接觸於汲/源結構203，奈米線222的第二端可以電性接觸或者不電性接觸於汲/源結構201。另外，汲/源結構201電性連接至位元線BL2，閘極層229電性連接至字元線WL2。
在第2B圖中，選擇電晶體MS1、選擇電晶體MS2以及反熔絲電晶體MAF1中的奈米線241、221、231係利用汲/源結構203、205達成電性連接。在實際上，也可以上製作一條較長的奈米線，並區分三個部份。第一部份屬於選擇電晶體MS1的奈米線241，第二部份屬於反熔絲電晶體MAF1的奈米線231，第三部份屬於選擇電晶體MS2的奈米線221。也就是說，奈米線221、231、241為一體成形。同理，奈米線232、242也可以是一體成形。
同理，記憶胞Cell2的結構類似於記憶胞Cell1，此處不再贅述選擇電晶體MS3、選擇電晶體MS4以及反熔絲電晶體MAF2的詳細構造。僅簡單說明如下：
如第2A圖所示，在記憶胞Cell2中，奈米線272、282、292第一部份(a first portion)表面接觸於絕緣牆212，奈米線272、282、29的第二部份(a second portion)表面則接觸於對應的閘極結構。閘極介電層273覆蓋於奈米線272第二部份表面上的中間區域，閘極層229覆蓋於閘極介電層273，奈米線272第二部份表面上的第一側區域接觸於間隙壁227，奈米線272第二部份表面上的第二側區域接觸於間隙壁228。閘極介電層283覆蓋於奈米線282第二部份表面上的中間區域，閘極層239覆蓋於閘極介電層283，奈米線282第二部份表面上的第一側區域接觸於間隙壁237，奈米線282第二部份表面上的第二側區域接觸於間隙壁238。閘極介電層293覆蓋於奈米線292第二部份表面上的中間區域，閘極層249覆蓋於閘極介電層293，奈米線292第二部份表面上的第一側區域接觸於間隙壁247，奈米線292第二部份表面上的第二側區域接觸於間隙壁248。
另外，汲/源結構251電性連接至位元線BL4，汲/源結構251並未電性連接至奈米線272的第一端，汲/源結構253也未電性連接至奈米線272的第二端以及奈米線282的第一端，汲/源結構255電性連接至奈米線282的第二端以及奈米線292的第一端，汲/源結構257電性連接至奈米線292的第二端，汲/源結構257電性連接至位元線BL3。
由以上說明可知，本發明運用於PUF技術的OTP記憶體包括二個記憶胞Cell1、Cell2位於絕緣牆212的二側。記憶胞Cell1的選擇電晶體MS1與記憶胞Cell2的選擇電晶體MS3共享閘極層249以及間隙壁247、248，且閘極層249電 性連接至字元線WL1。記憶胞Cell1的反熔絲電晶體MAF1與記憶胞Cell2的反熔絲電晶體MAF2共享閘極層239以及間隙壁237、238，且閘極層239電性連接至反熔絲線AF。記憶胞Cell1的選擇電晶體MS2與記憶胞Cell2的選擇電晶體MS4共享閘極層229以及間隙壁227、228，且閘極層229電性連接至字元線WL2。
根據本發明的實施例，記憶胞Cell1的反熔絲電晶體MAF1與記憶胞Cell2的反熔絲電晶體MAF2皆包括複數條奈米線。每一個記憶胞Cell1、Cell2皆包括一條註冊路徑(enroll path)以及一條讀取路徑(read path)。再者，每一個反熔絲電晶體MAF1、MAF2的複數條奈米線被區分為二個部份。其中，第一部份與第二部份的奈米線皆包含於註冊路徑，且僅有第一部份的奈米線包含於讀取路徑，第二部份的奈米線未包含於讀取路徑。
以記憶胞Cell1為例，反熔絲線AF與位元線BL1之間為註冊路徑，反熔絲線AF與位元線BL2之間為讀取路徑。再者，記憶胞Cell1中的反熔絲電晶體MAF1包括二條奈米線231、232。該些奈米線231、232區分為二個部份。第一部份與第二部份的奈米線231、232皆包含於註冊路徑。亦即，奈米線231、232皆連接於反熔絲線AF與位元線BL1之間。另外，僅有第一部份的奈米線231包含於讀取路徑，第二部份的奈米線232未包含於讀取路徑。亦即，奈米線231連接於反熔絲線AF與位元線BL2之間，奈米線232未連接於反熔絲線AF與位元線BL2之間。
請參照第3A圖與第3B圖，其所繪示為本發明第一實施例OTP記憶體進行註冊動作(enroll action)的偏壓以及運作示意圖。第3C圖與第3D圖為本發明第一實施例OTP記憶體進行讀取動作(read action)的偏壓以及運作示意圖。 基本上，OTP記憶體的二個記憶胞Cell1、Cell2可同時進行註冊動作與讀取動作。以下僅介紹記憶胞Cell1的註冊動作與讀取動作。
在記憶胞Cell1中，反熔絲線AF與位元線BL1之間為註冊路徑(enroll path)。開啟(turn on)選擇電晶體MS1即可開啟註冊路徑。關閉(turn off)選擇電晶體MS1即可關閉註冊路徑。類似地，反熔絲線AF與位元線BL2之間為讀取路徑(read path)。開啟選擇電晶體MS2即可開啟讀取路徑。關閉選擇電晶體MS2即可關閉讀取路徑。
如第3A圖與第3B圖所示，於註冊動作時，位元線BL1接收接地電壓(0V)，字元線WL1接收開啟電壓(on voltage，VON)，反熔絲線AF接收註冊電壓VENRL，字元線WL2接收關閉電壓(off voltage，VOFF)，位元線BL2接收接地電壓(0V)。其中，註冊電壓VENRL在3V~6V之間，開啟電壓VON在0.4V~3V之間，關閉電壓VOFF為0V。因此，選擇電晶體MS1開啟(turn on)，選擇電晶體MS2關閉(turn off)，亦即註冊路徑開啟，讀取路徑關閉。再者，如果OTP記憶體的位元線BL3也接收接地電壓(0V)，則記憶胞Cell2中的註冊路徑也開啟，意味著記憶胞Cell1、Cell2同時進行註冊動作。
在註冊路徑中，由於選擇電晶體MS1開啟，位元線BL1的接地電壓(0V)經由選擇電晶體MS1傳遞至反熔絲型電晶體MAF1的汲/源結構205以及奈米線231、232。當反熔絲型控制線AF接收註冊電壓VENRL時，反熔絲型電晶體MAF1的奈米線231、232與閘極層239之間承受的電壓應力(voltage stress)為註冊電壓VENRL，造成二個閘極介電層230、233其中之一破裂(rupture)。
由於記憶胞Cell1的製造變異，於註冊動作時，並無法預測反熔絲電晶體MAF1中哪個閘極介電層230、233會破裂，因此本發明第一實施例的記 憶胞可運用於PUF技術。
舉例來說，如第3A圖所示之記憶胞Cell1，於註冊動作時，閘極介電層230破裂，註冊電流IENRL由反熔絲線AF經由閘極層239、閘極介電層230、奈米線231、汲/源結構205、選擇電晶體MS1流至位元線BL1。也就是說，由於閘極介電層230破裂，閘極層239與奈米線231之間呈現低電阻值的狀態。
或者，如第3B圖所示之記憶胞Cell1，於註冊動作時，閘極介電層233破裂，註冊電流IENRL由反熔絲線AF經由閘極層239、閘極介電層233、奈米線232、汲/源結構205、選擇電晶體MS1流至位元線BL1。也就是說，由於閘極介電層233破裂，閘極層239與奈米線232之間呈現低電阻值的狀態。
另外，在記憶胞Cell1中，由於反熔絲電晶體MAF1中僅有奈米線231連接至汲/源結構203，奈米線232並未連接至汲/源結構203。也就是說，反熔絲電晶體MAF2的奈米線232並未連接於位元線BL2與反熔絲線AF之間，奈米線232並未包含在讀取路徑中。僅有反熔絲電晶體MAF1的奈米線231包含於讀取路徑中。
如第3C圖與3D圖所示，於讀取動作時，位元線BL1接收接地電壓(0V)，字元線WL1接收關閉電壓VOFF，反熔絲線AF接收讀取電壓VRD，字元線WL2接收開啟電壓VON，位元線BL2接收接地電壓(0V)。其中，讀取電壓VRD在0.75V~1.2V之間。因此，選擇電晶體MS1關閉(turn off)，選擇電晶體MS2開啟(turn on)，亦即註冊路徑關閉，讀取路徑開啟。再者，如果OTP記憶體的位元線BL4也接收接地電壓(0V)，則記憶胞Cell2中的讀取路徑也開啟，意味著記憶胞Cell1、Cell2同時進行讀取動作。
如第3C圖所示，反熔絲電晶體MAF1的閘極介電層230破裂(rupture)，奈米線231與閘極層239之間為低電阻值狀態。因此，記憶胞Cell1的讀取路徑中產生較大的讀取電流IRD，由反熔絲線AF經由閘極層239、閘極介電層230、奈米線231、汲/源結構203、選擇電晶體MS2流至位元線BL2。另外，由於反熔絲電晶體MAF1的其他閘極介電層233未破裂(rupture)，所以讀取電流IRD不會通過對應的奈米線232。
如第3D圖所示，反熔絲電晶體MAF1的閘極介電層233破裂(rupture)，使得奈米線232與閘極層239之間為低電阻值狀態。然而，奈米線232並未電性連接至汲/源結構203，亦即奈米線232並未連接至選擇電晶體MS2。換句話說，由於奈米線232未包含於讀取路徑，所以記憶胞Cell1無法產生任何讀取電流IRD。也就是說，反熔絲線AF以及位元線BL2之間的讀取路徑通過的讀取電流幾乎為零(IRD=0)。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可利用位元線BL2上的讀取電流IRD大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收讀取電流IRD以及參考電流Iref。當讀取電流IRD大於參考電流Iref時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當讀取電流IRD小於參考電流Iref時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
由以上的說明可知，本發明運用於PUF技術的記憶胞中，反熔絲型電晶體MAF1為叉型片電晶體，具有複數條奈米線。以第2B圖的記憶胞Cell1為例，反熔絲型電晶體MAF1中包括二條奈米線231、232，被區分為二個群，第一群奈米線231的第一端電性連接至汲/源結構205，第一群奈米線231的第二端電 性連接至汲/源結構203，第二群奈米線232的第一端電性連接至汲/源結構205，第二群奈米線232的第二端未電性連接至汲/源結構203。
再者，於進行註冊動作時，如果是覆蓋第一群奈米線231的閘極介電層破裂230破裂，則進行讀取動作時，根據讀取電流IRD可確認一位元(one bit)的隨機碼為第一邏輯值，例如邏輯“0”。反之，如果是覆蓋第二群奈米線232的閘極介電層破裂233破裂，則進行讀取動作時，根據讀取電流IRD可確認一位元(one bit)的隨機碼為第二邏輯值，例如邏輯“1”。
第一實施例的記憶胞Cell1中，選擇電晶體MS1、選擇電晶體MS2與反熔絲電晶體MAF1皆有二條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為選擇電晶體MS1中有X條奈米線、選擇電晶體MS2中有Y條奈米線，反熔絲電晶體MAF1中有Z條奈米線。X、Y與Z都是正整數，X大於等於1，Y大於等於1，且Z大於等於2。再者，將反熔絲電晶體MAF1中的Z條奈米線區分為第一群奈米線與第二群奈米線，選擇電晶體MS1電性連接至反熔絲電晶體MAF1中的第一群奈米線與第二群奈米線，選擇電晶體MS2僅電性連接至反熔絲電晶體MAF1中的第一群奈米線。
舉例來說，在第一實施例記憶胞中，設計選擇電晶體MS1有一條奈米線(X=1)、選擇電晶體MS2有一條奈米線(Y=1)、反熔絲電晶體MAF1有二條奈米線(Z=2)。如此，即可以組成尺寸最小的記憶胞，並運用於PUF技術。
請參照第4A圖與第4B圖，其所繪示為本發明第二實施例運用於PUF技術的OTP記憶體上視圖以及沿著e1-e2虛線的剖面圖。根據本發明的第二實施例，OTP記憶體包括二個記憶胞Cell1、Cell2位於絕緣牆212的二側，每一個記憶胞Cell1、Cell2皆由五個叉型片電晶體所組成。其中，記憶胞Cell1包括：選 擇電晶體MS1、跟隨電晶體MF1、選擇電晶體MS2、跟隨電晶體MF2以及反熔絲電晶體MAF1。記憶胞Cell2包括：選擇電晶體MS3、跟隨電晶體MF3、選擇電晶體MS4、跟隨電晶體MF4以及反熔絲電晶體MAF2。再者，每個叉型片電晶體的構造類似於第1A圖的叉型片電晶體，皆具有複數條奈米線，此處不再贅述。
相較於第一實施例的記憶胞，第二實施例的記憶胞中增加了二個跟隨電晶體。比較第2B圖的記憶胞Cell1以及第4B圖的記憶胞Cell1可知，第一實施例記憶胞Cell1中，選擇電晶體MS1直接耦接(directly coupled to)至反熔絲電晶體MAF1，且選擇電晶體MS2直接耦接至反熔絲電晶體MAF1。在第二實施例記憶胞Cell1中，選擇電晶體MS1經由跟隨電晶體MF1耦接(coupled to)至反熔絲電晶體MAF1，且選擇電晶體MS2經由跟隨電晶體MF2耦接至反熔絲電晶體MAF1。也就是說，第二實施例的記憶胞Cell1中，跟隨電晶體MF1連接於選擇電晶體MS1以及反熔絲電晶體MAF1之間，跟隨電晶體MF2連接於選擇電晶體MS2以及反熔絲電晶體MAF1之間。以下僅介紹二個跟隨電晶體MF1、MF2，其餘不再贅述。
如第4A圖與第4B圖所示，跟隨電晶體MF1包括：汲/源結構205、汲/源結構307、閘極結構與多條奈米線341、342。其中，奈米線341、342的第一部份(a first portion)表面接觸於絕緣牆212，奈米線341、342的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層340、343分別覆蓋於奈米線341、342第二部份表面上的中間區域，閘極層349覆蓋於閘極介電層340、343。另外，奈米線341、342第二部份表面上的第一側區域接觸於間隙壁347，並被間隙壁347所支撐(support)。奈米線341、342第二部份表面上的第二側區域接觸於間隙壁348，並被間隙壁348所支撐。再者，汲/源結構205電性接觸於奈米線341、342的第一端，汲/源結構307電性接觸於奈米線341、342的第二端。 另外，閘極層349電性連接至跟隨線FL1，汲/源結構307電性連接至選擇電晶體MS1的奈米線241、242。
如第4A圖與第4B圖所示，跟隨電晶體MF2包括：汲/源結構301、汲/源結構203、閘極結構與多條奈米線321、322。其中，奈米線321、322的第一部份(a first portion)表面接觸於絕緣牆212，奈米線321、322的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層320、323分別覆蓋於奈米線321、322第二部份表面上的中間區域，閘極層329覆蓋於閘極介電層320、323。另外，奈米線321、322第二部份表面上的第一側區域接觸於間隙壁327，並被間隙壁327所支撐(support)。奈米線321、322第二部份表面上的第二側區域接觸於間隙壁328，並被間隙壁328所支撐。再者，汲/源結構203電性接觸於奈米線321的第一端，汲/源結構203未電性接觸於奈米線322的第一端。汲/源結構301電性接觸於奈米線321的第一端，汲/源結構301未電性接觸於奈米線322的第二端。另外，閘極層329電性連接至跟隨線FL2，汲/源結構301電性連接至選擇電晶體MS2的奈米線221，汲/源結構301未電性連接至選擇電晶體MS2的奈米線222。
另外，在第4A圖中，記憶胞Cell2的結構類似於記憶胞Cell1，此處僅簡單說明二個跟隨電晶體MF3、MF4，其餘不再贅述。
如第4A圖所示，在記憶胞Cell2的跟隨電晶體MF3、MF4中，奈米線372、392第一部份(a first portion)表面接觸於絕緣牆212，奈米線372、392的第二部份(a second portion)表面則接觸於對應的閘極結構。閘極介電層373覆蓋於奈米線372第二部份表面上的中間區域，閘極層329覆蓋於閘極介電層373，奈米線372第二部份表面上的第一側區域接觸於間隙壁327，奈米線372第二部份表面上 的第二側區域接觸於間隙壁328。閘極介電層393覆蓋於奈米線392第二部份表面上的中間區域，閘極層349覆蓋於閘極介電層393，奈米線392第二部份表面上的第一側區域接觸於間隙壁347，奈米線392第二部份表面上的第二側區域接觸於間隙壁348。
另外，汲/源結構351未電性連接至奈米線372的第一端以及奈米線272的第二端，汲/源結構253未電性連接至奈米線372的第二端以及奈米線282的第一端，汲/源結構255電性連接至奈米線282的第二端以及奈米線392的第一端，汲/源結構357電性連接至奈米線392的第二端以及奈米線292的第一端。
由以上說明可知，本發明運用於PUF技術的OTP記憶體包括二個記憶胞Cell1、Cell2位於絕緣牆212的二側。再者，記憶胞Cell1的反熔絲電晶體MAF1與記憶胞Cell2的反熔絲電晶體MAF2皆包括複數條奈米線。每一個記憶胞Cell1、Cell2皆包括一條註冊路徑(enroll path)以及一條讀取路徑(read path)。再者，每一個反熔絲電晶體MAF1、MAF2的複數條奈米線被區分為二個部份。其中，第一部份與第二部份的奈米線皆包含於註冊路徑，且僅有第一部份的奈米線包含於讀取路徑，第二部份的奈米線未包含於讀取路徑。
以記憶胞Cell1為例，反熔絲線AF與位元線BL1之間為註冊路徑，反熔絲線AF與位元線BL2之間為讀取路徑。反熔絲電晶體MAF1包括二條奈米線231、232。該些奈米線231、232區分為二個部份。第一部份與第二部份的奈米線231、232皆包含於註冊路徑。另外，僅有第一部份的奈米線231包含於讀取路徑，第二部份的奈米線232未包含於讀取路徑。
再者，當註冊路徑開啟且讀取路徑關閉時，可對記憶胞Cell1進行註冊動作。當讀取路徑開啟且註冊路徑關閉時，可對記憶胞Cell1進行讀取動作，並獲得一位元(one bit)的隨機碼。
根據本發明的第二實施例，進行註冊動作與讀取動作時，反熔絲線AF以及位元線BL1、位元線BL2的偏壓可參考第一實施例的偏壓，此處不再贅述。
另外，對記憶胞Cell1進行註冊動作時，提供二個開啟電壓VON1、VON2至字元線WL1以及跟隨線FL1即可開啟註冊路徑，提供關閉電壓VOFF至字元線WL2以及跟隨線FL2即可關閉讀取路徑。此時，反熔絲電晶體MAF1中複數個閘極介電層其中之一破裂。其中，開啟電壓VON1在0.4V~3V之間，開啟電壓VON2在0.4V~3V之間。開啟電壓VON1、VON2可為相同的電壓值，或者不相同的電壓值。
再者，對記憶胞Cell1進行讀取動作時，提供二個開啟電壓VON1、VON2至字元線WL2以及跟隨線FL2即可開啟讀取路徑，提供關閉電壓VOFF至字元線WL1以及跟隨線FL1即可關閉註冊路徑。此時，根據讀取路徑上的讀取電流大小來獲得一位元(one bit)的隨機碼。
在第二實施例的記憶胞Cell1中，選擇電晶體MS1、選擇電晶體MS2、跟隨電晶體MF1、跟隨電晶體MF2與反熔絲電晶體MAF1皆有二條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為選擇電晶體MS1中有X條奈米線、選擇電晶體MS2中有Y奈米線，反熔絲電晶體MAF1中有Z奈米線，跟隨電晶體MF1有V條奈米線，跟隨電晶體MF2有W條奈米線。V、W、X、Y與Z為正整數，V大於等於1，W大於等於1，X大於等於1，Y大於等於1，且Z大於等於2。再者，將反熔絲電晶體MAF1中的Z條奈米線區分為第一群奈米線與第二群 奈米線，跟隨電晶體MF1有V條奈米線電性連接至反熔絲電晶體MAF1中的第一群奈米線與第二群奈米線，跟隨電晶體MF2僅電性連接至反熔絲電晶體MAF1中的第一群奈米線。
舉例來說，在第二實施例記憶胞中，設計選擇電晶體MS1有一條奈米線(X=1)、選擇電晶體MS2有一條奈米線(Y=1)、跟隨電晶體MF1有一條奈米線(V=1)、跟隨電晶體MF2有一條奈米線(W=1)，反熔絲電晶體MAF1有二條奈米線(Z=2)。如此，可以組成尺寸最小的記憶胞，並運用於PUF技術。
請參照第5A圖與第5B圖，其所繪示為本發明第三實施例運用於PUF技術的OTP記憶體上視圖以及沿著f1-f2虛線的剖面圖。根據本發明的第三實施例，OTP記憶體包括二個記憶胞Cell1、Cell2分別位於絕緣牆512的第一側與第二側，每一個記憶胞Cell1、Cell2皆由四個叉型片電晶體所組成。其中，記憶胞Cell1包括：選擇電晶體MS1、選擇電晶體MS2、反熔絲電晶體MAF1以及反熔絲電晶體MAF2。記憶胞Cell2包括：選擇電晶體MS3、選擇電晶體MS4、反熔絲電晶體MAF3以及反熔絲電晶體MAF4。再者，每個叉型片電晶體的構造類似於第1A圖的叉型片電晶體，皆具有複數條奈米線，此處不再贅述。
如第5A圖與第5B圖所示，選擇電晶體MS1包括：汲/源結構507、汲/源結構509、閘極結構與多條奈米線641、642。其中，奈米線641、642的第一部份(a first portion)表面接觸於絕緣牆512，奈米線641、642的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層640、643分別覆蓋於奈米線641、642第二部份表面上的中間區域，閘極層649覆蓋於閘極介電層640、643。另外，奈米線641、642第二部份表面上的第一側區域接觸於間隙壁647，並被間隙壁647所支撐(support)。奈米線641、642第二部份表面上的第二側 區域接觸於間隙壁648，並被間隙壁648所支撐。再者，汲/源結構507電性接觸於奈米線641、642的第一端，汲/源結構509電性接觸於奈米線641、642的第二端。另外，汲/源結構509電性連接至位元線BL1，閘極層649電性連接至字元線WL1。
如第5A圖與第5B圖所示，反熔絲電晶體MAF1包括：汲/源結構505、汲/源結構507、閘極結構與多條奈米線541、542。其中，奈米線541、542的第一部份(a first portion)表面接觸於絕緣牆512，奈米線541、542的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層540、543分別覆蓋於奈米線541、542第二部份表面上的中間區域，閘極層549覆蓋於閘極介電層540、543。另外，奈米線541、542第二部份表面上的第一側區域接觸於間隙壁547，並被間隙壁547所支撐(support)。奈米線541、542第二部份表面上的第二側區域接觸於間隙壁548，並被間隙壁548所支撐。再者，汲/源結構505電性接觸於奈米線541、542的第一端，汲/源結構507電性接觸於奈米線541、542的第二端。再者，閘極層549電性連接至反熔絲線AF1。
如第5A圖與第5B圖所示，反熔絲電晶體MAF2包括：汲/源結構503、汲/源結構505、閘極結構與多條奈米線531、532。其中，奈米線531、532的第一部份(a first portion)表面接觸於絕緣牆512，奈米線531、532的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層530、533分別覆蓋於奈米線531、532第二部份表面上的中間區域，閘極層539覆蓋於閘極介電層530、533。另外，奈米線531、532第二部份表面上的第一側區域接觸於間隙壁537，並被間隙壁537所支撐(support)。奈米線531、532第二部份表面上的第二側區域接觸於間隙壁538，並被間隙壁538所支撐。再者，汲/源結構503電性接 觸於奈米線531、532的第一端，汲/源結構505電性接觸於奈米線531、532的第二端。再者，閘極層539電性連接至反熔絲線AF2。
如第5A圖與第5B圖所示，選擇電晶體MS2包括：汲/源結構501、汲/源結構503、閘極結構與多條奈米線521、522。其中，奈米線521、522的第一部份(a first portion)表面接觸於絕緣牆512，奈米線521、522的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層520、523分別覆蓋於奈米線521、522第二部份表面上的中間區域，閘極層529覆蓋於閘極介電層520、523。另外，奈米線521、522第二部份表面上的第一側區域接觸於間隙壁527，並被間隙壁527所支撐(support)。奈米線521、522第二部份表面上的第二側區域接觸於間隙壁528，並被間隙壁528所支撐。再者，汲/源結構501電性接觸於奈米線521、522的第一端，汲/源結構503電性接觸於奈米線521、522的第二端。另外，汲/源結構501電性連接至位元線BL2，閘極層529電性連接至字元線WL2。
在第5B圖中，選擇電晶體MS1、反熔絲電晶體MAF1、反熔絲電晶體MAF2以及選擇電晶體MS2中的奈米線641、541、531、521係利用汲/源結構503、505、507達成電性連接。在實際上，也可以上製作一條較長的奈米線，並區分四個部份。第一部份屬於選擇電晶體M1的奈米線641，第二部份屬於反熔絲電晶體MAF1的奈米線541、第三部份屬於反熔絲電晶體MAF2的奈米線531，第四部份屬於選擇電晶體MS2的奈米線521。也就是說，奈米線641、541、531、521為一體成形。同理，奈米線642、542、532、522也可以是一體成形。
同理，記憶胞Cell2的結構類似於記憶胞Cell1，此處不再贅述選擇電晶體MS3、選擇電晶體MS4、反熔絲電晶體MAF3以及反熔絲電晶體MAF4的詳細構造。僅簡單說明下：
如第5A圖所示，在記憶胞Cell2中，奈米線572、582、592、692第一部份(a first portion)表面接觸於絕緣牆512，奈米線572、582、592、692的第二部份(a second portion)表面則接觸於對應的閘極結構。閘極介電層573覆蓋於奈米線572第二部份表面上的中間區域，閘極層529覆蓋於閘極介電層573，奈米線572第二部份表面上的第一側區域接觸於間隙壁527，奈米線572第二部份表面上的第二側區域接觸於間隙壁528。閘極介電層583覆蓋於奈米線582第二部份表面上的中間區域，閘極層539覆蓋於閘極介電層583，奈米線582第二部份表面上的第一側區域接觸於間隙壁537，奈米線582第二部份表面上的第二側區域接觸於間隙壁538。閘極介電層593覆蓋於奈米線592第二部份表面上的中間區域，閘極層549覆蓋於閘極介電層593，奈米線592第二部份表面上的第一側區域接觸於間隙壁547，奈米線592第二部份表面上的第二側區域接觸於間隙壁548。閘極介電層693覆蓋於奈米線692第二部份表面上的中間區域，閘極層649覆蓋於閘極介電層693，奈米線692第二部份表面上的第一側區域接觸於間隙壁647，奈米線692第二部份表面上的第二側區域接觸於間隙壁648。
另外，汲/源結構551電性連接至位元線BL4，汲/源結構551電性連接至奈米線572的第一端，汲/源結構553電性連接至奈米線572的第二端以及奈米線582的第一端，汲/源結構555電性連接至奈米線582的第二端以及奈米線592的第一端，汲/源結構557電性連接至奈米線592的第二端以及奈米線692的第一端，汲/源結構559電性連接至奈米線692的第二端以及位元線BL3。
根據本發明的第三實施例，每一個記憶胞Cell1、Cell2皆包括二條註冊路徑(enroll path)以及二條讀取路徑(read path)。以記憶胞Cell1為例來說明，於註冊動作時，反熔絲線AF1與位元線BL1之間為第一註冊路徑，反熔絲線AF2 與位元線BL2之間為第二註冊路徑。於讀取動作時，反熔絲線AF1與位元線BL1之間為第一讀取路徑，反熔絲線AF2與位元線BL2之間為第二讀取路徑。
請參照第6A圖與第6B圖，其所繪示為本發明第三實施例OTP記憶體進行註冊動作的偏壓以及運作示意圖。第6C圖與第6D圖為本發明第三實施例OTP記憶體進行讀取動作的偏壓以及運作示意圖。基本上，OTP記憶體的二個記憶胞Cell1、Cell2可同時進行註冊動作與讀取動作。以下僅介紹記憶胞Cell1的註冊動作與讀取動作。
在記憶胞Cell1中，反熔絲線AF1與位元線BL1之間為第一註冊路徑，反熔絲線AF2與位元線BL2之間為第二註冊路徑。開啟(turn on)選擇電晶體MS1、MS2即可開啟二條註冊路徑並進行註冊動作。
如第6A圖與第6B圖所示，於註冊動作時，位元線BL1、BL2接收接地電壓(0V)，字元線WL1、WL2接收開啟電壓VON，反熔絲線AF1、AF2接收註冊電壓VENRL。其中，註冊電壓VENRL在3V~6V之間，開啟電壓VON在0.4V~3V之間。因此，選擇電晶體MS1、MS2開啟(turn on)，亦即二條註冊路徑開啟。再者，如果OTP記憶體的BL3、BL4也接收接地電壓(0V)，則記憶胞Cell2中的二條註冊路徑也開啟，意味著記憶胞Cell1、Cell2同時進行註冊動作。
在第一註冊路徑中，由於選擇電晶體MS1開啟，位元線BL1的接地電壓(0V)經由選擇電晶體MS1傳遞至反熔絲型電晶體MAF1的汲/源結構507以及奈米線541、542。在第二註冊路徑中，由於選擇電晶體MS2開啟，位元線BL2的接地電壓(0V)經由選擇電晶體MS2傳遞至反熔絲型電晶體MAF2的汲/源結構503以及奈米線531、532。當反熔絲型控制線AF1、AF2接收註冊電壓VENRL時，反熔絲型電晶體MAF1的奈米線541、542與閘極層549之間承受的電壓應力為註冊電壓 VENRL，MAF2的奈米線531、532與閘極層539之間承受的電壓應力為註冊電壓VENRL。因此，造成四個閘極介電層530、533、540、543其中之一破裂(rupture)。
由於記憶胞Cell1的製造變異，於註冊動作時，並無法預測反熔絲電晶體MAF1、MAF2中哪個閘極介電層530、533、540、543會破裂，因此本發明第三實施例的記憶胞可運用於PUF技術。
舉例來說，如第6A圖所示之記憶胞Cell1，於註冊動作時，反熔絲電晶體MAF1的閘極介電層543破裂，較大的註冊電流IENRL1由反熔絲線AF1經由閘極層549、閘極介電層543、奈米線542、汲/源結構507、選擇電晶體MS1流至位元線BL1。也就是說，由於閘極介電層543破裂，閘極層549與奈米線542之間呈現低電阻值的狀態。另外，由於反熔絲電晶體MAF2的閘極介電層530、533未破裂，所以位元線BL2上的註冊電流IENRL2為零(IENRL2=0)。同理，如果反熔絲電晶體MAF1的閘極介電層540破裂，則位元線BL1上也會產生較大的註冊電流IENRL1。
或者，如第6B圖所示之記憶胞Cell1，於註冊動作時，反熔絲電晶體MAF2的閘極介電層533破裂，較大的註冊電流IENRL2由反熔絲線AF2經由閘極層539、閘極介電層533、奈米線532、汲/源結構503、選擇電晶體MS2流至位元線BL2。也就是說，由於閘極介電層533破裂，閘極層539與奈米線532之間呈現低電阻值的狀態。另外，由於反熔絲電晶體MAF1的閘極介電層540、543未破裂，所以位元線BL1上的註冊電流IENRL1為零(IENRL1=0)。同理，如果反熔絲電晶體MAF2的閘極介電層530破裂，則位元線BL2上也會產生較大的註冊電流IENRL2。
根據本發明的第三實施例，於讀取動作時，可僅開啟一條讀取路徑，或者同時開啟二條讀取路徑來獲得一位元(one bit)的隨機碼。以下以開啟第一讀取路徑為例來說明。
如第6C圖與6D圖所示，於讀取動作時，位元線BL1、BL2接收接地電壓(0V)，字元線WL1接收開啟電壓VON，字元線WL2接收關閉電壓VOFF，反熔絲線AF1、AF2接收讀取電壓VRD。其中，讀取電壓VRD在0.75V~1.2V之間，關閉電壓VOFF為0V。因此，選擇電晶體M1開啟(turn on)，亦即第一讀取路徑開啟。另外，選擇電晶體MS2關閉(turn off)，亦即第二讀取路徑關閉。
再者，如果OTP記憶體的位元線BL3也接收接地電壓(0V)，則記憶胞Cell2中的第一讀取路徑也開啟，意味著記憶胞Cell1、Cell2同時進行讀取動作。
如第6C圖所示，反熔絲電晶體MAF1的閘極介電層543破裂(rupture)，奈米線542與閘極層549之間為低電阻值狀態。因此，記憶胞Cell1的第一讀取路徑中產生較大的讀取電流IRD1，由反熔絲線AF1經由閘極層549、閘極介電層543、奈米線542、汲/源結構507、選擇電晶體MS1流至位元線BL1。
如第6D圖所示，由於反熔絲電晶體MAF2的閘極介電層533破裂(rupture)，使得奈米線532與閘極層539之間為低電阻值狀態。然而，奈米線532並未包含在第一讀取路徑中，所以記憶胞Cell1的位元線BL1無法產生任何讀取電流IRD1。也就是說，位元線BL1產生的讀取電流幾乎為零(IRD1=0)。
由以上的說明可知，於註冊動作完成後，再進行讀取動作時，即可利用位元線BL1上的讀取電流IRD1大小來決定隨機碼中的一個位元(one bit)。舉例來說，提供一電流比較器(current comparator)，接收讀取電流IRD1以及參考電流 Iref。當讀取電流IRD1大於參考電流Iref時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當讀取電流IRD1小於參考電流Iref時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
同理，於讀取動作時，也可以僅開啟第二讀取路徑，並根據位元線BL2所輸出的讀取電流大小來決定隨機碼中的一個位元(one bit)。
當然，於讀取動作時，可以同時開啟第一讀取路徑與第二讀取路徑，並利用電流比較器(current comparator)比較二位元線BL1、BL2所輸出的電流大小來決定隨機碼中的一個位元(one bit)。舉例來說，當位元線BL1所輸出的讀取電流IRD1大於位元線BL2所輸出的讀取電流IRD2時，決定一第一邏輯值為隨機碼，例如邏輯“0”。反之，當位元線BL1所輸出的讀取電流IRD1小於位元線BL2所輸出的讀取電流IRD2時，決定一第二邏輯值為隨機碼，例如邏輯“1”。
在第三實施例的記憶胞Cell1中，選擇電晶體MS1、選擇電晶體MS2、反熔絲電晶體MAF1皆與反熔絲電晶體MAF2皆有二條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為選擇電晶體MS1中有X條奈米線、選擇電晶體MS2中有Y條奈米線，反熔絲電晶體MAF1中有Z條奈米線，反熔絲電晶體MAF2中有W條奈米線。W、X、Y與Z皆為正整數，W大於等於1，X大於等於1，Y大於等於1，Z大於等於1。於註冊動作後進行讀取動作時，根據破裂閘極介電層位於哪一個反熔絲電晶體MAF1、MAF2來決定隨機碼中的一個位元(one bit)。
舉例來說，在第三實施例記憶胞中，設計選擇電晶體MS1有一條奈米線(X=1)、選擇電晶體MS2有一條奈米線(Y=1)、反熔絲電晶體MAF1有一條奈 米線(Z=1)、反熔絲電晶體MAF2有一條奈米線(W=1)。如此，即可以組成尺寸最小的記憶胞，並運用於PUF技術。
請參照第7A圖與第7B圖，其所繪示為本發明第四實施例運用於PUF技術的OTP記憶體上視圖以及沿著g1-g2虛線的剖面圖。根據本發明的第四實施例，OTP記憶體包括二個記憶胞Cell1、Cell2分位於絕緣牆512的第一側與第二側，每一個記憶胞Cell1、Cell2皆由六個叉型片電晶體所組成。其中，記憶胞Cell1包括：選擇電晶體MS1、跟隨電晶體MF1、選擇電晶體MS2、跟隨電晶體MF2、反熔絲電晶體MAF1以及反熔絲電晶體MAF2。記憶胞Cell2包括：選擇電晶體MS3、跟隨電晶體MF3、選擇電晶體MS4、跟隨電晶體MF4、反熔絲電晶體MAF3以及反熔絲電晶體MAF4。再者，每個叉型片電晶體的構造類似於第1A圖的叉型片電晶體，皆具有複數條奈米線，此處不再贅述。
相較於第三實施例的記憶胞，第四實施例的記憶胞中增加了二個跟隨電晶體。比較第5B圖的記憶胞Cell1以及第7B圖的記憶胞Cell1可知，第三實施例記憶胞Cell1中，選擇電晶體MS1直接耦接(directly coupled to)至反熔絲電晶體MAF1，且選擇電晶體MS2直接耦接至反熔絲電晶體MAF2。在第四實施例記憶胞Cell1中，選擇電晶體MS1經由跟隨電晶體MF1耦接(coupled to)至反熔絲電晶體MAF1，且選擇電晶體MS2經由跟隨電晶體MF2耦接至反熔絲電晶體MAF2。也就是說，在第四實施例的記憶胞Cell1中，跟隨電晶體MF1連接於選擇電晶體MS1以及反熔絲電晶體MAF1之間，跟隨電晶體MF2連接於選擇電晶體MS2以及反熔絲電晶體MAF2之間。以下僅介紹二個跟隨電晶體MF1、MF2，其餘不再贅述。
如第7A圖與第7B圖所示，跟隨電晶體MF1包括：汲/源結構507、汲/源結構707、閘極結構與多條奈米線741、742。其中，奈米線741、742的第一 部份(a first portion)表面接觸於絕緣牆512，奈米線741、742的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層740、743分別覆蓋於奈米線741、742第二部份表面上的中間區域，閘極層749覆蓋於閘極介電層740、743。另外，奈米線741、742第二部份表面上的第一側區域接觸於間隙壁747，並被間隙壁747所支撐(support)。奈米線741、742第二部份表面上的第二側區域接觸於間隙壁748，並被間隙壁748所支撐。再者，汲/源結構507電性接觸於奈米線741、742的第一端，汲/源結構707電性接觸於奈米線741、742的第二端。另外，閘極層749電性連接至跟隨線FL1，汲/源結構707電性連接至選擇電晶體MS1的奈米線641、642。
如第7A圖與第7B圖所示，跟隨電晶體MF2包括：汲/源結構703、汲/源結構503、閘極結構與多條奈米線721、722。其中，奈米線721、722的第一部份(a first portion)表面接觸於絕緣牆512，奈米線721、722的第二部份(a second portion)表面則接觸於閘極結構。閘極結構包括：閘極介電層720、723分別覆蓋於奈米線721、722第二部份表面上的中間區域，閘極層729覆蓋於閘極介電層720、723。另外，奈米線721、722第二部份表面上的第一側區域接觸於間隙壁727，並被間隙壁727所支撐(support)。奈米線721、722第二部份表面上的第二側區域接觸於間隙壁728，並被間隙壁728所支撐。再者，汲/源結構703電性接觸於奈米線721、722的第一端，汲/源結構503電性接觸於奈米線721、722的第二端。另外，閘極層729電性連接至跟隨線FL2，汲/源結構503電性連接至反熔絲電晶體MAF2的奈米線531、532。
另外，在第7A圖中，記憶胞Cell2的結構類似於記憶胞Cell1，此處僅簡單說明二個跟隨電晶體MF3、MF4，其餘不再贅述。
如第7A圖所示，在記憶胞Cell2的跟隨電晶體MF3、MF4中，奈米線772、792第一部份(a first portion)表面接觸於絕緣牆512，奈米線772、792的第二部份(a second portion)表面則接觸於對應的閘極結構。閘極介電層773覆蓋於奈米線772第二部份表面上的中間區域，閘極層729覆蓋於閘極介電層773，奈米線772第二部份表面上的第一側區域接觸於間隙壁727，奈米線772第二部份表面上的第二側區域接觸於間隙壁728。閘極介電層793覆蓋於奈米線792第二部份表面上的中間區域，閘極層749覆蓋於閘極介電層793，奈米線792第二部份表面上的第一側區域接觸於間隙壁747，奈米線792第二部份表面上的第二側區域接觸於間隙壁748。
另外，汲/源結構753電性連接至奈米線772的第一端以及奈米線572的第二端，汲/源結構553電性連接至奈米線772的第二端以及奈米線582的第一端，汲/源結構557電性連接至奈米線592的第二端以及奈米線792的第一端，汲/源結構757電性連接至奈米線792的第二端以及奈米線692的第一端。
由以上說明可知，本發明運用於PUF技術的OTP記憶體包括二個記憶胞Cell1、Cell2位於絕緣牆512的二側。以記憶胞Cell1為例，於註冊動作時，反熔絲線AF1與位元線BL1之間為第一註冊路徑，反熔絲線AF2與位元線BL2之間為第二註冊路徑。於讀取動作時，反熔絲線AF1與位元線BL1之間為第一讀取路徑，反熔絲線AF2與位元線BL2之間為第二讀取路徑。再者，當二條註冊路徑開啟時，可對記憶胞Cell1進行註冊動作。當僅一條讀取路徑開啟或者二條讀取路徑開啟時，可對記憶胞Cell1進行讀取動作，並獲得一位元(one bit)的隨機碼。
根據本發明的第四實施例，進行註冊動作與讀取動作時，反熔絲線AF1、AF2以及位元線BL1、BL2的偏壓可參考第三實施例的偏壓，此處不再贅述。
另外，對記憶胞Cell1進行註冊動作時，提供開啟電壓VON1至字元線WL1、WL2，並且提供開啟電壓VON2至跟隨線FL1、FL2即可開啟二條註冊路徑。其中，開啟電壓VON1在0.4V~3V之間，開啟電壓VON2在0.4V~3V之間。開啟電壓VON1、VON2可為相同的電壓值，或者不相同的電壓值。
再者，對記憶胞Cell1進行讀取動作時，提供開啟電壓VON1至字元線WL1，並提供開啟電壓VON2至跟隨線FL1，即開啟第一讀取路徑。再者，提供關閉電壓VOFF至字元線WL2與跟隨線FL2即關閉第二讀取路徑。此時，根據第一讀取路徑上的讀取電流大小來獲得一位元(one bit)的隨機碼。
當然，對記憶胞Cell1進行讀取動作時，也可以同時開啟第一讀取路徑與第二讀取路徑，並根據第一讀取路徑與第二讀取路徑上的二個讀取電流大小來獲得一位元(one bit)的隨機碼。
在第四實施例的記憶胞Cell1中，選擇電晶體MS1、選擇電晶體MS2、跟隨電晶體MF1、跟隨電晶體MF2、反熔絲電晶體MAF1與反熔絲電晶體MAF2皆有二條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為選擇電晶體MS1中有X條奈米線、選擇電晶體MS2中有Y奈米線，反熔絲電晶體MAF1中有Z奈米線，反熔絲電晶體MAF2中有W奈米線，跟隨電晶體MF1有V條奈米線，跟隨電晶體MF2有U條奈米線。U、V、W、X、Y、Z皆為正整數，U大於等於1，V大於等於1，W大於等於1，X大於等於1，Y大於等於1，Z大於等於1。
舉例來說，在第四實施例記憶胞中，設計選擇電晶體MS1有一條奈米線(X=1)、選擇電晶體MS2有一條奈米線(Y=1)、跟隨電晶體MF1有一條奈米線(V=1)、跟隨電晶體MF2有一條奈米線(U=1)，反熔絲電晶體MAF1有一條奈米線(Z=1)，反熔絲電晶體MAF2有一條奈米線(W=1)。如此，可以組成尺寸最小的記憶胞，並運用於PUF技術。
由以上的說明可知，本發明提出用於物理不可複製技術的叉型片電晶體一次編程記憶體。每一個記憶胞皆可以產生一位元的隨機碼。再者，多個記憶胞即可組成半導體晶片(semiconductor chip)上特有的身分碼(ID code)。舉例來說，對128個記憶胞進行註冊動作，並對128個記憶胞進行讀取動作之後，即可獲得128位元的隨機碼，用來保護半導體晶片內部的資料。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
210:絕緣層 220, 223, 230, 233, 240, 243:閘極介電層 227, 228, 237, 238, 247, 248:間隙壁 229, 239, 249:閘極層 221, 222, 231, 232, 241, 242:奈米線 201, 203, 205, 207:汲/源結構 sub:半導體基板 BL 1, BL 2:位元線 WL 1, WL 2:字元線 AF:反熔絲線 Cell 1:記憶胞 M AF1:反熔絲電晶體 M S1,M S2:選擇電晶體

Claims (19)

  1. 一種運用於物理不可複製技術(PUF技術)的一次編程記憶體，包括：一第一記憶胞與一第二記憶胞分別位於一絕緣牆的一第一側與一第二側，該第一記憶胞包括： 一第一條奈米線，該第一條奈米線的一第一部份表面接觸於該絕緣牆； 一第二條奈米線，該第二條奈米線的一第一部份表面接觸於該絕緣牆； 一第一閘極結構，包括一第一閘極介電層、一第二閘極介電層、一第一閘極層、一第一間隙壁與一第二間隙壁；其中，該第一閘極介電層覆蓋於該第一條奈米線的一第二部份表面上的一中間區域；該第二閘極介電層覆蓋於該第二條奈米線的一第二部份表面上的一中間區域；該第一條奈米線的該第二部份表面上的一第一側區域接觸於該第一間隙壁；該第一條奈米線的該第二部份表面上的一第二側區域接觸於該第二間隙壁；該第二條奈米線的該第二部份表面上的一第一側區域接觸於該第一間隙壁；該第二條奈米線的該第二部份表面上的一第二側區域接觸於該第二間隙壁；該第一閘極介電層與該第二閘極介電層被該第一閘極層覆蓋，且該第一閘極層連接至一反熔絲線； 一第一汲/源結構，電性連接至該第一條奈米線的一第一端以及電性連接至該第二條奈米線的一第一端； 一第二汲/源結構，電性連接至該第二條奈米線的一第二端，且該第二汲/源結構未電性連接至該第一條奈米線的一第二端； 一第一選擇電晶體，該第一選擇電晶體具有一第一汲/源端耦接至該第一汲/源結構，一閘極端連接至一第一字元線，以及一第二汲/源端連接至一第一位元線；以及 一第二選擇電晶體，該第二選擇電晶體具有一第一汲/源端耦接至該第二汲/源結構，一閘極端連接至一第二字元線，以及一第二汲/源端連接至一第二位元線； 其中，該第一條奈米線、該第二條奈米線、該第一閘極結構、該第一汲/源結構與該第二汲/源結構形成一第一反熔絲電晶體； 其中，該反熔絲線與該第一位元線之間為一註冊路徑，該第一條奈米線與該第二條奈米線包含於該註冊路徑；該反熔絲線與該第二位元線之間為一讀取路徑，該第二條奈米線包含於該讀取路徑，且該第一條奈米線未包含於該讀取路徑； 其中，於一註冊動作時，該註冊路徑開啟，造成該第一反熔絲電晶體中的該第一閘極介電層與該第二閘極介電層其中之一破裂； 其中，於一讀取動作時，該讀取路徑開啟，根據該第一反熔絲電晶體中破裂的該第一閘極介電層或者該第二閘極介電層決定一位元的隨機碼。
  2. 如請求項1所述之一次編程記憶體，其中於該註冊動作時，該反熔絲線接收一註冊電壓，該第一位元線接收一接地電壓，該第一字元線接收一開啟電壓，該第二字元線接收一關閉電壓。
  3. 如請求項1所述之一次編程記憶體，其中於該讀取動作時，該反熔絲線接收一讀取電壓，該第二位元線接收一接地電壓，該第一字元線接收一關閉電壓，該第二字元線接收一開啟電壓；以及，根據該第二位元線所輸出的一讀取電流大小來決定一位元的隨機碼。
  4. 如請求項1所述之一次編程記憶體，其中該第一選擇電晶體直接耦接至該第一反熔絲電晶體，該第二選擇電晶體直接耦接至該第一反熔絲電晶體，且該第一選擇電晶體包括： 一第三條奈米線，該第三條奈米線的一第一部份表面接觸於該絕緣牆； 一第二閘極結構，包括一第三閘極介電層、一第二閘極層、一第三間隙壁與一第四間隙壁；其中，該第三閘極介電層覆蓋於該第三條奈米線的一第二部份表面上的一中間區域；該第三條奈米線的該第二部份表面上的一第一側區域接觸於該第三間隙壁；該第三條奈米線的該第二部份表面上的一第二側區域接觸於該第四間隙壁；該第三閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至該第一字元線； 該第一汲/源結構，電性連接至該第三條奈米線的一第一端；以及 一第三汲/源結構，電性連接至該第三條奈米線的一第二端，且該第三汲/源結構連接至該第一位元線； 其中，該第二選擇電晶體包括： 一第四條奈米線，該第四條奈米線的一第一部份表面接觸於該絕緣牆； 一第三閘極結構，包括一第四閘極介電層、一第三閘極層、一第五間隙壁與一第六間隙壁；其中，該第四閘極介電層覆蓋於該第四條奈米線的一第二部份表面上的一中間區域；該第四條奈米線的該第二部份表面上的一第一側區域接觸於該第五間隙壁；該第四條奈米線的該第二部份表面上的一第二側區域接觸於該第六間隙壁；該第四閘極介電層被該第三閘極層覆蓋，該第三閘極層連接至該第二字元線； 該第二汲/源結構，電性連接至該第四條奈米線的一第一端；以及 一第四汲/源結構，電性連接至該第四條奈米線的一第二端，且該第四汲/源結構連接至該第二位元線。
  5. 如請求項1所述之一次編程記憶體，其中該第二記憶胞包括： 一第三條奈米線，該第三條奈米線的一第一部份表面接觸於該絕緣牆； 一第四條奈米線，該第四條奈米線的一第一部份表面接觸於該絕緣牆； 一第二閘極結構，包括一第三閘極介電層、一第四閘極介電層、該第一閘極層、該第一間隙壁與該第二間隙壁；其中，該第三閘極介電層覆蓋於該第三條奈米線的一第二部份表面上的一中間區域；該第四閘極介電層覆蓋於該第四條奈米線的一第二部份表面上的一中間區域；該第三條奈米線的該第二部份表面上的一第一側區域接觸於該第一間隙壁；該第三條奈米線的該第二部份表面上的一第二側區域接觸於該第二間隙壁；該第四條奈米線的該第二部份表面上的一第一側區域接觸於該第一間隙壁；該第四條奈米線的該第二部份表面上的一第二側區域接觸於該第二間隙壁；該第三閘極介電層與該第四閘極介電層被該第一閘極層覆蓋； 一第三汲/源結構，電性連接至該第三條奈米線的一第一端以及電性連接至該第四條奈米線的一第一端； 一第四汲/源結構，電性連接至該第四條奈米線的一第二端，且該第四汲/源結構未電性連接至該第三條奈米線的一第二端； 一第三選擇電晶體，該第三選擇電晶體具有一第一汲/源端耦接至該第三汲/源結構，一閘極端連接至該第一字元線，以及一第二汲/源端連接至一第三位元線；以及 一第四選擇電晶體，該第四選擇電晶體具有一第一汲/源端耦接至該第四汲/源結構，一閘極端連接至該第二字元線，以及一第二汲/源端連接至一第四位元線； 其中，該第三條奈米線、該第四條奈米線、該第二閘極結構、該第三汲/源結構與該第四汲/源結構形成一第二反熔絲電晶體。
  6. 如請求項1所述之一次編程記憶體，其中該第一選擇電晶體經由一第一跟隨電晶體耦接至該第一反熔絲電晶體，且該第一跟隨電晶體包括： 一第三條奈米線，該第三條奈米線的一第一部份表面接觸於該絕緣牆； 一第二閘極結構，包括一第三閘極介電層、一第二閘極層、一第三間隙壁與一第四間隙壁；其中，該第三閘極介電層覆蓋於該第三條奈米線的一第二部份表面上的一中間區域；該第三條奈米線的該第二部份表面上的一第一側區域接觸於該第三間隙壁；該第三條奈米線的該第二部份表面上的一第二側區域接觸於該第四間隙壁；該第三閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至一第一跟隨線； 該第一汲/源結構，電性連接至該第三條奈米線的一第一端；以及 一第三汲/源結構，電性連接至該第三條奈米線的一第二端； 其中，該第一選擇電晶體包括： 一第四條奈米線，該第四條奈米線的一第一部份表面接觸於該絕緣牆； 一第三閘極結構，包括一第四閘極介電層、一第三閘極層、一第五間隙壁與一第六間隙壁；其中，該第四閘極介電層覆蓋於該第四條奈米線的一第二部份表面上的一中間區域；該第四條奈米線的該第二部份表面上的一第一側區域接觸於該第五間隙壁；該第四條奈米線的該第二部份表面上的一第二側區域接觸於該第六間隙壁；該第四閘極介電層被該第三閘極層覆蓋，該第三閘極層連接至該第一字元線； 該第三汲/源結構，電性連接至該第四條奈米線的一第一端；以及 一第四汲/源結構，電性連接至該第四條奈米線的一第二端，且該第四汲/源結構連接至該第一位元線。
  7. 如請求項6所述之一次編程記憶體，其中該第二選擇電晶體經由一第二跟隨電晶體耦接至該第一反熔絲電晶體，且該第二跟隨電晶體包括： 一第五條奈米線，該第五條奈米線的一第一部份表面接觸於該絕緣牆； 一第四閘極結構，包括一第五閘極介電層、一第四閘極層、一第七間隙壁與一第八間隙壁；其中，該第五閘極介電層覆蓋於該第五條奈米線的一第二部份表面上的一中間區域；該第五條奈米線的該第二部份表面上的一第一側區域接觸於該第七間隙壁；該第五條奈米線的該第二部份表面上的一第二側區域接觸於該第八間隙壁；該第五閘極介電層被該第四閘極層覆蓋，該第四閘極層連接至一第二跟隨線； 該第二汲/源結構，電性連接至該第五條奈米線的一第一端；以及 一第五汲/源結構，電性連接至該第五條奈米線的一第二端； 其中，該第二選擇電晶體包括： 一第六條奈米線，該第六條奈米線的一第一部份表面接觸於該絕緣牆； 一第五閘極結構，包括一第六閘極介電層、一第五閘極層、一第九間隙壁與一第十間隙壁；其中，該第六閘極介電層覆蓋於該第六條奈米線的一第二部份表面上的一中間區域；該第六條奈米線的該第二部份表面上的一第一側區域接觸於該第九間隙壁；該第六條奈米線的該第二部份表面上的一第二側區域接觸於該第十間隙壁；該第六閘極介電層被該第五閘極層覆蓋，該第五閘極層連接至該第二字元線； 該第五汲/源結構，電性連接至該第六條奈米線的一第一端；以及 一第六汲/源結構，電性連接至該第六條奈米線的一第二端，且該第六汲/源結構連接至該第二位元線。
  8. 如請求項7所述之一次編程記憶體，其中於該註冊動作時，該反熔絲線接收一註冊電壓，該第一位元線接收一接地電壓，該第一字元線接收一第一開啟電壓，該第一跟隨線接收一第二開啟電壓，該第二字元線接收一關閉電壓。
  9. 如請求項7所述之一次編程記憶體，其中於該讀取動作時，該反熔絲線接收一讀取電壓，該第二位元線接收一接地電壓，該第一字元線接收一關閉電壓，該第二字元線接收一第一開啟電壓，該第二跟隨線接收一第二開啟電壓；以及，根據該第二位元線所輸出的一讀取電流大小來決定一位元的隨機碼。
  10. 一種運用於物理不可複製技術(PUF技術)的一次編程記憶體，包括：一第一記憶胞與一第二記憶胞分別位於一絕緣牆的一第一側與一第二側，該第一記憶胞包括： 一第一條奈米線，該第一條奈米線的一第一部份表面接觸於該絕緣牆； 一第一閘極結構，包括一第一閘極介電層、一第一閘極層、一第一間隙壁與一第二間隙壁；其中，該第一閘極介電層覆蓋於該第一條奈米線的一第二部份表面上的一中間區域；該第一條奈米線的該第二部份表面上的一第一側區域接觸於該第一間隙壁；該第一條奈米線的該第二部份表面上的一第二側區域接觸於該第二間隙壁；該第一閘極介電層被該第一閘極層覆蓋，該第一閘極層連接至一第一反熔絲線； 一第二條奈米線，該第二條奈米線的一第一部份表面接觸於該絕緣牆； 一第二閘極結構，包括一第二閘極介電層、一第二閘極層、一第三間隙壁與一第四間隙壁；其中，該第二閘極介電層覆蓋於該第二條奈米線的一第二部份表面上的一中間區域；該第二條奈米線的該第二部份表面上的一第一側區域接觸於該第三間隙壁；該第二條奈米線的該第二部份表面上的一第二側區域接觸於該第四間隙壁；該第二閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至一第二反熔絲線； 一第一汲/源結構，電性連接至該第一條奈米線的一第一端； 一第二汲/源結構，電性連接至該第一條奈米線的一第二端，以及電性連接至該第二條奈米線的一第一端； 一第三汲/源結構，電性連接至該第二條奈米線的一第二端； 其中，該第一條奈米線、該第一閘極結構、該第一汲/源結構與該第二汲/源結構形成一第一反熔絲電晶體；該第二條奈米線、該第二閘極結構、該第二汲/源結構與該第三汲/源結構形成一第二反熔絲電晶體； 一第一選擇電晶體，該第一選擇電晶體具有一第一汲/源端耦接至該第一汲/源結構，一閘極端連接至一第一字元線，以及一第二汲/源端連接至一第一位元線；以及 一第二選擇電晶體，該第二選擇電晶體具有一第一汲/源端耦接至該第三汲/源結構，一閘極端連接至一第二字元線，以及一第二汲/源端連接至一第二位元線； 其中，於一註冊動作時，該第一反熔絲線與該第一位元線之間為一第一註冊路徑，該第二反熔絲線與該第二位元線之間為一第二註冊路徑；於該註冊動作時，該第一註冊路徑與該第二註冊路徑開啟，造成該第一閘極介電層與該第二閘極介電層其中之一破裂； 其中，於一讀取動作時，該第一反熔絲線與該第一位元線之間為一第一讀取路徑，該第二反熔絲線與該第二位元線之間為一第二讀取路徑；於該讀取動作時，決定一位元的隨機碼。
  11. 如請求項10所述之一次編程記憶體，其中於該註冊動作時，該第一反熔絲線與該第二反熔絲線接收一註冊電壓，該第一位元線與該第二位元線接收一接地電壓，該第一字元線與該第二字元線接收一開啟電壓。
  12. 如請求項10所述之一次編程記憶體，其中於該讀取動作時，該第一反熔絲線接收一讀取電壓，該第一位元線接收一接地電壓，該第一字元線接收一開啟電壓，該第二字元線接收一關閉電壓；以及，根據該第一位元線所輸出的一讀取電流大小來決定一位元的隨機碼。
  13. 如請求項10所述之一次編程記憶體，其中於該讀取動作時，該第一反熔絲線與該第二反熔絲線接收一讀取電壓，該第一位元線與該第二位元線接收一接地電壓，該第一字元線與該第二字元線接收一開啟電壓；以及，根據該第一位元線所輸出的一第一讀取電流與該第二位元線所輸出的一第二讀取電流來該決定一位元的隨機碼。
  14. 如請求項10所述之一次編程記憶體，其中該第一選擇電晶體直接耦接至該第一反熔絲電晶體，該第二選擇電晶體直接耦接至該第二反熔絲電晶體，且該第一選擇電晶體包括： 一第三條奈米線，該第三條奈米線的一第一部份表面接觸於該絕緣牆； 一第三閘極結構，包括一第三閘極介電層、一第三閘極層、一第五間隙壁與一第六間隙壁；其中，該第三閘極介電層覆蓋於該第三條奈米線的一第二部份表面上的一中間區域；該第三條奈米線的該第二部份表面上的一第一側區域接觸於該第五間隙壁；該第三條奈米線的該第二部份表面上的一第二側區域接觸於該第六間隙壁；該第三閘極介電層被該第三閘極層覆蓋，該第三閘極層連接至該第一字元線； 該第一汲/源結構，電性連接至該第三條奈米線的一第一端；以及 一第四汲/源結構，電性連接至該第三條奈米線的一第二端，且該第四汲/源結構連接至該第一位元線； 其中，該第二選擇電晶體包括： 一第四條奈米線，該第四條奈米線的一第一部份表面接觸於該絕緣牆； 一第四閘極結構，包括一第四閘極介電層、一第四閘極層、一第七間隙壁與一第八間隙壁；其中，該第四閘極介電層覆蓋於該第四條奈米線的一第二部份表面上的一中間區域；該第四條奈米線的該第二部份表面上的一第一側區域接觸於該第七間隙壁；該第四條奈米線的該第二部份表面上的一第二側區域接觸於該第八間隙壁；該第四閘極介電層被該第四閘極層覆蓋，該第四閘極層連接至該第二字元線； 該第三汲/源結構，電性連接至該第四條奈米線的一第一端；以及 一第五汲/源結構，電性連接至該第四條奈米線的一第二端，且該第五汲/源結構連接至該第二位元線。
  15. 如請求項10所述之一次編程記憶體，其中該第二記憶胞包括： 一第三條奈米線，該第三條奈米線的一第一部份表面接觸於該絕緣牆； 一第三閘極結構，包括一第三閘極介電層、該第一閘極層、該第一間隙壁與該第二間隙壁；其中，該第三閘極介電層覆蓋於該第三條奈米線的一第二部份表面上的一中間區域；該第三條奈米線的該第二部份表面上的一第一側區域接觸於該第一間隙壁；該第三條奈米線的該第二部份表面上的一第二側區域接觸於該第二間隙壁；該第三閘極介電層被該第一閘極層覆蓋，該第一閘極層連接至該第一反熔絲線； 一第四條奈米線，該第四條奈米線的一第一部份表面接觸於該絕緣牆； 一第四閘極結構，包括一第四閘極介電層、該第二閘極層、該第三間隙壁與該第四間隙壁；其中，該第四閘極介電層覆蓋於該第四條奈米線的一第二部份表面上的一中間區域；該第四條奈米線的該第二部份表面上的一第一側區域接觸於該第三間隙壁；該第四條奈米線的該第二部份表面上的一第二側區域接觸於該第四間隙壁；該第四閘極介電層被該第二閘極層覆蓋，該第二閘極層連接至該第二反熔絲線； 一第四汲/源結構，電性連接至該第三條奈米線的一第一端； 一第五汲/源結構，電性連接至該第三條奈米線的一第二端，以及電性連接至該第四條奈米線的一第一端； 一第六汲/源結構，電性連接至該第四條奈米線的一第二端； 其中，該第三條奈米線、該第三閘極結構、該第四汲/源結構與該第五汲/源結構形成一第三反熔絲電晶體；該第四條奈米線、該第四閘極結構、該第五汲/源結構與該第六汲/源結構形成一第四反熔絲電晶體； 一第三選擇電晶體，該第三選擇電晶體具有一第一汲/源端耦接至該第四汲/源結構，一閘極端連接至該第一字元線，以及一第二汲/源端連接至一第三位元線；以及 一第四選擇電晶體，該第四選擇電晶體具有一第一汲/源端耦接至該第六汲/源結構，一閘極端連接至該第二字元線，以及一第二汲/源端連接至一第四位元線。
  16. 如請求項10所述之一次編程記憶體，其中該第一選擇電晶體經由一第一跟隨電晶體耦接至該第一反熔絲電晶體，該第二選擇電晶體經由一第二跟隨電晶體耦接至該第二反熔絲電晶體，且該第一跟隨電晶體包括： 一第三條奈米線，該第三條奈米線的一第一部份表面接觸於該絕緣牆； 一第三閘極結構，包括一第三閘極介電層、一第三閘極層、一第五間隙壁與一第六間隙壁；其中，該第三閘極介電層覆蓋於該第三條奈米線的一第二部份表面上的一中間區域；該第三條奈米線的該第二部份表面上的一第一側區域接觸於該第五間隙壁；該第三條奈米線的該第二部份表面上的一第二側區域接觸於該第六間隙壁；該第三閘極介電層被該第三閘極層覆蓋，該第三閘極層連接至一第一跟隨線； 該第一汲/源結構，電性連接至該第三條奈米線的一第一端；以及 一第四汲/源結構，電性連接至該第三條奈米線的一第二端； 其中，該第一選擇電晶體包括： 一第四條奈米線，該第四條奈米線的一第一部份表面接觸於該絕緣牆； 一第四閘極結構，包括一第四閘極介電層、一第四閘極層、一第七間隙壁與一第八間隙壁；其中，該第四閘極介電層覆蓋於該第四條奈米線的一第二部份表面上的一中間區域；該第四條奈米線的該第二部份表面上的一第一側區域接觸於該第七間隙壁；該第四條奈米線的該第二部份表面上的一第二側區域接觸於該第八間隙壁；該第四閘極介電層被該第四閘極層覆蓋，該第四閘極層連接至該第一字元線； 該第四汲/源結構，電性連接至該第四條奈米線的一第一端；以及 一第五汲/源結構，電性連接至該第四條奈米線的一第二端，且該第五汲/源結構連接至該第一位元線； 其中，該第二跟隨電晶體包括： 一第五條奈米線，該第五條奈米線的一第一部份表面接觸於該絕緣牆； 一第五閘極結構，包括一第五閘極介電層、一第五閘極層、一第九間隙壁與一第十間隙壁；其中，該第五閘極介電層覆蓋於該第五條奈米線的一第二部份表面上的一中間區域；該第五條奈米線的該第二部份表面上的一第一側區域接觸於該第九間隙壁；該第五條奈米線的該第二部份表面上的一第二側區域接觸於該第十間隙壁；該第五閘極介電層被該第五閘極層覆蓋，該第五閘極層連接至一第二跟隨線； 該第三汲/源結構，電性連接至該第五條奈米線的一第一端；以及 一第六汲/源結構，電性連接至該第五條奈米線的一第二端； 其中，該第二選擇電晶體包括： 一第六條奈米線，該第六條奈米線的一第一部份表面接觸於該絕緣牆； 一第六閘極結構，包括一第六閘極介電層、一第六閘極層、一第十一間隙壁與一第十二間隙壁；其中，該第六閘極介電層覆蓋於該第六條奈米線的一第二部份表面上的一中間區域；該第六條奈米線的該第二部份表面上的一第一側區域接觸於該第十一間隙壁；該第六條奈米線的該第二部份表面上的一第二側區域接觸於該第十二間隙壁；該第六閘極介電層被該第六閘極層覆蓋，該第六閘極層連接至該第二字元線； 該第六汲/源結構，電性連接至該第六條奈米線的一第一端；以及 一第七汲/源結構，電性連接至該第六條奈米線的一第二端，且該第七汲/源結構連接至該第二位元線。
  17. 如請求項16所述之一次編程記憶體，其中於該註冊動作時，該第一反熔絲線與該第二反熔絲接收一註冊電壓，該第一位元線與該第二位元線接收一接地電壓，該第一字元線與該第二字元線接收一第一開啟電壓，該第一跟隨線與該第二跟隨線接收一第二開啟電壓。
  18. 如請求項16所述之一次編程記憶體，其中於該讀取動作時，該第一反熔絲線接收一讀取電壓，該第一位元線接收一接地電壓，該第一字元線接收一第一開啟電壓，該第一跟隨線接收一第二開啟電壓，該第二字元線接收一關閉電壓；以及，根據該第一位元線所輸出的一讀取電流大小來決定一位元的隨機碼。
  19. 如請求項16所述之一次編程記憶體，其中於該讀取動作時，該第一反熔絲線與該第二反熔絲線接收一讀取電壓，該第一位元線與該第二位元線接收一接地電壓，該第一字元線與該第二字元線接收一第一開啟電壓，該第一跟隨線與該第二跟隨線接收一第二開啟電壓；以及，根據該第一位元線所輸出的一第一讀取電流以及該第二位元線所輸出的一第二讀取電流來決定一位元的隨機碼。
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