TW202509939A - 反熔絲型一次編程記憶體及其相關偏壓控制方法 - Google Patents

Abstract

一種反熔絲型一次編程記憶體，包括一第一記憶胞。第一記憶胞中具有一反熔絲電晶體。反熔絲電晶體包括：一第一奈米線、一第一閘極結構、一第一汲/源結構與一第二汲/源結構。第一奈米線被第一閘極結構所環繞。第一閘極結構包括：一第一間隙壁、一第二間隙壁、一第一閘極介電層以及一第一閘極層。第一汲/源結構電性接觸於第一奈米線的第一端。第二汲/源結構電性接觸於第一奈米線的第二端。

Description

反熔絲型一次編程記憶體及其相關偏壓控制方法

本發明是有關於一種非揮發性記憶體及其控制方法，且特別是有關於一種反熔絲型一次編程記憶體及其相關偏壓控制方法。

眾所周知，反熔絲型(antifuse-type)一次編程記憶體(one time programming memory，簡稱OTP記憶體)為一種非揮發性記憶體。當反熔絲型OTP記憶體的記憶胞(memory cell)在尚未進行編程動作(program action)前，其為高電阻值的儲存狀態。反熔絲型OTP記憶體的記憶胞進行編程動作之後，其為低電阻值的儲存狀態。一旦反熔絲型OTP記憶胞進行編程動作後，其儲存資料將無法被修改。

一般來說，反熔絲型OTP記憶體包括週邊電路以及陣列結構。週邊電路以及陣列結構皆設計在半導體基板上(semiconductor substrate)。陣列結構中包括多個記憶胞，每個記憶胞中包括一儲存電晶體(storage transistor)。另外，週邊電路更包括控制電路以及電源電路(power circuit)。控制電路可以控制電源電路提供適當的偏壓至陣列結構中的選定記憶胞(selected memory cell)，並對選定記憶胞進行編程動作或者讀取動作。舉例來說，電源電路為電荷泵(charge pump)。

由於半導體製程的持續演進，現在的電晶體已經由早期平面結構的電晶體轉向鰭式場效電晶體(Fin-FET)。而在更先進的製程中，已經可製作出尺寸(size)更小的環繞式閘極電晶體(Gate-All-Around，簡稱GAA電晶體)。GAA電晶體尺寸小。再者，GAA電晶體的通道區域區域(channel region)被閘極所環繞，所以GAA電晶體具備極佳的閘極控制能力以及低源/汲漏電流，並有逐漸取代傳統電晶體的趨勢。

本發明係有關於一種反熔絲型一次編程記憶體具有一第一記憶胞，該第一記憶胞包括：一P型半導體基板；一P型井區，位於該P型半導體基板的一表面；一N型區域，形成於該P型該半導體基板內且位於該P型井區下方，其中透過該N型區域，使該N型區域下方的該P型半導體基板與該P型井區之間未互相接觸，且該P型井區為一隔離P型井區；一第一奈米線；一第一閘極結構，包括一第一間隙壁、一第二間隙壁、一第一閘極介電層與一第一閘極層；其中，該第一閘極介電層環繞該第一奈米線的一中間區域，該第一閘極層環繞該第一閘極介電層，該第一閘極層電性連接至一第一字元線，該第一奈米線的一第一端被該第一間隙壁包圍，該第一奈米線的一第二端被該第二間隙壁包圍，且該第一間隙壁與該第二間隙壁位於該P型井區上方；一第一汲/源結構，位於該P型井區上方，電性接觸於該第一奈米線的該第一端，且電性連接至一第一位元線；一第二汲/源結構，位於該P型井區上方，並且電性接觸於該第一奈米線的該第二端；其中，該第一奈米線、該第一閘極結構、該第一汲/源結構與該第二汲/源結構形成一第一選擇電晶體；一第二奈米線；一第二閘極結構，包括一第三間隙壁、一第四間隙壁、一第二閘極介電層與一第二閘極層；其中，該第二閘極介電層環繞該第二奈米線的一中間區域，該第二閘極層環繞該第二閘極介電層，該第二閘極層電性連接至一第一反熔絲控制線，該第二奈米線的一第一端被該第三間隙壁包圍，該第二奈米線的一第二端被該第四間隙壁包圍，且該第三間隙壁與該第四間隙壁位於該P型井區上方；一第三汲/源結構，位於該P型井區上方，電性接觸於該第二奈米線的該第一端，其中該第三汲/源結構耦接至該第二汲/源結構；以及，一第四汲/源結構，位於該P型井區上方，電性接觸於該第二奈米線的該第二端，其中該第二奈米線、該第二閘極結構、該第三汲/源結構與該第四汲/源結構形成一第一反熔絲電晶體；其中，於一編程動作時，該P型井區接收一負編程電壓，該N型區域接收一第一電壓，該P型半導體基板接收一第二電壓；該P型井區與該N型區域之間為一逆向偏壓；且該P型半導體基板與該N型區域之間為該逆向偏壓或者一零偏壓；其中，該第一電壓大於等於一接地電壓，該第二電壓大於等於該負編程電壓，且該第二電壓小於等於該第一電壓。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

本發明提出一種反熔絲型OTP記憶體及其相關偏壓控制方法。反熔絲型OTP記憶體由GAA電晶體來製作。舉例來說，反熔絲型OTP記憶體的週邊電路以及陣列結構皆由GAA電晶體來組成，且製作在半導體基板上。

一般來說，由於GAA電晶體的尺寸小且耐壓低，例如GAA電晶體的耐壓為2.5V。因此，利用GAA電晶體來製作成反熔絲型OTP記憶體會遭遇到一些問題。

舉例來說，反熔絲型OTP記憶體在進行編程動作時，需要提供較高的電壓差(voltage difference)，例如電壓差為5V，傳遞至選定記憶胞中的儲存電晶體，且儲存電晶體為GAA電晶體。也就是說，於編程動作時，電源電路會提供較高的電壓差至儲存電晶體的閘極介電層(gate dielectric layer)二側。當電壓差大於閘極介電層可承受的電壓應力(voltage stress)時，閘極介電層會破裂(rupture)，使得記憶胞呈現低電阻值的儲存狀態。舉例來說，在電源電路中設計電荷泵接收供應電壓(supply voltage，V _DD)，並產生5V的輸出電壓運用於編程動作。其中，供應電壓V _DD大於等於0.4V且供應電壓V _DD小於等於1.6V。

一般來說，由於GAA電晶體無法承受過高的電壓應力，如果設計單一個電源電路直接輸出5V，則電荷泵中的GAA晶體將無法承受此電壓應力，將會造成電荷泵損毀，無法正常運作。因此，在OTP記憶體中需要利用多個電源電路來產生多個電壓，並結合多個電壓以產生足夠大的電壓差來進行編程動作。

為了因應上述的要求，本發明提出一種反熔絲型OTP記憶體及其相關偏壓控制方法。反熔絲型OTP記憶體包括多個電源電路，一個電源電路提供正電壓(positive voltage)，另一個電源電路提供負電壓(negative voltage)。每個電源電路所提供的電壓大小(magnitude)皆小於GAA電晶體的耐壓，所以電源電路可以正常運作。再者，由二個電源電路所分別提供的正電壓與負電壓更可成為大電壓差的編程電壓，運用於編程動作。

請參照第1A圖、第1B圖與第1C圖，其所繪示為本發明GAA電晶體立體圖、沿著a-b虛線的剖面圖以及上視圖。本發明的GAA電晶體可組成記憶胞，並且組成OTP記憶體的陣列結構。

如第1A圖與第1B圖所示，在P型半導體基板P_sub的P型井區PW表面上形成一絕緣結構STI，例如淺溝渠絕緣結構(shallow trench isolation，簡稱STI)。再者，於P型井區PW與絕緣結構STI表面上形成一閘極結構120，並且奈米線(nanowire)130、140穿過閘極結構120。也就是說，奈米線130、140被閘極結構120所環繞，並被閘極結構120所支撐。其中，奈米線130、140可為長方體奈米線(rectangular nanowire)或者圓柱體奈米線(cylindrical nanowire)。另外，二個汲/源結構132、136電性接觸於奈米線130、140，且奈米線130、140穿過二個汲/源結構132、136。或者，奈米線130、140未穿過二個汲/源結構132、136，僅奈米線130、140的兩端分別電性接觸於二個汲/源結構132、136。基本上，二個汲/源結構132、136，閘極結構120以及奈米線130、140即構成GAA電晶體。

值得注意地，GAA電晶體中奈米線的數目並不限定於只有兩條。舉例來說，GAA電晶體中奈米線的數目可以僅有1條或者大於2條。另外，如第1A圖與第1B圖所示，N型區域(N-type region)形成於P型半導體基板P_sub內，且位於P型井區PW下方。其中，N型區域可為深N型井區(Deep N-Well，簡稱DNW)或N型埋入層(N-buried layer，簡稱NBL)。另外，P型半導體基板P_sub與P型井區PW被N型區域(N-type region)所隔離，使得P型半導體基板P_sub與P型井區PW沒有互相接觸。也就是說，P型井區PW係為一隔離P型井區(isolated P-well)。

如第1B圖所示，閘極結構120位於P型井區PW與絕緣結構STI上方。閘極結構120包括：二個間隙壁172、174，三個閘極介電層(gate dielectric layer)110、123、124與一閘極層128。其中，二個間隙壁172、174位於P型井區PW上方。另外，二個間隙壁172、174與閘極介電層110、123、124為電性絕緣體(electrical insulator)。閘極介電層110接觸於P型井區PW與絕緣結構STI表面，閘極介電層123環繞奈米線130的中間區域，閘極介電層124環繞奈米線140的中間區域。閘極介電層110接觸於間隙壁172、174的第一側表面。閘極層128覆蓋於閘極介電層110、123、124。再者，間隙壁172、174形成於P型井區PW與絕緣結構STI表面上方。奈米線130、140的第一端被間隙壁172所包圍，並被間隙壁172所支撐。奈米線130、140的第二端被間隙壁174所包圍，並被間隙壁174所支撐。再者，被閘極結構120所環繞的奈米線130、140為GAA電晶體的奈米線通道區域(nanowire channel region)。

再者，汲/源結構132、136位於P型井區PW與絕緣結構STI上方。汲/源結構132接觸於間隙壁172的第二側表面，汲/源結構136接觸於間隙壁174的第二側表面。汲/源結構132電性接觸於奈米線130、140的第一端，汲/源結構136電性接觸於奈米線130、140的第二端。在一實施例中，汲/源結構132、136與奈米線130、140有相同的摻雜型態。舉例來說，汲/源結構132、136與奈米線130、140皆為n型摻雜結構或者p型摻雜結構。

因此，如第1B圖所示，GAA電晶體即包括：閘極結構120、奈米線130、140與汲/源結構132、136。另外，閘極結構120至少包括二個間隙壁172、174，閘極介電層123、124與閘極層128。

請參照第2A圖與第2B圖，其所繪示為本發明二個GAA電晶體立體圖與上視圖。相較於第1A圖與第1C圖，更增加一個GAA電晶體。其中，二個GAA電晶體的結構相同，且二個GAA電晶體共用間隙壁172、174與閘極層128。以下簡單介紹新增GAA電晶體的結構。

新增的GAA電晶體包括，二個汲/源結構182、186，閘極結構以及奈米線150、160。其中，新增GAA電晶體的閘極結構包括：間隙壁172、174，閘極介電層125、126與一閘極層128。閘極介電層125環繞奈米線150的中間區域，閘極介電層126環繞奈米線160的中間區域。閘極層128覆蓋於閘極介電層125、126。奈米線150、160的第一端被間隙壁172所包圍且被間隙壁所支撐。奈米線150、160的第二端被間隙壁174所包圍且被間隙壁174所支撐。再者，汲/源結構182電性接觸於奈米線150、160的第一端，另一汲/源結構186電性接觸於奈米線150、160的第二端。

在第2A圖中，P型半導體基板P_sub上方製作二個GAA電晶體。其中，汲/源結構132與汲/源結構182未電性接觸，且汲/源結構136與汲/源結構186未電性接觸。再者，二個GAA電晶體共享間隙壁172、174與閘極層128。當然，在此領域的技術人員也可以在P型半導體基板P_sub製作更多GAA電晶體，共享間隙壁172、174與閘極層128。

請參照第3A圖、第3B圖與第3C圖，其所繪示為本發明第一實施例的反熔絲型一次編程記憶體的陣列結構上視圖、沿著cd虛線的剖面圖以及沿著ef虛線的剖面圖。

陣列結構包括四個記憶胞Cell ₁~Cell ₄，組成2×2的陣列結構，且每個記憶胞Cell ₁~Cell ₄的結構類似。再者，陣列結構設計於P型半導體基板P_sub中P型井區PW上方。N型區域形成於P型半導體基板P_sub內，且位於P型井區PW 下方。其中，N型區域可為深N型井區(DNW)或N型埋入層(NBL)。另外，P型半導體基板P_sub與P型井區PW被N型區域所隔離。

陣列結構至少連接至位元線BL ₁、BL ₂，字元線WL ₁、WL ₂以及反熔絲控制線AF ₁、AF ₂。陣列結構中的每個記憶胞Cell ₁~Cell ₄至少包括三個GAA電晶體。每個GAA電晶體的結構相同於第1A圖所示的GAA電晶體。

第一記憶胞Cell ₁包括：選擇電晶體M _SEL1、開關電晶體M _SW1與反熔絲電晶體M _AF1。選擇電晶體M _SEL1經由開關電晶體M _SW1耦接至反熔絲電晶體M _AF1。其中，反熔絲電晶體M _AF1作為儲存電晶體(storage transistor)。

選擇電晶體M _SEL1包括：汲/源結構233、汲/源結構234、一閘極結構、奈米線261、262。閘極結構包括:二個間隙壁276與277、閘極介電層271、272與一閘極層279。閘極介電層271環繞奈米線261的中間區域，閘極介電層272環繞奈米線262的中間區域，閘極層279環繞閘極介電層271、272。奈米線261、262的第一端被間隙壁276所包圍，奈米線261、262的第二端被間隙壁277所包圍。被閘極結構所環繞的奈米線261、262為選擇電晶體M _SEL1的奈米線通道區域。再者，二個汲/源結構233、234位於閘極結構的二側。汲/源結構233電性接觸於奈米線261、262的第一端，汲/源結構234電性接觸於奈米線261、262的第二端。再者，汲/源結構234電性連接至位元線BL ₁，閘極層279電性連接至字元線WL ₁。

開關電晶體M _SW1包括：汲/源結構232、汲/源結構233、一閘極結構、奈米線241、242。閘極結構包括:二個間隙壁256與257、閘極介電層251、252與一閘極層259。閘極介電層251環繞 奈米線241的中間區域，閘極介電層252環繞奈米線242的中間區域，閘極層259環繞閘極介電層251、252。奈米線241、242的第一端被間隙壁256所包圍，奈米線241、242的第二端被間隙壁257所包圍。被閘極結構所環繞的奈米線241、242為開關電晶體M _SW1的奈米線通道區域。再者，二個汲/源結構232、233位於閘極結構的二側。汲/源結構232電性接觸於奈米線241、242的第一端，汲/源結構233電性接觸於奈米線241、242的第二端。再者，閘極層259電性連接至字元線WL ₁。

反熔絲電晶體M _AF1包括：汲/源結構231、汲/源結構232、一閘極結構、奈米線211、212。閘極結構包括:二個間隙壁226與227、閘極介電層221、222與一閘極層229。閘極介電層221環繞奈米線211的中間區域，閘極介電層222環繞奈米線212的中間區域，閘極層229環繞閘極介電層221、222。奈米線221、222的第一端被間隙壁226所包圍，奈米線221、222的第二端被間隙壁227所包圍。被閘極結構所環繞的奈米線221、222為反熔絲電晶體M _AF1的奈米線通道區域。再者，二個汲/源結構231、232位於閘極結構的二側。汲/源結構231電性接觸於奈米線211、212的第一端，汲/源結構232電性接觸於奈米線211、212的第二端。再者，閘極層229電性連接至反熔絲控制線AF ₁。

另外，在第一記憶胞Cell ₁中，選擇電晶體M _SEL1與開關電晶體M _SW1共享汲/源結構233，開關電晶體M _SW1與反熔絲電晶體M _AF1共享汲/源結構232。汲/源結構233經由開關電晶體開關電晶體M _SW1耦接至汲/源結構232。再者，第一記憶胞Cell ₁中的汲/源結構231、232、233與奈米線211、212、241、242、261、262有相同的摻雜型態。舉例來說，汲/源結構231、232、233與奈米線211、212、241、242、261、262皆為n型摻雜結構或者p型摻雜結構。

第二記憶胞Cell ₂包括：選擇電晶體M _SEL2、開關電晶體M _SW2與反熔絲電晶體M _AF2。其中，反熔絲電晶體M _AF2作為儲存電晶體。

選擇電晶體M _SEL2包括：汲/源結構234、汲/源結構235、一閘極結構、奈米線361、362。閘極結構包括:二個間隙壁376與377、閘極介電層371、372與一閘極層379。再者，汲/源結構234電性連接至位元線BL ₁，閘極層379電性連接至字元線WL ₂。

開關電晶體M _SW2包括：汲/源結構235、汲/源結構236、一閘極結構、奈米線341、342。閘極結構包括:二個間隙壁356與357、閘極介電層351、352與一閘極層359。再者，閘極層359電性連接至字元線WL ₂。

反熔絲電晶體M _AF2包括：汲/源結構236、汲/源結構237、一閘極結構、奈米線311、312。閘極結構包括:二個間隙壁326與327、閘極介電層321、322與一閘極層329。再者，閘極層329電性連接至反熔絲控制線AF ₂。

另外，在第二記憶胞Cell ₂中，選擇電晶體M _SEL2與開關電晶體M _SW2共享汲/源結構235，開關電晶體M _SW2與反熔絲電晶體M _AF2共享汲/源結構236。再者，第二記憶胞Cell ₂中的汲/源結構235、236、237與奈米線311、312、341、342、361、362有相同的摻雜型態。

第三記憶胞Cell ₃包括：選擇電晶體M _SEL3、開關電晶體M _SW3與反熔絲電晶體M _AF3。其中，反熔絲電晶體M _AF3作為儲存電晶體。

選擇電晶體M _SEL3包括：汲/源結構333、汲/源結構334、一閘極結構、奈米線264、266。閘極結構包括:二個間隙壁276與277、閘極介電層265、267與一閘極層279。再者，汲/源結構334電性連接至位元線BL ₂，閘極層279電性連接至字元線WL ₁。第三記憶胞Cell ₃的選擇電晶體M _SEL3與第一記憶胞Cell ₁的選擇電晶體M _SEL1共享間隙壁276、277與閘極層279。

開關電晶體M _SW3包括：汲/源結構332、汲/源結構333、一閘極結構、奈米線244、246。閘極結構包括:二個間隙壁256與257、閘極介電層245、247與一閘極層259。再者，閘極層259電性連接至字元線WL ₁。第三記憶胞Cell ₃的開關電晶體M _SW3與第一記憶胞Cell ₁的開關電晶體M _SW1共享間隙壁256、257與閘極層259。

反熔絲電晶體M _AF3包括：汲/源結構331、汲/源結構332、一閘極結構、奈米線214、216。閘極結構包括:二個間隙壁226與227、閘極介電層215、217與一閘極層229。再者，閘極層229電性連接至反熔絲控制線AF ₁。第三記憶胞Cell ₃的反熔絲電晶體M _AF3與第一記憶胞Cell ₁的反熔絲電晶體M _{AF 1}共享間隙壁226、227與閘極層229。

另外，在第三記憶胞Cell ₃中，選擇電晶體M _SEL3與開關電晶體M _SW3共享汲/源結構333，開關電晶體M _SW3與反熔絲電晶體M _AF3共享汲/源結構332。再者，第三記憶胞Cell ₃中的汲/源結構331、332、333與奈米線214、216、244、246、264、266有相同的摻雜型態。

第四記憶胞Cell ₄包括：選擇電晶體M _SEL4、開關電晶體M _SW4與反熔絲電晶體M _AF4。其中，反熔絲電晶體M _AF4作為儲存電晶體。

選擇電晶體M _SEL4包括：汲/源結構334、汲/源結構335、一閘極結構、奈米線364、366。閘極結構包括:二個間隙壁376與377、閘極介電層365、367與一閘極層379。再者，汲/源結構334電性連接至位元線BL ₂，閘極層379電性連接至字元線WL ₂。第四記憶胞Cell ₄的選擇電晶體M _SEL4與第二記憶胞Cell ₂的選擇電晶體M _SEL2共享間隙壁376、377與閘極層379。

開關電晶體M _SW4包括：汲/源結構335、汲/源結構336、一閘極結構、奈米線344、346。閘極結構包括:二個間隙壁356與357、閘極介電層345、347與一閘極層359。再者，閘極層359電性連接至字元線WL ₂。第四記憶胞Cell ₄的開關電晶體M _SW4與第二記憶胞Cell ₂的開關電晶體M _SW2共享間隙壁356、357與閘極層359。

反熔絲電晶體M _AF4包括：汲/源結構336、汲/源結構337、一閘極結構、奈米線314、316。閘極結構包括:二個間隙壁326與327、閘極介電層315、317與一閘極層329。再者，閘極層329電性連接至反熔絲控制線AF ₂。第四記憶胞Cell ₄的反熔絲電晶體M _AF4與第二記憶胞Cell ₂的反熔絲電晶體M _AF2共享間隙壁326、327與閘極層329。

另外，在第四記憶胞Cell ₄中，選擇電晶體M _SEL4與開關電晶體M _SW4共享汲/源結構335，開關電晶體M _SW4與反熔絲電晶體M _AF4共享汲/源結構336。再者，第四記憶胞Cell ₄中的汲/源結構335、336、337與奈米線314、316、344、346、364、366有相同的摻雜型態。

另外，為了防止陣列結構在運作的過程中產生較大的漏電(leakage)，可以在陣列結構的外圍記憶胞中增加一假電晶體(dummy transistor)。如第3A圖、第3B圖與第3C圖所示，四個記憶胞Cell ₁~Cell ₄中皆包含一假電晶體M _DUMMY1~M _DUMMY4。

在第一記憶胞Cell ₁中，假電晶體M _DUMMY1包括：汲/源結構238、汲/源結構231、一閘極結構、奈米線281、282。閘極結構包括:二個間隙壁296與297、閘極介電層291、292與一閘極層299。

在第二記憶胞Cell ₂中，假電晶體M _DUMMY2包括：汲/源結構237、汲/源結構239、一閘極結構、奈米線381、382。閘極結構包括:二個間隙壁396與397、閘極介電層391、392與一閘極層399。

在第三記憶胞Cell ₃中，假電晶體M _DUMMY3包括：汲/源結構338、汲/源結構331、一閘極結構、奈米線284、286。閘極結構包括:二個間隙壁296與297、閘極介電層285、287與一閘極層299。

在第四記憶胞Cell ₄中，假電晶體M _DUMMY4包括：汲/源結構337、汲/源結構339、一閘極結構、奈米線384、386。閘極結構包括:二個間隙壁396與397、閘極介電層385、387與一閘極層399。另外，四個假電晶體M _DUMMY1~M _DUMMY4的閘極層229、339連接至假閘控制線(dummy gate control line)Gd，且四個M _DUMMY1~M _DUMMY4的汲/源結構238、239、338、339為浮接(floating)。

請參照第3D圖，其所繪示為本發明第一實施例的OTP記憶體進行編程動作與讀取動作的偏壓表示意圖。

在以下的說明的編程動作(PGM)與讀取動作(READ)中，皆以第一記憶胞Cell ₁為選定記憶胞(selected memory cell)，其他記憶胞Cell ₂~Cell ₄為非選定記憶胞(unselected memory cell)。

根據本發明的第一實施例，當陣列結構進行編程動作(PGM)時，陣列結構會接收負編程電壓(-V _BB)。為了防止負編程電壓(-V _BB)影響OTP記憶體中其他的週邊電路，陣列結構係設計在P型井區PW上，且利用N型區域(N_region)隔離P型半導體基板P_sub與P型井區PW，使得P型井區PW成為隔離P型井區。

再者，於編程動作(PGM)時，P型井區PW接收負編程電壓(-V _BB)，N型區域(N_region)接收第一電壓V ₁，P型半導體基板P_sub接收第二電壓V ₂。其中，負編程電壓(-V _BB)小於等於-1V，且負編程電壓(-V _BB)大於等於-2.5V。第一電壓V ₁大於等於0V，且第一電壓V ₁小於等於1.6V。因此，N型區域(N_region)與P型井區PW之間為逆向偏壓(reversed bias)。另外，第二電壓V ₂大於等於負編程電壓(-V _BB)，且第二電壓V ₂小於等於第一電壓V ₁。因此，N型區域(N_region)與P型半導體基板P_sub之間為逆向偏壓(reversed bias)或者N型區域(N_region)與P型半導體基板P_sub之間沒有電壓差，亦即零偏壓(zero biased)。

如第3D圖所示，於編程動作(PGM)時，字元線WL ₁接收第三電壓V ₃，字元線WL ₂接收負編程電壓(-V _BB)。因此，字元線WL ₁為選定字元線，字元線WL ₂為非選定字元線。其中，第三電壓V ₃可視為開啟電壓(on voltage)，第三電壓V ₃大於等於-1V，且第一電壓V ₁小於等於電源電壓V _DD。另外，負編程電壓(-V _BB)可視為關閉電壓(off voltage)。

再者，位元線BL ₁接收負編程電壓(-V _BB)，位元線BL ₂接收第三電壓V ₃。反熔絲控制線AF ₁接收正編程電壓V _PP，反熔絲控制線AF ₂接收第四電壓V ₄。其中，編程電壓V _PP大於等於1V，編程電壓V _PP小於等於2.5V。第四電壓V ₄大於等於負編程電壓(-V _BB)，第四電壓V ₄小於等於0V。

在陣列結構的第一記憶胞Cell ₁(選定記憶胞)中，字元線WL ₁接收第三電壓V ₃，所以選擇電晶體M _SEL1與開關電晶體M _SW1開啟(turn on)。因此，經由選擇電晶體M _SEL1與開關電晶體M _SW1，位元線BL ₁的負編程電壓(-V _BB)傳遞至反熔絲電晶體M _AF1。再者，由於反熔絲控制線AF ₁接收正編程電壓V _PP，因此反熔絲電晶體M _AF1的閘極介電層221、222二側承受的總電壓應力即為總編程電壓 (total program voltage)。總編程電壓約等於正編程電壓(V _PP)減去負編程電壓(-V _BB)，亦即(V _PP+V _BB)。因此，造成閘極介電層221、222其中之一破裂，使得第一記憶胞Cell ₁的儲存狀態由一未破裂狀態(unruptured state)改變為一破裂狀態(ruptured state)。

在陣列結構的第二記憶胞Cell ₂(非選定記憶胞)中，字元線WL ₂接收負編程電壓(關閉電壓)，所以選擇電晶體M _SEL2與開關電晶體M _SW2關閉(turn off)。因此，反熔絲電晶體M _AF2的閘極介電層321、322二側未承受電壓應力，所以閘極介電層321、322未破裂，使得第二記憶胞Cell ₂的儲存狀態維持在未破裂狀態。

在陣列結構的第三記憶胞Cell ₃(非選定記憶胞)中，字元線WL ₁接收第三電壓V ₃，且位元線BL ₂接收第三電壓V ₃。因此，選擇電晶體M _SEL3與開關電晶體M _SW3關閉(turn off)。反熔絲電晶體M _AF3的閘極介電層215、217二側未承受電壓應力，所以閘極介電層215、217未破裂，使得第三記憶胞Cell ₃的儲存狀態維持在未破裂狀態。

在陣列結構的第四記憶胞Cell ₄(非選定記憶胞)中，字元線WL ₂接收負編程電壓(-V _BB)，且位元線BL ₂接收第三電壓V ₃。因此，選擇電晶體M _SEL4與開關電晶體M _SW4關閉(turn off)。反熔絲電晶體M _AF4的閘極介電層315、317二側未承受電壓應力，所以閘極介電層315、317未破裂，使得第四記憶胞Cell ₄的儲存狀態維持在未破裂狀態。

另外，在編程動作(PGM)時，閘極控制線Gd接收的電壓小於等於負編程電壓(-V _BB)。因此，可以確保四個假電晶體M _DUMMY1~M _DUMMY4關閉(turn off)，不會產生漏電流(leakage current)。

根據本發明的第一實施例，於讀取動作(READ)時，P型井區PW接收接地電壓(0V)，N型區域(N_region)接收第一電壓V ₁，P型半導體基板P_sub接收第二電壓V ₂。因此，N型區域(N_region)與P型井區PW之間為逆向偏壓(reversed bias)或者N型區域(N_region)與P型井區PW之間沒有電壓差，亦即零偏壓。類似地，N型區域(N_region)與P型半導體基板P_sub之間為逆向偏壓(reversed bias)或者N型區域(N_region)與P型半導體基板P_sub之間沒有電壓差，亦即零偏壓。

如第3D圖所示，於讀取動作(READ)時，字元線WL ₁接收供應電壓V _DD，字元線WL ₂接收接地電壓(0V)。因此，字元線WL ₁為選定字元線，字元線WL ₂為非選定字元線。其中，供應電壓V _DD可視為開啟電壓(on voltage)，接地地壓(0V)可視為關閉電壓(off voltage)。

再者，位元線BL ₁接收接地電壓(0V)，位元線BL ₂接收供應電壓V _DD。反熔絲控制線AF ₁接收讀取電壓V _READ，反熔絲控制線AF ₂接收讀取電壓V _READ。其中，讀取電壓V _READ大於等於0.4V，讀取電壓V _READ小於等於1.6V。

在陣列結構的第一記憶胞Cell ₁(選定記憶胞)中，字元線WL ₁接收供應電壓V _DD，所以選擇電晶體M _SEL1與開關電晶體M _SW1開啟(turn on)。反熔絲控制線AF ₁與位元線BL ₁之間產生一讀取電流(read current)，且讀取電流大小可由第一記憶胞Cell ₁的儲存狀態來決定。舉例來說，當第一記憶胞Cell ₁為破裂狀態時，第一記憶胞Cell ₁的讀取電流較大，例如2mA。當第一記憶胞Cell ₁為破未裂狀態時，第一記憶胞Cell ₁的讀取電流非常小(幾乎為零)。因此，根據讀取電流的大小可以決定第一記憶胞Cell ₁的儲存狀態。

在陣列結構的第二記憶胞Cell ₂(非選定記憶胞)中，字元線WL ₂接收接地電壓(0V)，所以選擇電晶體M _SEL2與開關電晶體M _SW2關閉(turn off)。反熔絲控制線AF ₂與位元線BL ₁之間無法產生讀取電流。

在陣列結構的第三記憶胞Cell ₃(非選定記憶胞)中，字元線WL ₁接收供應電壓V _DD，位元線BL ₂接收供應電壓V _DD，所以選擇電晶體M _SEL3與開關電晶體M _SW3關閉(turn off)。反熔絲控制線AF ₁與位元線BL ₂之間無法產生讀取電流。

在陣列結構的第四記憶胞Cell ₄(非選定記憶胞)中，字元線WL ₂接收接地電壓(0V)，所以選擇電晶體M _SEL4與開關電晶體M _SW4關閉(turn off)。反熔絲控制線AF ₂與位元線BL ₂之間無法產生讀取電流。

另外，在讀取動作(READ)時，閘極控制線Gd接收接地電壓(0V)。因此，可以確保四個假電晶體M _DUMMY1~M _DUMMY4關閉(turn off)，不會產生漏電流(leakage current)。

請參照第4A圖、第4B圖與第4C圖，其所繪示為本發明第二實施例的反熔絲型一次編程記憶體的陣列結構上視圖、沿著gh虛線的剖面圖以及沿著ij虛線的剖面圖。

陣列結構包括四個記憶胞Cell ₁~Cell ₄，組成2×2的陣列結構，且每個記憶胞Cell ₁~Cell ₄的結構類似。再者，陣列結構設計於P型半導體基板P_sub中P型井區PW上方。再者，N型區域(N-type region)形成於P型半導體基板P_sub內，且位於P型井區PW 下方。其中，N型區域可為深N型井區(Deep N-Well，簡稱DNW)或N型埋入層(N-buried layer，簡稱NBL)。另外，P型半導體基板P_sub與P型井區PW被N型區域(N-type region)所隔離。

根據本發明的第二實施例，陣列結構至少連接至位元線BL ₁、BL ₂，字元線WL ₁、WL ₂以及反熔絲控制線AF ₁、AF ₂。陣列結構中的每個記憶胞Cell ₁~Cell ₄至少包括五個GAA電晶體。每個GAA電晶體的結構相同於第1A圖所示的GAA電晶體。

第一記憶胞Cell ₁包括：選擇電晶體M _SEL11、開關電晶體M _SW11、反熔絲電晶體M _AF1、開關電晶體M _SW12與選擇電晶體M _SEL12。其中，反熔絲電晶體M _AF1作為儲存電晶體(storage transistor)。

選擇電晶體M _SEL11包括：汲/源結構408、汲/源結構409、一閘極結構、奈米線401、402。閘極結構包括:二個間隙壁405與406、閘極介電層403、404與一閘極層407。閘極介電層403環繞奈米線401的中間區域，閘極介電層404環繞奈米線402的中間區域，閘極層407環繞閘極介電層403、404。奈米線401、402的第一端被間隙壁405所包圍，奈米線401、402的第二端被間隙壁406所包圍。被閘極結構所環繞的奈米線401、402為選擇電晶體M _SEL11的奈米線通道區域。再者，二個汲/源結構408、409位於閘極結構的二側。汲/源結構408電性接觸於奈米線401、402的第一端，汲/源結構409電性接觸於奈米線401、402的第二端。再者，汲/源結構408電性連接至位元線BL ₁，閘極層407電性連接至字元線WL ₁。

開關電晶體M _SW11包括：汲/源結構409、汲/源結構419、一閘極結構、奈米線411、412。閘極結構包括:二個間隙壁415與416、閘極介電層413、414與一閘極層417。閘極介電層413環繞奈米線411的中間區域，閘極介電層414環繞奈米線412的中間區域，閘極層417環繞閘極介電層413、414。奈米線411、412的第一端被間隙壁415所包圍，奈米線411、412的第二端被間隙壁416所包圍。被閘極結構所環繞的奈米線411、412為開關電晶體M _SW11的奈米線通道區域。再者，二個汲/源結構409、419位於閘極結構的二側。汲/源結構409電性接觸於奈米線411、412的第一端，汲/源結構419電性接觸於奈米線411、412的第二端。再者，閘極層417電性連接至字元線WL ₁。

反熔絲電晶體M _AF1包括：汲/源結構419、汲/源結構429、一閘極結構、奈米線421、422。閘極結構包括:二個間隙壁425與426、閘極介電層423、424與一閘極層427。閘極介電層423環繞奈米線421的中間區域，閘極介電層424環繞奈米線422的中間區域，閘極層427環繞閘極介電層423、424。奈米線421、422的第一端被間隙壁425所包圍，奈米線421、422的第二端被間隙壁426所包圍。被閘極結構所環繞的奈米線421、422為反熔絲電晶體M _AF1的奈米線通道區域。再者，二個汲/源結構419、429位於閘極結構的二側。汲/源結構419電性接觸於奈米線421、422的第一端，汲/源結構429電性接觸於奈米線421、422的第二端。再者，閘極層427電性連接至反熔絲控制線AF ₁。

開關電晶體M _SW12包括：汲/源結構429、汲/源結構439、一閘極結構、奈米線431、432。閘極結構包括:二個間隙壁435與436、閘極介電層433、434與一閘極層437。閘極介電層433環繞奈米線431的中間區域，閘極介電層434環繞奈米線432的中間區域，閘極層437環繞閘極介電層433、434。奈米線431、432的第一端被間隙壁435所包圍，奈米線431、432的第二端被間隙壁436所包圍。被閘極結構所環繞的奈米線431、432為開關電晶體M _SW12的奈米線通道區域。再者，二個汲/源結構429、439位於閘極結構的二側。汲/源結構429電性接觸於奈米線431、432的第一端，汲/源結構439電性接觸於奈米線431、432的第二端。再者，閘極層437電性連接至字元線WL ₁。

選擇電晶體M _SEL12包括：汲/源結構439、汲/源結構449、一閘極結構、奈米線441、442。閘極結構包括:二個間隙壁445與446、閘極介電層443、444與一閘極層447。閘極介電層443環繞奈米線441的中間區域，閘極介電層444環繞奈米線442的中間區域，閘極層447環繞閘極介電層443、444。奈米線441、442的第一端被間隙壁445所包圍，奈米線441、442的第二端被間隙壁446所包圍。被閘極結構所環繞的奈米線441、442為選擇電晶體M _SEL12的奈米線通道區域。再者，二個汲/源結構439、449位於閘極結構的二側。汲/源結構439電性接觸於奈米線441、442的第一端，汲/源結構449電性接觸於奈米線441、442的第二端。再者，汲/源結構449電性連接至位元線BL ₁，閘極層447電性連接至字元線WL ₁。

另外，在第一記憶胞Cell ₁中，選擇電晶體M _SEL11與開關電晶體M _SW11共享汲/源結構409，開關電晶體M _SW11與反熔絲電晶體M _AF1共享汲/源結構419，反熔絲電晶體M _AF1與開關電晶體M _SW12共享汲/源結構429，開關電晶體M _SW12與選擇電晶體M _SEL12與共享汲/源結構439。再者，第一記憶胞Cell ₁中的汲/源結構408、409、419、429、439、449與奈米線401、402、411、412、421、422、431、432、441、442有相同的摻雜型態。

第二記憶胞Cell ₂包括：選擇電晶體M _SEL21、開關電晶體M _SW21、反熔絲電晶體M _AF2、開關電晶體M _SW22與選擇電晶體M _SEL22。其中，反熔絲電晶體M _AF2作為儲存電晶體。

選擇電晶體M _SEL21包括：汲/源結構449、汲/源結構459、一閘極結構、奈米線451、452。閘極結構包括:二個間隙壁455與456、閘極介電層453、454與一閘極層457。再者，閘極層457電性連接至字元線WL ₂。

開關電晶體M _SW21包括：汲/源結構459、汲/源結構469、一閘極結構、奈米線461、462。閘極結構包括:二個間隙壁465與466、閘極介電層463、464與一閘極層467。再者，閘極層467電性連接至字元線WL ₂。

反熔絲電晶體M _AF2包括：汲/源結構469、汲/源結構479、一閘極結構、奈米線471、472。閘極結構包括:二個間隙壁475與476、閘極介電層473、474與一閘極層477。再者，閘極層477電性連接至反熔絲控制線AF ₂。

開關電晶體M _SW22包括：汲/源結構479、汲/源結構489、一閘極結構、奈米線481、482。閘極結構包括:二個間隙壁485與486、閘極介電層483、484與一閘極層487。再者，閘極層487電性連接至字元線WL ₂。

選擇電晶體M _SEL22包括：汲/源結構489、汲/源結構499、一閘極結構、奈米線491、492。閘極結構包括:二個間隙壁495與496、閘極介電層493、494與一閘極層497。再者，汲/源結構499電性連接至位元線BL ₁，且極層497電性連接至字元線WL ₂。

另外，在第二記憶胞Cell ₂中，選擇電晶體M _SEL21與開關電晶體M _SW21共享汲/源結構459，開關電晶體M _SW21與反熔絲電晶體M _AF2共享汲/源結構469，反熔絲電晶體M _AF2與開關電晶體M _SW22共享汲/源結構479，開關電晶體M _SW22與選擇電晶體M _SEL22共享汲/源結構489。再者，第二記憶胞Cell ₂中的汲/源結構449、459、469、479、489、499與奈米線451、452、461、462、471、472、481、482、491、492有相同的摻雜型態。

第三記憶胞Cell ₃包括：選擇電晶體M _SEL31、開關電晶體M _SW31、反熔絲電晶體M _AF3、開關電晶體M _SW32與選擇電晶體M _SEL32。其中，反熔絲電晶體M _AF3作為儲存電晶體。

選擇電晶體M _SEL31包括：汲/源結構508、汲/源結構509、一閘極結構、奈米線501、502。閘極結構包括:二個間隙壁405與406、閘極介電層503、504與一閘極層407。第三記憶胞Cell ₃的選擇電晶體M _SEL31與第一記憶胞Cell ₁的選擇電晶體M _SEL11共享間隙壁405、406與閘極層407。

開關電晶體M _SW31包括：汲/源結構509、汲/源結構519、一閘極結構、奈米線511、512。閘極結構包括:二個間隙壁415與416、閘極介電層513、514與一閘極層417。第三記憶胞Cell ₃的開關電晶體M _SW31與第一記憶胞Cell ₁的開關電晶體M _SW11共享間隙壁415、416與閘極層417。

反熔絲電晶體M _AF3包括：汲/源結構519、汲/源結構529、一閘極結構、奈米線521、522。閘極結構包括:二個間隙壁425與426、閘極介電層523、524與一閘極層427。第三記憶胞Cell ₃的反熔絲電晶體M _AF3與第一記憶胞Cell ₁的反熔絲電晶體M _AF1共享間隙壁425、426與閘極層427。

開關電晶體M _SW32包括：汲/源結構529、汲/源結構539、一閘極結構、奈米線531、532。閘極結構包括:二個間隙壁435與436、閘極介電層533、534與一閘極層437。第三記憶胞Cell ₃的開關電晶體M _SW32與第一記憶胞Cell ₁的開關電晶體M _SW12共享間隙壁435、436與閘極層437。

選擇電晶體M _SEL32包括：汲/源結構539、汲/源結構549、一閘極結構、奈米線541、542。閘極結構包括:二個間隙壁445與446、閘極介電層543、544與一閘極層447。第三記憶胞Cell ₃的選擇電晶體M _SEL32與第一記憶胞Cell ₁的選擇電晶體M _SEL12共享間隙壁445、446與閘極層447。

另外，在第三記憶胞Cell ₃中，選擇電晶體M _SEL31與開關電晶體M _SW31共享汲/源結構509，開關電晶體M _SW31與反熔絲電晶體M _AF3共享汲/源結構519，反熔絲電晶體M _AF3與開關電晶體M _SW32共享汲/源結構529，開關電晶體M _SW32與選擇電晶體M _SEL32共享汲/源結構539。再者，第三記憶胞Cell ₃中的汲/源結構508、509、519、529、539、549與奈米線501、502、511、512、521、522、531、532、541、542有相同的摻雜型態。

第四記憶胞Cell ₄包括：選擇電晶體M _SEL41、開關電晶體M _SW41、反熔絲電晶體M _AF4、開關電晶體M _SW42與選擇電晶體M _SEL42。其中，反熔絲電晶體M _AF4作為儲存電晶體。

選擇電晶體M _SEL41包括：汲/源結構549、汲/源結構559、一閘極結構、奈米線551、552。閘極結構包括:二個間隙壁455與456、閘極介電層553、554與一閘極層457。第四記憶胞Cell ₄的選擇電晶體M _SEL41與第二記憶胞Cell ₂的選擇電晶體M _SEL21共享間隙壁455、456與閘極層457。

開關電晶體M _SW41包括：汲/源結構559、汲/源結構569、一閘極結構、奈米線561、562。閘極結構包括:二個間隙壁465與466、閘極介電層563、564與一閘極層467。第四記憶胞Cell ₄的開關電晶體M _SW41與第二記憶胞Cell ₂的開關電晶體M _SW21共享間隙壁465、466與閘極層467。

反熔絲電晶體M _AF4包括：汲/源結構569、汲/源結構579、一閘極結構、奈米線571、572。閘極結構包括:二個間隙壁475與476、閘極介電層573、574與一閘極層477。第四記憶胞Cell ₄的反熔絲電晶體M _AF4與第二記憶胞Cell ₂的反熔絲電晶體M _AF2共享間隙壁475、476與閘極層477。

開關電晶體M _SW42包括：汲/源結構579、汲/源結構589、一閘極結構、奈米線581、582。閘極結構包括:二個間隙壁485與486、閘極介電層583、584與一閘極層487。第四記憶胞Cell ₄的開關電晶體M _SW42與第二記憶胞Cell ₂的開關電晶體M _SW22共享間隙壁485、486與閘極層487。

選擇電晶體M _SEL42包括：汲/源結構589、汲/源結構599、一閘極結構、奈米線591、592。閘極結構包括:二個間隙壁495與496、閘極介電層593、594與一閘極層497。第四記憶胞Cell ₄的選擇電晶體M _SEL42與第二記憶胞Cell ₂的選擇電晶體M _SEL22共享間隙壁495、496與閘極層497。

另外，在第四記憶胞Cell ₄中，選擇電晶體M _SEL41與開關電晶體M _SW41共享汲/源結構559，開關電晶體M _SW41與反熔絲電晶體M _AF4共享汲/源結構569，反熔絲電晶體M _AF4與開關電晶體M _SW42共享汲/源結構579，開關電晶體M _SW42與選擇電晶體M _SEL42共享汲/源結構589。再者，第四記憶胞Cell ₄中的汲/源結構549、559、569、579、589、599與奈米線551、552、561、562、571、572、581、582、591、592有相同的摻雜型態。

類似於第一實施例的陣列結構，為了防止陣列結構在運作的過程中產生較大的漏電(leakage)，可以在陣列結構的外圍記憶胞中增加一假電晶體(未繪示)。

請參照第4D圖，其所繪示為本發明第二實施例的OTP記憶體進行編程動作與讀取動作的偏壓表示意圖。

在以下的說明的編程動作(PGM)與讀取動作(READ)中，皆以第一記憶胞Cell ₁為選定記憶胞，其他記憶胞Cell ₂~Cell ₄為非選定記憶胞來作說明。

根據本發明的第二實施例，當陣列結構進行編程動作(PGM)時，P型井區PW接收負編程電壓(-V _BB)，N型區域(N_region)接收第一電壓V ₁，P型半導體基板P_sub接收第二電壓V ₂。其中，負編程電壓(-V _BB)小於等於-1V，且負編程電壓(-V _BB)大於等於-2.5V。第一電壓V ₁大於等於0V，且第一電壓V ₁小於等於1.6V。另外，第二電壓V ₂大於等於負編程電壓(-V _BB)，且第二電壓V ₂小於等於第一電壓V ₁。

如第4D圖所示，於編程動作(PGM)時，字元線WL ₁接收第三電壓V ₃，字元線WL ₂接收負編程電壓(-V _BB)。因此，字元線WL ₁為選定字元線，字元線WL ₂為非選定字元線。其中，第三電壓V ₃可視為開啟電壓(on voltage)，第三電壓V ₃大於等於-1V，且第一電壓V ₁小於等於電源電壓V _DD。另外，負編程電壓(-V _BB)可視為關閉電壓(off voltage)。

再者，位元線BL ₁接收負編程電壓(-V _BB)，位元線BL ₂接收第三電壓V ₃。反熔絲控制線AF ₁接收正編程電壓V _PP，反熔絲控制線AF ₂接收第四電壓V ₄。其中，編程電壓V _PP大於等於1V，編程電壓V _PP小於等於2.5V。第四電壓V ₄大於等於負編程電壓(-V _BB)，第四電壓V ₄小於等於0V。

在陣列結構的第一記憶胞Cell ₁(選定記憶胞)中，字元線WL ₁接收第三電壓V ₃，所以選擇電晶體M _SEL11、選擇電晶體M _SEL12、開關電晶體M _SW11與開關電晶體M _SW12開啟(turn on)。因此，經由選擇電晶體M _SEL11與開關電晶體M _SW11以及經由選擇電晶體M _SEL12與開關電晶體M _SW12，位元線BL ₁的負編程電壓(-V _BB)傳遞至反熔絲電晶體M _AF1。再者，由於反熔絲控制線AF ₁接收正編程電壓V _PP，因此反熔絲電晶體M _AF1的閘極介電層423、424二側承受的總電壓應力即為總編程電壓 (total program voltage)，總編程電壓約等於正編程電壓(V _PP)減去負編程電壓(-V _BB)，亦即(V _PP+V _BB)，造成閘極介電層423、424其中之一破裂，使得第一記憶胞Cell1的儲存狀態由一未破裂狀態改變為一破裂狀態。

在陣列結構的第二記憶胞Cell ₂(非選定記憶胞)中，字元線WL ₂接收負編程電壓(關閉電壓)，所以選擇電晶體M _SEL21、選擇電晶體M _SEL22、開關電晶體M _SW21與開關電晶體M _SW22(turn off)。因此，反熔絲電晶體M _AF2的閘極介電層473、474二側未承受電壓應力，所以閘極介電層473、474未破裂，使得第二記憶胞Cell ₂的儲存狀態維持在未破裂狀態。

在陣列結構的第三記憶胞Cell ₃(非選定記憶胞)中，字元線WL ₁接收第三電壓V ₃，且位元線BL ₂接收第三電壓V ₃。因此，選擇電晶體M _SEL31、選擇電晶體M _SEL32、開關電晶體M _SW31與開關電晶體M _SW32關閉(turn off)。反熔絲電晶體M _AF3的閘極介電層523、524二側未承受電壓應力，所以閘極介電層523、524未破裂，使得第三記憶胞Cell ₃的儲存狀態維持在未破裂狀態。

在陣列結構的第四記憶胞Cell ₄(非選定記憶胞)中，字元線WL ₂接收負編程電壓(-V _BB)，且位元線BL ₂接收第三電壓V ₃。因此，選擇電晶體M _SEL41、選擇電晶體M _SEL42、開關電晶體M _SW41與開關電晶體M _SW42關閉(turn off)。反熔絲電晶體M _AF4的閘極介電層573、574二側未承受電壓應力，所以閘極介電層573、574未破裂，使得第四記憶胞Cell ₄的儲存狀態維持在未破裂狀態。

根據本發明的第二實施例，於編程動作(READ)時，P型井區PW接收接地電壓(0V)，N型區域(N_region)接收第一電壓V ₁，P型半導體基板P_sub接收第二電壓V ₂。

如第4D圖所示，於讀取動作(READ)時，字元線WL ₁接收供應電壓V _DD，字元線WL ₂接收接地電壓(0V)。因此，字元線WL ₁為選定字元線，字元線WL ₂為非選定字元線。其中，供應電壓V _DD可視為開啟電壓(on voltage)，接地地壓(0V)可視為關閉電壓(off voltage)。

再者，位元線BL ₁接收接地電壓(0V)，位元線BL ₂接收供應電壓V _DD。反熔絲控制線AF ₁接收讀取電壓V _READ，反熔絲控制線AF ₂接收讀取電壓V _READ。其中，讀取電壓V _READ大於等於0.4V，讀取電壓V _READ小於等於1.6V。

在陣列結構的第一記憶胞Cell ₁(選定記憶胞)中，字元線WL ₁接收供應電壓V _DD，所以選擇電晶體M _SEL11、選擇電晶體M _SEL12、開關電晶體M _SW11與開關電晶體M _SW12開啟(turn on)。反熔絲控制線AF ₁與位元線BL ₁之間產生一讀取電流(read current)，且讀取電流大小可由第一記憶胞Cell1的儲存狀態來決定。舉例來說，當第一記憶胞Cell ₁為破裂狀態時，第一記憶胞Cell ₁的讀取電流較大，例如2mA。當第一記憶胞Cell ₁為破未裂狀態時，第一記憶胞Cell ₁的讀取電流非常小(幾乎為零)。因此，根據讀取電流的大小可以決定第一記憶胞Cell ₁的儲存狀態。

在陣列結構的第二記憶胞Cell ₂(非選定記憶胞)中，字元線WL ₂接收接地電壓(0V)，所以選擇電晶體M _SEL21、選擇電晶體M _SEL22、開關電晶體M _SW21與開關電晶體M _SW22關閉(turn off)。反熔絲控制線AF ₂與位元線BL ₁之間無法產生讀取電流。

在陣列結構的第三記憶胞Cell ₃(非選定記憶胞)中，字元線WL ₁接收供應電壓V _DD，位元線BL ₂接收供應電壓V _DD，所以選擇電晶體M _SEL31、選擇電晶體M _SEL32、開關電晶體M _SW31與開關電晶體M _SW32關閉(turn off)。反熔絲控制線AF ₁與位元線BL ₂之間無法產生讀取電流。

在陣列結構的第四記憶胞Cell ₄(非選定記憶胞)中，字元線WL ₂接收接地電壓(0V)，所以選擇電晶體M _SEL41、選擇電晶體M _SEL42、開關電晶體M _SW41與開關電晶體M _SW42關閉(turn off)。反熔絲控制線AF ₂與位元線BL ₂之間無法產生讀取電流。

再者，為了節省反熔絲型OTP記憶體的佈局面積(layout area)，可以再修改第一實施例與第二實施例陣列結構的偏壓。舉例來說，正編程電壓V _PP可由供應電壓V _DD來取代。也就是說，於編程動作時，總編程電壓約為(V _DD+V _BB)也可以使得選定記憶胞中反熔絲電晶體的閘極介電層破裂。由於反熔絲型OTP記憶體中未設計電源電路產生正編程電壓V _PP，所以可以減少反熔絲型OTP記憶體的佈局面積。

另外，本發明更可以根據實際需求來修改第一實施例與第二實施例陣列結構中的連接線。

請參照第5A圖與第5B圖，其所繪示為本發明第三實施例反熔絲型一次編程記憶體的陣列結構上視圖以及偏壓表。相較於第一實施例，其差異在於第三實施例中的陣列結構中，開關電晶體M _SW1、M _SW3、M _SW2、M _SW4未連接至對應的字元線WL ₁、WL ₂。以下僅介紹第三實施例與第一實施例之間的差異處，其餘不再贅述。

如第5A圖所示，在第一記憶胞Cell ₁與第三記憶胞Cell ₃中，連接至選擇電晶體M _SEL1、M _SEL3閘極層279的導線(conducting line)作為字元線WL ₁，連接至開關電晶體M _SW1、M _SW3閘極層259的導線作為跟隨線(following line，FL)，且字元線WL ₁與跟隨線FL未互相連接。類似地，在第二記憶胞Cell ₂與第四記憶胞Cell ₄中，連接至選擇電晶體M _SEL2、M _SEL4閘極層379的導線作為字元線WL ₂，連接至開關電晶體M _SW2、M _SW4閘極層359的導線作為跟隨線FL，且字元線WL ₂與跟隨線FL未互相連接。根據本發明的第三實施例，連接至開關電晶體M _SW1、M _SW3閘極層259的導線，與連接至開關電晶體M _SW2、M _SW4閘極層359的導線互相連接，並作為跟隨線FL。

如第5B圖所示，於編程動作(PGM)時，跟隨線FL接收跟隨電壓(following voltage)V _FL。跟隨電壓V _FL大於等於0V，且跟隨電壓V _FL小於等於1.5V。跟隨電壓V _FL可以讓開關電晶體M _SW1、M _SW2、M _SW3、M _SW4保持在導通狀態(conducting state)，或稱為開啟狀態。類似地，在編程動作(PGM)時，第一記憶胞Cell ₁為選定記憶胞，其儲存狀態可以改變為破裂狀態。而其他記憶胞Cell ₂~Cell ₄非選定記憶胞，儲存狀態不會改變。

如第5B圖所示，於讀取動作(READ)時，跟隨線FL接收供應電壓V _DD。V _DD可以讓開關電晶體M _SW1、M _SW2、M _SW3、M _SW4保持在導通狀態(conducting state)。類似地，在讀取動作(READ)時，第一記憶胞Cell ₁為可以產生讀取電流，其他記憶胞Cell ₂~Cell ₄無法產生讀取電流。

請參照第6A圖與第6B圖，其所繪示為本發明第四實施例反熔絲型一次編程記憶體的陣列結構上視圖以及偏壓表。相較於第二實施例，其差異在於第四實施例中的陣列結構中，開關電晶體M _SW11、M _SW12、M _SW21、M _SW22、M _SW31、M _SW32、M _SW41、M _SW42未連接至對應的字元線WL ₁、WL ₂。以下僅介紹第四實施例與第二實施例之間的差異處，其餘不再贅述。

如第6A圖所示，在第一記憶胞Cell ₁與第三記憶胞Cell ₃中，連接至選擇電晶體M _SEL11、M _SEL12、M _SEL31、M _SEL32閘極層407、447的導線(conducting line)作為字元線WL ₁，連接至開關電晶體M _SW11、M _SW12、M _SW31、M _SW32閘極層417、437的導線作為跟隨線FL，且字元線WL ₁與跟隨線FL未互相連接。類似地，在第二記憶胞Cell ₂與第四記憶胞Cell ₄中，連接至選擇電晶體M _SEL21、M _SEL22、M _SEL41、M _SEL42閘極層457、497的導線作為字元線WL ₂，連接至開關電晶體M _SW21、M _SW22、M _SW41、M _SW42閘極層467、487的導線作為跟隨線FL，且字元線WL ₂與跟隨線FL未互相連接。根據本發明的第四實施例，連接至開關電晶體M _SW11、M _SW12、M _SW31、M _SW32閘極層417、437的導線，與連接至開關電晶體M _SW21、M _SW22、M _SW41、M _SW42閘極層467、487的導線互相連接，並作為跟隨線FL。

如第6B圖所示，於編程動作(PGM)時，跟隨線FL接收跟隨電壓V _FL。跟隨電壓V _FL可以讓開關電晶體M _SW11、M _SW12、M _SW21、M _SW22、M _SW31、M _SW32、M _SW41、M _SW42保持在導通狀態(conducting state)。類似地，在編程動作(PGM)時，第一記憶胞Cell ₁為選定記憶胞，其儲存狀態可以改變為破裂狀態。而其他記憶胞Cell ₂~Cell ₄非選定記憶胞，儲存狀態不會改變。

如第6B圖所示，於讀取動作(READ)時，跟隨線FL接收供應電壓V _DD。V _DD可以讓開關電晶體M _SW11、M _SW12、M _SW21、M _SW22、M _SW31、M _SW32、M _SW41、M _SW42保持在導通狀態(conducting state)。類似地，在讀取動作(READ)時，第一記憶胞Cell ₁為可以產生讀取電流，其他記憶胞Cell ₂~Cell ₄無法產生讀取電流。

綜上所述，本發明提出一種反熔絲型OTP程記憶體及其相關偏壓控制方法。在上述的四個實施例中，利用本發明揭露的偏壓控制表，可以在編程動作(PGM)與讀取動作(READ)時，決定陣列結構中的任一記憶胞為選定記憶胞，並對選定記憶胞進行編程動作或者讀取動作。再者，本發明更利用正編程電壓(V _PP)與負編程電壓(-V _BB)合併成為總編程電壓，總編程電壓的電壓應力可造成選定記憶胞中反熔絲電晶體的閘極介電層破裂，成功完成編程動作。再者，由於本發明的電源電路分別供應負編程電壓(-V _BB)與正編程電壓(V _PP)，所以反熔絲型OTP記憶體中的所有GAA電晶體皆可在安全工作區(safe operating area，SOA)下正常運作，不會造成GAA電晶體的損壞。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110,123,124,125,126,215,217,221,222,245,247,251,252,265,267,271,272,285,287,291,292,315,317,321,322,345,347,351,352,365,367,371,372,385,387,391,392,403,404,413,414,423,424,433,434,443,444,453,454,463,464,473,474,483,484,493,494,503,504,513,514,523,524,533,534,543,544,553,554,563,564,573,574,583,584,593,594:閘極介電層 120:閘極結構 128,229,259,279,299,329,359,379,399,407,417,427,437,447,457,467,477,487,497:閘極層 130,140,150,160,211,212,214,216,241,242,244,246,261,262,264,266,281,282,284,286,311,312,314,316,341,342,344,346,361,362,364,366,381,382,384,386,401,402,411,412,421,422,431,432,441,442,451,452,461,462,471,472,481,482,491,492,501,502,511,512,521,522,531,532,541,542,551,552,561,562,571,572,581,582,591,592:奈米線 132,136,182,186,231,232,233,234,235,236,237,238,239,331,332,333,334,335,336,337,338,339,408,409,419,429,439,449,459,469,479,489,499,508,509,519,529,539,549,559,569,579,589,599:汲/源結構 172,174,226,227,256,257,276,277,296,297,326,327,356,357,376,377,396,397,405,406,415,416,425,426,435,436,445,446,455,456,465,466,475,476,485,486,495,496 :間隙壁

第1A圖、第1B圖與第1C圖為本發明GAA電晶體立體圖、沿著a-b虛線的剖面圖以及上視圖； 第2A圖與第2B圖為本發明二個GAA電晶體立體圖與上視圖； 第3A圖、第3B圖與第3C圖為本發明第一實施例的反熔絲型一次編程記憶體的陣列結構上視圖、沿著cd虛線的剖面圖以及沿著ef虛線的剖面圖； 第3D圖為本發明第一實施例的OTP記憶體進行編程動作與讀取動作的偏壓表示意圖； 第4A圖、第4B圖與第4C圖為本發明第二實施例的反熔絲型一次編程記憶體的陣列結構上視圖、沿著gh虛線的剖面圖以及沿著ij虛線的剖面圖； 第4D圖為本發明第二實施例的OTP記憶體進行編程動作與讀取動作的偏壓表示意圖； 第5A圖與第5B圖為本發明第三實施例反熔絲型一次編程記憶體的陣列結構上視圖以及偏壓表；以及 第6A圖與第6B圖為本發明第四實施例反熔絲型一次編程記憶體的陣列結構上視圖以及偏壓表。

217,222,247,252,267,272,287,292,317,322,347,352,367,372,387,392:閘極介電層

229,259,279,299,329,359,379,399:閘極層

212,216,242,246,262,266,282,286,312,316,342,346,362,366,382,386:奈米線

231,232,233,234,235,236,237,238,239,331,332,333,334,335,336,337,338,339:汲/源結構

226,227,256,257,276,277,296,297,326,327,356,357,376,377,396,397:間隙壁

Claims (19)

1. 一種反熔絲型一次編程記憶體具有一第一記憶胞，該第一記憶胞包括： 一P型半導體基板； 一P型井區，位於該P型半導體基板的一表面； 一N型區域，形成於該P型半導體基板內且位於該P型井區下方，其中透過該N型區域，使該N型區域下方的該P型半導體基板與該P型井區之間未互相接觸，且該P型井區為一隔離P型井區； 一第一奈米線； 一第一閘極結構，包括一第一間隙壁、一第二間隙壁、一第一閘極介電層與一第一閘極層；其中，該第一閘極介電層環繞該第一奈米線的一中間區域，該第一閘極層環繞該第一閘極介電層，該第一閘極層電性連接至一第一字元線，該第一奈米線的一第一端被該第一間隙壁包圍，該第一奈米線的一第二端被該第二間隙壁包圍，且該第一間隙壁與該第二間隙壁位於該P型井區上方； 一第一汲/源結構，位於該P型井區上方，電性接觸於該第一奈米線的該第一端，且電性連接至一第一位元線； 一第二汲/源結構，位於該P型井區上方，並且電性接觸於該第一奈米線的該第二端；其中，該第一奈米線、該第一閘極結構、該第一汲/源結構與該第二汲/源結構形成一第一選擇電晶體； 一第二奈米線； 一第二閘極結構，包括一第三間隙壁、一第四間隙壁、一第二閘極介電層與一第二閘極層；其中，該第二閘極介電層環繞該第二奈米線的一中間區域，該第二閘極層環繞該第二閘極介電層，該第二閘極層電性連接至一第一反熔絲控制線，該第二奈米線的一第一端被該第三間隙壁包圍，該第二奈米線的一第二端被該第四間隙壁包圍，且該第三間隙壁與該第四間隙壁位於該P型井區上方； 一第三汲/源結構，位於該P型井區上方，電性接觸於該第二奈米線的該第一端，其中該第三汲/源結構耦接至該第二汲/源結構；以及 一第四汲/源結構，位於該P型井區上方，電性接觸於該第二奈米線的該第二端，其中該第二奈米線、該第二閘極結構、該第三汲/源結構與該第四汲/源結構形成一第一反熔絲電晶體； 其中，於一編程動作時，該P型井區接收一負編程電壓，該N型區域接收一第一電壓，該P型半導體基板接收一第二電壓；該P型井區與該N型區域之間為一逆向偏壓；且該P型半導體基板與該N型區域之間為該逆向偏壓或者一零偏壓； 其中，該第一電壓大於等於一接地電壓，該第二電壓大於等於該負編程電壓，且該第二電壓小於等於該第一電壓。
2. 如請求項1所述之反熔絲型一次編程記憶體，其中該N型區域為一深N型井區或者一N型埋入層。
3. 如請求項1所述之反熔絲型一次編程記憶體，其中於一讀取動作時，該P型井區接收該接地電壓，該N型區域接收該第一電壓，該P型半導體基板接收該第二電壓；該P型井區與該N型區域之間為該逆向偏壓或者該零偏壓；且該P型半導體基板與該N型區域之間為該逆向偏壓或者該零偏壓。
4. 如請求項1所述之反熔絲型一次編程記憶體，其中該第三汲/源結構經由一第一開關電晶體耦接至該第二汲/源結構，且該第一開關電晶體包括： 一第三奈米線； 一第三閘極結構，包括一第五間隙壁、一第六間隙壁、一第三閘極介電層與一第三閘極層；其中，該第三閘極介電層環繞該第三奈米線的一中間區域，該第三閘極層環繞該第三閘極介電層，該第三閘極層電性連接至一第一導線，該第三奈米線的一第一端被該第五間隙壁包圍，該第三奈米線的一第二端被該第六間隙壁包圍，且該第五間隙壁與該第六間隙壁位於該P型井區上方； 該第二汲/源結構，位於該P型井區上方，電性接觸於該第三奈米線的該第一端；以及 該第三汲/源結構，位於該P型井區上方，電性接觸於該第三奈米線的該第二端。
5. 如請求項1所述之反熔絲型一次編程記憶體，其中該第一記憶胞更包括一假電晶體，該假電晶體包括： 一第四奈米線； 一第四閘極結構，包括一第七間隙壁、一第八間隙壁、一第四閘極介電層與一第四閘極層；其中，該第四閘極介電層環繞該第四奈米線的一中間區域，該第四閘極層環繞該第四閘極介電層，該第四閘極層電性連接至一假閘控制線，該第四奈米線的一第一端被該第七間隙壁包圍，該第四奈米線的一第二端被該第八間隙壁包圍，且該第七間隙壁與該第八間隙壁位於該P型井區上方； 該第四汲/源結構，位於該P型井區上方，電性接觸於該第四奈米線的該第一端；以及 一第五汲/源結構，位於該P型井區上方，電性接觸於該第四奈米線的該第二端； 其中，於該編程動作時，該假控制線接收一第三電壓，且該第三電壓小於等於該負編程電壓。
6. 如請求項4所述之反熔絲型一次編程記憶體，其中於該編程動作時，該第一位元線接收該負編程電壓，該第一反熔絲控制線接收一正編程電壓，該第一選擇電晶體與該第一開關電晶體開啟，該第一反熔絲電晶體的該第一閘極介電層二側承受的一總電壓應力為一總編程電壓，且總編程電壓約等於一正編程電壓減去該負編程電壓，使得該第一閘極介電層破裂，該第一記憶胞由一未破裂狀態改變為一破裂狀態。
7. 如請求項4所述之反熔絲型一次編程記憶體，更包括：一第二記憶胞，且該第二記憶胞包括： 一第四奈米線，其中該第一汲/源結構電性接觸於該第四奈米線的一第一端； 一第四閘極結構，包括一第七間隙壁、一第八間隙壁、一第四閘極介電層與一第四閘極層；其中，該第四閘極介電層環繞該第四奈米線的一中間區域，該第四閘極層環繞該第四閘極介電層，該第四閘極層電性連接至一第二字元線，該第四奈米線的該第一端被該第七間隙壁包圍，該第四奈米線的一第二端被該第八間隙壁包圍，且該第七間隙壁與該第八間隙壁位於該P型井區上方； 一第五汲/源結構，位於該P型井區上方，並且電性接觸於該第四奈米線的該第二端；其中，該第四奈米線、該第四閘極結構、該第一汲/源結構與該第五汲/源結構形成一第二選擇電晶體； 一第五奈米線，其中該第五汲/源結構電性接觸於該第五奈米線的一第一端； 一第五閘極結構，包括一第九間隙壁、一第十間隙壁、一第五閘極介電層與一第五閘極層；其中，該第五閘極介電層環繞該第五奈米線的一中間區域，該第五閘極層環繞該第五閘極介電層，該第五閘極層電性連接至一第二導線，該第五奈米線的該第一端被該第九間隙壁包圍，該第五奈米線的一第二端被該第十間隙壁包圍，且該第九間隙壁與該第十間隙壁位於該P型井區上方； 一第六汲/源結構，位於該P型井區上方，電性接觸於該第五奈米線的該第二端；其中，該第五奈米線、該第五閘極結構、該第五汲/源結構與該第六汲/源結構形成一第二開關電晶體； 一第六奈米線，其中該第六汲/源結構電性接觸於該第六奈米線的一第一端； 一第六閘極結構，包括一第十一間隙壁、一第十二間隙壁、一第六閘極介電層與一第六閘極層；其中，該第六閘極介電層環繞該第六奈米線的一中間區域，該第六閘極層環繞該第六閘極介電層，該第六閘極層電性連接至一第二反熔絲控制線，該第六奈米線的該第一端被該第十一間隙壁包圍，該第六奈米線的一第二端被該第十二間隙壁包圍，且該第十一間隙壁與該第十二間隙壁位於該P型井區上方；以及 該第七汲/源結構，位於該P型井區上方，電性接觸於該第六奈米線的該第二端；其中，該第六奈米線、該第六閘極結構、該第六汲/源結構與該第七汲/源結構形成一第二反熔絲電晶體。
8. 如請求項7所述之反熔絲型一次編程記憶體，更包括：一第三記憶胞，且該第三記憶胞包括： 一第七奈米線； 一第七閘極結構，包括該第一間隙壁、該第二間隙壁、一第七閘極介電層與該第一閘極層；其中，該第七閘極介電層環繞該第七奈米線的一中間區域，該第一閘極層環繞該第七閘極介電層，該第七奈米線的一第一端被該第一間隙壁包圍，該第七奈米線的一第二端被該第二間隙壁包圍； 一第八汲/源結構，位於該P型井區上方，電性接觸於該第七奈米線的該第一端，且電性連接至一第二位元線； 一第九汲/源結構，位於該P型井區上方，並且電性接觸於該第七奈米線的該第二端；其中，該第七奈米線、該第七閘極結構、該第八汲/源結構與該第九汲/源結構形成一第三選擇電晶體； 一第八奈米線，其中該第九汲/源結構電性接觸於該第八奈米線的一第一端； 一第八閘極結構，包括該第五間隙壁、該第六間隙壁、一第八閘極介電層與該第三閘極層；其中，該第八閘極介電層環繞該第八奈米線的一中間區域，該第三閘極層環繞該第八閘極介電層，該第八奈米線的該第一端被該第五間隙壁包圍，該第八奈米線的一第二端被該第六間隙壁包圍； 一第十汲/源結構，位於該P型井區上方，電性接觸於該第八奈米線的該第二端；其中，該第八奈米線、該第八閘極結構、該第九汲/源結構與該第十汲/源結構形成一第三開關電晶體； 一第九奈米線，其中該第十汲/源結構電性接觸於該第九奈米線的一第一端； 一第九閘極結構，包括該第三間隙壁、該第四間隙壁、一第九閘極介電層與該第二閘極層；其中，該第九閘極介電層環繞該第九奈米線的一中間區域，該第二閘極層環繞該第九閘極介電層，該第九奈米線的該第一端被該第三間隙壁包圍，該第九奈米線的一第二端被該第四間隙壁包圍；以及 一第十一汲/源結構，位於該P型井區上方，電性接觸於該第九奈米線的該第二端；其中，該第九奈米線、該第九閘極結構、該第十汲/源結構與該第十一汲/源結構形成一第三反熔絲電晶體。
9. 如請求項7所述之反熔絲型一次編程記憶體，其中該第一導線連接至該第一字元線，且該第二導線連接至該第二字元線。
10. 如請求項9所述之反熔絲型一次編程記憶體，其中於該編程動作時，該第一字元線接收一第三電壓，該第二字元線接收該負編程電壓，該第一反熔絲控制線接收一正編程電壓，該第二反熔絲控制線接收一第四電壓，該第一位元線接收該負編程電壓，且該第二位元線接收該第三電壓；該第三電壓小於等於一供應電壓，且該第三電壓大於等於-1V；該第四電壓大於等於該負編程電壓，且該第四電壓小於等於該接地電壓；以及，於該讀取動作時，該第三記憶胞為一非選定記憶胞，且該第二位元線接收該供應電壓。
11. 如請求項7所述之反熔絲型一次編程記憶體，其中該第一導線與該第二導線分別作為一跟隨線。
12. 如請求項11所述之反熔絲型一次編程記憶體，其中於該編程動作時，該第一字元線接收一第三電壓，該第二字元線接收該負編程電壓，該第一反熔絲控制線接收一正編程電壓，該第二反熔絲控制線接收一第四電壓，該第一位元線接收該負編程電壓，且該第二位元線接收該第三電壓，該跟隨線接收一跟隨電壓；該第三電壓小於等於一供應電壓，且該第三電壓大於等於-1V；該第四電壓大於等於該負編程電壓，且該第四電壓小於等於該接地電壓；以及，該供應電壓大於等於0.4V，且該供應電壓小於等於1.6V；該跟隨電壓大於等於該接地電壓，且該跟隨電壓小於等於1.5V。
13. 如請求項4所述之反熔絲型一次編程記憶體，其中該第一記憶胞更包括： 一第四奈米線，其中該第四汲/源結構電性接觸於該第四奈米線的一第一端； 一第四閘極結構，包括一第七間隙壁、一第八間隙壁、一第四閘極介電層與一第四閘極層；其中，該第四閘極介電層環繞該第四奈米線的一中間區域，該第四閘極層環繞該第四閘極介電層，該第四閘極層電性連接至該第一導線，該第四奈米線的該第一端被該第七間隙壁包圍，該第四奈米線的一第二端被該第八間隙壁包圍，且該第七間隙壁與該第八間隙壁位於該P型井區上方； 一第五汲/源結構，位於該P型井區上方，電性接觸於該第四奈米線的該第二端；其中，該第四奈米線、該第四閘極結構、該第四汲/源結構與該第五汲/源結構形成一第二開關電晶體； 一第五奈米線，其中該第五汲/源結構電性接觸於該第五奈米線的一第一端； 一第五閘極結構，包括一第九間隙壁、一第十間隙壁、一第五閘極介電層與一第五閘極層；其中，該第五閘極介電層環繞該第五奈米線的一中間區域，該第五閘極層環繞該第五閘極介電層，該第五閘極層電性連接至該第一字元線，該第五奈米線的該第一端被該第九間隙壁包圍，該第五奈米線的一第二端被該第十間隙壁包圍，且該第九間隙壁與該第十間隙壁位於該P型井區上方；以及 一第六汲/源結構，位於該P型井區上方，電性接觸於該第五奈米線的該第二端，且電性連接至該第一位元線；其中，該第五奈米線、該第五閘極結構、該第五汲/源結構與該第六汲/源結構形成一第二選擇電晶體。
14. 如請求項13所述之反熔絲型一次編程記憶體，更包括一第二記憶胞，該第二記憶胞包括： 一第六奈米線，其中該第一汲/源結構電性接觸於該第六奈米線的一第一端； 一第六閘極結構，包括一第十一間隙壁、一第十二間隙壁、一第六閘極介電層與一第六閘極層；其中，該第六閘極介電層環繞該第六奈米線的一中間區域，該第六閘極層環繞該第六閘極介電層，該第六閘極層電性連接至一第二字元線，該第六奈米線的該第一端被該第十一間隙壁包圍，該第六奈米線的一第二端被該第十二間隙壁包圍，且該第十一間隙壁與該第十二間隙壁位於該P型井區上方； 一第七汲/源結構，位於該P型井區上方，並且電性接觸於該第六奈米線的該第二端；其中，該第六奈米線、該第六閘極結構、該第一汲/源結構與該第七汲/源結構形成一第三選擇電晶體； 一第七奈米線，其中該第七汲/源結構電性接觸於該第七奈米線的一第一端； 一第七閘極結構，包括一第十三間隙壁、一第十四間隙壁、一第七閘極介電層與一第七閘極層；其中，該第七閘極介電層環繞該第七奈米線的一中間區域，該第七閘極層環繞該第七閘極介電層，該第七閘極層電性連接至一第二導線，該第七奈米線的該第一端被該第十三間隙壁包圍，該第七奈米線的一第二端被該第十四間隙壁包圍，且該第十三間隙壁與該第十四間隙壁位於該P型井區上方； 一第八汲/源結構，位於該P型井區上方，電性接觸於該第七奈米線的該第二端；其中，該第七奈米線、該第七閘極結構、該第七汲/源結構與該第八汲/源結構形成一第三開關電晶體； 一第八奈米線，其中該第八汲/源結構電性接觸於該第八奈米線的一第一端； 一第八閘極結構，包括一第十五間隙壁、一第十六間隙壁、一第八閘極介電層與一第八閘極層；其中，該第八閘極介電層環繞該第八奈米線的一中間區域，該第八閘極層環繞該第八閘極介電層，該第八閘極層電性連接至一第二反熔絲控制線，該第八奈米線的該第一端被該第十五間隙壁包圍，該第八奈米線的一第二端被該第十六間隙壁包圍，且該第十五間隙壁與該第十六間隙壁位於該P型井區上方； 該第九汲/源結構，位於該P型井區上方，電性接觸於該第八奈米線的該第二端；其中，該第八奈米線、該第八閘極結構、該第八汲/源結構與該第九汲/源結構形成一第二反熔絲電晶體； 一第九奈米線，其中該第九汲/源結構電性接觸於該第九奈米線的一第一端； 一第九閘極結構，包括一第十七間隙壁、一第十八間隙壁、一第九閘極介電層與一第九閘極層；其中，該第九閘極介電層環繞該第九奈米線的一中間區域，該第九閘極層環繞該第九閘極介電層，該第九閘極層電性連接至該第二導線，該第九奈米線的該第一端被該第十七間隙壁包圍，該第九奈米線的一第二端被該第十八間隙壁包圍，且該第十七間隙壁與該第十八間隙壁位於該P型井區上方； 一第十汲/源結構，位於該P型井區上方，電性接觸於該第九奈米線的該第二端；其中，該第九奈米線、該第九閘極結構、該第九汲/源結構與該第十汲/源結構形成一第四開關電晶體； 一第十奈米線，其中該第十汲/源結構電性接觸於該第十奈米線的一第一端； 一第十閘極結構，包括一第十九間隙壁、一第二十間隙壁、一第十閘極介電層與一第十閘極層；其中，該第十閘極介電層環繞該第十奈米線的一中間區域，該第十閘極層環繞該第十閘極介電層，該第十閘極層電性連接至該第二字元線，該第十奈米線的該第一端被該第十九間隙壁包圍，該第十奈米線的一第二端被該第二十間隙壁包圍，且該第十九間隙壁與該第二十間隙壁位於該P型井區上方；以及 該第十一汲/源結構，位於該P型井區上方，電性接觸於該第十奈米線的該第二端，且電性連接至該第一位元線；其中，該第十奈米線、該第十閘極結構、該第十汲/源結構與該第十一汲/源結構形成一第四選擇電晶體。
15. 如請求項14所述之反熔絲型一次編程記憶體，更包括一第三記憶胞，該第三記憶胞包括： 一第十一奈米線； 一第十一閘極結構，包括該第一間隙壁、該第二間隙壁、一第十一閘極介電層與該第一閘極層；其中，該第十一閘極介電層環繞該第十一奈米線的一中間區域，該第一閘極層環繞該第十一閘極介電層，該第十一奈米線的一第一端被該第一間隙壁包圍，該第十一奈米線的一第二端被該第二間隙壁包圍； 一第十二汲/源結構，位於該P型井區上方，電性接觸於該第十一奈米線的該第一端，且電性連接至一第二位元線； 一第十三汲/源結構，位於該P型井區上方，並且電性接觸於該第十一奈米線的該第二端；其中，該第十一奈米線、該第十一閘極結構、該第十二汲/源結構與該第十三汲/源結構形成一第五選擇電晶體； 一第十二奈米線，其中該第十三汲/源結構電性接觸於該第十二奈米線的一第一端； 一第十二閘極結構，包括該第五間隙壁、該第六間隙壁、一第十二閘極介電層與該第三閘極層；其中，該第十二閘極介電層環繞該第十二奈米線的一中間區域，該第三閘極層環繞該第十二閘極介電層，該第十二奈米線的該第一端被該第五間隙壁包圍，該第十二奈米線的一第二端被該第六間隙壁包圍； 一第十四汲/源結構，位於該P型井區上方，電性接觸於該第十二奈米線的該第二端；其中，該第十二奈米線、該第十二閘極結構、該第十三汲/源結構與該第十四汲/源結構形成一第五開關電晶體； 一第十三奈米線，其中該第十四汲/源結構電性接觸於該第十三奈米線的一第一端； 一第十三閘極結構，包括該第三間隙壁、該第四間隙壁、一第十三閘極介電層與該第二閘極層；其中，該第十三閘極介電層環繞該第十三奈米線的一中間區域，該第二閘極層環繞該第十三閘極介電層，該第十三奈米線的該第一端被該第三間隙壁包圍，該第十三奈米線的一第二端被該第四間隙壁包圍； 一第十五汲/源結構，位於該P型井區上方，電性接觸於該第十三奈米線的該第二端；其中，該第十三奈米線、該第十三閘極結構、該第十四汲/源結構與該第十五汲/源結構形成一第三反熔絲電晶體； 一第十四奈米線，其中該第十五汲/源結構電性接觸於該第十四奈米線的一第一端； 一第十四閘極結構，包括該第七間隙壁、該第八間隙壁、一第十四閘極介電層與該第四閘極層；其中，該第十四閘極介電層環繞該第十四奈米線的一中間區域，該第四閘極層環繞該第十四閘極介電層，該第十四奈米線的該第一端被該第七間隙壁包圍，該第十四奈米線的一第二端被該第八間隙壁包圍； 一第十六汲/源結構，位於該P型井區上方，電性接觸於該第十四奈米線的該第二端；其中，該第十四奈米線、該第十四閘極結構、該第十五汲/源結構與該第十六汲/源結構形成一第六開關電晶體； 一第十五奈米線，其中該第十六汲/源結構電性接觸於該第十五奈米線的一第一端； 一第十五閘極結構，包括該第九間隙壁、該第十間隙壁、一第十五閘極介電層與該第五閘極層；其中，該第十五閘極介電層環繞該第十五奈米線的一中間區域，該第五閘極層環繞該第十五閘極介電層，該第十五奈米線的該第一端被該第九間隙壁包圍，該第十五奈米線的一第二端被該第十間隙壁包圍；以及 一第十七汲/源結構，位於該P型井區上方，電性接觸於該第十五奈米線的該第二端，且電性連接至該第二位元線；其中，該第十五奈米線、該第十五閘極結構、該第十六汲/源結構與該第十七汲/源結構形成一第六選擇電晶體。
16. 如請求項15所述之反熔絲型一次編程記憶體，其中該第一導線連接至該第一字元線，且該第二導線連接至該第二字元線。
17. 如請求項16所述之反熔絲型一次編程記憶體，其中於該編程動作時，該第一字元線接收一第三電壓，該第二字元線接收該負編程電壓，該第一反熔絲控制線接收一正編程電壓，該第二反熔絲控制線接收一第四電壓，該第一位元線接收該負編程電壓，且該第二位元線接收該第三電壓；該第三電壓小於等於一供應電壓，且該第三電壓大於等於-1V；該第四電壓大於等於該負編程電壓，且該第四電壓小於等於該接地電壓；以及，該供應電壓大於等於0.4V，且該供應電壓小於等於1.6V。
18. 如請求項15所述之反熔絲型一次編程記憶體，其中該第一導線與該第二導線分別作為一跟隨線。
19. 如請求項18所述之反熔絲型一次編程記憶體，其中於該編程動作時，該第一字元線接收一第三電壓，該第二字元線接收該負編程電壓，該第一反熔絲控制線接收一正編程電壓，該第二反熔絲控制線接收一第四電壓，該第一位元線接收該負編程電壓，且該第二位元線接收該第三電壓，該跟隨線接收一跟隨電壓；該第三電壓小於等於一供應電壓，且該第三電壓大於等於-1V；該第四電壓大於等於該負編程電壓，且該第四電壓小於等於該接地電壓；以及，該供應電壓大於等於0.4V，且該供應電壓小於等於1.6V；該跟隨電壓大於等於該接地電壓，且該跟隨電壓小於等於1.5V。