TWI880785B - 具有柱狀下電極的記憶體結構及其製造方法 - Google Patents

Abstract

本發明提出了一種具有柱狀下電極的記憶體結構，包含多個由第一金屬層以及多晶矽內芯構成且與基底中的接觸件接觸的柱狀下電極、一蝕刻停止層位於基底的第一區域以及第二區域上、一中間支撐結構與一頂部支撐結構位於該些第二區域上且側向連接該些柱狀下電極，其中該頂部支撐結構、該中間支撐結構、該蝕刻停止層以及該些柱狀下電極在該第一區域上界定出第一電容空間以及在該第二區域上界定出第二電容空間以及第三電容空間，該些電容空間中形成有電容介電層以及由第二金屬層與多晶矽層構成的上電極。

Description

具有柱狀下電極的記憶體結構及其製造方法

本發明大體上與一種記憶體結構有關，更具體言之，其係關於一種具有柱狀下電極的記憶體結構及其製造方法。

得益於近年來在超微尺度下的半導體製程技術的突破與發展，記憶裝置的整合密度得以飛速地增加，其記憶單元(cell)所需的面積大幅地降低並可在較低的電壓下運作。然而，儘管單元面積得以減少，記憶裝置運作所需的電荷容量仍需維持在足夠的量值，以避免軟錯誤發生以及進一步減少其刷新時間。在這樣的情況下，為了達到足夠的電荷容量以因應下一世代的動態隨機存取記憶體(DRAM)需求，業界許多的開發與研究圍繞著採用高介電常數(high-k)材料的金屬-絕緣體-金屬(MIM)電容器而展開。

在採用50至60奈米的金屬互連製程的DRAM裝置中，為了達到更大的電容，儲存節點(storage node)的型態從凹槽式(concave)演變為圓筒式(cylindrical)。然而，對於50奈米線寬以下更先進的記憶架構而言，圓筒式的儲存節點會有電容空間以及節點間隔絕的取捨問題。對此，近年業界提出了圓柱型態(pillar-type)的儲存節點，其架構在50奈米線寬以下的尺度規格下能確保電容空間又可兼顧節點間的隔絕性。

儘管如此，圓柱型態的儲存節點仍存在待改善的缺點，例如圓柱體在製程期間容易產生大量的剪應力，導致彎曲而橋接失效、高寬比過大的柱體容易傾倒等問題。故此，本領域的技術人士仍需對現有的圓柱型記憶體結構與相關製程進行改善，以期克服上述缺點。

有鑑於前述現有技術的不足，本發明於此提出了一種新穎的記憶體結構，其特點在於採用由金屬與多晶矽構成的柱狀下電極，可有效降低應力，避免柱體彎曲而橋接失效。此外，透過所提出的相關製程，其可在相同的空間中界定出兩個以上的電容空間，進而提升每個儲存節點的有效電容面積以及其串聯電容值。

本發明的其一面向在於提出一種具有柱狀下電極的記憶體結構，包含：一基底，其上界定有多個第一區域以及多個第二區域；多個接觸件，位於該些第一區域與該些第二區域之間的該基底中；多個柱狀下電極，每個該柱狀下電極位於一該接觸件上並與之電性接觸，其中每個該柱狀下電極由一多晶矽內芯以及包覆該多晶矽內芯的側壁與底面的一第一金屬層所構成，且往與該基底垂直的一垂直方向延伸；一蝕刻停止層，位於該些第一區域以及該些第二區域上；一中間支撐結構，位於該些第二區域上方且側向連接該些柱狀下電極在該垂直方向上的中間部位；一頂部支撐結構，位於該些第二區域上方且側向連接該些柱狀下電極在該垂直方向上的頂端部位，其中該蝕刻停止層以及該些柱狀下電極在每一該第一區域上界定出一第一電容空間，該頂部支撐結構、該中間支撐結構、該蝕刻停止層以及該些柱狀下電極在每一該第二區域上界定出一第二電容空間以及一第三電容空間，該第二電容空間位於該第三電容空間上方；一電容介電層，共形地形成在該第一電容空間、該第二電容空間以及該第三電容空間的表面；以及一上電極，包含一第二金屬層與一多晶矽層，其中該第二金屬層共形地形成在該電容介電層的表面上，該多晶矽層形成在該金屬層上。

本發明的另一面向在於提出一種具有柱狀下電極的記憶體結構的製造方法，包含：提供一基底，該基底上界定有多個第一區域以及多個第二區域，且多個接觸件位於該些第一區域與該些第二區域之間的該基底中；在該基底上依序形成一蝕刻停止層、一第一塑形層、一中間支撐層、一第二塑形層以及一頂部支撐層；進行一第一光刻製程形成多個孔洞，該些孔洞往與該基底垂直的一垂直方向延伸並貫穿該頂部支撐層、該第二塑形層、該中間支撐層、該第一塑形層以及該蝕刻停止層，每一該孔洞露出下方的一該接觸件；在該些孔洞的表面形成一共形的第一金屬層，該第一金屬層與下方的該些接觸件直接接觸並覆蓋該頂部支撐層；在該些孔洞中填入一第一多晶矽層，該第一多晶矽層位於該第一金屬層上；進行一第二光刻製程移除位於該第一區域上方的該頂部支撐層的頂面上的該第一金屬層以及該頂部支撐層，如此露出該第一區域上方的該第二塑形層；移除位於該第二區域上方的該頂部支撐層的頂面上的該第一多晶矽層以及該第一金屬層，如此形成多個由該第一金屬層與該第一多晶矽層構成的柱狀下電極，並露出該第二區域上方的該頂部支撐層；移除該第一區域上方以及該第二區域上方的第二塑形層；移除該第一區域上方的該中間支撐層，如此露出該第一區域上方的該第一塑形層；移除該第一區域上方以及該第二區域上方的該第一塑形層，如此在每一該第一區域上形成一由該蝕刻停止層以及該些柱狀下電極所界定出的第一電容空間，在每一該第二區域上形成一由該中間支撐層、該頂部支撐層以及該些柱狀下電極所界定出的第二電容空間，且在每一該第二區域上形成由該中間支撐結構、該蝕刻停止層以及該些柱狀下電極所界定出的一第三電容空間；以及在該第一電容空間、該第二電容空間以及該第三電容空間中依序形成一共形的電容介電層、一共形的第二金屬層以及一第二多晶矽層，其中該第二金屬層與該第二多晶矽層構成一上電極。

本發明的這類目的與其他目的在閱者讀過下文中以多種圖示與繪圖來描述的較佳實施例之細節說明後應可變得更為明瞭顯見。

現在下文將詳細說明本發明的示例性實施例，其會參照附圖示出所描述之特徵，以便閱者理解並實現技術效果。閱者將可了解文中之描述說明僅係透過例示之方式來進行，其非意欲要限制本案。本案的各種實施例和實施例中彼此不衝突的各種特徵可以各種方式來加以組合或重新排列設置。在不脫離本發明的精神與範疇的情況下，對本案的修改、等同物或改進對於本領域技術人員來說是可以理解的，並且旨在包含在本案的範圍內。

閱者應能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含義應當以廣義的方式來解讀，以使得「在…上」不僅表示「直接在」某物「上」，而且還包括在某物「上」且其間有居間特徵或層結構的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有居間特徵或層結構（即直接在某物上）的含義。此外，為了描述方便，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關的術語在本文中可用於描述一個元件或特徵與另一個或多個元件或特徵之間的關係，如附圖中所示出者。

如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂面和底面之間或在頂面和底面處的任何相對的水平面之間。層可以水平、豎直和/或沿傾斜表面延伸。基底可以是層結構，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成接觸件、互連線和/或導孔件等）和一個或多個介電層。

閱者通常可以至少部分地從上下文中的用法理解本發明所用術語。例如，至少部分地取決於上下文，本文所使用的術語「一或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一」、「一個」、「該」或「所述」之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。

閱者更能了解到，當「包含」與/或「含有」等詞用於本說明書時，其明定了所陳述特徵、區域、整體、步驟、操作、要素以及/或部件的存在，但並不排除一或多個其他的特徵、區域、整體、步驟、操作、要素、部件以及/或其組合的存在或添加的可能性。

首先請參照第1圖，其為根據本發明實施例一具有柱狀下電極的記憶體結構的截面示意圖。本發明的記憶體結構可為一DRAM，其設置在一基底100上。在本發明實施例中，基底100可包含一半導體基底以及形成在其上的一或多層介電層。該半導體基底的材質較佳為矽基底，如一P型摻雜的矽基底，但也可採用其他的含矽基底，包含三五族覆矽基底(如GaN-on-silicon)或是矽覆絕緣(silicon-on-insulator，SOI)基底等，或是其他摻雜類型的基底，不以此為限。半導體基底上可形成有各種摻雜區、主動區以及電晶體，且其中界定有記憶單元(cell)區域以及周邊(peripheral)區域。該介電層可為層間介電層(interlayer dielectric, ILD)，包含金屬沉積前介電層(pre-metal dielectric, PMD)及/或金屬間介電層(inter-metal dielectric, IMD)，其材質以氧化矽為主，包含未摻雜的矽玻璃(PSG)、硼磷矽玻璃(BPSG)、四乙氧基矽烷(TEOS)或是低介電常數(low-k)材料。由於本發明的結構與製程僅涉及記憶體部位，為了簡明之故，後續圖示將僅示出基底的記憶單元區域上的層間介電層部位，並以其來代表整個基底100，合先敘明。

復參照第1圖。基底100中形成有多個接觸件(contact)102，其材質可包含鎢(W)與氮化鈦(TiN)。該些接觸件102在基底100平面上可呈錯位陣列的排列型態(staggered arrangement)。接觸件102在基底100中界定出多個第一區域100a以及多個第二區域100b。以第1圖的截面圖為例，相鄰的三個接觸件102之間界定出了一第一區域100a與一第二區域100b，其上會具有不同的記憶體組態。關於基底100上的結構，每個接觸件102上都具有一柱狀下電極(pillar-type bottom electrode)117與之直接電性接觸。在本發明實施例中，柱狀下電極117係往與基底100垂直的方向延伸，且每個柱狀下電極117都由一第一金屬層116以及一多晶矽內芯118所構成，其中第一金屬層116包覆了多晶矽內芯118的側壁與底面等部位，該底面部位與一接觸件102電性接觸，復透過該接觸件102與下方作為存取開關的電晶體元件接觸，多晶矽內芯118的頂端從第一金屬層116中露出並可凸出而高於周圍的第一金屬層116。多晶矽內芯118中可進一步摻雜有雜質來增加其導電性，如磷(P)、砷(As)等N型摻質或是硼(B)等P型摻質。第一金屬層116的材料可為導電性佳的金屬，如鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、鎢(W)、氮化鎢(WN)或是上述材料之組合，其中以氮化鈦(TiN)為佳，其可身兼阻障層，避免多晶矽內芯118中的雜質粒子擴散汙染到周遭的層結構。在DRAM架構下，本發明實施例中的柱狀下電極117也可稱為儲存節點(storage node)，每個柱狀下電極117都與周圍結構構成了記憶體中儲存電荷數據的基本單元。

相較於傳統單一結構的柱狀下電極而言，例如完全由氮化鈦構成的柱狀下電極，氮化鈦在熱處理後所產生的高剪應力容易使柱體彎曲，造成下電極彼此橋接而失效。為了解決此問題，本發明提出了以金屬層外部與多晶矽內芯構成的混合式柱狀下電極117設計。金屬層與多晶矽的組合設計可大幅降低柱狀下電極117的剪應力，避免其彎曲橋接。再者，由於氮化鈦材料較貴，使用多晶矽內芯可降低柱狀下電極的材料成本，為其另一優點。此外，須注意本發明柱狀下電極117中的第一金屬層116與多晶矽內芯118為個別部位，其在不同的製程步驟中形成，有別於化合物型態的金屬矽（如氮化鈦矽，TiSiN）或是氮化鈦/氮化矽的多層疊構。氮化鈦矽或是氮化鈦/氮化矽疊層結構並無法達到如本發明般顯著地應力降低功效。

復參照第1圖。在本發明實施例中，第一區域100a與第二區域100b上還具有一蝕刻停止層104與之直接接觸。蝕刻停止層104在製造過程中可避免蝕刻損傷非目標區域。蝕刻停止層104的材料可為氮化矽(Si ₃N ₄)或碳氮化矽(SiCN)。再者，第二區域100b上方還具有一中間支撐結構108與一頂部支撐結構112，其中中間支撐結構108側向連接周圍的柱狀下電極117在垂直方向上的中間部位，頂部支撐結構112則側向連接周圍的柱狀下電極117在垂直方向上的頂端部位。中間支撐結構108與頂部支撐結構112較佳在垂直方向上與下方的蝕刻停止層104完全重疊。在本發明實施例中，中間支撐結構108與頂部支撐結構112可在側面的方向提供柱狀下電極117物理支撐，避免製造期間柱狀下電極117因為高寬比過高而傾倒，造成下電極橋接失效等問題。中間支撐結構108與頂部支撐結構112的材質可與蝕刻停止層104相同，如氮化矽(Si ₃N ₄)或碳氮化矽(SiCN)。

復參照第1圖。除了支撐方面的功效，本發明的中間支撐結構108與頂部支撐結構112還可在記憶體結構中界定出不同的電容空間。以第1圖的截面圖為例，蝕刻停止層104以及柱狀下電極117在每一第一區域100a上界定出一第一電容空間S1，頂部支撐結構112、中間支撐結構108以及柱狀下電極117在每一第二區域100b上界定出一第二電容空間S2，而中間支撐結構108、蝕刻停止層104以及柱狀下電極117在每一第二區域100b上界定出一第三電容空間S3，該第二電容空間S2位於該第三電容空間S3正上方。其中，第一電容空間S1在垂直方向上的長度涵蓋了第二電容空間S2以及第三電容空間S3。須注意的是，儘管從截面圖來看是分隔的區域，圖中的第二電容空間S2以及第三電容空間S3實際上在側面方向上是與鄰近的第一電容空間S1連通的，三個電容空間共同圍繞著中間的柱狀下電極117。每個柱狀下電極117（即儲存節點）都會有對應的一第一電容空間S1、一第二電容空間S2以及一第三電容空間S3，其可與鄰近的柱狀下電極117共用。例如，以第1圖為例，第一電容空間S1為左邊與中間的柱狀下電極117所共用，第二電容空間S2與第三電容空間S3為右邊與中間的柱狀下電極117所共用。

在習知的柱狀下電極結構中，柱狀下電極之間的電容空間都如圖中的第一電容空間S1所示，其有效電容面積涵蓋了柱狀下電極的側壁與頂面。相較於此，對於本發明而言，記憶體結構中有一半以上的第一電容空間S1因為中間支撐結構108與頂部支撐結構112的關係而被拆分成第二電容空間S2以及第三電容空間S3，如此可增加有效電容面積，提高記憶體的串聯電容值(C _S)，適合應用於下一世代的DRAM架構。

復參照第1圖。對於每個電容空間S1~S3而言，其由外而內依序形成有電容介電層126、第二金屬層128以及多晶矽層130等結構。在本發明實施例中，第二金屬層128與多晶矽層130係作為記憶體結構的上電極129，電容介電層126則夾設在上電極129與多個柱狀下電極117之間。具體來說，電容介電層126係共形地形成在該些柱狀下電極117、頂部支撐結構112、中間支撐結構108以及蝕刻停止層104的表面，其涵蓋電容空間S1~S3的最外部區域。第二金屬層128係共形地形成在上述電容介電層126的表面，其涵蓋電容空間S1~S3的內部區域。多晶矽層130大體上會填滿電容空間S1~S3最內部剩餘的區域，也會覆蓋整個記憶體結構的頂面。但在一些實施例中，第二電容空間S2或第三電容空間S3內可能會因為上述層結構未完全填充的原因而產生空洞132。在實施例中，電容介電層126可為高介電常數(high-k)材料，如氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鋁(Al ₂O ₃)、氧化鈦(TiO ₂)、氧化鉭 (Ta ₂O ₅)、氧化鈮(Nb ₂O ₅)、鈦酸鍶(SrTiO ₃)等，其可避免電容介電層126過薄而穿隧漏電。第二金屬層128的材料可與下電極117的第一金屬層116相同，如氮化鈦(TiN)，其可身兼阻障層避免多晶矽層130中的雜質粒子擴散汙染到電容介電層126。

現在下文將依序參照第2圖至第11圖來說明根據本發明實施例上述具有柱狀下電極的記憶體結構的製造流程，圖中將以截面圖的形式來說明製程中各部件在垂直方向上的相對位置與連結關係，且圖中將以三根柱狀下電極117、一第一區域100a以及一第二區域100b的範圍為例來讓閱者了解其間的組成結構在製程中的演變關係。須注意在實際的結構中，視截面所切之位置，記憶體結構可能會有不同的截面組成與型態，不以此為限。

請參照第2圖。在製程一開始，提供一基底100作為本發明半導體元件的設置基礎。基底100可包含一半導體基底以及形成在其上的一或多層介電層。該半導體基底的材質較佳為矽基底，該介電層可為層間介電層(ILD)，圖中將僅示出基底上的層間介電層部位，以其來代表整個基底100。基底100中並形成有多個接觸件102，其材質可包含鎢(W)及氮化鈦(TiN)。接觸件102並在基底100中界定出多個第一區域100a以及多個第二區域100b。接著，在基底100上依序形成一蝕刻停止層104、一第一塑形層106、一中間支撐層108、一第二塑形層110以及一頂部支撐層112。蝕刻停止層104、中間支撐層108以及一頂部支撐層112可透過化學氣相沉積(CVD)製程形成，其材料可為氮化矽(Si ₃N ₄)或碳氮化矽(SiCN)。其中，頂部支撐層112的厚度（如50nm）較佳大於中間支撐層108的厚度（如20nm），其可在後續製程中達到選擇性功效。第一塑形層106與第二塑形層110也可透過CVD製程形成，其材料例如可包含氧化矽(SiO ₂)，兩者厚度可相同。在本發明實施例中，蝕刻停止層104、中間支撐層108以及頂部支撐層112的材料相較於第一塑形層106與第二塑形層110的材料具有蝕刻選擇性，以在後續製程中提供選擇性蝕刻功效。

請參照第3圖。形成上述層結構後，接著進行一第一光刻製程圖案化蝕刻停止層104、第一塑形層106、中間支撐層108、第二塑形層110以及頂部支撐層112，在其中形成多個孔洞114，該些孔洞114往垂直基底100的方向延伸並貫穿頂部支撐層112、第二塑形層110、中間支撐層108、第一塑形層106以及蝕刻停止層104，使得每一孔洞114露出下方基底100中的一接觸件102。孔洞114在基底100平面上可呈錯位陣列的排列型態，不以此為限。上述第一光刻製程具體可包含在頂部支撐層112上形成具有孔洞圖案的光阻，之後以該光阻為遮罩進行一非等向性乾蝕刻製程，如深反應離子式蝕刻(deep reactive ion etching, DRIE)製程，蝕刻上述疊層結構直至蝕刻停止層104，如此在其中形成高深寬比的孔洞114。最後進行另一蝕刻製程移除孔洞114中的蝕刻停止層104，露出基底100中的接觸件102。這些孔洞114即界定出了本發明記憶體結構的下電極圖案（即儲存節點圖案）。

請參照第4圖。孔洞114形成後，接著在孔洞114的表面形成一共形的第一金屬層116，該第一金屬層116會與下方的接觸件102直接接觸並覆蓋頂部支撐層112。在實施例中，第一金屬層116的材料可為導電性佳的金屬，如鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、鎢(W)、氮化鎢(WN)或是上述材料之組合，其中以氮化鈦(TiN)為佳，其可透過低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)、或是階梯覆蓋率較佳的原子層沉積(ALD)等製程來形成。第一金屬層116形成後，接著在孔洞114中填入第一多晶矽層118，該第一多晶矽層118會位於第一金屬層116上，其填滿孔洞114並覆蓋整個基底頂面。第一多晶矽層118可透過階梯覆蓋率佳的LPCVD製程來形成，其中並可原位(in-situ)摻雜有雜質來增加其導電性，如磷(P)、砷(As)等N型摻質或是硼(B)等P型摻質。

請參照第5圖。第一金屬層116與第一多晶矽層118形成後，接著進行一第二光刻製程移除位於第一區域100a上方的頂部支撐層112的頂面上的第一金屬層116以及該頂部支撐層112，如此露出第一區域100a上方的第二塑形層110。此第二光刻製程具體可包含在第一多晶矽層118上形成具有孔洞圖案的光阻，之後以該光阻為遮罩進行一非等向性乾蝕刻製程移除第一區域100a上方的第一多晶矽層118、頂部支撐層112上的第一金屬層116以及該頂部支撐層112等部位，如此形成開孔119露出第一區域100a上方的第二塑形層110。第二區域100b上方的該些層結構則不受影響。

請參照第6圖。開孔119形成後，接著移除位於第二區域100b上方的頂部支撐層112的頂面上的第一多晶矽層118以及第一金屬層116，如此形成多個由第一金屬層116與第一多晶矽層118構成的柱狀下電極117，並露出該第二區域100b上方的頂部支撐層112。此步驟可透過一選擇性的回蝕刻製程來達成，其蝕刻至第二區域100b上的頂部支撐層112露出為止，開孔119周圍的第一金屬層116可能也會被部分移除而導致其高度低於鄰接第二區域100b的第一金屬層116。第一區域100a上方已露出的第二塑形層110則不受影響。

請參照第7圖。柱狀下電極117形成後，接著移除該第二塑形層110，如此在第一區域100a上方形成一由中間支撐層108以及該些柱狀下電極117所界定出的第一電容空間S1以及在第二區域100b上方形成一由中間支撐層108、頂部支撐層112以及該些柱狀下電極117所界定出的第二電容空間S2。可以看出第二塑形層110在本發明實施例中係作為犧牲性結構，其用以形塑電容空間。第二塑形層110可透過一浸蝕(wet dip)製程來移除，先前形成的開孔119則作為蝕刻通道，位於第二區域100b上方的第二塑形層110由於其與第一區域100a上方的第二塑形層110側向連通，所以也會在此製程中被移除。中間支撐層108與頂部支撐層112的材料由於相較於第二塑形層110的材料具有蝕刻選擇性，所以不會被移除。

請參照第8圖。第一電容空間S1與第二電容空間S2形成後，接著移除第一區域100a上方的中間支撐層108，如此露出該第一區域100a上方的第一塑形層106。此區域上的中間支撐層108可透過一選擇性的回蝕刻製程來移除。須注意當頂部支撐層112與中間支撐層108使用相同的材質時（如氮化矽），由於頂部支撐層112的厚度在設計上大於中間支撐層108的厚度，頂部支撐層112在中間支撐層108被蝕刻殆盡的情況下厚度會變薄，但仍舊覆蓋住第二區域100b上方的第二電容空間S2。

請參照第9圖。第一區域100a上方的中間支撐層108移除後，接著移除第一塑形層106，如此在第一區域100a上的第一電容空間S1會在垂直方向上延伸變大，而第二區域100b上則會形成由中間支撐層108、蝕刻停止層104以及該些柱狀下電極117界定出的一第三電容空間S3。可以看出第一塑形層106在本發明實施例中同樣作為犧牲性結構，其用以形塑電容空間。同樣地，第一塑形層106可透過一浸蝕製程來移除，先前形成的開孔119作為蝕刻通道，位於第二區域100b上方的第一塑形層106由於其與第一區域100a上方的第一塑形層106側向連通，所以也會在此製程中被移除。中間支撐層108與蝕刻停止層104的材料由於相較於第一塑形層106的材料具有蝕刻選擇性，所以不會被移除。

請參照第10圖。第一塑形層106移除後，接著在第一電容空間S1、第二電容空間S2以及第三電容空間S3中形成一共形的電容介電層126。電容介電層126係共形地形成在上述空間的裸露面上，包括第一金屬層116、頂部支撐層112、中間支撐層108以及蝕刻停止層104的表面以及柱狀下電極117的頂部，其都為有效電容面積。電容介電層126的材料可為高介電常數(high-k)材料，如氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鋁(Al ₂O ₃)、氧化鈦(TiO ₂)、氧化鉭 (Ta ₂O ₅)、氧化鈮(Nb ₂O ₅)、鈦酸鍶(SrTiO ₃)，其可透過CVD製程或是階梯覆蓋率較佳的ALD製程來形成。

請參照第11圖。電容介電層126形成後，接著在第一電容空間S1、第二電容空間S2以及第三電容空間S3中形成一共形的第二金屬層128。第二金屬層128係共形地形成在上述空間的裸露面上，即先前所形成的電容介電層126的表面上。在本發明實施例中，電容空間S1~S3在第二金屬層128形成後較佳還有剩餘的空間，以便後續多晶矽層的填入。第二金屬層128的材料可為導電性佳的金屬，如鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、鎢(W)、氮化鎢(WN)或是上述材料之組合，其可透過LPCVD、PECVD、或是階梯覆蓋率較佳的原子層沉積ALD等製程來形成。第二金屬層128形成後，接著在剩餘的第一電容空間S1、第二電容空間S2以及第三電容空間S3中填入一多晶矽層130。多晶矽層130會形成在先前所形成的第二金屬層128上，其中並可原位(in-situ)摻雜有雜質來增加其導電性，如磷(P)、砷(As)等N型摻質或是硼(B)等P型摻質。在本發明實施例中，第二金屬層128與多晶矽層130共同構成了本發明記憶體結構的上電極129。如此，即完成了本發明記憶體結構之製作。須注意在一些實施例中，第二電容空間S2或第三電容空間S3內可能會因為上述層結構未能完全填充的緣故而產生空洞132。上電極129形成後，後續其上還可形成鈍化層以及ILD層等結構，然由於該些部位並非本發明之重點，故此處將省略其說明。

從上述製程可知，本發明透過在基底上界定出兩種不同區域，並在其中一區域上形成開孔作為蝕刻通道，以在製程中逐步移除該區域上的頂部支撐結構與中間支撐結構以及兩區域上的塑形層，如此可在其中一區域上界定出兩個電容空間，進而增加有效電容面積，提高記憶體的串聯電容值，適合應用於下一世代的DRAM架構。另一方面，由金屬與多晶矽構成的柱狀下電極可以有效降低應力，避免柱體彎曲而橋接失效，為本發明的進步性與功效性所在。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:基底 100a:第一區域 100b:第一區域 102:接觸件 104:蝕刻停止層 106:第一塑形層 108:中間支撐結構（層） 110:第二塑形層 112:頂部支撐結構（層） 114:孔洞 116:第一金屬層 117:柱狀下電極 118:第一多晶矽層（多晶矽內芯） 119:開孔 126:電容介電層 128:第二金屬層 129:上電極 130:多晶矽層 132:空洞 S1:（第一）電容空間 S2:（第二）電容空間 S3:（第三）電容空間

第1圖為根據本發明實施例一具有柱狀下電極的記憶體結構的截面示意圖；以及 第2圖至第11圖為根據本發明實施例一具有柱狀下電極的記憶體結構的製造流程的截面示意圖。 須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。

100:基底

100a:第一區域

100b:第一區域

102:接觸件

104:蝕刻停止層

108:中間支撐結構(層)

112:頂部支撐結構(層)

116:第一金屬層

117:柱狀下電極

118:第一多晶矽層(多晶矽內芯)

126:電容介電層

128:第二金屬層

129:上電極

130:多晶矽層

132:空洞

S1:(第一)電容空間

S2:(第二)電容空間

S3:(第三)電容空間

Claims (16)

1. 一種具有柱狀下電極的記憶體結構，包含： 一基底，該基底上界定有多個第一區域以及多個第二區域； 多個接觸件，位於該些第一區域與該些第二區域之間的該基底中； 多個柱狀下電極，每個該柱狀下電極位於一該接觸件上並與之電性接觸，其中每個該柱狀下電極由一多晶矽內芯以及包覆該多晶矽內芯的側壁與底面的一第一金屬層所構成且往與該基底垂直的一垂直方向延伸； 一蝕刻停止層，位於該些第一區域以及該些第二區域上； 一中間支撐結構，位於該些第二區域上方且側向連接該些柱狀下電極在該垂直方向上的中間部位； 一頂部支撐結構，位於該些第二區域上方且側向連接該些柱狀下電極在該垂直方向上的頂端部位，其中該蝕刻停止層以及該些柱狀下電極在每一該第一區域上界定出一第一電容空間，該頂部支撐結構、該中間支撐結構、該蝕刻停止層以及該些柱狀下電極在每一該第二區域上界定出一第二電容空間以及一第三電容空間，該第二電容空間位於該第三電容空間上方； 一電容介電層，共形地形成在該第一電容空間、該第二電容空間以及該第三電容空間的表面；以及 一上電極，包含一第二金屬層與一多晶矽層，其中該第二金屬層共形地形成在該電容介電層的表面上，該多晶矽層形成在該金屬層上。
2. 如申請專利範圍第1項所述之具有柱狀下電極的記憶體結構，其中該第一電容空間在水平方向由內而外依序包含該多晶矽層、該第二金屬層以及該電容介電層。
3. 如申請專利範圍第1項所述之具有柱狀下電極的記憶體結構，其中該第二電容空間與該第三電容空間由內而外依序包含該多晶矽層、該第二金屬層以及該電容介電層。
4. 如申請專利範圍第1項所述之具有柱狀下電極的記憶體結構，更包含空洞形成在該第二電容空間或該第三電容空間的該多晶矽層之中。
5. 如申請專利範圍第1項所述之具有柱狀下電極的記憶體結構，其中該蝕刻停止層的材料為氮化矽或碳氮化矽。
6. 如申請專利範圍第1項所述之具有柱狀下電極的記憶體結構，其中該中間支撐結構與該頂部支撐結構的材料為氮化矽或碳氮化矽。
7. 如申請專利範圍第1項所述之具有柱狀下電極的記憶體結構，其中該電容介電層的材料為高介電常數材料。
8. 如申請專利範圍第1項所述之具有柱狀下電極的記憶體結構，其中該基底包含一層間介電層，該些接觸件形成在該層間介電層中，該些柱狀下電極與該蝕刻停止層形成在該層間介電層上。
9. 如申請專利範圍第1項所述之具有柱狀下電極的記憶體結構，其中該第一金屬層與該第二金屬層的材料為氮化鈦。
10. 一種具有柱狀下電極的記憶體結構的製造方法，包含： 提供一基底，該基底上界定有多個第一區域以及多個第二區域，且多個接觸件位於該些第一區域與該些第二區域之間的該基底中； 在該基底上依序形成一蝕刻停止層、一第一塑形層、一中間支撐層、一第二塑形層以及一頂部支撐層； 進行一第一光刻製程形成多個孔洞，該些孔洞往與該基底垂直的一垂直方向延伸並貫穿該頂部支撐層、該第二塑形層、該中間支撐層、該第一塑形層以及該蝕刻停止層，每一該孔洞露出下方的一該接觸件； 在該些孔洞的表面形成一共形的第一金屬層，該第一金屬層與下方的該些接觸件直接接觸並覆蓋該頂部支撐層； 在該些孔洞中填入一第一多晶矽層，該第一多晶矽層位於該第一金屬層上； 進行一第二光刻製程移除位於該第一區域上方的該頂部支撐層的頂面上的該第一金屬層以及該頂部支撐層，如此露出該第一區域上方的該第二塑形層； 移除位於該第二區域上方的該頂部支撐層的頂面上的該第一多晶矽層以及該第一金屬層，如此形成多個由該第一金屬層與該第一多晶矽層構成的柱狀下電極，並露出該第二區域上方的該頂部支撐層； 移除該第一區域上方以及該第二區域上方的第二塑形層； 移除該第一區域上方的該中間支撐層，如此露出該第一區域上方的該第一塑形層； 移除該第一區域上方以及該第二區域上方的該第一塑形層，如此在每一該第一區域上形成一由該蝕刻停止層以及該些柱狀下電極所界定出的第一電容空間，在每一該第二區域上形成一由該中間支撐層、該頂部支撐層以及該些柱狀下電極所界定出的第二電容空間，且在每一該第二區域上形成由該中間支撐結構、該蝕刻停止層以及該些柱狀下電極所界定出的一第三電容空間；以及 在該第一電容空間、該第二電容空間以及該第三電容空間中依序形成一共形的電容介電層、一共形的第二金屬層以及一第二多晶矽層，其中該第二金屬層與該第二多晶矽層構成一上電極。
11. 如申請專利範圍第10項所述之具有柱狀下電極的記憶體結構的製造方法，其中第一光刻製程包含： 形成一具有孔洞圖案的光阻； 以該光阻為蝕刻遮罩進行乾蝕刻製程移除露出的該頂部支撐層、該第二塑形層、該中間支撐層、該第一塑形層以及該蝕刻停止層，如此形成該些孔洞。
12. 如申請專利範圍第10項所述之具有柱狀下電極的記憶體結構的製造方法，其中第二光刻製程包含： 形成一具有該第一區域圖案的光阻； 以該光阻為蝕刻遮罩進行乾蝕刻製程移除露出的該第一多晶矽層、該第一金屬層以及該頂部支撐層，如此露出該第一區域上方的該第二塑形層。
13. 如申請專利範圍第10項所述之具有柱狀下電極的記憶體結構的製造方法，其中移除位於該第二區域上方的該頂部支撐層的頂面上的該第一多晶矽層以及該第一金屬層的步驟包含進行一回蝕刻製程。
14. 如申請專利範圍第10項所述之具有柱狀下電極的記憶體結構的製造方法，其中移除該第二塑形層的步驟包含進行一浸蝕製程。
15. 如申請專利範圍第10項所述之具有柱狀下電極的記憶體結構的製造方法，其中移除該第一區域上方的該中間支撐層的步驟包含進行一回蝕刻製程。
16. 如申請專利範圍第10項所述之具有柱狀下電極的記憶體結構的製造方法，其中移除該第一塑形層的步驟包含進行一浸蝕製程。

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