TWI553885B - 電容器及其製作方法 - Google Patents

Description

電容器及其製作方法

本發明係有關於半導體元件及其製作方法，尤指一種具有不同底部胞板(bottom cell plate,BCP)側壁厚度的電容器及其製作方法。

電容器繼續在更高世代的積體電路製造中具有越來越高的高寬比(aspect ratio)。例如，動態隨機存取記憶體(DRAM)電容器現在有1到3微米的高度，和寬度為小於或等於約0.1微米。

電容器的常見類型是所謂的容器裝置，也就是將儲存電極成型為容器狀。介電材料和另一個電容器電極可以在容器內和/或沿著容器形成，使得其同時具有高容量和小尺寸。

為達到所要的電容值但又要減少所佔晶片面積，容器狀的儲存節點繼續變得更高更窄(亦即具有更大的高寬比)。不幸的是，高高寬比容器狀的儲存節點卻是結構薄弱，容易面臨坍塌現象。

目前避免高高寬比的容器坍塌通常是利用所謂的支撐網方法。在這種方法中，利用支撐網撐住容器狀電極，同時顯露出容器狀電極的外表面。採此方法，容器狀電極係形成在支撐材料，例如，硼磷矽玻璃(BPSG)，的開口中，然後將支撐材料以等向性蝕刻去除。

然而，單獨使用常規的支撐網方法仍不足以防止越來越高的高寬比的容器狀的儲存節點的傾倒、扭轉或破裂。此外，為了滿足高階DRAM對於電容量的要求，需改善目前的電容結構。因此，需要開發新的儲存節點 的結構，以及形成儲存節點結構的新方法。

本發明的主要目的即在於提供一種新穎的電容器結構，具有不同的底部胞板側壁厚度，藉以增加電容值，且具有雙支撐網結構(dual lattice structure)，以提高電容器結構的高寬比，進一步避免坍塌(toppling)問題。本發明同時提出製作該電容器的方法步驟。

本發明一實施例提供一種電容器結構，包含有一基材；一堆疊層，設於該基材上，其中該堆疊層包括該基材上的一絕緣層、一堆疊材料層，設於該絕緣層上、一較高的支撐網層，位於該堆疊材料層上、以及一較低的支撐網層設於堆疊材料層內；複數個容器狀儲存節點結構，位於該基材上，被該堆疊層環繞，且該儲存節點結構具有一基部及由該基部向上延伸的一側壁，其中側壁包括兩個部分：一上部具有較小厚度，而一下部具有較大厚度；一電容介電材料層，設於各該容器狀儲存節點結構的表面；以及一電容電極材料層，設於該電容介電材料層上，該電容電極材料層透過該電容介電材料層電容耦合至該儲存節點結構。

本發明另一實施例提供一種製作電容器的方法，包含有：提供一基材，其上具有一堆疊層，該堆疊層包括該基材上的一絕緣層、一堆疊材料層，設於該絕緣層上、一較高的支撐網層，位於該堆疊材料層上、以及至少一較低的支撐網層設於堆疊材料層內；於該堆疊層中形成一孔洞；於該該堆疊層及該孔洞的表面共形的沈積一儲存層；將該孔洞填滿一光阻；去除掉該儲存層位於該較高的支撐網層上的部份；部分去除位於該孔洞內的該光阻，並顯露出部分的該儲存層；對顯露出來的該儲存層進行薄化；去除該光阻；於該儲存層的表面上形成一電容介電材料層；以及於該電容介電材料層形成一電容電極材料層。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較 佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。

12‧‧‧半導體基材

14‧‧‧絕緣層

16‧‧‧汲極/源極摻雜區

20‧‧‧堆疊層

22‧‧‧較低的堆疊材料層

24‧‧‧較高的堆疊材料層

26‧‧‧較低的支撐網層

28‧‧‧較高的支撐網層

30‧‧‧孔洞

32‧‧‧導電層

34‧‧‧儲存層

36‧‧‧孔洞

38‧‧‧光阻層

38a‧‧‧外部光阻

38b‧‧‧內部光阻

40‧‧‧儲存節點結構

40a‧‧‧基部

40b‧‧‧側壁

40c‧‧‧上部

40d‧‧‧下部

42‧‧‧電容介電材料層

44‧‧‧電容電極材料層

44a‧‧‧部份

d1‧‧‧厚度

d2‧‧‧厚度

所附圖說係提供本發明更進一步的了解，並納入並構成本說明書的一部分。該附圖說與說明書內容一同闡述之本發明實施例係有助於解釋本發明的原理原則。在圖說中：第1圖至第7圖繪示本發明實施例製作電容器的方法的剖面示意圖。

第8圖至第10圖繪示本發明另一實施例製作雙側電容器結構的方法的剖面示意圖。

應當注意的是，所有的圖說皆為概略性的。為方便和在圖紙上清晰起見，圖說之相對尺寸和部分零件比例係以誇大或縮小規模呈現。相同的標號一般係用來於不同的實施例中指示相對應或類似的元件。

在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。

請參照第1圖至第7圖，其繪示本發明實施例製作電容器的方法的剖面示意圖。如第1圖所示，提供一半導體基材12，作為形成元件及電路的基底。上述半導體基材12可以包含單晶矽，或泛指一半導體基材或其一部份。上述半導體基材12可以包含半導體材料，例如一整片的半導體晶圓或一半導體材料區域。其中，「基材」一詞泛指任何支撐性結構，包括半導體基材，不限於單一材料。圖中，半導體基材12雖繪示為均勻同質性，但 其僅為示意圖，事實上半導體基材12亦可以包含不同材料。基材可以包含積體電路製造中有關的不同材料，例如，金屬、阻障材料、擴散材料或絕緣材料等等。

如第1圖所示，在半導體基材12上形成有絕緣層14，並在絕緣層14之間形成有汲極/源極摻雜區16。絕緣層14可以是形成在半導體基材12內的淺溝絕緣結構，其被至少一絕緣材料所填滿。例如，絕緣層14可以包括二氧化矽、氮化矽或氮氧化矽，但不限於此。上述汲極/源極摻雜區16可以包括任何一種合適的摻質或摻質組合，在此實施例中，上述摻質可以是N型摻質，而上述汲極/源極摻雜區16可以N型摻雜區，例如，半導體基材12為單晶矽，而上述汲極/源極摻雜區16是以磷或砷摻雜於半導體基材12預定區域。另外，在上述汲極/源極摻雜區16可以形成金屬，例如，鎢或氮化鈦等金屬層，其可以電連接至儲存節點的基部。

在半導體基材12上先形成有一堆疊層20，覆蓋住上述絕緣層14以及汲極/源極摻雜區16。上述堆疊層20可以包括一較低的堆疊材料層22以及一較高的堆疊材料層24。在較低的堆疊材料層22以及較高的堆疊材料層24之間設有一較低的支撐網層26。在較高的堆疊材料層24上面，則形成有一較高的支撐網層28。根據本發明實施例，較低的堆疊材料層22以及較低的支撐網層24的厚度和(d1)約為8000埃(Å)，較高的堆疊材料層24以及較高的支撐網層28的厚度和(d2)約為7000埃，整個堆疊層20的厚度約為15000埃至20000埃。

堆疊材料層22以及堆疊材料層24可以是任何合適的組成的犧牲層，例如，可以包括矽玻璃材料，如硼磷矽玻璃、磷矽玻璃或氟矽玻璃等、旋塗介電材、正矽酸乙酯(tetraethyl orthosilicate,TEOS)沈積而成的二氧化矽、或半導體層，如非晶矽或多晶矽。支撐網層26以及支撐網層28可以是任何合適的組成，例如，氮化矽。在此實施例中，在堆疊材料層22以及堆疊材料層24中僅顯示單一層的較低的支撐網層26，然而，在其它實施例中，亦 可能有兩層以上的較低的支撐網層。

接著在堆疊層20中形成複數個孔洞30，後續將用來容納儲存節點結構。上述孔洞30貫通堆疊層20的全部厚度，並顯露出下方的汲極/源極摻雜區16。在此實施例中，汲極/源極摻雜區16係用來與儲存節點電連接，因此，可以於露出的汲極/源極摻雜區16上形成一導電層32，以改善儲存節點基部與汲極/源極摻雜區16的電性耦合。舉例來說，導電層32可以是金屬矽化物，例如，鈦金屬矽化物或鎢金屬矽化物等，其可利用金屬矽化製程形成。此外，若汲極/源極摻雜區16具有金屬，例如鎢或氮化鈦/鎢，上述導電層32也可以省略。

根據本發明實施例，上述設計包括雙支撐網層(或多支撐網層)可以提供足夠的支撐強度，避免電容電極坍塌。此外，在上述雙支撐網層(或多支撐網層)架構中，電容製程中可以允許更高的高寬比，如此進一步提高電容值。

如第2圖所示，於堆疊層20中形成複數個孔洞30之後，於堆疊層20及孔洞30的表面共形的沈積一儲存層34。儲存層34不會填滿孔洞30，因此，儲存層34的表面在各孔洞30內定義出較小的孔洞36。在此實施例中，儲存層34後續將用來形成具有不同厚度的儲存節點結構。根據本發明實施例，儲存層34可以是任何合適的導電組成，例如，氮化鈦，但不限於此。

如第3圖所示，形成上述儲存層34之後，接著於堆疊層20上形成一光阻層38。在此實施例中，光阻層38可以包括一外部光阻38a，覆蓋堆疊層20上，以及一內部光阻38b，填入於各孔洞36內。光阻層38的內部光阻38b可以避免後續的研磨製程中研磨顆粒或殘餘物被捕陷於各孔洞36內。此外，光阻層38可以是由其它材料代替，例如，氧化層，如旋塗介電層。

如第4圖所示，形成光阻層38之後，進行一化學機械研磨(chemical mechanical polishing,CMP)製程，移除掉光阻層38的外部光阻38a， 以及儲存層34位於較高的支撐網層28上的部份，如此將儲存層34轉變成嵌入於堆疊層20中的容器狀儲存節點結構40。儲存節點結構40包括一基部40a，其透過導電層32與汲極/源極摻雜區16電連接，以及側壁40b從基部40a向上延伸。此時，儲存節點結構40的上表面與較高的支撐網層28的上表面切齊。從第4圖的剖面來看，雖然各儲存節點結構40繪示有兩個側壁40b，但是從立體結構來看，此兩側壁是相連的，構成環形的單一側壁。

從第4圖的剖面來看，側壁40b從下到上具有約略相等的厚度，其中，「約略相等」一詞係指在儲存節電結構40的製程可接受的容忍度下具有均一的厚度。其中，儲存節電結構40的側壁40b的厚度可以介於40埃至100埃之間，例如，可以是70埃。在某些實施例中，側壁40b從下到上可以具有不同的厚度，例如，側壁的上部較厚，下部較薄，這可能是無法在高深寬比開孔中均勻沈積儲存層34所造成的。

在此實施例中，汲極/源極摻雜區16係與儲存節點結構40電連接，在實施例中，儲存節點結構40終將構成電容器的一部份，而電容器將連結至一電晶體，如此形成一DRAM記憶胞。因此，汲極/源極摻雜區16可以耦合至一電晶體閘極(transistor gate)，進而耦合至另一汲極/源極摻雜區(圖未示)。上述電晶體閘極可以是存取線(即字元線)的一部份，而上述另一汲極/源極摻雜區可以是電連結至一數位線(digit line)，如此，可以藉由數位線及存取線進行儲存節點結構40的存取動作。圖中所示的儲存節點結構40僅為DRAM陣列中的一小部分。

如第5圖所示，在完成化學機械研磨(CMP)製程之後，通常進行一去渣(descum)製程，其同時會去除掉一些內部光阻38b。上述去渣製程可以進行優化或調整，以控制內部光阻38b在容器狀儲存節點結構40內被去除的深度。在此實施例中，內部光阻38b被部分移除後，使得儲存節點結構40的側壁40b在較低的支撐網層26上方的部分被顯露出來，而得以繼續進行後續薄化製程。

如第6圖所示，將儲存節點結構40的側壁40b部分顯露出來之後，進行一去渣後濕式清潔(post-descum wet clean)製程，如此橫向的蝕刻並薄化位於內部光阻38b之上的儲存節點結構40的側壁40b，未顯露出來的儲存節點結構40的側壁40b此時則被內部光阻38b保護住，不會被蝕刻。在上述薄化步驟之後，儲存節點結構40的側壁40b可分成兩個部分：上部40c具有較小厚度，而下部40d具有較大厚度。根據設計需求，上部40c與下部40d的界線可以高於或低於較低的支撐網層26。上述去渣後清潔製程可以使用濃度2000：1至10：1的氫氟酸，接續可以使用濃度0.5：1.0至0.02：0.025的APM標準清洗。已知，蝕刻製程可以視為對於一第一材料相對於一第二材料具有「選擇性」，若該蝕刻去除第一材料的速率遠大於去除第二材料的速率，包括但不限於，對於第一材料的蝕刻相對於第二材料具有100%的選擇性。較佳是利用對於儲存節點結構40移除較慢的蝕刻液，如此在薄化過程中能在去除量上獲得較嚴格的控制。因此，較佳是使蝕刻液中的活性成分相對稀釋，或使用較低溫的蝕刻液，如冷APM標準清洗液。

在此實施例中，儲存節點結構40的上部40c經縮減後的厚度可以少於或等於下部40d原先厚度的一半。例如，下部40d的厚度為40埃，而上部40c經縮減後的厚度可以至20埃。

如第7圖所示，完成儲存節點結構40的薄化步驟後，位於儲存節點結構40內的剩餘內部光阻38b即可被完全去除，將孔洞完整顯露出來。接著，在經修整的儲存節點結構40的內表面以及較高的支撐網層28的表面上共形的形成一電容介電材料層42，覆蓋住儲存節點結構40的側壁40b的上部40c與下部40d。接著，在電容介電材料層42上形成一電容電極材料層44(又稱胞板材料層)。上述電容電極材料層44填滿儲存節點結構40內部由側壁40b的上部40c與下部40d構成的孔洞，並覆蓋住較高的支撐網層28的表面。上述電容電極材料層44位於較高的支撐網層28上的部份44a可作為電容器的上電極。上述電容電極材料層44透過電容介電材料層42電容耦 合至經修整的儲存節點結構40。在此實施例中，上述電容介電材料層42可以是任何合適的組成，例如，氮化矽或氧化矽，但不限於此。上述電容電極材料層44可以是任何合適的組成，例如，鈦、鎢等金屬，或內含金屬之組成，例如金屬氮化物或金屬矽化物，或者經導電摻雜的半導體材料，例如，導電摻雜矽、導電摻雜鍺。上述電容介電材料及電容電極材料可以利用任何合適的方法形成，例如，利用原子層沈積法(atomic layer deposition,ALD)、化學氣相沈積法(chemical vapor deposition,CVD)或物理氣相沈積法(physical vapor deposition,PVD)等

第7圖中繪示經修整過的或部分薄化的儲存節點結構40，結合電容介電材料層42及電容電極材料層44，共同構成一電容器。電容器連結至一電晶體，如此形成一DRAM記憶胞。圖中所示的DRAM記憶胞僅為DRAM陣列中的一小部分。此外，若不需要上電極，亦可以利用化學機械研磨製程將電容電極材料層44位於較高的支撐網層28上的部份44a去除。

值得一提的是第7圖中的電容器結構是所謂的單側(single-sided)結構。在其它實施例中，電容器亦可以做成雙側結構。請參閱第8圖至第10圖，其繪示製作雙側電容器結構的方法的剖面示意圖。首先，如第8圖所示，在去除內部光阻38b之前，先以濕蝕刻去除儲存節點結構40周圍的堆疊層20。如第9圖所示，位於儲存節點結構40內的剩餘內部光阻38b接著被完全去除，將孔洞完整顯露出來，如此，儲存節點結構40的內、外側壁均被顯露出來。

接著如第10圖所示，類似第7圖中的步驟，在經修整的儲存節點結構40的內、外表面上共形的形成一電容介電材料層42，覆蓋住儲存節點結構40的側壁40b的上部40c與下部40d。接著，在電容介電材料層42上形成一電容電極材料層44。上述電容電極材料層44填滿儲存節點結構40內部由側壁40b的上部40c與下部40d構成的孔洞，並覆蓋住較高的支撐網層28的表面。上述電容電極材料層44透過電容介電材料層42電容耦合至 經修整的儲存節點結構40。

本發明同時披露新穎的電容器結構，如第7圖所示，電容器結構包括半導體基材12、堆疊層20，設於半導體基材12上，其中堆疊層20可包括半導體基材12上的絕緣層14、堆疊材料層22/24，設於絕緣層14上、較高的支撐網層28，位於堆疊材料層24上、以及較低的支撐網層26夾設於堆疊材料層22/24。複數個容器狀儲存節點結構40位於半導體基材12上，被堆疊層20環繞。儲存節點結構40具有基部及由基部向上延伸的側壁。上述側壁包括兩個部分：上部40c具有較小厚度，而下部40d具有較大厚度。在儲存節點結構40的表面上具有電容介電材料層42，以及電容電極材料層44，設於電容介電材料層42上。上述電容電極材料層44透過電容介電材料層42電容耦合至經修整的儲存節點結構40。

本發明主要特徵在於儲存節點結構40具有不同的厚度，如此設計將增加有效的電容面積，並增加電容值，卻不會影響到考量坍塌問題時的製程餘裕。此外，本發明具有雙支撐網結構(dual lattice structure)的設計，可提高電容器結構的高寬比，進一步避免坍塌(toppling)問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12‧‧‧半導體基材

14‧‧‧絕緣層

16‧‧‧汲極/源極摻雜區

20‧‧‧堆疊層

22‧‧‧較低的堆疊材料層

24‧‧‧較高的堆疊材料層

26‧‧‧較低的支撐網層

28‧‧‧較高的支撐網層

40‧‧‧儲存節點結構

40c‧‧‧上部

40d‧‧‧下部

42‧‧‧電容介電材料層

44‧‧‧電容電極材料層

44a‧‧‧部份

d1‧‧‧厚度

d2‧‧‧厚度

Claims (14)

1. 一種電容器結構，包含有：一基材；一堆疊層，設於該基材上，其中該堆疊層包括該基材上的一絕緣層、一堆疊材料層，設於該絕緣層上、一較高的支撐網層，位於該堆疊材料層上、以及至少一較低的支撐網層設於堆疊材料層內；複數個容器狀儲存節點結構，位於該基材上，被該堆疊層環繞，且該儲存節點結構具有一基部及由該基部向上延伸的一側壁，其中側壁包括兩個部分：一上部具有較小厚度，而一下部具有較大厚度；一電容介電材料層，設於各該容器狀儲存節點結構的表面；以及一電容電極材料層，設於該電容介電材料層上，該電容電極材料層透過該電容介電材料層電容耦合至該儲存節點結構。
2. 如申請專利範圍第1項所述的電容器結構，其中另包含有一摻雜區，位於各該儲存節點結構下方。
3. 如申請專利範圍第1項所述的電容器結構，其中該至少一較低的支撐網層係位於該上部與該下部之間。
4. 如申請專利範圍第1項所述的電容器結構，其中該儲存節點結構的上表面係與該較高的支撐網層的上表面切齊。
5. 如申請專利範圍第1項所述的電容器結構，其中該較高的支撐網層、該至少一較低的支撐網層以及該絕緣層包含有氮化矽。
6. 如申請專利範圍第1項所述的電容器結構，其中該儲存節點結構包含有 氮化鈦。
7. 如申請專利範圍第1項所述的電容器結構，其中該堆疊材料層包含有多晶矽。
8. 如申請專利範圍第1項所述的電容器結構，其中該儲存節點結構的高度介於15000埃至20000埃。
9. 如申請專利範圍第1項所述的電容器結構，其中該上部的厚度係少於或等於該下部的厚度的一半。
10. 如申請專利範圍第1項所述的電容器結構，其中該上部的厚度少於40埃。
11. 一種製作電容器的方法，包含有：提供一基材，其上具有一堆疊層，該堆疊層包括該基材上的一絕緣層、一堆疊材料層，設於該絕緣層上、一較高的支撐網層，位於該堆疊材料層上、以及至少一較低的支撐網層設於堆疊材料層內；於該堆疊層中形成一孔洞；於該該堆疊層及該孔洞的表面共形的沈積一儲存層；將該孔洞填滿一光阻；去除掉該儲存層位於該較高的支撐網層上的部份；部分去除位於該孔洞內的該光阻，並顯露出部分的該儲存層；對顯露出來的該儲存層進行薄化；去除該光阻；於該儲存層的表面上形成一電容介電材料層；以及 於該電容介電材料層形成一電容電極材料層。
12. 如申請專利範圍第11項所述的製作電容器的方法，其中該儲存層係以一化學機械研磨製程去除。
13. 如申請專利範圍第11項所述的製作電容器的方法，其中該光阻係以一去渣製程部分去除。
14. 如申請專利範圍第11項所述的製作電容器的方法，其中該顯露出來的該儲存層係以一濕式清潔製程進行薄化。