TWI880769B

TWI880769B - 形成開口的方法

Info

Publication number: TWI880769B
Application number: TW113120708A
Authority: TW
Inventors: 吳孟遂
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2024-06-04
Filing date: 2024-06-04
Publication date: 2025-04-11
Also published as: CN121076008A

Abstract

本發明提供一種形成開口的方法。形成開口的方法包括以下步驟：提供基底，基底上已形成有接墊；在基底上依序形成第一緩衝層與第一鈍化層；對第一緩衝層與第一鈍化層進行蝕刻製程，以形成第一開口並暴露出部分接墊；將填充材料沉積在第一鈍化層上及第一開口中，以形成第二緩衝層；對第二緩衝層進行平坦化製程；在第二緩衝層上形成第二鈍化層；以及對第二緩衝層與第二鈍化層進行開口製程，以形成第二開口並暴露出部分接墊。第一開口暴露出的部分接墊的位置與第二開口暴露出的部分接墊的位置相同。

Description

形成開口的方法

本發明是有關於一種形成開口的方法。

在半導體的製造過程中，有些產品需要對暴露出接墊的開口進行電性測試後，再決定後續的製程。舉例來說，進行電性測試後，可決定該元件是否要進行重佈線路層製程。若否，則須對該元件進行重新加工。然而，重新加工可用例如聚醯亞胺的材料對該接墊進行二次開口，進而產生材料殘留在開口底部而有曝光顯影的問題，且易造成原開口邊緣剝落而影響到二次開口後的尺寸。

為解決此問題，提出了如下的形成開口的方法來改善二次開口的尺寸。例如，在專利文獻1中記載了一種用於細間距、高深寬比晶片互連的晶圓級方法，包括形成多層鈍化層以及將凸塊下金屬（under-bump metal，UMB）填入第一次形成的開口，以使得第二次形成的開口尺寸相較於第一次形成的開口尺寸僅增加約5%。

另外，在專利文獻2中記載了一種形成半導體器件的方法，包括形成單層鈍化層以及沒有將任何材料填入第一次形成的開口，以使得第二次形成的開口尺寸小於第一次形成的開口尺寸；且將晶種層填入第二次形成的開口，以使得第三次形成的開口尺寸大於第一次形成的開口尺寸及第二次形成的開口尺寸。

[現有技術文獻]

[專利文獻1] US20040007779A1

[專利文獻2] CN106328627B

本發明提供一種可在實質上相同的位置進行二次蝕刻製程，以使兩次蝕刻製程所形成的開口尺寸實質上相同的形成開口的方法。

本發明的一種形成開口的方法，包括：提供基底，基底上已形成有接墊；在基底上依序形成第一緩衝層與第一鈍化層；對第一緩衝層與第一鈍化層進行蝕刻製程，以形成第一開口並暴露出部分接墊；將填充材料沉積在第一鈍化層上及第一開口中，以形成第二緩衝層；對第二緩衝層進行平坦化製程；在第二緩衝層上形成第二鈍化層；以及對第二緩衝層與第二鈍化層進行開口製程，以形成第二開口並暴露出部分接墊。第一開口暴露出的部分接墊的位置與第二開口暴露出的部分接墊的位置相同。

在本發明的一實施例中，上述第一開口暴露出的部分接墊的尺寸與第二開口暴露出的部分接墊的尺寸相同。

在本發明的一實施例中，上述第二緩衝層的厚度大於第一緩衝層的厚度與第一鈍化層的厚度總和。

在本發明的一實施例中，上述第二緩衝層的厚度為第一緩衝層的厚度與第一鈍化層的厚度總和的1.2倍以上。

在本發明的一實施例中，上述方法更包括：在第一鈍化層上形成光阻層，以進行蝕刻製程；以及在形成第一開口並暴露出部分接墊後，移除光阻層。

在本發明的一實施例中，其中：在對上述第二緩衝層進行平坦化製程的步驟中，是用以去除多餘的材料，使第二緩衝層的上表面與第一鈍化層的上表面共平面。

在本發明的一實施例中，上述填充材料包括高密度電漿、甲矽烷、四乙氧基矽烷、二氧化矽或其組合。

在本發明的一實施例中，上述第二鈍化層的材料包括聚醯亞胺、氮化矽、氮氧化矽或其組合。

在本發明的一實施例中，上述第二鈍化層與接墊沒有接觸。

在本發明的一實施例中，上述方法更包括：在形成第二開口並暴露出部分接墊後，進行灰化步驟或清洗步驟。

基於上述，本發明的形成開口的方法包括將填充材料沉積在第一鈍化層上及經蝕刻製程而形成的第一開口中，以形成第二緩衝層；以及對第二緩衝層與形成在第二緩衝層上的第二鈍化層進行開口製程，以形成第二開口並暴露出部分接墊，且第一開口暴露出的部分接墊的位置與第二開口暴露出的部分接墊的位置實質上相同。藉此，可在進行二次蝕刻製程後在實質上相同的位置形成實質上相同尺寸的開口，使得二次蝕刻製程可不影響所形成的開口尺寸及曝光顯影處理，而適用於製造半導體元件。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接（例如有線連接）及物理斷接（例如無線連接）。

本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1A至圖6B是本發明一實施例的在半導體元件的製造過程中的形成開口的方法的上視示意圖及剖面示意圖。圖1B是沿圖1A的剖線I-I’所截取的剖面示意圖。圖2B是沿圖2A的剖線I-I’所截取的剖面示意圖。圖3B是沿圖3A的剖線I-I’所截取的剖面示意圖。圖4B是沿圖4A的剖線I-I’所截取的剖面示意圖。圖5B是沿圖5A的剖線I-I’所截取的剖面示意圖。圖6B是沿圖6A的剖線I-I’所截取的剖面示意圖。在本實施例的上視示意圖中，省略剖面示意圖中的部分構件，以清楚說明上視示意圖中的各構件之間的位置關係。

請參考圖1A及圖1B，首先，提供基底100。基底100可為半導體基底，例如矽基底。此外，在圖1B中雖未示出，但在基底100中可具有摻雜區及/或隔離結構等所需的構件，且在基底100上可具有半導體元件（例如電晶體等主動元件）、介電層及/或內連線結構等所需的構件，在此省略其說明。

基底100上已形成有接墊102。接墊102的材料可包括導電材料，例如導電金屬材料。舉例來說，導電金屬材料可包括鎢（W）、鋁（Al）、銅（Cu）、金（Au）、鎳（Ni）、其組合或其他合適的金屬。接墊102的形成方法可包括沉積製程、電鍍製程、微影製程與蝕刻製程。

接著，在基底100上形成第一緩衝層110。第一緩衝層110覆蓋接墊102。第一緩衝層110的材料可包括二氧化矽（SiO ₂）、氮化鉭、氮化碳化矽、其組合或其他合適的材料，較佳為二氧化矽。第一緩衝層110的形成方法可包括化學氣相沉積法或其他合適的方法。第一緩衝層110可具有緩衝功能或填入接墊間隙的功能。第一緩衝層110的厚度可為約0.3微米至約1.2微米，例如約1.0微米。第一緩衝層110的厚度可以大於或約等於接墊102的厚度。舉例來說，當第一緩衝層110具有緩衝功能時，其厚度可為約等於接墊102的厚度，例如約0.3微米至約0.5微米；當第一緩衝層110具有填入接墊間隙的功能時，其厚度可大於接墊102的厚度，例如約0.8微米至約1.2微米。

然後，在第一緩衝層110上形成第一鈍化層120。第一鈍化層120的材料可包括氮氧化矽（SiON）、氮化矽（SiN）、其組合或其他合適的材料，較佳為氮氧化矽。第一鈍化層120的形成方法可包括化學氣相沉積法（chemical vapor deposition，CVD）、原子層沉積法（atomic layer deposition，ALD）或其他合適的方法。第一鈍化層120的形成方法與第一緩衝層110的形成方法可以相同或不同。第一鈍化層120的厚度可為約0.5微米至約0.7微米，例如約0.6微米。第一緩衝層110的厚度與第一鈍化層120的厚度總和T1可依據需求選擇適當的厚度總和，例如為約0.3微米至約2.0微米，較佳為約1.5微米至約1.6微米。

請參照圖2A及圖2B，可在第一鈍化層120上形成光阻層130，以進行蝕刻製程而形成第一開口120a。光阻層130的材料及厚度可依據微影製程（例如使用i-Line或深紫外線（deep ultraviolet lithography，DUV））及蝕刻製程的條件而選擇適當的材料及厚度。光阻層130的形成方法沒有特別的限制，例如可採用周知的光阻形成方法，在此不另行贅述。

蝕刻製程可為對第一鈍化層120與第一緩衝層110進行蝕刻製程而圖案化，以形成第一開口120a。第一開口120a暴露出部分接墊102a。部分接墊102a的寬度W1可依據電性測試的結果及接合需求而選擇適當的寬度。

然後，移除殘留的光阻層130，以暴露出第一鈍化層120的表面。殘留的光阻層130的移除方法可包括乾式灰化法（ashing）、濕式蝕刻法或其他合適的方法，以移除殘留的光阻層及未形成層的材料。

請參照圖3A及圖3B，在第一鈍化層120上形成第二緩衝層140。第二緩衝層140的材料為填充材料，且填充材料可包括高密度電漿、甲矽烷、四乙氧基矽烷、二氧化矽（SiO ₂）、其組合或其他合適的材料，較佳為四乙氧基矽烷、二氧化矽或其組合。四乙氧基矽烷可作為沉積以形成二氧化矽薄膜的前驅物。第二緩衝層140的材料與第一緩衝層110的材料可以相同或不同。第二緩衝層140的形成方法可包括化學氣相沉積法或其他合適的方法。第二緩衝層140的形成方法與第一緩衝層110的形成方法可以相同或不同。

第二緩衝層140形成在第一鈍化層120上且填入第一開口120a中。第二緩衝層140與第一開口120a暴露出的部分接墊102a接觸。在本實施例中，第二緩衝層140的厚度T2大於第一緩衝層110的厚度與第一鈍化層120的厚度總和T1。藉此，才能良好地進行後續的平坦化製程。第二緩衝層140的厚度T2可為第一緩衝層110的厚度與第一鈍化層120的厚度總和T1的1.2倍以上，較佳為1.2倍至1.5倍。舉例來說，第二緩衝層140的厚度T2可大於約0.36微米，較佳為約0.36微米至約3微米（例如可為約0.45微米、約2.4微米等），更佳為約0.5微米至約2.5微米。

請參照圖4A及圖4B，可對第二緩衝層140進行平坦化製程，以去除部分的填充材料，使第二緩衝層140的上表面140u與第一鈍化層120的上表面120u共平面。平坦化製程可包括濕式研磨製程、乾式研磨製程、磨削製程、蝕刻製程或其他合適的製程。濕式研磨製程可包括化學機械研磨（chemical-mechanical polishing，CMP）製程。

請參照圖5A至圖6B，在第二緩衝層140上形成第二鈍化層150後，進行開口製程以形成第二開口150b。第二鈍化層150可形成在第二緩衝層140的上表面140u與第一鈍化層120的上表面120u上。第二鈍化層150與接墊102沒有接觸。第二鈍化層150與第一開口120a暴露出的部分接墊102a沒有接觸。第二鈍化層150的材料可包括聚醯亞胺或其他合適的材料。在本實施例中，第二鈍化層150的材料與第一鈍化層120的材料較佳為彼此不同。第二鈍化層150的形成方法可包括藉由微影機台進行旋轉塗佈法（spin coating）或其他合適的方法。

在本實施例中，開口製程可包括先對第二鈍化層150進行黃光製程（photo process）以形成開口150a（如圖5A及圖5B所示）。然後，於開口150a中對第二緩衝層140進行蝕刻製程以形成第二開口150b。黃光製程的條件沒有特別的限制，可依據需求選擇適當的製程條件。在本實施例中，進行黃光製程時可使用一般黃光製程的條件，其照光量可依據第二鈍化層150的厚度及/或寬度W2選擇適當的照光量。蝕刻製程可採用乾式蝕刻以控制開口的截面形狀。第二開口150b暴露出部分接墊102b（如圖6A及圖6B所示）。第二開口150b暴露出的部分接墊102b的位置與第一開口120a暴露出的部分接墊102a的位置實質上相同。部分接墊102b的寬度W2為略大於或約等於部分接墊102a的寬度W1，以取代寬度W1作為部分接墊102b的最終開口尺寸。第二開口150b暴露出的部分接墊102b的寬度W2（尺寸）可與第一開口120a暴露出的部分接墊102a的寬度W1（尺寸）實質上相同。

最後，可在形成第二開口150b並暴露出部分接墊102b後，進行灰化（ashing）步驟、清洗步驟或其他合適的步驟。藉此，可去除形成開口的過程中所產生的雜質與水氣及清洗光阻，並且改善開口邊緣的平整程度。

綜上所述，本發明的形成開口的方法包括將填充材料沉積在已形成的第一開口中，以形成第二緩衝層；對第二緩衝層與形成在其上的第二鈍化層進行開口製程，以形成第二開口並暴露出部分接墊。藉此，可使第一開口暴露出的部分接墊的位置與第二開口暴露出的部分接墊的位置與尺寸實質上相同，而改善二次蝕刻製程影響所形成的開口尺寸及曝光顯影處理的問題，即改善二次開口的對準與尺寸的一致性，進而適用於製造半導體元件。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:基底 102:接墊 102a、102b:部分接墊 110:第一緩衝層 120:第一鈍化層 120a:第一開口 120u、140u:上表面 130:光阻層 140:第二緩衝層 150:第二鈍化層 150a:開口 150b:第二開口 I-I’:剖線 T1、T2:厚度 W1、W2:寬度

圖1A至圖6B是本發明一實施例的在半導體元件的製造過程中的形成開口的方法的上視示意圖及剖面示意圖。

100:基底

102:接墊

102b:部分接墊

110:第一緩衝層

120:第一鈍化層

140:第二緩衝層

150:第二鈍化層

150b:第二開口

I-I’:剖線

W2:寬度

Claims

一種形成開口的方法，包括：提供基底，所述基底上已形成有接墊；在所述基底上依序形成第一緩衝層與第一鈍化層；對所述第一緩衝層與所述第一鈍化層進行蝕刻製程，以形成第一開口並暴露出部分接墊；將填充材料沉積在所述第一鈍化層上及所述第一開口中，以形成第二緩衝層；對所述第二緩衝層進行平坦化製程；在所述第二緩衝層上形成第二鈍化層；以及對所述第二緩衝層與所述第二鈍化層進行開口製程，以形成第二開口並暴露出部分接墊，其中所述第一開口暴露出的所述部分接墊的位置與所述第二開口暴露出的所述部分接墊的位置相同。
如請求項1所述的形成開口的方法，其中所述第一開口暴露出的所述部分接墊的尺寸與所述第二開口暴露出的所述部分接墊的尺寸相同。
如請求項1所述的形成開口的方法，其中所述第二緩衝層的厚度大於所述第一緩衝層的厚度與所述第一鈍化層的厚度總和。
如請求項1所述的形成開口的方法，其中所述第二緩衝層的厚度為所述第一緩衝層的厚度與所述第一鈍化層的厚度總和的1.2倍以上。
如請求項1所述的形成開口的方法，更包括：在所述第一鈍化層上形成光阻層，以進行所述蝕刻製程；以及在形成所述第一開口並暴露出所述部分接墊後，移除所述光阻層。
如請求項1所述的形成開口的方法，其中：在對所述第二緩衝層進行平坦化製程的步驟中，是用以去除部分材料，使所述第二緩衝層的上表面與所述第一鈍化層的上表面共平面。
如請求項1所述的形成開口的方法，其中所述填充材料包括高密度電漿、甲矽烷、四乙氧基矽烷、二氧化矽或其組合。
如請求項1所述的形成開口的方法，其中所述第二鈍化層的材料包括聚醯亞胺、氮化矽、氮氧化矽或其組合。
如請求項1所述的形成開口的方法，其中所述第二鈍化層與所述接墊沒有接觸。
如請求項1所述的形成開口的方法，更包括：在形成所述第二開口並暴露出所述部分接墊後，進行灰化步驟或清洗步驟。