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TWI880070B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TWI880070B
TWI880070B TW111107307A TW111107307A TWI880070B TW I880070 B TWI880070 B TW I880070B TW 111107307 A TW111107307 A TW 111107307A TW 111107307 A TW111107307 A TW 111107307A TW I880070 B TWI880070 B TW I880070B
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gate
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Inventor
松本拓也
Original Assignee
日商住友電工器件創新股份有限公司
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Abstract

本發明提供一種可小型化之半導體裝置。 半導體裝置具備：基板；第1源極指，其設置於基板上；第1閘極指，其於第1源極指之寬度方向相鄰設置於基板上，且於第1源極指之延伸方向延伸；第2源極指，其設置於基板上，具有比第1源極指之寬度小之寬度，寬度方向之寬度落在第1源極指之寬度內，且於第1源極指之延伸方向延伸；第2閘極指，其於第2源極指之寬度方向相鄰設置於基板上，且於第2源極指之延伸方向延伸；第1源極配線，其設置於基板上，連接第1源極指與第2源極指；第1閘極配線，其設置於基板上，與第2閘極指夾著第2源極指，且寬度方向之寬度落在第1源極指之寬度內；第2閘極配線，其設置於基板上，與第1源極配線非接觸地交叉，連接第1閘極配線與第1閘極指；及第1汲極指，其設置於基板上，與第1源極指及第2源極指夾著第1閘極指及第2閘極指。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，例如係關於一種具有場效電晶體之半導體裝置及其製造方法。
眾所周知的是，於具有源極、閘極及汲極之場效電晶體(FET：Field Effect Transistor)中，將複數個具有源極指、閘極指及汲極指之單元FET配置於指之延伸方向(例如專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2002-299351號公報
[發明所欲解決之課題]
專利文獻1中，藉由將複數個單元FET配置於指之延伸方向而可使單元FET之閘極指變短。由此，可抑制閘極電阻。然而，用以對在指之延伸方向配置有複數個之單元FET之閘極指供給閘極電位(閘極信號)的閘極配線於指之延伸方向延伸。因此，閘極配線與源極指重疊，閘極-源極電容變大。若將閘極配線與源極指以不重疊之方式配置，則要將閘極配線區域與源極指區域分開設置，因此半導體裝置大型化。
本發明係鑒於上述問題而完成者，其目的在於提供一種可小型化之半導體裝置及其製造方法。 [解決課題之技術手段]
本發明之一實施方式係一種半導體裝置，其具備：基板；第1源極指，其設置於上述基板上；第1閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上；第2源極指，其設置於上述基板上，具有比上述第1源極指之寬度小之寬度，上述寬度方向之寬度落在上述第1源極指之寬度內，且於上述第1源極指延伸之延伸方向延伸；第2閘極指，其於上述第2源極指之上述寬度方向相鄰地沿上述第2源極指設置在位於自上述第1閘極指朝上述延伸方向之上述基板之區域上；第1源極配線，其設置於上述基板上，連接上述第1源極指與上述第2源極指；第1閘極配線，其設置於上述基板上，與上述第2閘極指夾著上述第2源極指，上述寬度方向之寬度落在上述第1源極指之寬度內；第2閘極配線，其設置於上述基板上，與上述第1源極配線非接觸地交叉，連接上述第1閘極配線與上述第1閘極指；及第1汲極指，其設置於上述基板上，與上述第1源極指及上述第2源極指夾著上述第1閘極指及上述第2閘極指。
本發明之一實施方式係一種半導體裝置之製造方法，其包含如下工序：於基板內形成半導體層經活化且相互分離之第1活性區域及第2活性區域、及設置於上述第1活性區域與上述第2活性區域之間且上述半導體層經鈍化之鈍性區域；於上述第1活性區域上設置第1源極歐姆層與第1汲極歐姆層，該第1汲極歐姆層於上述第1源極歐姆層之寬度方向相鄰設置，且沿上述第1源極歐姆層設置，且於上述第2活性區域上形成第2源極歐姆層與第2汲極歐姆層，該第2源極歐姆層具有比上述第1源極歐姆層之寬度小之寬度，寬度方向之寬度落在上述第1源極歐姆層之寬度內，且於上述第1源極歐姆層延伸之延伸方向延伸，該第2汲極歐姆層於上述第2源極歐姆層之上述寬度方向相鄰設置，且沿上述第2源極歐姆層設置；於上述第1活性區域上形成第1閘極指，該第1閘極指夾在上述第1源極歐姆層與上述第1汲極歐姆層之間，於上述第1源極歐姆層之上述寬度方向相鄰設置，且沿上述第1源極歐姆層設置，且於上述第2活性區域上形成第2閘極指，該第2閘極指夾在上述第2源極歐姆層與上述第2汲極歐姆層之間，於上述第1閘極指之上述延伸方向延伸；於上述基板上形成第1閘極配線，該第1閘極配線與上述第2閘極指夾著上述第2源極歐姆層，且上述寬度方向之寬度落在上述第1源極歐姆層之寬度內；及於上述鈍性區域上形成第2閘極配線，該第2閘極配線連接上述第1閘極指與上述第1閘極配線。 [發明之效果]
根據本發明，可提供一種能夠小型化之半導體裝置及其製造方法。
[本發明之實施方式之說明] 首先，列出本發明之實施方式之內容來進行說明。
[本發明之實施方式之詳情] 首先，列出本發明之實施方式之內容來進行說明。 (1)本發明之一實施方式係一種半導體裝置，其具備：基板；第1源極指，其設置於上述基板上；第1閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上；第2源極指，其設置於上述基板上，具有比上述第1源極指之寬度小之寬度，上述寬度方向之寬度落在上述第1源極指之寬度內，且於上述第1源極指延伸之延伸方向延伸；第2閘極指，其於上述第2源極指之上述寬度方向相鄰地沿上述第2源極指設置在位於自上述第1閘極指朝上述延伸方向之上述基板之區域上；第1源極配線，其設置於上述基板上，連接上述第1源極指與上述第2源極指；第1閘極配線，其設置於上述基板上，與上述第2閘極指夾著上述第2源極指，上述寬度方向之寬度落在上述第1源極指之寬度內；第2閘極配線，其設置於上述基板上，與上述第1源極配線非接觸地交叉，連接上述第1閘極配線與上述第1閘極指；及第1汲極指，其設置於上述基板上，與上述第1源極指及上述第2源極指夾著上述第1閘極指及上述第2閘極指。藉此，可提供能夠小型化之半導體裝置。 (2)本發明之半導體裝置較佳為具備通孔，該通孔貫通上述基板，且將上述第1源極指與設置於上述基板下之金屬層連接。 (3)本發明之半導體裝置較佳為具備：第3閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上，與上述第1閘極指夾著上述第1源極指；第3源極指，其設置於上述基板上，具有較上述第1源極指之寬度小之寬度，上述寬度方向之寬度落在上述第1源極指之寬度內，於上述延伸方向延伸，且於上述第1閘極配線之上述寬度方向相鄰而與上述第2源極指夾著上述第1閘極配線；第4閘極指，其於上述第3源極指之上述寬度方向相鄰地沿上述第3閘極指設置在位於自上述第3源極指朝上述延伸方向之上述基板之區域上，與上述第1閘極配線夾著上述第3源極指；第2汲極指，其設置於上述基板上，與上述第1源極指及上述第3源極指夾著上述第3閘極指及上述第4閘極指；及第2源極配線，其設置於上述基板上，連接上述第1源極指與上述第3源極指；且上述第2閘極配線與上述第2源極配線非接觸地交叉，且連接上述第1閘極配線與上述第3閘極指。 (4)本發明之半導體裝置較佳為具備閘極匯流排，該閘極匯流排設置在相對於上述第2源極指而位於上述第1源極指之相反側之上述基板之區域上，且連接於上述第1閘極配線。 (5)本發明之半導體裝置較佳為，上述第2閘極指之第1端連接於上述閘極匯流排，且上述第2閘極指之第2端與上述第2閘極配線隔開。 (6)本發明之半導體裝置較佳為，上述第2閘極指之第1端與上述閘極匯流排隔開，上述第2閘極指之第2端連接於上述第2閘極配線。 (7)本發明之半導體裝置較佳為，上述第2閘極指之第1端連接於上述閘極匯流排，上述第2閘極指之第2端連接於上述第2閘極配線。 (8)本發明之半導體裝置較佳為具備：第3閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上，與上述第1閘極指夾著上述第1源極指；第3源極指，其設置於上述基板上，具有比上述第1源極指之寬度小之寬度，上述寬度方向之寬度落在上述第1源極指之寬度內，且於上述延伸方向延伸，與上述第2源極指夾著上述第1閘極配線；第4閘極指，其於上述第3源極指之上述寬度方向相鄰地沿上述第3源極指設置在位於自上述第3閘極指朝上述延伸方向之上述基板之區域上，與上述第1閘極配線夾著上述第3源極指； 第2汲極指，其設置於上述基板上，與上述第1源極指及上述第3源極指夾著上述第3閘極指及上述第4閘極指；第2源極配線，其設置於上述基板上，連接上述第1源極指與上述第3源極指；第3閘極配線，其設置於上述基板上，且設置於上述第3源極指與上述第1閘極配線之間，上述寬度方向之寬度落在上述第1源極指之寬度內，在上述基板上與上述第1閘極配線分離；及第4閘極配線，其設置於上述基板上，與上述第2源極配線非接觸地交叉，且在上述基板上與上述第2閘極配線分離，連接上述第3閘極配線與上述第3閘極指。 (9)本發明之半導體裝置較佳為具備：第1閘極匯流排，其設置在相對於上述第2源極指而位於上述第1源極指之相反側之上述基板之區域上，且連接於上述第1閘極配線；第2閘極匯流排，其設置在相對於上述第3源極指而位於上述第1源極指之相反側之上述基板之區域上，且連接於上述第3閘極配線，在上述基板上與上述第1閘極匯流排分離；及電阻，其將上述第1閘極配線及上述第1閘極匯流排、與上述第3閘極配線及上述第2閘極匯流排電性連接。 (10)本發明之半導體裝置較佳為，上述基板具備：第1活性區域及第2活性區域，其等之上述基板內之半導體層經活化且相互分離；鈍性區域，其設置於上述第1活性區域與上述第2活性區域之間，且上述半導體層經鈍化；上述第1源極指具備：第1源極歐姆層，其與上述第1活性區域歐姆接觸；及第1源極低電阻層，其接觸設置於上述第1源極歐姆層上，且薄片電阻比上述第1源極歐姆層低；上述第2源極指具備：第2源極歐姆層，其與上述第2活性區域歐姆接觸；及第2源極低電阻層，其接觸設置於上述第2源極歐姆層上，且薄片電阻比上述第2源極歐姆層低；上述第2閘極配線設置於上述鈍性區域上，上述第1源極配線由與上述第1源極低電阻層及上述第2源極低電阻層相同之材料連續地形成。 (11)本發明之半導體裝置較佳為，上述第1汲極指具備：第1汲極歐姆層，其與上述第1活性區域歐姆接觸；第2汲極歐姆層，其與上述第2活性區域歐姆接觸；及汲極低電阻層，其接觸於上述第1汲極歐姆層及上述第2汲極歐姆層上，且薄片電阻低於上述第1汲極歐姆層及上述第2汲極歐姆層。 (12)本發明之半導體裝置較佳為，上述第2閘極配線之材料與上述第1閘極指及上述第2閘極指之材料相同。 (13)本發明之半導體裝置較佳為，上述第2閘極配線之薄片電阻低於上述第1閘極指及上述第2閘極指之薄片電阻。 (14)本發明之一實施方式係一種半導體裝置之製造方法，其包含如下工序：於基板內形成半導體層經活化且相互分離之第1活性區域及第2活性區域、及設置於上述第1活性區域與上述第2活性區域之間且上述半導體層經鈍化之鈍性區域；於上述第1活性區域上設置第1源極歐姆層與第1汲極歐姆層，該第1汲極歐姆層於上述第1源極歐姆層之寬度方向相鄰設置，且沿上述第1源極歐姆層設置，且於上述第2活性區域上形成第2源極歐姆層與第2汲極歐姆層，該第2源極歐姆層具有比上述第1源極歐姆層之寬度小之寬度，寬度方向之寬度落在上述第1源極歐姆層之寬度內，且於上述第1源極歐姆層延伸之延伸方向延伸，該第2汲極歐姆層於上述第2源極歐姆層之上述寬度方向相鄰設置，且沿上述第2源極歐姆層設置；於上述第1活性區域上形成第1閘極指，該第1閘極指夾在上述第1源極歐姆層與上述第1汲極歐姆層之間，於上述第1源極歐姆層之上述寬度方向相鄰設置，且沿上述第1源極歐姆層設置；且於上述第2活性區域上形成第2閘極指，該第2閘極指夾在上述第2源極歐姆層與上述第2汲極歐姆層之間，於上述第1閘極指之上述延伸方向延伸；於上述基板上形成第1閘極配線，該第1閘極配線與上述第2閘極指夾著上述第2源極歐姆層，且上述寬度方向之寬度落在上述第1源極歐姆層之寬度內；及於上述鈍性區域上形成第2閘極配線，該第2閘極配線連接上述第1閘極指與上述第1閘極配線。藉此，可提供能夠小型化之半導體裝置之製造方法。 (15)半導體裝置之製造方法較佳為包含如下工序：形成接觸於上述第1源極歐姆層上之第1源極低電阻層、及接觸於上述第2源極歐姆層上之第2源極低電阻層；於上述鈍性區域上，與上述第1源極低電阻層及上述第2源極低電阻層同時形成源極配線，該源極配線連接上述第1源極低電阻層與上述第2源極低電阻層，且於上述第2閘極配線層上與該第2閘極配線層非接觸地交叉。
以下，參照圖式對本發明之實施方式之半導體裝置及其製造方法之具體例進行說明。再者，本發明並不限定於該些例示，而由申請專利範圍表示，且意圖包含與申請專利範圍相同之意思及範圍內之所有變更。
[實施例1] 圖1係實施例1之半導體裝置之俯視圖。圖2至圖5分別係圖1之A-A剖視圖～D-D剖視圖。將基板10之上表面之法線方向設為Z方向，將各指之延伸方向設為Y方向，將各指之寬度方向設為X方向。
如圖1～圖5所示，基板10具備基板10a與設置於基板10a上之半導體層10b。半導體層10b中，藉由離子注入等而鈍化之區域係鈍性區域11a，未鈍化之區域係活性區域11。於基板10上設置有源極指12a～12c、閘極指14a～14d、汲極指16a、16b、閘極配線18a、18b、閘極匯流排22及汲極匯流排24。
源極指12a～12c、汲極指16a及16b具有設置於活性區域11上之歐姆金屬層40、及設置於歐姆金屬層40之低電阻層50。歐姆金屬層40與半導體層10b歐姆接觸。低電阻層50之電阻率比歐姆金屬層40低且厚度較厚。於源極指12a～12c、汲極指16a及16b中，歐姆金屬層40之X方向及Y方向上之寬度可大於低電阻層50之X方向及Y方向上之寬度，亦可相同。源極配線19b連接源極指12a與12b，源極配線19c連接源極指12a與12c。源極配線19b及19c設置於鈍性區域11a上，具有低電阻層50，而不具有歐姆金屬層40。汲極指16a及16b中之鈍性區域11a上之部分具有低電阻層50，而不具有歐姆金屬層40。
閘極指14a～14d具有設置於活性區域11上之閘極金屬層45，而不具有低電阻層50。閘極配線18b具有設置於鈍性區域11a上之閘極金屬層45，而不具有低電阻層50。閘極配線18a具有設置於半導體層10b上之閘極金屬層45與低電阻層50。低電阻層50之電阻率比閘極金屬層45低且厚度較厚。
源極指12a於Y方向延伸，具有X方向上之寬度W2a與Y方向上之長度L2a。源極指12b及12c自源極指12a之X方向上之兩端向Y方向延伸。源極指12b及12c分別具有X方向上之寬度W2b與Y方向上之長度L2b。於自源極指12a及源極指12b向+X方向離開特定距離之位置，設置有於Y方向延伸之汲極指16a。於自源極指12a及源極指12c向-X方向離開特定距離之位置，設置有於Y方向延伸之汲極指16b。汲極指16a及汲極指16b分別具有X方向之寬度W6。閘極指14a及閘極指14b設置於源極指12a及源極指12b與汲極指16a之間，閘極指14c及閘極指14d設置於源極指12a及源極指12c與汲極指16b之間。閘極指14a～閘極指14d於Y方向延伸，X方向上之寬度相當於閘極長Lg。
於源極指12b與源極指12c之間，設置有在Y方向延伸且具有X方向之寬度W8a之閘極配線18a。於閘極指14a及閘極指14c與閘極指14b及閘極指14d之間設置有閘極配線18b。閘極配線18b具有Y方向之寬度W8b且於X方向延伸，分別連接閘極指14a及閘極指14c之-Y方向之端部與閘極配線18a之+Y方向之端部。閘極配線18b與源極配線19b及源極配線19c隔著絕緣膜26交叉，不相互電性連接。閘極指14b、閘極指14d及閘極配線18a之-Y方向之端部連接於閘極匯流排22。汲極指16a及16b之+Y方向之端部連接於汲極匯流排24。源極指12a經由貫通基板10之通孔20而與設置在基板10下之金屬層28連接。以覆蓋源極指12a～12c、閘極指14a～14d、汲極指16a、16b、18a及18b之方式設置有絕緣膜26。
FET區域30a與30b配置於Y方向。FET區域30a中，包含源極指12a之活性區域11於X方向延伸。源極指12a、閘極指14a及汲極指16a形成單元FET32a，源極指12a、閘極指14c及汲極指16b形成單元FET32c。單元FET32a及32c之閘極寬度Wga，相當於包含源極指12a之活性區域11之Y方向之長度。單元FET32a及32c之源極電位自金屬層28經由通孔20而被供給至源極指12a。閘極電位(及閘極信號)自閘極匯流排22經由閘極配線18a及18b而被供給至閘極指14a及14c。汲極電位自汲極匯流排24被供給至汲極指16a及16b。單元FET32a及32c於X方向交替排列。
FET區域30b中，除閘極配線18a以外，還設置有活性區域11。源極指12b、閘極指14b及汲極指16a形成單元FET32b，源極指12c、閘極指14d及汲極指16b形成單元FET32d。單元FET32b及單元FET32d之閘極寬度Wgb，相當於包含源極指12b及12c之活性區域11內之Y方向之長度。單元FET32b及32d之源極電位，自金屬層28經由通孔20及源極指12a而被供給至源極指12b及源極指12c。閘極電位(及閘極信號)自閘極匯流排22供給至閘極指14b及閘極指14d。汲極電位自汲極匯流排24供給至汲極指16a及汲極指16b。單元FET32b及單元FET32d於X方向交替排列。於使半導體裝置整體之閘極寬度變大之情形時，單元FET32a～單元FET32d於X方向配置複數個。
於半導體裝置例如為氮化物半導體裝置之情形時，基板10a例如為SiC基板、矽基板、GaN基板或藍寶石基板。半導體層10b例如包含GaN層、AlGaN層及/或InGaN層等氮化物半導體層。於半導體裝置例如為GaAs系半導體裝置之情形時，基板10a例如為GaAs基板。半導體層10b例如包含GaAs層、AlGaAs層及/或InGaAs層等砷化物半導體層。歐姆金屬層40係金屬膜，例如自基板10側起為密接膜(例如鈦)及電阻率較密接層低之低電阻膜(例如鋁)。閘極金屬層45係金屬膜，例如自基板10側起為密接膜(例如鎳)及電阻率較密接層低之低電阻膜(例如金)。低電阻層50係金屬層，例如係障壁層(例如鈦鎢)及電阻率較障壁層低之低電阻層(例如金)。源極指12a～源極指12c、汲極指16a及汲極指16b亦可不具備低電阻層50。閘極配線18a亦可不具備閘極金屬層45。閘極匯流排22可具有閘極金屬層45與低電阻層50，亦可具有低電阻層50而不具有閘極金屬層45。汲極匯流排24可具有歐姆金屬層40與低電阻層50，亦可具有低電阻層50而不具有歐姆金屬層40。通孔20及金屬層28例如自基板10側起為密接層及電阻率較密接層低之層(例如金)。絕緣膜26例如係氮化矽膜。
源極指12a之X方向上之寬度W2a例如為50 μm～100 μm，Y方向上之長度L2a例如為100 μm～400 μm。源極指12b及源極指12c之X方向上之寬度W2b例如為5 μm～20 μm，Y方向上之長度L2b例如為110 μm～410 μm。閘極指14a～閘極指14d之X方向上之閘極長Lg例如為0.25 μm～2 μm。汲極指16a及汲極指16b之X方向上之寬度W6例如為5 μm～100 μm。閘極配線18a及閘極配線18b之寬度W8a及W8b例如為5 μm～20 μm。單元FET32a及單元FET32c之閘極寬度Wga例如為100 μm～400 μm，單元FET32b及單元FET32d之閘極寬度Wgb例如為100 μm～400 μm。通孔20之寬度W20例如為10 μm～60 μm。
根據實施例1，閘極指14a(第1閘極指)係於源極指12a(第1源極指)之X方向(寬度方向)相鄰設置。源極指12b(第2源極指)係X方向之寬度落在源極指12a之寬度內，且於Y方向(延伸方向)延伸。源極配線19b(第1源極配線)連接源極指12a與源極指12b。閘極指14b(第2閘極指)係於源極指12b之X方向相鄰設置。汲極指16a(第1汲極指)係與源極指12a及源極指12b分別夾著閘極指14a及閘極指14b。藉由源極指12a、閘極指14a及汲極指16a而形成單元FET32a，藉由源極指12b、閘極指14b及汲極指16a而形成單元FET32b。閘極配線18b(第2閘極配線)於閘極指14a與閘極指14b之間，與源極配線19b非接觸地交叉，且連接閘極配線18a(第1閘極配線)與閘極指14a。此時，連接源極指12a與源極指12b之源極配線19b配置於閘極配線18b之上方，且與閘極配線18b非接觸地交叉。其原因在於，源極配線19b與閘極配線18b隔著絕緣膜26交叉。藉此，可經由閘極配線18a及閘極配線18b而對閘極指14a供給閘極電位。由此，可降低單元FET32a之閘極電阻。
有時將源極指12a之X方向上之寬度W2a設計得較寬。例如，藉由通孔20而對源極指12a供給源極電位，藉此可使源極電感較小。然而，源極指12a之寬度W2a會變寬。另一方面，源極指12b及源極指12c之用以向Y方向供給源極電位之寬度W2b亦可沒寬度W2a那麼寬。由此，閘極配線18a以與閘極指14b夾著源極指12b之方式設置。藉此，俯視下，閘極配線18a與源極指12b不重疊。因此，可抑制閘極-源極電容。又，源極指12b之Y方向上之寬度W2b及閘極配線18a之寬度W8a分別小於寬度W2a，以自Y方向觀察時，閘極配線18a之寬度W8a落在源極指12a之寬度W2a內之方式設置閘極配線18a。即，自Y方向觀察時，閘極配線18a、源極指12b及源極指12c與源極指12a重疊，而不與源極指12a以外之區域重疊。藉此，即便設置閘極配線18a，亦可抑制半導體裝置之X方向之寬度。由此，可使半導體裝置小型化。
閘極指14c(第3閘極指)與閘極指14a夾著源極指12a。源極指12c(第3源極指)具有較寬度W2a小之寬度W2b，X方向之寬度落在源極指12a之寬度內，於Y方向延伸，且於閘極配線18a相鄰而與源極指12b夾著閘極配線18a。源極配線19c(第2源極配線)連接源極指12a與源極指12c。閘極指14d(第4閘極指)與閘極配線18a夾著源極指12c且於Y方向延伸。汲極指16b(第2汲極指)與源極指12a及源極指12c夾著閘極指14c及閘極指14d。閘極配線18b於閘極指14c與閘極指14d之間，與源極配線19c非接觸地交叉，且連接閘極配線18a與閘極指14c。此時，連接源極指12a與源極指12c之源極配線19c配置於閘極配線18b之上方，且與閘極配線18b非接觸地交叉。其原因在於，源極配線19c與閘極配線18b隔著絕緣膜26交叉。藉此，藉由源極指12a、閘極指14c及汲極指16b而形成單元FET32c，且藉由源極指12c、閘極指14d及汲極指16b而形成單元FET32d。
通孔20貫通基板10，且將源極指12a與設置於基板10下之金屬層28連接。如此，若將通孔20直接連接於源極指12a，則源極指12a之寬度W2a變寬。因此，可將閘極配線18a設置於源極指12b與源極指12c之間。
閘極匯流排22相對於源極指12b及源極指12c而設置於源極指12a之相反側，且連接於閘極配線18a。藉此，可自閘極匯流排22對閘極配線18a供給閘極電位。
閘極指14b及閘極指14d之第1端連接於閘極匯流排22，閘極指14b及閘極指14d之第2端與閘極配線18b隔開。藉此，於自閘極匯流排22供給至閘極指14b及閘極指14d之閘極信號、與自閘極配線18a及閘極配線18b供給至閘極指14a及閘極指14c之閘極信號產生相位差。然而，對閘極指14a～閘極指14d自相同之-Y方向供給閘極信號，且自汲極指16a及汲極指16b向+Y方向輸出信號。藉此，可抑制由相位差引起之損耗。由此，可提高高頻特性。
[實施例1之變化例1] 圖6係實施例1之變化例1之半導體裝置之俯視圖。如圖6所示，實施例1之變化例1中，於1個源極指12a設置有2個通孔20。如此，藉由在1個源極指12a設置複數個通孔20而可進一步降低源極電感。其他構成與實施例1相同，省略說明。
[實施例1之變化例2] 圖7係實施例1之變化例2之半導體裝置之俯視圖。如圖7所示，實施例1之變化例2中，閘極指14b及閘極指14d之-Y方向之第1端連接於閘極匯流排22，+Y方向之第2端連接於閘極配線18b。藉此，對閘極指14b及閘極指14d自±Y方向供給閘極電位。由此，可進一步抑制單元FET32b及單元FET32d之閘極電阻。又，亦可使單元FET32b及單元FET32d之閘極寬度Wgb變大。其他構成與實施例1相同，省略說明。
[實施例1之變化例3] 圖8係實施例1之變化例3之半導體裝置之俯視圖。如圖8所示，實施例1之變化例3中，閘極指14b及閘極指14d之-Y方向之第1端與閘極匯流排22隔開，+Y方向之第2端連接於閘極配線18b。藉此，可使單元FET32a與單元FET32b對稱，且可使單元FET32c與單元FET32d對稱。由此，供給至單元FET32a～單元FET32d之閘極信號之相位一致，因此可提高高頻特性。其他構成與實施例1相同，省略說明。
[實施例2] 圖9係實施例2之半導體裝置之俯視圖。如圖9所示，實施例2中，於Y方向設置有3個FET區域30a～FET區域30c。於FET區域30b與FET區域30c之間，設置有連接閘極指14b及閘極指14d與閘極配線18a之閘極配線18c。閘極配線18c設置於活性區域11之間。FET區域30c中，藉由源極指12b、閘極指14b及汲極指16a而形成單元FET32e，且藉由源極指12c、閘極指14d及汲極指16b而形成單元FET32f。如實施例2，亦可設置對閘極指14b及閘極指14d供給閘極電位之閘極配線18c。藉此，可於Y方向設置3個以上之FET區域30a～FET區域30c。其他構成與實施例1之變化例3相同，省略說明。
[實施例2之變化例1] 圖10係實施例2之變化例1之半導體裝置之俯視圖。如圖10所示，實施例2之變化例1中，閘極指14b及閘極指14d不連接於閘極匯流排22。其他構成與實施例2相同，省略說明。若對各單元FET32a～單元FET32f之閘極指14a～閘極指14d供給閘極電位，則可適當設計各閘極指14b及閘極指14d與閘極配線18b、閘極配線18c及閘極匯流排22之連接或非連接。
[實驗] 製作GaN系之HEMT(High Electron Mobility Transistor，高電子遷移率電晶體)。製作之樣品為以下4種。樣品A及樣品B係FET區域為1個之比較例。樣品如下。 樣品A：閘極寬度為440 μm之單元FET×2 樣品B：閘極寬度為380 μm之單元FET×2 樣品C係於實施例2進而設置連接閘極指14b及閘極指14d與閘極配線18a之閘極配線，且於Y方向設置有4個單元FET之例。 樣品C：於Y方向排列之4個單元FET之合計閘極寬度為440 μm×2 樣品D係實施例1之變化例2。 樣品D：於Y方向排列之2個單元FET之合計閘極寬度為380 μm×2
對樣品A～樣品D測定線性增益。測定條件係頻率為4.8 GHz、汲極偏壓電壓為50 V、汲極偏壓電流為8 mA/mm。樣品C及樣品D之線性增益分別較樣品A及樣品B提高1 dB以上。認為其原因在於，樣品C及樣品D之閘極電阻較樣品A及樣品B有所降低。又，樣品C及樣品D中，閘極配線與源極指不重疊，因此由閘極-源極電容之增加所引起之高頻特性之劣化得到抑制。
[實施例2之變化例2] 圖11係實施例2之變化例2之半導體裝置之俯視圖。如圖11所示，實施例2之變化例2中，閘極配線18a分割為閘極配線18a1與閘極配線18a2，閘極配線18b分割為閘極配線18b1與閘極配線18b2，閘極配線18c分割為閘極配線18c1與閘極配線18c2。閘極配線18b1及閘極配線18c1連接閘極指14b與閘極配線18a1，閘極配線18b2及閘極配線18c2連接閘極指14d與閘極配線18a2。閘極配線18a1、閘極配線18b1及閘極配線18c1與閘極配線18a2、閘極配線18b2及閘極配線18c2於基板10上不連接。其他構成與實施例2之變化例1相同，省略說明。
根據實施例2之變化例2，閘極配線18a2(第3閘極配線)設置於源極指12c與閘極配線18a1(第1閘極配線)之間，X方向之寬度落在源極指12a之寬度內，且在基板10上與閘極配線18a1分離。閘極配線18b2(第4閘極配線)與源極配線19c非接觸地交叉，在基板10上與閘極配線18b1(第2閘極配線)分離，連接閘極配線18a2與閘極指14c。藉此，傳輸至閘極指14a之高頻信號與傳輸至閘極指14b之高頻信號於閘極配線18a中分離。由此，可抑制振盪。即便於實施例1及其變化例與實施例2中，亦可將閘極配線18a及閘極配線18b如實施例2之變化例2般分割。
[實施例2之變化例3] 圖12係實施例2之變化例3之半導體裝置之俯視圖。如圖12所示，實施例2之變化例3中，將閘極匯流排22分割為閘極匯流排22a與閘極匯流排22b。閘極匯流排22a與閘極匯流排22b經由電阻25而連接。電阻25例如為使用半導體層10b之半導體電阻，使用鎳鉻合金、鉭或鎢等電阻率較高之金屬之金屬電阻，使用諸如金、鋁之歐姆金屬層40、閘極金屬層45或低電阻層50，且為使用較細之配線之金屬電阻。其他構成與實施例2之變化例2相同，省略說明。
[實施例2之變化例4] 圖13係實施例2之變化例4之半導體裝置之俯視圖。如圖13所示，實施例2之變化例4中，閘極配線18a1與閘極配線18a2經由電阻25而連接。閘極匯流排22a與閘極匯流排22b較實施例2之變化例3更為隔開。其他構成與實施例2之變化例3相同，省略說明。
如實施例2之變化例3及變化例4所示，連接於閘極配線18a1之閘極匯流排22a(第1閘極匯流排)、與連接於閘極配線18a2之閘極匯流排22b(第2閘極匯流排)於基板10上分離。設置有電阻25，該電阻25將閘極配線18a1及閘極匯流排22a與閘極配線18a2及閘極匯流排22b電性連接。藉此，傳輸至閘極指14a之高頻信號與傳輸至閘極指14b之高頻信號於閘極配線18a及閘極匯流排22中分離。由此，相較於實施例2之變化例2，可進一步抑制振盪。藉由設置電阻25，而使得於FET內之迴路中傳輸之信號衰減，可進一步抑制振盪。於實施例1及其變化例與實施例2中亦為，可將閘極匯流排22如實施例2之變化例3及變化例4般分割，且設置電阻25。
[實施例3] 實施例3係實施例1、實施例2及其等之變化例之製造方法之例。圖14A至圖15C係表示實施例3之半導體裝置之製造方法之剖視圖。圖16至圖18係表示實施例3之半導體裝置之製造方法之俯視圖。如圖14A所示，藉由對半導體層10b注入離子，而於半導體層10b形成鈍性區域11a。未形成鈍性區域11a之區域係活性區域11。
如圖16所示，於FET區域30a形成活性區域11b，且於FET區域30b形成活性區域11c1及活性區域11c2。於FET30a內形成有1個在X方向延伸之帶狀之活性區域11b。於FET區域30b內形成有在X方向排列之複數個活性區域11c1及活性區域11c2。活性區域11b與活性區域11c1及活性區域11c2之間係鈍性區域11a，活性區域11c1與活性區域11c2之間係鈍性區域11a。
如圖14B及圖16所示，於活性區域11b及活性區域11c上形成歐姆金屬層40。歐姆金屬層40之形成例如係使用真空蒸鍍法及舉離法。於活性區域11b上形成源極歐姆層42a、汲極歐姆層46a1及汲極歐姆層46b1。於活性區域11c1上形成源極歐姆層42b及汲極歐姆層46a2。於活性區域11c2上形成源極歐姆層42c及汲極歐姆層46b2。其後進行熱處理。藉此，源極歐姆層42a、汲極歐姆層46a1及汲極歐姆層46b1歐姆接觸於活性區域11b。源極歐姆層42b及汲極歐姆層46a2歐姆接觸於活性區域11c1。源極歐姆層42c及汲極歐姆層46b2歐姆接觸於活性區域11c2。
如圖14C及圖17所示，於基板10上形成閘極金屬層45。閘極金屬層45之形成例如係使用真空蒸鍍法及舉離法。於活性區域11b上，在源極歐姆層42a與汲極歐姆層46a1之間形成閘極指14a，且於源極歐姆層42a與汲極歐姆層46b1之間形成閘極指14c。於活性區域11c1上，在源極歐姆層42b與汲極歐姆層46a2之間形成閘極指14b。於活性區域11c2上，在源極歐姆層42c與汲極歐姆層46b2之間形成閘極指14d。於活性區域11b與活性區域11c1及活性區域11c2之間之鈍性區域11a上形成閘極配線18b。於活性區域11c1與活性區域11c2之間之鈍性區域11a上形成閘極金屬層48a。於FET區域30b之-Y側形成閘極金屬層49，該閘極金屬層49與閘極指14b、閘極指14d及閘極金屬層48a連接。
如圖15A示，於基板10上以覆蓋歐姆金屬層40及閘極金屬層45之方式形成絕緣膜26a。絕緣膜26a例如係使用CVD(Chemical Vapor Deposition，化學氣相沈積)法來形成。
如圖15B所示，於絕緣膜26a之所需區域使用蝕刻法而形成開口。於開口內及絕緣膜26a上形成低電阻層50。低電阻層50之形成例如係使用鍍覆法。
如圖15B及圖18所示，於歐姆金屬層40及閘極金屬層45上形成低電阻層50。低電阻層50之薄片電阻較歐姆金屬層40及閘極金屬層45之薄片電阻低。利用源極歐姆層42a與形成於源極歐姆層42a上之源極低電阻層52a來形成源極指12a。利用汲極歐姆層46a1與形成於汲極歐姆層46a1上之汲極低電阻層56a來形成汲極指16a1。利用汲極歐姆層46b1與形成於汲極歐姆層46b1上之汲極低電阻層56b來形成汲極指16b1。
利用源極歐姆層42b與形成於源極歐姆層42b上之源極低電阻層52b來形成源極指12b。利用源極歐姆層42c與形成於源極歐姆層42c上之源極低電阻層52c來形成源極指12c。利用汲極歐姆層46a2與形成於汲極歐姆層46a2上之汲極低電阻層56a來形成汲極指16a2。利用汲極歐姆層46b2與形成於汲極歐姆層46b2上之汲極低電阻層56b來形成汲極指16b2。
藉由形成於鈍性區域11a上之汲極低電阻層56a及汲極低電阻層56b而分別形成汲極配線19d及汲極配線19e。汲極指16a1、汲極配線19d及汲極指16a2形成實施例1之汲極指16a。汲極指16b1、汲極配線19e及汲極指16b2形成實施例1之汲極指16b。於FET區域30a之+Y側形成汲極匯流排24，該汲極匯流排24與汲極低電阻層56a及汲極低電阻層56b連接。
利用閘極金屬層48a與形成於閘極金屬層48a上之低電阻層58a來形成閘極配線18a。於閘極金屬層49上形成與低電阻層58a連接之低電阻層59。閘極金屬層49與低電阻層59形成閘極匯流排22。
如圖15C所示，於絕緣膜26a上以覆蓋低電阻層50之方式形成絕緣膜26b。絕緣膜26b之形成例如係使用CVD法。絕緣膜26a與絕緣膜26b形成絕緣膜26。其後，於基板10形成通孔20，且於通孔20內及基板10之下表面形成金屬層28。藉此，製造出實施例1之半導體裝置。
實施例3中，閘極配線18a由閘極金屬層45與低電阻層50形成，因此可使閘極配線18a低電阻化。源極指12a～源極指12c、汲極指16a1、汲極指16a2、汲極指16b1及汲極指16b2可由歐姆金屬層40與低電阻層50形成，因此可使源極指12a～源極指12c、汲極指16a1、汲極指16a2、汲極指16b1及汲極指16b2低電阻化。源極配線19b及源極配線19c由低電阻層50形成，閘極配線18b由閘極金屬層45形成。因此，源極配線19b及源極配線19c可與閘極金屬層45隔著絕緣膜26a而非接觸地交叉。閘極配線18a及閘極配線18b形成於鈍性區域11a上，因此可抑制閘極寄生電容。
根據實施例3及其變化例，如圖14A及圖16，於基板10內形成半導體層10b經活化且相互分離之活性區域11b(第1活性區域)及活性區域11c1(第2活性區域)、及設置於活性區域11b與活性區域11c1之間且半導體層10b經鈍化之鈍性區域11a。
如圖16，於活性區域11b上形成源極歐姆層42a(第1源極歐姆層)與汲極歐姆層46a1(第1汲極歐姆層)。於活性區域11c1上形成源極歐姆層42b(第2源極歐姆層)與汲極歐姆層46a2(第2汲極歐姆層)。
如圖17，於活性區域11b上形成閘極指14a(第1閘極指)。於活性區域11c1上形成閘極指14b(第2閘極指)。於鈍性區域11a上形成閘極配線18a(第1閘極配線)之一部分層即閘極金屬層48a。於鈍性區域11a上形成閘極配線18b(第2閘極配線)。
如圖18，形成接觸於源極歐姆層42a上之源極低電阻層52a(第1源極低電阻層)、與接觸於源極歐姆層42b上之源極低電阻層52b(第2源極低電阻層)，於鈍性區域11a上，與源極低電阻層52a及源極低電阻層52b同時形成源極配線19b，該源極配線19b連接源極低電阻層52a與源極低電阻層52b，且於閘極配線18b上與該閘極配線18b非接觸地交叉。藉此，源極配線19b由與源極低電阻層52a及源極低電阻層52b相同之材料連續地形成。
由與源極低電阻層52a及源極低電阻層52b相同之材料連續地形成源極配線19b。源極低電阻層52a及源極低電阻層52b之薄片電阻，較源極歐姆層42a及源極歐姆層42b之薄片電阻低。藉此，可降低源極指12a與源極指12b之間之電阻，且可將閘極配線18b與源極配線19b非接觸地交叉。
又，汲極指16a具備汲極歐姆層46a1(第1汲極歐姆層)、汲極歐姆層46a2(第2汲極歐姆層)、汲極低電阻層56a。汲極低電阻層56a接觸於汲極歐姆層46a1及汲極歐姆層46a2上，其薄片電阻較汲極歐姆層46a1及汲極歐姆層46a2之薄片電阻低。藉此，可降低汲極指16a之電阻。
低電阻層50之薄片電阻較佳為歐姆金屬層40之薄片電阻之1/2以下，更佳為1/5以下，進而佳為1/10以下。作為使低電阻層50之薄片電阻小於歐姆金屬層40之薄片電阻之方法，有使低電阻層50之主要金屬層(例如金)之電阻率低於歐姆金屬層40之主要金屬層(例如鋁)之電阻率的方法。又，有使低電阻層50較歐姆金屬層40厚之方法。
閘極配線18b係與閘極指14a及閘極指14b同時形成。即，閘極配線18b之材料及厚度與閘極指14a及閘極指14b之材料及厚度相同。藉此，可簡化製造工序。
閘極配線18a之至少一部分層(閘極金屬層48a)係與閘極配線18b同時形成。即，閘極金屬層48a之材料及厚度與閘極配線18b之材料及厚度相同。藉此，可簡化製造工序。
[實施例3之變化例1] 圖19及圖20係實施例3之變化例1之半導體裝置之俯視圖。如圖19所示，於形成閘極金屬層45時，不形成閘極金屬層48a。
如圖20所示，閘極配線18a由低電阻層50形成，而不具有閘極金屬層45。其他工序與實施例3相同，省略說明。
閘極配線18a具有低電阻層58a，因此可充分低電阻化。因此，閘極配線18a亦可不具有閘極金屬層48a。
[實施例3之變化例2] 圖21及圖22係實施例3之變化例2之半導體裝置之俯視圖。如圖21所示，於形成閘極金屬層45時，不形成閘極配線18b及閘極金屬層48a。
如圖22所示，於鈍性區域11a上形成閘極金屬層55。閘極金屬層55之形成例如係使用真空蒸鍍法及舉離法。藉由閘極金屬層55而形成閘極配線18b及閘極金屬層48a。閘極金屬層55使用電阻率較閘極金屬層45低之材料。例如於閘極金屬層45使用金之情形時，閘極金屬層55使用銀或銅。又，使閘極金屬層55厚於閘極金屬層45。藉此，可使閘極金屬層55之薄片電阻低於閘極金屬層45之薄片電阻。由此，實施例3之變化例2中，可使閘極配線18a及閘極配線18b低電阻化。其他工序與實施例3相同，省略說明。
[實施例3之變化例3] 圖23係實施例3之變化例3之半導體裝置之俯視圖。如圖23所示，閘極金屬層55亦可具有閘極配線18b，而不具備閘極金屬層48a。其他工序與實施例3之變化例2相同，省略說明。如實施例3之變化例3，閘極配線18b與源極配線19b及源極配線19c交叉，因此無法設置低電阻層50。因此，閘極配線18b由閘極金屬層55形成。閘極配線18a具有低電阻層50，因此可充分低電阻化。因此，閘極配線18a亦可不具有閘極金屬層48a。
根據實施例3之變化例2及變化例3，閘極配線18b之薄片電阻低於閘極指14a及閘極指14b之薄片電阻。藉此，可降低閘極配線18b之電阻。閘極配線18b之薄片電阻較佳為閘極指14a及閘極指14b之薄片電阻之1/2以下，更佳為1/5以下。作為使閘極配線18b之薄片電阻小於閘極指14a及閘極指14b之薄片電阻之方法，有使閘極配線18b之主要金屬層(例如銀或銅)之電阻率低於閘極指14a及閘極指14b之主要金屬層(例如金)之電阻率的方法。又，有使閘極配線18b厚於閘極指14a及閘極指14b之方法。
實施例1～實施例3及其變化例中，以於X方向排列4個單元FET為例進行了說明，但X方向上之單元FET之個數可為1個，亦可為2個、3個或5個以上。亦可將排列於X方向之4個單元FET設為1組而於X方向排列複數組。
應當認為此次揭示之實施方式於所有方面均為例示而非限制性者。本發明之範圍不為上述意思，而由申請專利範圍表示，且意圖包含與申請專利範圍相同之意思及範圍內之所有變更。
10,10a:基板 10b:半導體層 11,11c2:活性區域 11a:鈍性區域 11b:活性區域(第1活性區域) 11c1:活性區域(第2活性區域) 12a～12c:源極指(第1～第3源極指) 14a～14d:閘極指(第1～第4閘極指) 16a,16b:汲極指(第1,第2汲極指) 16a1,16a2,16b1,16b2:汲極指 18a,18a1:閘極配線(第1閘極配線) 18a2:閘極配線(第3閘極配線) 18b,18b1:閘極配線(第2閘極配線) 18b2:閘極配線(第4閘極配線) 18c,18c1,18c2:閘極配線 19b:源極配線(第1源極配線) 19c:源極配線(第2源極配線) 19d,19e:汲極配線 20:通孔 22,22a,22b:閘極匯流排 24:汲極匯流排 25:電阻 26,26a,26b:絕緣膜 28:金屬層 30a～30b:FET區域 32a～32f:單元FET 40:歐姆金屬層 42a:源極歐姆層(第1源極歐姆層) 42b:源極歐姆層(第2源極歐姆層) 42c:源極歐姆層 45,55:閘極金屬層 46a1:汲極歐姆層(第1汲極歐姆層) 46a2:汲極歐姆層(第2汲極歐姆層) 46b1,46b2:汲極歐姆層 48a,49:閘極金屬層 50,58a,59:低電阻層 52a:源極低電阻層(第1源極低電阻層) 52b:源極低電阻層(第2源極低電阻層) 52c:源極低電阻層 56a,56b:汲極低電阻層 W2a:寬度 W2b:寬度 W6:寬度 W8a:寬度 W8b:寬度 W20:寬度 Wga:閘極寬度 Wgb:閘極寬度 L2a:長度 L2b:長度 X:方向 Y:方向 Z:方向
圖1係實施例1之半導體裝置之俯視圖。 圖2係圖1之A-A剖視圖。 圖3係圖1之B-B剖視圖。 圖4係圖1之C-C剖視圖。 圖5係圖1之D-D剖視圖。 圖6係實施例1之變化例1之半導體裝置之俯視圖。 圖7係實施例1之變化例2之半導體裝置之俯視圖。 圖8係實施例1之變化例3之半導體裝置之俯視圖。 圖9係實施例2之半導體裝置之俯視圖。 圖10係實施例2之變化例1之半導體裝置之俯視圖。 圖11係實施例2之變化例2之半導體裝置之俯視圖。 圖12係實施例2之變化例3之半導體裝置之俯視圖。 圖13係實施例2之變化例4之半導體裝置之俯視圖。 圖14A係表示實施例3之半導體裝置之製造方法之剖視圖。 圖14B係表示實施例3之半導體裝置之製造方法之剖視圖。 圖14C係表示實施例3之半導體裝置之製造方法之剖視圖。 圖15A係表示實施例3之半導體裝置之製造方法之剖視圖。 圖15B係表示實施例3之半導體裝置之製造方法之剖視圖。 圖15C係表示實施例3之半導體裝置之製造方法之剖視圖。 圖16係表示實施例3之半導體裝置之製造方法之俯視圖。 圖17係表示實施例3之半導體裝置之製造方法之俯視圖。 圖18係表示實施例3之半導體裝置之製造方法之俯視圖。 圖19係實施例3之變化例1之半導體裝置之俯視圖。 圖20係實施例3之變化例1之半導體裝置之俯視圖。 圖21係實施例3之變化例2之半導體裝置之俯視圖。 圖22係實施例3之變化例2之半導體裝置之俯視圖。 圖23係實施例3之變化例3之半導體裝置之俯視圖。
10:基板
11:活性區域
12a~12c:源極指(第1~第3源極指)
14a~14d:閘極指(第1~第4閘極指)
16a,16b:汲極指(第1、第2汲極指)
18a:閘極配線(第1閘極配線)
18b:閘極配線(第2閘極配線)
19b:源極配線(第1源極配線)
19c:源極配線(第2源極配線)
20:通孔
22:閘極匯流排
24:汲極匯流排
30a,30b:FET區域
32a~32d:單元FET
W2a:寬度
W2b:寬度
W6:寬度
W8a:寬度
W8b:寬度
W20:寬度
Wga:閘極寬度
Wgb:閘極寬度
L2a:長度
L2b:長度

Claims (15)

  1. 一種半導體裝置，其具備： 基板； 第1源極指，其設置於上述基板上； 第1閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上； 第2源極指，其設置於上述基板上，具有比上述第1源極指之寬度小之寬度，上述寬度方向之寬度落在上述第1源極指之寬度內，且於上述第1源極指延伸之延伸方向延伸； 第2閘極指，其於上述第2源極指之上述寬度方向相鄰地沿上述第2源極指設置在位於自上述第1閘極指朝上述延伸方向之上述基板之區域上； 第1源極配線，其設置於上述基板上，連接上述第1源極指與上述第2源極指； 第1閘極配線，其設置於上述基板上，與上述第2閘極指夾著上述第2源極指，上述寬度方向之寬度落在上述第1源極指之寬度內； 第2閘極配線，其設置於上述基板上，與上述第1源極配線非接觸地交叉，連接上述第1閘極配線與上述第1閘極指；及 第1汲極指，其設置於上述基板上，與上述第1源極指及上述第2源極指夾著上述第1閘極指及上述第2閘極指。
  2. 如請求項1之半導體裝置，其具備通孔，該通孔貫通上述基板，且將上述第1源極指與設置於上述基板下之金屬層連接。
  3. 如請求項1之半導體裝置，其具備： 第3閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上，與上述第1閘極指夾著上述第1源極指； 第3源極指，其設置於上述基板上，具有較上述第1源極指之寬度小之寬度，上述寬度方向之寬度落在上述第1源極指之寬度內，於上述延伸方向延伸，且於上述第1閘極配線之上述寬度方向相鄰而與上述第2源極指夾著上述第1閘極配線； 第4閘極指，其於上述第3源極指之上述寬度方向相鄰地沿上述第3閘極指設置在位於自上述第3源極指朝上述延伸方向之上述基板之區域上，與上述第1閘極配線夾著上述第3源極指； 第2汲極指，其設置於上述基板上，與上述第1源極指及上述第3源極指夾著上述第3閘極指及上述第4閘極指；及 第2源極配線，其設置於上述基板上，連接上述第1源極指與上述第3源極指；且 上述第2閘極配線與上述第2源極配線非接觸地交叉，且連接上述第1閘極配線與上述第3閘極指。
  4. 如請求項1之半導體裝置，其具備閘極匯流排，該閘極匯流排設置在相對於上述第2源極指而位於上述第1源極指之相反側之上述基板之區域上，且連接於上述第1閘極配線。
  5. 如請求項4之半導體裝置，其中上述第2閘極指之第1端連接於上述閘極匯流排，且上述第2閘極指之第2端與上述第2閘極配線隔開。
  6. 如請求項4之半導體裝置，其中上述第2閘極指之第1端與上述閘極匯流排隔開，上述第2閘極指之第2端連接於上述第2閘極配線。
  7. 如請求項4之半導體裝置，其中上述第2閘極指之第1端連接於上述閘極匯流排，上述第2閘極指之第2端連接於上述第2閘極配線。
  8. 如請求項1之半導體裝置，其具備： 第3閘極指，其於上述第1源極指之寬度方向相鄰地沿上述第1源極指設置於上述基板上，與上述第1閘極指夾著上述第1源極指； 第3源極指，其設置於上述基板上，具有比上述第1源極指之寬度小之寬度，上述寬度方向之寬度落在上述第1源極指之寬度內，且於上述延伸方向延伸，與上述第2源極指夾著上述第1閘極配線； 第4閘極指，其於上述第3源極指之上述寬度方向相鄰地沿上述第3源極指設置在位於自上述第3閘極指朝上述延伸方向之上述基板之區域上，與上述第1閘極配線夾著上述第3源極指； 第2汲極指，其設置於上述基板上，與上述第1源極指及上述第3源極指夾著上述第3閘極指及上述第4閘極指； 第2源極配線，其設置於上述基板上，連接上述第1源極指與上述第3源極指； 第3閘極配線，其設置於上述基板上，且設置於上述第3源極指與上述第1閘極配線之間，上述寬度方向之寬度落在上述第1源極指之寬度內，在上述基板上與上述第1閘極配線分離；及 第4閘極配線，其設置於上述基板上，與上述第2源極配線非接觸地交叉，且在上述基板上與上述第2閘極配線分離，連接上述第3閘極配線與上述第3閘極指。
  9. 如請求項8之半導體裝置，其具備： 第1閘極匯流排，其設置在相對於上述第2源極指而位於上述第1源極指之相反側之上述基板之區域上，且連接於上述第1閘極配線； 第2閘極匯流排，其設置在相對於上述第3源極指而位於上述第1源極指之相反側之上述基板之區域上，且連接於上述第3閘極配線，在上述基板上與上述第1閘極匯流排分離；及 電阻，其將上述第1閘極配線及上述第1閘極匯流排、與上述第3閘極配線及上述第2閘極匯流排電性連接。
  10. 如請求項1至9中任一項之半導體裝置，其中上述基板具備：第1活性區域及第2活性區域，其等之上述基板內之半導體層經活化且相互分離；鈍性區域，其設置於上述第1活性區域與上述第2活性區域之間，且上述半導體層經鈍化； 上述第1源極指具備：第1源極歐姆層，其與上述第1活性區域歐姆接觸；及第1源極低電阻層，其接觸設置於上述第1源極歐姆層上，且薄片電阻比上述第1源極歐姆層低； 上述第2源極指具備：第2源極歐姆層，其與上述第2活性區域歐姆接觸；及第2源極低電阻層，其接觸設置於上述第2源極歐姆層上，且薄片電阻較上述第2源極歐姆層低； 上述第2閘極配線設置於上述鈍性區域上， 上述第1源極配線由與上述第1源極低電阻層及上述第2源極低電阻層相同之材料連續地形成。
  11. 如請求項10之半導體裝置，其中上述第1汲極指具備：第1汲極歐姆層，其與上述第1活性區域歐姆接觸；第2汲極歐姆層，其與上述第2活性區域歐姆接觸；及汲極低電阻層，其接觸於上述第1汲極歐姆層及上述第2汲極歐姆層上，且薄片電阻低於上述第1汲極歐姆層及上述第2汲極歐姆層。
  12. 如請求項1之半導體裝置，其中上述第2閘極配線之材料與上述第1閘極指及上述第2閘極指之材料相同。
  13. 如請求項1之半導體裝置，其中上述第2閘極配線之薄片電阻低於上述第1閘極指及上述第2閘極指之薄片電阻。
  14. 一種半導體裝置之製造方法，其包含如下工序： 於基板內形成半導體層經活化且相互分離之第1活性區域及第2活性區域、及設置於上述第1活性區域與上述第2活性區域之間且上述半導體層經鈍化之鈍性區域； 於上述第1活性區域上形成第1源極歐姆層與第1汲極歐姆層，該第1汲極歐姆層於上述第1源極歐姆層之寬度方向相鄰地沿上述第1源極歐姆層設置，於上述第2活性區域上形成第2源極歐姆層與第2汲極歐姆層，該第2源極歐姆層具有比上述第1源極歐姆層之寬度小之寬度，寬度方向之寬度落在上述第1源極歐姆層之寬度內，且於上述第1源極歐姆層延伸之延伸方向延伸，該第2汲極歐姆層於上述第2源極歐姆層之寬度方向相鄰地沿上述第2源極歐姆層設置， 於上述第1活性區域上形成第1閘極指，該第1閘極指夾在上述第1源極歐姆層與上述第1汲極歐姆層之間，於上述第1源極歐姆層之上述寬度方向相鄰設置，且沿上述第1源極歐姆層設置，於上述第2活性區域上形成第2閘極指，該第2閘極指夾在上述第2源極歐姆層與上述第2汲極歐姆層之間，於上述第2源極歐姆層之上述寬度方向相鄰地沿上述第2源極歐姆層設置在位於自上述第1閘極指朝上述延伸方向之上述基板之區域上； 於上述基板上形成第1閘極配線，該第1閘極配線與上述第2閘極指夾著上述第2源極歐姆層，且上述寬度方向之寬度落在上述第1源極歐姆層之寬度內；及 於上述鈍性區域上形成第2閘極配線，該第2閘極配線連接上述第1閘極指與上述第1閘極配線。
  15. 如請求項14之半導體裝置之製造方法，其中形成接觸於上述第1源極歐姆層上之第1源極低電阻層、及接觸於上述第2源極歐姆層上之第2源極低電阻層；於上述鈍性區域上，與上述第1源極低電阻層及上述第2源極低電阻層同時形成源極配線，該源極配線連接上述第1源極低電阻層與上述第2源極低電阻層，且於上述第2閘極配線層上與該第2閘極配線層非接觸地交叉。
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