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TW202508028A - 半導體裝置及其製造方法 - Google Patents

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TW202508028A
TW202508028A TW113123391A TW113123391A TW202508028A TW 202508028 A TW202508028 A TW 202508028A TW 113123391 A TW113123391 A TW 113123391A TW 113123391 A TW113123391 A TW 113123391A TW 202508028 A TW202508028 A TW 202508028A
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堤優也
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日商住友電工器件創新股份有限公司
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Abstract

本發明提供一種能夠抑制特性之劣化且實現小型化之半導體裝置。 本發明之半導體裝置具備：基板；第1單位FET，其具備於第1方向上延伸之第1源極電極、於第1方向上延伸之第1汲極電極、及於第1方向上延伸且設置於與第1方向交叉之第2方向上之第1源極電極和第1汲極電極之間之第1閘極電極，且設置於基板上；第2單位FET，其具備於第1方向上延伸之第2源極電極、於第1方向上延伸之第2汲極電極、及於第1方向上延伸且設置於第2方向上之第2源極電極與第2汲極電極之間之第2閘極電極，且相對於第1單位FET設置於第1方向上之基板上；第1源極佈線，其於第1方向上延伸，設置於第1源極電極上，與第1源極電極電性接觸；閘極匯流排，其設置為於第1方向上與第2閘極電極之間隔著第1閘極電極，與第1閘極電極電性連接；以及閘極佈線，其與第1源極電極非接觸地設置於第1源極電極之上方，於第2方向上與第1汲極電極之間隔著第1源極佈線，於第1方向上延伸，將閘極匯流排與第2閘極電極電性連接；且第1源極佈線與第1源極電極接觸之區域在第1方向上之最大寬度為從基板之厚度方向觀察時第1源極佈線與第1源極電極重合之區域在第1方向上之最大寬度之1/2倍以上。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法。
已知於具有指狀之源極電極、閘極電極及汲極電極之場效電晶體(FET：Field Effect Transistor)中，在電極之延伸方向上配置複數個具有源極電極、閘極電極及汲極電極之單位FET(例如專利文獻1、2)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2002-299351號公報 [專利文獻2]美國專利第9786660號說明書
[發明所欲解決之問題]
於專利文獻1及2中，藉由在電極之延伸方向上配置複數個單位FET，能夠使單位FET中之閘極電極之寬度變短。藉此，能夠抑制閘極電阻。然而，將閘極焊墊與和閘極焊墊分離之閘極電極進行電性連接之閘極佈線設置於單位FET之上方。由此，閘極佈線與汲極電極之間之寄生電容變大，增益等特性劣化。另一方面，若將閘極佈線以不與單位FET重合之方式進行配置，則半導體裝置大型化。
本發明係鑒於上述問題而成者，其目的在於抑制特性之劣化且實現小型化。 [解決問題之技術手段]
本發明之一實施方式係一種半導體裝置，其具備：基板；第1單位FET，其具備於第1方向上延伸之第1源極電極、於上述第1方向上延伸之第1汲極電極、及於上述第1方向上延伸且設置於與上述第1方向交叉之第2方向上之上述第1源極電極和上述第1汲極電極之間之第1閘極電極，且設置於上述基板上；第2單位FET，其具備於上述第1方向上延伸之第2源極電極、於上述第1方向上延伸之第2汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第2源極電極與上述第2汲極電極之間之第2閘極電極，且相對於上述第1單位FET設置於上述第1方向上之上述基板上；第1源極佈線，其於上述第1方向上延伸，設置於上述第1源極電極上，與上述第1源極電極電性接觸；閘極匯流排，其設置為於上述第1方向上與上述第2閘極電極之間隔著上述第1閘極電極，與上述第1閘極電極電性連接；以及閘極佈線，其與上述第1源極電極非接觸地設置於上述第1源極電極之上方，於上述第2方向上與上述第1汲極電極之間隔著上述第1源極佈線，於上述第1方向上延伸，將上述閘極匯流排與上述第2閘極電極電性連接；且上述第1源極佈線與上述第1源極電極接觸之區域在上述第1方向上之最大寬度為從上述基板之厚度方向觀察時上述第1源極佈線與上述第1源極電極重合之區域在上述第1方向上之最大寬度之1/2倍以上。
本發明之一實施方式係一種半導體裝置之製造方法，其包括如下步驟：於基板上形成第1單位FET及第2單位FET，上述第1單位FET具備於第1方向上延伸之第1源極電極、於上述第1方向上延伸之第1汲極電極、及於上述第1方向上延伸且設置於與上述第1方向交叉之第2方向上之上述第1源極電極和上述第1汲極電極之間之第1閘極電極，上述第2單位FET具備於上述第1方向上延伸之第2源極電極、於上述第1方向上延伸之第2汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第2源極電極與上述第2汲極電極之間之第2閘極電極，且相對於上述第1單位FET位於上述第1方向；同時形成第1源極佈線、第2源極佈線及第1汲極佈線，上述第1源極佈線於上述第1方向上延伸，設置於上述第1源極電極上，與上述第1源極電極電性接觸，上述第2源極佈線於上述第1方向上延伸，設置於上述第2源極電極上，與上述第2源極電極電性接觸，上述第1汲極佈線於上述第1方向上延伸，設置於上述第1汲極電極上，與上述第1汲極電極電性接觸；以及形成閘極佈線，上述閘極佈線與上述第1源極電極非接觸地設置於上述第1源極電極之上方，於上述第2方向上與上述第1汲極電極之間隔著上述第1源極佈線，於上述第1方向上延伸，將閘極匯流排與上述第2閘極電極電性連接。 [發明之效果]
根據本發明，能夠抑制特性之劣化且實現小型化。
[本發明之實施方式之說明] 首先，列出本發明之實施方式之內容並進行說明。 (1)本發明之一實施方式係一種半導體裝置，其具備：基板；第1單位FET，其具備於第1方向上延伸之第1源極電極、於上述第1方向上延伸之第1汲極電極、及於上述第1方向上延伸且設置於與上述第1方向交叉之第2方向上之上述第1源極電極和上述第1汲極電極之間之第1閘極電極，且設置於上述基板上；第2單位FET，其具備於上述第1方向上延伸之第2源極電極、於上述第1方向上延伸之第2汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第2源極電極與上述第2汲極電極之間之第2閘極電極，且相對於上述第1單位FET設置於上述第1方向上之上述基板上；第1源極佈線，其於上述第1方向上延伸，設置於上述第1源極電極上，與上述第1源極電極電性接觸；閘極匯流排，其設置為於上述第1方向上與上述第2閘極電極之間隔著上述第1閘極電極，與上述第1閘極電極電性連接；以及閘極佈線，其與上述第1源極電極非接觸地設置於上述第1源極電極之上方，於上述第2方向上與上述第1汲極電極之間隔著上述第1源極佈線，於上述第1方向上延伸，將上述閘極匯流排與上述第2閘極電極電性連接；且上述第1源極佈線與上述第1源極電極接觸之區域在上述第1方向上之最大寬度為從上述基板之厚度方向觀察時上述第1源極佈線與上述第1源極電極重合之區域在上述第1方向上之最大寬度之1/2倍以上。藉此，能夠抑制閘極-汲極電容，能夠抑制特性之劣化。又，能夠實現半導體裝置之小型化。 (2)於上述(1)中，可使上述閘極佈線之上表面距上述基板之上表面之高度小於上述第1源極佈線之上表面距上述基板之上表面之高度。藉此，能夠進一步抑制閘極-汲極電容。 (3)於上述(1)或(2)中，可具備第1汲極佈線，其於上述第1方向上延伸，設置於上述第1汲極電極上，與上述第1汲極電極電性接觸，且上述第1源極佈線之厚度為第1汲極佈線之厚度以下。藉此，能夠減少製造步驟。 (4)於上述(1)至(3)中任一項中，可具備第2源極佈線，其於上述第1方向上延伸，設置於上述第2源極電極上，與上述第2源極電極電性接觸，且上述第1源極佈線之厚度與上述第2源極佈線之厚度相等。藉此，能夠減少製造步驟。 (5)於上述(1)至(4)中任一項中，可具備：無機絕緣膜，其設置於上述第1源極電極上；以及有機絕緣膜或空隙，其設置於上述無機絕緣膜與上述閘極佈線之間。藉此，能夠使閘極-源極電容變小，能夠抑制特性之劣化。 (6)於上述(5)中，可於作為從上述基板之厚度方向觀察時上述閘極佈線與上述第1源極電極重合之區域之上述第1方向上之一部分的第1部位處，上述閘極佈線不隔著上述有機絕緣膜或上述空隙地與上述無機絕緣膜接觸，於上述區域之上述第1方向上之隔著上述第1部位之第2部位處，上述閘極佈線與上述無機絕緣膜之間隔著上述有機絕緣膜或上述空隙。藉此，能夠使閘極佈線之形狀穩定。 (7)於上述(1)至(6)中任一項中，可具備：第2源極佈線，其於上述第1方向上延伸，設置於上述第2源極電極上，與上述第2源極電極電性接觸；以及第1連接佈線，其於上述第2方向上延伸，於上述第1方向上隔在上述第1源極電極與上述第2源極電極之間，將上述閘極佈線與上述第2閘極電極電性連接；且上述第1源極佈線與上述第1連接佈線非接觸地交叉，連接於上述第2源極佈線。藉此，能夠進一步抑制閘極-汲極電容。 (8)於上述(1)至(7)中任一項中，可具備：第3單位FET，其具備上述第1源極電極、於上述第1方向上延伸且於上述第2方向上與上述第1汲極電極之間隔著上述第1源極電極之第3汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第1源極電極與上述第3汲極電極之間的第3閘極電極，且設置於上述基板上；第4單位FET，其具備上述第2源極電極、於上述第1方向上延伸且於上述第2方向上與上述第2汲極電極之間隔著上述第2源極電極之第4汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第2源極電極與上述第4汲極電極之間之第4閘極電極，且相對於上述第3單位FET設置於上述第1方向上之上述基板上；以及第3源極佈線，其於上述第1方向上延伸，設置於上述第1源極電極上，於上述第2方向上與上述第1源極佈線之間隔著上述閘極佈線，且與上述第1源極電極電性接觸；且上述第3源極佈線與上述第1源極電極接觸之區域在上述第1方向上之最大寬度為從上述基板之厚度方向觀察時上述第3源極佈線與上述第1源極電極重合之區域在上述第1方向上之最大寬度之1/2倍以上。藉此，能夠實現半導體裝置之小型化。 (9)於上述(8)中，可具備第1連接佈線，其於上述第1方向上隔在上述第1源極電極與上述第2源極電極之間，將上述第2閘極電極與上述第4閘極電極電性連接，且上述閘極佈線之端連接於上述第1連接佈線之上述第2方向上之中央部。藉此，能夠將閘極電位供給至第2閘極電極及第4閘極電極。 (10)於上述(8)或(9)中，可具備防護金屬層，其與上述閘極佈線非接觸地設置於上述閘極佈線之上方，將上述第1源極佈線與上述第3源極佈線連接。藉此，能夠進一步抑制閘極-汲極電容。 (11)於上述(1)至(10)中任一項中，可具備：第5單位FET，其具備於上述第1方向上延伸且於上述第2方向上與上述第1源極電極之間隔著上述第1汲極電極之第3源極電極、上述第1汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第3源極電極與上述第1汲極電極之間之第5閘極電極，且設置於上述基板上；第4源極佈線，其於上述第1方向上延伸，設置於上述第3源極電極上，與上述第3源極電極電性接觸；以及第2連接佈線，其設置於上述第1方向上之上述第1汲極電極與上述閘極匯流排之間，將上述第1源極佈線與上述第4源極佈線電性連接。藉此，能夠進一步抑制閘極-汲極電容。 (12)本發明之一實施方式係一種半導體裝置之製造方法，其包括如下步驟：於基板上形成第1單位FET及第2單位FET之步驟，上述第1單位FET具備於第1方向上延伸之第1源極電極、於上述第1方向上延伸之第1汲極電極、及於上述第1方向上延伸且設置於與上述第1方向交叉之第2方向上之上述第1源極電極和上述第1汲極電極之間之第1閘極電極，上述第2單位FET具備於上述第1方向上延伸之第2源極電極、於上述第1方向上延伸之第2汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第2源極電極與上述第2汲極電極之間之第2閘極電極，且相對於上述第1單位FET位於上述第1方向；同時形成第1源極佈線、第2源極佈線及第1汲極佈線之步驟，上述第1源極佈線於上述第1方向上延伸，設置於上述第1源極電極上，與上述第1源極電極電性接觸，上述第2源極佈線於上述第1方向上延伸，設置於上述第2源極電極上，與上述第2源極電極電性接觸，上述第1汲極佈線於上述第1方向上延伸，設置於上述第1汲極電極上，與上述第1汲極電極電性接觸；以及形成閘極佈線之步驟，上述閘極佈線與上述第1源極電極非接觸地設置於上述第1源極電極之上方，於上述第2方向上與上述第1汲極電極之間隔著上述第1源極佈線，於上述第1方向上延伸，將閘極匯流排與上述第2閘極電極電性連接。藉此，能夠抑制特性之劣化。又，能夠實現半導體裝置之小型化。進而，能夠減少製造步驟。
[本發明之實施方式之詳細情況] 以下，參照圖式，對本發明之實施方式之半導體裝置及其製造方法之具體例進行說明。再者，本發明並不限定於該等例示，而由發明申請專利範圍表示，意圖包含與發明申請專利範圍均等之含義及範圍內之所有變更。
[實施例1] 以於行動通訊基地台中將例如0.5 GHz至10 GHz之高頻信號放大之放大器中使用之半導體裝置為例進行說明。圖1係實施例1中之半導體裝置之俯視圖。圖2至圖6分別為圖1中之A-A剖視圖、B-B剖視圖、C-C剖視圖、D-D剖視圖及E-E剖視圖。將基板10之厚度方向設為Z方向，將指狀之各電極之延伸方向設為Y方向(第1方向)，將各電極之排列方向設為X方向(與第1方向交叉之第2方向)。
於各圖中，源極電極12、閘極電極14、汲極電極16、源極佈線22、汲極佈線26、單位FET60表示一般要素，源極電極12a、12b、閘極電極14a至14d、汲極電極16a、16b、源極佈線22a至22c、汲極佈線26a、26b、及單位FET60a至60d表示一般要素中包含之特定要素。以下，主要使用源極電極12a、12b、閘極電極14a至14d、汲極電極16a、16b、源極佈線22a至22c、汲極佈線26a及26b對單位FET60a至60d進行說明。
如圖1至圖6所示，於實施例1之半導體裝置100中，基板10具備基板10a及設置於基板10a上之半導體層10b。半導體層10b例如具備通道層10c及障壁層10d。於與X方向及Y方向平行之XY平面中，藉由半導體層10b之離子植入等而去活性化之區域為非活性區域13，未經去活性化之區域為活性區域11a及11b。
活性區域11a及11b於Y方向上排列，於X方向上延伸。於活性區域11a設置有包含X方向上排列之複數個單位FET60之FET群62a。於活性區域11b設置有包含X方向上排列之複數個單位FET60之FET群62b。
於FET群62a中，源極電極12a(第1源極電極)、閘極電極14a(第1閘極電極)、14c(第3閘極電極)以及汲極電極16a(第1汲極電極)及16b(第3汲極電極)各自於Y方向上延伸。於X方向上，閘極電極14a及14c之間隔著源極電極12a。於X方向上，閘極電極14a設置於源極電極12a與汲極電極16a之間，閘極電極14c設置於源極電極12a與汲極電極16b之間。單位FET60a(第1單位FET)包含源極電極12a、閘極電極14a及汲極電極16a。單位FET60c(第3單位FET)包含源極電極12a、閘極電極14c及汲極電極16b。源極佈線22a(第1源極佈線)及22c(第3源極佈線)設置於源極電極12a上，與源極電極12a電性接觸。源極佈線22a及22c於Y方向上延伸並於X方向上排列。
於FET群62b中，源極電極12b(第2源極電極)、閘極電極14b(第2閘極電極)、14d(第4閘極電極)以及汲極電極16a(第2汲極電極)及16b(第4汲極電極)各自於Y方向上延伸。於X方向上，閘極電極14b及14d之間隔著源極電極12b。於X方向上，閘極電極14b設置於源極電極12b與汲極電極16a之間，閘極電極14d設置於源極電極12b與汲極電極16b之間。單位FET60b(第2單位FET)包含源極電極12b、閘極電極14b及汲極電極16a。單位FET60d(第4單位FET)包含源極電極12b、閘極電極14d及汲極電極16b。源極佈線22b(第2源極佈線)設置於源極電極12b上，與源極電極12b電性接觸。源極佈線22b於Y方向上延伸。
FET群62a之汲極電極16a與FET群62b之汲極電極16a係連續地設置為一體，FET群62a之汲極電極16b與FET群62b之汲極電極16b係連續地設置為一體。汲極佈線26a(第1汲極佈線)及26b(第2汲極佈線)分別設置於汲極電極16a及16b上，分別與汲極電極16a及16b電性接觸。汲極佈線26a及26b於Y方向上延伸。汲極匯流排36設置為於Y方向上與FET群62a之間隔著FET群62b。汲極電極16a及16b之Y方向上之-端連接於汲極匯流排36。
閘極匯流排34設置為於Y方向上與FET群62b之間隔著FET群62a。閘極匯流排34具備閘極金屬層34a及設置於閘極金屬層34a上之焊墊金屬層34b。於Y方向上之閘極匯流排34與FET群62a之間設置有連接佈線29a。連接佈線29a於X方向上延伸，將閘極電極14a之Y方向上之+端與閘極電極14c之Y方向上之+端連接。閘極匯流排34與閘極電極14a及14c經由連接佈線29a而電性連接並短路。
於Y方向上之FET群62a與62b之間設置有連接佈線29b。連接佈線29b(第1連接佈線)於X方向上延伸，將閘極電極14b之Y方向上之+端與閘極電極14d之Y方向上之+端連接。閘極佈線28與源極電極12a電性非接觸地設置於源極電極12a之上方，於Y方向上延伸。連接佈線29a與29b藉由閘極佈線28而電性連接。閘極匯流排34與閘極電極14b及14d經由連接佈線29a、閘極佈線28及連接佈線29b而電性連接並短路。
於基板10上，以覆蓋源極電極12a、12b、閘極電極14a至14d、汲極電極16a、16b以及連接佈線29a及29b之方式設置有絕緣膜35a。絕緣膜35a具有使源極電極12a、12b、汲極電極16a、16b以及連接佈線29a及29b之上表面露出之開口25。設置於源極電極12a上之源極佈線22a及22c經由開口25而與源極電極12a電性接觸。分別設置於源極電極12b、汲極電極16a及16b上之源極佈線22b、汲極佈線26a及26b經由開口25而分別與源極電極12b、汲極電極16a及16b電性接觸。閘極佈線28經由開口25而與連接佈線29a及29b電性接觸。
於源極佈線22a至22c、汲極佈線26a、26b及閘極佈線28上設置有絕緣膜35b。絕緣膜35b於源極電極12a之上方以包圍閘極佈線28之上表面、下表面及側面之方式設置。於源極電極12a之上方之閘極佈線28與源極電極12a之間設置有絕緣膜35a、空間31及絕緣膜35b。空間31例如為空隙(空氣等氣體)。
通孔30貫通基板10，連接於源極電極12a及12b。於基板10之下表面設置有金屬層32。於通孔30之內表面設置有金屬層32a。藉此，金屬層32經由通孔30而與源極電極12a及12b電性連接並短路。
源極電位(例如接地電位等基準電位)從金屬層32經由通孔30之金屬層32a供給至源極電極12a及12b。閘極電位(例如高頻信號及閘極偏壓電壓)從閘極匯流排34經由連接佈線29a供給至閘極電極14a及14c。又，閘極電位從閘極匯流排34經由連接佈線29a、閘極佈線28及連接佈線29b供給至閘極電極14b及14d。汲極偏壓電壓從汲極匯流排36供給至汲極電極16a及16b。各單位FET60a至60d中被放大之高頻信號從汲極電極16a或16b輸出至汲極匯流排36。
於單位FET60a及60c中，高頻信號從閘極電極14a及14c之Y方向上之+端輸入。於單位FET60b及60d中，高頻信號從閘極電極14b及14d之Y方向上之+端輸入。若高頻信號從閘極電極14a及14c之Y方向上之+端及-端這兩端輸入至閘極電極14a及14c，則單位FET60a及60c之高頻特性會因相位差等而劣化。於實施例1中，閘極電極14a及14c之Y方向上之-端與閘極電極14b及14d之Y方向上之+端未連接，因此能夠抑制單位FET60a及60c處之高頻特性之劣化。
於半導體裝置100例如為氮化物半導體裝置之情形時，基板10a例如為SiC基板、矽基板、GaN基板或藍寶石基板。半導體層10b例如包含GaN層、AlGaN層及/或InGaN層等氮化物半導體層。於單位FET60a至60d為GaN HEMT(Gallium Nitride High Electron Mobility Transistor，氮化鎵高電子遷移率電晶體)之情形時，通道層10c為GaN層，障壁層10d為AlGaN層。於半導體裝置100例如為GaAs系半導體裝置之情形時，基板10a例如為GaAs基板。半導體層10b例如包含GaAs層、AlGaAs層及/或InGaAs層等砷化物半導體層。半導體裝置100亦可為LDMOS(Laterally Diffused Metal Oxide Semiconductor，橫向擴散金屬氧化物半導體)等矽半導體裝置。
源極電極12a、12b、汲極電極16a及16b為金屬膜，例如從基板10側起例如為鈦膜及鋁膜。閘極電極14a至14d、連接佈線29a、29b及閘極金屬層34a為金屬膜，例如從基板10側起為鎳膜及金膜。源極佈線22a至22c、汲極佈線26a、26b及焊墊金屬層34b例如為金層、銅層或鋁層。閘極佈線28及金屬層32例如為金層、銅層或鋁層。絕緣膜35a及35b例如為氮化矽膜等無機絕緣膜。
源極電極12a及12b之X方向之長度例如為10 μm至100 μm。汲極電極16a及16b之X方向之長度例如為1 μm至50 μm。源極佈線22a及22c之X方向之長度例如為1 μm至50 μm。源極佈線22b之X方向之長度例如為5 μm至100 μm。閘極佈線28之X方向之長度例如為1 μm至50 μm。源極電極12與汲極電極16之X方向之距離例如為1 μm至20 μm。源極佈線22a至22c、汲極佈線26a及26b之厚度例如為1 μm至10 μm。閘極佈線28之厚度例如為0.5 μm至5 μm。
[實施例1之製造方法] 圖7A至圖14B係表示實施例1之半導體裝置之製造方法之剖視圖。圖7A至圖14A相當於圖1之A-A剖面之一部分，圖7B至圖14B相當於圖1之E-E剖面之一部分。
如圖7A及圖7B所示，於基板10上形成源極電極12a至12c、閘極電極14a至14d、汲極電極16a、16b、連接佈線29a及29b。於基板10上以覆蓋源極電極12a至12c、閘極電極14a至14d、汲極電極16a、16b、連接佈線29a及29b之方式形成絕緣膜35a。於絕緣膜35a形成開口25。於絕緣膜35a上形成遮罩層50。遮罩層50具有使開口25露出之開口51。遮罩層50例如為光阻劑。
如圖8A及圖8B所示，以覆蓋開口51內及遮罩層50之方式形成晶種層40。晶種層40係例如使用濺鍍法而形成於基板10之整面。晶種層40例如具有密接層及密接層上之低電阻層。低電阻層例如為包含與下述鍍覆層41及42相同之材料之金屬層。
如圖9A及圖9B所示，於晶種層40上形成遮罩層52。遮罩層52於源極電極12a上之遮罩層50上具有供晶種層40露出之開口53。開口53設置為將連接佈線29a及29b上之開口25連接。遮罩層52例如為光阻劑。
如圖10A及圖10B所示，於開口53內形成鍍覆層41。鍍覆層41係例如使用經由晶種層40供給電流之電解電鍍法而形成。
如圖11A及圖11B所示，將遮罩層52剝離。於晶種層40及鍍覆層41上形成遮罩層54。遮罩層54於開口25上具有供晶種層40露出之開口55。遮罩層54例如為光阻劑。
如圖12A及圖12B所示，於開口55內形成鍍覆層42。鍍覆層42係例如使用經由晶種層40供給電流之電解電鍍法而形成。
亦可於形成鍍覆層41前形成鍍覆層42。若較鍍覆層41先形成鍍覆層42，則會以覆蓋鍍覆層42之方式設置遮罩層50。於鍍覆層42較鍍覆層41厚之情形時，難以以覆蓋較厚之鍍覆層42之方式設置遮罩層50。因此，於鍍覆層41較鍍覆層42薄之情形時，亦可較鍍覆層42先形成鍍覆層41。
如圖13A及圖13B所示，將遮罩層54剝離。以鍍覆層41及42為遮罩而將晶種層40去除。藉此，由晶種層40及鍍覆層41形成閘極佈線28。由晶種層40及鍍覆層42形成源極佈線22a至22c、汲極佈線26a及26b。以下，省略晶種層40之圖示。
如圖14A及圖14B所示，將遮罩層50剝離。以覆蓋源極佈線22a至22c、汲極佈線26a、26b及閘極佈線28之方式形成絕緣膜35b。藉此，於閘極佈線28與源極電極12a之間形成空間31。藉由以上操作，製造實施例1之半導體裝置。
(比較例1) 圖15係比較例1中之半導體裝置之俯視圖。如圖15所示，於比較例1之半導體裝置120中，在Y方向上排列有單位FET60a及60b。單位FET60a之閘極電極14a直接連接於閘極匯流排34。單位FET60b之閘極電極14b經由連接佈線29b及閘極佈線28而連接於閘極匯流排34。閘極佈線28設置為與汲極電極16a之間隔著源極電極12a，連接佈線29b設置於單位FET60a與60b之間。
若單位FET之閘極電極在Y方向上之寬度變大，則單位FET之閘極電阻變大。若閘極電阻變大，則從最大穩定增益切換為最大可用功率增益之頻率變低，較高頻率下之增益下降。於比較例1中，使單位FET60a及60b在Y方向上之閘極寬度變短。將閘極電極14b與閘極匯流排34經由連接佈線29b及閘極佈線28進行電性連接。藉此，能夠抑制閘極電阻。由此，能夠提高較高頻率下之增益。又，若閘極-汲極電容變大，則反向功率增益S12會增大。於比較例1中，在閘極佈線28與汲極佈線26a之間設置源極佈線22a。藉此，源極佈線22a遮蔽閘極佈線28與汲極佈線26a之間之電力線64。由此，閘極-汲極電容受到抑制，因此反向功率增益S12減少，能夠提高FET之增益特性。
然而，由於設置閘極佈線28，晶片尺寸會變大。
(比較例2) 圖16係比較例2中之半導體裝置之剖視圖。如圖16所示，於比較例2之半導體裝置122中，在源極電極12a、汲極電極16a及16b上分別設置有源極佈線22a、汲極佈線26a及26b。以覆蓋源極佈線22a、汲極佈線26a及26b之方式設置有絕緣膜38a。於絕緣膜38a上設置有防護金屬層23a、23b及閘極佈線28。防護金屬層23a及23b之間隔著閘極佈線28。防護金屬層23a、23b及閘極佈線28設置為從Z方向觀察時與源極佈線22a重合。以覆蓋防護金屬層23a、23b及閘極佈線28之方式設置有絕緣膜38b。其他構成與實施例1相同。
於比較例2中，由於以與源極佈線22a重合之方式設置閘極佈線28，故而相較於比較例1能夠使晶片尺寸變小。以隔著閘極佈線28之方式設置有被供給源極電位之防護金屬層23a及23b。藉此，防護金屬層23a及23b遮蔽閘極佈線28與汲極佈線26a及26b之間之電力線64。因此，閘極-汲極電容受到抑制，減少反向功率增益S12，能夠提高FET之增益特性。
然而，為了於絕緣膜38a上設置閘極佈線28以及防護金屬層23a及23b，而由有機絕緣膜形成絕緣膜38a，並使絕緣膜38a上變得平坦。如此，為了進行多層佈線步驟，製造步驟會增加。又，作為有機絕緣膜之絕緣膜38a及38b變厚，因此應力變大，晶圓之翹曲變大。由此，於製造步驟中，步驟選擇之自由度會降低。
(實施例1之說明) 根據實施例1，閘極佈線28於X方向上與汲極電極16a之間隔著源極佈線22a，於X方向上與汲極電極16b之間隔著源極佈線22c。閘極佈線28將閘極匯流排34與閘極電極14b電性連接，將閘極匯流排34與閘極電極14d電性連接。如此，藉由源極佈線22a及22c，遮蔽閘極佈線28與汲極電極16a及16b之間之電力線64(參照圖2)。藉此，即便不如比較例2般使用多層佈線，亦能夠抑制閘極-汲極電容，能夠抑制特性之劣化。如此，由於不使用多層佈線，故而能夠簡化製造步驟。又，能夠抑制晶圓之翹曲。又，閘極佈線28設置於源極電極12a之上方。藉此，相較於比較例1，能夠實現半導體裝置之小型化。
亦可不設置閘極電極14c、14d、汲極電極16b及源極佈線22c。藉由不設置閘極電極14c、14d、汲極電極16b及源極佈線22c，能夠使半導體裝置100小型化。
閘極佈線28之Y方向上之-端(第1端)連接於連接佈線29b之X方向上之中央部。藉此，能夠經由閘極佈線28及連接佈線29b將閘極電位供給至閘極電極14b及14d。於實施例1中，閘極佈線28之Y方向上之+端(第2端)連接於連接佈線29a之X方向上之中央部。閘極電極14a及14b可直接連接於閘極匯流排34，閘極佈線28之Y方向上之+端(第2端)可直接連接於閘極匯流排34。
源極佈線22a及22c係用以減小源極電極12a之Y方向上流動之電流密度之佈線。由此，源極佈線22a及22c各自經由1個開口25而與源極電極12a接觸。若源極佈線22a與源極電極12a接觸之面積較小，則源極電極12a之Y方向上流動之電流密度之抑制效果變弱。就該觀點而言，如圖6，將從Z方向觀察時源極佈線22a及22c各自與源極電極12a重合之區域在Y方向上之最大寬度設為D1，將源極佈線22a及22c各自與源極電極12a接觸之區域在Y方向上之最大寬度設為D2。此時，最大寬度D2為最大寬度D1之1/2倍以上，為3/4倍以上，為4/5倍以上。D2為D1之1倍以下。又，源極佈線22a及22c各自與源極電極12a接觸之區域之面積為從Z方向觀察時源極佈線22a及22c各自與源極電極12a重合之區域之面積之1/4倍以上，為1/2倍以上，為3/4倍以上。
如圖2及圖4，以基板10之上表面為基準，將源極佈線22a及22c之上表面之高度設為H1，將源極佈線22b之上表面之高度設為H2，將汲極佈線26a及26b之上表面之高度設為H3。以基板10之上表面為基準，將閘極佈線28之上表面之高度設為H4。將源極佈線22a及22c之厚度設為T1，將源極佈線22b之厚度設為T2，將汲極佈線26a及26b之厚度設為T3。
此時，高度H4小於高度H1。藉此，閘極佈線28與汲極電極16a及汲極佈線26a之間之電力線被源極佈線22a遮蔽，閘極佈線28與汲極電極16b及汲極佈線26b之間之電力線被源極佈線22c遮蔽。藉此，能夠進一步抑制閘極-汲極電容。高度H4例如為高度H1之0.9倍以下，為0.8倍以下。就降低閘極佈線28之電阻之觀點而言，例如高度H4為高度H1之0.2倍以上。再者，即便高度H4高於高度H1，亦具有抑制閘極-汲極電容之效果。
源極佈線22b係用以減小源極電極12b之Y方向上流動之電流密度之佈線。汲極佈線26a及26b分別係用以減小汲極電極16a及16b之Y方向上流動之電流密度之佈線。如圖12A及圖13A，同時形成源極佈線22a至22c及汲極佈線26a及26b。藉此，相較於如比較例2般與源極佈線及汲極佈線分開地形成防護金屬層23a及23b之情形，能夠減少製造步驟。若以此方式進行製造，則厚度T2及T3與厚度T1相等。高度H2與高度H1相等，高度H3與高度H1相等。再者，所謂厚度T2及T3與厚度T1相等(大致相等)，係允許製造誤差，例如，|T2－T1|/T1及|T3－T1|/T1只要為0.1倍以下即可。
於圖5中，絕緣膜35a(無機絕緣膜)設置於源極電極12a上。閘極佈線28只要不與源極電極12a接觸即可，例如可與源極電極12a上之絕緣膜35a接觸。然而，若閘極佈線28與絕緣膜35a接觸，則閘極佈線28與源極電極12a之間之閘極-源極電容會變大。因此，於絕緣膜35a與閘極佈線28之間設置作為空隙之空間31。藉此，能夠使閘極-源極電容變小，能夠抑制特性之劣化。
(實施例1之變化例1) 圖17及圖18係實施例1之變化例1中之半導體裝置之剖視圖。圖17係相當於圖1之A-A剖面之圖，圖18係相當於圖1之D-D剖面之圖。
如圖17及圖18所示，於實施例1之變化例1之半導體裝置101中，以覆蓋絕緣膜35b之方式設置有有機絕緣膜38。於閘極佈線28與絕緣膜35a之間亦設置有有機絕緣膜38。有機絕緣膜38例如為聚醯亞胺樹脂或BCB(Benzocyclobutene，苯并環丁烯)。其他構成與實施例1相同，省略說明。
於絕緣膜35a與閘極佈線28之間設置有有機絕緣膜38。於此情形時，亦能夠使閘極佈線28與源極電極12a之距離變大，因此能夠使閘極-源極電容變小。有機絕緣膜38亦可為用於密封之塑模樹脂(例如環氧樹脂)。為了使閘極-源極電容變小，可使有機絕緣膜38之相對介電常數低於絕緣膜35a及35b之相對介電常數。
(實施例1之變化例2) 圖19係實施例1之變化例2中之半導體裝置之俯視圖。圖20及圖21分別係圖19中之A-A剖視圖及B-B剖視圖。如圖19至圖21所示，於實施例1之變化例2之半導體裝置102中，源極佈線22a及22c於Y方向上之-方向上延伸，連接於源極佈線22b。於源極佈線22a及22c與連接佈線29b之間設置有絕緣膜35a，源極佈線22a及22c與連接佈線29b不接觸。源極佈線22a及22c分別設置於連接佈線29b上之閘極佈線28與汲極佈線26a及26b之間。其他構成與實施例1相同，省略說明。
於實施例1之半導體裝置100中，於FET群62a與62b之間，在閘極佈線28與汲極佈線26a及26b之間未分別設置源極佈線22a及22b。因此，閘極-汲極電容增加。於實施例1之變化例2之半導體裝置102中，源極佈線22a及22c與連接佈線29b非接觸地交叉並連接於源極佈線22b。藉此，於FET群62a與62b之間，源極佈線22a及22c分別遮蔽閘極佈線28與汲極佈線26a及26b之間之電力線64(參照圖20)。藉此，能夠進一步抑制閘極-汲極電容。
源極佈線22a及22c亦可如源極電極12a上之閘極佈線28般隔著空間地設置於絕緣膜35a上。若於源極佈線22a及22c與絕緣膜35a之間設置空間，則遮蔽閘極佈線28與汲極佈線26a及26b之間之電力線之效果變小。由此，源極佈線22a及22c亦可接觸到絕緣膜35a上。
(實施例1之變化例3) 圖22係實施例1之變化例3中之半導體裝置之俯視圖。圖23係圖22中之A-A剖視圖。如圖22及圖23所示，於實施例1之變化例3之半導體裝置103中，單位FET60e(第5單位FET)具備源極電極12c(第3源極電極)、閘極電極14e(第5閘極電極)及汲極電極16a。於源極電極12c上設置有源極佈線22d(第4源極佈線)，源極佈線22d與源極電極12c電性接觸。連接佈線17(第2連接佈線)將隔著汲極佈線26a之源極佈線22a與22d電性連接，設置於Y方向上之閘極匯流排34與汲極佈線26a之間。連接佈線17接觸到絕緣膜35a上而設置。其他構成與實施例1之變化例2相同，省略說明。
於實施例1及其變化例2之半導體裝置100及102中，汲極佈線26a與閘極匯流排34之間產生閘極-汲極電容。於實施例1之變化例3之半導體裝置103中，在閘極匯流排34與汲極佈線26a之間設置與源極佈線22a及22d電性連接並短路之連接佈線17。藉此，連接佈線17遮蔽閘極匯流排34與汲極佈線26a之間之電力線64(參照圖23)。由此，能夠抑制閘極-汲極電容。又，能夠使源極佈線22a及22d之電位穩定。
於實施例1之變化例2及3中，即便不於源極電極12a設置通孔30，亦可從源極電極12b經過源極佈線22a及22c供給源極電位。又，亦可不於源極電極12b設置通孔30而於活性區域11b之外設置源極焊墊。
(實施例1之變化例4) 圖24及圖25係實施例1之變化例4中之半導體裝置之剖視圖。圖24及圖25相當於閘極佈線28之 X方向上之剖面。如圖24及圖25所示，於實施例1之變化例4之半導體裝置104及105中，於源極電極12a之Y方向上之中央部之部位43a處，閘極佈線28接觸到絕緣膜35a上。於圖24中，設置有1處部位43a，於圖25中，設置有2處部位43a。於Y方向上隔著部位43a之部位43b處，閘極佈線28於其與絕緣膜35a之間隔著空間31。其他構成與實施例1及其變化例1至3相同，省略說明。
於閘極佈線28隔著空間31設置於絕緣膜35a之部位較長之情形時，閘極佈線28之形狀變得不穩定。於此種情形時，在作為從Z方向觀察時閘極佈線28與源極電極12a重合之區域之Y方向上之一部分的部位43a(第1部位)處，閘極佈線28不隔著空間31(例如有機絕緣膜及空隙)而與絕緣膜35a接觸。於閘極佈線28與源極電極12a重合之區域之Y方向上之隔著部位43a之部位43b(第2部位)處，閘極佈線28與絕緣膜35a之間隔著空間31(有機絕緣膜或空隙)。藉此，能夠使閘極佈線28之形狀穩定。部位43a之Y方向上之寬度之合計例如為源極電極12a之Y方向上之寬度之1/20倍以上且1/2倍以下。
(實施例1之變化例5) 圖26係實施例1之變化例5中之半導體裝置之剖視圖。圖26係相當於圖1之A-A剖面之圖。如圖26所示，於實施例1之變化例5之半導體裝置106中，汲極佈線26a及26b具備鍍覆層41及設置於鍍覆層41上之鍍覆層42。鍍覆層41與閘極佈線28之鍍覆層41(參照圖10A及圖10B)同時形成，鍍覆層42與源極佈線22a至22c之鍍覆層42(參照圖12A及圖12B)同時形成。藉此，汲極佈線26a及26b之厚度與源極佈線22a及閘極佈線28之合計厚度大致相同。
除了藉由源極佈線22a至22c以外，還可藉由經由通孔30之金屬層32及32a將電流供給至源極電極12a及12b。另一方面，僅從汲極佈線26a及26b將電流供給至汲極電極16a及16b。因此，藉由使汲極佈線26a及26b較源極佈線22a至22c厚，能夠使更大之汲極電流流動，能夠實現大功率動作。又，能夠降低汲極電阻。如此，以基板10之上表面為基準之汲極佈線26a及26b之上表面之高度H3只要為以基板10之上表面為基準之源極佈線22a至22c之上表面之高度H1以上即可。就削減閘極-汲極電容之觀點而言，從閘極佈線28至汲極佈線26a及26b之直線亦可全部隱藏於源極佈線22a及22c。其他構成與實施例1相同，省略說明。
(實施例1之變化例6) 圖27係實施例1之變化例6之半導體裝置之俯視圖。圖28係圖27之A-A剖視圖。如圖27及圖28所示，於實施例1之變化例6之半導體裝置113中，汲極電極16a及16b未設置於活性區域11a與11b之間。於活性區域11a設置有汲極電極16a1及16b1，於活性區域11b設置有汲極電極16a2及16b2。汲極電極16a1與16a2藉由汲極佈線26a電性連接，汲極電極16b1與16b2藉由汲極佈線26b電性連接。於活性區域11a與11b之間，汲極佈線26a及26b設置於絕緣膜35a上。其他構成與實施例1相同，省略說明。於實施例1以外之實施例及其變化例中，汲極電極亦可不設置於活性區域11a與11b之間。
(實施例2) 圖29係實施例2中之半導體裝置之俯視圖。圖30係圖29之A-A剖視圖。於圖29中，省略了開口25之一部分之圖示。如圖29及圖30所示，於實施例2之半導體裝置107中，以覆蓋閘極佈線28之上方之方式設置有防護金屬層44。防護金屬層44之第1端連接於源極佈線22a之上表面，防護金屬層44之第2端連接於源極佈線22c之上表面。防護金屬層44例如為金層、銅層或鋁層。其他構成與實施例1相同，省略說明。
(實施例2之製造方法) 圖31至圖35係表示實施例2之半導體裝置之製造方法之剖視圖。於圖31至圖35中，省略了通孔30、金屬層32及32a之圖示。
如圖31所示，與圖14A同樣，源極佈線22a及22c以接觸之方式設置於源極電極12a上。於源極電極12a上之源極佈線22a與22c之間設置有閘極佈線28。以包圍源極佈線22a、22c及閘極佈線28之方式設置有絕緣膜35b。
如圖32所示，於基板10上形成遮罩層56。遮罩層56具有使源極佈線22a及22c之上表面上之絕緣膜35b露出之開口57。遮罩層56例如為光阻劑。
如圖33所示，以遮罩層56為遮罩而於絕緣膜35b形成開口25a。於開口25a及遮罩層56上形成晶種層45。晶種層45係例如使用濺鍍法形成於基板10之整面。晶種層45例如具有密接層及密接層上之低電阻層。低電阻層例如為包含與下述鍍覆層46相同之材料之金屬層。
如圖34所示，於晶種層45上形成遮罩層58。遮罩層58於源極佈線22a與22c之間具有開口59。遮罩層58例如為光阻劑。使用電解電鍍法於開口59內形成鍍覆層46。
如圖35所示，將遮罩層58剝離。以鍍覆層46為遮罩將晶種層45去除。將遮罩層56去除。藉此，由晶種層45及鍍覆層46形成防護金屬層44。
於實施例1之半導體裝置100中，如圖2，源極佈線22a與22c之間之閘極佈線28之上方形成開口。因此，電力線從閘極佈線28繞過源極佈線22a及22c而延伸至汲極佈線26a及26b。藉此，產生閘極-汲極電容。於實施例2之半導體裝置107中，防護金屬層44與閘極佈線28非接觸地設置於閘極佈線28之上方，將源極佈線22a與源極佈線22c電性連接。藉此，防護金屬層44遮蔽閘極佈線28與汲極佈線26a及26b之間之電力線64(參照圖30)。藉此，能夠進一步抑制閘極-汲極電容。
(實施例2之變化例1) 圖36係實施例2之變化例1中之半導體裝置之俯視圖。圖37及圖38分別為圖36之A-A剖視圖及B-B剖視圖。如圖36至圖38所示，於實施例2之變化例1之半導體裝置108中，在1個閘極佈線28之上方設置有複數個防護金屬層44。複數個防護金屬層44各自將源極佈線22a與22c連接。於複數個防護金屬層44之間設置有防護金屬層44之一部分44a，於閘極佈線28之上方設置有間隙47。其他構成與實施例2相同，省略說明。
於實施例2之半導體裝置107中，在圖34及圖35中，在將防護金屬層44下之遮罩層56剝離時，存在剝離液或用於灰化之氧電漿不到達防護金屬層44之Y方向上之中央部之下的情形。於此情形時，遮罩層56會殘留。於實施例2之變化例1之半導體裝置108中，在複數個防護金屬層44之間設置有間隙47。藉此，剝離液會到達防護金屬層44下之遮罩層56，能夠抑制遮罩層56之殘留。就遮蔽電力線之觀點而言，從Z方向觀察時，防護金屬層44與源極佈線22a和22c之間之區域重合之面積可為源極佈線22a與22c之間之區域之面積之1/2倍以上，亦可為3/4倍以上。亦可於實施例1之變化例中設置如實施例2及其變化例之防護金屬層44。
(實施例3) 圖39係實施例3中之半導體裝置之俯視圖。圖40係圖39之A-A剖視圖。於圖39及圖40中，省略了通孔30、金屬層32及32a之圖示。
如圖39及圖40所示，於實施例3之半導體裝置109中，在閘極電極14a至14d中，距半導體層10b較遠之部位在X方向上之寬度大於距半導體層10b較近之部位在X方向上之寬度。即，閘極電極14a至14d為T型或Γ型閘極。於閘極電極14a與汲極電極16a之間、閘極電極14b與汲極電極16a之間、閘極電極14c與汲極電極16b之間、及閘極電極14d與汲極電極16b之間的基板10之上方隔著絕緣膜35a設置有場板15。場板15亦設置於連接佈線29a及29b之X方向上之兩邊。藉此，能夠抑制連接佈線29a及29b與汲極佈線26a及26b之間之電容。
場板15於源極佈線22a及22c之Y方向上之-端處連接於源極佈線22a及22c。藉此，場板15與源極電極12a、12b及12c電性連接，而被供給基準電位。場板15亦可於源極佈線22a及22c之Y方向上之+端或-端及+端兩處連接於源極佈線22a及22c。
藉由場板15，能夠緩和閘極電極14a與汲極電極16a之間、閘極電極14b與汲極電極16a之間、閘極電極14c與汲極電極16b之間、及閘極電極14d與汲極電極16b之間的半導體層10b內之電場集中。藉此，能夠抑制電流漂移現象。場板15之一部分亦可設置於閘極電極14a至14d之上方。藉此，能夠抑制閘極-汲極電容。其他構成與實施例1相同，省略說明。
(實施例3之變化例1) 圖41係實施例3之變化例1中之半導體裝置之俯視圖。如圖41所示，於實施例3之變化例1之半導體裝置110中，於連接佈線29a及29b之Y方向上之+邊設置有場板15。藉此，能夠抑制連接佈線29a與汲極佈線26a及26b之間、連接佈線29b與汲極佈線26a及26b之間之閘極-汲極電容。其他構成與實施例3相同，省略說明。
(實施例3之變化例2) 圖42係實施例3之變化例2中之半導體裝置之俯視圖。如圖42所示，於實施例3之變化例2之半導體裝置114中，場板15於連接佈線29a及29b之上方非接觸地交叉，於源極佈線22a及22c之Y方向上之+端處連接於源極佈線22a及22c。其他構成與實施例3之變化例1相同，省略說明。如實施例3之變化例2，場板15亦可於源極佈線22a及22c之Y方向上之+端及-端兩處連接於源極佈線22a及22c。藉此，能夠將基準電位穩定地供給至場板15整體。場板15亦可於源極佈線22a及22c之Y方向上之+端處連接於源極佈線22a及22c。
(實施例3之變化例3) 圖43係實施例3之變化例3中之半導體裝置之俯視圖。如圖43所示，於實施例3之變化例3之半導體裝置111中，單位FET60a之場板15與單位FET60b之場板15連續地設置。單位FET60c之場板15與單位FET60d之場板15連續地設置。藉此，能夠抑制連接佈線29a與汲極佈線26a及26b之間、連接佈線29b與汲極佈線26a及26b之間之閘極-汲極電容。其他構成與實施例3相同，省略說明。
亦可於實施例1、2及其變化例中設置場板15。
(實施例4) 圖44係實施例4中之半導體裝置之俯視圖。如圖44所示，於實施例4之半導體裝置112中，在活性區域11a與11b之間設置有活性區域11c。於活性區域11c設置有FET群62c。於FET群62a與62c之間設置有連接佈線29c。於FET群62c與62b之間設置有連接佈線29b。FET群62a之閘極佈線28之Y方向上之-端及FET群62c之閘極佈線28之Y方向上之+端連接於連接佈線29c。FET群62c之閘極佈線28之Y方向上之-端連接於連接佈線29b。其他構成與實施例1相同，省略說明。
如實施例4，可於Y方向上設置3個FET群62a至62c。藉此，能夠進一步降低閘極電阻。亦可於Y方向上設置4個以上之FET群。於實施例1至3及其變化例中，亦可設置3個以上之FET群。
於實施例1至4及其變化例中，對在X方向上排列有4個單位FET之例進行了說明，但單位FET之X方向上之個數可任意設計。
應當認為此次揭示之實施方式於所有方面均為例示且並非限制性者。本發明之範圍並非由上述含義表示，而由發明申請專利範圍表示，意圖包含與發明申請專利範圍均等之含義及範圍內之所有變更。
10:基板 10a:基板 10b:半導體層 10c:通道層 10d:障壁層 11a:活性區域 11b:活性區域 11c:活性區域 12:源極電極 12a:源極電極 12b:源極電極 12c:源極電極 13:非活性區域 14:閘極電極 14a:閘極電極 14b:閘極電極 14c:閘極電極 14d:閘極電極 14e:閘極電極 15:場板 16:汲極電極 16a:汲極電極 16a1:汲極電極 16a2:汲極電極 16b:汲極電極 16b1:汲極電極 16b2:汲極電極 17:連接佈線 22:源極佈線 22a:源極佈線 22b:源極佈線 22c:源極佈線 22d:源極佈線 23a:防護金屬層 23b:防護金屬層 25:開口 25a:開口 26:汲極佈線 26a:汲極佈線 26b:汲極佈線 28:閘極佈線 29a:連接佈線 29b:連接佈線 29c:連接佈線 30:通孔 31:空間 32:金屬層 32a:金屬層 34:閘極匯流排 34a:閘極金屬層 34b:焊墊金屬層 35a:絕緣膜 35b:絕緣膜 36:汲極匯流排 38:有機絕緣膜 38a:絕緣膜 38b:絕緣膜 40:晶種層 41:鍍覆層 42:鍍覆層 43a:部位 43b:部位 44:防護金屬層 44a:防護金屬層之一部分 45:晶種層 46:鍍覆層 47:間隙 50:遮罩層 51:開口 52:遮罩層 53:開口 54:遮罩層 55:開口 56:遮罩層 57:開口 58:遮罩層 59:開口 60:單位FET 60a:單位FET 60b:單位FET 60c:單位FET 60d:單位FET 60e:單位FET 62a:FET群 62b:FET群 62c:FET群 64:電力線 100:半導體裝置 101:半導體裝置 102:半導體裝置 103:半導體裝置 104:半導體裝置 105:半導體裝置 106:半導體裝置 107:半導體裝置 108:半導體裝置 109:半導體裝置 110:半導體裝置 111:半導體裝置 112:半導體裝置 113:半導體裝置 114:半導體裝置 120:半導體裝置 122:半導體裝置 D1:最大寬度 D2:最大寬度 H1:高度 H2:高度 H3:高度 H4:高度 T1:厚度 T2:厚度 T3:厚度 X:方向 Y:方向 Z:方向
圖1係實施例1中之半導體裝置之俯視圖。 圖2係圖1中之A-A剖視圖。 圖3係圖1中之B-B剖視圖。 圖4係圖1中之C-C剖視圖。 圖5係圖1中之D-D剖視圖。 圖6係圖1中之E-E剖視圖。 圖7A係表示實施例1之半導體裝置之製造方法之剖視圖。 圖7B係表示實施例1之半導體裝置之製造方法之剖視圖。 圖8A係表示實施例1之半導體裝置之製造方法之剖視圖。 圖8B係表示實施例1之半導體裝置之製造方法之剖視圖。 圖9A係表示實施例1之半導體裝置之製造方法之剖視圖。 圖9B係表示實施例1之半導體裝置之製造方法之剖視圖。 圖10A係表示實施例1之半導體裝置之製造方法之剖視圖。 圖10B係表示實施例1之半導體裝置之製造方法之剖視圖。 圖11A係表示實施例1之半導體裝置之製造方法之剖視圖。 圖11B係表示實施例1之半導體裝置之製造方法之剖視圖。 圖12A係表示實施例1之半導體裝置之製造方法之剖視圖。 圖12B係表示實施例1之半導體裝置之製造方法之剖視圖。 圖13A係表示實施例1之半導體裝置之製造方法之剖視圖。 圖13B係表示實施例1之半導體裝置之製造方法之剖視圖。 圖14A係表示實施例1之半導體裝置之製造方法之剖視圖。 圖14B係表示實施例1之半導體裝置之製造方法之剖視圖。 圖15係比較例1中之半導體裝置之剖視圖。 圖16係比較例2中之半導體裝置之剖視圖。 圖17係實施例1之變化例1中之半導體裝置之剖視圖。 圖18係實施例1之變化例1中之半導體裝置之剖視圖。 圖19係實施例1之變化例2中之半導體裝置之俯視圖。 圖20係圖19中之A-A剖視圖。 圖21係圖19中之B-B剖視圖。 圖22係實施例1之變化例3中之半導體裝置之俯視圖。 圖23係圖22中之A-A剖視圖。 圖24係實施例1之變化例4中之半導體裝置之剖視圖。 圖25係實施例1之變化例4中之半導體裝置之剖視圖。 圖26係實施例1之變化例5中之半導體裝置之剖視圖。 圖27係實施例1之變化例6之半導體裝置之俯視圖。 圖28係圖27之A-A剖視圖。 圖29係實施例2中之半導體裝置之俯視圖。 圖30係圖29之A-A剖視圖。 圖31係表示實施例2之半導體裝置之製造方法之剖視圖。 圖32係表示實施例2之半導體裝置之製造方法之剖視圖。 圖33係表示實施例2之半導體裝置之製造方法之剖視圖。 圖34係表示實施例2之半導體裝置之製造方法之剖視圖。 圖35係表示實施例2之半導體裝置之製造方法之剖視圖。 圖36係實施例2之變化例1中之半導體裝置之俯視圖。 圖37係圖36之A-A剖視圖。 圖38係圖36之B-B剖視圖。 圖39係實施例3中之半導體裝置之俯視圖。 圖40係圖39之A-A剖視圖。 圖41係實施例3之變化例1中之半導體裝置之俯視圖。 圖42係實施例3之變化例2中之半導體裝置之俯視圖。 圖43係實施例3之變化例3中之半導體裝置之俯視圖。 圖44係實施例4中之半導體裝置之俯視圖。
10:基板
11a:活性區域
11b:活性區域
12:源極電極
12a:源極電極
12b:源極電極
14:閘極電極
14a:閘極電極
14b:閘極電極
14c:閘極電極
14d:閘極電極
16:汲極電極
16a:汲極電極
16b:汲極電極
22:源極佈線
22a:源極佈線
22b:源極佈線
22c:源極佈線
25:開口
26:汲極佈線
26a:汲極佈線
26b:汲極佈線
28:閘極佈線
29a:連接佈線
29b:連接佈線
30:通孔
34:閘極匯流排
34a:閘極金屬層
34b:焊墊金屬層
36:汲極匯流排
60:單位FET
60a:單位FET
60b:單位FET
60c:單位FET
60d:單位FET
62a:FET群
62b:FET群
100:半導體裝置
X:方向
Y:方向
Z:方向

Claims (12)

  1. 一種半導體裝置，其具備： 基板； 第1單位FET，其具備於第1方向上延伸之第1源極電極、於上述第1方向上延伸之第1汲極電極、及於上述第1方向上延伸且設置於與上述第1方向交叉之第2方向上之上述第1源極電極和上述第1汲極電極之間之第1閘極電極，且設置於上述基板上； 第2單位FET，其具備於上述第1方向上延伸之第2源極電極、於上述第1方向上延伸之第2汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第2源極電極與上述第2汲極電極之間之第2閘極電極，且相對於上述第1單位FET設置於上述第1方向上之上述基板上； 第1源極佈線，其於上述第1方向上延伸，設置於上述第1源極電極上，與上述第1源極電極電性接觸； 閘極匯流排，其設置為於上述第1方向上與上述第2閘極電極之間隔著上述第1閘極電極，與上述第1閘極電極電性連接；以及 閘極佈線，其與上述第1源極電極非接觸地設置於上述第1源極電極之上方，於上述第2方向上與上述第1汲極電極之間隔著上述第1源極佈線，於上述第1方向上延伸，將上述閘極匯流排與上述第2閘極電極電性連接；且 上述第1源極佈線與上述第1源極電極接觸之區域在上述第1方向上之最大寬度為從上述基板之厚度方向觀察時上述第1源極佈線與上述第1源極電極重合之區域在上述第1方向上之最大寬度之1/2倍以上。
  2. 如請求項1之半導體裝置，其中上述閘極佈線之上表面距上述基板之上表面之高度小於上述第1源極佈線之上表面距上述基板之上表面之高度。
  3. 如請求項1或2之半導體裝置，其具備第1汲極佈線，上述第1汲極佈線於上述第1方向上延伸，設置於上述第1汲極電極上，與上述第1汲極電極電性接觸，且 上述第1源極佈線之厚度為上述第1汲極佈線之厚度以下。
  4. 如請求項1或2之半導體裝置，其具備第2源極佈線，上述第2源極佈線於上述第1方向上延伸，設置於上述第2源極電極上，與上述第2源極電極電性接觸，且 上述第1源極佈線之厚度與上述第2源極佈線之厚度相等。
  5. 如請求項1或2之半導體裝置，其具備： 無機絕緣膜，其設置於上述第1源極電極上；以及 有機絕緣膜或空隙，其設置於上述無機絕緣膜與上述閘極佈線之間。
  6. 如請求項5之半導體裝置，其中於作為從上述基板之厚度方向觀察時上述閘極佈線與上述第1源極電極重合之區域之上述第1方向上之一部分的第1部位處，上述閘極佈線不隔著上述有機絕緣膜或上述空隙地與上述無機絕緣膜接觸，於上述區域之上述第1方向上之隔著上述第1部位之第2部位處，上述閘極佈線與上述無機絕緣膜之間隔著上述有機絕緣膜或上述空隙。
  7. 如請求項1或2之半導體裝置，其具備： 第2源極佈線，其於上述第1方向上延伸，設置於上述第2源極電極上，與上述第2源極電極電性接觸；以及 第1連接佈線，其於上述第2方向上延伸，於上述第1方向上隔在上述第1源極電極與上述第2源極電極之間，將上述閘極佈線與上述第2閘極電極電性連接；且 上述第1源極佈線與上述第1連接佈線非接觸地交叉，連接於上述第2源極佈線。
  8. 如請求項1或2之半導體裝置，其具備： 第3單位FET，其具備上述第1源極電極、於上述第1方向上延伸且於上述第2方向上與上述第1汲極電極之間隔著上述第1源極電極之第3汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第1源極電極與上述第3汲極電極之間的第3閘極電極，且設置於上述基板上； 第4單位FET，其具備上述第2源極電極、於上述第1方向上延伸且於上述第2方向上與上述第2汲極電極之間隔著上述第2源極電極之第4汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第2源極電極與上述第4汲極電極之間之第4閘極電極，且相對於上述第3單位FET設置於上述第1方向上之上述基板上；以及 第3源極佈線，其於上述第1方向上延伸，設置於上述第1源極電極上，於上述第2方向上與上述第1源極佈線之間隔著上述閘極佈線，且與上述第1源極電極電性接觸；且 上述第3源極佈線與上述第1源極電極接觸之區域在上述第1方向上之最大寬度為從上述基板之厚度方向觀察時上述第3源極佈線與上述第1源極電極重合之區域在上述第1方向上之最大寬度之1/2倍以上。
  9. 如請求項8之半導體裝置，其具備第1連接佈線，上述第1連接佈線於上述第1方向上隔在上述第1源極電極與上述第2源極電極之間，將上述第2閘極電極與上述第4閘極電極電性連接，且 上述閘極佈線之端連接於上述第1連接佈線之上述第2方向上之中央部。
  10. 如請求項8之半導體裝置，其具備防護金屬層，上述防護金屬層與上述閘極佈線非接觸地設置於上述閘極佈線之上方，將上述第1源極佈線與上述第3源極佈線連接。
  11. 如請求項1或2之半導體裝置，其具備： 第5單位FET，其具備於上述第1方向上延伸且於上述第2方向上與上述第1源極電極之間隔著上述第1汲極電極之第3源極電極、上述第1汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第3源極電極與上述第1汲極電極之間之第5閘極電極，且設置於上述基板上； 第4源極佈線，其於上述第1方向上延伸，設置於上述第3源極電極上，與上述第3源極電極電性接觸；以及 第2連接佈線，其設置於上述第1方向上之上述第1汲極電極與上述閘極匯流排之間，將上述第1源極佈線與上述第4源極佈線電性連接。
  12. 一種半導體裝置之製造方法，其包括如下步驟： 於基板上形成第1單位FET及第2單位FET之步驟，上述第1單位FET具備於第1方向上延伸之第1源極電極、於上述第1方向上延伸之第1汲極電極、及於上述第1方向上延伸且設置於與上述第1方向交叉之第2方向上之上述第1源極電極和上述第1汲極電極之間之第1閘極電極， 上述第2單位FET具備於上述第1方向上延伸之第2源極電極、於上述第1方向上延伸之第2汲極電極、及於上述第1方向上延伸且設置於上述第2方向上之上述第2源極電極與上述第2汲極電極之間之第2閘極電極，且相對於上述第1單位FET位於上述第1方向； 同時形成第1源極佈線、第2源極佈線及第1汲極佈線之步驟，上述第1源極佈線於上述第1方向上延伸，設置於上述第1源極電極上，與上述第1源極電極電性接觸，上述第2源極佈線於上述第1方向上延伸，設置於上述第2源極電極上，與上述第2源極電極電性接觸，上述第1汲極佈線於上述第1方向上延伸，設置於上述第1汲極電極上，與上述第1汲極電極電性接觸；以及 形成閘極佈線之步驟，上述閘極佈線與上述第1源極電極非接觸地設置於上述第1源極電極之上方，於上述第2方向上與上述第1汲極電極之間隔著上述第1源極佈線，於上述第1方向上延伸，將閘極匯流排與上述第2閘極電極電性連接。
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