TWI879911B - 基板處理方法及基板處理裝置 - Google Patents
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Abstract
本發明之課題為在交互地層積有矽層與矽鍺層之基板的處理中,可適當地進行矽鍺層相對於矽層的選擇性蝕刻。
一種基板處理方法,係交互地層積有矽層與矽鍺層之基板的處理方法;包含以下工序:使用包含有使用遠端電漿而被自由基化後的氟及氧之氣體,來將該矽鍺層之露出面的表層選擇性地氧化而形成氧化膜之工序;以及去除所形成的該氧化膜之工序。
Description
本發明係關於一種基板處理方法及基板處理裝置。
專利文獻1中揭示一種具有矽與矽鍺之基板的蝕刻方法。依據專利文獻1所記載之方法,係藉由使得蝕刻氣體的氣體系列為F2
氣體及NH3
氣體,且改變F2
氣體與NH3
氣體的比率,來謀求能夠進行矽鍺相對於矽的選擇性蝕刻,以及矽相對於矽鍺的選擇性蝕刻。
[先前技術文獻]
[專利文獻]
專利文獻1:日本特開2016-143781號公報
本發明相關之技術係在交互地層積有矽層與矽鍺層之基板的處理中,適當地進行矽鍺層相對於矽層的選擇性蝕刻。
本發明一樣態為一種基板處理方法,係交互地層積有矽層與矽鍺層之基板的處理方法;包含以下工序:使用包含有使用遠端電漿而被自由基化後的氟及氧之氣體,來將該矽鍺層之露出面的表層選擇性地氧化而形成氧化膜之工序;以及去除所形成的該氧化膜之工序。
依據本發明,便可在交互地層積有矽層與矽鍺層之基板的處理中,適當地進行矽鍺層相對於矽層的選擇性蝕刻。
半導體元件中,含有矽之膜會被廣範地應用在各種用途。例如矽鍺(SiGe)膜或矽(Si)膜係被使用於閘極電極或通道材料等。過去,在稱作奈米片或奈米線之GAA(Gate all around)電晶體的製造工序中,如圖1所示,會依序進行(a)朝基板(晶圓W)之SiGe層與Si層的層積,(b)SiGe層的選擇性蝕刻,(c)作為絕緣膜之內間隔物(IS)的埋入,(d)多餘內間隔物的蝕刻。此外,在(c)中被埋入的絕緣膜係構成為用以降低在後續的工序中所被埋入之金屬閘極與源極・汲極間的寄生電容之絕緣膜。
上述專利文獻1所揭示之技術為用以進行上述(b)SiGe層的選擇性蝕刻之方法。具體而言,可藉由對腔室內所配置之基板供應作為蝕刻氣體之F2
氣體及NH3
氣體,且控制該F2
氣體與NH3
氣體的體積比率,來進行SiGe層相對於Si層的選擇性蝕刻。
此外,上述般SiGe層的選擇性蝕刻中,已被要求須均勻地控制所層積之各SiGe層的蝕刻量。然而,專利文獻1所記載之蝕刻方法中,會有難以藉由蝕刻條件來均勻地控制各SiGe層的蝕刻量之情況。亦即,傳統SiGe膜的選擇性蝕刻方法仍有改善的餘地。
本發明相關之技術係鑑於上述情事而完成的發明,可在交互地層積有矽層與矽鍺層之基板的處理中,適當地進行矽鍺層相對於矽層的選擇性蝕刻。以下,便針對作為本實施型態相關的基板處理方法之晶圓處理,參照圖式來加以說明。此外,本說明書及圖式中,關於實質地具有相同的功能構成之要素,係賦予相同的符號而省略重複說明。
圖2係顯示本實施型態相關之SiGe層之選擇性蝕刻的主要工序之流程圖。又,圖3係顯示SiGe層之選擇性蝕刻的主要工序之說明圖。此外,以下的說明中,會有將交互地配列有SiGe層與Si層之各層所露出的端面(側面)稱作SiGe層及Si層的「露出面」之情況。
如圖2及圖3所示,本實施型態相關之SiGe層的選擇性蝕刻中,係進行於晶圓W上所層積之Si層及SiGe層當中,在SiGe層的露出面表層選擇性地形成氧化膜Ox之工序(圖2的步驟T1),以及去除所形成的氧化膜Ox之工序(圖2的步驟T2)。該等步驟T1及步驟T2係如圖3(e)所示般地,會相對於SiGe層自露出面起的深度方向來反覆進行直到獲得所需蝕刻量(圖2的分歧C1)。
之後,當於SiGe層獲得所需蝕刻量後,便將殘留在晶圓W的表層,更具體而言,特別是殘留在Si層及SiGe層的露出面表層之氧化膜Ox加以去除。具體而言,例如,係進行會使氧化膜Ox改質來生成反應生成物之COR(Chemical Oxide Removal)處理(圖2的步驟T3),以及藉由晶圓W的加熱來讓COR處理中因氧化膜Ox的改質而生成之反應生成物昇華之PHT(Post Heat Treatment)處理(圖2的步驟T4)。
以下,針對圖2及圖3所示之各工序的詳細方法來加以說明。
<步驟T1:氧化膜的形成>
圖2的步驟T1中,係使用作為電漿處理部之電漿處理裝置1來將SiGe層的露出面表層選擇性地氧化,藉此,相對於SiGe層自露出面起的深度方向來形成氧化膜Ox(例如SiO2
膜)。
如圖4所示,電漿處理裝置1係具備會收納晶圓W之密閉構造的處理容器10。處理容器10係由例如鋁或鋁合金所構成且上端為開放,處理容器10的上端係藉由成為頂部之蓋體10a而被封閉。處理容器10的側面係設置有晶圓W的搬出入口(圖中未顯示),而透過該搬出入口來與電漿處理裝置1的外部相連接。搬出入口係構成為可藉由閘閥(圖中未顯示)而開閉自如。
處理容器10的內部係藉由分隔板11而被分隔為上方的電漿生成空間P與下方的處理空間S。亦即,本實施型態相關之電漿處理裝置1係構成為電漿生成空間P與處理空間S會被加以分離之遠端電漿處理裝置。
分隔板11係具有從電漿生成空間P朝處理空間S相距間隔而重疊般地配置之至少2個板狀組件12、13。板狀組件12、13係分別具有貫穿於重疊方向所形成之槽縫12a、13a。然後,各槽縫12a、13a係配置為在俯視觀看下不會重疊,藉此,當電漿生成空間P中生成電漿之際,分隔板11便會具有可抑制電漿中的離子朝處理空間S穿透,而具有作為所謂的離子捕集器之功能。更具體而言,係藉由槽縫12a及槽縫13a並未重疊般地配置之曲徑構造,來阻止異向性地移動之離子的移動,另一方面,會使等向性地移動之自由基穿透。
電漿生成空間P係具有會將處理氣體供應至處理容器10內之供氣部20,以及會將被供應至處理容器10內的處理氣體電漿化之電漿生成部30。
供氣部20係連接有複數氣體供應源(圖中未顯示),會將包含有含氟氣體(例如NF3
氣體)、含氧氣體(例如O2
氣體)及稀釋氣體(例如Ar氣體)之處理氣體分別供應至處理容器10的內部。此外,只要是能夠於SiGe層的露出面表層形成氧化膜Ox,則被供應至供氣部20之處理氣體的種類並未侷限於此。
又,供氣部20係設置有會調節處理氣體相對於電漿生成空間P的供應量之流量調節器(圖中未顯示)。流量調節器係具有例如開閉閥及質流控制器。
電漿生成部30係構成為使用RF天線之感應耦合型裝置。處理容器10的蓋體10a係由例如石英板所形成而構成為介電窗。蓋體10a的上方係形成有用以於處理容器10的電漿生成空間P生成感應耦合電漿之RF天線31。RF天線31係透過匹配器32而連接於高頻電源33,該匹配器32係具有用以取得電源側與負荷側阻抗的匹配之匹配電路,該高頻電源33會以任意輸出值來輸出適於電漿生成之固定頻率(通常為13.56MHz以上)的高頻電功率。
處理空間S係具有會在處理容器10內載置晶圓W之載置台40,以及會將處理容器10內的處理氣體排出之排氣部50。
載置台40係具有會載置晶圓W之上部台41,以及被固定在處理容器10的底面來支撐上部台41之下部台42。上部台41的內部係設置有會調節晶圓W的溫度之溫度調節機構43。
排氣部50係透過處理容器10的底部所設置之排氣管而連接於例如真空幫浦等排氣機構(圖中未顯示)。又,排氣管係設置有自動壓力控制閥(APC)。藉由該等排氣機構與自動壓力控制閥來控制處理容器10內的壓力。
上述電漿處理裝置1係設置有作為控制部之控制裝置60。控制裝置60為具備例如CPU或記憶體等之電腦,係具有程式儲存部(圖中未顯示)。程式儲存部係儲存有會控制電漿處理裝置1中之晶圓W的處理之程式。此外,上述程式亦可被記錄在能夠讓電腦讀取的記憶媒體H,且從該記憶媒體H被安裝在控制裝置60。
電漿處理裝置1係依上述方式構成。接著,針對使用電漿處理裝置1所進行之電漿氧化處理(氧化膜Ox的形成)來加以說明。此外,被搬入至電漿處理裝置1之晶圓W係預先交互地層積形成有Si層與SiGe層。
首先,如圖3(a)所示般地將交互地層積形成有Si層與SiGe層之晶圓W朝載置台40載置。被搬入至電漿處理裝置1之晶圓W係如圖3(b)所示般地於SiGe層的露出面表層形成有氧化膜Ox。
具體而言,當晶圓W被載置於載置台40上後,便從供氣部20來將處理氣體(本實施型態中為NF3
氣體、O2
氣體及Ar氣體)供應至電漿生成空間P,並將高頻電功率供應至RF天線31,來生成為感應耦合電漿之含有氧及氟的電漿。換言之,所生成之電漿係含有氧自由基(O*)及氟自由基(F*)。
此處,被供應至電漿生成空間P之處理氣體的流量較佳為O2
:NF3
=100~2500sccm:1~20sccm,更佳地,NF3
氣體相對於O2
氣體之體積比率為0.1vol%以上,1.0vol%以下。又,電漿生成空間P中之高頻電功率的輸出較佳為100W~1000W,電漿生成空間P的內部壓力(真空度)較佳為6.67Pa~266.6Pa(50mTorr~2000mTorr)。又此時,載置台40上所載置之晶圓W的溫度較佳宜被控制為0℃~120℃,更佳為15~100℃。
電漿生成空間P中所生成之電漿會透過分隔板11來朝處理空間S被供應。此處,由於分隔板11係如前述般地形成有曲徑構造,故只有電漿生成空間P中生成的自由基會朝處理空間S穿透。當自由基穿透處理空間S後,附著在晶圓W的表面之雜質便會因F*而被去除。接下來,藉由使得O*作用在SiGe層來將SiGe層的露出面表層氧化,而於該露出面表層形成有氧化膜Ox(SiO2
膜)。此處,在SiGe層的氧化中,係藉由O2
會取代Ge而鍵結於Si,來使Ge氣體化(例如Ge2
F4
或GeOF2
)而飛散。氣體化後的Ge會藉由例如F*或Ar*而被搬運至排氣部50並被回收。
此處,本實施型態相關之電漿氧化處理中,不僅是SiGe層的露出面表層,且Si層的露出面表層亦會進行氧化,而形成有氧化膜Ox(SiO2
膜)。然而,本案發明人努力地進行檢討後,發現SiGe層的氧化速度係大於Si層的氧化速度(例如10倍程度)。換言之,本實施型態相關之電漿氧化處理中,由於氧化膜Ox相對於Si層的形成厚度係小於氧化膜Ox相對於SiGe層的形成厚度(例如1/10程度),故可適當地進行SiGe層的選擇性氧化。
又,本實施型態相關之電漿氧化處理中,只有如上述般地等向性移動之自由基會穿透至處理空間S。因此,藉由電漿氧化處理所形成之氧化膜Ox的形成厚度便會在晶圓W的面內為均勻,且在所層積之各SiGe層中變得均勻。換言之,可縮小所形成之氧化膜Ox的厚度變異,尤其是所層積形成之各SiGe層的露出面表層所形成之氧化膜Ox的厚度變異。
又此處,本實施型態相關之電漿氧化處理乃為藉由電漿處理裝置1中的處理時間來使得SiGe層的氧化量,換言之,所形成之氧化膜Ox自露出面起的厚度為飽和之製程。本實施型態中,藉由一次電漿氧化處理所形成之氧化膜Ox的厚度如圖5所示,為例如約10nm。
此外,圖5所示之SiGe層的飽和氧化量(氧化膜Ox的飽和形成厚度)係藉由自由基相對於SiGe層的到達深度而加以決定。換言之,藉由控制電漿處理裝置1的內部壓力來控制自由基相對於SiGe層的到達深度,便可控制SiGe層的飽和氧化量。具體而言,可藉由提高例如電漿處理裝置1的內部壓力來使飽和氧化量變大,即增加所形成之氧化膜Ox的厚度。又例如,可藉由降低電漿處理裝置1的內部壓力來使飽和氧化量減少,即縮小所形成之氧化膜Ox的厚度。
此外,當電漿處理裝置1中的處理時間變長之情況,會有被供應至處理空間S之自由基對Si層的作用變大,而導致Si層的氧化量,即形成於露出面表層之氧化膜Ox的形成厚度變大之虞。本實施型態相關之SiGe層的選擇性蝕刻雖係如後述般地藉由去除所形成之氧化膜Ox來進行,但如上述般地Si層的氧化量變大之情況,由於SiGe層的氧化量會如上述般地無關於處理時間而飽和,故SiGe層的選擇比率(SiGe層的氧化量相對於Si層的氧化量之比率)便會降低。
因此,為了抑制自由基對相關Si層的影響,本實施型態相關之電漿氧化處理較佳宜在SiGe層的氧化量到達飽和氧化量前,便先停止對處理容器10供應處理氣體。藉此,便可適當地抑制SiGe層之選擇比率的降低。又,即便是如此般地在SiGe層的氧化量到達飽和氧化量前便先停止處理氣體的供應之情況,仍可藉由殘留在處理容器10內部的處理氣體(電漿)來進行SiGe層的氧化,從而可使SiGe層的氧化量適當地接近飽和氧化量。
<步驟T2:氧化膜的去除>
在SiGe層的露出面表層形成有氧化膜Ox後,接著,使用作為去除部之蝕刻處理裝置101,來進行步驟T1中所形成之氧化膜Ox的去除,例如氣體蝕刻。圖6係顯示用以進行相關氧化膜Ox的去除之蝕刻處理裝置101的構成概略之縱剖面圖。
如圖6所示,蝕刻處理裝置101係具備會收納晶圓W之密閉構造的處理容器110,處理容器110的內部係形成有處理空間S。處理容器110的側面係設置有晶圓W的搬出入口(圖中未顯示),而透過該搬出入口來與蝕刻處理裝置101的外部相連接。搬出入口係構成為可藉由閘閥(圖中未顯示)而開閉自如。又,蝕刻處理裝置101係設置有會在處理容器110內載置晶圓W之載置台120、會將蝕刻氣體供應至處理空間S內之供應部130、以及會將處理容器110內的蝕刻氣體排出之排氣部140。
載置台120係形成有被固定設置在處理容器110的底面來將晶圓W保持於上面之晶圓保持面。載置台120的內部係設置有會調節晶圓保持面上所保持之晶圓W的溫度之溫度調節機構121。
供應部130係具有會分別將作為蝕刻氣體之含氟氣體(例如HF氣體)、氨(NH3
)氣、稀釋氣體(例如Ar氣體)及非活性氣體(例如N2
氣體)供應至處理容器110的內部之複數氣體供應源131,以及,設置於處理容器110的頂部且具有會使處理氣體噴出至處理空間S內的複數噴出口之噴淋頭132。氣體供應源131係透過連接於噴淋頭132之供應管而與處理容器110的內部相連接。
又,供應部130係設置有會調節蝕刻氣體相對於處理容器110內部的供應量之流量調節器133。流量調節器133係具有例如開閉閥及質流控制器。
排氣部140係透過處理容器110的底部所設置之排氣管而連接於例如真空幫浦等排氣機構(圖中未顯示)。又,排氣管係設置有自動壓力控制閥(APC)。藉由該等排氣機構與自動壓力控制閥來控制處理容器110內的壓力。
以上的蝕刻處理裝置101係設置有作為控制部之控制裝置150。控制裝置150為具備例如CPU或記憶體等之電腦,係具有程式儲存部(圖中未顯示)。程式儲存部係儲存有會控制蝕刻處理裝置101中之晶圓W的處理之程式。此外,上述程式亦可為被記錄在可被電腦讀取之記憶媒體H,且由該記憶媒體H被安裝在控制裝置150者。
此外,蝕刻處理裝置101所設置之控制裝置150亦可和電漿處理裝置1所設置之控制裝置60為共通的裝置。亦即,蝕刻處理裝置101亦可取代控制裝置150,而與電漿處理裝置1所設置之控制裝置60相連接。
蝕刻處理裝置101係依上述方式構成。接著,針對使用蝕刻處理裝置101所進行之氣體蝕刻處理(氧化膜Ox的去除)來加以說明。此外,被搬入至蝕刻處理裝置101之晶圓W係預先在前述步驟T1中,於SiGe層的露出面表層形成有氧化膜Ox。
首先,將如圖3(b)所示般地於SiGe層的露出面表層形成有氧化膜Ox之晶圓W朝載置台120載置。被搬入至蝕刻處理裝置101之晶圓W係如圖3(c)所示般地會被去除氧化膜Ox。
具體而言,當晶圓W被載置於載置台120上且處理容器110的內部被密閉後,首先,將稀釋氣體(Ar氣體)及非活性氣體(N2
氣體)供應至處理空間S。此時,係將處理空間S的內部壓力控制為例如30mTorr~5000mT,且將載置台120上之晶圓W的溫度控制為例如0℃~150℃。
當處理空間S的內部壓力及晶圓W的溫度成為所需狀態後,接著,進一步地將含氟氣體(HF氣體)及NH3
氣體供應至處理空間S。此時,將被供應至處理空間S之HF氣體及NH3
氣體的流量分別控制為例如10~1000sccm,且將Ar氣體及N2
氣體的流量分別控制為例如0sccm~1000sccm。然後,藉由如此般地將HF氣體及NH3
氣體供應至處理空間S,而開始SiGe層的露出面表層所形成之氧化膜Ox的氣體蝕刻。
此處,本實施型態相關之氣體蝕刻處理中,係由氧化膜Ox(SiO2
膜)與Si層及SiGe層之蝕刻率的差異來選擇性地去除步驟T1中所形成之氧化膜Ox。換言之,由於步驟T1中係藉由Si層與SiGe層之氧化速度的差異,來相對於SiGe層而選擇性地形成氧化膜Ox,故本實施型態相關之氣體蝕刻處理中,便可適當地進行SiGe層的選擇性蝕刻去除。
又,如上所述般地,步驟T1中之電漿氧化處理中,可使得氧化膜Ox的形成厚度在晶圓W的面內為均勻,並且在所層積之各SiGe層中為均勻。亦即,本實施型態相關之氣體蝕刻處理中,可使得SiGe層的去除在晶圓W的面內均勻地且在所層積之各SiGe層中均勻地進行。
又另外,步驟T1中之電漿氧化處理中,如圖5所示般地一次電漿氧化處理所形成之氧化膜Ox的厚度係無關於處理時間而飽和。亦即,由於一次氣體蝕刻處理中之SiGe層的蝕刻量會與氧化膜Ox的形成厚度一致而飽和,故可容易地控制SiGe層的蝕刻量。又此時,由於如上述般地氧化膜Ox的形成厚度可藉由電漿處理裝置1的內部壓力來控制,故可更加適當地控制SiGe層的蝕刻量。
<分歧C1:氧化膜的形成及去除之反覆處理>
本實施型態相關之氧化膜Ox的形成(步驟T1)及氧化膜Ox的去除(步驟T2),亦即SiGe層的去除係藉由上述方式進行。此處,如上所述般地,本實施型態相關之SiGe層的氧化量(SiGe層的蝕刻量)係如圖5所示般地無關於電漿處理時間而飽和。亦即,藉由一次氧化膜Ox的形成及去除會有無法於SiGe層獲得所需蝕刻量之情況。因此,本實施型態相關之SiGe層的選擇性蝕刻方法中,係藉由反覆進行包含有此氧化膜Ox的形成(步驟T1)及去除(步驟T2)之晶圓處理的循環,來將SiGe層蝕刻去除至所需深度。
換言之,本實施型態中所反覆進行晶圓處理的循環次數係對應於需要之SiGe層的總蝕刻量而決定。
如此般地,即便是反覆進行一連串晶圓處理的循環之情況,由於一次循環中之SiGe層的蝕刻量會與SiGe膜的飽和氧化量一致,故可容易地控制SiGe層的總蝕刻量。又此時,如上述般地,由於SiGe膜的飽和氧化量係藉由電漿處理裝置1的內部壓力而被控制,故可更加適當地控制SiGe層的總蝕刻量。然後,由於可如此般適當地控制SiGe層的總蝕刻量,故可將SiGe層的選擇性蝕刻處理後之SiGe層的線寬,即後工序中所形成之通道寬度控制為任意尺寸。
當藉由反覆進行氧化膜的形成及去除之循環來於SiGe層獲得所需總蝕刻量後,在將晶圓W朝下一工序搬送前,會先去除殘留在晶圓W的表層,更具體而言,尤其是殘留在Si層及SiGe層的露出面表層之氧化膜Ox。氧化膜Ox的去除方法並未特別限制,例如可藉由乾蝕刻或濕蝕刻等來進行,但以下的說明中係以對晶圓W依序進行COR處理及PHT處理之情況為例來進行說明。
<步驟T3:氧化膜的改質(反應生成物的生成)>
圖2的步驟T3中,係使用作為去除部之COR處理裝置來使蝕刻氣體作用在Si層及SiGe層的露出面表層所殘留之氧化膜Ox,藉此讓氧化膜Ox改質而生成反應生成物(COR處理)。
COR處理裝置(圖中未顯示)係具有與例如圖6所示之蝕刻處理裝置101同等的構成。亦即,COR處理裝置係具備例如於內部形成有處理空間S之處理容器、在處理容器內載置晶圓W之載置台、將蝕刻氣體供應至處理空間S之供應部、以及將處理容器內的處理氣體排出之排氣部。換言之,本實施型態相關之COR處理亦可在會進行步驟T2的氣體蝕刻處理之蝕刻處理裝置101中進行。
本實施型態相關之COR處理中,首先,將已在步驟T1及步驟T2中進行SiGe層的選擇性蝕刻之晶圓W朝載置台載置。接著,將稀釋氣體(Ar氣體)及非活性氣體(N2
氣體)供應至密閉的處理容器內部,並將處理容器內的壓力控制為例如30mTorr~5000mT,將載置台上之晶圓W的溫度控制為例如0℃~150℃。
當處理空間S的內部壓力及晶圓W的溫度成為所需狀態後,接著,進一步地將含氟氣體(HF氣體)及NH3
氣體供應至處理空間S。此時,係將被供應至處理空間S內之HF氣體及NH3
氣體的流量分別控制為例如50~500sccm,且將Ar氣體及N2
氣體的流量分別控制為例如100sccm~600sccm。然後,藉由使得如此般地被供應至處理空間S之HF氣體及NH3
氣體作用在晶圓W的表面所殘留之氧化膜Ox,來將氧化膜Ox改質為反應生成物,即氟化銨系化合物。
<步驟T4:反應生成物的昇華>
在步驟T3中將氧化膜Ox改質後,接著,使用作為去除部之PHT處理裝置來讓因氧化膜Ox的改質而生成之反應生成物(氟化銨系化合物)昇華(PHT處理)。
PHT處理裝置(圖中未顯示)係具有與例如COR處理裝置同等的構成。亦即PHT處理裝置係具備例如於內部形成有處理空間S之處理容器、在處理容器內載置晶圓W之載置台、將蝕刻氣體供應至處理空間S之供應部、以及將處理容器內的處理氣體排出之排氣部。換言之,本實施型態相關之PHT處理亦可在會進行步驟T3的COR處理之COR處理裝置中進行。又,換言之,亦可在相同的蝕刻處理裝置101中分別進行步驟T2中之氧化膜Ox的去除、步驟T3中之COR處理、及步驟T4中之正式PHT處理。
本實施型態相關之PHT處理中,首先,將已在步驟T3中進行COR處理後的晶圓W朝載置台載置。接著,將作為處理氣體之非活性氣體(N2
氣體)供應至密閉的處理容器內部,並且將載置台上之晶圓W的溫度控制為例如85℃以上。COR處理中所生成之反應生成物,即氟化銨系化合物會因熱而昇華。亦即,藉由如此般地使得晶圓W的溫度上升,便可讓步驟T3的COR處理中所生成之氟化銨系化合物(即經改質後的氧化膜Ox)昇華來加以去除。此外,昇華後的反應生成物會連同例如處理氣體(N2
氣體)而一起在排氣部50中被回收。
此外,步驟T3中之氧化膜Ox的改質,以及步驟T4中因氧化膜Ox的改質而生成之反應生成物的昇華亦可反覆進行直到反應生成物,即氟化銨系化合物被去除為止。然後,當如此般地殘留在晶圓W的表層,尤其是Si層及SiGe層的露出面表層之氧化膜Ox被去除後,便結束本實施型態相關之一連串SiGe層的選擇性蝕刻。
<本實施型態相關之晶圓處理的效果>
依據本實施型態,可藉由利用使用遠端電漿而被自由基化之處理氣體,來相對於SiGe層而在晶圓W的面內均勻地,且在所層積之各SiGe層均勻地形成氧化膜Ox。然後,藉由去除上述方式所形成的氧化膜Ox來進行SiGe層的蝕刻,藉此便可使SiGe層的蝕刻量在晶圓W的面內均勻地,且在所層積之各SiGe層均勻地進行。亦即,可降低所層積之各SiGe層中的蝕刻量變異。
依據本實施型態,可藉由Si層與SiGe層之氧化速度的差異來將SiGe層選擇性地氧化,且由氧化膜Ox(SiO2
膜)與Si層及SiGe層之蝕刻率的差異來將氧化膜Ox選擇性地蝕刻。亦即,依據本實施型態,便可適當地進行SiGe層的選擇性蝕刻。
又,依據本實施型態中的電漿氧化處理,由於氧化膜Ox的形成厚度係無關於處理時間而飽和,故可容易地控制氧化膜Ox的去除所伴隨之SiGe層的蝕刻量。又此時,由於氧化膜Ox的形成厚度係藉由會進行電漿氧化處理之電漿處理裝置的內部壓力而被控制,故可更加適當地控制SiGe層的蝕刻量。
又另外,依據本實施型態,藉由反覆進行上述般氧化膜Ox相對於SiGe層的露出面表層之形成,以及所形成之氧化膜Ox的去除,便可容易地將SiGe層以所需總蝕刻量來加以去除。另外,此時,藉由會進行電漿氧化處理之電漿處理裝置的內部壓力來控制氧化膜Ox的形成厚度,藉此便可更加適當地控制SiGe層的總蝕刻量。
此外,以上的實施型態中,雖係藉由使用含氟氣體(HF氣體)及氨(NH3
)氣之氣體蝕刻來進行SiGe層的露出面表層所形成之氧化膜Ox(SiO2
膜)的去除,但氧化膜Ox的去除方法並未侷限於此。例如SiGe層的露出面表層所形成之氧化膜Ox亦可藉由濕蝕刻來被加以去除,抑或藉由進行例如上述COR處理及PHT處理來被加以去除。
此處,圖7係顯示進行本實施型態相關之SiGe層的選擇性蝕刻之情況的一處理結果例。本例中,首先,如上述般地使用藉由使用遠端電漿而被自由基化後的處理氣體來於SiGe層的露出面表層選擇性地形成氧化膜Ox。然後,圖7(a)係顯示如上述實施型態所示般地,藉由使用含氟氣體(HF氣體)及氨(NH3
)氣之氣體蝕刻來進行氧化膜Ox的去除之情況的處理結果,圖7(b)係顯示藉由濕蝕刻來進行氧化膜Ox的去除之情況的處理結果。
如圖7(a)及圖7(b)所示,如本實施型態所示般地藉由使用遠端電漿而被自由基化後的處理氣體來形成氧化膜Ox,藉此便可均勻地控制SiGe層自露出面起的蝕刻量(EA:Etching Amount)。具體而言,如圖7所示,所層積形成之各SiGe層的蝕刻量變異為2.2%左右。如此般地,依據本實施型態相關之SiGe層的選擇性蝕刻方法,便可適當地降低所層積之各SiGe層中的總蝕刻量之變異。
此外,以上的實施型態中雖係分別在電漿處理裝置1及蝕刻處理裝置101中進行步驟T1的電漿氧化處理及步驟T2之氧化膜Ox的蝕刻去除處理,但該等電漿氧化處理及蝕刻去除處理亦可在相同的處理容器內進行。亦即,只要是構成為例如可在電漿處理裝置1中將作為蝕刻氣體之HF氣體及NH3
氣體供應至處理空間S,則亦可在電漿處理裝置1中進行氧化膜Ox的蝕刻去除。
又,如上所述般地,步驟T2的蝕刻去除處理、步驟T3的COR處理、以及步驟T4的PHT處理可在相同的處理容器(蝕刻處理裝置101)中進行。換言之,若是構成為如上述般地可在電漿處理裝置1中進行氧化膜Ox的蝕刻去除,則可在相同處理容器內進行圖2的步驟T1~步驟T4相關之一連串晶圓處理。
此外,以上的實施型態中,雖係以藉由SiGe層的選擇性蝕刻,來如圖3所示般地將該SiGe層的表層去除至特定深度之情況為例來進行說明,但亦可如圖8所示般地將SiGe層全部去除。即便是上述情況,仍可藉由應用本實施型態相關之方法,來適當地進行SiGe層的選擇性蝕刻。又此時,係如上所述般地在SiGe層的氧化量到達飽和氧化量之前,便先停止對處理容器供應處理氣體,且藉由控制電漿氧化處理的時間,而以殘留在處理容器內部的處理氣體來使SiGe層的氧化量到達飽和氧化量,藉此便可適當地縮短所反覆進行晶圓處理之循環所費的時間。
本說明書所揭示之實施型態應被認為所有要點僅為例示而非用以限制本發明之內容。上述實施型態可在未背離添附的申請專利範圍及其主旨之範圍內,而以各種型態來做省略、置換或變更。
此外,以下般之構成亦屬於本發明之技術範圍。
(1)一種基板處理方法,係交互地層積有矽層與矽鍺層之基板的處理方法;包含以下工序:使用包含有使用遠端電漿而被自由基化後的氟及氧之氣體,來將該矽鍺層之露出面的表層選擇性地氧化而形成氧化膜之工序;以及去除所形成的該氧化膜之工序。
依據前述(1),藉由利用使用遠端電漿而被自由基化之氣體,便可在所層積之各矽鍺層均勻地形成氧化膜。然後,藉由去除如此般形成之氧化膜來進行矽鍺層的去除,藉此便可降低所層積之各矽鍺層中蝕刻量的變異。
(2)如前述(1)之基板處理方法,其中該氧化膜的形成所使用之氣體係含有O2
氣體及含氟氣體,含氟氣體相對於O2
氣體之體積比率為0.1vol%以上,1.0vol%以下。
(3)如前述(1)或前述(2)之基板處理方法,其係藉由會進行該氧化膜的形成之電漿氧化處理部的內部壓力,來控制所形成之該氧化膜的厚度。
(4)如前述(1)~前述(3)中的任一基板處理方法,其中所形成之該氧化膜的厚度係無關於形成該氧化膜之工序的處理時間而飽和;形成該氧化膜之工序中,在該氧化膜的形成厚度飽和前,會停止對進行該氧化膜的形成之電漿氧化處理部供應氣體。
(5)如前述(1)~前述(4)中的任一基板處理方法,其係反覆進行包含有形成該氧化膜之工序與去除該氧化膜之工序之循環。
依據前述(5),藉由反覆進行氧化膜的形成及氧化膜的去除,便可適當地控制相對於矽鍺層之蝕刻總量。
(6)如前述(1)~前述(5)中的任一基板處理方法,其中去除該氧化膜之工序係包含以下工序:將該氧化膜改質為反應生成物之工序;以及加熱該基板來讓因該氧化膜的改質而生成之反應生成物昇華之工序。
(7)如前述(1)~前述(6)中的任一基板處理方法,其中去除該氧化膜之工序係使用至少含有HF氣體及NH3
氣體之氣體來進行。
(8)一種基板處理裝置,係處理交互地層積有矽層與矽鍺層之基板之基板處理裝置;具備有:電漿處理部,係使用包含有使用遠端電漿而被自由基化後的氟及氧之氣體,來將該矽鍺層之露出面的表層選擇性地氧化而形成氧化膜;去除部,係去除所形成之該氧化膜;以及控制部,係控制該電漿處理部及該去除部的動作。
(9)如前述(8)之基板處理裝置,其中該氧化膜的形成所使用之氣體係含有O2
氣體及含氟氣體;該控制部係控制該電漿處理部的動作,以使含氟氣體相對於O2
氣體之體積比率為0.1vol%以上,1.0vol%以下。
(10)如前述(8)或前述(9)之基板處理裝置,其中該控制部係藉由該電漿處理部的內部壓力來控制所形成之該氧化膜的厚度。
(11)如前述(8)~前述(10)中的任一基板處理裝置,其中所形成之該氧化膜的厚度係無關於該電漿處理部中的處理時間而飽和;該控制部係控制該電漿處理部的動作,俾能夠在該氧化膜的形成厚度飽和前,會停止對該電漿處理部供應氣體。
(12)如前述(8)~前述(11)中的任一基板處理裝置,其中該控制部係控制該電漿處理部及該去除部的動作,俾能夠反覆進行包含有該電漿處理部中之該氧化膜的形成與該去除部中之該氧化膜的去除之循環。
(13)如前述(8)~前述(12)中的任一基板處理裝置,其中該控制部係控制該去除部的動作,俾能夠在將該氧化膜改質為反應生成物後,加熱該基板來讓因該氧化膜的改質而生成之反應生成物昇華。
(14)如前述(8)~前述(13)中的任一基板處理裝置,其中該控制部係控制該去除部的動作,俾能夠使用至少含有HF氣體及NH3
氣體之氣體來進行該氧化膜的去除。
Ox:氧化膜
Si:矽
SiGe:矽鍺
W:晶圓
圖1係概略顯示傳統晶圓處理的樣態之說明圖。
圖2係顯示本實施型態相關之晶圓處理的主要工序之流程圖。
圖3係概略顯示本實施型態相關之晶圓處理的樣態之說明圖。
圖4係顯示電漿處理裝置的一構成例之縱剖面圖。
圖5係顯示電漿氧化處理的時間與氧化量的關係之圖表。
圖6係顯示蝕刻處理裝置的一構成例之縱剖面圖。
圖7係顯示本實施型態相關之晶圓處理的一結果例之說明圖。
圖8係概略顯示其他方法相關之晶圓處理的樣態之說明圖。
Ox:氧化膜
Si:矽
SiGe:矽鍺
Claims (14)
- 一種基板處理方法,係交互地層積有矽層與矽鍺層之基板的處理方法;包含以下工序:使用包含有使用遠端電漿而被自由基化後的氟及氧之氣體,來將該矽鍺層之露出面的表層選擇性地氧化而形成氧化膜之工序;以及去除所形成的該氧化膜之工序。
- 如申請專利範圍第1項之基板處理方法,其中該氧化膜的形成所使用之氣體係含有O2氣體及含氟氣體,含氟氣體相對於O2氣體之體積比率為0.1vol%以上,1.0vol%以下。
- 如申請專利範圍第1或2項之基板處理方法,其係藉由會進行該氧化膜的形成之電漿氧化處理部的內部壓力,來控制所形成之該氧化膜的厚度。
- 如申請專利範圍第1或2項之基板處理方法,其中所形成之該氧化膜的厚度係無關於形成該氧化膜之工序的處理時間而飽和;形成該氧化膜之工序中,在該氧化膜的形成厚度飽和前,會停止對進行該氧化膜的形成之電漿氧化處理部供應氣體。
- 如申請專利範圍第1或2項之基板處理方法,其係反覆進行包含有形成該氧化膜之工序與去除該氧化膜之工序之循環。
- 如申請專利範圍第1或2項之基板處理方法,其中去除該氧化膜之工序係包含以下工序:將該氧化膜改質為反應生成物之工序;以及加熱該基板來讓因該氧化膜的改質而生成之反應生成物昇華之工序。
- 如申請專利範圍第1或2項之基板處理方法,其中去除該氧化膜之工序係使用至少含有HF氣體及NH3氣體之氣體來進行。
- 一種基板處理裝置,係處理交互地層積有矽層與矽鍺層之基板之基板處理裝置;具備有: 電漿處理部,係使用包含有使用遠端電漿而被自由基化後的氟及氧之氣體,來將該矽鍺層之露出面的表層選擇性地氧化而形成氧化膜;去除部,係去除所形成之該氧化膜;以及控制部,係控制該電漿處理部及該去除部的動作。
- 如申請專利範圍第8項之基板處理裝置,其中該氧化膜的形成所使用之氣體係含有O2氣體及含氟氣體;該控制部係控制該電漿處理部的動作,以使含氟氣體相對於O2氣體之體積比率為0.1vol%以上,1.0vol%以下。
- 如申請專利範圍第8或9項之基板處理裝置,其中該控制部係藉由該電漿處理部的內部壓力來控制所形成之該氧化膜的厚度。
- 如申請專利範圍第8或9項之基板處理裝置,其中所形成之該氧化膜的厚度係無關於該電漿處理部中的處理時間而飽和;該控制部係控制該電漿處理部的動作,俾能夠在該氧化膜的形成厚度飽和前,會停止對該電漿處理部供應氣體。
- 如申請專利範圍第8或9項之基板處理裝置,其中該控制部係控制該電漿處理部及該去除部的動作,俾能夠反覆進行包含有該電漿處理部中之該氧化膜的形成與該去除部中之該氧化膜的去除之循環。
- 如申請專利範圍第8或9項之基板處理裝置,其中該控制部係控制該去除部的動作,俾能夠在將該氧化膜改質為反應生成物後,加熱該基板來讓因該氧化膜的改質而生成之反應生成物昇華。
- 如申請專利範圍第8或9項之基板處理裝置,其中該控制部係控制該去除部的動作,俾能夠使用至少含有HF氣體及NH3氣體之氣體來進行該氧化膜的去除。
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| JP2025528204A (ja) * | 2022-08-15 | 2025-08-26 | ラム リサーチ コーポレーション | 熱F2と添加剤を用いた選択的SiGeエッチング |
| US20240282585A1 (en) * | 2023-02-21 | 2024-08-22 | Applied Materials, Inc. | Treatments to improve etched silicon-and-germanium-containing material surface roughness |
| US20240290623A1 (en) * | 2023-02-28 | 2024-08-29 | Applied Materials, Inc. | Processing methods to improve etched silicon-and-germanium-containing material surface roughness |
| US20240321584A1 (en) * | 2023-03-22 | 2024-09-26 | Applied Materials, Inc. | Selective oxidation processes for gate-all-around transistors |
| CN121400119A (zh) * | 2023-06-27 | 2026-01-23 | 朗姆研究公司 | 用于相对于硅选择性蚀刻硅锗或硅氮化物的自由基物质的热生成 |
| WO2025009167A1 (ja) * | 2023-07-06 | 2025-01-09 | 株式会社日立ハイテク | エッチング方法 |
| US12431360B2 (en) * | 2023-07-18 | 2025-09-30 | Applied Materials, Inc. | Selective etching between silicon-and-germanium-containing materials with varying germanium concentrations |
| US12394631B2 (en) * | 2023-09-29 | 2025-08-19 | Applied Materials, Inc. | Selective etching of silicon-and-germanium-containing materials with increased surface purities |
| US20250308915A1 (en) * | 2024-03-28 | 2025-10-02 | Tokyo Electron Limited | Selective etching of silicon adjacent to silicon-germanium |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201500586A (zh) * | 2013-05-02 | 2015-01-01 | 富士軟片股份有限公司 | 蝕刻方法、用於其的蝕刻液、蝕刻液套組以及半導體基板製品的製造方法 |
| WO2018180670A1 (ja) * | 2017-03-29 | 2018-10-04 | 東京エレクトロン株式会社 | 基板処理方法及び記憶媒体 |
| US20190006175A1 (en) * | 2016-07-29 | 2019-01-03 | Applied Materials, Inc. | Silicon germanium selective oxidation process |
| US20190019681A1 (en) * | 2017-07-12 | 2019-01-17 | Applied Materials, Inc. | Methods for fabricating nanowire for semiconductor applications |
| JP2019207505A (ja) * | 2018-05-28 | 2019-12-05 | 富士通株式会社 | 情報処理プログラム、情報処理方法、および情報処理装置 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290813B1 (ko) * | 1995-08-17 | 2001-06-01 | 히가시 데쓰로 | 플라스마 처리장치 |
| US5844683A (en) * | 1996-05-22 | 1998-12-01 | Applied Materials, Inc. | Position sensor system for substrate holders |
| JP3341619B2 (ja) * | 1997-03-04 | 2002-11-05 | 東京エレクトロン株式会社 | 成膜装置 |
| US6068703A (en) * | 1997-07-11 | 2000-05-30 | Applied Materials, Inc. | Gas mixing apparatus and method |
| US6042623A (en) * | 1998-01-12 | 2000-03-28 | Tokyo Electron Limited | Two-wafer loadlock wafer processing apparatus and loading and unloading method therefor |
| JP3974356B2 (ja) * | 2001-08-31 | 2007-09-12 | 芝浦メカトロニクス株式会社 | SiGe膜のエッチング方法 |
| US6614051B1 (en) * | 2002-05-10 | 2003-09-02 | Applied Materials, Inc. | Device for monitoring substrate charging and method of fabricating same |
| TWI240326B (en) * | 2002-10-31 | 2005-09-21 | Tokyo Electron Ltd | Method and apparatus for determining an etch property using an endpoint signal |
| KR100606921B1 (ko) * | 2004-12-30 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조 방법 |
| KR100706798B1 (ko) * | 2005-09-28 | 2007-04-12 | 삼성전자주식회사 | 실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법및 이를 이용하는 반도체 제조 방법 |
| JP4738194B2 (ja) * | 2006-02-09 | 2011-08-03 | 芝浦メカトロニクス株式会社 | エッチング方法及び半導体装置の製造方法 |
| WO2009098548A1 (en) * | 2008-02-08 | 2009-08-13 | Freescale Semiconductor, Inc. | Intermediate product for a multichannel fet and process for obtaining an intermediate product |
| CN101891380B (zh) * | 2010-07-13 | 2012-07-04 | 长飞光纤光缆有限公司 | 一种大尺寸光纤预制棒及其光纤的制造方法 |
| JP5943369B2 (ja) * | 2011-02-09 | 2016-07-05 | 国立研究開発法人産業技術総合研究所 | 熱伝導積層膜部材及びその製造方法、これを用いた放熱部品及び放熱デバイス |
| JP6097192B2 (ja) * | 2013-04-19 | 2017-03-15 | 東京エレクトロン株式会社 | エッチング方法 |
| JP6138653B2 (ja) * | 2013-10-08 | 2017-05-31 | 株式会社日立ハイテクノロジーズ | ドライエッチング方法 |
| US9666449B2 (en) * | 2014-06-17 | 2017-05-30 | Micron Technology, Inc. | Conductors having a variable concentration of germanium for governing removal rates of the conductor during control gate formation |
| KR20160045299A (ko) * | 2014-10-17 | 2016-04-27 | 도쿄엘렉트론가부시키가이샤 | 기판 처리 장치, 연계 처리 시스템 및 기판 처리 방법 |
| JP6426489B2 (ja) * | 2015-02-03 | 2018-11-21 | 東京エレクトロン株式会社 | エッチング方法 |
| CN106504991B (zh) * | 2015-09-03 | 2021-08-27 | 应用材料公司 | 用于制造半导体应用的水平全环栅极器件的纳米线的方法 |
| JP6597296B2 (ja) * | 2015-12-25 | 2019-10-30 | 東京エレクトロン株式会社 | 基板処理方法 |
| WO2017151958A1 (en) * | 2016-03-02 | 2017-09-08 | Tokyo Electron Limited | Isotropic silicon and silicon-germanium etching with tunable selectivity |
| JP6763274B2 (ja) * | 2016-10-14 | 2020-09-30 | 東京エレクトロン株式会社 | 成膜装置、成膜装置のクリーニング方法及び記憶媒体 |
| US10361278B2 (en) * | 2017-08-30 | 2019-07-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a semiconductor device and a semiconductor device |
| US10403550B2 (en) * | 2017-08-30 | 2019-09-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a semiconductor device and a semiconductor device |
| US10685887B2 (en) * | 2017-12-04 | 2020-06-16 | Tokyo Electron Limited | Method for incorporating multiple channel materials in a complimentary field effective transistor (CFET) device |
| CN109904074B (zh) * | 2017-12-11 | 2022-04-08 | 中芯国际集成电路制造(北京)有限公司 | 全包围栅场效应晶体管及其制造方法 |
| US11011383B2 (en) * | 2018-01-22 | 2021-05-18 | Tokyo Electron Limited | Etching method |
| JP7071884B2 (ja) * | 2018-06-15 | 2022-05-19 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理装置 |
-
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| US20190006175A1 (en) * | 2016-07-29 | 2019-01-03 | Applied Materials, Inc. | Silicon germanium selective oxidation process |
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| US20190019681A1 (en) * | 2017-07-12 | 2019-01-17 | Applied Materials, Inc. | Methods for fabricating nanowire for semiconductor applications |
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